JP4469806B2 - 撮像装置 - Google Patents

Description

本発明は、撮像装置に係わり、特にＡ／Ｄ変換器を内蔵した、高速、かつ低消費電力動作が可能となるエリア型撮像装置に好適に用いられるものである。

現在、ＣＭＯＳ型イメージセンサ（以下、ＣＭＯＳセンサという。）と呼ばれる、ロジックプロセスを応用したイメージセンサの開発が進められている。ＣＭＯＳセンサの利点として、同一チップ上に、イメージセンサに加え、周辺駆動回路、Ａ／Ｄ変換器、マイクロプロセッサなどを混載することができるということがあげられる。

特に、Ａ／Ｄ変換器を混載したＣＭＯＳセンサが盛んに研究・開発されており、一部は製品として市場にも登場している。

以下、図面を用いて従来の例を説明する。

図１５は、従来のＡ／Ｄ変換器混載型ＣＭＯＳセンサの第一の例である。行列状に配列された画素部Ａ０１、共通の水平信号線Ａ０２へ選択的に信号を伝えるためのスイッチ群Ａ０３、および出力アンプＡ０４で構成された従来型のＣＭＯＳセンサ部Ａ０５の出力Ａ０６を、Ａ／Ｄ変換器Ａ０７へ入力している。ここで述べるＡ／Ｄ変換器とは、サンプル・ホールド回路を含む場合もある。従来の動作でアナログ電圧、として読み出された信号は、最終出力段において、Ａ／Ｄ変換器Ａ０７に入力され、デジタルデータとして出力される。

図１６は、従来のＡ／Ｄ変換器混載型ＣＭＯＳセンサの第二の例である。行列状に配列された画素部Ａ０１の各行に一つずつ、Ａ／Ｄ変換器Ｂ０３が接続されている。ここで述べるＡ／Ｄ変換器とは、サンプル・ホールド回路を含む場合もある。本例においては、列Ｂ０１あたりにサンプル・ホールド回路Ｂ０２、Ａ／Ｄ変換器Ｂ０３を一つ設け、ある行の信号を読み出す際、列毎にＡ／Ｄ変換を行い、デジタルのデータとして共通のｎビットバスである水平出力バスＢ０４にデータを伝える。この際、選択手段Ｂ０５を用意し、選択的にデータが水平出力バスに送られるようにしている。バスの値は出力バッファＢ０６を介して出力される。

しかしながら、上記従来技術においては、以下のような問題がある。

まず図１５に示した第一の例においては、最終段のＡ／Ｄ変換器Ａ０７に求められる性能、特に変換速度の面で比較的高い性能が求められることである。変換速度として、ＶＧＡサイズ（６４０×４８０）のエリアを６０フレーム／秒、インターレース出力で出力すると、およそ１０ＭＳＰＳほどのスピードが必要となる。このスピードを実現するためには、フラッシュ型Ａ／Ｄ変換器、もしくは２ステップフラッシュ型Ａ／Ｄ変換器などが必要となり、消費電力、Ａ／Ｄ変換器の占めるセンサ上の面積などの点が欠点となってしまう。

次に、第二の例においては、以下のような問題点が考えられる。
１）１フレームを出力するための時間が増加するという点。

第二の例におけるＡ／Ｄ変換器は、面積的制約から、主に逐次変換型Ａ／Ｄ変換器、もしくはカウンタ同期の比較器となる。いずれにしても変換速度はフラッシュ型Ａ／Ｄ変換器、２ステップフラッシュ型Ａ／Ｄ変換器に比べて低速であり、変換終了まで待つ必要がある。その変換終了までの時間に行数をかけた時間だけ、フレームレートが低下してしまう。
２）水平出力線を駆動するためのインバータの消費電力が大きいという点。

Ａ／Ｄ変換器が変換したデジタルデータは、センサ内共通の水平出力ビットラインを通じて外部に出力される。水平出力ビットラインの寄生容量は比較的大きく、そのラインを必要なビットレートで駆動するために、Ａ／Ｄ変換器の最終出力段のインバータの駆動能力を大きくしなくてはならず、そのために消費電力は増加してしまう。
３）逐次変換型Ａ／Ｄ変換器の参照電圧発生器の整定時間（Settling Time）を短くしなくてはならない。

逐次変換型Ａ／Ｄ変換器は、比較を時系列的に行うが、そのつど新たな参照電圧を必要とする。参照電圧は複数の抵抗、もしくは複数の容量を用いて作成し、最終的にインピーダンス変換用の増幅器を介して出力されるが、その増幅器の整定時間を短くする必要がある。そのために参照電圧発生器のチップ上の面積、および消費電力が増加してしまう。

本発明の目的は、フレームレートの低下を伴わず、かつ小さな駆動能力で必要十分なビットレートによる出力を実現することにある。

本発明に係る撮像装置は、光電変換部と、該光電変換部からの電荷を増幅する第１の増幅部と、を含む画素が複数配された画素列を複数含む画素領域を有し、各画素列に対応して設けられた、前記画素から信号を読み出すための共通出力線と、少なくとも１つの共通出力線に対応して設けられ、前記画素からの信号をデジタル信号に変換するアナログ・デジタル変換手段と、前記アナログ・デジタル変換手段に対応して設けられ、前記アナログ・デジタル変換手段から出力される前記デジタル信号のうち少なくとも１ビットの信号を保持する待ち行列手段と、を有する撮像装置であって、前記待ち行列手段に保持された前記１ビットの信号を選択的に出力させる選択手段と、前記１ビットの信号が出力される出力部とを、前記画素領域、前記共通出力線及び前記アナログ・デジタル変換手段と共に同一の半導体チップに配し、前記アナログ・デジタル変換手段の入力部前段にサンプル・ホールド回路を有し、該サンプル・ホールド回路で保持された信号を増幅する第２の増幅部を有し、該第２の増幅部で増幅された信号が、前記アナログ・デジタル変換手段に入力され、前記アナログ・デジタル変換手段は、前記画素からの信号を変換した前記デジタル信号を１ビットずつ出力し、前記アナログ・デジタル変換手段が前記画素からの信号を前記デジタル信号に変換する動作と、前記選択手段が前記待ち行列手段毎に保持された１ビットの信号を転送し前記出力部から出力させる動作とを並行して行うことを特徴とする。

以上説明したように、本発明によれば、以下の効果を得ることができる。
１） シフトレジスタ等の選択手段を用いることで、出力バッファの駆動能力を大幅に削減でき、低消費電力化が実現できる。
２） パイプラインにすることで、十分な期間をかけてＡ／Ｄ変換を行うことができ、比較器に必要とされる動作速度の要求を緩和し、低消費電力化、レイアウト時の省面積化が実現できる。
３） 逐次変換型Ａ／Ｄ変換手段が必要とする参照電圧が変化してから安定するまで、ある程度の時間が求められるが、パイプラインにすることでより安定するまで待つことの時間を長くすることができ、参照電圧の精度を増すことができる。

以下、本発明の実施例について図面を用いて詳細に説明する。
（実施例１）
図１を用いて本発明の撮像装置の第１の実施例を説明する。イメージセンサは主に画素１０１、それを複数個並べた画素列１０２、画素列１０２を複数並べた画素行列１０３を有する。各画素列の画素は共通の出力線に接続しており、ある一列に着目し、その出力線を１０４とする。出力線１０４は信号保持手段となるサンプル・ホールド回路１０５に接続され、そのサンプル・ホールド回路１０５の出力は逐次変換型Ａ／Ｄ変換器１０６に接続されている。逐次変換型Ａ／Ｄ変換器１０６の出力は待ち行列１０７（例えば、ＦＩＦＯバッファ（先入れ先出しバッファ））に接続されており、その段数をここではたとえば１段とする。待ち行列１０７の出力は選択手段となるシフトレジスタ１０８に出力されており、シフトレジスタ１０８の最終段は出力の為のバッファ１０９に接続されている。

ここでたとえば画素は、アクティブ型ＣＭＯＳイメージセンサ、ベースに蓄積された電荷を増幅して読み出すバイポーラセンサ（ＢＡＳＩＳ）、ＣＭＤ（Charge Modulation Device image sensor）などに代表される、一画素に光電変換部と増幅部を有するような画素であれば、いかなる画素でも良い。また、画素に増幅部を有しない、パッシブ型ＣＭＯＳイメージセンサであっても同様の発明の効果を得ることが出来る。

ここでサンプル・ホールド回路１０５であるが、たとえば図２のように保持容量２０１とスイッチ２０２で構成され、保持容量がそのままＡ／Ｄ変換器１０６の入力段に接続するものを用いても良い。また、図３のように、保持容量のホールドしている電圧を一度増幅器３０１を介してＡ／Ｄ変換器１０６の入力段に接続するものを用いても良い。

また、ＣＭＯＳイメージセンサなどの画素は、画素ごとの増幅器の固定パターンノイズ、および画素をリセットしたときのランダムなリセットノイズを除く為に、リセット時の画素出力と、光電変換後の画素出力をそれぞれサンプリングしてその２つの出力の値の差分を出力することを行っている。本サンプル・ホールド回路においても同等の差分処理を行うことで、Ａ／Ｄ変換器に入力される電圧からノイズを取り除くことが出来、Ｓ／Ｎの高い信号を得ることが出来るようになる。そのためには例えば図４のように、アンプ４０１に直列に接続されるクランプ用容量４０２と、クランプ用スイッチ４０３、ホールド用スイッチ４０４からなる回路を用いて、まずノイズをクランプ用スイッチ４０３をＯＮ・ＯＦＦすることでクランプし、取り除くような回路をもちいてもよい。また、図５のように、アンプ５０１と保持容量５０２、スイッチ５０３で構成されるノイズレベルサンプル回路５０４、ノイズレベルサンプル回路５０４と同等の構成の、アンプ５０５と容量５０６、スイッチ５０７から構成される光電変換信号サンプル回路５０８、ノイズレベルサンプル回路５０４と光電変換信号サンプル回路５０８との値を減算する引き算器５０９からなる回路をもちいても良い。

上記サンプル・ホールド回路、またそれ以外に限らず、全ての図中に現れるアンプ、スイッチなどの回路はすべて機能を説明するためのものであり、本発明の主張する範囲は図に表れる構成に限定されるものではないことは言うまでもない。たとえば上記図５の回路においては、アンプ５０１とアンプ５０５、引き算器５０９は機能的には分離できても回路図上は分離し得ない構成になり得るし、たとえば引き算器５０９は計装増幅回路などでもよい。また、ホールドした値をＡ／Ｄ変換器に伝えるための増幅器のゲインも、たとえば１倍であったり、０．５倍であったり、２倍であったり等、設計に合わせていかなる値でもよい。

またスイッチなどに関しても、ＭＯＳトランジスタで構成されるもの、ダイオードで形成されるものなど、さまざまなものを用いることができる。

ここで逐次変換型Ａ／Ｄ変換器の種類であるが、決まった順序でビットデータを出力するならば、いかなる逐次変換型Ａ／Ｄ変換器でも良い。通常は上位ビットから変換結果を得ていくが、それには限定されない。よく知られるＡ／Ｄ変換器である、各Ａ／Ｄ変換器に参照電圧発生回路が付加されており、前ビットまでのＡ／Ｄ変換結果を元に、比較器における次の比較に用いる参照電圧を合せ込む種類のもの、また米国特許第５，８０１，６５７号にあるような、グローバルに与える参照電圧に工夫を施し、グレーコードとして変換結果を得るもの、いかなるものでも良い。また、比較器における比較誤差（入力オフセット）をフィードバックを用いて解消し、Ａ／Ｄ変換器の固定パターンノイズを除去する形式の逐次変換型Ａ／Ｄ変換器を用いてもよい。さらに、Ａ／Ｄ変換器とサンプル・ホールド回路は機能的に分離できても回路上は分離しえない構成になり得る。

また、ここでＦＩＦＯバッファ１０７の構成であるが、段数は１段に限定されない。後程説明するが、段数は有限ならばいかなる値でも良い。

つぎに図１の回路の動作について説明する。ここではサンプル・ホールド回路において画素の固定パターンノイズ、リセットノイズを除去する場合を説明するが、無論同等の説明を用いて、サンプル・ホールド回路で単に光電変換結果のみをホールドする場合など、いかなる場合も説明出来ることはいうまでもない。

また、一列について着目して説明するが、すべての列に対して同様に考えればよいことは言うまでもない。これは以下すべての実施例についても同じである。

まず、サンプル・ホールド回路１０５において、選択されたある行に属する画素の出力のノイズレベル、信号レベルが保持され、Ａ／Ｄ変換器１０６に入力される。Ａ／Ｄ変換器１０６はビットごとに変換結果を出力する。その出力は１段のＦＩＦＯバッファ１０７に保持される。

次のサイクルにおいて、ＦＩＦＯバッファ１０７に保持された値はシフトレジスタ１０８に転送され、順次出力される。その同時刻のサイクルにおいて、Ａ／Ｄ変換器１０６は次のビットの変換を行なう。つまり、前時刻に変換した結果を出力しているサイクルにおいて、次のビットを変換する、パイプライン動作を行っている。

図６を用いて上記パイプラインの流れを説明する。図６はＫ行目、およびＫ−１行目、Ｋ＋１行目の、Ａ／Ｄ変換器の変換しているビット、およびシフトレジスタの出力しているビットのデータの流れを説明する図である。一部に着目すると、たとえばＫ−１行目においてＡ／Ｄ変換器が６０１に示す1st bit（Least Significant Bit）を変換しているとき、出力のシフトレジスタは６０２に示す2nd bitを出力している。また出力のシフトレジスタが６０３で表わされているＫ−１行目の1st bitを出力しているとき、Ａ／Ｄ変換器は、斜線６０４で示される無効期間ののち、６０５で表わされる、Ｋ行目のNth bit（Most Significant Bit）を変換している。ここでＮとはＡ／Ｄ変換器の変換精度を表わしている。ここで無効期間６０４においては、画素からの出力をサンプル・ホールドしている。この無効期間を考慮し、６０３に適切にウエイトを挿入する必要がある。

また、ここでは、シフトレジスタの出力が前回のＡ／Ｄ変換対象のビットとなっている。もしＦＩＦＯバッファの段数がＮ段ならば、シフトレジスタの出力はＮ回前に変換されたビットとなる。そのため、ＦＩＦＯバッファの段数に限定はない。

本実施例による効果を以下に列挙する。
１） 各行の駆動すべき水平出力線がシフトレジスタになったことで、各行の出力バッファ（ここではＦＩＦＯ１０７）の駆動能力を大幅に削減でき、低消費電力化が実現できた。
２） パイプラインにすることで、１水平ラインアクセス期間をかけてＡ／Ｄ変換を行うことができ、比較器に必要とされる動作速度の要求を緩和し、低消費電力化、レイアウト時の省面積化が実現できた。
３） 逐次変換型Ａ／Ｄ変換器が必要とする参照電圧が変化してから安定するまで、ある程度の時間が求められるが、パイプラインにすることでより安定するまで待つことの時間を長くすることが出来、参照電圧の精度を増すことができた。

このようにして、本発明における第一の実施例においては、従来にある問題を解決し、より低い消費電力でＡ／Ｄ変換器を内蔵したイメージセンサを実現できた。
（実施例２）
本発明の撮像装置の第２の実施例を図７を用いて説明する。画素７０１の集合が列状に並んだ画素列７０２、画素列７０２に属する画素が共通に接続される垂直出力線７０３を有し、また別な画素列群と垂直出力線７０４，７０５，７０６がそれぞれ接続されている。

垂直出力線７０３，７０４，７０５，７０６は、それぞれサンプル・ホールド回路７０７，７０８，７０９，７１０に接続され、それらサンプル・ホールド回路７０７〜７１０は４対１のマルチプレクサ７１１に接続されている。マルチプレクサ７１１の出力は逐次変換型Ａ／Ｄ変換器７１２に接続され、Ａ／Ｄ変換器７１２の出力は４段のＦＩＦＯバッファ７１３に接続されている。ＦＩＦＯバッファ７１３の出力はシフトレジスタ７１４に接続され、シフトレジスタ７１４の出力はバッファ７１５を介して出力されている。

次にこの回路の動作について説明する。第１の実施例と同様に、各列について、一つの画素が選択され、そのノイズ信号、光電変換信号がそれぞれサンプル・ホールド回路によってホールドされ、ノイズを取り除いた信号が出力される。

つぎにマルチプレクサは順次サンプル・ホールド回路７０７，７０８，７０９，７１０の出力をＡ／Ｄ変換器７１２に伝え、比較結果がＦＩＦＯバッファ７１３に順次入力される。

ＦＩＦＯバッファ７１３の出力はバッファの先頭から順次シフトレジスタ７１４に入力され、転送、出力される。

次に上記動作説明を、図８を用いて時間軸とともに説明する。

図７において、４つの画素列で一つの要素を構成しており、ある一要素の各画素列に接続される垂直出力線を垂直出力線７０３，７０４，７０５，７０６としている。各要素の垂直出力線７０３に接続される各要素の画素列の集合をＡ列群、各要素の垂直出力線７０４に接続される各要素の画素列の集合をＢ列群、各要素の垂直出力線７０５に接続される各要素の画素列の集合をＣ列群、各要素の垂直出力線７０６に接続される各要素の画素列の集合をＤ列群として扱う。

まず、図８に示すように、図６の斜線６０４であらわしたものと等価な、画素の信号をＡ／Ｄ変換器に入力するためにサンプル・ホールドする期間８０１の後、ある行、ここではＫ行目のＡ列群のデータがマルチプレクサ７１１を通してＡ／Ｄ変換器７１２に伝えられ、期間８０２にて比較が行われる。その期間８０２には、Ａ／Ｄ変換器７１２からの出力がＦＩＦＯバッファ７１３に入っている。このとき期間８０３にて、前回のＫ−１行目のＡ列群の変換結果が出力される。以下、Ｂ列群、Ｃ列群、Ｄ列群について、この繰り返しとなる。

このように、ある画素列群の変換期間と、ある画素列群の変換結果出力時間を合わせることでパイプラインを構築している。

本実施例による効果は以下のとおりである。
１） まず、第１の実施例と同等の効果が得られる。
２） それに加えて、たとえば列の数が多くなり、結果を出力する時間が比較する時間に比べて長くなってしまったときに、さらにパイプラインを細かくすることで、同等の読み出しスピードを保ちながら列あたりのＡ／Ｄ変換器の数を減らすことができ、省面積化を実現できた。

また、ここでは４列に１つのＡ／Ｄ変換器を設けているが、それには限定されず、たとえば１０列に１つのＡ／Ｄ変換器、もしくは２列に１つのＡ／Ｄ変換器など、いかなる組み合わせをもとりえる。また、そのとき、ＦＩＦＯバッファの段数を合わせて調節する必要があることは言うまでもない。また本例では１つのＡ／Ｄ変換器に１つのＦＩＦＯバッファを設けた。例えば、選択回路を用いて１つのＦＩＦＯにしてもよい。
（実施例３）
本発明の撮像装置の第３の実施例を図９を用いて説明する。図７と同一の部位には同じ番号を付記している。Ａ／Ｄ変換器７１２の出力は、１対４のデマルチプレクサ（De-mulitiplexer）９０１によって１段のＦＩＦＯバッファ９０２〜９０５へ接続され、それらの出力はシフトレジスタ９０６へ接続され、シフトレジスタ９０６の出力はバッファ９０７を介して外部へ信号を出力する構成になっている。

次にこの回路の動作を説明する。第２の実施例と同様に、４つの画素列で一つの要素を構成しており、ある一要素の各画素列に接続される垂直出力線を垂直出力線７０３，７０４，７０５，７０６としている。そして、Ａ／Ｄ変換器７１２はマルチプレクサ７１１から順次Ａ列群（各要素の垂直出力線７０３に接続される画素列の集合）、Ｂ列群（各要素の垂直出力線７０４に接続される画素列の集合）、Ｃ列群（各要素の垂直出力線７０５に接続される画素列の集合）、Ｄ列群（各要素の垂直出力線７０６に接続される画素列の集合）からの出力をうけ、逐次比較を行う。

第２の実施例においては、比較結果は直列に連なるＦＩＦＯバッファに記憶されたが、本実施例においては１対４のデマルチプレクサ（De-mulitiplexer）９０１によって１段のＦＩＦＯバッファ９０２〜９０５に接続されている。

デマルチプレクサ（De-mulitiplexer）９０１はＡ列群が比較されているときは、Ａ列群を受け持つＦＩＦＯバッファ９０２へ出力を伝える。Ｂ列群はＦＩＦＯバッファ９０３、Ｃ列群はＦＩＦＯバッファ９０４、Ｄ列群はＦＩＦＯバッファ９０５へ比較結果を保持する。

４つの画素列群（Ａ列群，Ｂ列群，Ｃ列群，Ｄ列群）のデータの保持が終了した後、シフトレジスタ９０６はそれらを順次外部に出力する。

次に上記動作を、図１０を用いて時間軸とともに説明する。図８と同じ動作をする期間には同じ番号を付記している。

まず、期間８０１において、選択されているＫ行目の信号をサンプル・ホールドする。ここにおいては、上述した実施例で述べたように、たとえばよく知られたノイズ除去を行ってもよいし、光電変換結果の信号のみをホールドしてもよい。

次にＡ列群、Ｂ列群、Ｃ列群、Ｄ列群の順で、逐次比較型Ａ／Ｄ変換器７１２がＮビット目の比較を期間１００１〜１００４で行う。そのとき、前の時刻で比較、変換されたＫ−１行目の１ビット目の比較結果が期間１００５においてシフトレジスタ９０６を通して外部に出力される。

次の処理においては、期間１００６で示されるように、Ａ〜Ｄ列群の出力に対してＮ−１ビット目に関してＡ／Ｄ変換が行われるが、その最中は期間１００７で示されるように前に変換したＫ行目のＮビット目の結果を外部に出力する。

本実施例では４列を一つの群としたが、これには限定されないことは言うまでもない。また、その際、デマルチプレクサ（Demultiplexer）、および並列に並べるＦＩＦＯバッファの数も合わせて変更しなくてはならないことは言うまでもない。

本実施例の効果を以下説明する。
１） まず、実施例１で説明した効果と同等の効果を得ることができる。
２） 合わせて、比較器を複数の列で共有することによって、省面積化を図ることができる。

このようにして、低消費電力動作可能なＡ／Ｄ変換器を実現することができた。
（実施例４）
本発明の撮像装置の第４の実施例を図１１を用いて説明する。

フォトダイオード１１０１、転送ゲートをかねる垂直転送部１１０２から構成される画素部が列状に並び、垂直転送部１１０２はＣＣＤの垂直シフトレジスタ１１０３を構成している。そのような画素列１１０４が複数並び、画素行列１１０５を構成している。

画素列１１０４に着目すると、垂直シフトレジスタ１１０３の最終段は、転送ゲート１１０６を介してフローティングディフュージョンアンプ１１０７に接続されている。フローティングディフュージョンアンプ１１０７の出力はサンプル・ホールド回路１１０８に接続される。サンプル・ホールド回路１１０８の出力は逐次変換型Ａ／Ｄ変換器１１０９に接続され、その出力はＦＩＦＯバッファ１１１０に接続されている。ＦＩＦＯバッファ１１１０はシフトレジスタ１１１１に接続され、そのシフトレジスタはバッファ１１１２を介して外部に変換結果を出力する。

次に、本回路の動作を説明する。

本回路の動作、またパイプラインの流れは、ほとんど実施例１と同様である。サンプル・ホールド回路１１０８に、フローティングディフュージョンアンプ１１０７のリセットレベルと、その後転送されてきた信号電荷によって出力される信号レベルの差分を取らせる機能、つまり従来のＣＤＳ（Correlated Double Sampling；相関二重サンプリング）機能と同等の機能を持たせることで、ノイズの少ない信号を得ることができた。

また、ここではＣＣＤ構造の画素列に対して、一列に一つの逐次変換型Ａ／Ｄ変換器を対応させているが、実施例２、３と同様に、複数列に一つのＡ／Ｄ変換器を対応させてもよいことは言うまでもない。

また、ここでは画素行列部にはＣＣＤ構造を用いているが、この例には限定されず、たとえばチャージスイープデバイス、その他さまざまなイメージセンサを用いてもよい。また、イメージセンサも、可視光領域を光電変換するデバイスには限定されず、赤外領域イメージセンサ等でもよい。

また、逐次変換型Ａ／Ｄ変換器、ＦＩＦＯバッファ（待ち行列）、シフトレジスタ、バッファなどの回路構成について詳細に言及していないが、パイプライン構成にすることで、低消費電力化、高精度化を図るという目的を達成できるものであればよく、特にその回路構成は限定されない。Ａ／Ｄコンバータ、サンプル・ホールド回路の構成においては、またＡ／Ｄコンバータ自身のオフセット補償技術なでは、たとえば、図解Ａ／Ｄコンバータ入門（米山寿一著・ISBN4-274-03424-0）などをはじめとしたさまざまな文献に示されている。

また、図６をはじめ、動作の説明においては、行単位のアクセス、つまり順次走査でセンサ出力を得ることを前提としている。ただし、本発明は順次走査読み出しに限定されるものではない。Ａ／Ｄ変換器が一回に取り扱えるのは一列あたり一度に一つの画素であるが、ＣＣＤ構成の画素を用いない場合、それがおなじ行に属する必要はない。この前提を踏まえ、ランダムアクセス状の読み出しを行っても、本発明の効果を十分得ることができる。

また、図６をはじめ、逐次変換型Ａ／Ｄ変換器の変換するビットはＭＳＢからＬＳＢへ向けての順序で行っていた。本発明の効果を得るために、他のビット順序で変換してもよいことはいうまでもない。
（実施例５）
たとえば列に接続される画素数が増加した場合、もしくは画素のサイズが大きい場合など、ノイズ信号、光電変換信号などを画素から読み出すのに長い時間が必要となることがある。その際に、図６で示した無効期間６０４の長さが、比較、および出力の時間に比べて無視できなくなる場合がある。

本発明の撮像装置の第５の実施例では、第１から第４の実施例に加え、従来のサンプル・ホールド回路と逐次変換型Ａ／Ｄ変換器の間にさらにサンプル・ホールド回路を挿入することで、無効期間６０４をほぼゼロにすることを目的としている。以下、その動作を図１２と図１３を用いて説明する。

まず、図１２を用いて挿入したサンプル・ホールド回路について説明する。図１と同一の部位には同じ番号を付記している。本実施例ではサンプル・ホールド回路１０５とＡ／Ｄ変換器１０６の間にサンプル・ホールド回路１２０１を設けている。ここでサンプル・ホールド回路はいかなる構成のものでもよい。

次に、サンプル・ホールド回路１２０１の役割を、図１３を用いて説明する。一列にのみ着目して説明するが、すべての列に関して適用できることは言うまでもない。

まず、Ｋ−１行目の画素についてＡ／Ｄ変換、および出力している間に、期間１３０１において、サンプル・ホールド回路１０５を用いて次の行となるＫ行目の画素信号をサンプル・ホールドする。逐次変換型Ａ／Ｄ変換器１０６は、Ｋ−１行目の最後のビット（ここではＬＳＢ）を比較し終え、次のＫ行目の最初のビット（ここではＭＳＢ）を変換する。つまり、遷移期間１３０２において、サンプル・ホールド回路１０５が出力している変換対象の信号電圧をサンプル・ホールド回路１２０１でホールドし、Ａ／Ｄ変換器１２０１でホールドされたＫ行目の電圧を、実施例１と同様に変換する。

Ｋ行目を変換している間、期間１３０３において、次のＫ＋１行目の出力を１０５にてサンプル・ホールドする。この繰り返しを行う。

このようにして、十分時間をかけて画素からの信号を読み出さなくてはならないときでも、次の行の値を先読みすることによって、パイプラインの流れを損なわずに動作させることができた。

ここで、サンプル・ホールド回路１２０１であるが、たとえばこの回路がない代わりにサンプル・ホールド回路１０５が２段のサンプル・ホールドを行う、もしくはＡＤＣがサンプル・ホールド機能を入力部に有する、など、さまざまな振り分けの組み合わせが存在しうる。本発明ではそれらの混乱を防ぐため、すべてを同義とし、サンプル・ホールド回路１２０１はＡ／Ｄ変換器の一部と考えることとする。

また、期間１３０１，１３０３で、実際に画素から信号を読み出し、ホールドするタイミングであるが、遷移期間１３０２にできるだけ近いことが望ましい。基本的に画素部の（電圧・電流・電荷の)リークが少ないのに対して、ホールド回路のリークは大きい場合があるので、その影響を最小限にとどめるためである。

上記実施例１〜５で説明した撮像装置は、例えばＣＭＯＳプロセス等によって同一半導体チップ上に形成される。

図１４に上記撮像装置を用いたシステム概略図を示す。同図に示すように、光学系７１を通って入射した画像光はＣＭＯＳセンサ７２上に結像する。ＣＭＯＳセンサ７２上に配置されている画素アレーによって光情報は電気信号へと変換される。その電気信号は信号処理回路７３によってホワイトバランス補正、ガンマ補正、輝度信号形成、色信号形成、輪郭補正処理等予め決められた方法によって信号変換処理され、出力される。信号処理された信号は、記録系、通信系７４により情報記録装置により記録、あるいは情報転送される。記録、あるいは転送された信号は再生系７７により再生される。ＣＭＯＳセンサ７２、信号処理回路７３はタイミング制御回路７５により制御され、光学系７１、絞り８０、タイミング制御回路７５、記録系・通信系７４、再生系７７はシステムコントロール回路７６により制御される。

本発明の撮像装置の第１の実施例を説明する回路構成図である。 上記撮像装置に用いられるサンプル・ホールド回路の構成例を示す図である。 上記撮像装置に用いられるサンプル・ホールド回路の構成例を示す図である。 上記撮像装置に用いられるサンプル・ホールド回路の構成例を示す図である。 上記撮像装置に用いられるサンプル・ホールド回路の構成例を示す図である。 パイプライン処理の流れを説明する図である。 本発明の撮像装置の第２の実施例を説明する回路構成図である。 上記第２の実施例の撮像装置の動作を説明する図である。 本発明の撮像装置の第３の実施例を説明する回路構成図である。 上記第３の実施例の撮像装置の動作を説明する図である。 本発明の撮像装置の第４の実施例を説明する回路構成図である。 本発明の撮像装置の第５の実施例を説明する回路構成図である。 上記第５の実施例の撮像装置の動作を説明する図である。 本発明による撮像システムを示す概略図である。 従来のＡ／Ｄ変換器混載型ＣＭＯＳセンサの第一の例を示す図である。 従来のＡ／Ｄ変換器混載型ＣＭＯＳセンサの第二の例を示す図である。

符号の説明

１０１ 画素
１０２ 画素列
１０３ 画素行列
１０４ 出力線
１０５ サンプル・ホールド回路
１０６ 逐次変換型Ａ／Ｄ変換器
１０７ 待ち行列
１０８ シフトレジスタ
１０９ バッファ
７０１ 画素
７０２ 画素列
７０３，７０４，７０５，７０６ 垂直出力線
７０７，７０８，７０９，７１０ サンプル・ホールド回路
７１１ マルチプレクサ
７１２ 逐次変換型Ａ／Ｄ変換器
７１３ ＦＩＦＯバッファ
７１４ シフトレジスタ
７１５ バッファ
９０１ デマルチプレクサ
９０２，９０３，９０４，９０５ ＦＩＦＯバッファ
９０６ シフトレジスタ
９０７ バッファ
１１０１ フォトダイオード
１１０２ 垂直転送部
１１０３ 垂直シフトレジスタ
１１０４ 画素列
１１０５ 画素行列
１１０６ 転送ゲート
１１０７ フローティングディフュージョンアンプ
１１０８ サンプル・ホールド回路
１１０９ 逐次変換型Ａ／Ｄ変換器
１１１０ ＦＩＦＯバッファ
１１１１ シフトレジスタ
１１１２ バッファ
１２０１ サンプル・ホールド回路

Claims (4)

1. 光電変換部と、該光電変換部からの電荷を増幅する第１の増幅部と、を含む画素が複数配された画素列を複数含む画素領域を有し、
   各画素列に対応して設けられた、前記画素から信号を読み出すための共通出力線と、
   少なくとも１つの共通出力線に対応して設けられ、前記画素からの信号をデジタル信号に変換するアナログ・デジタル変換手段と、
   前記アナログ・デジタル変換手段に対応して設けられ、前記アナログ・デジタル変換手段から出力される前記デジタル信号のうち少なくとも１ビットの信号を保持する待ち行列手段と、を有する撮像装置であって、
   前記待ち行列手段に保持された前記１ビットの信号を選択的に出力させる選択手段と、前記１ビットの信号が出力される出力部とを、前記画素領域、前記共通出力線及び前記アナログ・デジタル変換手段と共に同一の半導体チップに配し、
   前記アナログ・デジタル変換手段の入力部前段にサンプル・ホールド回路を有し、該サンプル・ホールド回路で保持された信号を増幅する第２の増幅部を有し、該第２の増幅部で増幅された信号が、前記アナログ・デジタル変換手段に入力され、
   前記アナログ・デジタル変換手段は、前記画素からの信号を変換した前記デジタル信号を１ビットずつ出力し、
   前記アナログ・デジタル変換手段が前記画素からの信号を前記デジタル信号に変換する動作と、前記選択手段が前記待ち行列手段毎に保持された１ビットの信号を転送し前記出力部から出力させる動作とを並行して行うことを特徴とする撮像装置。
2. 前記画素からのリセット出力と、光電変換後の画素出力との差分処理を行う差分回路を有し、該差分回路において差分処理をした後に、前記第２の増幅部により増幅することを特徴とする請求項１に記載の撮像装置。
3. 前記画素からのリセット出力を増幅する第３の増幅部と、前記画素からの光電変換後の画素出力を増幅する第４の増幅部とを有し、前記第２の増幅部は、前記第３の増幅部で増幅されたリセット出力と前記第４の増幅部で増幅された画素出力との差分を増幅することを特徴とする請求項１に記載の撮像装置。
4. 前記第２の増幅部は、１倍よりも大きいゲインを設定可能であることを特徴とする請求項１に記載の撮像装置。