JP2005333526A - 固体撮像素子 - Google Patents

Abstract

【課題】撮像素子に設置されるディジタル映像信号出力端子数を大幅に低減して小型形状にするとともに、外部回路を接続しても安定に高精細 ・高速画像を得ることが出来る撮像素子を提供することを目的とする。
【解決手段】被写体画像を受光する受光部３と、受光部３で光電変換されたアナログ信号をディジタル信号に変換するＡＤ変換部４と、前記ＡＤ変換部４から出力される複数ビットの並列ディジタル信号を単一の直列ディジタル信号に並直変換し、並直変換したデジタル信号を互いに逆位相の２のディジタル信号として出力する出力ポートを有する撮像素子であって、前記出力ポートから出力する互いに逆位相のディジタル信号を、前記出力ポートの出力側に接続する次段の回路により波形整形が可能となるようにしたものである。
【選択図】 図１

Description

本発明は、映像信号を並列に出力して高精細画像や高速画像を得るための固体撮像素子（以下撮像素子と略す）に関する。

従来、撮像素子において、ハイビジョンを超える超高精細画像を動画で撮像する為には、非常に高速な読み出しレートが要求される。例えば８００万画素クラスの撮像素子を例にとれば、ハイビジョンの４倍の画素数であるから毎秒３０枚の動画を実現する為にはハイビジョンの７５．２５ＭＨｚに対し４倍の約３００ＭＨｚ、毎秒６０枚では約６００ＭＨｚに達する読み出しレートが必要となる。

この様な高速読み出しレートに対応する為には、従来から並列読み出し方式をとるのが一般的であった。すなわち、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）と呼ばれるＣMOS撮像素子から映像信号を１６並列で読み出すことにより１画面あたりの読み出しレートが６００ＭＨｚ必要であっても４０ＭＨｚ以下に低減することが出来る。このように並列に低い周波数で読み出すことにより伝送路や回路の設計・製造負担が大幅に低減され、かつ動作の安定度向上が見込まれる。

一方で、上記並列読み出し方式をとった場合には、各チャンネル間のばらつきが問題となる。特に、撮像素子からアナログ映像信号をそのまま並列で出力する場合は、「特許文献１」に記載されているように種々の並列変換が複数のクロック周波数を用いて行われるため、撮像素子から外部の回路基板への配線やアンプの特性、または複数のＡ／Ｄコンバータ間のばらつきなどが考えられ、外部回路での配線や構成が複雑になってしまう。

この対応として、従来は、図９に示す撮像素子のように、Ａ／Ｄコンバータを撮像素子と同じ半導体基板上に混載し、外部回路で安定的に映像信号を扱うことが出来るよう撮像素子から直接ディジタル映像信号を並列に出力する方法がとられている。
特開２００２−１３５６６２号公報

しかしながら、前述したＡ／Ｄコンバータを撮像素子と同じ半導体基板上に混載する方法によれば、撮像素子出力がディジタル映像信号出力となるために、撮像素子を構成する半導体基板からの出力端子数が、例えば図９に示されているように１０組の並列のディジタル映像信号を各組１０ビットとすると映像信号出力端子数のみで１００個必要であり、撮像素子出力がアナログ映像信号出力の場合の映像信号出力端子数１０個に比較し大幅に増加するので、撮像素子パッケージの巨大化や外部回路への接続が困難になるという問題点がある。

そこで本発明は、上記のような問題点を解消するためになされたもので、撮像素子の出力端子数を大幅に低減して小型形状とするとともに、外部回路を接続しても安定に高精細 ・高速画像を得ることが出来る撮像素子を提供することを目的とする。

上記の目的を達成するため、第１の発明の手段として、 被写体画像を受光する受光部と、前記受光部で光電変換されたアナログ信号をディジタル信号に変換するＡＤ変換部と、前記ＡＤ変換部から出力される複数ビットの並列ディジタル信号を単一の直列ディジタル信号に並直変換し、並直変換したデジタル信号を互いに逆位相の２のディジタル信号として出力する出力ポートを有する撮像素子であって、前記出力ポートから出力する互いに逆位相のディジタル信号を、前記出力ポートの出力側に接続する次段の回路により波形整形が可能となるようにしたことを特徴とする撮像素子を提供するものである。

本発明によれば、撮像素子の出力端子数を大幅に低減することが出来るので、撮像素子形状の小型化や外部回路への接続を容易にしかつ安定な高精細 ・高速画像を得ることが出来る。
を

以下に本発明の各実施形態に係る撮像素子について図１〜図８を用いて説明する。

図１は本発明の第１の実施形態における撮像素子の概要構成を示す図である。図２は図１における受光部とＡ／Ｄ変換部の映像信号の状態を示す図であり、図３は図１におけるＰ／Ｓ（ＰａｌｌａｌｅL／ｓｅｒｉａｌ：並列直列）変換部とＳ／Ｂ（Ｓｉｇｎａｌ Ｂｕｆｆｅｒ：信号用バッファ）変換部の映像信号の状態を示す図である。図４は図３のＰ／Ｓ変換部の回路構成と信号形態を示す図であり、図５は図４のＰ／Ｓ変換回路の詳細と信号波形を示す図である。図６は本発明の第２の実施形態における撮像素子の概要構成を示す図であり、図７は図６におけるＰ／Ｓ変換部とＤ／Ｂ（Ｄｏｕｂｌｅ Ｂａｌａｌｌａｎｃｅｄ ｄｉｇｉｔａｌ ｓｉｇｎａｌ：平衡ディジタル信号）変換部の映像信号の状態とＤ／Ｂ変換部の回路構成を示す図である。図８はＰ／Ｓ変換部の信号形態を示す図であり、（Ａ）は図７に示すように２０ビット並列ディジタル映像信号を直列ディジタル映像信号に変換する状態を示し、（Ｂ）はｎｍビット並列ディジタル映像信号を直列ディジタル映像信号に変換する例を示す。

図１に示すように、本発明の第１の実施形態における撮像素子について、図１〜図５を用いて説明する。
まず、本発明の実施形態における撮像素子においては、被写体画像を受光する受光部３と、受光部３で光電変換されたアナログ信号をディジタル信号に変換するＡＤ変換部４と、ＡＤ変換部４から出力される複数ビットの並列ディジタル信号を単一の直列ディジタル信号に並直変換し、並直変換したデジタル信号を互いに逆位相の２のディジタル信号として出力する出力ポートを有するものである。

そして、図１に示す撮像素子は、半導体基板１上に受光部を駆動するパルスを生成する駆動部２、略８００万個の画素を有し８組のアナログ信号を並列に出力する受光部３、８組のアナログ信号を８組の並列ディジタル信号に同時に変換するＡ／Ｄ変換部４、８組の並列ディジタル信号を同時に８組の直列ディジタル信号に変換するＰ／Ｓ変換部５、８組の直列ディジタル信号を波形整形して外部に出力するＳ／Ｂ変換部６により構成する。

次に、本発明の第1の実施形態の動作について説明すると、撮像素子にまず外部から電圧（図に示す３．３Ｖ）を加え、同期信号（図に示すＣｏｎｔｒｏｌ Ｐｕｌｓｅ）を駆動部２に加える。駆動部２からは撮像部３を駆動するパルスを生成し受光部３に供給する。受光部３では１枚の画像として受光部３に光学的に供給された被写体光像を駆動部２から供給された駆動パルスのタイミングに従って８組のアナログ映像信号に同時に変換する。

次に、この８組のアナログ映像信号をＡ/Ｄ変換部４に加え８組の並列ディジタル映像信号１に変換する。１組の並列ディジタル信号を１０ビットで構成すると８組の並列ディジタル映像信号１としては信号線が８０本必要となる。

そして、８組の並列ディジタル映像信号１をＡ/Ｄ変換部４からＰ／Ｓ変換部５に加え８組の直列ディジタル映像信号２に変換する。この直列ディジタル映像信号２をＳ／Ｂ変換部６に加え外部の機器で入力しやすいように波形整形して映像信号出力信号３であるＤｓｏｕｔ７（Ｄｓ０〜Ｄｓ７）を図示していない８組の出力端子に加える。

このように、半導体基板１の同一平面の基板上に、駆動部２、受光部３、Ａ／Ｄ変換部４、Ｐ／Ｓ変換部５、Ｓ／Ｂ変換部６を搭載することにより、ハイビジョン以上の高解像度の画素数を有しながら出力端子数の非常に少ない撮像素子を構成することにより、撮像素子パッケージの小型化や外部回路への接続を容易にしかつ安定な高精細 ・高速画像を得ることが出来る。

また、受光部３は図２に示すように８組の分割撮像領域（分割撮像領域０〜分割撮像領域７）に分割されており１枚の画像として撮像部３に光学的に供給された被写体光像を駆動部２から供給された駆動パルスのタイミングに従って８組のアナログ映像信号（Ａ０〜Ａ７）に同時に変換する。

そして、８組のアナログ映像信号はＡ／Ｄ変換部４を構成する各々が１０ビットの分解能を有する８組のＡ／Ｄコンバータ（Ａ／Ｄ−０〜Ａ／Ｄ−７）に入力され、８組の１０ビット並列ディジタル映像信号１（Ｄ００−Ｄ０９〜Ｄ７０−Ｄ７９）に変換される。この８組のＡ／Ｄコンバータの変換周期すなわち８組の１０ビット並列ディジタル映像信号１のデータ周期は前記８組のアナログ映像信号読み出し周期と同一となる。

そして、図３に示すように８組の１０ビット並列ディジタル映像信号１はＰ／Ｓ変換部５を構成する８組のＰ／Ｓコンバータ（Ｐ／Ｓ−０〜Ｐ／Ｓ７）に入力され、各々が１ビットの８組の直列ディジタル映像信号２（Ｓ０〜Ｓ７）に変換され、さらにＳ／Ｂ変換部を構成するＳ／Ｂバッファ（Ｓ／Ｂ−０〜Ｓ／Ｂ−７）に加えられて外部出力用ディジタル映像信号３（Ｄａ０〜Ｄａ７）に変換され図示しない８個の出力端子に加えられる。

次の図４では、前記８組のＰ／Ｓコンバータの中の１チャンネル分の変換動作を簡単に図で示したものである。１組のＰ／Ｓコンバータは１０個のデータ保持回路（データ保持回路０〜データ保持回路９）で構成され、１組の１０ビットの並列ディジタル映像信号１（Ｄ００−Ｄ０９）を１つのディジタル映像信号２（Ｓ０）に、ＰＬＣＬＫ（分割撮像領域読み出し周期の１／１０周期のクロック信号）、ＤＳＥＬ（前記ＰＬＣＬＫの１周期分の期間のみ前記データ保持回路のデータセレクタをＤａ側に選択設定する為の制御信号）によって変換する。図の下方に示すようにＤａｔａ０としての並列ディジタル映像信号１（Ｄ００−Ｄ０９）のタイミングと直列ディジタル映像信号２（Ｓ０）のタイミングは同じである。

このため、Ａ／Ｄコンバータ４の１０ビット並列ディジタル映像信号の周期に対し、Ｐ／Ｓコンバータと外部へ伝送するための出力信号に変換するＳ／Ｂバッファーは１０ビット分すなわち１／１０の周期で直列ディジタル映像信号を処理する必要がある。従って、撮像部と同一のＣＭＯＳ型の回路で高速化が必要となるのでＰ／Ｓコンバータで使用する回路である図４に示すデータ保持回路０〜データ保持回路９を図５の上方に示すデータセレクタＤｓｅとフリップフロップＦＦのみからなる構成でＣＭＯＳ型の半導体構造であっても、高速性能を有するＰ／Ｓコンバータの回路構成を実現する。

図５の下方にはＰ／Ｓコンバータとしてのデータ保持回路における動作波形を図示してＰ／Ｓコンバータの基本動作について説明すると、ＰＬＣＬＫは前記分割撮像領域読み出し周期の１／１０周期のクロック信号であり、ＤＳＥＬは前記ＰＬＣＬＫの１周期分の期間のみ前記データ保持回路のデータセレクタＤｓｅをＡ入力側選択に設定する為の制御信号である。すなわち、データセレクタＤｓｅの出力Ｄｓは選択信号ＤＳＥＬにより選択されたＤａとＤｂがシリアルに出力され、このＤｂは図４で示す様に前段のデータ保持回路出力であり、そして全てのデータ保持回路に一旦取り込まれた１０ビットのパラレルデータが１ビットのシリアルデータとして読み出される。

例えば、図５の下方の信号波形図で示すように、ＤｓｅｌがＯＮになると各データ保持回路のデータセレクタＤｓｅがＡ入力となりデータ出力Ｄｓに各入力データ（Ｄ００，Ｄ０１・・・Ｄ０９）を出力しフリップフロップＦＦに入力される。フリップフロップＦＦでは次のＰＬＣＬＫの立下りでこの各入力データを取り込みＤｃに出力する。このＤｃの出力を隣のデータ保持回路のデータセレクタＤｓｅの入力Ｂに送れば、データセレクタＤｓｅはＤｓｅｌがＯＮからＯＦＦに切り替わっているから次のＰＬＣＬＫの立下りでＤｓに出力される。

この動作をデータ保持回路０からデータ保持回路９まで順次行えば、並列ディジタル映像信号１が図５の下方に示すＤｃ９の直列ディジタル映像信号２として、データ保持回路９のフリップフロップから出力される。このＤｃ９に出力される直列ディジタル映像信号２をＳ／Ｂ変換部６に加え外部の機器で入力しやすいように波形整形して映像出力信号３のＤｓｏｕｔ７（Ｄｓ０〜Ｄｓ７）として８個の出力端子に送り外部に出力する。また上述した説明は受光部３からの１組の分割撮像領域で行ったが、８組の分割撮像領域全てを同じタイミングで同時に行うものである。

このようにして、従来の撮像素子であれば８０個の映像出力端子数を有する並列ディジタル映像信号を本発明による撮像素子によれば１／１０の８個の映像出力端子数で済む直列ディジタル映像信号とすることにより、ハイビジョン以上の画素を有する撮像素子からのアナログ映像信号出力を安定した動作が得られるディジタル映像信号出力としかつ少ない出力端子数とすることが出来る。

従って、本発明の第１の実施形態によれば、画素数の多い受光素子部３と、複数のＡ／Ｄ変換部４と、複数のＰ／Ｓ変換部５とを同一の半導体基板の上に設置することにより、画素数が略８００万画素と多く、さらにディジタル映像信号出力としても、撮像素子の出力端子数を８個と大幅に低減することが出来るので、撮像素子の形状の小型化や外部回路への接続を容易にしかつ安定な高精細 ・高速画像を得ることが出来る。
また、本実施例では受光部３を８分割で８並列の構成で説明したが、この分割数については限定しないことは言うまでもない。

次に図６に示すように本発明の第２の実施形態について、図６〜図８を用いて説明する。図６は図１に示す本発明の第１の実施形態における撮像素子の構成からＳ／Ｂ変換部６を削除しＤ／Ｂ変換部８としたものである。従ってＰ／Ｓ変換部５までの動作は同じであり省略するが、１つの前記直列ディジタル映像信号を正極性と負極性の２つのディジタル信号を１組とする平衡ディジタル映像信号に変換する平衡ディジタル信号変換部８を複数用いて前記複数の直列ディジタル映像信号を複数組の前記平衡ディジタル映像信号に変換する前記複数の平衡ディジタル信号変換部８と、を同一平面上の半導体基板１に形成するものである。

図６に示すＤ／Ｂ変換部６は図７の上部に示すＤ／Ｂ回路を用いて１つの直列ディジタル映像信号Ｓ００を正極性Ｄ＋０と負極性Ｄ−０の２つの平衡ディジタル映像信号に変換するものである。このように１つの直列ディジタル映像信号を正極性と負極性の平衡ディジタル映像信号に変換することにより外部回路を接続した時のデータの高速並列伝送における誤動作が著しく低減され伝送速度を略１桁以上高速に出来る。

この高速並列伝送における誤動作が著しく低減されるのを利用して図７の下方に示すようにＰ／Ｓ変換部５に並列ディジタル映像信号１を２組分加え２０ビットとしてこの並列ディジタル映像信号１を１ビットの直列ディジタル映像信号４に変換した後Ｄ／Ｂ変換部８に加え平衡ディジタル映像出力信号５に変換して出力端子に送る。

このようにすれば第１の実施形態と同じ出力端子数で高速並列伝送における誤動作が著しく低減した４組の平衡ディジタル映像信号５を実現できる。この時の並列ディジタル映像信号１と直列ディジタル映像信号４のデータ配列を図８（Ａ）に示す。また、並列ディジタル映像信号を１組ｎｍビットとして扱えば図８（Ｂ）に示すような直列ディジタル映像信号が得られる。ｎｍビットの構成に使用する並列ディジタル映像信号は必ずしも規則的な配列でなくても直列ディジタル映像信号に変換できる。例えば図７におけるＤ００−Ｄ０９とＤ１０−Ｄ１９とＤ２０−Ｄ２９の配列をＤ００−Ｄ１４とＤ１５−Ｄ２９のようなｎｍ＝１５の並列配列としても良い。

以上述べてきたように、本発明の第２の実施形態によれば、並列ディジタル映像信号を直列ディジタル信号に変換しさらに平衡ディジタル映像信号に変換することにより、外部回路を接続しても隣接信号の干渉や伝送路による劣化が少なく、より高速化を図ることが出来るので、撮像素子の出力端子数を大幅に減少し、撮像素子のパッケージを小さくし、かつ安定した高速のディジタル映像信号を出力する撮像素子を得ることが出来る。

本発明の第１の実施形態における撮像素子の概要構成を示す図である。 図１における撮像部とＡ／Ｄ変換部の映像信号の状態を示す図である。 図１におけるＰ／Ｓ変換部とＳ／Ｂ変換部の映像信号の状態を示す図である。 図３のＰ／Ｓ変換部の回路構成と信号形態を示す図である。 図４のＰ／Ｓ変換回路の詳細と信号波形を示す図である。 本発明の第２の実施形態における撮像素子の概要構成を示す図である。 図６におけるＰ／Ｓ変換部とＤ／Ｂ変換部の映像信号の状態とＤ／Ｂ変換部の回路構成を示す図である。 Ｐ／Ｓ変換部の信号形態を示す図であり、（Ａ）は図７に示すように２０ビット並列ディジタル映像信号を直列ディジタル映像信号に変換する状態を示し、（Ｂ）はｎｍビット並列ディジタル映像信号を直列ディジタル映像信号に変換する例を示す。 従来の撮像素子の概要構成を示す図である。

符号の説明

１・・・半導体基板、２・・・駆動部、３・・・受光部、４・・・Ａ／Ｄ変換部、
５・・・Ｐ／Ｓ変換部、６・・・Ｓ／Ｂ変換部、７・・・出力信号Ｄｏｕｔ、
８・・・Ｄ／Ｂ変換部、９・・・平衡出力信号Ｄｄｏｕｔ

Claims (1)

1. 被写体画像を受光する受光部と、前記受光部で光電変換されたアナログ信号をディジタル信号に変換するＡＤ変換部と、前記ＡＤ変換部から出力される複数ビットの並列ディジタル信号を単一の直列ディジタル信号に並直変換し、並直変換したデジタル信号を互いに逆位相の２のディジタル信号として出力する出力ポートを有する撮像素子であって、
   前記出力ポートから出力する互いに逆位相のディジタル信号を、前記出力ポートの出力側に接続する次段の回路により波形整形が可能となるようにしたことを特徴とする撮像素子。
   
   

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