WO2021124774A1 - 固体撮像装置および電子機器 - Google Patents

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WO2021124774A1
WO2021124774A1 PCT/JP2020/043005 JP2020043005W WO2021124774A1 WO 2021124774 A1 WO2021124774 A1 WO 2021124774A1 JP 2020043005 W JP2020043005 W JP 2020043005W WO 2021124774 A1 WO2021124774 A1 WO 2021124774A1
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operational amplifier
reference voltage
circuit
generation circuit
voltage generation
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PCT/JP2020/043005
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French (fr)
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慎一郎 江藤
裕介 池田
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • This disclosure relates to a solid-state image sensor and an electronic device.
  • CMOS Complementary Metal-oxide Semiconductor
  • CCD Charge Coupled Device
  • ADCs Analog to Digital Converters
  • column ADCs include single-slope integration type that uses a ramp-shaped reference signal and sequential comparison (Successive Approximation Register: hereinafter referred to as SAR) type that switches the reference voltage for each bit.
  • SAR Successessive Approximation Register
  • a voltage difference occurs between a plurality of reference voltages, it affects the linearity of the output signal in the DAC included in the column ADC. That is, if an offset occurs in the reference voltage, the linearity of the output in the DAC included in the column ADC may not be maintained.
  • the present disclosure provides a solid-state image sensor and an electronic device capable of suppressing the offset of the reference signal input to the SAR type column ADC.
  • a solid-state image sensor includes a conversion circuit, a voltage generation circuit, and a reference voltage generation circuit.
  • the conversion circuit is connected to a vertical signal line extending from the pixel array unit.
  • the voltage generation circuit outputs a predetermined voltage.
  • the reference voltage generation circuit takes the predetermined voltage as an input and outputs the reference voltage of the conversion circuit.
  • the reference voltage generation circuit includes an operational amplifier, a capacitive element, a first switching circuit, and a second switching circuit.
  • the operational amplifier amplifies the predetermined voltage at a predetermined magnification and outputs the reference voltage.
  • One end of the capacitive element is connected to the input end of the operational amplifier, which is different from the input end to which the predetermined voltage is input.
  • the first switching circuit switches the connection destination of the other end of the capacitance element to either the output end of the voltage generation circuit from which the predetermined voltage is output or the feedback loop of the operational amplifier.
  • the second switching circuit switches whether or not one end of the capacitive element is connected to the feedback loop of the operational amplifier.
  • FIG. 1 It is a block diagram which shows the schematic configuration example of the electronic device equipped with the solid-state image sensor which concerns on the technique of this disclosure. It is explanatory drawing which shows the structural example of the solid-state image sensor common to each embodiment of this disclosure. It is a figure which shows the structural example of the AD converter of the column signal processing circuit common to each embodiment of this disclosure. It is a figure which shows the structural example of DAC common to each embodiment of this disclosure. It is a figure for demonstrating the relationship between the DACcode and the reference signal VDAC when the reference voltage does not include an offset voltage. It is a figure for demonstrating the relationship between the DACcode and the reference signal VDAC when the reference voltage includes an offset voltage.
  • FIG. 1 is a block diagram showing a schematic configuration example of an electronic device equipped with a solid-state image sensor according to the technique of the present disclosure.
  • the electronic device 1 includes, for example, an image pickup lens 10, a solid-state image pickup device 100, a storage unit 30, and a processor 20.
  • the image pickup lens 10 is an example of an optical system that collects incident light and forms an image on the light receiving surface of the solid-state image pickup device 100.
  • the light receiving surface may be a surface on which the photoelectric conversion elements in the solid-state image sensor 100 are arranged.
  • the solid-state image sensor 100 generates image data by photoelectrically converting the incident light. Further, the solid-state image sensor 100 executes predetermined signal processing such as noise removal and white balance adjustment on the generated image data.
  • the storage unit 30 is composed of, for example, a flash memory, a DRAM (Dynamic Random Access Memory), a SRAM (Static Random Access Memory), or the like, and records image data or the like input from the solid-state imaging device 100.
  • the processor 20 may include, for example, an application processor that is configured by using a CPU (Central Processing Unit) or the like and executes an operating system, various application software, or the like, a GPU (Graphics Processing Unit), a baseband processor, or the like.
  • the processor 20 executes various processes as necessary for the image data input from the solid-state image sensor 100, the image data read from the storage unit 30, and the like, executes display to the user, and performs a predetermined network. It is sent to the outside via.
  • an application processor that is configured by using a CPU (Central Processing Unit) or the like and executes an operating system, various application software, or the like, a GPU (Graphics Processing Unit), a baseband processor, or the like.
  • the processor 20 executes various processes as necessary for the image data input from the solid-state image sensor 100, the image data read from the storage unit 30, and the like, executes display to the user, and performs a predetermined network. It is sent to the outside via.
  • FIG. 2 is an explanatory diagram showing a configuration example of the solid-state image sensor 100 common to each embodiment of the present disclosure.
  • the solid-state image pickup device 100 has a pixel array unit 110 in which a plurality of image pickup elements 111 are arranged, and a peripheral circuit provided so as to surround the pixel array unit 110.
  • Peripheral circuits include a vertical drive circuit 132, a column signal processing circuit 134, a horizontal drive circuit 136, an output circuit 138, a control circuit 140, a voltage generation circuit 151, a reference voltage generation circuit 152, and the like. The details of the pixel array unit 110 and the peripheral circuits will be described below.
  • the pixel array unit 110 has a plurality of image pickup elements (pixels) 111 arranged two-dimensionally in a matrix on a semiconductor substrate. Further, the plurality of pixels 111 may include a normal pixel that generates a pixel signal for image generation and a pair of phase difference detection pixels that generate a pixel signal for focus detection. Each pixel 111 has a plurality of photoelectric conversion elements and a plurality of pixel transistors (not shown). More specifically, the pixel transistor may include, for example, a transfer transistor, a selection transistor, a reset transistor, an amplification transistor, and the like.
  • the vertical drive circuit 132 is formed by, for example, a shift register, selects the pixel drive wiring 142, supplies a pulse for driving the pixel 111 to the selected pixel drive wiring 142, and drives the pixel 111 in line units. That is, the vertical drive circuit 132 selectively scans each pixel 111 of the pixel array unit 110 in a row-by-row manner in the vertical direction (vertical direction in FIG. 2), and generates a signal according to the amount of light received by the photoelectric conversion element of each pixel 111. The pixel signal based on the generated charge is supplied to the column signal processing circuit 134 described later through the vertical signal line 144.
  • the column signal processing circuit 134 is arranged for each column of the pixel 111, and performs signal processing such as noise removal for each pixel signal for the pixel signal output from the pixel 111 for one row.
  • the column signal processing circuit 134 performs signal processing such as CDS (Correlated Double Sampling: Correlation Double Sampling) and AD (Analog-Degital) conversion in order to remove fixed pattern noise peculiar to pixels.
  • the column signal processing circuit 134 has, for example, a SAR type column ADC.
  • the horizontal drive circuit 136 is formed by, for example, a shift register, and by sequentially outputting horizontal scanning pulses, each of the above-mentioned column signal processing circuits 134 is sequentially selected, and pixel signals are horizontally selected from each of the column signal processing circuits 134. It is output to the signal line 146.
  • the output circuit 138 performs signal processing on pixel signals sequentially supplied from each of the column signal processing circuits 134 described above through the horizontal signal line 146 and outputs the signals.
  • the output circuit 138 may function as, for example, a functional unit that performs buffering, or may perform processing such as black level adjustment, column variation correction, and various digital signal processing. Note that buffering refers to temporarily storing pixel signals in order to compensate for differences in processing speed and transfer speed when exchanging pixel signals.
  • the voltage generation circuit 151 generates a voltage for generating a reference voltage to be used at the time of AD conversion of the column signal processing circuit 134.
  • the voltage generation circuit 151 may output a voltage having a predetermined voltage value, or may output a voltage having a plurality of different voltage values.
  • the reference voltage generation circuit 152 amplifies the voltage output by the voltage generation circuit 151 at a magnification of, for example, 1 or more to generate a reference voltage.
  • the reference voltage generation circuit 152 When the voltage generation circuit 151 outputs a voltage having a predetermined voltage value, the reference voltage generation circuit 152 generates a reference voltage obtained by amplifying the voltage at a plurality of different magnifications.
  • the reference voltage generation circuit 152 When the voltage generation circuit 151 outputs a voltage having a plurality of different voltage values, the reference voltage generation circuit 152 amplifies the voltage at a predetermined magnification to generate a reference voltage.
  • the reference voltage generation circuit 152 according to each embodiment of the present disclosure outputs a plurality of reference voltages having different voltage values.
  • the control circuit 140 can receive the input clock and data for instructing the operation mode and the like, and can output data such as internal information of the pixel 111. That is, the control circuit 140 operates the vertical drive circuit 132, the column signal processing circuit 134, the horizontal drive circuit 136, the voltage generation circuit 151, the reference voltage generation circuit 152, and the like based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. Generates the clock signal and control signal that serve as the reference for. Then, the control circuit 140 outputs the generated clock signal and control signal to the vertical drive circuit 132, the column signal processing circuit 134, the horizontal drive circuit 136, the voltage generation circuit 151, the reference voltage generation circuit 152, and the like.
  • the configuration example of the solid-state image sensor 100 according to the present embodiment is not limited to the example shown in FIG. 2, and may include, for example, other circuit units and the like, and is not particularly limited.
  • FIG. 3 is a diagram showing a configuration example of the AD converter 134A of the column signal processing circuit 134 common to each embodiment of the present disclosure.
  • the column signal processing circuit 134 has, for example, an AD converter 134A shown in FIG. 3 for each vertical signal line.
  • the AD converter 134A included in the column signal processing circuit 134 will also be referred to as a column ADC 134A.
  • the column ADC 134A shown in FIG. 3 includes a comparator 1341, a SAR (Successive Approximation Register) logic circuit 1342, and a DAC (Digital to Analog Converter) 1343.
  • the comparator 1341 compares the pixel signal input via the vertical signal line 144 with a predetermined reference signal. The comparator 1341 outputs the comparison result to the SAR logic circuit 1342.
  • the SAR logic circuit 1342 Based on the comparison result of the comparator 1341, the SAR logic circuit 1342 obtains a digital signal indicating the value of the reference signal that is close to the pixel signal, holds it in a register, and controls to update the reference signal to that value. Generate a signal.
  • the DAC 1343 updates the analog reference signal by DA (Digital to Analog) conversion of the control signal.
  • the level of the reference signal is set to, for example, the initial value VREF / 2, with the predetermined reference signal as VREF. Then, the comparator 1341 compares the selected pixel signal with the reference signal of the initial value. When the pixel signal is larger than the reference signal, the SAR logic circuit 1342 sets the MSB (Most Significant Bit) of the digital signal DOUT to "1". Then, the SAR logic circuit 1342 raises the reference signal by the amount of VREF / 4.
  • the SAR logic circuit 1342 sets the MSB of the digital signal DOUT to "0". Then, the SAR logic circuit 1342 lowers the reference signal by the amount of VREF / 4.
  • the comparator 1341 makes the following comparison, and when the pixel signal is larger than the reference signal, the SAR logic circuit 1342 sets the next digit of the MSB to "1". Then, the SAR logic circuit 1342 raises the reference signal by the amount of VREF / 8.
  • the SAR logic circuit 1342 sets the next digit of the MSB to "0". Then, the SAR logic circuit 1342 lowers the reference signal by the amount of VREF / 8.
  • the analog pixel signal is AD-converted to the digital signal DOUT.
  • the SAR logic circuit 1342 outputs the digital signal DOUT.
  • This digital signal DOUT indicates data (that is, pixel data) obtained by AD-converting a pixel signal (reset level or signal level).
  • the gain of the column ADC134A can be controlled by changing the reference voltage VREF.
  • FIG. 4 is a diagram showing a configuration example of DAC1343 common to each embodiment of the present disclosure.
  • the DAC 1343 shown in FIG. 4 has a high-order bit DAC1343M that generates a reference signal for the high-order bit and a low-order bit DAC1343L that generates a reference signal for the low-order bit.
  • the DAC 1343 has a plurality of capacitance elements C0 to C10 and a plurality of switches S0 to S10 arranged corresponding to the plurality of capacitance elements C0 to C10.
  • the capacitance C of each capacitance element C0 to C10 is shown as a ratio.
  • the plurality of switches S0 to S10 are connected so as to be able to switch between, for example, any of the reference voltages VRT1, VRT4, VRB, VRB4, and VRC output by the reference voltage generation circuit 152 described later.
  • the DAC 1343 is a binary type CDAC that supplies a reference signal VDAC having a different value to the comparator 1341 depending on the combination of the capacitance value of the capacitance elements C0 to C10 and the reference voltage value.
  • the total capacitance value of the DAC 1343 that is, the area of the DAC 1343 can be reduced by outputting the reference signal VDAC having a different value depending on the combination of the capacitance value of the capacitance elements C0 to C10 and the reference voltage value. Can be done.
  • the total capacitance value of the capacitance elements C0 to C10 of the DAC 1343 shown in FIG. 4 is 280C.
  • the capacitance values of the capacitive elements C0 to C10 need to be increased due to the binary relationship, so that the total capacitance is increased.
  • the value will be 1024C. Since the area of the capacitance elements C0 to C10 increases according to the capacitance value, the area of the DAC 1343 also increases when the total capacitance value of the capacitance elements C0 to C10 is large.
  • the DAC 1343 As described above, by inputting a plurality of reference voltages to the DAC 1343, it is possible to output a reference signal VDAC that changes in relation to the Binary. Therefore, the total capacitance value of the capacitance elements C0 to C10 can be reduced as compared with the case where the reference voltage is one set. As a result, the area of the DAC 1343 can be reduced.
  • the reference voltage generation circuit 152 includes an operational amplifier
  • the reference voltage includes an offset voltage caused by the operational amplifier.
  • VRT1-VRB VREF
  • VRT4-VRB4 VREF / 4.
  • the plurality of switches S0 to S10 select the reference voltage VRC as the voltage applied to the capacitance elements C0 to C10.
  • the connection destination of the switch S10 is switched so that the voltage applied to the capacitance C10 corresponding to the most significant bit (MSB) changes from the reference voltage VRC to the reference voltage VRT1.
  • the reference signal VDAC which is the output of the DAC 1343, is changed so as to satisfy the binary relationship by using a plurality of reference voltages. Can be made to.
  • FIG. 5 is a diagram for explaining the relationship between the DAC code and the reference signal VDAC when the reference voltage does not include the offset voltage. Further, although the voltage value of the reference signal VDAC output by the DAC 1343 is a discrete value, in FIG. 5, the change of the reference signal VDAC is continuously shown in order to make the relationship of linearity easy to see.
  • the reference voltage generation circuit 152 has an operational amplifier for each reference voltage to be generated, for example, a different offset voltage is generated for each reference voltage. Therefore, a voltage difference ⁇ V corresponding to the offset voltage is generated between the plurality of reference voltages.
  • the reference voltage VRT1 does not include the offset voltage, but the reference voltage VRT4 will be described as having an offset voltage of ⁇ V.
  • FIG. 6 is a diagram for explaining the relationship between the DAC code and the reference signal VDAC when the reference voltage includes an offset voltage. Further, although the voltage value of the reference signal VDAC output by the DAC 1343 is a discrete value, in FIG. 6, the change of the reference signal VDAC is continuously shown in order to make the relationship of linearity easy to see.
  • FIG. 7 is a diagram for explaining the relationship between the DACcode and the reference signal VDAC when the reference voltage includes an offset voltage. Further, although the voltage value of the reference signal VDAC output by the DAC 1343 is a discrete value, in FIG. 7, the change of the reference signal VDAC is continuously shown in order to make the relationship of linearity easy to see.
  • the reference voltage output by the reference voltage generation circuit 152 includes an offset voltage
  • the linearity of the output of the DAC 1343 or the column ADC 134A may not be satisfied. Focusing on this point, the technique of the present disclosure reduces the influence of the offset voltage and satisfies the linearity of the DAC 1343 by canceling the offset voltage included in the reference voltage.
  • the reference voltage generation circuit 152 that cancels the offset voltage included in the reference voltage will be described.
  • the reference voltage generation circuit 152A according to the present embodiment executes offset cancellation by causing the capacitive element to hold the input-converted offset voltage generated at the input of the operational amplifier and adding the held offset voltage to the input of the operational amplifier with the opposite polarity. To do.
  • FIG. 8 is a diagram showing a configuration example of the reference voltage generation circuit 152A according to the first embodiment of the present disclosure.
  • the reference voltage generation circuit 152A includes an operational amplifier A1, a capacitance element C11, first and second switches SW11 and SW12, a transistor Tr1, and a variable resistance circuit R11.
  • the operational amplifier A1 amplifies and outputs the reference voltage VREF generated by the voltage generation circuit 151 at a predetermined magnification.
  • the amplification factor of the operational amplifier A1 also includes 1. When the amplification factor is 1, the operational amplifier A1 functions as a buffer circuit.
  • the output of the operational amplifier A1 is input to the transistor Tr1.
  • the transistor Tr1 is a source follower circuit, and outputs a reference voltage VRT that amplifies the output of the operational amplifier A1. In this way, by directly outputting the reference voltage VRT from the source terminal of the transistor Tr1 without using a resistor, it is possible to suppress a decrease in responsiveness due to the impedance component of the resistor. As a result, the reference voltage generation circuit 152A can be operated at a higher speed.
  • One end of the capacitive element C11 is connected to an input end different from the input end to which the reference voltage VREF of the operational amplifier A1 is input, and the other end is connected to the first switch SW1.
  • One end of the variable resistance circuit R11 is connected to the transistor Tr1, and the other end is connected to the reference potential VRB.
  • the variable resistance circuit R11 can change the resistance value of the feedback loop of the operational amplifier A1. When the resistance value of the feedback loop changes, the amplification factor of the operational amplifier A1 changes. Therefore, the value of the reference voltage VRT can be changed by changing the resistance value of the feedback loop using the variable resistance circuit R11, and the reference voltage generation circuit 152A can generate a plurality of reference voltages.
  • the first switch SW11 is arranged between the capacitance element C11 and the input end of the reference voltage generation circuit 152A, that is, the output end of the voltage generation circuit 151.
  • the first switch SW11 is a switching circuit that switches the connection destination of the other end of the capacitance element C11 to either the output end of the voltage generation circuit 151 or the feedback loop of the operational amplifier A1.
  • the first switch SW11 connects the other end of the capacitance element C11 to the input end of the reference voltage generation circuit 152A, that is, the output end of the voltage generation circuit 151, for example, in the high state. Further, when the first switch SW11 is in the Low state, for example, the other end of the capacitance element C11 and the feedback loop of the operational amplifier A1 are connected.
  • the second switch SW12 is arranged in the feedback loop of the operational amplifier A1.
  • the second switch SW12 is a switching circuit for switching whether or not one end of the capacitive element C11 is connected to the feedback loop of the operational amplifier A1. Further, the second switch SW12 connects the other end of the capacitance element C11 to the feedback loop of the operational amplifier A1 in conjunction with the first switch SW11. In the high state, for example, the second switch SW12 connects one end of the capacitive element C11 to the feedback loop of the operational amplifier A1. When the second switch SW12 and the first switch SW11 are in the Low state, the other end of the capacitance element C11 and the feedback loop of the operational amplifier A1 are connected.
  • the reference voltage generation circuit 152A adjusts the gain of the operational amplifier A1 by adjusting the resistance value of the variable resistance circuit R11, and outputs a plurality of reference voltages. At this time, the offset voltage generated in the operational amplifier A1 affects the gain linearity of the operational amplifier A1.
  • FIG. 9 is a diagram for explaining the gain of the operational amplifier A1 when the offset voltage is not generated in the operational amplifier A1.
  • the reference voltage VRT which is the output voltage does not become 1/8 times even if the reference voltage VREF which is the input voltage is multiplied by 1/8.
  • the reference voltage generation circuit 152A can reduce the influence of linearity on the gain of the operational amplifier A1.
  • FIG. 12 is a diagram for explaining an operation example of the reference voltage generation circuit 152A according to the first embodiment of the present disclosure.
  • the first switch SW11 of the reference voltage generation circuit 152A is in the High state
  • the second switch SW12 is in the Low state.
  • one end of the capacitive element C11 is connected to the feedback loop of the operational amplifier A1, and the other end is connected to the output end of the voltage generation circuit 151.
  • FIG. 13 is a diagram for explaining offset cancellation by the reference voltage generation circuit 152A according to the first embodiment of the present disclosure.
  • the first switch SW11 is in the Low state, and the second switch SW12 is in the High state.
  • one end of the capacitive element C11 is connected to the input end of the operational amplifier A1, and the other end is connected to the feedback loop of the operational amplifier A1.
  • the other end of the capacitive element C11 is connected to the feedback loop of the operational amplifier A1, so that the capacitive element C11 becomes a component constituting the feedback loop of the operational amplifier A1.
  • the capacitive element C11 which has accumulated charges between time t01 and time t02, is connected to the feedback loop of the operational amplifier A1 at time t02 with the opposite polarity to that of the previous time, thereby canceling the offset voltage VOAMP of the feedback loop.
  • the period from the time t02 to the time t03 is a period (offset cancellation period) in which the operational amplifier A1 outputs the reference voltage while executing the offset cancellation by the capacitive element C11.
  • FIG. 14 is a diagram for explaining offset cancellation by the reference voltage generation circuit 152A according to the first embodiment of the present disclosure.
  • the reference voltage generation circuit 152A executes offset sampling every time the solid-state image sensor 100 reads out one row of pixels 111.
  • the reference voltage generation circuit 152A sets the first switch SW11 to the High state and sets the second switch SW12 to Low at the time t03. Make it a state.
  • the offset is sampled by the capacitive element C11.
  • the reference voltage generation circuit 152A puts the first switch SW11 in the Low state and the second switch SW12 in the Low state.
  • the offset is canceled by the capacitive element C11, and the reference voltage generation circuit 152A outputs a reference voltage that does not include the offset voltage.
  • the reference voltage generation circuit 152A samples and cancels the offset voltage using the capacitive element C11. As a result, the offset of the reference voltage input to the DAC 1343 of the column ADC 134A can be suppressed.
  • the reference voltage generation circuit 152B according to the second embodiment of the present disclosure has a sample hold circuit for holding the output of the operational amplifier A1 in addition to the configuration of the reference voltage generation circuit 152A shown in FIG.
  • FIG. 15 is a diagram showing a configuration example of the reference voltage generation circuit 152B according to the second embodiment of the present disclosure. As shown in FIG. 15, the reference voltage generation circuit 152B of the present embodiment has a sample hold circuit.
  • the sample hold circuit has a third switch SW13 and a capacitance element C12.
  • One end of the capacitive element C12 is connected between the output end of the operational amplifier and the gate terminal of the transistor Tr1, and the other end is connected to the reference potential VRB.
  • the third switch SW13 is arranged between one end of the capacitive element C12 and the output end of the operational amplifier A1.
  • FIG. 16 is a diagram for explaining an operation example of the reference voltage generation circuit 152B according to the second embodiment of the present disclosure.
  • the first switch SW11 of the reference voltage generation circuit 152B is in the High state, and the second switch SW12 is in the Low state. Further, the third switch S13 is in the High state. As a result, the electric charge for canceling the offset voltage is accumulated in the capacitive element C11.
  • the first switch SW11 is in the Low state, and the second switch SW12 is in the High state.
  • the third switch SW13 maintains the High state.
  • the operational amplifier A1 outputs the reference voltage while the offset cancellation is performed by the capacitive element C11. Further, the reference voltage is sampled by the capacitive element C12.
  • the second switch SW12 is in the Low state
  • the third switch SW13 is in the Low state.
  • the first switch SW11 maintains the Low state.
  • the reference voltage sampled by the capacitive element C12 is output to the DAC 1343 of the column ADC 134A via the transistor Tr1.
  • the point that the reference voltage generation circuit 152B samples and cancels the offset voltage with the period in which the solid-state image sensor 100 reads out the pixels 111 for one row as one cycle is the same as in the case of the first embodiment shown in FIG. Is.
  • the reference voltage generation circuit 152B has the sample hold circuit, the output of the operational amplifier A1 can be held, the steady current of the operational amplifier A1 is reduced, and the power consumption of the solid-state imaging device 100 is reduced. be able to.
  • FIG. 17 is a diagram showing a configuration example of the reference voltage generation circuit 152C according to the third embodiment of the present disclosure.
  • the reference voltage generation circuit 152C according to the first embodiment has the configuration and the reference voltage generation circuit 152A according to the first embodiment, except that the reference voltage generation circuit 152C according to the first embodiment has a resistor R12 having a fixed resistance value instead of the variable resistance circuit R11 shown in FIG. It is the same as the operation.
  • the value of the reference voltage VRT output by the reference voltage generation circuit 152C is changed by making the reference voltage VREF input to the reference voltage generation circuit 152C variable.
  • the reference voltage generation circuit 152C can generate a plurality of reference voltage VRTs having different values even when the resistor R12 having a fixed resistance value is provided instead of the variable resistance circuit R11.
  • FIG. 18 is a diagram showing a configuration example of the reference voltage generation circuit 152D according to the fourth embodiment of the present disclosure.
  • the reference voltage generation circuit 152D according to the present embodiment has a sample hold circuit for holding the output of the operational amplifier A1 in addition to the configuration of the reference voltage generation circuit 152C shown in FIG.
  • the configuration of the sample hold circuit is the same as that of the sample hold circuit of the reference voltage generation circuit 152B according to the second embodiment shown in FIG.
  • the reference voltage generation circuit 152D can reduce the steady current of the operational amplifier A1 by providing the sample hold circuit.
  • FIG. 19 is a diagram showing a configuration example of the reference voltage generation circuit 152E according to the fifth embodiment of the present disclosure.
  • the reference voltage generation circuit 152E according to the present embodiment has a circuit for outputting the reference voltage VRT2 in addition to the configuration of the reference voltage generation circuit 152A shown in FIG.
  • the reference voltage generation circuit 152E includes an operational amplifier A2, a capacitive element C21, first and second switches SW21 and SW22, and a transistor Tr2, as shown in FIG. And the variable resistance circuit R21.
  • the configuration and operation of the operational amplifier A2, the capacitive element C21, the first and second switches SW21, SW22, the transistor Tr2, and the variable resistance circuit R21 are the same as the configuration and operation of the reference voltage generation circuit 152A shown in FIG.
  • the offset voltage generated in the operational amplifier A1 is canceled by using the capacitive element C11, and the offset voltage generated in the operational amplifier A2 is canceled by using the capacitive element C21.
  • the voltage difference between the reference voltages VRT1 and VRT2 can be further reduced.
  • FIG. 20 is a diagram showing a configuration example of the reference voltage generation circuit 152F according to the sixth embodiment of the present disclosure.
  • the reference voltage generation circuit 152F according to the sixth embodiment of the present disclosure has, in addition to the configuration of the reference voltage generation circuit 152E shown in FIG. 19, sample hold circuits for holding the outputs of the operational amplifiers A1 and A2, respectively.
  • the sample hold circuit that holds the output of the operational amplifier A1 has the same configuration and operation as the sample hold circuit of the reference voltage generation circuit 152B shown in FIG. Further, the sample hold circuit for holding the output of the operational amplifier A2 has the third switch SW23 and the capacitive element C22, but the configuration and operation thereof are the same as the sample hold circuit of the reference voltage generation circuit 152B shown in FIG.
  • the reference voltage generation circuit 152F outputs two reference voltages VRT1 and VRT2, the steady current of the operational amplifiers A1 and A2 can be reduced by providing the sample hold circuit.
  • FIG. 21 is a diagram showing a configuration example of the reference voltage generation circuit 152G according to the seventh embodiment of the present disclosure.
  • the reference voltage generation circuit 152G according to the fifth embodiment has the reference voltage generation circuit 152G according to the fifth embodiment except that the reference voltage generation circuit 152G has resistances R31 to R33 having fixed resistance values instead of the variable resistance circuits R11 and R11 shown in FIG. It is the same as the configuration and operation of 152E.
  • the resistor R31 is connected to the output terminal of the reference voltage VRT1 and the other end is connected to the reference potential VRB.
  • the resistor R32 and the resistor R33 are connected in series.
  • One end of the resistor R32 is connected to the output terminal of the reference voltage VRT2, and the other end of the resistor R33 is connected to the reference potential VRB. Further, the connection point between the resistor R32 and the resistor R33 is connected to the second switch SW22.
  • the resistor R32 is a part of the feedback loop of the operational amplifier A2. As a result, a voltage corresponding to the voltage division ratio of the resistor circuit composed of the resistors R32 and R33 is applied to the feedback loop of the operational amplifier A2.
  • the operational amplifier A2 amplifies the input voltage VREF at an amplification factor corresponding to the resistance ratio of the resistor R32 and the resistor R33, and generates a reference voltage VRT2.
  • the operational amplifier A1 amplifies the voltage VREF at an amplification factor of 1 to generate a reference voltage VRT1.
  • resistors R31 to R33 By providing resistors R31 to R33 with fixed resistance values in this way, it is possible to generate a reference voltage with a predetermined voltage ratio.
  • FIG. 22 is a diagram showing a configuration example of the reference voltage generation circuit 152H according to the eighth embodiment of the present disclosure.
  • the reference voltage generation circuit 152H according to the present embodiment has, in addition to the configuration of the reference voltage generation circuit 152G shown in FIG. 21, a sample hold circuit for holding the outputs of the operational amplifiers A1 and A2, respectively.
  • the configuration of the sample hold circuit that holds the outputs of the operational amplifiers A1 and A2 is the same as that of the reference voltage generation circuit 152F shown in FIG. As described above, even when the reference voltage generation circuit 152H outputs two reference voltages VRT1 and VRT2, the steady current of the operational amplifiers A1 and A2 can be reduced by providing the sample hold circuit.
  • FIG. 23 is a diagram showing a configuration example of the reference voltage generation circuit 152H and the column ADC 134A according to the eighth embodiment of the present disclosure.
  • the column ADC 134A is provided for each vertical signal line 144, and converts an analog pixel signal into a digital signal.
  • the column ADC 134A includes a comparator 1341, a SAR logic circuit 1342, and a DAC 1343.
  • the DAC 1343 shown in FIG. 23 is different from the DAC 1343 shown in FIG. 4 in that the switch group switches between the reference voltage VRT1 and the reference potential VRB, or switches between the reference voltage VRT2 and the reference potential VRB.
  • the DAC 1343 shown in FIG. 23 is the same as the DAC 1343 shown in FIG. 4 in that it generates a reference signal based on reference voltages of different voltage values.
  • the reference voltage generation circuit 152H generates reference voltages VRT1 and VRT2 and outputs them to each of a plurality of ADCs 134A.
  • the reference voltage generation circuit 152H outputs the reference voltages VRT1 and VRT2 from which the offset voltage has been removed to each of the plurality of ADCs 134A, so that the plurality of ADCs 134A can maintain the linearity of the output signal of the AD conversion. .. Further, by outputting a plurality of reference voltages VRT1 and VRT2 having different reference voltage generation circuits 152H, the total capacitance value of the DAC 1433 can be reduced, and the area of the DAC 1343 can be reduced. Since the DAC 1343 is provided for each vertical signal line 144, the area of the solid-state image sensor 100 can be further reduced by reducing the area of the DAC 1343.
  • FIG. 24 is a diagram showing a configuration example of the reference voltage generation circuit 152I according to the ninth embodiment of the present disclosure.
  • the reference voltage generation circuit 152I according to the present embodiment has the same components as the reference voltage generation circuit 152F shown in FIG. 20, except that the operational amplifier A2 is not provided and the switch SW3 is newly provided.
  • one end of the capacitive element C11 of the reference voltage generation circuit 152I is connected to the operational amplifier A1 via the switch SW3.
  • one end of the capacitive element C21 is also connected to the operational amplifier A1 via the switch SW3.
  • one end of the third switch SW23 is connected to the operational amplifier A1. In this way, the switch SW3 switches the capacitive element connected to the operational amplifier A1 to either the capacitive element C11 or the capacitive element C21.
  • the switch SW3 is a switching circuit that switches whether the operational amplifier A1 generates the reference voltage VRT1 or the reference voltage VRT2. That is, the reference voltage generation circuit 152I according to the present embodiment generates the reference voltages VRT1 and VRT2 in a time-division manner by switching the switch SW3.
  • the reference voltage generation circuit 152I holds the generated reference voltages VRT1 and VRT2 in the sample hold circuit, and outputs the time-division-generated reference voltages VRT1 and VRT2 to the DAC 1343 in the subsequent stage.
  • the switch SW3 switches so that, for example, the feedback loop including the transistor Tr1 is connected to the operational amplifier A1 in the High state, and the feedback loop including the transistor Tr2 is connected to the operational amplifier A1 in the Low state. That is, the switch SW3 switches so that the reference voltage generation circuit 152I generates the reference voltage VRT1 in the High state and the reference voltage VRT2 is generated in the Low state, for example.
  • FIG. 25 is a diagram for explaining the operation of the reference voltage generation circuit 152I according to the ninth embodiment of the present disclosure.
  • the switch SW3, the third switch SW13, and the first switch SW11 are in the High state, and the second switch SW12, SW22, the third switch SW23, and the first switch SW21 are in the Low state. ..
  • one end of the capacitive element C11 is connected to the output terminal of the voltage generation circuit 151, and the other end is connected to the feedback loop. Then, the capacitive element C11 samples the offset voltage of the operational amplifier A1.
  • the first switch S11 is in the Low state
  • the second switch SW12 is in the High state.
  • the other switches maintain the state at time t51.
  • the other end of the capacitive element C11 is connected to the feedback loop, and the electric charge accumulated by the capacitive element C11 up to time t52 is applied to the feedback loop of the operational amplifier A1 with opposite polarity.
  • the operational amplifier A1 in a state where the offset voltage of the operational amplifier A1 is canceled, the operational amplifier A1 generates the reference voltage VRT1 and holds the reference voltage VRT1 in the capacitive element C12 of the sample hold circuit.
  • the switch SW3, the third switch SW13, and the second switch SW12 are in the Low state. Further, the third switch SW23 and the first switch SW21 are in the High state. The other switches maintain the state at time t52. As a result, one end of the capacitive element C21 is connected to the output terminal of the voltage generation circuit 151, and the other end is connected to the feedback loop. Then, the capacitive element C21 samples the offset voltage of the operational amplifier A1.
  • the first switch S21 is in the Low state
  • the second switch SW22 is in the High state.
  • the other switches maintain the state at time t53.
  • the other end of the capacitive element C21 is connected to the feedback loop, and the electric charge accumulated by the capacitive element C21 up to time t54 is applied to the feedback loop of the operational amplifier A1 with opposite polarity.
  • the operational amplifier A1 in a state where the offset voltage of the operational amplifier A1 is canceled, the operational amplifier A1 generates the reference voltage VRT2 and holds the reference voltage VRT2 in the capacitive element C22 of the sample hold circuit.
  • the third switch SW23 and the second switch SW22 are in the Low state at time t55, the reference voltages VRT1 and VRT2 held in the capacitive elements C12 and C22 are output from the reference voltage generation circuit 152I.
  • the reference voltage generation circuit 152I executes the operation of FIG. 25 for each line in which the solid-state image sensor 100 reads out the pixel signal.
  • FIG. 25 the case where the reference voltage generation circuit 152I generates the reference voltage VRT1 and then the reference voltage VRT2 has been described, but the order in which the reference voltage VRT1 and VRT2 are generated is not limited to this, and the reference voltage is not limited to this. VRT2 may be generated first.
  • the reference voltages VRT1 and VRT2 having different voltage values can be generated by using the operational amplifier A1 in a time-division manner. As a result, the number of operational amplifiers A1 can be reduced, and the area of the reference voltage generation circuit 152I can be reduced.
  • the technique according to the present disclosure can be applied to an indirect TOF (Indirect-Time of Flight) type distance image sensor in addition to the image sensor such as the CMOS image sensor described above.
  • the indirect TOF distance image sensor is a sensor that measures the distance to an object by reflecting the light emitted from the light source on the object and measuring the light flight time based on the detection of the arrival phase difference of the reflected light. Is.
  • FIG. 26 is a block diagram showing an example of a system configuration of an indirect TOF type distance image sensor to which the technique according to the present disclosure is applied.
  • the indirect TOF type distance image sensor 10000 has a laminated structure including a sensor chip 10001 and a circuit chip 10002 laminated on the sensor chip 10001.
  • the sensor chip 10001 and the circuit chip 10002 are electrically connected through a connecting portion (not shown) such as a via (VIA) or a Cu—Cu connection.
  • FIG. 26 illustrates a state in which the wiring of the sensor chip 10001 and the wiring of the circuit chip 10002 are electrically connected via the above-mentioned connection portion.
  • a pixel array unit 10020 is formed on the sensor chip 10001.
  • the pixel array unit 10020 includes a plurality of pixels 10230 arranged in a matrix (array shape) in a two-dimensional grid pattern on the sensor chip 10001.
  • each of the plurality of pixels 10230 receives infrared light, performs photoelectric conversion, and outputs an analog pixel signal.
  • Two vertical signal lines VSL 1 and VSL 2 are wired in the pixel array unit 10020 for each pixel row. Assuming that the number of pixel rows of the pixel array unit 10020 is M (M is an integer), a total of 2 ⁇ M vertical signal lines VSL are wired to the pixel array unit 10020.
  • Each of the plurality of pixels 10230 has two taps A and B (details thereof will be described later).
  • the vertical signal line VSL 1 outputs the pixel signal AIN P1 based on the charge of the tap A of the pixel 10230 of the corresponding pixel string
  • the vertical signal line VSL 2 outputs the pixel signal AIN P1.
  • the pixel signal AIN P2 based on the charge of the tap B of the pixel 10230 of the corresponding pixel sequence is output.
  • the pixel signals AIN P1 and AIN P2 will be described later.
  • a vertical drive circuit 10010, a column signal processing unit 10040, an output circuit 10060, and a timing control unit 10050 are arranged on the circuit chip 10002.
  • the vertical drive circuit 10010 drives each pixel 10230 of the pixel array unit 10020 in units of pixel rows, and outputs pixel signals AIN P1 and AIN P2. Under the drive by the vertical drive circuit 10010, the pixel signals AIN P1 and AIN P2 output from the pixel 10230 of the selected line are supplied to the column signal processing unit 10040 through the vertical signal lines VSL 1 and VSL 2.
  • the column signal processing unit 10040 has a configuration having, for example, a plurality of ADCs (corresponding to the above-mentioned column ADC 134A) provided for each pixel array corresponding to the pixel array of the pixel array unit 10020.
  • Each ADC performs AD conversion processing on the pixel signals AIN P1 and AIN P2 supplied through the vertical signal lines VSL 1 and VSL 2 , and outputs them to the output circuit 10060.
  • the output circuit 10060 executes CDS processing or the like on the digitized pixel signals AIN P1 and AIN P2 output from the column signal processing unit 10040, and outputs the CDS to the outside of the circuit chip 10002.
  • the timing control unit 10050 generates various timing signals, clock signals, control signals, and the like, and based on these signals, drive control of the vertical drive circuit 10010, the column signal processing unit 10040, the output circuit 10060, and the like. I do.
  • FIG. 27 is a circuit diagram showing an example of a pixel circuit configuration in an indirect TOF distance image sensor to which the technique according to the present disclosure is applied.
  • the pixel 10230 has, for example, a photodiode 10231 as a photoelectric conversion unit.
  • the pixel 10230 includes overflow transistors 10242, two transfer transistors 10232, 10237, two reset transistors 10233, 10238, two stray diffusion layers 10234, 10239, two amplification transistors 10235, 10240, and It has a configuration having two selection transistors 10236 and 10241.
  • the two floating diffusion layers 10234 and 10239 correspond to taps A and B shown in FIG. 26.
  • the photodiode 10231 photoelectrically converts the received light to generate an electric charge.
  • the photodiode 10231 may have a back-illuminated pixel structure.
  • the back-illuminated structure is as described in the pixel structure of the CMOS image sensor. However, the structure is not limited to the back-illuminated type, and a surface-irradiated structure that captures light emitted from the surface side of the substrate can also be used.
  • the overflow transistor 10242 is connected between the cathode electrode of the photodiode 10231 and the power supply line of the power supply voltage VDD, and has a function of resetting the photodiode 10231. Specifically, the overflow transistor 10242 becomes conductive in response to the overflow gate signal OFG supplied from the vertical drive circuit 10010, so that the electric charge of the photodiode 10231 is sequentially discharged to the power supply line.
  • the two transfer transistors 10232 and 10237 are connected between the cathode electrode of the photodiode 10231 and the two floating diffusion layers 10234 and 10239, respectively. Then, the transfer transistors 10232 and 10237 are brought into a conductive state in response to the transfer signal TRG supplied from the vertical drive circuit 10010, so that the charges generated by the photodiode 10231 are sequentially transmitted to the floating diffusion layers 10234 and 10239, respectively. Transfer to.
  • the floating diffusion layers 10234 and 10239 corresponding to the taps A and B accumulate the electric charge transferred from the photodiode 10231 and convert it into a voltage signal having a voltage value corresponding to the amount of the electric charge, and convert the pixel signals AIN P1 and AIN P2 into a voltage signal. Generate.
  • the two reset transistors 10233 and 10238 are connected between each of the two floating diffusion layers 10234 and 10239 and the power supply line of the power supply voltage VDD. Then, the reset transistors 10233 and 10238 are brought into a conductive state in response to the reset signal RST supplied from the vertical drive circuit 10010, so that charges are extracted from the floating diffusion layers 10234 and 10239, respectively, and the amount of charges is initialized. To do.
  • the two amplification transistors 10235 and 10240 are connected between the power supply line of the power supply voltage VDD and each of the two selection transistors 10236 and 10241, and the voltage signals converted into charge and voltage by the stray diffusion layers 10234 and 10239, respectively. Are amplified respectively.
  • the two selection transistors 10236 and 10241 are connected between the two amplification transistors 10235 and 10240 and the vertical signal lines VSL 1 and VSL 2, respectively. Then, the selection transistors 10236 and 10241 are brought into a conductive state in response to the selection signal SEL supplied from the vertical drive circuit 10010, so that the voltage signals amplified by the amplification transistors 10235 and 10240 are converted into pixel signals AIN P1 . Output to 2 vertical signal lines VSL 1 and VSL 2 as AIN P2.
  • the vertical signal lines VSL 1 and VSL 2 of 2 are connected to the input end of one ADC in the column signal processing unit 10040 for each pixel row, and the pixel signal AIN P1 output from the pixel 10230 for each pixel row. , AIN P2 is transmitted to the ADC.
  • the circuit configuration of the pixel 10230 is not limited to the circuit configuration illustrated in FIG. 27 as long as it can generate the pixel signals AIN P1 and AIN P2 by photoelectric conversion.
  • the technique according to the present disclosure is applied to a reference voltage generation circuit that generates a reference voltage input to each ADC provided in the column signal processing unit 10040.
  • the reference voltage generation circuit according to the first to ninth embodiments can be used as the reference voltage generation circuit that generates the reference voltage input to each ADC of the column signal processing unit 10040.
  • the present technology can also have the following configurations.
  • a conversion circuit connected to a vertical signal line extending from the pixel array section, A voltage generation circuit that outputs a predetermined voltage and A reference voltage generation circuit that takes the predetermined voltage as an input and outputs a reference voltage of the conversion circuit, With The reference voltage generation circuit An operational amplifier that amplifies the predetermined voltage at a predetermined magnification and outputs the reference voltage.
  • a capacitive element whose one end is connected to an input end of the operational amplifier different from the input end to which the predetermined voltage is input.
  • a first switching circuit that switches the connection destination of the other end of the capacitance element to either the output end of the voltage generation circuit to which the predetermined voltage is output or the feedback loop of the operational amplifier.
  • the reference voltage generation circuit further includes a sample hold circuit that holds the output of the operational amplifier.
  • the reference voltage generation circuit further includes a resistance circuit constituting the feedback loop of the operational amplifier.
  • the resistance circuit is a variable resistance circuit.
  • the reference voltage generation circuit A second operational amplifier that amplifies the predetermined voltage at a predetermined magnification and outputs the reference voltage.
  • a second capacitive element one end of which is connected to an input end of the second operational amplifier that is different from the input end to which the predetermined voltage is input.
  • a third switching circuit that switches the connection destination of the other end of the second capacitance element to either the output end of the voltage generation circuit from which the predetermined voltage is output or the feedback loop of the second operational amplifier.
  • a fourth switching circuit that switches whether or not one end of the second capacitance element is connected to the feedback loop of the second operational amplifier, and The solid-state image sensor according to any one of (1) to (5).
  • the solid-state imaging device wherein the reference voltage generation circuit further includes a second sample hold circuit that holds the output of the second operational amplifier.
  • the reference voltage generation circuit A second capacitive element, one end of which is connected to an input end of the operational amplifier that is different from the input end to which the predetermined voltage is input.
  • a third switching circuit that switches the connection destination of the other end of the second capacitance element to either the output end of the voltage generation circuit to which the predetermined voltage is output or the second feedback loop of the operational amplifier.
  • a fourth switching circuit that switches whether or not to connect the second feedback loop of the operational amplifier to one end of the second capacitance element, and A sample hold circuit connected to the feedback loop of the operational amplifier and holding the output of the operational amplifier.
  • a second sample hold circuit connected to the second feedback loop of the operational amplifier and holding the output of the operational amplifier.
  • a fifth switching circuit that switches whether one of the capacitance element and the second capacitance element is connected to the input end of the operational amplifier.
  • the solid-state image sensor according to (1).
  • (9) Solid-state image sensor and A signal processing unit that processes the signal output from the solid-state image sensor, and With The solid-state image sensor A conversion circuit connected to a vertical signal line extending from the pixel array section, A voltage generation circuit that outputs a predetermined voltage and A reference voltage generation circuit that takes the predetermined voltage as an input and outputs a reference voltage of the conversion circuit, With The reference voltage generation circuit An operational amplifier that amplifies the predetermined voltage at a predetermined magnification and outputs the reference voltage.
  • a capacitive element whose one end is connected to an input end of the operational amplifier different from the input end to which the predetermined voltage is input.
  • a first switching circuit that switches the connection destination of the other end of the capacitance element to either the output end of the voltage generation circuit to which the predetermined voltage is output or the feedback loop of the operational amplifier.
  • a second switching circuit that switches whether or not one end of the capacitive element is connected to the feedback loop of the operational amplifier, and Electronic equipment equipped with.

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Abstract

固体撮像装置（１００）は、画素アレイ部（１１０）から延出する垂直信号線（１４４）に接続される変換回路と、所定電圧を出力する電圧生成回路（１５１）と、所定電圧を入力とし変換回路の参照電圧を出力する参照電圧生成回路（１５２）と、を備える。参照電圧生成回路（１５２）は、所定電圧を増幅して参照電圧を出力するオペアンプと、一端がオペアンプの、所定電圧が入力される入力端とは異なる入力端に接続される容量素子と、容量素子の他端の接続先を、所定電圧が出力される電圧生成回路（１５１）の出力端、または、オペアンプのフィードバックループのいずれかに切り替える第１切替回路と、容量素子の一端をオペアンプのフィードバックループに接続するか否かを切り替える第２切替回路と、を備える。

Description

固体撮像装置および電子機器
　本開示は、固体撮像装置および電子機器に関する。
　近年、ＣＣＤ（Charge　Coupled　Device）型の固体撮像装置に代わるイメージセンサとして、ＣＭＯＳ（Complementary　Metal-oxide　Semiconductor）型の固体撮像装置（以下、ＣＭＯＳイメージセンサまたはＣＭＯＳ型固体撮像装置とも称する）が注目を集めている。
　ＣＭＯＳ型固体撮像装置用のアナログ－デジタル変換器（Analog　to　Digital　Converter：以下、ＡＤＣという）には、パイプライン型とカラム型とが存在する。また、カラム型のＡＤＣ（以下、カラムＡＤＣという）には、ランプ状の参照信号を用いるシングルスロープ積分型と、ビットごとに参照電圧を切り替える逐次比較（Successive　Approximation　Register：以下、ＳＡＲという）型とが存在する。ＳＡＲ型のカラムＡＤＣは、シングルスロープ積分型のカラムＡＤＣに比べ、ＡＤ変換期間を飛躍的に短縮できるというメリットを有する。
特開２０１９－９２１４３号公報
　ビットごとに参照電圧を切り替えるＳＡＲ型のカラムＡＤＣにおいて、複数の参照電圧間で電圧差分が生じると、カラムＡＤＣに含まれるＤＡＣにおける出力信号の線形性に影響を与える。すなわち、参照電圧にオフセットが発生すると、カラムＡＤＣに含まれるＤＡＣにおける出力の線形性を維持できない恐れがある。
　そこで、本開示では、ＳＡＲ型のカラムＡＤＣに入力する参照信号のオフセットを抑制することができる固体撮像装置および電子機器を提供する。
　本開示によれば、固体撮像装置が提供される。固体撮像装置は、変換回路と、電圧生成回路と、参照電圧生成回路と、を備える。変換回路は、画素アレイ部から延出する垂直信号線に接続される。電圧生成回路は、所定電圧を出力する。参照電圧生成回路は、前記所定電圧を入力とし、前記変換回路の参照電圧を出力する。参照電圧生成回路は、オペアンプと、容量素子と、第１切替回路と、第２切替回路と、を備える。オペアンプは、前記所定電圧を所定の倍率で増幅して前記参照電圧を出力する。容量素子は、一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される。第１切替回路は、前記容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプのフィードバックループのいずれかに切り替える。第２切替回路は、前記容量素子の一端を前記オペアンプの前記フィードバックループに接続するか否かを切り替える。
本開示の技術に係る固体撮像装置を搭載した電子機器の概略構成例を示すブロック図である。 本開示の各実施形態に共通する固体撮像装置の構成例を示す説明図である。 本開示の各実施形態に共通するカラム信号処理回路のＡＤ変換器の構成例を示す図である。 本開示の各実施形態に共通するＤＡＣの構成例を示す図である。 参照電圧にオフセット電圧が含まれない場合のＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係を説明するための図である。 参照電圧にオフセット電圧が含まれる場合のＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係を説明するための図である。 参照電圧にオフセット電圧が含まれる場合のＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係を説明するための図である。 本開示の第１実施形態に係る参照電圧生成回路の構成例を示す図である。 オペアンプでオフセット電圧が発生しない場合におけるオペアンプのゲインを説明するための図である。 オペアンプでオフセット電圧が発生する場合におけるオペアンプのゲインを説明するための図である。 オペアンプでオフセット電圧が発生する場合におけるオペアンプのゲインを説明するための図である。 本開示の第１実施形態に係る参照電圧生成回路の動作例を説明するための図である。 本開示の第１実施形態に係る参照電圧生成回路によるオフセットキャンセルを説明するための図である。 本開示の第１実施形態に係る参照電圧生成回路によるオフセットキャンセルを説明するための図である。 本開示の第２実施形態に係る参照電圧生成回路の構成例を示す図である。 本開示の第２実施形態に係る参照電圧生成回路の動作例を説明するための図である。 本開示の第３実施形態に係る参照電圧生成回路の構成例を示す図である。 本開示の第４実施形態に係る参照電圧生成回路の構成例を示す図である。 本開示の第５実施形態に係る参照電圧生成回路の構成例を示す図である。 本開示の第６実施形態に係る参照電圧生成回路の構成例を示す図である。 本開示の第７実施形態に係る参照電圧生成回路の構成例を示す図である。 本開示の第８実施形態に係る参照電圧生成回路の構成例を示す図である。 本開示の第８実施形態に係る参照電圧生成回路およびカラムＡＤＣの構成例を示す図である。 本開示の第９実施形態に係る参照電圧生成回路の構成例を示す図である。 本開示の第９実施形態に係る参照電圧生成回路の動作例を説明するための図である。 本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。 本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　　１．各実施形態に共通な構成
　　　１．１．電子機器の構成例
　　　１．２．固体撮像装置の構成例
　　　１．３．カラムＡＤＣの構成例
　　　１．４．ＤＡＣの構成例
　　２．第１実施形態
　　３．第２実施形態
　　４．第３実施形態
　　５．第４実施形態
　　６．第５実施形態
　　７．第６実施形態
　　８．第７実施形態
　　９．第８実施形態
　　１０．第９実施形態
　　１１．適用例
　　　１１．１．システム構成例
　　　１１．２．画素の回路構成例
　　１２．補足
　＜１．各実施形態に共通な構成＞
　まず、本開示の各実施形態に共通な構成として固体撮像装置および電子機器について、図面を参照して説明する。
　＜１．１．電子機器の構成例＞
　図１は、本開示の技術に係る固体撮像装置を搭載した電子機器の概略構成例を示すブロック図である。図１に示すように、電子機器１は、例えば、撮像レンズ１０と、固体撮像装置１００と、記憶部３０と、プロセッサ２０とを備える。
　撮像レンズ１０は、入射光を集光してその像を固体撮像装置１００の受光面に結像する光学系の一例である。受光面とは、固体撮像装置１００における光電変換素子が配列する面であってよい。固体撮像装置１００は、入射光を光電変換して画像データを生成する。また、固体撮像装置１００は、生成した画像データに対し、ノイズ除去やホワイトバランス調整等の所定の信号処理を実行する。
　記憶部３０は、例えば、フラッシュメモリやＤＲＡＭ（Dynamic　Random　Access　Memory）やＳＲＡＭ（Static　Random　Access　Memory）等で構成され、固体撮像装置１００から入力された画像データ等を記録する。
　プロセッサ２０は、例えば、ＣＰＵ（Central　Processing　Unit）等を用いて構成され、オペレーティングシステムや各種アプリケーションソフトウエア等を実行するアプリケーションプロセッサや、ＧＰＵ（Graphics　Processing　Unit）やベースバンドプロセッサなどが含まれ得る。プロセッサ２０は、固体撮像装置１００から入力された画像データや記憶部３０から読み出した画像データ等に対し、必要に応じた種々処理を実行したり、ユーザへの表示を実行したり、所定のネットワークを介して外部へ送信したりする。
　＜１．２．固体撮像装置の構成例＞
　図２は、本開示の各実施形態に共通する固体撮像装置１００の構成例を示す説明図である。図２に示すように、固体撮像装置１００は、複数の撮像素子１１１が配置された画素アレイ部１１０と、当該画素アレイ部１１０を取り囲むように設けられた周辺回路とを有する。周辺回路は、垂直駆動回路１３２、カラム信号処理回路１３４、水平駆動回路１３６、出力回路１３８、制御回路１４０、電圧生成回路１５１および参照電圧生成回路１５２等を含む。以下に、画素アレイ部１１０および周辺回路の詳細について説明する。
　画素アレイ部１１０は、半導体基板上にマトリックス状に２次元配置された複数の撮像素子（画素）１１１を有する。さらに、複数の画素１１１には、画像生成用の画素信号を生成する通常画素と、焦点検出用の画素信号を生成する１対の位相差検出用画素とが含まれていてもよい。各画素１１１は、複数の光電変換素子と、複数の画素トランジスタ（図示省略）とを有している。さらに詳細には、当該画素トランジスタは、例えば、転送トランジスタ、選択トランジスタ、リセットトランジスタ、および、増幅トランジスタ等を含んでいてもよい。
　垂直駆動回路１３２は、例えばシフトレジスタによって形成され、画素駆動配線１４２を選択し、選択された画素駆動配線１４２に画素１１１を駆動するためのパルスを供給し、行単位で画素１１１を駆動する。すなわち、垂直駆動回路１３２は、画素アレイ部１１０の各画素１１１を行単位で順次垂直方向（図２中の上下方向）に選択走査し、各画素１１１の光電変換素子の受光量に応じて生成された電荷に基づく画素信号を、垂直信号線１４４を通して後述するカラム信号処理回路１３４に供給する。
　カラム信号処理回路１３４は、画素１１１の列ごとに配置されており、１行分の画素１１１から出力される画素信号に対して画素列ごとにノイズ除去等の信号処理を行う。例えば、カラム信号処理回路１３４は、画素固有の固定パターンノイズを除去するためにＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：相関２重サンプリング)およびＡＤ（Ａｎａｌｏｇ－Ｄｅｇｉｔａｌ）変換等の信号処理を行う。カラム信号処理回路１３４は、例えばＳＡＲ型のカラムＡＤＣを有する。
　水平駆動回路１３６は、例えばシフトレジスタによって形成され、水平走査パルスを順次出力することによって、上述したカラム信号処理回路１３４の各々を順番に選択し、カラム信号処理回路１３４の各々から画素信号を水平信号線１４６に出力させる。
　出力回路１３８は、上述したカラム信号処理回路１３４の各々から水平信号線１４６を通して順次に供給される画素信号に対し、信号処理を行い出力する。出力回路１３８は、例えば、バッファリング（ｂｕｆｆｅｒｉｎｇ）を行う機能部として機能してもよく、もしくは、黒レベル調整、列ばらつき補正、各種デジタル信号処理等の処理を行ってもよい。なお、バッファリングとは、画素信号のやり取りの際に、処理速度や転送速度の差を補うために、一時的に画素信号を保存することをいう。
　電圧生成回路１５１は、カラム信号処理回路１３４のＡＤ変換時に使用する参照電圧を生成するための電圧を生成する。電圧生成回路１５１は、所定の電圧値の電圧を出力してもよく、異なる複数の電圧値の電圧を出力してもよい。
　参照電圧生成回路１５２は、電圧生成回路１５１が出力する電圧を例えば１以上の倍率で増幅して参照電圧を生成する。電圧生成回路１５１が所定の電圧値の電圧を出力する場合、参照電圧生成回路１５２は、当該電圧を異なる複数の倍率で増幅した参照電圧を生成する。電圧生成回路１５１が異なる複数の電圧値の電圧を出力する場合、参照電圧生成回路１５２は、当該電圧を所定の倍率で増幅して参照電圧を生成する。このように、本開示の各実施形態に係る参照電圧生成回路１５２は、複数の異なる電圧値の参照電圧を出力する。
　制御回路１４０は、入力クロックと、動作モードなどを指令するデータを受け取り、また画素１１１の内部情報等のデータを出力することができる。すなわち、制御回路１４０は、垂直同期信号、水平同期信号およびマスタクロックに基づいて、垂直駆動回路１３２、カラム信号処理回路１３４、水平駆動回路１３６、電圧生成回路１５１および参照電圧生成回路１５２等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１４０は、生成したクロック信号や制御信号を、垂直駆動回路１３２、カラム信号処理回路１３４、水平駆動回路１３６、電圧生成回路１５１および参照電圧生成回路１５２等に出力する。
　なお、本実施形態に係る固体撮像装置１００の構成例は、図２に示される例に限定されるものではなく、例えば、他の回路部等を含んでもよく、特に限定されるものではない。
　＜１．３．カラムＡＤＣの構成例＞
　図３は、本開示の各実施形態に共通するカラム信号処理回路１３４のＡＤ変換器１３４Ａの構成例を示す図である。カラム信号処理回路１３４は、例えば垂直信号線ごとに図３に示すＡＤ変換器１３４Ａを有する。なお、以下、カラム信号処理回路１３４が有するＡＤ変換器１３４ＡをカラムＡＤＣ１３４Ａとも記載する。
　図３に示すカラムＡＤＣ１３４Ａは、比較器１３４１、ＳＡＲ（Successive　Approximation　Register）ロジック回路１３４２およびＤＡＣ（Digital　to　Analog　Converter）１３４３を備える。
　比較器１３４１は、垂直信号線１４４を介して入力される画素信号と所定の基準信号とを比較する。比較器１３４１は、比較結果をＳＡＲロジック回路１３４２に出力する。
　ＳＡＲロジック回路１３４２は、比較器１３４１の比較結果に基づいて、画素信号に近似するような基準信号の値を示すデジタル信号を求めてレジスタに保持し、その値に基準信号を更新させるための制御信号を生成する。
　ＤＡＣ１３４３は、制御信号に対するＤＡ（Digital　to　Analog）変換により、アナログの基準信号を更新する。
　初期状態において基準信号のレベルは、所定の参照信号をＶＲＥＦとして、例えば、初期値ＶＲＥＦ／２に設定される。そして、比較器１３４１は、選択した画素信号と、初期値の基準信号とを比較する。画素信号が基準信号より大きい場合、ＳＡＲロジック回路１３４２は、デジタル信号ＤＯＵＴのＭＳＢ（Most　Significant　Bit）を「１」にする。そして、ＳＡＲロジック回路１３４２は、基準信号をＶＲＥＦ／４の分、上昇させる。
　一方、画素信号が基準信号以下の場合、ＳＡＲロジック回路１３４２は、デジタル信号ＤＯＵＴのＭＳＢを「０」にする。そして、ＳＡＲロジック回路１３４２は、基準信号をＶＲＥＦ／４の分、降下させる。
　そして、比較器１３４１は、次の比較を行い、画素信号が基準信号より大きい場合、ＳＡＲロジック回路１３４２は、ＭＳＢの次の桁を「１」にする。そして、ＳＡＲロジック回路１３４２は、基準信号をＶＲＥＦ／８の分、上昇させる。
　一方、画素信号が基準信号以下の場合、ＳＡＲロジック回路１３４２は、ＭＳＢの次の桁を「０」にする。そして、ＳＡＲロジック回路１３４２は、基準信号をＶＲＥＦ／８の分、降下させる。
　以下、同様の手順が、ＬＳＢ（Least　Significant　Bit）まで継続される。これにより、アナログの画素信号が、デジタル信号ＤＯＵＴにＡＤ変換される。ＡＤ変換の終了時にＳＡＲロジック回路１３４２は、デジタル信号ＤＯＵＴを出力する。このデジタル信号ＤＯＵＴは、画素信号（リセットレベルまたは信号レベル）をＡＤ変換したデータ（すなわち、画素データ）を示す。
　なお、参照電圧ＶＲＥＦを変更することにより、カラムＡＤＣ１３４Ａのゲインを制御することができる。
　＜１．４．ＤＡＣの構成例＞
　図４は、本開示の各実施形態に共通するＤＡＣ１３４３の構成例を示す図である。図４に示すＤＡＣ１３４３は、上位ビット用の参照信号を生成する上位ビットＤＡＣ１３４３Ｍと、下位ビット用の参照信号を生成する下位ビットＤＡＣ１３４３Ｌと、を有する。ＤＡＣ１３４３は、複数の容量素子Ｃ０～Ｃ１０と、複数の容量素子Ｃ０～Ｃ１０に対応して配置される複数のスイッチＳ０～Ｓ１０と、を有する。図４において、各容量素子Ｃ０～Ｃ１０の容量Ｃは、比で示している。複数のスイッチＳ０～Ｓ１０は、例えば後述する参照電圧生成回路１５２が出力する参照電圧ＶＲＴ１、ＶＲＴ４、ＶＲＢ、ＶＲＢ４、ＶＲＣのいずれかを切り替え可能に接続される。
　すなわち、ＤＡＣ１３４３は、容量素子Ｃ０～Ｃ１０の容量の値と、参照電圧の値との組み合わせによって、異なる値の参照信号ＶＤＡＣを比較器１３４１に供給するバイナリ方式のＣＤＡＣである。
　このように、容量素子Ｃ０～Ｃ１０の容量の値と、参照電圧の値との組み合わせによって、異なる値の参照信号ＶＤＡＣを出力することで、ＤＡＣ１３４３の総容量値、すなわちＤＡＣ１３４３の面積を削減することができる。
　図４に示すＤＡＣ１３４３の容量素子Ｃ０～Ｃ１０の総容量値は２８０Ｃである。一方、ＤＡＣ１３４３に入力する参照電圧を例えば参照電圧ＶＲＴ４、ＶＲＢ４の１組だけにしてＤＡＣ１３４３を構成すると、容量素子Ｃ０～Ｃ１０の容量値をＢｉｎａｒｙの関係で増加させて行く必要があるため、総容量値が１０２４Ｃとなってしまう。容量素子Ｃ０～Ｃ１０の面積は、容量値に応じて大きくなるため、容量素子Ｃ０～Ｃ１０の総容量値が大きいとＤＡＣ１３４３の面積も大きくなってしまう。
　上述したように、ＤＡＣ１３４３に複数の参照電圧を入力することで、Ｂｉｎａｒｙの関係で変化する参照信号ＶＤＡＣを出力することができる。そのため、参照電圧が１組の場合に比べて容量素子Ｃ０～Ｃ１０の総容量値を削減することができる。これにより、ＤＡＣ１３４３の面積を削減することができる。
　ここで、参照電圧にオフセット電圧が含まれる場合について説明する。後述するが、参照電圧生成回路１５２にはオペアンプが含まれるため、参照電圧には、オペアンプに起因するオフセット電圧が含まれてしまう。
　このオフセット電圧は、ＤＡＣ１３４３が出力する参照信号ＶＤＡＣの線形性に影響を与えるため、カラムＡＤＣの出力信号の線形性にも影響を与えてしまう。
　まず、参照電圧にオフセット電圧が含まれない場合の参照信号ＶＤＡＣについて説明する。ここで、図４に示す参照電圧の関係が、ＶＲＴ１－ＶＲＢ＝ＶＲＥＦ、ＶＲＴ４－ＶＲＢ４＝ＶＲＥＦ／４であるとする。また、ここでは、参照電圧ＶＲＴ１、ＶＲＴ４にはオフセット電圧が含まれないものとする。
　複数のスイッチＳ０～Ｓ１０が、容量素子Ｃ０～Ｃ１０に印加される電圧として参照電圧ＶＲＣを選択しているものとする。なお、参照電圧ＶＲＣは、ＶＲＴ１とＶＲＢの中間値（ＶＲＣ＝ＶＲＴ１－ＶＲＥＦ／２）である。このとき、最上位ビット（ＭＳＢ）に対応する容量Ｃ１０に印加される電圧が、参照電圧ＶＲＣから参照電圧ＶＲＴ１になるように、スイッチＳ１０の接続先を切り替えたとする。このスイッチＳ１０の切り替えにより変化するＤＡＣ１３４３の参照信号ＶＤＡＣの変化量は、１２８Ｃ／２８０Ｃ×ＶＲＥＦ／２＝６４ＶＲＥＦ／２８０となる。これは、５１２ＬＳＢの電圧変化量である。なお、２８０ＣはＤＡＣ１３４３の総容量値である。
　また、容量素子Ｃ６に対応するスイッチＳ６の接続先を参照電圧ＶＲＣから参照電圧ＶＲＴ１に切り替えた場合、ＤＡＣ１３４３の参照信号ＶＤＡＣの変化量は、８Ｃ／２８０Ｃ×ＶＲＥＦ／２＝４ＶＲＥＦ／２８０となる。これは、３２ＬＳＢの電圧変化量である。
　また、容量素子Ｃ５に対応するスイッチＳ５の接続先を参照電圧ＶＲＣから参照電圧ＶＲＴ４に切り替えた場合、ＤＡＣ１３４３の参照信号ＶＤＡＣの変化量は、１６Ｃ／２８０Ｃ×ＶＲＥＦ／８＝２ＶＲＥＦ／２８０となる。これは、１６ＬＳＢの電圧変化量である。
　このように、容量素子Ｃ０～Ｃ１０の容量値の関係がＢｉｎａｒｙの関係でなくても、複数の参照電圧を利用することで、ＤＡＣ１３４３の出力である参照信号ＶＤＡＣをＢｉｎａｒｙの関係を満たすように変化させることができる。
　このように、参照電圧にオフセット電圧が含まれない場合、ＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係は図５に示すように線形性の関係となる。なお、図５は、参照電圧にオフセット電圧が含まれない場合のＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係を説明するための図である。また、ＤＡＣ１３４３が出力する参照信号ＶＤＡＣの電圧値は離散的な値であるが、図５では、線形性の関係を見やすくするために参照信号ＶＤＡＣの変化を連続的に示している。
　詳細は後述するが、参照電圧生成回路１５２が、例えば生成する参照電圧ごとにオペアンプを有する場合、参照電圧ごとに異なるオフセット電圧が発生する。そのため、複数の参照電圧間には、オフセット電圧に応じた電圧差分ΔＶが発生する。以下、説明を簡略化するために、参照電圧ＶＲＴ１にはオフセット電圧が含まれないが、参照電圧ＶＲＴ４にΔＶのオフセット電圧が発生するものとして説明する。
　容量素子Ｃ５に対応するスイッチＳ５の接続先を参照電圧ＶＲＣから参照電圧ＶＲＴ４に切り替えた場合について説明する。参照電圧ＶＲＴ４には、ΔＶのオフセット電圧が発生しているため、ＤＡＣ１３４３の参照信号ＶＤＡＣの変化量は、１６Ｃ／２８０Ｃ×（ＶＲＥＦ／８＋ΔＶ／２）＝２ＶＲＥＦ／２８０＋８ΔＶ／２８０となる。これは、１６ＬＳＢ＋ΔＬＳＢの電圧変化量である。
　ここで、１６ＬＳＢ＝２ＶＲＥＦ／２８０であるため、ΔＬＳＢは、ΔＬＳＢ＝８ΔＶ／２８０÷２ＶＲＥＦ／２８０＝４ΔＶ×２／２８０＝４ΔＶ×１６ＬＳＢ／ＶＲＥＦとなる。この式を整理すると、ΔＬＳＢ＝ΔＶ／（ＶＲＥＦ／４）×３２ＬＳＢ×１／２となる。
　ΔＶがゼロより小さい、すなわちオフセット電圧が負の値であった場合、図６に示すように、参照電圧が切り替わるＤＡＣｃｏｄｅで参照信号ＶＤＡＣが小さくなり、線形性の関係を満たさなくなる。なお、図６は、参照電圧にオフセット電圧が含まれる場合のＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係を説明するための図である。また、ＤＡＣ１３４３が出力する参照信号ＶＤＡＣの電圧値は離散的な値であるが、図６では、線形性の関係を見やすくするために参照信号ＶＤＡＣの変化を連続的に示している。
　一方、ΔＶがゼロより大きい、すなわちオフセット電圧が正の値であった場合、図７に示すように、参照電圧が切り替わるＤＡＣｃｏｄｅで参照信号ＶＤＡＣが大きくなり、線形性の関係を満たさなくなる。なお、図７は、参照電圧にオフセット電圧が含まれる場合のＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係を説明するための図である。また、ＤＡＣ１３４３が出力する参照信号ＶＤＡＣの電圧値は離散的な値であるが、図７では、線形性の関係を見やすくするために参照信号ＶＤＡＣの変化を連続的に示している。
　このように、参照電圧生成回路１５２が出力する参照電圧にオフセット電圧が含まれると、ＤＡＣ１３４３やカラムＡＤＣ１３４Ａの出力の線形性を満たせない場合があった。本開示の技術は、この点に着目し、参照電圧に含まれるオフセット電圧をキャンセルすることで、オフセット電圧の影響を削減し、ＤＡＣ１３４３の線形性を満たすようにするものである。以下、各実施形態において、参照電圧に含まれるオフセット電圧をキャンセルする参照電圧生成回路１５２について説明する。
　＜２．第１実施形態＞
　続いて、本開示の第１実施形態に係る参照電圧生成回路１５２Ａについて説明する。本実施形態に係る参照電圧生成回路１５２Ａは、容量素子にオペアンプの入力に発生する入力換算のオフセット電圧を保持させ、保持したオフセット電圧を逆極性でオペアンプの入力に加算することでオフセットキャンセルを実行する。
　図８は、本開示の第１実施形態に係る参照電圧生成回路１５２Ａの構成例を示す図である。参照電圧生成回路１５２Ａは、オペアンプＡ１と、容量素子Ｃ１１と、第１、第２スイッチＳＷ１１、ＳＷ１２と、トランジスタＴｒ１と、可変抵抗回路Ｒ１１と、を有する。
　オペアンプＡ１は、電圧生成回路１５１が生成する基準電圧ＶＲＥＦを所定の倍率で増幅して出力する。なお、オペアンプＡ１の増幅率には１も含まれる。増幅率が１の場合、オペアンプＡ１は、バッファ回路として機能する。
　オペアンプＡ１の出力は、トランジスタＴｒ１に入力される。トランジスタＴｒ１はソースフォロア回路であり、オペアンプＡ１の出力を増幅した参照電圧ＶＲＴを出力する。このように、トランジスタＴｒ１のソース端子から抵抗を介さず直接参照電圧ＶＲＴを出力することで、抵抗のインピーダンス成分による応答性の低下を抑制することができる。これにより、参照電圧生成回路１５２Ａをより高速に動作させることができる。
　容量素子Ｃ１１は、一端がオペアンプＡ１の基準電圧ＶＲＥＦが入力される入力端とは異なる入力端に接続され、他端が第１スイッチＳＷ１に接続される。可変抵抗回路Ｒ１１は、一端がトランジスタＴｒ１に接続され、他端が基準電位ＶＲＢに接続される。可変抵抗回路Ｒ１１によって、オペアンプＡ１のフィードバックループの抵抗値を変更することができる。フィードバックループの抵抗値が変わると、オペアンプＡ１の増幅率が変化する。そのため、可変抵抗回路Ｒ１１を用いてフィードバックループの抵抗値を変えることで、参照電圧ＶＲＴの値を変更することができ、参照電圧生成回路１５２Ａは、複数の参照電圧を生成することができる。
　第１スイッチＳＷ１１は、容量素子Ｃ１１と参照電圧生成回路１５２Ａの入力端、すなわち電圧生成回路１５１の出力端との間に配置される。第１スイッチＳＷ１１は、容量素子Ｃ１１の他端の接続先を、電圧生成回路１５１の出力端、または、オペアンプＡ１のフィードバックループのいずれかに切り替える切替回路である。第１スイッチＳＷ１１は、例えばＨｉｇｈ状態の場合に、容量素子Ｃ１１の他端と参照電圧生成回路１５２Ａの入力端、すなわち電圧生成回路１５１の出力端とを接続する。また、第１スイッチＳＷ１１が例えばＬｏｗ状態の場合に、容量素子Ｃ１１の他端とオペアンプＡ１のフィードバックループとを接続する。
　第２スイッチＳＷ１２は、オペアンプＡ１のフィードバックループに配置される。第２スイッチＳＷ１２は、容量素子Ｃ１１の一端を、オペアンプＡ１のフィードバックループに接続するか否かを切り替える切替回路である。また、第２スイッチＳＷ１２は、第１スイッチＳＷ１１と連動して容量素子Ｃ１１の他端をオペアンプＡ１のフィードバックループに接続する。第２スイッチＳＷ１２は、例えばＨｉｇｈ状態の場合、容量素子Ｃ１１の一端を、オペアンプＡ１のフィードバックループに接続する。また、第２スイッチＳＷ１２および第１スイッチＳＷ１１がＬｏｗ状態の場合、容量素子Ｃ１１の他端とオペアンプＡ１のフィードバックループとが接続される。
　ここで、上述したように、本実施形態に係る参照電圧生成回路１５２Ａは、可変抵抗回路Ｒ１１の抵抗値を調整することでオペアンプＡ１のゲインを調整し、複数の参照電圧を出力する。このとき、オペアンプＡ１にオフセット電圧が発生することで、オペアンプＡ１のゲインの線形性に影響が発生する。
　図９に示すように、オペアンプＡ１でオフセット電圧が発生しない場合、オペアンプＡ１の入力電圧である基準電圧ＶＲＥＦを１／８倍してＶ１＝ＶＲＥＦからＶ２＝ＶＲＥＦ／８に変化させると、オペアンプＡ１の出力電圧である参照電圧ＶＲＴは、ＶＲＴ＝ＶＲＥＦ／８になる。このように、オペアンプＡ１でオフセット電圧が発生しない場合、オペアンプＡ１のゲインの線形性には影響を与えない。なお、図９は、オペアンプＡ１でオフセット電圧が発生しない場合におけるオペアンプＡ１のゲインを説明するための図である。
　一方、オペアンプＡ１でオフセット電圧が発生する場合について説明する。例えば、基準電圧ＶＲＥＦが参照電圧生成回路１５２Ａに入力された場合に、参照電圧生成回路１５２Ａが基準電圧ＶＲＥＦを出力するとする。この場合、参照電圧にはオフセット電圧が含まれるため、実際に参照電圧生成回路１５２Ａが出力する参照電圧ＶＲＴは、ＶＲＴ＝ＶＲＥＦ＋ΔＶになる。
　このような場合に、入力電圧である基準電圧ＶＲＥＦを１／８倍しても、オフセット電圧ΔＶは１／８倍にならない。そのため、参照電圧生成回路１５２Ａが出力する参照電圧ＶＲＴは、ＶＲＴ＝ＶＲＥＦ／８＋ΔＶとなる。このように、参照電圧にオフセット電圧が含まれる場合、入力電圧である基準電圧ＶＲＥＦを１／８倍しても出力電圧である参照電圧ＶＲＴは１／８倍にならない。
　図１０に示すように、オフセット電圧が０より大きい、すなわち、オフセット電圧が正の場合、入力電圧である基準電圧ＶＲＥＦを１／８倍しても、参照電圧ＶＲＴは基準電圧ＶＲＥＦの１／８倍より大きくなってしまう。また、図１１に示すように、オフセット電圧が０より小さい、すなわち、オフセット電圧が負の場合、入力電圧である基準電圧ＶＲＥＦを１／８倍しても、参照電圧ＶＲＴは基準電圧ＶＲＥＦの１／８倍より小さくなってしまう。なお、図１０、図１１は、オペアンプＡ１でオフセット電圧が発生する場合におけるオペアンプＡ１のゲインを説明するための図である。
　このように、オペアンプＡ１にオフセット電圧が発生すると、オペアンプＡ１のゲインの線形性に影響が発生する。そこで、本実施形態に係る参照電圧生成回路１５２Ａでは、容量素子Ｃ１１を用いてオペアンプＡ１のオフセット電圧をキャンセルする。これにより、本実施形態に係る参照電圧生成回路１５２Ａは、オペアンプＡ１のゲインに与える線形性の影響を小さくすることができる。
　次に、図１２を用いて、本開示の第１実施形態に係る参照電圧生成回路１５２Ａの第１、第２スイッチＳＷ１１、ＳＷ１２の動作について説明する。図１２は、本開示の第１実施形態に係る参照電圧生成回路１５２Ａの動作例を説明するための図である。
　図１２に示すように、時刻ｔ０１で、参照電圧生成回路１５２Ａの第１スイッチＳＷ１１はＨｉｇｈ状態となり、第２スイッチＳＷ１２はＬｏｗ状態となる。これにより、図１３に示すように、容量素子Ｃ１１の一端がオペアンプＡ１のフィードバックループに接続され、他端が電圧生成回路１５１の出力端に接続される。
　図１３に示す容量素子Ｃ１１の両端には、オペアンプＡ１に発生する入力換算のオフセット電圧ＶＯＶＲＴと、トランジスタＴｒ１のオフセット電圧ＶＯＳＦＶＲＴとに応じたオフセット電圧ＶＯＡＭＰが印加される。これにより、容量素子Ｃ１１には、オフセット電圧ＶＯＡＭＰをキャンセルするための電荷が蓄積される。時刻ｔ０１から時刻ｔ０２の間は、容量素子Ｃ１１がオフセット電圧ＶＯＡＭＰをサンプリングするオフセットサンプリング期間であるともいえる。なお、図１３は、本開示の第１実施形態に係る参照電圧生成回路１５２Ａによるオフセットキャンセルを説明するための図である。
　図１２に戻る。時刻ｔ０２において、第１スイッチＳＷ１１はＬｏｗ状態となり、第２スイッチＳＷ１２はＨｉｇｈ状態となる。これにより、図１４に示すように、容量素子Ｃ１１の一端がオペアンプＡ１の入力端に接続され、他端がオペアンプＡ１のフィードバックループに接続される。このように、容量素子Ｃ１１は、他端がオペアンプＡ１のフィードバックループに接続されることで、オペアンプＡ１のフィードバックループを構成する構成要素となる。
　時刻ｔ０１から時刻ｔ０２の間で電荷を蓄積した容量素子Ｃ１１は、時刻ｔ０２でそれまでとは逆極性でオペアンプＡ１のフィードバックループに接続されることで、フィードバックループのオフセット電圧ＶＯＡＭＰをキャンセルする。このように、時刻ｔ０２から時刻ｔ０３の間は、容量素子Ｃ１１によってオフセットキャンセルを実行しながらオペアンプＡ１が参照電圧を出力する期間（オフセットキャンセル期間）であるともいえる。なお、図１４は、本開示の第１実施形態に係る参照電圧生成回路１５２Ａによるオフセットキャンセルを説明するための図である。
　図１２に戻る。参照電圧生成回路１５２Ａは、固体撮像装置１００が画素１１１を１行読み出すごとにオフセットサンプリングを実行する。時刻ｔ０１から時刻ｔ０３の間に固体撮像装置１００が１行分の画素１１１の読み出しを行うと、参照電圧生成回路１５２Ａは、時刻ｔ０３において第１スイッチＳＷ１１をＨｉｇｈ状態とし、第２スイッチＳＷ１２をＬｏｗ状態とする。これにより、容量素子Ｃ１１によってオフセットがサンプリングされる。続いて、時刻ｔ０４において、参照電圧生成回路１５２Ａは、第１スイッチＳＷ１１をＬｏｗ状態とし、第２スイッチＳＷ１２をＬｏｗ状態とする。これにより、容量素子Ｃ１１によってオフセットがキャンセルされ、参照電圧生成回路１５２Ａは、オフセット電圧を含まない参照電圧を出力する。
　このように、参照電圧生成回路１５２Ａが、容量素子Ｃ１１を用いてオフセット電圧のサンプリングおよびキャンセルを行う。これにより、カラムＡＤＣ１３４ＡのＤＡＣ１３４３に入力する参照電圧のオフセットを抑制することができる。
　＜３．第２実施形態＞
　続いて、本開示の第２実施形態について説明する。本開示の第２実施形態に係る参照電圧生成回路１５２Ｂは、図８に示す参照電圧生成回路１５２Ａの構成に加え、オペアンプＡ１の出力を保持するサンプルホールド回路を有する。
　図１５は、本開示の第２実施形態に係る参照電圧生成回路１５２Ｂの構成例を示す図である。図１５に示すように、本実施形態の参照電圧生成回路１５２Ｂは、サンプルホールド回路を有する。
　サンプルホールド回路は、第３スイッチＳＷ１３および容量素子Ｃ１２を有する。容量素子Ｃ１２は、一端がオペアンプの出力端とトランジスタＴｒ１のゲート端子との間に接続され、他端が基準電位ＶＲＢに接続される。第３スイッチＳＷ１３は、容量素子Ｃ１２の一端とオペアンプＡ１の出力端との間に配置される。
　第３スイッチＳＷ１３がオン（Ｈｉｇｈ）状態となることで、容量素子Ｃ１２にオペアンプＡ１の出力がサンプリングされる。また、第３スイッチＳＷ１３がオフ（Ｌｏｗ）状態となると、容量素子Ｃ１２にサンプリングされたオペアンプＡ１の出力がトランジスタＴｒ１に出力される。
　次に、図１６を用いて、本開示の第１実施形態に係る参照電圧生成回路１５２Ｂの第１、第２スイッチＳＷ１１、ＳＷ１２の動作について説明する。図１６は、本開示の第２実施形態に係る参照電圧生成回路１５２Ｂの動作例を説明するための図である。
　図１６に示すように、時刻ｔ１１で、参照電圧生成回路１５２Ｂの第１スイッチＳＷ１１はＨｉｇｈ状態、第２スイッチＳＷ１２はＬｏｗ状態となる。また、第３スイッチＳ１３はＨｉｇｈ状態となる。これにより、容量素子Ｃ１１には、オフセット電圧をキャンセルするための電荷が蓄積される。
　時刻ｔ１２において、第１スイッチＳＷ１１はＬｏｗ状態となり、第２スイッチＳＷ１２はＨｉｇｈ状態となる。なお、第３スイッチＳＷ１３は、Ｈｉｇｈ状態を維持する。これにより、容量素子Ｃ１１によってオフセットキャンセルが行われつつ、オペアンプＡ１が参照電圧を出力する。また、容量素子Ｃ１２によって参照電圧がサンプリングされる。
　次に時刻ｔ１３で、第２スイッチＳＷ１２はＬｏｗ状態となり、第３スイッチＳＷ１３はＬｏｗ状態となる。なお、第１スイッチＳＷ１１は、Ｌｏｗ状態を維持する。これにより、容量素子Ｃ１２がサンプリングした参照電圧がトランジスタＴｒ１を介してカラムＡＤＣ１３４ＡのＤＡＣ１３４３に出力される。
　なお、参照電圧生成回路１５２Ｂが、固体撮像装置１００が１行分の画素１１１の読み出す期間を１周期として、オフセット電圧のサンプリングおよびキャンセルを行う点は図１２に示す第１実施形態の場合と同様である。
　このように、参照電圧生成回路１５２Ｂが、サンプルホールド回路を有することで、オペアンプＡ１の出力をホールドすることができ、オペアンプＡ１の定常電流を削減し、固体撮像装置１００の低電力化を実現することができる。
　＜４．第３実施形態＞
　続いて、本開示の第３実施形態に係る参照電圧生成回路１５２Ｃについて説明する。図１７は、本開示の第３実施形態に係る参照電圧生成回路１５２Ｃの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｃは、図８に示す可変抵抗回路Ｒ１１のかわりに抵抗値が固定の抵抗Ｒ１２を有する点を除き、第１実施形態に係る参照電圧生成回路１５２Ａの構成および動作と同じである。
　なお、可変抵抗回路Ｒ１１を抵抗Ｒ１２に変更することで、オペアンプＡ１の増幅率を調整することができなくなってしまう。そこで、本実施形態では、参照電圧生成回路１５２Ｃに入力される基準電圧ＶＲＥＦを可変とすることで、参照電圧生成回路１５２Ｃが出力する参照電圧ＶＲＴの値を変更する。これにより、可変抵抗回路Ｒ１１のかわりに抵抗値が固定の抵抗Ｒ１２を有する場合であっても、参照電圧生成回路１５２Ｃは、値が異なる複数の参照電圧ＶＲＴを生成することができる。
　＜５．第４実施形態＞
　続いて、本開示の第４実施形態に係る参照電圧生成回路１５２Ｄについて説明する。図１８は、本開示の第４実施形態に係る参照電圧生成回路１５２Ｄの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｄは、図１４に示す参照電圧生成回路１５２Ｃの構成に加え、オペアンプＡ１の出力を保持するサンプルホールド回路を有する。
　なお、サンプルホールド回路の構成は、図１５に示す第２実施形態に係る参照電圧生成回路１５２Ｂのサンプルホールド回路と同じである。
　可変抵抗回路Ｒ１１の代わりに固定値の抵抗Ｒ１２を設けた場合であっても、参照電圧生成回路１５２Ｄは、サンプルホールド回路を設けることで、オペアンプＡ１の定常電流を削減することができる。
　＜６．第５実施形態＞
　続いて、本開示の第５実施形態に係る参照電圧生成回路１５２Ｅについて説明する。図１９は、本開示の第５実施形態に係る参照電圧生成回路１５２Ｅの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｅは、図８に示す参照電圧生成回路１５２Ａの構成に加え、さらに参照電圧ＶＲＴ２を出力するための回路を有する。
　参照電圧生成回路１５２Ｅは、図８に示す参照電圧生成回路１５２の構成に加え、図１９に示すように、オペアンプＡ２と、容量素子Ｃ２１と、第１、第２スイッチＳＷ２１、ＳＷ２２と、トランジスタＴｒ２と、可変抵抗回路Ｒ２１と、を有する。
　なお、オペアンプＡ２、容量素子Ｃ２１、第１、第２スイッチＳＷ２１、ＳＷ２２、トランジスタＴｒ２および可変抵抗回路Ｒ２１の構成および動作は、図８に示す参照電圧生成回路１５２Ａの構成および動作と同じである。
　図１９に示すように、オペアンプＡ１、Ａ２を用いて、それぞれ参照電圧ＶＲＴ１、ＶＲＴ２を生成すると、オペアンプＡ１、Ａ２のオフセット電圧がそれぞれ異なるため、参照電圧ＶＲＴ１、ＶＲＴ２間で電圧差分が発生してしまう。
　本実施形態に係る参照電圧生成回路１５２Ｅでは、オペアンプＡ１に発生するオフセット電圧を、容量素子Ｃ１１を用いてキャンセルし、オペアンプＡ２に発生するオフセット電圧を、容量素子Ｃ２１を用いてキャンセルする。このように、オペアンプＡ１、Ａ２のオフセット電圧をそれぞれキャンセルすることで、参照電圧ＶＲＴ１、ＶＲＴ２間の電圧差をより低減することができる。
　＜７．第６実施形態＞
　続いて、本開示の第６実施形態について説明する。図２０は、本開示の第６実施形態に係る参照電圧生成回路１５２Ｆの構成例を示す図である。本開示の第６実施形態に係る参照電圧生成回路１５２Ｆは、図１９に示す参照電圧生成回路１５２Ｅの構成に加え、オペアンプＡ１、Ａ２の出力を保持するサンプルホールド回路をそれぞれ有する。
　オペアンプＡ１の出力を保持するサンプルホールド回路は、図１５に示す参照電圧生成回路１５２Ｂのサンプルホールド回路と同じ構成および動作である。また、オペアンプＡ２の出力を保持するサンプルホールド回路は、第３スイッチＳＷ２３および容量素子Ｃ２２を有するが、その構成および動作は図１５に示す参照電圧生成回路１５２Ｂのサンプルホールド回路と同じである。
　このように、参照電圧生成回路１５２Ｆが２つの参照電圧ＶＲＴ１、ＶＲＴ２を出力する場合であっても、サンプルホールド回路を設けることで、オペアンプＡ１、Ａ２の定常電流を削減することができる。
　＜８．第７実施形態＞
　続いて、本開示の第７実施形態に係る参照電圧生成回路１５２Ｇについて説明する。図２１は、本開示の第７実施形態に係る参照電圧生成回路１５２Ｇの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｇは、図１８に示す可変抵抗回路Ｒ１１、Ｒ１１のかわりに抵抗値が固定の抵抗Ｒ３１～Ｒ３３を有する点を除き、第５実施形態に係る参照電圧生成回路１５２Ｅの構成および動作と同じである。
　抵抗Ｒ３１は、一端が参照電圧ＶＲＴ１の出力端子に接続され、他端が基準電位ＶＲＢに接続される。抵抗Ｒ３２および抵抗Ｒ３３は、直列に接続される。抵抗Ｒ３２の一端が参照電圧ＶＲＴ２の出力端子に接続され、抵抗Ｒ３３の他端が基準電位ＶＲＢに接続される。また、抵抗Ｒ３２と抵抗Ｒ３３との接続点が第２スイッチＳＷ２２に接続される。抵抗Ｒ３２は、オペアンプＡ２のフィードバックループの一部である。これにより、オペアンプＡ２のフィードバックループには、抵抗Ｒ３２、Ｒ３３で構成される抵抗回路の分圧比に応じた電圧が印加される。オペアンプＡ２は、抵抗Ｒ３２と抵抗Ｒ３３との抵抗比に応じた増幅率で入力である電圧ＶＲＥＦを増幅し、参照電圧ＶＲＴ２を生成する。
　例えば、抵抗Ｒ３２と抵抗Ｒ３３の抵抗比が、１：３である場合、オペアンプＡ２は、電圧ＶＲＥＦを４倍した参照電圧ＶＲＴ２＝４ＶＲＥＦを生成する。一方、オペアンプＡ１は、増幅率１で電圧ＶＲＥＦを増幅して参照電圧ＶＲＴ１を生成する。換言すると、オペアンプＡ１は、電圧ＶＲＥＦをバッファして、参照電圧ＶＲＴ１＝ＶＲＥＦを生成する。したがって、この場合、参照電圧生成回路１５２Ｇは、１：４の参照電圧ＶＲＴ１、ＶＲＴ２を生成することができる。
　このように、固定の抵抗値の抵抗Ｒ３１～Ｒ３３を設けることで、所定の電圧比の参照電圧を生成することができる。
　＜９．第８実施形態＞
　続いて、本開示の第８実施形態に係る参照電圧生成回路１５２Ｈについて説明する。図２２は、本開示の第８実施形態に係る参照電圧生成回路１５２Ｈの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｈは、図２１に示す参照電圧生成回路１５２Ｇの構成に加え、オペアンプＡ１、Ａ２の出力を保持するサンプルホールド回路をそれぞれ有する。
　オペアンプＡ１、Ａ２の出力を保持するサンプルホールド回路の構成は、図２０に示す参照電圧生成回路１５２Ｆと同じである。このように、参照電圧生成回路１５２Ｈが２つの参照電圧ＶＲＴ１、ＶＲＴ２を出力する場合であっても、サンプルホールド回路を設けることで、オペアンプＡ１、Ａ２の定常電流を削減することができる。
　図２３は、本開示の第８実施形態に係る参照電圧生成回路１５２ＨおよびカラムＡＤＣ１３４Ａの構成例を示す図である。
　図２３に示すように、カラムＡＤＣ１３４Ａは、垂直信号線１４４ごとに設けられ、アナログの画素信号をデジタル信号に変換する。カラムＡＤＣ１３４Ａは、上述したように、比較器１３４１と、ＳＡＲロジック回路１３４２と、ＤＡＣ１３４３と、を有する。
　図２３に示すＤＡＣ１３４３は、スイッチ群が、参照電圧ＶＲＴ１と基準電位ＶＲＢとを切り替える、または、参照電圧ＶＲＴ２と基準電位ＶＲＢとを切り替える点で、図４に示すＤＡＣ１３４３とは異なる。しかしながら、図２３に示すＤＡＣ１３４３は、異なる電圧値の参照電圧に基づき、参照信号を生成する点において図４に示すＤＡＣ１３４３と同じである。
　参照電圧生成回路１５２Ｈは、参照電圧ＶＲＴ１、ＶＲＴ２を生成し、複数のＡＤＣ１３４Ａそれぞれに出力する。
　このように、参照電圧生成回路１５２Ｈがオフセット電圧を除去した参照電圧ＶＲＴ１、ＶＲＴ２を複数のＡＤＣ１３４Ａそれぞれに出力することで、複数のＡＤＣ１３４Ａは、ＡＤ変換の出力信号の線形性を維持することができる。また、参照電圧生成回路１５２Ｈが異なる複数の参照電圧ＶＲＴ１、ＶＲＴ２を出力することで、ＤＡＣ１４３３の総容量値を低減することができ、ＤＡＣ１３４３の面積を低減することができる。ＤＡＣ１３４３は、垂直信号線１４４ごとに設けられるため、ＤＡＣ１３４３の面積を低減することで、固体撮像装置１００の面積をより削減することができる。
　＜１０．第９実施形態＞
　続いて、本開示の第９実施形態に係る参照電圧生成回路１５２Ｉについて説明する。図２４は、本開示の第９実施形態に係る参照電圧生成回路１５２Ｉの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｉは、オペアンプＡ２を備えておらず、新たにスイッチＳＷ３を備えている点を除き、図２０に示す参照電圧生成回路１５２Ｆと同じ構成要素を有する。
　図２４に示すように、参照電圧生成回路１５２Ｉの容量素子Ｃ１１は、一端がスイッチＳＷ３を介してオペアンプＡ１に接続される。同様に、容量素子Ｃ２１も一端がスイッチＳＷ３を介してオペアンプＡ１に接続される。また、第３スイッチＳＷ２３は、一端がオペアンプＡ１に接続される。このように、スイッチＳＷ３は、オペアンプＡ１と接続する容量素子を容量素子Ｃ１１または容量素子Ｃ２１のどちらかに切り替える。
　スイッチＳＷ３は、オペアンプＡ１が参照電圧ＶＲＴ１を生成するか、参照電圧ＶＲＴ２を生成するか、を切り替える切替回路である。すなわち、本実施形態に係る参照電圧生成回路１５２Ｉは、スイッチＳＷ３を切り替えることで参照電圧ＶＲＴ１、ＶＲＴ２を時分割して生成する。参照電圧生成回路１５２Ｉは、生成した参照電圧ＶＲＴ１、ＶＲＴ２をサンプルホールド回路で保持することで、時分割して生成した参照電圧ＶＲＴ１、ＶＲＴ２を後段のＤＡＣ１３４３に出力する。
　スイッチＳＷ３は、例えばＨｉｇｈ状態でトランジスタＴｒ１を含むフィードバックループがオペアンプＡ１に接続され、Ｌｏｗ状態でトランジスタＴｒ２を含むフィードバックループがオペアンプＡ１に接続されるように切り替える。すなわち、スイッチＳＷ３は、例えばＨｉｇｈ状態で参照電圧生成回路１５２Ｉが参照電圧ＶＲＴ１を生成し、Ｌｏｗ状態で参照電圧ＶＲＴ２が生成されるように切り替える。
　図２５は、本開示の第９実施形態に係る参照電圧生成回路１５２Ｉの動作を説明するための図である。
　図２５に示すように、時刻ｔ５１で、スイッチＳＷ３、第３スイッチＳＷ１３および第１スイッチＳＷ１１がＨｉｇｈ状態になり、第２スイッチＳＷ１２、ＳＷ２２、第３スイッチＳＷ２３および第１スイッチＳＷ２１がＬｏｗ状態となる。これにより、容量素子Ｃ１１の一端が電圧生成回路１５１の出力端子に接続され、他端がフィードバックループに接続される。そして、容量素子Ｃ１１は、オペアンプＡ１のオフセット電圧をサンプリングする。
　続いて、時刻ｔ５２で、第１スイッチＳ１１がＬｏｗ状態となり、第２スイッチＳＷ１２がＨｉｇｈ状態となる。それ以外のスイッチは、時刻ｔ５１の状態を維持する。これにより、容量素子Ｃ１１の他端がフィードバックループに接続され、容量素子Ｃ１１が時刻ｔ５２までの間に蓄積した電荷がオペアンプＡ１のフィードバックループに逆極性で印加される。
　そのため、オペアンプＡ１のオフセット電圧がキャンセルされた状態で、オペアンプＡ１は、参照電圧ＶＲＴ１を生成し、サンプルホールド回路の容量素子Ｃ１２に参照電圧ＶＲＴ１を保持する。
　次に、時刻ｔ５３において、スイッチＳＷ３、第３スイッチＳＷ１３および第２スイッチＳＷ１２がＬｏｗ状態となる。また、第３スイッチＳＷ２３および第１スイッチＳＷ２１がＨｉｇｈ状態となる。それ以外のスイッチは時刻ｔ５２の状態を維持する。これにより、容量素子Ｃ２１の一端が電圧生成回路１５１の出力端子に接続され、他端がフィードバックループに接続される。そして、容量素子Ｃ２１は、オペアンプＡ１のオフセット電圧をサンプリングする。
　続いて、時刻ｔ５４で、第１スイッチＳ２１がＬｏｗ状態となり、第２スイッチＳＷ２２がＨｉｇｈ状態となる。それ以外のスイッチは、時刻ｔ５３の状態を維持する。これにより、容量素子Ｃ２１の他端がフィードバックループに接続され、容量素子Ｃ２１が時刻ｔ５４までの間に蓄積した電荷がオペアンプＡ１のフィードバックループに逆極性で印加される。
　そのため、オペアンプＡ１のオフセット電圧がキャンセルされた状態で、オペアンプＡ１は、参照電圧ＶＲＴ２を生成し、サンプルホールド回路の容量素子Ｃ２２に参照電圧ＶＲＴ２を保持する。
　次に、時刻ｔ５５で第３スイッチＳＷ２３および第２スイッチＳＷ２２がＬｏｗ状態になると、容量素子Ｃ１２、Ｃ２２に保持されていた参照電圧ＶＲＴ１、ＶＲＴ２が参照電圧生成回路１５２Ｉから出力される。
　参照電圧生成回路１５２Ｉは、図２５の動作を、固体撮像装置１００が画素信号を読み出す１行ごとに実行する。なお、図２５では、参照電圧生成回路１５２Ｉが参照電圧ＶＲＴ１を生成してから参照電圧ＶＲＴ２を生成する場合について説明したが、参照電圧ＶＲＴ１、ＶＲＴ２を生成する順番はこれに限定されず、参照電圧ＶＲＴ２から先に生成してもよい。
　このように、参照電圧生成回路１５２ＩのオペアンプＡ１が１つであっても、オペアンプＡ１を時分割して使用することで、異なる電圧値の参照電圧ＶＲＴ１、ＶＲＴ２を生成することができる。これにより、オペアンプＡ１の数を削減することができ、参照電圧生成回路１５２Ｉの面積を削減することができる。
　＜１１．適用例＞
　本開示に係る技術は、前述したＣＭＯＳイメージセンサ等の撮像素子の他に、間接ＴＯＦ(Indirect-Time　of　Flight)方式距離画像センサに対しても適用することができる。間接ＴＯＦ方式距離画像センサは、光源から発した光が対象物で反射し、その反射光の到達位相差の検出に基づいて光飛行時間を計測することによって、対象物までの距離を測定するセンサである。
　＜１１．１．システム構成例＞
　図２６は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。
　図２６に示すように、間接ＴＯＦ方式距離画像センサ１００００は、センサチップ１０００１、および、当該センサチップ１０００１に対して積層された回路チップ１０００２を含む積層構造を有している。この積層構造において、センサチップ１０００１と回路チップ１０００２とは、ビア（ＶＩＡ）やＣｕ－Ｃｕ接続などの接続部（図示せず）を通して電気的に接続される。尚、図２６では、センサチップ１０００１の配線と回路チップ１０００２の配線とが、上記の接続部を介して電気的に接続された状態を図示している。
　センサチップ１０００１上には、画素アレイ部１００２０が形成されている。画素アレイ部１００２０は、センサチップ１０００１上に２次元のグリッドパターンで行列状（アレイ状）に配置された複数の画素１０２３０を含んでいる。画素アレイ部１００２０において、複数の画素１０２３０はそれぞれ、赤外光を受光し、光電変換を行ってアナログ画素信号を出力する。画素アレイ部１００２０には、画素列毎に２本の垂直信号線ＶＳＬ1、ＶＳＬ2が配線されている。画素アレイ部１００２０の画素列の数をＭ（Ｍは、整数）とすると、合計で２×Ｍ本の垂直信号線ＶＳＬが画素アレイ部１００２０に配線されている。
　複数の画素１０２３０はそれぞれ、２つのタップＡ、Ｂ（その詳細については後述する）を有している。２本の垂直信号線ＶＳＬ1、ＶＳＬ2のうち、垂直信号線ＶＳＬ1には、対応する画素列の画素１０２３０のタップＡの電荷に基づく画素信号ＡＩＮP1が出力され、垂直信号線ＶＳＬ2には、対応する画素列の画素１０２３０のタップＢの電荷に基づく画素信号ＡＩＮP2が出力される。画素信号ＡＩＮP1、ＡＩＮP2については後述する。
　回路チップ１０００２上には、垂直駆動回路１００１０、カラム信号処理部１００４０、出力回路１００６０、および、タイミング制御部１００５０が配置されている。垂直駆動回路１００１０は、画素アレイ部１００２０の各画素１０２３０を画素行の単位で駆動し、画素信号ＡＩＮP1、ＡＩＮP2を出力させる。垂直駆動回路１００１０による駆動の下に、選択行の画素１０２３０から出力された画素信号ＡＩＮP1、ＡＩＮP2は、垂直信号線ＶＳＬ1、ＶＳＬ2を通してカラム信号処理部１００４０に供給される。
　カラム信号処理部１００４０は、画素アレイ部１００２０の画素列に対応して、例えば、画素列毎に設けられた複数のＡＤＣ（上述のカラムＡＤＣ１３４Ａに相当）を有する構成となっている。各ＡＤＣは、垂直信号線ＶＳＬ1、ＶＳＬ2を通して供給される画素信号ＡＩＮP1、ＡＩＮP2に対して、ＡＤ変換処理を施し、出力回路１００６０に出力する。出力回路１００６０は、カラム信号処理部１００４０から出力されるデジタル化された画素信号ＡＩＮP1、ＡＩＮP2に対してＣＤＳ処理などを実行し、回路チップ１０００２外へ出力する。
　タイミング制御部１００５０は、各種のタイミング信号、クロック信号、および、制御信号等を生成し、これらの信号を基に、垂直駆動回路１００１０、カラム信号処理部１００４０、および、出力回路１００６０等の駆動制御を行う。
　＜１１．２．画素の回路構成例＞
　図２７は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図である。
　本例に係る画素１０２３０は、光電変換部として、例えば、フォトダイオード１０２３１を有している。画素１０２３０は、フォトダイオード１０２３１に加えて、オーバーフロートランジスタ１０２４２、２つの転送トランジスタ１０２３２、１０２３７、２つのリセットトランジスタ１０２３３、１０２３８、２つの浮遊拡散層１０２３４、１０２３９、２つの増幅トランジスタ１０２３５、１０２４０、および、２つの選択トランジスタ１０２３６、１０２４１を有する構成となっている。２つの浮遊拡散層１０２３４、１０２３９は、図２６に示すタップＡ、Ｂに相当する。
　フォトダイオード１０２３１は、受光した光を光電変換して電荷を生成する。フォトダイオード１０２３１については、裏面照射型の画素構造とすることができる。裏面照射型の構造については、ＣＭＯＳイメージセンサの画素構造で述べた通りである。但し、裏面照射型の構造に限られるものではなく、基板表面側から照射される光を取り込む表面照射型の構造とすることもできる。
　オーバーフロートランジスタ１０２４２は、フォトダイオード１０２３１のカソード電極と電源電圧ＶＤＤの電源ラインとの間に接続されており、フォトダイオード１０２３１をリセットする機能を持つ。具体的には、オーバーフロートランジスタ１０２４２は、垂直駆動回路１００１０から供給されるオーバーフローゲート信号ＯＦＧに応答して導通状態になることで、フォトダイオード１０２３１の電荷をシーケンシャルに電源ラインに排出する。
　２つの転送トランジスタ１０２３２、１０２３７は、フォトダイオード１０２３１のカソード電極と２つの浮遊拡散層１０２３４、１０２３９のそれぞれとの間に接続されている。そして、転送トランジスタ１０２３２、１０２３７は、垂直駆動回路１００１０から供給される転送信号ＴＲＧに応答して導通状態になることで、フォトダイオード１０２３１で生成された電荷を、浮遊拡散層１０２３４、１０２３９にそれぞれシーケンシャルに転送する。
　タップＡ、Ｂに相当する浮遊拡散層１０２３４、１０２３９は、フォトダイオード１０２３１から転送された電荷を蓄積し、その電荷量に応じた電圧値の電圧信号に変換し、画素信号ＡＩＮP1、ＡＩＮP2を生成する。
　２つのリセットトランジスタ１０２３３、１０２３８は、２つの浮遊拡散層１０２３４、１０２３９のそれぞれと電源電圧ＶＤＤの電源ラインとの間に接続されている。そして、リセットトランジスタ１０２３３、１０２３８は、垂直駆動回路１００１０から供給されるリセット信号ＲＳＴに応答して導通状態になることで、浮遊拡散層１０２３４、１０２３９のそれぞれから電荷を引き抜いて、電荷量を初期化する。
　２つの増幅トランジスタ１０２３５、１０２４０は、電源電圧ＶＤＤの電源ラインと２つの選択トランジスタ１０２３６、１０２４１のそれぞれとの間に接続されており、浮遊拡散層１０２３４、１０２３９のそれぞれで電荷電圧変換された電圧信号をそれぞれ増幅する。
　２つの選択トランジスタ１０２３６、１０２４１は、２つの増幅トランジスタ１０２３５、１０２４０のそれぞれと垂直信号線ＶＳＬ1、ＶＳＬ2のそれぞれとの間に接続されている。そして、選択トランジスタ１０２３６、１０２４１は、垂直駆動回路１００１０から供給される選択信号ＳＥＬに応答して導通状態になることで、増幅トランジスタ１０２３５、１０２４０のそれぞれで増幅された電圧信号を画素信号ＡＩＮP1、ＡＩＮP2として２の垂直信号線ＶＳＬ1、ＶＳＬ2に出力する。
　２の垂直信号線ＶＳＬ1、ＶＳＬ2は、画素列毎に、カラム信号処理部１００４０内の１つのＡＤＣの入力端に接続されており、画素列毎に画素１０２３０から出力される画素信号ＡＩＮP1、ＡＩＮP2をＡＤＣに伝送する。
　尚、画素１０２３０の回路構成については、光電変換によって画素信号ＡＩＮP1、ＡＩＮP2を生成することができる回路構成であれば、図２７に例示した回路構成に限定されるものではない。
　上記の構成の間接ＴＯＦ方式距離画像センサ１００００において、カラム信号処理部１００４０に設けられた各ＡＤＣに入力される参照電圧を生成する参照電圧生成回路に対して、本開示に係る技術を適用することができる。すなわち、カラム信号処理部１００４０の各ＡＤＣに入力される参照電圧を生成する参照電圧生成回路として、第１～第９実施形態に係る参照電圧生成回路を用いることができる。
　＜１２．補足＞
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、本技術は以下のような構成も取ることができる。
（１）
　画素アレイ部から延出する垂直信号線に接続された変換回路と、
　所定電圧を出力する電圧生成回路と、
　前記所定電圧を入力とし、前記変換回路の参照電圧を出力する参照電圧生成回路と、
　を備え、
　前記参照電圧生成回路は、
　前記所定電圧を所定の倍率で増幅して前記参照電圧を出力するオペアンプと、
　一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される容量素子と、
　前記容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプのフィードバックループのいずれかに切り替える第１切替回路と、
　前記容量素子の一端を前記オペアンプの前記フィードバックループに接続するか否かを切り替える第２切替回路と、
　を備える固体撮像装置。
（２）
　前記参照電圧生成回路は、前記オペアンプの出力を保持するサンプルホールド回路をさらに備える、（１）に記載の固体撮像装置。
（３）
　前記参照電圧生成回路は、前記オペアンプの前記フィードバックループを構成する抵抗回路をさらに備える、（１）または（２）に記載の固体撮像装置。
（４）
　前記抵抗回路は可変抵抗回路である、（１）～（３）のいずれか１つに記載の固体撮像装置。
（５）
　前記抵抗回路は、前記フィードバックループに所定の分圧比の電圧を印加する、（１）～（３）のいずれか１つに記載の固体撮像装置。
（６）
　前記参照電圧生成回路は、
　前記所定電圧を所定の倍率で増幅して前記参照電圧を出力する第２オペアンプと、
　一端が前記第２オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される第２容量素子と、
　前記第２容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記第２オペアンプのフィードバックループのいずれかに切り替える第３切替回路と、
　前記第２容量素子の一端を前記第２オペアンプの前記フィードバックループに接続するか否かを切り替える第４切替回路と、
　をさらに備える（１）～（５）のいずれか１つに記載の固体撮像装置。
（７）
　前記参照電圧生成回路は、前記第２オペアンプの出力を保持する第２サンプルホールド回路をさらに備える、（６）に記載の固体撮像装置。
（８）
　前記参照電圧生成回路は、
　一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される第２容量素子と、
　前記第２容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプの第２フィードバックループのいずれかに切り替える第３切替回路と、
　前記第２容量素子の一端に前記オペアンプの前記第２フィードバックループを接続するか否かを切り替える第４切替回路と、
　前記オペアンプの前記フィードバックループに接続され、前記オペアンプの出力を保持するサンプルホールド回路と、
　前記オペアンプの前記第２フィードバックループに接続され、前記オペアンプの出力を保持する第２サンプルホールド回路と、
　前記容量素子および前記第２容量素子のいずれか一方を前記オペアンプの入力端に接続するかを切り替える第５切替回路と、
（１）に記載の固体撮像装置。
（９）
　固体撮像装置と、
　前記固体撮像装置から出力される信号を処理する信号処理部と、
　を備え、
　前記固体撮像装置は、
　画素アレイ部から延出する垂直信号線に接続された変換回路と、
　所定電圧を出力する電圧生成回路と、
　前記所定電圧を入力とし、前記変換回路の参照電圧を出力する参照電圧生成回路と、
　を備え、
　前記参照電圧生成回路は、
　前記所定電圧を所定の倍率で増幅して前記参照電圧を出力するオペアンプと、
　一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される容量素子と、
　前記容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプのフィードバックループのいずれかに切り替える第１切替回路と、
　前記容量素子の一端を前記オペアンプの前記フィードバックループに接続するか否かを切り替える第２切替回路と、
　を備える電子機器。
１　　　　　電子機器
１００　　　固体撮像装置
１１１　　　撮像素子
１４２　　　画素駆動配線
１４４　　　垂直信号線
１３４　　　カラム信号処理回路
１３４Ａ　　ＡＤ変換器
１３４１　　比較器
１３４２　　ＳＡＲロジック回路
１３４３　　ＤＡＣ
１５１　　　電圧生成回路
１５２　　　参照電圧生成回路

Claims (9)

  1. 　画素アレイ部から延出する垂直信号線に接続された変換回路と、
    　所定電圧を出力する電圧生成回路と、
    　前記所定電圧を入力とし、前記変換回路の参照電圧を出力する参照電圧生成回路と、
    　を備え、
    　前記参照電圧生成回路は、
    　前記所定電圧を所定の倍率で増幅して前記参照電圧を出力するオペアンプと、
    　一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される容量素子と、
    　前記容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプのフィードバックループのいずれかに切り替える第１切替回路と、
    　前記容量素子の一端を前記オペアンプの前記フィードバックループに接続するか否かを切り替える第２切替回路と、
    　を備える固体撮像装置。
  2. 　前記参照電圧生成回路は、前記オペアンプの出力を保持するサンプルホールド回路をさらに備える、請求項１に記載の固体撮像装置。
  3. 　前記参照電圧生成回路は、前記オペアンプの前記フィードバックループを構成する抵抗回路をさらに備える、請求項１に記載の固体撮像装置。
  4. 　前記抵抗回路は可変抵抗回路である、請求項３に記載の固体撮像装置。
  5. 　前記抵抗回路は、前記フィードバックループに所定の分圧比の電圧を印加する、請求項３に記載の固体撮像装置。
  6. 　前記参照電圧生成回路は、
    　前記所定電圧を所定の倍率で増幅して前記参照電圧を出力する第２オペアンプと、
    　一端が前記第２オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される第２容量素子と、
    　前記第２容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記第２オペアンプのフィードバックループのいずれかに切り替える第３切替回路と、
    　前記第２容量素子の一端を前記第２オペアンプの前記フィードバックループに接続するか否かを切り替える第４切替回路と、
    　をさらに備える請求項１に記載の固体撮像装置。
  7. 　前記参照電圧生成回路は、前記第２オペアンプの出力を保持する第２サンプルホールド回路をさらに備える、請求項６に記載の固体撮像装置。
  8. 　前記参照電圧生成回路は、
    　一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される第２容量素子と、
    　前記第２容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプの第２フィードバックループのいずれかに切り替える第３切替回路と、
    　前記第２容量素子の一端に前記オペアンプの前記第２フィードバックループを接続するか否かを切り替える第４切替回路と、
    　前記オペアンプの前記フィードバックループに接続され、前記オペアンプの出力を保持するサンプルホールド回路と、
    　前記オペアンプの前記第２フィードバックループに接続され、前記オペアンプの出力を保持する第２サンプルホールド回路と、
    　前記容量素子および前記第２容量素子のいずれか一方を前記オペアンプの入力端に接続するか否かを切り替える第５切替回路と、
    　をさらに備える請求項１に記載の固体撮像装置。
  9. 　固体撮像装置と、
    　前記固体撮像装置から出力される信号を処理する信号処理部と、
    　を備え、
    　前記固体撮像装置は、
    　画素アレイ部から延出する垂直信号線に接続された変換回路と、
    　所定電圧を出力する電圧生成回路と、
    　前記所定電圧を入力とし、前記変換回路の参照電圧を出力する参照電圧生成回路と、
    　を備え、
    　前記参照電圧生成回路は、
    　前記所定電圧を所定の倍率で増幅して前記参照電圧を出力するオペアンプと、
    　一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される容量素子と、
    　前記容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプのフィードバックループのいずれかに切り替える第１切替回路と、
    　前記容量素子の一端を前記オペアンプの前記フィードバックループに接続するか否かを切り替える第２切替回路と、
    　を備える電子機器。
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