JPH04110994A - ドットマトリクス表示装置 - Google Patents
ドットマトリクス表示装置Info
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- JPH04110994A JPH04110994A JP23129990A JP23129990A JPH04110994A JP H04110994 A JPH04110994 A JP H04110994A JP 23129990 A JP23129990 A JP 23129990A JP 23129990 A JP23129990 A JP 23129990A JP H04110994 A JPH04110994 A JP H04110994A
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Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はドツトマトリクス表示装置に関し、特にたと
えばビデオプロジェクタなどに用いられる、ドツトマト
リクス表示装置に関する。
えばビデオプロジェクタなどに用いられる、ドツトマト
リクス表示装置に関する。
〔従来技術］
たとえば、昭和５８年３月３１日付で公開された特開昭
５８−５４３９１号（ＧＯ３Ｇ ３／３６）に、この
種の画像表示装置の一例が開示されている。
５８−５４３９１号（ＧＯ３Ｇ ３／３６）に、この
種の画像表示装置の一例が開示されている。
〔発明が解決しようとする課題］
このような従来技術において、列方向のドツト数が比較
的少ない場合には、２つのＹドライバに供給されるクロ
ックの周波数が低く、したがって画像信号をサンプルホ
ールドする時間は十分である。しかしながら、たとえば
ハイビジョンなどに対応できるような高精細表示装置に
した場合、特に列方向（水平方向）のドツト数が増加す
るので、クロック周波数を高くしなければならない、そ
のために、サンプルパルス幅が非常に小さくなり、結果
的に映像信号のサンプルホールドを正確に行えなくなっ
てしまう。
的少ない場合には、２つのＹドライバに供給されるクロ
ックの周波数が低く、したがって画像信号をサンプルホ
ールドする時間は十分である。しかしながら、たとえば
ハイビジョンなどに対応できるような高精細表示装置に
した場合、特に列方向（水平方向）のドツト数が増加す
るので、クロック周波数を高くしなければならない、そ
のために、サンプルパルス幅が非常に小さくなり、結果
的に映像信号のサンプルホールドを正確に行えなくなっ
てしまう。
それゆえに、この発明の主たる目的は、ドツトマトリク
ス表示パネルを用いて高精細表示装置を構成しても、列
方向に十分な駆動時間を確保することができる、ドツト
マトリクス表示装置を提供することである。
ス表示パネルを用いて高精細表示装置を構成しても、列
方向に十分な駆動時間を確保することができる、ドツト
マトリクス表示装置を提供することである。
この発明は、簡単にいえば、各々が同様の構成を有しか
つ全体として１つの画像を表示するように列方向に隣接
して配置されたＮ個のドツトマトリクス表示パネル、Ｎ
個のドツトマトリクス表示パネルの各々に関連して設け
られる行駆動回路、Ｎ個のドツトマトリクス表示パネル
の各々に関連して設けられる第１および第２の列駆動回
路、およびＮ個のドツトマトリクス表示パネルの各々で
表示する１行分の映像信号の期間Ｈ／Ｎ （Ｈ： １水
平周期）を１水平周期に引き延ばして第１および第２の
列駆動回路に与える手段を備える、ドツトマトリクス表
示装置である。
つ全体として１つの画像を表示するように列方向に隣接
して配置されたＮ個のドツトマトリクス表示パネル、Ｎ
個のドツトマトリクス表示パネルの各々に関連して設け
られる行駆動回路、Ｎ個のドツトマトリクス表示パネル
の各々に関連して設けられる第１および第２の列駆動回
路、およびＮ個のドツトマトリクス表示パネルの各々で
表示する１行分の映像信号の期間Ｈ／Ｎ （Ｈ： １水
平周期）を１水平周期に引き延ばして第１および第２の
列駆動回路に与える手段を備える、ドツトマトリクス表
示装置である。
〔作用〕
Ｎ個のドツトマトリクス表示パネルは全体として１つの
画像を表示する。したがって、１行分の映像信号の期間
すなわち１水平周期Ｈは、各々のドツトマトリクス表示
パネルについてみればＨ／Ｎである。そこで、たとえば
メモリ等を用いてこの期間Ｈ／Ｎを水平周期Ｈに引き延
ばすようにすれば、各々のドツトマトリクス表示パネル
における列方向１画素のサンプル時間を長くすることが
できる。
画像を表示する。したがって、１行分の映像信号の期間
すなわち１水平周期Ｈは、各々のドツトマトリクス表示
パネルについてみればＨ／Ｎである。そこで、たとえば
メモリ等を用いてこの期間Ｈ／Ｎを水平周期Ｈに引き延
ばすようにすれば、各々のドツトマトリクス表示パネル
における列方向１画素のサンプル時間を長くすることが
できる。
〔発明の効果］
この発明によれば、高精細表示装置のように水平方向す
なわち列方向の画素数が非常に多い場合でも、１画素の
駆動時間を十分確保することができ、したがって動作速
度の遅い駆動回路であっても十分に対応でき、品質の良
い画像が表示され得る。
なわち列方向の画素数が非常に多い場合でも、１画素の
駆動時間を十分確保することができ、したがって動作速
度の遅い駆動回路であっても十分に対応でき、品質の良
い画像が表示され得る。
この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
第１図を参照して、この実施例のドツトマトリクス表示
装置は、２つのドツトマトリクス表示パネル（以下、単
に「パネル」）すなわちＡパネル１２ａおよびＢパネル
１２ｂを含む。このＡパネル１２ａおよびＢパネル１２
ｂはそれぞれ同じように構成される。そして、Ａパネル
１２ａには行シフトレジスタ１４ａから行駆動信号が供
給され、Ｂパネル１２ｂには行シフトレジスタ１４ｂか
ら行駆動信号が供給される。なお、これら行シフトレジ
スタ１４ａおよび１４ｂには、共通的に、垂直スタート
パルスＶＳＰおよび水平スタートパルスＨ３Ｐが与えら
れる。
装置は、２つのドツトマトリクス表示パネル（以下、単
に「パネル」）すなわちＡパネル１２ａおよびＢパネル
１２ｂを含む。このＡパネル１２ａおよびＢパネル１２
ｂはそれぞれ同じように構成される。そして、Ａパネル
１２ａには行シフトレジスタ１４ａから行駆動信号が供
給され、Ｂパネル１２ｂには行シフトレジスタ１４ｂか
ら行駆動信号が供給される。なお、これら行シフトレジ
スタ１４ａおよび１４ｂには、共通的に、垂直スタート
パルスＶＳＰおよび水平スタートパルスＨ３Ｐが与えら
れる。
Ａパネル１２ａの奇数列を駆動するために第１列サンプ
ルホールド回路１６ａおよび第１列シフトレジスタ１８
ａが設けられ、Ａパネル１２ａの偶数列を駆動するため
に第２列サンプルホールド回路２０ａおよび第２列シフ
トレジスタ２２ａが設けられる。同様に、Ｂパネル１２
ｂについても、第１列サンプルホールド回路１６ｂおよ
び第１列シフトレジスタ１８ｂならびに第２列サンプル
ホールド回路２０ｂおよび第２列シフトレジスタ２２ｂ
が設けられる。第１列サンプルホールド回路１６ａおよ
び１６ｂならびに第２列サンプルホールド回路２０ａお
よび２０ｂには、上述の水平スタートパルスＨ３Ｐが共
通的に与えられる。
ルホールド回路１６ａおよび第１列シフトレジスタ１８
ａが設けられ、Ａパネル１２ａの偶数列を駆動するため
に第２列サンプルホールド回路２０ａおよび第２列シフ
トレジスタ２２ａが設けられる。同様に、Ｂパネル１２
ｂについても、第１列サンプルホールド回路１６ｂおよ
び第１列シフトレジスタ１８ｂならびに第２列サンプル
ホールド回路２０ｂおよび第２列シフトレジスタ２２ｂ
が設けられる。第１列サンプルホールド回路１６ａおよ
び１６ｂならびに第２列サンプルホールド回路２０ａお
よび２０ｂには、上述の水平スタートパルスＨ３Ｐが共
通的に与えられる。
一方、表示すべきアナログ映像信号ＤＡＴＡＩが、第２
図に示すクロックパルスＣＬＫＩとともにＡ／Ｄ変換器
２４に与えられ、このＡ／Ｄ変換器２４からの映像ディ
ジタルデータが、Ａメモリ２６ａおよびＢメモリ２６ｂ
にそれぞれ与えられる。Ａメモリ２６ａおよびＢメモリ
２６ｂには、クロックパルスＣＬＫＩおよびＣＬＫ２が
共通的に与えられる。Ａメモリ２６ａには、書込スター
トパルスＳＰＩが与えられ、Ｂメモリ２６ｂには書込ス
タートパルスＳＰ２が与えられる。そして、Ａメモリ２
６ａおよびＢメモリ２６ｂには、共通的に、続出スター
トパルスＳＰ３が与えられる。クロックパルスＣＬＫＩ
はＡメモリ２６ａおよびＢメモリ２６ｂの書込クロック
として機能し、クロックパルスＣＬＫ２は続出クロック
として機能する。この読出クロックパルスＣＬＫ２の周
波数は書込クロックパルスＣＬＫＩの周波数の１／２で
ある。
図に示すクロックパルスＣＬＫＩとともにＡ／Ｄ変換器
２４に与えられ、このＡ／Ｄ変換器２４からの映像ディ
ジタルデータが、Ａメモリ２６ａおよびＢメモリ２６ｂ
にそれぞれ与えられる。Ａメモリ２６ａおよびＢメモリ
２６ｂには、クロックパルスＣＬＫＩおよびＣＬＫ２が
共通的に与えられる。Ａメモリ２６ａには、書込スター
トパルスＳＰＩが与えられ、Ｂメモリ２６ｂには書込ス
タートパルスＳＰ２が与えられる。そして、Ａメモリ２
６ａおよびＢメモリ２６ｂには、共通的に、続出スター
トパルスＳＰ３が与えられる。クロックパルスＣＬＫＩ
はＡメモリ２６ａおよびＢメモリ２６ｂの書込クロック
として機能し、クロックパルスＣＬＫ２は続出クロック
として機能する。この読出クロックパルスＣＬＫ２の周
波数は書込クロックパルスＣＬＫＩの周波数の１／２で
ある。
そして、クロックパルスＣＬＫ２とともに、Ａメモリ２
６ａおよびＢメモリ２６ｂから読み出したデータが、そ
れぞれ、Ｄ／Ａ変換器２８ａおよび２８ｂに与えられる
。Ｄ／Ａ変換器２８ａおよび２８ｂは、それぞれ、Ａメ
モリ２６ａおよびＢメモリ２６ｂから読み出された映像
ディジタルデータをアナログ映像信号に再変換する。Ｄ
／Ａ変換器２８ａからの映像信号ＤＡＴＡ２は、Ａパネ
ル１２ａの第１列サンプルホールド回路１６ａおよび第
２列サンプルホールド回路２０ａに与えられ、Ｄ／Ａ変
換器２８ｂからの映像信号ＤＡＴＡ３は、Ｂパネル１２
ｂの第１列サンプルホールド回路１６ｂおよび第２列サ
ンプルホールド回路２０ｂに与えられる。
６ａおよびＢメモリ２６ｂから読み出したデータが、そ
れぞれ、Ｄ／Ａ変換器２８ａおよび２８ｂに与えられる
。Ｄ／Ａ変換器２８ａおよび２８ｂは、それぞれ、Ａメ
モリ２６ａおよびＢメモリ２６ｂから読み出された映像
ディジタルデータをアナログ映像信号に再変換する。Ｄ
／Ａ変換器２８ａからの映像信号ＤＡＴＡ２は、Ａパネ
ル１２ａの第１列サンプルホールド回路１６ａおよび第
２列サンプルホールド回路２０ａに与えられ、Ｄ／Ａ変
換器２８ｂからの映像信号ＤＡＴＡ３は、Ｂパネル１２
ｂの第１列サンプルホールド回路１６ｂおよび第２列サ
ンプルホールド回路２０ｂに与えられる。
第１列シフトレジスタ１８ａおよび１８ｂならびに第２
列シフトレジスタ２２ａおよび２２ｂは、それぞれ、対
応の第１列サンプルホールド回路１６ａおよび１６ｂな
らびに第２列サンプルホールド回路２０ａおよび２０ｂ
をスキャンさせるものであり、シフトレジスタスタート
パルスＳＰ４を共通的に受ける。そして、第１列ソフト
レジスタ１８ａおよび１８ｂには、シフトクロックパル
スＣＬＫ３が共通的に与えられ、第２列シフトレジスタ
２２ａおよび２２ｂには、シフトクロックパルスＣＬＫ
４が共通的に与えられる。シフトクロックパルスＣＬＫ
３およびＣＬＫ４は、第２図に示すように、互いに逆相
であり、かつ同じように、続出クロックＣＬＫ２の半分
の周波数を有する。
列シフトレジスタ２２ａおよび２２ｂは、それぞれ、対
応の第１列サンプルホールド回路１６ａおよび１６ｂな
らびに第２列サンプルホールド回路２０ａおよび２０ｂ
をスキャンさせるものであり、シフトレジスタスタート
パルスＳＰ４を共通的に受ける。そして、第１列ソフト
レジスタ１８ａおよび１８ｂには、シフトクロックパル
スＣＬＫ３が共通的に与えられ、第２列シフトレジスタ
２２ａおよび２２ｂには、シフトクロックパルスＣＬＫ
４が共通的に与えられる。シフトクロックパルスＣＬＫ
３およびＣＬＫ４は、第２図に示すように、互いに逆相
であり、かつ同じように、続出クロックＣＬＫ２の半分
の周波数を有する。
この第１図に示す表示装置１０において、第２図に示す
映像信号ＤＡＴＡ１は、クロックパルスＣＬＫＩに応じ
てディジタルデータに変換される。第２図に示すように
、書込スタートパルスＳＰ１は水平周期毎にその先頭で
出力され、書込パルスＳＰ２は水平周期毎にその中間で
出力される。
映像信号ＤＡＴＡ１は、クロックパルスＣＬＫＩに応じ
てディジタルデータに変換される。第２図に示すように
、書込スタートパルスＳＰ１は水平周期毎にその先頭で
出力され、書込パルスＳＰ２は水平周期毎にその中間で
出力される。
したがって、Ａメモリ２６ａには１水平周期の前半の映
像ディジタルデータがストアされ、Ｂメモリ２６ｂには
水平周期の後半の映像ディジタルデータがストアされる
。
像ディジタルデータがストアされ、Ｂメモリ２６ｂには
水平周期の後半の映像ディジタルデータがストアされる
。
これらＡメモリ２６ａおよびＢメモリ２６ｂが、続出ス
タートパルスＳＰ３によってトリガされ、クロックパル
スＣＬＫ２に応答して読み出される。したがって、Ｄ／
Ａ変換器２８ａから出力される映像信号ＤＡＴＡ２は、
第２図に示すように、入力された映像信号ＤＡＴＡ１の
前半を１水平周期に引き延ばされた信号となり、Ｄ／Ａ
変換器２８ｂは映像信号ＤＡＴＡＩの後半を１水平周期
に引き延ばした映像信号ＤＡＴＡ３を出力する。換言す
れば、Ａメモリ２６ａおよびＢメモリ２６ｂは、それぞ
れ、１水平走査期間の半分の映像信号を１水平走査期間
に引き延ばし、それをサンプルホールド回路１６ａ、２
０ａおよび１６ｂ、２０ｂに与える。
タートパルスＳＰ３によってトリガされ、クロックパル
スＣＬＫ２に応答して読み出される。したがって、Ｄ／
Ａ変換器２８ａから出力される映像信号ＤＡＴＡ２は、
第２図に示すように、入力された映像信号ＤＡＴＡ１の
前半を１水平周期に引き延ばされた信号となり、Ｄ／Ａ
変換器２８ｂは映像信号ＤＡＴＡＩの後半を１水平周期
に引き延ばした映像信号ＤＡＴＡ３を出力する。換言す
れば、Ａメモリ２６ａおよびＢメモリ２６ｂは、それぞ
れ、１水平走査期間の半分の映像信号を１水平走査期間
に引き延ばし、それをサンプルホールド回路１６ａ、２
０ａおよび１６ｂ、２０ｂに与える。
そして、第１列シフトレジスタ１８ａおよび１８ｂにシ
フトクロックパルスＣＬＫ３が与えられ、第２列シフト
レジスタ２２ａおよび２２ｂにシフトクロックパルスＣ
ＬＫ４が与えられる。従来であれば、サンプルホールド
回路１６ａ、１６ｂ、２０ａおよび２０ｂには、それぞ
れ、クロックパルスＣＬＫ２と同じ周波数のサンプリン
グ時間しか確保できなかったのに対し、この実施例によ
れば、シフトクロックパルスＣＬＫ３およびＣＬＫ４の
ようにクロックパルスＣＬＫ２の半分の周波数でサンプ
ルホールドできるので、１画素に対するサンプル幅を広
くすることができる。
フトクロックパルスＣＬＫ３が与えられ、第２列シフト
レジスタ２２ａおよび２２ｂにシフトクロックパルスＣ
ＬＫ４が与えられる。従来であれば、サンプルホールド
回路１６ａ、１６ｂ、２０ａおよび２０ｂには、それぞ
れ、クロックパルスＣＬＫ２と同じ周波数のサンプリン
グ時間しか確保できなかったのに対し、この実施例によ
れば、シフトクロックパルスＣＬＫ３およびＣＬＫ４の
ようにクロックパルスＣＬＫ２の半分の周波数でサンプ
ルホールドできるので、１画素に対するサンプル幅を広
くすることができる。
なお、第２図において、５ＲＩ１．５Ｒ１２ＳＲ１３，
・・・は第１列シフトレジスタ１８ａおよび１８ｂの出
力を示し、第２列シフトレジスタ２２ａおよび２２ｂの
出力がＳＲ２’１．５Ｒ２２゜５Ｒ２３，・・・で示さ
れる。
・・・は第１列シフトレジスタ１８ａおよび１８ｂの出
力を示し、第２列シフトレジスタ２２ａおよび２２ｂの
出力がＳＲ２’１．５Ｒ２２゜５Ｒ２３，・・・で示さ
れる。
このようなドツトマトリクス表示装置１０を用いて液晶
ビデオプロジェクタを構成する場合、第３図に示すよう
に、Ａパネル１２ａおよびＢパネル１２ｂによって１つ
の液晶パネルを構成する。
ビデオプロジェクタを構成する場合、第３図に示すよう
に、Ａパネル１２ａおよびＢパネル１２ｂによって１つ
の液晶パネルを構成する。
そして、ミラー３０によって囲まれたランプ３２からの
光を、集光レンズ３４ａおよび３４ｂを通してそれぞれ
のパネル１２ａおよび１２ｂに投射し、その透過光を投
写レンズ３６ａおよび３６ｂを通してスクリーン（図示
せず）に投写する。したがって、スクリーン上において
は、表示画面３８が形成される。この表示画面３８の左
半分３８ａがＡパネル１２ａによって形成され、右半分
３８ｂがＢパネル１２ｂによって形成される。
光を、集光レンズ３４ａおよび３４ｂを通してそれぞれ
のパネル１２ａおよび１２ｂに投射し、その透過光を投
写レンズ３６ａおよび３６ｂを通してスクリーン（図示
せず）に投写する。したがって、スクリーン上において
は、表示画面３８が形成される。この表示画面３８の左
半分３８ａがＡパネル１２ａによって形成され、右半分
３８ｂがＢパネル１２ｂによって形成される。
なお、このような構成は赤、青、緑の各色について同じ
でよいので、第３図においては１つの色についてのみ示
していることに留意されたい。
でよいので、第３図においては１つの色についてのみ示
していることに留意されたい。
上述の実施例では、Ｎ＝２の場合すなわち列方向に２つ
のパネル１２ａおよび１２ｂを隣接配置した場合につい
て説明した。しかしながら、列方向に配列されるパネル
の数Ｎをさらに増やせば、各サンプルホールド回路にお
けるサンプルホールド時間をさらに長くすることもでき
る。
のパネル１２ａおよび１２ｂを隣接配置した場合につい
て説明した。しかしながら、列方向に配列されるパネル
の数Ｎをさらに増やせば、各サンプルホールド回路にお
けるサンプルホールド時間をさらに長くすることもでき
る。
さらに、上述の実施例では、ドツトマトリクス表示装置
１０が液晶ビデオプロジェクタに用いられる場合につい
て説明した。しかしながら、この発明は、−船釣な液晶
デイスプレィや、液晶のほかに、さらにプラズマデイス
プレィなど、任意のドツトマトリクス表示パネルに適用
できることはいうまでもない。
１０が液晶ビデオプロジェクタに用いられる場合につい
て説明した。しかしながら、この発明は、−船釣な液晶
デイスプレィや、液晶のほかに、さらにプラズマデイス
プレィなど、任意のドツトマトリクス表示パネルに適用
できることはいうまでもない。
第１図はこの発明の一実施例を示すブロンク図である。
第２図は第１図実施例の動作を示すタイミング図である
。 第３図は第１図実施例を用いた液晶ビデオプロジェクタ
の一例を示す構成図である。 図において、１０はドツトマトリクス表示装置１２ａは
Ａパネル、１２ｂはＢパネル、１４ａ、１４ｂは行シフ
トレジスタ、１６ａ、１６ｂは第１列サンプルホールド
回路、１８ａ、１８ｂは第１列シフトレジスタ、２０ａ
、２０ｂは第２列サンプルホールド回路、２２ ａ、
２２ ｂハ第２列シフトレジスタ、２４はＡ／Ｄ変換
器、２６ａはへメモリ、２６ｂはＢメモリ、２８ａ、２
８ｂはＤ／Ａ変換器を示す。 特許出願人 三洋電機株式会社 代理人 弁理士 山 １）義 人 第 図 第２図 ［）ＡＴＡｌ Ｊど−−− ＡＴＡ３ ＳＲ＋３ Ｒ２３
。 第３図は第１図実施例を用いた液晶ビデオプロジェクタ
の一例を示す構成図である。 図において、１０はドツトマトリクス表示装置１２ａは
Ａパネル、１２ｂはＢパネル、１４ａ、１４ｂは行シフ
トレジスタ、１６ａ、１６ｂは第１列サンプルホールド
回路、１８ａ、１８ｂは第１列シフトレジスタ、２０ａ
、２０ｂは第２列サンプルホールド回路、２２ ａ、
２２ ｂハ第２列シフトレジスタ、２４はＡ／Ｄ変換
器、２６ａはへメモリ、２６ｂはＢメモリ、２８ａ、２
８ｂはＤ／Ａ変換器を示す。 特許出願人 三洋電機株式会社 代理人 弁理士 山 １）義 人 第 図 第２図 ［）ＡＴＡｌ Ｊど−−− ＡＴＡ３ ＳＲ＋３ Ｒ２３
Claims (1)
- 【特許請求の範囲】 各々が同様の構成を有しかつ全体として１つの画像を表
示するように列方向に隣接して配置されたＮ個のドット
マトリクス表示パネル、 前記Ｎ個のドットマトリクス表示パネルの各々に関連し
て設けられる行駆動回路、 前記Ｎ個のドットマトリクス表示パネルの各々に関連し
て設けられる第１および第２の列駆動回路、および 前記Ｎ個のドットマトリクス表示パネルの各々で表示す
る１行分の映像信号の期間Ｈ／Ｎ（Ｈ：１水平周期）を
１水平周期に引き延ばして前記第１および第２の列駆動
回路に与える手段を備える、ドットマトリクス表示装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23129990A JPH04110994A (ja) | 1990-08-31 | 1990-08-31 | ドットマトリクス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23129990A JPH04110994A (ja) | 1990-08-31 | 1990-08-31 | ドットマトリクス表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04110994A true JPH04110994A (ja) | 1992-04-13 |
Family
ID=16921444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23129990A Pending JPH04110994A (ja) | 1990-08-31 | 1990-08-31 | ドットマトリクス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04110994A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008139740A (ja) * | 2006-12-05 | 2008-06-19 | Yazaki Corp | ドットマトリクス型ｌｃｄの表示制御方法および表示制御装置 |
| JP2008170749A (ja) * | 2007-01-12 | 2008-07-24 | Semiconductor Energy Lab Co Ltd | 表示装置 |
-
1990
- 1990-08-31 JP JP23129990A patent/JPH04110994A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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