JP3611444B2 - ディスプレイパネルの駆動装置 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、プラズマディスプレイパネル（ＰＤＰ）等のディスプレイパネルの駆動装置に関する。
【０００２】
【従来の技術】
ＰＤＰ等のマトリクス表示方式の表示装置では、サブフィールド法を用いて中間調表示を行うため、表示用のメモリとして２つのフィールドメモリを用い、１フィールド分の画素データを、一方のメモリから読み出して表示駆動を行っている間に他方のメモリにさらなる画素データを書き込み、一方のメモリからの画素データの読み出しの終了後に他方のメモリから画素データを読み出して表示駆動を行うとともに他方のメモリにさらなる次の画素データを書き込むという動作を繰り返している。すなわち、読み出し側のメモリと書き込み側のメモリを１フィールド毎に切り換えている。
【０００３】
【発明が解決しようとする課題】
ところで、特公平７−４８８３４号に開示されるように、自動的にチャンネルを変え、しかも１画面上に複数の放送局の画像を映してチャンネルの選局を容易にするチャンネルガイド機能がＴＶ受像機などに採り入れられている。
ところで、マトリクス表示方式のプラズマディスプレイ装置では、映像信号の同期信号を基準にして発光表示に必要な各種パルスが生成されて画像の表示駆動が行われる。そこで、チャンネルガイド機能等の選局のために短時間のうちに次々とチャンネルを複数切り換えて１の画面に複数の画像を表示させる場合、チャンネル毎に同期信号の発生タイミングがバラバラであると、短時間のうちに画像表示用の各種パルスの発生タイミングを映像信号の同期信号と整合させる必要があった。従って、かかる各種パルスの発生タイミングが僅かでも同期信号に対してずれると、画面に表示される画像の画質が損なわれるという問題が生じていた。
【０００４】
本発明の目的は、上記の問題を解決するために、チャンネル選局時においても画面の表示画像に乱れが生じないディスプレイパネルの駆動装置を提供するものである。
【０００５】
【課題を解決するための手段】
本発明のディスプレイパネルの駆動装置は、テレビジョン放送波を受信して映像信号を生成すると共に指令に応じて受信局を変更できるテレビジョン信号受信回路と、前記映像信号より同期信号を検出する同期信号分離回路と、前記映像信号をサンプリングして１画素毎に対応した画素データを得るＡ／Ｄ変換器と、少なくとも１フィールド分の画素データを記憶する容量を持つ第１及び第２のメモリと、自走クロック信号を発生する自走クロック信号発生手段と、１フィールド分の画素データを、前記第１及び第２のメモリに交互に書き込むとともに書き込まれた１フィールド分の画素データを前記第１及び第２のメモリから交互に読み出すように前記第１及び第２を制御する制御手段と、前記第１及び第２のメモリから読み出される画素データに基づいてディスプレイパネルを駆動する表示駆動手段とを備え、前記制御手段は、前記メモリの各々の書込みと読出しとを前記自走クロック信号の発生周期の２倍以上の長さとなる時間毎に前記自走クロック信号に同期して切り換え、前記メモリを読出しから書込みに切り替えた直後に検出される前記同期信号に応じて１フィールド分の画素データをメモリに書き込み、前記制御手段は、前記自走クロック信号に同期して書き込まれた画素データを読み出して前記表示駆動手段に供給するものである。
【０００６】
【発明の実施の形態】
以下、本発明の実施例のプラズマディスプレイパネルの駆動装置について、図面を参照しながら説明する。
図１は、本発明の実施例のプラズマディスプレイパネルの駆動装置の構成図を示すものである。図１において、１は、テレビジョン放送の電波信号を受信するアンテナであり、テレビジョン信号受信回路２は、アンテナ１で受信された電波信号より指定された放送局の信号を復調して映像信号として出力する。Ａ／Ｄ変換器３は、受信回路２より入力される映像信号をサンプリングしディジタルビデオ信号にアナログ・ディジタル変換して１画素毎の画素データＤを得るものである。画像データ処理回路４は、Ａ／Ｄ変換器から入力される画素データに対して画像処理を行うものであり、例えば画素データのビット数を減らして疑似中間表示を実現し、且つ偽輪郭を補償した画素データを生成する偽輪郭処理回路等から構成される。画像データ処理回路４には、スイッチＳＷ１が接続され、スイッチＳＷ１は、画像データ処理回路４を選択的にメモり５１，５２に接続する。
【０００７】
メモリ５１，５２は、少なくとも１フィールド分の画素データを記憶できる記憶容量を有する。列電極ドライバ６は、スイッチＳＷ２を介してメモり５１，５２に接続され、上記メモリ５１，５２から読み出されてくる１フィールド分の画素データをビット毎に分離し、そのビットの論理値「１」及び「０」各々に対応した電圧値を有する画素データパルスを発生してプラズマディスプレスパネル（ＰＤＰ）７の列電極に印加する。
【０００８】
同期信号分離回路８は、テレビジョン信号受信回路２より出力される映像信号より同期信号を検出するものである。メモリ制御回路９は、メモリ５１，５２に対する画素データの書き込み及び読み出しの制御を行う。操作手段１０は、複数分割されたマルチ画面モードの設定・解除を行うものである。
自走クロック発生回路１１は、映像信号の同期信号と同一の周波数を有し且つ映像信号の同期信号の発生タイミングとは無相関の自走クロック信号を発生するものである。
【０００９】
制御回路１２は、メモリ制御回路９を含み、受信回路２と、Ａ／Ｄ変換器３と、画像データ処理回路４と、スイッチＳＷ１，ＳＷ２と、同期信号分離回路８と、操作手段１０と、自走クロック発生回路１１とに接続され、受信回路２とＡ／Ｄ変換器３と画像データ処理回路４とに対しては、同期信号分離回路８にて検出される映像信号の同期信号に基づきデータ処理を実行する際のクロック信号を供給する。また、制御回路１２は、自走クロック信号発生回路１１から入力される自走クロック信号により、スイッチＳＷ１，ＳＷ２とメモリ制御回路９とを制御するとともに、入力された自走クロック信号に基づき、行電極ドライバ１３に画像表示に必要なリセットタイミング信号、走査タイミング信号、維持タイミング信号、及び消去タイミング信号を生成して供給する。
【００１０】
行電極ドライバ１３は、これらの各種のタイミング信号に応じて、残留電荷量を初期化するためのリセットパルス、画素データを書き込むための走査パルス、放電発光状態を維持するための維持パルス、放電発光を停止させるための消去パルスを生成し、これらのパルスをＰＤＰ７の行電極対に印加する。この際、上記走査パルスは、順次走査にて行電極対に印加される。
【００１１】
ＰＤＰ７は、列電極ドライバ６から画素データパルスが印加されている間に行電極ドライバ１３から走査パルスが印加されると、この印加された画素データパルスに対応した電荷がＰＤＰ７に蓄積される。この時、例えば論理「１」に対応した画素データパルスが印加された列電極と、走査パルスが印加された行電極対との交差部に発光が生じる。なお、かかる交差部が、ＰＤＰ７の画面上における各画素に相当する。その後、行電極ドライバ１３から維持パルスが印加されると、維持パルスが印加されるパルス数に応じた時間だけ上記の発光状態が維持されるのである。
【００１２】
次に、上記駆動装置の動作の一実施例を図２を参照しながら説明する。
図２は、メモリ５１，５２への書込み及び読出しと、ＰＤＰ７に表示される画素データとを示す図である。
制御回路１２は、自走クロック信号発生回路１１から入力される自走クロック信号ＣをスイッチＳＷ１，ＳＷ２とメモリ制御回路９とに供給し、スイッチＳＷ１，ＳＷ２の各々は、例えば自走クロックＣの２周期毎に交互に接点「０」と接点「１」とが切り替えられる。すなわち、データ処理回路４がスイッチＳＷ１の接点「１」を介してメモリ５１に接続されるとき、メモリ５２はスイッチＳＷ２の接点「０」を介して列電極ドライバ６に接続され、一方、データ処理回路４がスイッチＳＷ１の接点「０」を介してメモリ５２に接続されるとき、メモリ５１はスイッチＳＷ２の接点「１」を介して列電極ドライバ６に接続されるのである。
【００１３】
このように、メモリ制御回路９は、自走クロックの２周期毎に、各メモリ５１，５２の書込みモードと読出しモードとを交互に設定し、メモリ５１は、スイッチＳＷ１の接点「１」を介してデータ処理回路４に接続されるとき、書き込みモードとなり、一方、メモリ５２は、スイッチＳＷ２の接点「０」を介して列電極ドライバ６に接続されるとき、読み出しモードとなる。逆に、メモリ５１は、スイッチＳＷ２の接点「１」を介して列電極ドライバ６に接続されるとき、読み出しモードになり、メモリ５２は、スイッチＳＷ１の接点「０」を介してデータ処理回路４に接続されるとき、書き込みモードになる。図２に、スイッチＳＷ１，ＳＷ２の接続状態と、上記メモリ５１，５２の書込み及び読出しのモードとを示す。
【００１４】
このようにモードが設定された時の各メモリ５１，５２へのデータの書込み動作について図２を参照しながら説明する。
Ａ／Ｄ変換器３でサンプリングされた映像信号は、１画素毎の画素データ（ａ）になり、画像データ処理回路４に送られて偽輪郭処理などが施されて、メモリ５１，５２に書き込まれることになる。また、同期信号分離回路８にて、Ａ／Ｄ変換器３でサンプリングされた映像信号から、１フィールド毎の同期信号（ｂ）が検出される。
【００１５】
一方、制御回路１２は、自走クロック信号Ｃ（図２の（ｃ））を各スイッチＳＷ１，ＳＷ２とメモリ制御回路９とに供給している。従って、時刻ｔ０にて自走クロックＣ１により画像データ処理回路４がメモリ５１に接続されて書込みモードになると、メモリ制御回路９は、自走クロックＣ１を発した直後に検出される映像信号の同期信号Ｓ１に応じて書込みイネーブル信号（ｆ）をメモリ５１に向けて発するので、メモリ５１には検出された映像信号の同期信号Ｓ１と対応する１フィールド分の画素データａ２が図２（ｉ）に示すように書き込まれるのである。
【００１６】
メモリ制御回路９は、自走クロックＣ１に応じてメモリ５１のアドレスを制御し、また、入力画素データの書込みをサンプリングするタイミングをデータ処理回路４に送ることによって、例えばテレビジョン画面を複数分割する場合に小画面に入力される画素データを縮小画として書き込むことができる。
なお、メモリ５１が画素データの書込みモードにあるとき、メモリ５２は画素データの読出しモードにある。
【００１７】
次に、メモリ５１からの読出しについて説明する。
時刻ｔ１にて自走クロックＣ３が発せられると、画像データ処理回路４はメモリ５２に接続され、メモリ５１は列電極ドライバ６に接続され、メモリ５１は読出しモードに入る。メモリ５１の読出しモードにおいて、メモリ制御回路９は、読出しアドレスをメモリ５１に出力する。メモリ５１から読み出されるデータは、直前の書込みモードで書き込まれた１フィールド分の画素データａ２であり、自走クロックＣ３に応じて順次読み出されて画素駆動データとして列電極ドライバ６に供給される。本実施例においては、上記読出しモードの間に２回の自走クロックＣ３， Ｃ４の発生があるので、読出しモードの間に画素データａ２は２回連続して読み出される。
【００１８】
なお、メモリ５１が画素データの読出しモードにあるとき、メモリ５２は次なる画素データの書込みモードにあり、メモリ５１の場合と同様にして画素データａ４をメモり５２に書き込む。
このようにして、２つのメモリは、自走クロック信号により交互に書き込みモードと読み出しモードとに入り、チャンネルが変更されるまで、２つのメモリ５１，５２に対して交互に１フィールド分の画素データの書込みと読出しとが行われる。
【００１９】
次に、受信チャンネルをチャンネルＡからチャンネルＢに切り替えると、自走クロック信号に対する映像信号の同期信号の位相は変化するが、メモリ５１，５２に対する画素データの書込み及び読出しは、引き続き自走クロック信号Ｃに応じて途切れることなく行われる。すなわち、チャンネルを切り換えた瞬間においても、画素データの書き込み及び読み出しの基準パルスとしての自走クロックが一定間隔で供給されて画素データが書き込まれて読み出されるので、画面においてチャンネル切り換え時に表示される画像の乱れが防止される。
【００２０】
なお、上記実施例において、スイッチＳＷ１，ＳＷ２の切替は、自走クロックの２周期毎に行ったが、自走クロックの３周期毎に行うこともできる。或いは、自走クロックの連続する２周期においてメモリ５１を書込みモードとし且つメモリ５２を読出しモードとするとともに、次の連続する３周期においてメモリ５１を読出しモードとし且つメモリ５２を書込みモードとするように、スイッチＳＷ１，ＳＷ２の各々を切り替えることもできる。
【図面の簡単な説明】
【図１】本発明によるディスプレイパネルの駆動装置の一実施例を示す構成図である。
【図２】図１の駆動装置の動作を説明する波形図である。
【符号の説明】
２ テレビジョン信号受信回路
３ Ａ／Ｄ変換器
６ 表示駆動手段
７ ディスプレイパネル
８ 同期信号分離回路
１１ 自走クロック信号発生手段
１２ 制御手段
５１，５２ メモリ
【発明が属する技術分野】
本発明は、プラズマディスプレイパネル（ＰＤＰ）等のディスプレイパネルの駆動装置に関する。
【０００２】
【従来の技術】
ＰＤＰ等のマトリクス表示方式の表示装置では、サブフィールド法を用いて中間調表示を行うため、表示用のメモリとして２つのフィールドメモリを用い、１フィールド分の画素データを、一方のメモリから読み出して表示駆動を行っている間に他方のメモリにさらなる画素データを書き込み、一方のメモリからの画素データの読み出しの終了後に他方のメモリから画素データを読み出して表示駆動を行うとともに他方のメモリにさらなる次の画素データを書き込むという動作を繰り返している。すなわち、読み出し側のメモリと書き込み側のメモリを１フィールド毎に切り換えている。
【０００３】
【発明が解決しようとする課題】
ところで、特公平７−４８８３４号に開示されるように、自動的にチャンネルを変え、しかも１画面上に複数の放送局の画像を映してチャンネルの選局を容易にするチャンネルガイド機能がＴＶ受像機などに採り入れられている。
ところで、マトリクス表示方式のプラズマディスプレイ装置では、映像信号の同期信号を基準にして発光表示に必要な各種パルスが生成されて画像の表示駆動が行われる。そこで、チャンネルガイド機能等の選局のために短時間のうちに次々とチャンネルを複数切り換えて１の画面に複数の画像を表示させる場合、チャンネル毎に同期信号の発生タイミングがバラバラであると、短時間のうちに画像表示用の各種パルスの発生タイミングを映像信号の同期信号と整合させる必要があった。従って、かかる各種パルスの発生タイミングが僅かでも同期信号に対してずれると、画面に表示される画像の画質が損なわれるという問題が生じていた。
【０００４】
本発明の目的は、上記の問題を解決するために、チャンネル選局時においても画面の表示画像に乱れが生じないディスプレイパネルの駆動装置を提供するものである。
【０００５】
【課題を解決するための手段】
本発明のディスプレイパネルの駆動装置は、テレビジョン放送波を受信して映像信号を生成すると共に指令に応じて受信局を変更できるテレビジョン信号受信回路と、前記映像信号より同期信号を検出する同期信号分離回路と、前記映像信号をサンプリングして１画素毎に対応した画素データを得るＡ／Ｄ変換器と、少なくとも１フィールド分の画素データを記憶する容量を持つ第１及び第２のメモリと、自走クロック信号を発生する自走クロック信号発生手段と、１フィールド分の画素データを、前記第１及び第２のメモリに交互に書き込むとともに書き込まれた１フィールド分の画素データを前記第１及び第２のメモリから交互に読み出すように前記第１及び第２を制御する制御手段と、前記第１及び第２のメモリから読み出される画素データに基づいてディスプレイパネルを駆動する表示駆動手段とを備え、前記制御手段は、前記メモリの各々の書込みと読出しとを前記自走クロック信号の発生周期の２倍以上の長さとなる時間毎に前記自走クロック信号に同期して切り換え、前記メモリを読出しから書込みに切り替えた直後に検出される前記同期信号に応じて１フィールド分の画素データをメモリに書き込み、前記制御手段は、前記自走クロック信号に同期して書き込まれた画素データを読み出して前記表示駆動手段に供給するものである。
【０００６】
【発明の実施の形態】
以下、本発明の実施例のプラズマディスプレイパネルの駆動装置について、図面を参照しながら説明する。
図１は、本発明の実施例のプラズマディスプレイパネルの駆動装置の構成図を示すものである。図１において、１は、テレビジョン放送の電波信号を受信するアンテナであり、テレビジョン信号受信回路２は、アンテナ１で受信された電波信号より指定された放送局の信号を復調して映像信号として出力する。Ａ／Ｄ変換器３は、受信回路２より入力される映像信号をサンプリングしディジタルビデオ信号にアナログ・ディジタル変換して１画素毎の画素データＤを得るものである。画像データ処理回路４は、Ａ／Ｄ変換器から入力される画素データに対して画像処理を行うものであり、例えば画素データのビット数を減らして疑似中間表示を実現し、且つ偽輪郭を補償した画素データを生成する偽輪郭処理回路等から構成される。画像データ処理回路４には、スイッチＳＷ１が接続され、スイッチＳＷ１は、画像データ処理回路４を選択的にメモり５１，５２に接続する。
【０００７】
メモリ５１，５２は、少なくとも１フィールド分の画素データを記憶できる記憶容量を有する。列電極ドライバ６は、スイッチＳＷ２を介してメモり５１，５２に接続され、上記メモリ５１，５２から読み出されてくる１フィールド分の画素データをビット毎に分離し、そのビットの論理値「１」及び「０」各々に対応した電圧値を有する画素データパルスを発生してプラズマディスプレスパネル（ＰＤＰ）７の列電極に印加する。
【０００８】
同期信号分離回路８は、テレビジョン信号受信回路２より出力される映像信号より同期信号を検出するものである。メモリ制御回路９は、メモリ５１，５２に対する画素データの書き込み及び読み出しの制御を行う。操作手段１０は、複数分割されたマルチ画面モードの設定・解除を行うものである。
自走クロック発生回路１１は、映像信号の同期信号と同一の周波数を有し且つ映像信号の同期信号の発生タイミングとは無相関の自走クロック信号を発生するものである。
【０００９】
制御回路１２は、メモリ制御回路９を含み、受信回路２と、Ａ／Ｄ変換器３と、画像データ処理回路４と、スイッチＳＷ１，ＳＷ２と、同期信号分離回路８と、操作手段１０と、自走クロック発生回路１１とに接続され、受信回路２とＡ／Ｄ変換器３と画像データ処理回路４とに対しては、同期信号分離回路８にて検出される映像信号の同期信号に基づきデータ処理を実行する際のクロック信号を供給する。また、制御回路１２は、自走クロック信号発生回路１１から入力される自走クロック信号により、スイッチＳＷ１，ＳＷ２とメモリ制御回路９とを制御するとともに、入力された自走クロック信号に基づき、行電極ドライバ１３に画像表示に必要なリセットタイミング信号、走査タイミング信号、維持タイミング信号、及び消去タイミング信号を生成して供給する。
【００１０】
行電極ドライバ１３は、これらの各種のタイミング信号に応じて、残留電荷量を初期化するためのリセットパルス、画素データを書き込むための走査パルス、放電発光状態を維持するための維持パルス、放電発光を停止させるための消去パルスを生成し、これらのパルスをＰＤＰ７の行電極対に印加する。この際、上記走査パルスは、順次走査にて行電極対に印加される。
【００１１】
ＰＤＰ７は、列電極ドライバ６から画素データパルスが印加されている間に行電極ドライバ１３から走査パルスが印加されると、この印加された画素データパルスに対応した電荷がＰＤＰ７に蓄積される。この時、例えば論理「１」に対応した画素データパルスが印加された列電極と、走査パルスが印加された行電極対との交差部に発光が生じる。なお、かかる交差部が、ＰＤＰ７の画面上における各画素に相当する。その後、行電極ドライバ１３から維持パルスが印加されると、維持パルスが印加されるパルス数に応じた時間だけ上記の発光状態が維持されるのである。
【００１２】
次に、上記駆動装置の動作の一実施例を図２を参照しながら説明する。
図２は、メモリ５１，５２への書込み及び読出しと、ＰＤＰ７に表示される画素データとを示す図である。
制御回路１２は、自走クロック信号発生回路１１から入力される自走クロック信号ＣをスイッチＳＷ１，ＳＷ２とメモリ制御回路９とに供給し、スイッチＳＷ１，ＳＷ２の各々は、例えば自走クロックＣの２周期毎に交互に接点「０」と接点「１」とが切り替えられる。すなわち、データ処理回路４がスイッチＳＷ１の接点「１」を介してメモリ５１に接続されるとき、メモリ５２はスイッチＳＷ２の接点「０」を介して列電極ドライバ６に接続され、一方、データ処理回路４がスイッチＳＷ１の接点「０」を介してメモリ５２に接続されるとき、メモリ５１はスイッチＳＷ２の接点「１」を介して列電極ドライバ６に接続されるのである。
【００１３】
このように、メモリ制御回路９は、自走クロックの２周期毎に、各メモリ５１，５２の書込みモードと読出しモードとを交互に設定し、メモリ５１は、スイッチＳＷ１の接点「１」を介してデータ処理回路４に接続されるとき、書き込みモードとなり、一方、メモリ５２は、スイッチＳＷ２の接点「０」を介して列電極ドライバ６に接続されるとき、読み出しモードとなる。逆に、メモリ５１は、スイッチＳＷ２の接点「１」を介して列電極ドライバ６に接続されるとき、読み出しモードになり、メモリ５２は、スイッチＳＷ１の接点「０」を介してデータ処理回路４に接続されるとき、書き込みモードになる。図２に、スイッチＳＷ１，ＳＷ２の接続状態と、上記メモリ５１，５２の書込み及び読出しのモードとを示す。
【００１４】
このようにモードが設定された時の各メモリ５１，５２へのデータの書込み動作について図２を参照しながら説明する。
Ａ／Ｄ変換器３でサンプリングされた映像信号は、１画素毎の画素データ（ａ）になり、画像データ処理回路４に送られて偽輪郭処理などが施されて、メモリ５１，５２に書き込まれることになる。また、同期信号分離回路８にて、Ａ／Ｄ変換器３でサンプリングされた映像信号から、１フィールド毎の同期信号（ｂ）が検出される。
【００１５】
一方、制御回路１２は、自走クロック信号Ｃ（図２の（ｃ））を各スイッチＳＷ１，ＳＷ２とメモリ制御回路９とに供給している。従って、時刻ｔ０にて自走クロックＣ１により画像データ処理回路４がメモリ５１に接続されて書込みモードになると、メモリ制御回路９は、自走クロックＣ１を発した直後に検出される映像信号の同期信号Ｓ１に応じて書込みイネーブル信号（ｆ）をメモリ５１に向けて発するので、メモリ５１には検出された映像信号の同期信号Ｓ１と対応する１フィールド分の画素データａ２が図２（ｉ）に示すように書き込まれるのである。
【００１６】
メモリ制御回路９は、自走クロックＣ１に応じてメモリ５１のアドレスを制御し、また、入力画素データの書込みをサンプリングするタイミングをデータ処理回路４に送ることによって、例えばテレビジョン画面を複数分割する場合に小画面に入力される画素データを縮小画として書き込むことができる。
なお、メモリ５１が画素データの書込みモードにあるとき、メモリ５２は画素データの読出しモードにある。
【００１７】
次に、メモリ５１からの読出しについて説明する。
時刻ｔ１にて自走クロックＣ３が発せられると、画像データ処理回路４はメモリ５２に接続され、メモリ５１は列電極ドライバ６に接続され、メモリ５１は読出しモードに入る。メモリ５１の読出しモードにおいて、メモリ制御回路９は、読出しアドレスをメモリ５１に出力する。メモリ５１から読み出されるデータは、直前の書込みモードで書き込まれた１フィールド分の画素データａ２であり、自走クロックＣ３に応じて順次読み出されて画素駆動データとして列電極ドライバ６に供給される。本実施例においては、上記読出しモードの間に２回の自走クロックＣ３， Ｃ４の発生があるので、読出しモードの間に画素データａ２は２回連続して読み出される。
【００１８】
なお、メモリ５１が画素データの読出しモードにあるとき、メモリ５２は次なる画素データの書込みモードにあり、メモリ５１の場合と同様にして画素データａ４をメモり５２に書き込む。
このようにして、２つのメモリは、自走クロック信号により交互に書き込みモードと読み出しモードとに入り、チャンネルが変更されるまで、２つのメモリ５１，５２に対して交互に１フィールド分の画素データの書込みと読出しとが行われる。
【００１９】
次に、受信チャンネルをチャンネルＡからチャンネルＢに切り替えると、自走クロック信号に対する映像信号の同期信号の位相は変化するが、メモリ５１，５２に対する画素データの書込み及び読出しは、引き続き自走クロック信号Ｃに応じて途切れることなく行われる。すなわち、チャンネルを切り換えた瞬間においても、画素データの書き込み及び読み出しの基準パルスとしての自走クロックが一定間隔で供給されて画素データが書き込まれて読み出されるので、画面においてチャンネル切り換え時に表示される画像の乱れが防止される。
【００２０】
なお、上記実施例において、スイッチＳＷ１，ＳＷ２の切替は、自走クロックの２周期毎に行ったが、自走クロックの３周期毎に行うこともできる。或いは、自走クロックの連続する２周期においてメモリ５１を書込みモードとし且つメモリ５２を読出しモードとするとともに、次の連続する３周期においてメモリ５１を読出しモードとし且つメモリ５２を書込みモードとするように、スイッチＳＷ１，ＳＷ２の各々を切り替えることもできる。
【図面の簡単な説明】
【図１】本発明によるディスプレイパネルの駆動装置の一実施例を示す構成図である。
【図２】図１の駆動装置の動作を説明する波形図である。
【符号の説明】
２ テレビジョン信号受信回路
３ Ａ／Ｄ変換器
６ 表示駆動手段
７ ディスプレイパネル
８ 同期信号分離回路
１１ 自走クロック信号発生手段
１２ 制御手段
５１，５２ メモリ
Claims (2)
- テレビジョン放送波を受信して映像信号を生成すると共に指令に応じて受信局を変更できるテレビジョン信号受信回路と、
前記映像信号より同期信号を検出する同期信号分離回路と、
前記映像信号をサンプリングして１画素毎に対応した画素データを得るＡ／Ｄ変換器と、
少なくとも１フィールド分の画素データを記憶する容量を持つ第１及び第２のメモリと、
自走クロック信号を発生する自走クロック信号発生手段と、
１フィールド分の画素データを、前記第１及び第２のメモリに交互に書き込むとともに書き込まれた１フィールド分の画素データを前記第１及び第２のメモリから交互に読み出すように前記第１及び第２を制御する制御手段と、
前記第１及び第２のメモリから読み出される画素データに基づいてディスプレイパネルを駆動する表示駆動手段とを備え、
前記制御手段は、前記メモリの各々の書込みと読出しとを前記自走クロック信号の発生周期の２倍以上の長さとなる時間毎に前記自走クロック信号に同期して切り換え、前記メモリを読出しから書込みに切り替えた直後に検出される前記同期信号に応じて１フィールド分の画素データをメモリに書き込み、
前記制御手段は、前記自走クロック信号に同期して書き込まれた画素データを読み出して前記表示駆動手段に供給することを特徹とするディスプレイパネルの駆動装置。 - 前記自走クロック信号は、前記映像信号の同期信号と同一の周期を有することを特徴とする請求項１記載のディスプレイパネルの駆動装置。
Priority Applications (2)
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|---|---|---|---|
| JP08480498A JP3611444B2 (ja) | 1998-03-31 | 1998-03-31 | ディスプレイパネルの駆動装置 |
| US09/274,476 US6335728B1 (en) | 1998-03-31 | 1999-03-23 | Display panel driving apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08480498A JP3611444B2 (ja) | 1998-03-31 | 1998-03-31 | ディスプレイパネルの駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284931A JPH11284931A (ja) | 1999-10-15 |
| JP3611444B2 true JP3611444B2 (ja) | 2005-01-19 |
Family
ID=13840909
Family Applications (1)
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