JP4653615B2 - 表示装置及びそれを用いた電子機器 - Google Patents

Description

本発明は、デジタル階調方式の表示装置及びそれを用いた電子機器に関する。特に、有機エレクトロルミネッセンス（ＥＬ）等の自発光材料を用いた時間階調方式の表示装置及びそれを用いた電子機器に関する。

近年、フラットパネルディスプレイ（ＦＰＤ）として、アクティブマトリクス型半導体表示装置が市場を賑わしている。特に、液晶表示装置（ＬＣＤ）に替わるフラットパネルディスプレイとして、有機ＥＬ等の自発光材料を用いた自発光型のアクティブマトリクス型表示装置が注目を集めており、活発な研究開発が行われている。

アクティブマトリクス型表示装置では、各画素の明るさを連続的に変化させるアナログ階調と、各画素の明るさを離散的に変化させるデジタル階調が知られている。アナログ階調は、例えば、各画素に割り当てられたＥＬ素子等の発光素子に印加する電圧を連続的に変え、発光素子の明るさを連続的に変えることによって実現される。デジタル階調には、各画素に複数の面積の異なる発光素子（またはサブ画素）を割り当て、発光させる発光素子の組合せを変えることで各画素の明るさを変える面積階調や、各画素に割り当てる発光素子は一つであるが、１フレーム期間（１画像を表示する期間）における発光素子の点灯時間を離散的に変えることで各画素の明るさを変える時間階調がある。また、各画素に赤（Ｒ）、緑（Ｇ）または青（Ｂ）のフィルタを用いることでカラー表示を行うことも広くなされている。

面積階調では、各画素に複数のサブ画素が割り当てられる。例えばｋ個のサブ画素Ｅ_１、Ｅ_２、．．．Ｅ_ｋを一つの画素に割り当てる場合（表示ビット数ｋという）、各サブ画素Ｅ_１、Ｅ_２、．．．Ｅ_ｋの面積が、最小のサブ画素の面積をＥ_０としたとき、Ｅ_１＝１×Ｅ_０、Ｅ_２＝２×Ｅ_０、．．．、Ｅ_ｋ＝２^ｋ−１×Ｅ_０となるように設計すると、これらの組合せを変えることでＥ_０に相当する明るさを最小単位として２^ｋ階調で各画素の明るさを変えることができる。

時間階調では、１フレーム期間は複数（例えばｋ個）のサブフレーム期間Ｓ_１、Ｓ_２、．．．、Ｓ_ｋに分割される。各サブフレーム期間Ｓ_１、Ｓ_２、．．．、Ｓ_ｋにおける点灯期間Ｔ_１、Ｔ_２、．．．、Ｔ_ｋを、例えば最小の点灯期間をＴ_０として、Ｔ_１＝１×Ｔ_０、Ｔ２＝２×Ｔ_０、．．．、Ｔ_ｋ＝２^ｋ−１×Ｔ_０（Ｔ_１〜Ｔ_ｎの合計は１フレーム期間より小さい）のように定めると、それらの組合せを変える（即ち、各点灯期間における各画素の点灯／非点灯を選択する）ことでＴ_０に相当する明るさを最小単位として２^ｋ階調で各画素の明るさを変えることができる。

このような時間階調方式の表示装置では、入力されるビデオデータ（またはデジタル映像信号）を時間階調用にフォーマット変換し、フォーマット変換したビデオデータを適切なタイミングで表示パネルに供給するための制御回路（パネルコントローラ）が必要である（特許文献１参照）。そのようなパネルコントローラを備えた時間階調方式の表示装置の一例を図１に示す。

図１の表示装置１は、表示パネル２と、パネルコントローラ３とを有し、ビデオ信号はパネルコントローラ３に入力される。パネルコントローラ３は、入力されるビデオデータを時間階調用にフォーマット変換するフォーマット変換部４と、フォーマット変換部４でフォーマット変換されたビデオデータを記憶する第１のビデオメモリ５及び第２のビデオメモリ６と、第１のビデオメモリ５及び第２のビデオメモリ６に記憶したビデオデータを読み出して表示パネル２に送信する表示制御部７とを備えている。フォーマット変換部４はトライステートバッファ８、トライステートバッファ９を介して第１のビデオメモリ５及び第２のビデオメモリ６に接続され、表示制御部７はセレクタ１０を介して第１のビデオメモリ５及び第２のビデオメモリ６に接続されている。また、フォーマット変換部４と表示制御部７は同期して動作可能なように互いに接続されている。

このパネルコントローラ３は、あるフレーム期間ではフォーマット変換部４で変換したビデオデータを第１のビデオメモリ５に書き込むとともに、第２のビデオメモリ６に格納されたフォーマット変換済みビデオデータを表示制御部７へ読み出して表示パネル２に送り、次のフレーム期間では逆に第２のビデオメモリ６にビデオデータの書き込みを行うとともに、第１のビデオメモリ５からビデオデータの読み出しを行って表示パネル２に送信し、これらの動作を交互に繰り返す。即ち、第１のビデオメモリ５及び第２のビデオメモリ６は、フレーム毎に交互に役割を切り換えて用いられる。第１のビデオメモリ５及び第２のビデオメモリ６としてはＳＲＡＭを好適に用いることができる。

しかしながら、近年、表示パネルの大型化などに伴いビデオデータの情報量が増加する傾向にあり、１フレーム分のビデオデータが１つのＳＲＡＭに収まらない場合がある。これに対処するには、第１のビデオメモリ５及び第２のビデオメモリ６の各々に複数のＳＲＡＭを用いる必要があるが、製品の小型化及びコスト削減のためには好ましくない。

一方、ＥＬ素子等の発光素子は長時間の点灯によって劣化する。そのためＥＬ素子を用いた表示装置を長期間使用すると、各ＥＬ素子の劣化の程度に応じてＥＬ素子の輝度特性にばらつきが生じ得る。つまり、劣化したＥＬ素子と劣化していないＥＬ素子とでは、同じ電圧を印加しても、その輝度に差が生ずる。

そのような輝度ムラの発生を防止するため、各画素のＥＬ素子の点灯時間をビデオデータ信号を定期的にサンプリングすることによって検出し、その検出値の累積と、あらかじめ記憶してあるＥＬ素子の輝度特性の経時変化のデータとを参照して、ＥＬ素子の劣化した画素を駆動するためのビデオデータ信号をＥＬ素子の劣化を補償するように補正する劣化補償回路を用いたものがある（特許文献２参照）。

このような劣化補償回路の一例を図２のブロック図に示す。図２の劣化補償回路２０は、カウンタ部２１、記憶回路部２２、信号補正部２３からなる。カウンタ部２１はカウンタ１２を有し、記憶回路部２２は揮発性メモリ１３及び不揮発性メモリ１４を有し、信号補正部２３は補正回路１５及び補正データ格納部１６を有している。この劣化補償回路２０では、補正前のビデオデータである第１の映像信号１１ＡにおけるＥＬ素子の劣化した画素を駆動するビデオデータが、信号補正部２３によって補正され、補正後のビデオデータである第２の映像信号１１Ｂとして表示装置１７に供給される。

詳述すると、この劣化補償回路２０では、定期的に（例えば１秒毎に）第１の映像信号１１Ａをサンプリングし、その信号より、各画素での点灯、非点灯をカウンタ１２がカウントする。ここでカウントされた各画素における点灯回数即ち累積点灯時間は、順次、記憶回路部２２に記憶される（以下、累積時間データという）。この点灯回数は累積していくことから、記憶回路部は不揮発性メモリを用いて構成するのが望ましいが、不揮発性メモリは一般的にその書き込みの回数が限られているため、図２の装置では、表示装置１７の動作中は揮発性メモリ１３を用いて記憶を行い、一定時間毎に（例えば１時間毎、あるいは電源のシャットダウン時など）不揮発性メモリ１４に書き込むようにしている。電源シャットダウン時には揮発性メモリ１３の内容は失われるが、その後再度電源を投入する際には、不揮発性メモリ１４から揮発性メモリ１３に累積時間データが読み出され、継続してＥＬ素子の点灯時間の累積カウントが行われる。

また、信号補正部２３の補正データ格納部１６には、ＥＬ素子の輝度特性の経時変化データが、映像信号補正用のマップとしてあらかじめ格納されている。補正回路１５は、この映像信号補正用マップと、揮発性メモリ１３から読み出した各画素の累積点灯時間とを参照し、累積点灯時間から推測される各画素の劣化の程度に合わせて各画素のデジタル映像信号（画素データ）を増減することで、入力された第１の映像信号１１Ａの補正を行う。

このような劣化補償回路２０において、ビデオデータの情報量が増大すると、カウンタ１２、揮発性メモリ１３、不揮発性メモリ１４及び補正回路１５等の間のデータ転送量が増え、これらデバイスへのアクセスがより頻繁になされることとなる。そのため、これらのデバイス（特にメモリ）として高速動作可能なものが必要となり、コスト増大につながる。
特開２００４−１６３９１９号公報 特開２００２−１７５０４１号公報

本発明は上記のような従来技術の問題点を解決するためになされたものであり、本発明の第１の目的は、ビデオデータのフォーマット変換用パネルコントローラを有するデジタル階調方式の表示装置において、表示パネルの大型化などにより入力ビデオデータの情報量が増大しても、パネルコントローラで使用されるビデオメモリの容量増大を防止し、小型でアクセス速度の遅い、低コスト且つ低消費電力のメモリの使用を可能とすることである。

本発明の第２の目的は、発光素子の劣化を補償する劣化補償回路を有する表示装置において、表示パネルの大型化などにより入力ビデオデータの情報量が増大しても、劣化補償回路内で使用されるメモリとして、小型でアクセス速度の遅い、低コスト且つ低消費電力のメモリの使用を可能とすることである。

上記課題を解決するために、本発明によると、複数の画素を有する表示パネルと、入力されたビデオデータを所定のデジタル階調で表示するためのデータにフォーマット変換して表示パネルに供給するパネルコントローラとを有し、パネルコントローラは、第１及び第２のビデオメモリと、入力ビデオデータをフレーム単位でフォーマット変換して、フォーマット変換されたビデオデータを第１のビデオメモリまたは第２のビデオメモリに交互に書き込むフォーマット変換部と、第１のビデオメモリまたは第２のビデオメモリに格納されたフォーマット変換されたビデオデータを読み出し、表示パネルへと送信する表示制御部とを有し、表示パネルの複数の画素は第１〜第ｎ画素領域（ｎ≧２）に分割されており、各フレーム期間において、フォーマット変換部は第１〜第ｎ画素領域の選択された一つに対するビデオデータをフォーマット変換して第１及び第２のビデオメモリの一方に書き込み、表示制御部は前のフレーム期間において第１及び第２のビデオメモリの他方に書き込まれた第１〜第ｎ画素領域の一つに対するフォーマット変換されたビデオデータを読み出して表示パネルへと送信することを特徴とする表示装置が提供される。

好適には、各フレーム期間においてフォーマット変換部によってビデオデータのフォーマット変換がなされる画素領域は、第１、第２、．．．、第ｎ画素領域の順に選択され、第ｎ画素領域の次は第１画素領域に戻る（即ち、第１〜第ｎ画素領域から循環的に選択される）ものとすることができる。上記ｎは例えば２とすることができる。

各フレーム期間において、表示制御部は、第１または第２のビデオメモリからビデオデータが読み出されない画素領域に属する各画素のビデオデータを所定の値に固定することができる。或いは、各フレーム期間において、表示制御部は、第１または第２のビデオメモリからビデオデータが読み出されない画素領域に属する各画素のビデオデータを、その画素の周囲に位置する第１または第２のビデオメモリからビデオデータが読み出された画素領域に属する画素のビデオデータを統計処理した結果から定めることもできる。

本発明の別の側面に基づくと、複数の画素を有する表示パネルと、各画素の発光素子の劣化を補償するべく入力されたビデオデータを補正する劣化補償回路と、劣化補償回路からのビデオデータを所定のデジタル階調で表示するためのデータにフォーマット変換して表示パネルに供給するパネルコントローラとを有し、パネルコントローラは、第１及び第２のビデオメモリと、劣化補償回路からのビデオデータをフレーム単位でフォーマット変換して、フォーマット変換されたビデオデータを第１のビデオメモリまたは第２のビデオメモリに交互に書き込むフォーマット変換部と、第１のビデオメモリまたは第２のビデオメモリに格納されたフォーマット変換されたビデオデータを読み出し、表示パネルへと送信する表示制御部とを有し、表示パネルの複数の画素は第１〜第ｎ画素領域（ｎ≧２）に分割されており、劣化補償回路は、各フレーム期間において、１フレーム分のビデオデータのうち第１〜第ｎ画素領域の選択された一つに対するビデオデータを補正して補正ビデオデータを生成し、パネルコントローラのフォーマット変換部は、劣化補償回路によって生成された補正ビデオデータをフォーマット変換して、第１のビデオメモリまたは第２のビデオメモリに書き込むことを特徴とする表示装置が提供される。

好適には、各フレーム期間において劣化補償回路によってビデオデータの補正がなされる画素領域は、第１、第２、．．．、第ｎ画素領域の順に選択され、第ｎ画素領域の次は第１画素領域に戻る（即ち、第１〜第ｎ画素領域から循環的に選択される）ものとすることができる。上記ｎは例えば２とすることができる。

劣化補償回路は、各画素の累積点灯時間を検出するカウンタ部と、累積点灯時間を記憶する記憶回路部と、記憶回路部に記憶された累積点灯時間に応じてビデオデータを補正する信号補正部とを有し、信号補正部は、発光素子の輝度特性の経時変化に基づく補正データを格納した補正データ格納部と、補正データ格納部に格納された補正データを用いてビデオデータに所定の演算を施して補正ビデオデータを生成する演算回路と、各フレーム期間においてビデオデータの補正がなされる画素領域に属する画素の累積点灯時間を記憶回路部から読み出して補正データ格納部にアクセスするためのアドレスに変換するアドレス変換部とを有し、補正データ格納部はアドレスに応じた補正データを演算回路へ出力するものとすることができる。

好適には、各フレーム期間において、劣化補償回路は第１〜第ｎ画素領域の選択された一つに対する補正ビデオデータをパネルコントローラへ出力する。その場合、信号補正部は、演算回路の入力に接続されたラッチを更に有し、ビデオデータはラッチを介して演算回路に入力され、該ラッチは、各フレーム期間において補正される第１〜第ｎ画素領域の選択された一つに対するビデオデータをサンプリングして演算回路へ入力するものとすることができる。また、カウンタ部は加算器と、加算器の入力端に接続されたラッチとを有し、各フレーム期間において、第１〜第ｎ画素領域の選択された一つに対する補正ビデオデータが演算回路からカウンタ部のラッチへ送られ、このカウンタ部のラッチは、定期的に補正ビデオデータをサンプリングして加算器へ送り、加算器は、補正ビデオデータが加算器へ送られている画素領域に属する画素の累積点灯時間を記憶回路部から読み出して、読み出した累積点灯時間に補正ビデオデータを加算して累積点灯時間を更新するものとするとよい。

別の方法として、各フレーム期間において、劣化補償回路が第１〜第ｎ画素領域の選択された一つに対する補正ビデオデータと、他の画素領域に対する非補正ビデオデータとをパネルコントローラへ出力するようにすることもできる。その場合、信号補正部は、演算回路と補正データ格納部との間に設けられたセレクタを更に有し、該セレクタは２つの入力端と１つの出力端を有し、出力端は補正回路の入力端に接続され、２つの入力端の一方は補正データ格納部の出力端に接続され、２つの入力端の他方には所定の値が入力され、該セレクタは、各フレーム期間において、第１〜第ｎ画素領域の選択された一つに対するビデオデータが演算回路に入力されているときは、補正データ格納部に格納された補正データが演算回路に入力されるようにし、他の画素領域のビデオデータが演算回路に入力されているときは、所定の値が演算回路に入力されるようにし、該所定の値は、該所定の値を用いて演算回路がビデオデータに演算を施しても、ビデオデータを変化させない値であるものとすることができる。

また好適には、カウンタ部が加算器と、該加算器の入力端に接続されたラッチとを有し、各フレーム期間において、第１〜第ｎ画素領域の選択された一つに対する補正ビデオデータと他の画素領域に対する非補正ビデオデータが演算回路からカウンタ部のラッチへ送られ、カウンタ部のラッチは、定期的に第１〜第ｎ画素領域の選択された一つに対する補正ビデオデータをサンプリングして加算器へ送り、加算器は、補正ビデオデータが加算器へ送られている画素領域に属する画素の累積点灯時間を記憶回路部から読み出して、読み出した累積点灯時間に補正ビデオデータを加算して累積点灯時間を更新することができる。

好適には、上記表示装置は時間階調方式の表示装置からなる。

本発明の更に別の側面に基づくと、上記したような表示装置を有する電子機器が提供される。

本発明による表示装置では、表示パネルの画素を第１〜第ｎ画素領域に分け、フォーマット変換部において、各フレーム期間において第１〜第ｎ画素領域の選択された一つに対するビデオデータをフォーマット変換して第１または第２のビデオメモリに送るようにすることで、第１及び第２のビデオメモリに格納されるビデオデータの量を概ね１／ｎとすることができる。従って、入力ビデオデータの情報量が大きくても小容量の、小型で安価なビデオメモリを用いることが可能となる。

各フレーム期間においてフォーマット変換部によってビデオデータのフォーマット変換がなされる画素領域が、第１、第２、．．．、第ｎ画素領域の順に選択され、第ｎ画素領域の次は第１画素領域に戻るようにすると、これら画素領域を偏りなく使用することができる。ｎを２とすると、第１画素領域に対するビデオデータと第２画素領域に対するビデオデータがフレーム毎に交互にフォーマット変換されて第１または第２のビデオメモリに書き込まれ、第１及び第２のビデオメモリに格納されるビデオデータの量を概ね半分とすることができる。

各フレーム期間において、表示制御部は、第１または第２のビデオメモリからビデオデータが読み出されない画素領域に属する各画素のビデオデータを所定の値に固定とすることが可能であり、それによって表示制御部の負荷を軽くすることができるが、画像のちらつきなどが生じることもある。各フレーム期間において、表示制御部が、第１または第２のビデオメモリからビデオデータが読み出されない画素領域に属する各画素のビデオデータを、その画素の周囲に位置する第１または第２のビデオメモリからビデオデータが読み出された画素領域に属する画素のビデオデータを統計処理した結果から定めるようにすることで、所定の値に固定とした場合に生じ得る画像のちらつきを軽減することができる。

また本発明の別の実施例に基づく自発光型表示装置によると、発光素子の劣化を補償するべく入力されたビデオデータを補正する劣化補償回路が、各フレーム期間において、１フレーム分のビデオデータのうち第１〜第ｎ画素領域の選択された一つに対するビデオデータを補正して補正ビデオデータを生成し、パネルコントローラのフォーマット変換部は、劣化補償回路によって生成された補正ビデオデータをフォーマット変換して第１のビデオメモリまたは第２のビデオメモリに書き込むので、パネルコントローラのビデオメモリに書き込まれるビデオデータ量を１／ｎに軽減することができ、これらビデオメモリを小容量、小型で低コストのものとすることができる。

各フレーム期間において劣化補償回路によってビデオデータの補正がなされる画素領域が、第１、第２、．．．、第ｎ画素領域の順に選択され、第ｎ画素領域の次は第１画素領域に戻るようにすると、これら画素領域を偏りなく使用することができる。ｎを２とすると、第１及び第２画素領域の２つの画素領域に対するビデオデータが交互に補正される。それに応じてパネルコントローラでは、第１画素領域に対するビデオデータと第２画素領域に対するビデオデータがフレーム毎に交互にフォーマット変換されて第１または第２のビデオメモリに書き込まれ、第１及び第２のビデオメモリに格納されるビデオデータの量を概ね半分とすることができる。

劣化補償回路は、好適には、各画素の累積点灯時間を検出するカウンタ部と、累積点灯時間を記憶する記憶回路部と、記憶回路部に記憶された累積点灯時間に応じてビデオデータを補正する信号補正部とを有し、信号補正部は、発光素子の輝度特性の経時変化に基づく補正データを格納した補正データ格納部と、補正データ格納部に格納された補正データを用いてビデオデータに所定の演算を施して補正ビデオデータを生成する演算回路と、各フレーム期間においてビデオデータの補正がなされる画素領域に属する画素の累積点灯時間を記憶回路部から読み出して補正データ格納部にアクセスするためのアドレスに変換するアドレス変換部とを有し、補正データ格納部はアドレスに応じた補正データを演算回路へ出力するものとすることができる。このような劣化補償回路では、各フレーム期間において補正されるビデオデータ量は入力ビデオデータの１／ｎであるため、対応する画素の累積点灯時間が記憶回路部からアドレス変換部へと読み出される回数もそれに応じて少なくなる。従って、記憶回路部としてアクセス速度の遅い、低消費電力で安価なメモリを使用することが可能となる。

各フレーム期間において、劣化補償回路が第１〜第ｎ画素領域の選択された一つに対して生成された補正ビデオデータをパネルコントローラへ出力するようにすると、パネルコントローラ自身がそのビデオメモリに書き込むビデオデータの情報量を減らす機能を有さなくても、パネルコントローラでは劣化補償回路によって補正された１／ｎのビデオデータがフォーマット変換されてビデオメモリに書き込まれることになるので、パネルコントローラのビデオメモリとして小容量、小型で低コストのものを用いることが可能となる。

その場合、好適には、信号補正部は演算回路の入力に接続されたラッチを更に有し、ビデオデータはラッチを介して演算回路に入力される。このラッチを制御して、各フレーム期間において補正される第１〜第ｎ画素領域の選択された一つに対するビデオデータをサンプリングして演算回路へ入力するようにすることにより、第１〜第ｎ画素領域の選択された一つに対するビデオデータが演算回路で補正されて出力されるようにすることができる。

また、各フレーム期間において、第１〜第ｎ画素領域の選択された一つに対する補正ビデオデータを演算回路からカウンタ部の加算器へ送るとともに、その選択された画素領域に属する画素の累積点灯時間を記憶回路部から読み出して加算器へ送り、そこで累積点灯時間と補正ビデオデータを加算して累積点灯時間を更新するようにすると、記憶回路部から加算器へと累積点灯時間を読み出す回数を減らすことができ、記憶回路部としてアクセス速度の遅い、低消費電力で安価なメモリを使用することができる。

別の方法として、各フレーム期間において、劣化補償回路が第１〜第ｎ画素領域の選択された一つに対する補正ビデオデータと、他の画素領域に対する非補正ビデオデータとをパネルコントローラへ出力するようにすることもできる。そのような劣化補償回路は、信号補正部は、演算回路と補正データ格納部との間に設けられたセレクタを更に有し、該セレクタは２つの入力端と１つの出力端を有し、出力端は補正回路の入力端に接続され、２つの入力端の一方は補正データ格納部の出力端に接続され、２つの入力端の他方には所定の値が入力され、該セレクタは、各フレーム期間において、第１〜第ｎ画素領域の選択された一つに対するビデオデータが演算回路に入力されているときは、補正データ格納部に格納された補正データが演算回路に入力されるようにし、他の画素領域のビデオデータが演算回路に入力されているときは、所定の値が演算回路に入力されるようにし、該所定の値は、それを用いて演算回路がビデオデータに演算を施しても、ビデオデータを変化させない値であるものとすることができる。このような構造においても、各フレーム期間において、演算回路において補正されるビデオデータは入力ビデオデータの１／ｎとなる。また、定期的になされる累積点灯時間更新時に実際に累積点灯時間が更新される画素の数も全画素数の１／ｎとなる。従って、ビデオデータ補正に用いられる補正データを補正データ格納部から読み出すためのアドレスを生成するために、記憶回路部に格納された画素の累積点灯時間をアドレス変換部へと読み出す回数が１／ｎに減少するため、記憶回路部としてアクセス速度の遅い、低消費電力で安価なメモリを使用することができる。

また、各フレーム期間において、第１〜第ｎ画素領域の選択された一つに対する補正ビデオデータと他の画素領域に対する非補正ビデオデータが演算回路からカウンタ部へ送られる場合、カウンタ部が加算器と、該加算器の入力端に接続されたラッチとを有し、カウンタ部のラッチは、定期的に第１〜第ｎ画素領域の選択された一つに対する補正ビデオデータをサンプリングして加算器へ送り、加算器は、補正ビデオデータが加算器へ送られている画素領域に属する画素の累積点灯時間を記憶回路部から読み出して、読み出した累積点灯時間に補正ビデオデータを加算して累積点灯時間を更新するようにするとよい。それにより、記憶回路部から加算器へと累積点灯時間を読み出す回数を減らすことができ、記憶回路部としてアクセス速度の遅い、低消費電力で安価なメモリを使用することができる。

上記した表示装置は、好適には時間階調方式の表示装置からなる。また上記したような表示装置を用いて電子機器を形成すると、電子機器の小型化及び低コスト化が容易である。

以下、本発明の実施の形態を、図面を参照しながら説明する。

図３は、本発明に基づく表示装置の好適実施例を示すブロック図である。この表示装置３１は、例えば有機ＥＬ等の自発光材料を用いたアクティブマトリクス型の表示パネル３２と、入力されるビデオデータをフォーマット変換し、フォーマット変換されたビデオデータを適切なタイミングで表示パネル３２に供給するパネルコントローラ３３とを有する。

図１に示した従来例と同様に、パネルコントローラ３３は、フォーマット変換部３４と、第１及び第２のビデオメモリ３５、３６と、表示制御部３７と、第１及び第２トライステートバッファ３８、３９と、セレクタ４０とを有する。

この図３に示す実施例では、表示パネル３２の画素を例えば第１及び第２の２つの画素領域に分け、フォーマット変換部３４は、あるフレーム期間では第１画素領域に対するビデオデータのみをフォーマット変換して第１のビデオメモリ３５へ書き込み、次のフレーム期間では第２画素領域に対するビデオデータのみをフォーマット変換して第２のビデオメモリ３６へ書き込み、それを交互に繰り返す。表示制御部３７は、従来と同様に、第１のビデオメモリ３５、第２のビデオメモリ３６の一方にフォーマット変換されたビデオデータの書き込みがなされている間、第１のビデオメモリ３５、第２のビデオメモリ３６の他方に格納されているフォーマット変換済みのビデオデータを読み出して表示パネル３２へ送って表示する。

このようにして、図４のタイムチャートに示すように、あるフレーム期間では第１画素領域に対するビデオデータの書き込み及び第２画素領域に対するビデオデータを表示するための読み出しがなされ、次のフレーム期間では第２画素領域に対するビデオデータの書き込み及び第１画素領域に対するビデオデータを表示するための読み出しがなされ、各画素において読み出しと書き込みが交互に繰り返される。

第１及び第２画素領域の例としては、例えば図５（ａ）及び（ｂ）に示すように第１及び第２画素領域がそれぞれ一つおきの列または行上に位置する画素を含むものとしたり（ストライプパターン）、図５（ｃ）に示すように第１及び第２の画素領域に含まれる画素が市松模様パターンをなすよう一方の画素領域に含まれる各画素の水平及び垂直方向に他方の画素領域の画素が隣接するように配置したりすることが考えられる。第１及び第２の画素領域の選択は、極力、一方の画素領域の各画素に近接して他方の画素領域の画素が配置されるようにすることが好ましい。尚、図５（ａ）〜（ｃ）では５行×５列の画素が例示されているが、表示パネル３２の画素の行数及び列数はこれに限らないことは勿論である。

表示制御部３７は、各フレーム期間において第１のビデオメモリ３５または第２のビデオメモリ３６からビデオデータが読み出されない画素領域（非読み出し画素領域）に属する各画素のビデオデータ（画素データ）をある値に固定とすることができるが、画像のちらつきなどが現れる場合がある。それを軽減するため、非読み出し画素領域に属する画素のビデオデータをその周囲に隣接／近接して位置する、ビデオデータが送付されてきた画素領域（読み出し画素領域）に属する画素のビデオデータから予測または近似することもできる。例えば１画素分のビデオデータ（例えば８ビット）のビットを画素の発光輝度に対する影響が大きい第１ビットグループＵＢ（例えば上位４ビット）と、影響が小さい第２ビットグループＬＢ（例えば下位４ビット）とに分け、第２ビットグループＬＢに対応するサブフレーム期間では非読み出し画素領域の各画素のビット値をある値（例えば“１”（点灯）または“０”（非点灯））に固定とし、第１ビットグループＵＢに対応するサブフレーム期間では、非読み出し画素領域に属する各画素の周囲に隣接／近接して位置する、読み出し画素領域に属する画素のビット値の統計をとり、その結果から非読み出し画素領域の画素のビット値を定めるようにすることが可能である。その特殊な場合として、第１ビットグループＵＢが最上位ビット（ＭＵＢ）のみを含むものとし、統計処理として多数決を採用することができる（即ち、対象画素の周囲の読み出し画素領域に属する画素の最上位ビットに１が多いときは、その画素の最上位ビットを１とし、０が多いときはその画素の最上位ビットを０にする）。

上記のように表示制御部３７において読み出し画素領域に属する画素のビデオデータの統計をとる場合、必要ならば、第１のビデオメモリ３５、第２のビデオメモリ３６から送られてきたビデオデータを一時保持するための小容量のメモリ４１を設けてもよい。特に上記のように各画素の最上位ビットのみを統計処理する場合、メモリ４１の容量を極めて小さいものとすることができる。

上記したように表示パネル３２の画素を第１及び第２の画素領域に分け、フォーマット変換部３４において、第１画素領域に対するビデオデータと第２画素領域に対するビデオデータをフレーム毎に交互にフォーマット変換して第１のビデオメモリ３５または第２のビデオメモリ３６に送るようにすることで、第１のビデオメモリ３５及び第２のビデオメモリ３６に格納されるビデオデータの量を概ね半分とすることができる。従って、入力ビデオデータの情報量が大きくても小容量の、小型で安価なビデオメモリを用いることが可能となる。

尚、上記図３に示す実施例では表示パネル３２の画素を第１画素領域と第２画素領域用の２つに分けたが、３分割や４分割など、より多くの分割数とすることもできる。また、本実施例では、２つのビデオメモリを用いたが、これに限定されず、より多くのビデオメモリを用いることもできる。一般に第１〜第ｎ画素領域のｎ個（ｎ≧２）の画素領域に分割する場合、各フレーム期間において、フォーマット変換部３４は、第１〜第ｎ画素領域の選択された一つに対するビデオデータのみをフォーマット変換して第１のビデオメモリ３５及び第２のビデオメモリ３６の一方に書き込む。各フレーム期間において、ビデオデータがフォーマット変換される画素領域は、第１〜第ｎ画素領域から循環的に選択される（即ち、第１、第２、．．．、第ｎ画素領域の順に選択し、第ｎ画素領域の次は第１画素領域に戻る）。これによって、ビデオメモリに格納されるビデオデータの量は概ね１／ｎになる。

図６は本発明に基づく表示装置の別の実施例を示すブロック図である。この表示装置５０は、発光素子としてＥＬ素子を用いた表示パネル５１と、パネルコントローラ５２と、劣化補償回路５３とを有し、ビデオデータは劣化補償回路５３に入力される。劣化補償回路５３は、累積点灯時間等に基づいて各画素のＥＬ素子の劣化を補うべくビデオデータを補正するものである。パネルコントローラ５２は劣化補償回路５３から入力される補正ビデオデータを例えば時間階調用のビデオデータにフォーマット変換して表示パネル５１に供給するものであり、図３に示したパネルコントローラ３３と同様の構成とすることができる。

この図６に示す実施例でも、上記図３に示す実施例と同様に、表示パネル５１の画素をｎ個（ｎは２以上）の画素領域に分割する。劣化補償回路５３は、あるフレーム期間では第１画素領域に対するビデオデータを補正してパネルコントローラ５２に供給し、次のフレーム期間では第２画素領域に対するビデオデータを補正してパネルコントローラ５２に供給する、というようにして各画素領域に対するビデオデータについて順次同様の処理を繰り返し、第ｎ画素領域に対するビデオデータの補正処理をした次のフレーム期間では、第１画素領域に対するビデオデータの補正処理に戻る。従って、図６に示すように、各フレーム期間において、パネルコントローラ５２に送られる補正後のビデオデータの情報量は入力ビデオデータの１／ｎとなる。これにより、パネルコントローラ５２（より詳細にはそのフォーマット変換部）が図３のパネルコントローラ３３のようにビデオメモリに書き込むビデオデータの情報量を減らす機能を有さなくても、パネルコントローラ５２では劣化補償回路５３によって補正された１／ｎのビデオデータのみがフォーマット変換されてビデオメモリに書き込まれることになるので、パネルコントローラ５２のビデオメモリとして小容量、小型で低コストのものを用いることが可能となる。

図７は、図６の劣化補償回路５３の詳細を示すブロック図である。この劣化補償回路５３は、図２の劣化補償回路２０と同様に、カウンタ部５４と、記憶回路部５５と、信号補正部５６とからなる。カウンタ部５４はカウンタとして働く加算器６０と２つのラッチ６１、６２を有する。記憶回路部５５は揮発性メモリ６３と不揮発性メモリ６４を有する。信号補正部５６は、演算回路として働く乗算器６５と、劣化係数保持用レジスタ６６と、アドレス変換部６７と、２つのラッチ６８、６９とを有する。

揮発性メモリ６３には各画素の累積点灯時間が格納される。尚、各画素のフォーマット変換前のビデオデータは通常その画素の輝度を表すが、時間階調方式では、あるフレームにおける画素の輝度はそのフレームにおける画素の点灯時間と実質的に等価なので、フォーマット前のビデオデータを累積加算することで各画素の累積点灯時間を得ることができる。

不揮発性メモリ６４は、累積点灯時間バックアップ領域６４ａを有し、従来と同様に、一定時間毎に（例えば１時間毎、あるいは電源のシャットダウン時など）、揮発性メモリ６３のデータは不揮発性メモリ６４の累積点灯時間バックアップ領域６４ａに書き込まれる（ストア）。また電源オン時には累積点灯時間バックアップ領域６４ａから揮発性メモリ６３へと累積点灯時間データが読み込まれる（リコール）。

また不揮発性メモリ６４は、ＥＬ素子の輝度特性の経時変化に基づき生成された補正データとしての劣化係数が予め記憶された劣化係数保持領域６４ｂを有しており、例えば電源オン時に劣化係数保持領域６４ｂ内のデータが、信号補正部５６の劣化係数保持用レジスタ６６に読み出されるようになっている。

この劣化補償回路５３では、ビデオデータは信号補正部５６のラッチ６９を介して乗算器６５へ送られるが、このとき、ラッチ６９を適切に制御することで、あるフレーム期間では第１画素領域に対するビデオデータのみを乗算器６５に送り、次のフレーム期間では第２画素領域に対するビデオデータのみを乗算器６５に送り、これを第ｎ画素領域に対応するビデオデータまで順次行い、その後また第１画素領域に対するビデオデータへと戻って同様の処理を繰り返すようにすることができる。即ち、各フレーム期間においてビデオデータが乗算器６５へ送られる画素領域は、第１〜第ｎ画素領域から循環的に選択される。これにより、各フレーム期間において、乗算器６５へは入力ビデオデータの概ね１／ｎのビデオデータが送られることとなる。尚、ｎ＝２のときは、第１及び第２画素領域の２つの画素領域に対するビデオデータが交互に乗算器６５へ送られ、各フレーム期間において乗算器６５へ供給されるビデオデータは入力ビデオデータの概ね半分となる。

アドレス変換部６７は、乗算器６５へ送られる１／ｎビデオデータに対応して各画素の累積点灯時間を劣化係数保持用レジスタ６６にアクセスするためのアドレスに変換し、劣化係数保持用レジスタ６６は指定されたアドレスに格納されている劣化係数を読み出して乗算器６５へ送る。この場合、劣化係数保持用レジスタ６６が補正データ格納部として働く。或いは、点線の矢印で示したように、アドレス変換部６７は、乗算器６５へ送られる１／ｎビデオデータに対応して各画素の累積点灯時間を不揮発性メモリ６４の劣化係数保持領域６４ｂにアクセスするためのアドレスに変換し、劣化係数保持領域６４ｂの指定されたアドレスに格納されている劣化係数を読み出して劣化係数保持用レジスタ６６を介して乗算器６５へ送るようにすることもできる。この場合、不揮発性メモリ６４の劣化係数保持領域６４ｂが補正データ保持部として働く。尚、後者の場合、電源オン時に劣化係数保持領域６４ｂ内のデータを、劣化係数保持用レジスタ６６に読み出す必要はない。

乗算器６５では入力された劣化係数とビデオデータとを乗じて補正ビデオデータを生成する。上記したように、乗算器６５へ入力されるビデオデータは入力ビデオデータの１／ｎであることから、乗算器６５から出力される補正ビデオデータも入力ビデオデータの１／ｎとなる。また、劣化係数保持用レジスタ６６から乗算器６５へ送る劣化係数は乗算器６５に入力される１／ｎビデオデータに対応したもののみでよいため、劣化係数保持用レジスタ６６にアクセスする回数を大幅に減らすことができ、従って、劣化係数保持用レジスタ６６にアクセスするためのアドレス生成に必要な各画素の累積点灯時間を読み出すため揮発性メモリ６３にアクセスする回数も減らすことができる。

補正ビデオデータはカウンタ部５４のラッチ６１を介して定期的に（例えば１秒毎に）サンプリングされ加算器６０に入力される。揮発性メモリ６３は、加算器６０に補正ビデオデータが送られている画素領域に属する画素の累積点灯時間をラッチ６２を介して加算器６０へ送り、加算器６０では各画素の補正ビデオデータと累積点灯時間が加算されて累積点灯時間が更新される。従って、加算器６０へ送る累積点灯時間を読み出すべく揮発性メモリ６３にアクセスする頻度は１／ｎに低減される。更新された累積点灯時間は揮発性メモリ６３に格納される。

上述したように、劣化補償回路５３から出力される補正ビデオデータの情報量を入力ビデオデータの１／ｎにすることにより、劣化補償回路５３から補正ビデオデータを受け取るパネルコントローラ５２におけるビデオメモリの容量を減らすことができる。また劣化補償回路５３内では、各フレーム期間において、乗算器６５において補正されるビデオデータは入力ビデオデータの１／ｎとなる。それにより、カウンタ部５４において定期的になされる累積点灯時間の更新（検出）において累積点灯時間が更新される画素の数も全画素数の１／ｎとなる。従って、揮発性メモリ６３に格納された画素の累積点灯時間をアドレス変換部６７や加算器６０へと読み出す回数が１／ｎに減少するため、揮発性メモリ６３としてアクセス速度の遅い、低消費電力で安価なメモリを使用することができる。

図８は、本発明に基づく表示装置の更に別の実施例を示すブロック図である。この表示装置５０ａは、図６の実施例と同じ表示パネル５１と、パネルコントローラ５２ａと、劣化補償回路５３ａとを有し、ビデオデータは劣化補償回路５３ａに入力される。この図８に示す実施例では、各フレーム期間において劣化補償回路５３ａが補正するビデオデータは入力ビデオデータの１／ｎである点は図６の実施例と同じであるが、残りの（１−１／ｎ）非補正ビデオデータもパネルコントローラ５２ａに送られる点が図６の実施例と異なる。従って、図８の実施例では、パネルコントローラ５２ａに入力されるビデオデータの情報量は、劣化補償回路５３ａに入力されるビデオデータと同じであり、そのため、パネルコントローラ５２ａは、その内部のビデオメモリに書き込むビデオデータ量を低減するべく、図３を参照して説明したパネルコントローラ３３と同様に、各フレーム期間において、選択された画素領域に対するビデオデータのみをフォーマット変換してビデオメモリに書き込む機能を有する。

図９は、図８に示した劣化補償回路５３ａの詳細を示すブロック図である。本図において、図７と同様の部分には同じ符号を付して詳しい説明を省略する。この劣化補償回路５３ａでは、信号補正部５６ａにおいて、ビデオデータがラッチを介さず直接乗算器６５に入力されるとともに、劣化係数保持用レジスタ６６からの劣化係数と固定値“１”がセレクタ７０を介して乗算器６５へ選択的に入力される点が、図７と異なる。即ち、セレクタ７０の２つの入力端の一方は劣化係数保持用レジスタ６６の出力端に接続され、他方には固定値“１”が常に入力され、出力端は乗算器６５の２つの入力端の一方に接続されている（乗算器６５の２つの入力端の他方にはビデオデータが入力される）。セレクタ７０は、各フレーム期間において補正対象となる画素領域のビデオデータが乗算器へ入力され入力されているときは劣化係数保持用レジスタ６６からの劣化係数を乗算器６５へ送ってビデオデータの補正がなされるようにし、非補正対象の画素領域のビデオデータが乗算器６５へ入力されているときは劣化係数“１”を乗算器６５へ送ってビデオデータの補正がされないようにする。これによって、劣化補償回路５３ａから出力されるビデオデータは、１／ｎ補正ビデオデータと、（１−１／ｎ）非補正ビデオデータを含むこととなる。

また、カウンタ部５４のラッチ６１へも、１／ｎ補正ビデオデータと、（１−１／ｎ）非補正ビデオデータの両方が送られるため、ラッチ６１は、１／ｎ補正ビデオデータのみが加算器６０に入力されるようにビデオデータをサンプリングする。

この図９においても、各フレーム期間において、乗算器６５において補正されるビデオデータは入力ビデオデータの１／ｎとなる。また、定期的になされる累積点灯時間更新時に実際に累積点灯時間が更新される画素の数も全画素数の１／ｎとなる。従って、ビデオデータ補正及び累積点灯時間更新のために揮発性メモリ６３に格納された画素の累積点灯時間をアドレス変換部６７及び加算器６０へと読み出す回数が１／ｎに減少するため、揮発性メモリ６３としてアクセス速度の遅い、低消費電力で安価なメモリを使用することができる。

上記したようなパネルコントローラ及び／または劣化補償回路は、表示パネルとは別体とし、表示パネルの外部に置くことができる。或いは、図１０に示すように、パネルコントローラ及び／または劣化補償回路を表示パネルと同一の基板上に一体形成することもできる。図１０に示した表示装置は、基板２００上に、パネルコントローラ２０１、ソース信号線駆動回路２０２、ゲート信号線駆動回路２０３及び２０４、画素マトリクス部（または表示パネル）２０５、劣化補償回路２０６、コネクタ２０８が一体に形成されており、コネクタ２０８に接続されたフレキシブルプリント基板（ＦＰＣ）２０７を介してビデオデータが入力される。パネルコントローラ２０１として、図３に示したようなパネルコントローラ３３を用いることができ、また、劣化補償回路２０６として、図７に示した劣化補償回路５３や図９に示した劣化補償回路５３ａを用いることができる。基板２００としては好適にはガラス基板を用いることができるが、ガラス基板の他に耐熱性のプラスチック基板など別の基板を用いることも可能である。ソース信号線駆動回路２０２及びゲート信号線駆動回路２０３、２０４は公知のものを用いることができ、また、回路の構成によってはゲート信号線駆動回路は一つでもよい。

このようにパネルコントローラ２０１及び劣化補償回路２０６を表示パネル２０５と同一の基板上に一体に形成することで、部品点数の大幅削減による低コスト化、省スペース化、高速駆動を実現することができる。

本発明を適用可能な電子機器として、デスクトップ、床置き、または壁掛け型ディスプレイ、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体に記録された映像や静止画を再生し、それを表示し得るディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１１（Ａ）〜図１１（Ｈ）に示す。

図１１（Ａ）はデスクトップ、床置き、または壁掛け型ディスプレイであり、筐体３０１、支持台３０２、表示部３０３、スピーカー部３０４、ビデオ入力端子３０５等を含む。このようなディスプレイは、コンピュータ用、ＴＶ放送受信用、広告表示用など任意の情報表示用表示装置として用いることができる。

図１１（Ｂ）はデジタルカメラであり、本体３１１、表示部３１２、受像部３１３、操作キー３１４、外部接続ポート３１５、シャッター３１６等を有する。

図１１（Ｃ）はコンピュータであり、本体３２１、筐体３２２、表示部３２３、キーボード３２４、外部接続ポート３２５、ポインティングマウス３２６等を有する。なおコンピュータには、中央演算装置（ＣＰＵ）、記録媒体等が一体化された所謂ノート型コンピュータ、別体化された所謂デスクトップ型コンピュータが含まれる。

図１１（Ｄ）はモバイルコンピュータであり、本体３３１、表示部３３２、スイッチ３３３、操作キー３３４、赤外線ポート３３５等を有する。

図１１（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４１、筐体３４２、第１表示部３４３、第２表示部３４４、記録媒体（ＤＶＤ等）読み込み部３４５、操作キー３４６、スピーカー部３４７等を有する。第１表示部３４３は主として画像情報を表示し、第２表示部３４４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。

図１１（Ｆ）はゴーグル型ディスプレイであり、本体３５１、表示部３５２、アーム部３５３を有する。

図１１（Ｇ）はビデオカメラであり、本体３６１、表示部３６２、筐体３６３、外部接続ポート３６４、リモコン受信部３６５、受像部３６６、バッテリー３６７、音声入力部３６８、操作キー３６９等を有する。

図１１（Ｈ）は携帯電話機であり、本体３７１、筐体３７２、表示部３７３、音声入力部３７４、音声出力部３７５、操作キー３７６、外部接続ポート３７７、アンテナ３７８等を有する。

本発明の表示装置は、上記した様々な電子機器の表示部３０３、３１２、３２３、３３２、３４３、３４４、３５２、３６２及び３７３に適用可能であり、それによって、使用されるビデオメモリや揮発性メモリとしてアクセス速度が遅く、小型で安価且つ低消費電力のメモリを使用することが可能となり、装置全体の小型化も容易になる。

尚、ＥＬ素子を用いた表示装置の他に、長時間の使用によって劣化を生じる発光素子（画素）を有する表示装置に本発明を適用することが可能であり、本発明が適用される表示装置はプラズマディスプレイパネル（ＰＤＰ）や電界放出ディスプレイ（ＦＥＤ）であってもよい。

また、発光素子の劣化補償のためのビデオデータの補正は、乗算器においてビデオデータと劣化係数とを掛け合わせることの他に、演算回路として加算器を用い、ビデオデータに適切な値を加算または減算するなど、別の方法で行ってもよい。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。

従来のパネルコントローラを備えた時間階調方式の表示装置の一例を示すブロック図。 従来の劣化補償回路の一例を示すブロック図。 本発明に基づく表示装置の好適実施例を示すブロック図。 図３のパネルコントローラの動作を説明するためのタイムチャート。 画素領域の例を示す模式図。 本発明に基づく表示装置の別の実施例を示すブロック図。 図６の劣化補償回路５３の詳細を示すブロック図。 本発明に基づく表示装置の更に別の実施例を示すブロック図 図８の劣化補償回路５３ａの詳細を示すブロック図。 本発明を用いた表示装置の一例を示す図。 本発明が適用される電子機器を示す斜視図。

符号の説明

１ 表示装置
２ 表示パネル
３ パネルコントローラ
４ フォーマット変換部
５ 第１のビデオメモリ
６ 第２のビデオメモリ
７ 表示制御部
８、９ トライステートバッファ
１０ セレクタ
１１Ａ 第１の映像信号
１１Ｂ 第２の映像信号
１２ カウンタ
１３ 揮発性メモリ
１４ 不揮発性メモリ
１５ 補正回路
１６ 補正データ格納部
１７ 表示装置
２０ 劣化補償回路
２１ カウンタ部
２２ 記憶回路部
２３ 信号補正部
３１ 表示装置
３２ 表示パネル
３３ パネルコントローラ
３４ フォーマット変換部
３５ 第１のビデオメモリ
３６ 第２のビデオメモリ
３７ 表示制御部
３８ トライステートバッファ
３９ トライステートバッファ
４０ セレクタ
４１ メモリ
５０、５０ａ 表示装置
５１ 表示パネル
５２、５２ａ パネルコントローラ
５３、５３ａ 劣化補償回路
５４ カウンタ部
５５ 記憶回路部
５６、５６ａ 信号補正部
６０ 加算器
６１ ラッチ
６２ ラッチ
６３ 揮発性メモリ
６４ 不揮発性メモリ
６４ａ 累積点灯時間バックアップ領域
６４ｂ 劣化係数保持領域
６５ 乗算器
６６ 劣化係数保持用レジスタ
６７ アドレス変換部
６８ ラッチ
６９ ラッチ
７０ セレクタ
２００ 基板
２０１ パネルコントローラ
２０２ ソース信号線駆動回路
２０３ ゲート信号線駆動回路
２０４ ゲート信号線駆動回路
２０５ 画素マトリクス部（表示パネル）
２０６ 劣化補償回路
２０８ コネクタ
２０７ フレキシブルプリント基板（ＦＰＣ）

Claims (14)

1. 複数の画素を有する表示パネルと、
   入力した入力ビデオデータを所定のデジタル階調で表示するためのビデオデータにフォーマット変換して前記表示パネルに供給するパネルコントローラとを有し、
   前記パネルコントローラは、
   第１及び第２のビデオメモリと、
   前記入力ビデオデータをフォーマット変換し、フォーマット変換されたビデオデータを前記第１のビデオメモリと前記第２のビデオメモリとに交互に書き込むフォーマット変換部と、
   前記第１のビデオメモリまたは前記第２のビデオメモリに格納された前記フォーマット変換されたビデオデータを読み出し、前記表示パネルへ送信する表示制御部とを有し、
   前記表示パネルは第１画素領域乃至第ｎ画素領域のｎ個（ｎ≧２）の画素領域に分割されており、
   前記フォーマット変換部は、各フレーム期間において、１フレーム分の入力ビデオデータのうち前記第１画素領域乃至第ｎ画素領域の選択された一つに対する入力ビデオデータをフォーマット変換して前記第１のビデオメモリと前記第２のビデオメモリの一方に書き込み、前記表示制御部は、一つ前のフレーム期間において、前記第１のビデオメモリと前記第２のビデオメモリの他方に書き込まれた前記第１画素領域乃至第ｎ画素領域の他の一つに対するフォーマット変換されたビデオデータを読み出して前記表示パネルへ送信することを特徴とする表示装置。
2. 前記各フレーム期間において前記フォーマット変換部によって前記入力ビデオデータのフォーマット変換がなされる画素領域は、前記第１画素領域から前記第ｎ画素領域の順に選択され、前記第ｎ画素領域の次は前記第１画素領域に戻ることを特徴とする請求項１に記載の表示装置。
3. 複数の画素を有する表示パネルと、
   入力した入力ビデオデータを、前記表示パネル各画素の発光素子の劣化補償のために補正する劣化補償回路と、
   前記劣化補償回路からの補正ビデオデータを所定のデジタル階調で表示するためのビデオデータにフォーマット変換して前記表示パネルに供給するパネルコントローラとを有し、
   前記パネルコントローラは、
   第１及び第２のビデオメモリと、
   前記劣化補償回路からの前記補正ビデオデータをフォーマット変換し、フォーマット変換されたビデオデータを前記第１のビデオメモリと前記第２のビデオメモリとに交互に書き込むフォーマット変換部と、
   前記第１のビデオメモリまたは前記第２のビデオメモリに格納された前記フォーマット変換されたビデオデータを読み出し、前記表示パネルへ送信する表示制御部とを有し、
   前記表示パネルは第１画素領域乃至第ｎ画素領域のｎ個（ｎ≧２）の画素領域に分割されており、
   前記劣化補償回路は、各フレーム期間において、１フレーム分の入力ビデオデータのうち前記第１画素領域乃至第ｎ画素領域の選択された一つに対する入力ビデオデータを補正して前記補正ビデオデータを生成し、前記フォーマット変換部は、前記劣化補償回路によって生成された前記補正ビデオデータをフォーマット変換し、前記第１のビデオメモリと前記第２のビデオメモリの一方に書き込み、前記表示制御部は、一つ前のフレーム期間において、前記第１のビデオメモリと前記第２のビデオメモリの他方に書き込まれた前記第１画素領域乃至第ｎ画素領域の他の一つに対するフォーマット変換されたビデオデータを読み出して前記表示パネルへ送信することを特徴とする表示装置。
4. 前記各フレーム期間において、前記劣化補償回路によって前記入力ビデオデータのフォーマット変換がなされる画素領域は、前記第１画素領域から前記第ｎ画素領域の順に選択され、前記第ｎ画素領域の次は前記第１画素領域に戻ることを特徴とする請求項３に記載の表示装置。
5. 前記劣化補償回路は、
   各画素の累積点灯時間を検出するカウンタ部と、
   前記累積点灯時間を記憶する記憶回路部と、
   前記記憶回路部に記憶された前記累積点灯時間に応じて前記入力ビデオデータを補正する信号補正部と、
   を有することを特徴とする請求項３または４に記載の表示装置。
6. 前記信号補正部は、
   前記各フレーム期間において前記入力ビデオデータの補正がなされる画素領域に属する画素の累積点灯時間を前記記憶回路部から読み出して補正データ格納部にアクセスするためのアドレスに変換するアドレス変換部と、
   前記発光素子の輝度特性の経時変化に基づく前記アドレスに応じた補正データを格納した前記補正データ格納部と、
   前記補正データ格納部から入力する前記補正データを用いて前記入力ビデオデータに所定の演算を施して前記補正ビデオデータを生成する演算回路と、
   を有することを特徴とする請求項５に記載の表示装置。
7. 前記信号補正部は、前記演算回路の入力部に接続されたラッチを更に有し、前記入力ビデオデータは前記入力部に接続されたラッチを介して前記演算回路に入力され、前記入力部に接続されたラッチは、前記各フレーム期間において補正される前記第１画素領域乃至第ｎ画素領域の前記選択された一つに対する入力ビデオデータをサンプリングして前記演算回路へ入力することを特徴とする請求項６に記載の表示装置。
8. 前記カウンタ部は、加算器と、該加算器の入力端に接続されたラッチとを有し、
   前記各フレーム期間において、前記補正ビデオデータが前記演算回路から前記カウンタ部の前記入力端に接続されたラッチへ送られ、
   前記カウンタ部の前記入力端に接続されたラッチは、定期的に前記補正ビデオデータをサンプリングして前記加算器へ送り、
   前記加算器は、前記補正ビデオデータが前記加算器へ送られている画素領域に属する画素の累積点灯時間を前記記憶回路部から読み出し、読み出した前記累積点灯時間に前記補正ビデオデータを加算して前記累積点灯時間を更新することを特徴とする請求項５乃至請求項７の何れか一項に記載の表示装置。
9. 前記カウンタ部が、加算器と、該加算器の入力端に接続されたラッチとを有し、
   前記各フレーム期間において、前記第１画素領域乃至第ｎ画素領域の前記選択された一つに対する補正ビデオデータが前記演算回路から前記カウンタ部の前記入力端に接続されたラッチへ送られ、
   前記カウンタ部の前記入力端に接続されたラッチは、定期的に前記第１画素領域乃至第ｎ画素領域の前記選択された一つに対する補正ビデオデータをサンプリングして前記加算器へ送り、
   前記加算器は、前記補正ビデオデータが前記加算器へ送られている画素領域に属する画素の累積点灯時間を前記記憶回路部から読み出して、読み出した前記累積点灯時間に前記補正ビデオデータを加算して前記累積点灯時間を更新することを特徴とする請求項１０に記載の表示装置。
10. 前記ｎ個が２個であることを特徴とする請求項１乃至請求項９の何れか一項に記載の表示装置。
11. 前記各フレーム期間において、前記表示制御部は、前記第１または第２のビデオメモリから前記フォーマット変換されたビデオデータが読み出されない画素領域に属する画素のビデオデータを所定の値に固定することを特徴とする請求項１乃至請求項１０の何れか一項に記載の表示装置。
12. 前記各フレーム期間において、前記表示制御部は、前記第１または第２のビデオメモリから前記フォーマット変換されたビデオデータが読み出されない画素領域に属する画素のビデオデータを、その画素の周囲に位置する前記第１または第２のビデオメモリから前記フォーマット変換されたビデオデータが読み出された画素領域に属する画素の前記フォーマット変換されたビデオデータを統計処理した結果から定めることを特徴とする請求項１乃至請求項１０の何れか一項に記載の表示装置。
13. 前記表示パネルへ送信されたビデオデータを用いて、デジタル時間階調方式によって駆動することを特徴とする請求項１乃至請求項１２の何れか一項に記載の表示装置。
14. 請求項１乃至請求項１３の何れか一項に記載の表示装置を有する電子機器。

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