JP2005351920A - 表示装置の制御回路及びそれを内蔵した表示装置・電子機器並びにその駆動方法 - Google Patents

Abstract

【課題】
表示装置の制御回路を小型化するとともに、その動作における効率を向上させることを課題とする。
【解決手段】
従来２つ用いられてきた制御回路のビデオデータ記憶部を１個に統合した上で２つの領域に分割し、両領域の一方にはビデオデータを書き込み、他方からは読み出しを行って、一定期間例えばフレーム期間毎に読み出し領域と書き込み領域とを交替させるようにした。またビデオデータ記憶部からの読み出しをソースクロックの半周期に同期させて行わずに、複数のクロック周期にわたって連続して一定量のデータを読み出して、読み出しビデオデータ記憶部等に一時保持した上で随時表示パネル側に送信するものとし、書き込み動作は、書き込みビデオデータ記憶部が書き換わるまでの間で読み出し動作が行なわれていない期間に行うようにした。
【選択図】 図１Ａ

Description

本発明は、表示装置に関するものであり、特に画素ごとに発光素子を配置した表示パネルと、ビデオデータを記憶する記憶手段を備えた制御回路とを有する表示装置に関するものである。

表示装置の制御回路とは、表示パネルの画素における階調表現が可能となるように受信したビデオ信号を変換して記憶手段に書き込み、表示のために記憶手段から読み出したビデオデータを表示パネルに出力するものである。

発光素子を画素ごとに配置した表示パネルと、表示パネルに信号を入力する周辺回路によって構成され、発光素子の発光を制御することによって画像の表示を行う表示装置がある。

このような表示装置の表示パネルにおいては、画素１つずつに対して、典型的には２個または３個のＴＦＴ（薄膜トランジスタ）が配置され、それらのＴＦＴのオンオフを制御することによって各画素の発光素子の輝度や発光・非発光が制御される。さらに表示パネルの画素部の周辺部には各画素のＴＦＴのオンオフを制御するための駆動回路が設けられる。この駆動回路は、画素部のＴＦＴと同時形成されたＴＦＴで構成されたものであり得る。これらのＴＦＴはｎチャネル型またはｐチャネル型の何れでもよい。

上記のような構成の画素において、階調を表現する手法には、大きくわけてアナログ方式とデジタル方式の二つがあり、デジタル方式はＴＦＴの特性のばらつきに強いという点で有利である。デジタル方式の階調表現方法として、時間階調方式及び面積階調方式が挙げられる。

時間階調方式とは、表示装置の各画素が発光する期間を制御することによって階調を表現する手法である。１画像を表示する期間を１フレーム期間とすると、１フレーム期間は複数のサブフレーム期間に分割される。サブフレーム期間毎に各画素を点灯もしくは非点灯とし（即ち各画素の発光素子を発光もしくは非発光とし）、かつそれぞれのサブフレーム期間に重みをつけて（即ちサブフレーム期間毎の表示期間を変えて）、その選択（即ち画素を点灯させるサブフレーム期間の組み合わせの選択）により発光する累計期間を制御することによって、各画素の階調が表現される。

面積階調方式とは、表示装置の各画素における発光する部分の面積を制御することによって階調を表現する手法である。具体的には、各画素をサブ画素に分け、発光するサブ画素の数を変えることで各画素の階調が表現される。

上記のような時間階調方式又は面積階調方式で階調を表現する表示装置では、受信されたビデオ信号を時間階調表示用又は面積階調表示用ビデオデータにフォーマット変換して表示パネルに出力する制御回路が用いられる。

このような表示装置の制御回路としては、例えば特許文献１に記載の時間階調方式の表示装置用の回路があり、図１４に示す。図１４の制御回路は、第１のビデオデータを時間階調用の第２のビデオデータに変換するフォーマット変換部１４０１を備えた書き込み回路と、第２のビデオデータを記憶する第１ビデオメモリ１４０２及び第２ビデオメモリ１４０３と、メモリからのデータの読み出して表示パネルへ送信する表示制御部１４０４を備えた読み出し回路と、データを書き込むメモリ及び読み出すメモリを選択するための選択回路とから構成される。即ち、この特許文献１の制御回路では、２つのメモリが用いられ、ある時点で一方のメモリがビデオデータの読み出し用に、他方は書き込み用に用いられる。

そして、上記の従来例の構成においては、ビデオデータはソースクロック信号（以下、「Ｓ＿ＣＫ」と表記する。）に同期して表示パネル側に送信され、ビデオメモリからの読み出しはＳ＿ＣＫの半周期に同期して行わなければならない。図１５は、上記従来例におけるメモリからの読み出しタイミングを示すタイミング図であり、内部クロック（ＣＬＫ）周波数６０ＭＨｚ、Ｓ＿ＣＫが半周期１００ｎｓの場合を示しており、読み出し動作時にＬレベルになる読み出し制御信号（ＯＥＢ）がＳ＿ＣＫに同期してイネーブル状態（Ｌレベル）となっているところが示されている。

特願２００３−３６１１７９

しかし、上記の従来例の構成では、ビデオメモリからの読み出しはＳ＿ＣＫの半周期に同期して行わなければならないため、図１５に示すように、１アドレスの読み出し動作が終わって次のデータの読み出しを開始するまでの時間的マージンが生じ時間的に効率が悪くなる。

また、上記の従来例の構成では、メモリの物理的領域を効率良く利用できないことがある。例えば、図１０Ａの「第１読み出しビデオデータ記憶部がない場合」に示すように、表示パネルが８画素×ＲＧＢ分のビデオデータを一度に読み出して表示する方式で、かつメモリの１アドレスが１６ビットの例を考えると、上記の従来例の構成では、８画素×ＲＧＢ分のビデオデータを、いずれも４×ＲＧＢで１２ビットの上位ビット及び下位ビットに分けて、それぞれを１アドレスに記憶させ、Ｓ＿ＣＫ半周期以内に直列に２アドレス読み出すことになる。従って、１アドレスの１６ビットのうち４ビット分が使用されないことになり、メモリの物理的領域の利用効率が悪くなる。

さらに、上記の従来例の構成では、主な記憶装置であるビデオメモリが２個必要となるため、基板上の回路素子が占める面積や実装ピン数が増加し、製品の小型化、低生産コスト化の障害となる。また、単にビデオメモリを１個に統合してアドレス領域を読み出し用と書き込み用に分けて用いると、Ｓ＿ＣＫ半周期のうちにメモリアクセスを行う場合にはＳ＿ＣＫ半周期のうちに最低３回のメモリアクセス（読み出し２回と書き込み１回）が必要となり、メモリアクセスのタイミングが厳しくなるため、消費電力の大きいメモリを用いる必要や、高性能なデバイスを用いて内部クロック周波数を速くしなければならない等の制約が生じ、低生産コスト化、回路の信頼性の構造、低消費電力化の障害となる。

本発明は、このような従来技術の問題点を解消すべく案出されたものであり、その主な目的は、上記のような制約を生じさせることなく主ビデオデータメモリを１つに統合した構成を有し、かつ動作効率を向上させた表示装置の制御回路、及びそれを内蔵した表示装置・電子機器、並びにその駆動方法を提供することである。

上記目的を達成するために、本発明においては、表示装置の制御回路における主ビデオデータメモリの数を１つとし、ビデオデータの読み出し時にＳ＿ＣＫの半周期に同期して読み出すのではなく、ビデオデータを、Ｓ＿ＣＫ周期にわたって一定のデータ量又は表示の１行分を連続してまとめて読み出して、余った時間にメモリへの書き込みを行うものとした。

より具体的には、本発明の表示装置の制御回路は、ビデオデータを記憶するための第１の領域と第２の領域とを有する主ビデオデータ記憶手段と、前記主ビデオデータ記憶手段の前記第１の領域または前記第２の領域の何れか一方の領域から前記ビデオデータを読み出し、表示パネルに供給する読み出し手段と、供給されたビデオ信号を表示装置での階調表現が可能な前記ビデオデータに変換して、前記ビデオデータの読み出しが行われないときに、前記主ビデオデータ記憶手段の前記第１の領域及び前記第２の領域のうち読み出しが行われていない領域に書き込むための書き込み手段とを有し、前記読み出し手段は、１又は複数の画像を表示する期間毎に、前記ビデオデータの読み出しを行う領域を前記第１の領域と前記第２の領域との間で切り替え、前記読み出し手段は、前記表示パネルの表示タイミングに適合した一定量のビデオデータを、複数のクロック周期にわたって連続して前記主ビデオデータ記憶手段から読み出す構成とした。

これによれば、主ビデオデータ記憶手段に用いるメモリは１個で済むことになり、またメモリアクセスタイミングの問題も生じないので、消費電力の大きいメモリを用いる必要や、高性能なデバイスを用いて内部クロック周波数を速くしなければならない等の制約を生じさせることなく、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。

また、前記読み出し手段が、前記一定量のビデオデータを一定の保持期間だけ保持しておく読み出しビデオデータ記憶手段を有する構成とすることができる。この読み出しビデオデータ記憶手段は、前記主ビデオ記憶手段から読み出したビデオデータを一定期間保持しておく第１読み出しビデオデータ記憶手段と、前記第１読み出しビデオデータ記憶手段の内容を一定期間毎に一斉に読み出す第２読み出しビデオデータ記憶手段ととから構成されるものでもよい。

また、前記読み出し手段を、１つの集積回路に一体に設けてもよい。読み出し手段を構成する各要素を１つの集積回路に一体に組み込むことで、回路の小型化が容易になるとともに、回路が単純化され信頼性が向上し低生産コスト化を実現できる。前記読み出し手段を構成する各要素は、１つの集積回路に一体に組み込まれた形態でも別々の集積回路として設けられた形態の何れもでもよい。

また、前記書き込み手段が、前記主ビデオデータ記憶手段への書き込みのために、前記主ビデオデータ記憶手段への書き込みに適合した所定量の前記ビデオデータを一定の書き込みビデオデータ保持期間だけ保持しておく書き込みビデオデータ記憶手段を有する構成とすることができる。

さらに、前記書き込み手段が、前記書き込みビデオデータ記憶手段が保持する前記所定量のビデオデータのうち、前記書き込みビデオデータ保持期間の間に前記主ビデオデータ記憶手段に書き込めなかった内容を一時保持しておき、前記ビデオデータの読み出しが行われないときに前記主ビデオデータ記憶手段に書き込むための過剰ビデオデータ記憶手段を有する構成としてもよい。

別の実施形態として、本発明による、供給されたビデオ信号を表示装置での階調表現が可能なビデオデータに変換して表示パネルに供給する、前記ビデオデータを記憶するための第１の領域と第２の領域とを有する主ビデオデータ記憶手段を備えた表示装置の制御回路の駆動方法は、前記表示パネルの表示タイミングに適合した一定量のビデオデータを、複数のクロック周期にわたって連続して前記主ビデオデータ記憶手段の前記第１の領域または前記第２の領域の何れか一方の領域から読み出す過程と、前記主ビデオデータ記憶手段から読み出したビデオデータを表示パネルに供給する過程と、前記供給されたビデオ信号を前記ビデオデータに変換して、前記ビデオデータの読み出しが行われないときに、前記主ビデオデータ記憶手段の前記第１の領域及び前記第２の領域のうち読み出しが行われていない領域に書き込む過程と、１又は複数の画像を表示する期間毎に、前記ビデオデータの読み出しを行う領域を前記第１の領域と前記第２の領域との間で切り替える過程とを有する構成とした。

この方法を用いることによって、表示装置の制御回路の主ビデオデータ記憶手段に用いるメモリは１個で済むことになり、またメモリアクセスタイミングの問題も生じないので、消費電力の大きいメモリを用いる必要や、高性能なデバイスを用いて内部クロック周波数を速くしなければならない等の制約を生じさせることなく、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。

また、本発明の制御回路を内蔵した表示装置は、本発明の制御回路及び画素ごとに発光素子を配置した表示パネルとを有するものとし得る。

これによれば、制御回路を小型化し、低製造コスト化することができ、従って表示装置を小型化し低製造コスト化することが可能となる。尚、本発明の制御回路を内蔵した表示装置は、面積階調方式または時間階調方式で階調を表現するものであり得、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を代表とする発光素子は、一対の電極間に発光材料を含む層が設けられた構造を有する。発光素子は、一重項励起状態から基底状態に遷移する際の発光（蛍光）と、三重項励起状態から基底状態に遷移する際の発光（燐光）の何れか一方又は両方を含む。

このように、本発明によれば、表示装置の制御回路において、主ビデオデータ記憶手段は１つで済むようにし、また、ビデオデータの読み出し時にＳ＿ＣＫの半周期に同期して読み出すのではなく、ビデオデータを、Ｓ＿ＣＫ周期にわたって一定のデータ量又は表示の１行分を連続してまとめて読み出して、余った時間にメモリへの書き込みを行えるような構成とすることによって、消費電力の大きいメモリを用いる必要や、高性能なデバイスを用いて内部クロック周波数を速くしなければならない等の制約を生じさせることなく、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。結果として、本発明の制御回路を備える表示装置及び電子機器の小型化、低生産コスト化、信頼性の向上及び低消費電力化を実現することができる。

（実施の形態１）
図１Ａに、本発明による表示装置の制御回路の構成例の概略を示す。この制御回路は、ビデオデータフォーマット変換部１０４及び書き込みビデオデータ記憶部１０５を含むビデオデータ書き込み回路１０１と、主ビデオデータ記憶部１０２と、読み出しビデオデータ記憶部１０８及び表示制御部１０９を含むビデオデータ読み出し回路１０３とから構成される。ビデオデータフォーマット変換部１０４は、ビデオ信号を受け取ると、表示パネルの画素における階調表現が可能となるようなビデオデータ、例えば時間階調方式の表示装置であれば時間階調表示用のビデオデータにフォーマット変換して、フォーマット変換されたビデオデータを書き込みビデオデータ記憶部１０５に書き込む。書き込みビデオデータ記憶部１０５は、主ビデオデータ記憶部１０２への書き込みに適合した所定量のビデオデータを一定期間保持しておき、トライステートバッファ１０６を介して適切なタイミングに主ビデオデータ記憶部１０２に書き込む。この書き込みビデオデータ記憶部１０５が所定量のビデオデータを保持する期間を、書き込みビデオデータ保持期間と称する。また、トライステートバッファ１０６の代わりにアナログスイッチ等他の接続制御手段を用いてもよい。読み出しデータ記憶部１０８は、主ビデオデータ記憶部１０２から読み出した一定量のビデオデータを一定期間保持しておき、表示制御部１０９は、読み出しビデオデータ記憶部１０８に記憶されたビデオデータを表示タイミングに同期して表示パネルに送信する。読み出しデータ記憶部１０８に一定期間保持されるビデオデータは、表示パネルの表示タイミングに適合した量のビデオデータである。

従来技術とは異なる点として、主ビデオデータ記憶部１０２としてメモリを１つだけ使用する。その１つのメモリのアドレス領域をメモリ領域１とメモリ領域２の２つに分割し、一方の役割をビデオデータの読み出し用に他方を書き込み用とし、フレーム毎に両領域の役割を入れ替える。即ち、図１Ｃに示すように、或るフレームを表示する期間においてはメモリ領域１からビデオデータを読み出すと同時にメモリ領域２に受信したビデオデータをフォーマット変換して書き込み、次のフレーム期間ではメモリ領域１を書き込み用にメモリ領域２を読み出し用に用いる。

図２に、１フレーム分のビデオデータを表示パネルに送信するときの図１Ａの制御回路の動作を示すタイミング図を示す。ここでは、一例として、ビデオメモリの１アドレスにｎ画素（ｎは自然数）×ＲＧＢ分の１ビデオビットを割り当て、ビデオビット数をｖ（ｖは自然数）とし、メモリへのアクセスはクロック信号（ＣＬＫ）の２周期分必要としている場合を示す。例えば、主ビデオデータ記憶部１０２の１アドレスに５画素×ＲＧＢ分の１ビデオビットを割り当て（ｎ＝５）、ビデオビット数を６（ｖ＝６）とすると、５画素分のビデオデータを主ビデオデータ記憶部１０２に格納するためには、受信周期５回のうちに６回即ちクロック１２周期分の主ビデオデータ記憶部１０２への書き込みアクセスが必要となる。尚、ビデオビット数ｖの場合には、各画素のＲＧＢの発光素子それぞれについて２^ｖ階調が表現され、ビデオビット数ｖ＝６ビットの場合には２^６＝６４階調が表現される。

この制御回路の動作では、従来技術のようにＳ＿ＣＫの半周期に同期して読み出しを行うのではなく、所定のクロック数の期間を基準期間としてその期間に連続して読み出しを行う。例えば、１つのフレーム期間において、ａ×ｎ×ＲＧＢ（ａは自然数）ビット即ちアドレスａ個分にわたって格納されたビデオデータを図１Ａに示す主ビデオデータ記憶部１０２の第１のメモリ領域から連続して読み出して読み出しビデオデータ記憶部１０８に一時格納し、一方、受信周期×ｂ（ｂは自然数）即ち画素ｂ個分のビデオデータを書き込みビデオデータ記憶部１０５に保持しておき、前記第１のメモリ領域から読み出しを行わない期間に主ビデオデータ記憶部１０２の第２のメモリ領域に書き込む。即ち、図２に示すように、読み出しビデオデータ記憶部１０８の保持サイクルにおいて、まずクロックａ×２周期分だけ読み出し制御信号ＯＥＢをイネーブルにした状態でアドレスを変えて読み出しが行われ、その後クロックｖ×（ｂ／ｎ）×２周期分だけ書き込み制御信号ＷＥＢをイネーブルにして書き込みが行われる。そのフレーム期間の残りの時間は猶予期間（ＤＵＭＭＹ）となる。また、図２の例では、読み出し制御信号ＯＥＢをイネーブルにしたままアドレスだけをかえて読み出しているが、各アドレスのデータを読み出す毎に一旦ＯＥＢをディスエーブルにしてもよい。

図２のタイミング図は、１フレーム期間における読み出し動作期間、書き込み動作期間、及び猶予期間の相互排他的な関係を概略的に示したものであることから、１フレーム期間において読み出しと書き込みが１回ずつ行われるように表示されているが、図１Ａの制御回路の実際の動作においては、メモリの読み出しと書き込みは非同期であることから、１フレーム期間内に読み出し動作と書き込み動作が単に１回ずつ行われるわけではない。

図３に、図１Ａの制御回路における実際の読み出し及び書き込み動作を示す。図３に示すように、主ビデオデータ記憶部１０２の読み出しと書き込みは非同期なので、１つのフレーム期間のなかでも複数回の読み出しと書き込み動作が交互に行われる。

図３において、まず表示のための読み出し動作のタイミングをみると、読み出しビデオデータ記憶部１０８における１つの保持サイクル内においては、まずビデオデータ読み出し期間Ｒに、ａ×ｎ画素分のビデオデータを主ビデオデータ記憶部１０２から読み出して読み出しビデオデータ記憶部１０８に格納し、読み出されたビデオデータは、その保持サイクルが終了するまでの期間を保持期間として読み出しビデオデータ記憶部１０８に保持される。また読み出され読み出しビデオデータ記憶部１０８に格納されたビデオデータは、その保持サイクル中に随時表示パネルに送信される。期間Ｒに読み出されたａ×ｎ画素分のビデオデータの表示パネルへの送信が終了し、次の保持サイクルで読み出されたビデオデータの送信が開始されるまでの期間は、送信休止期間となる。

一方、書き込み動作のタイミングをみると、書き込み動作は読み出し動作が行なわれていない時間に行われる。即ち、書き込みビデオデータ記憶部１０５が所定量のビデオデータを保持しておく書き込みビデオデータ保持期間内で、かつビデオデータ読み出し期間Ｒ以外の期間である書き込み期間Ｗに、書き込みビデオデータ記憶部１０５の内容を主ビデオデータ記憶部１０２に書き込む。逆に、書き込みビデオデータ保持期間中で書き込みが行われない書き込み休止期間ＷＢＫは、読み出しビデオデータ記憶部１０８のビデオデータ読み出し期間Ｒに一致する。ＤＵＭＭＹは１つの書き込みビデオデータ保持期間内で書き込みビデオデータ記憶部１０５の内容を全て主ビデオデータ記憶部１０２の書き込み領域に書き終えてから、書き込みビデオデータ記憶部１０５が書き換えられるまでの猶予期間である。

また、図１Ｂは、図１Ａの制御回路の一部を改変した本発明による表示装置の制御回路の構成例の概略を示す。図１Ｂの構成では、ビデオデータ読み出し回路１０３において、読み出しビデオデータ記憶部１０８の代わりに第１読み出しビデオデータ記憶部１０８Ａ及び第２読み出しビデオデータ記憶部１０８Ｂが設けられている点で図１Ａの制御回路と異なっている。

図１Ａの制御回路において、表示制御部１０９は、読み出しビデオデータ記憶部１０８の内容を表示タイミングに同期して表示パネルへ送信するが、図３に示すように、表示パネルへの送信期間と送信期間の間に送信休止期間があり、主としてこの期間に読み出しビデオデータ記憶部１０８は主ビデオデータ記憶部１０２から読み出しを行う。送信休止期間が十分に長い場合には、この図１Ａの制御回路のように、表示制御部１０９が読み出しビデオデータ記憶部１０８の内容を直接読み出して送信するようにしても問題は生じない。

しかし、送信休止期間が短い場合には、主ビデオデータ記憶部１０２からの読み出しを行う読み出しビデオデータ記憶部１０８の内容を表示制御部が直接読み出していると、主ビデオデータ記憶部から読み出しビデオデータ記憶部への読み出しが、次の表示パネルへの送信に間に合わなくなることがあるため、第１読み出しビデオデータ記憶部１０８Ａと第２読み出しビデオデータ記憶部１０８Ｂとを有する図１Ｂの構成を用いる。即ち、図１Ｂの制御回路においては、第１読み出しビデオデータ記憶部１０８Ａは、読み出し動作に関しては図１Ａの読み出しビデオデータ記憶部１０８と同様であるが、表示パネルとの間に設けられた第２ビデオデータ記憶部１０８Ｂが、第１ビデオデータ記憶部１０８Ａの内容を一定期間毎に一斉に読み出して保持しておくため、表示パネルへの送信休止時間が短い場合でも、第１読み出しビデオデータ記憶部１０８Ａの主ビデオデータ記憶部１０２からの読み出し動作は影響を受けずにすむ。従って、送信休止期間が短い場合でも、主ビデオデータ記憶部１０２からビデオデータ読み出し回路１０３への読み出しが、次の表示パネルへの送信に間に合わなくなる問題が生じない。

また、図１Ａ及び図１Ｂの構成では、ビデオデータ書き込み回路１０１の書き込みビデオデータ記憶部１０５と主ビデオデータ記憶部１０２との間に過剰ビデオデータ記憶部１０７が設けられている。図３に関連して上記したように、書き込みビデオデータ記憶部１０８は、その書き込みビデオデータ保持期間中、読み出し動作が行なわれている時間（読み出し期間Ｒ）以外の余った時間（書き込み期間Ｗ）に書き込み動作を行う。通常は、書き込みビデオデータ保持期間から読み出し期間Ｒ（または書き込み休止期間ＷＢＫ）をさしひいた期間は、書き込みビデオデータ記憶部が保持する所定量のビデオデータを全て書き込むに十分な書き込み期間をとってもさらに猶予期間（ＤＵＭＭＹ）が残るような十分な長さを有する。しかし、後述するように、読み出し期間と書き込み期間のそれぞれの長さやタイミングの条件によっては、書き込みビデオデータ保持期間中に書き込みビデオデータ記憶部の全ての内容を書き込むに十分な書き込み期間がとれず過剰書き込みビデオデータが生ずることがある。このような問題が生ずる場合には、書き込みビデオデータ記憶部１０５と主ビデオデータ記憶部１０２との間に過剰ビデオデータ記憶部１０７を設けて、書き込みビデオデータ記憶部の保持期間内に書き込めなかった過剰ビデオデータを一時保存しておき、猶予期間（ＤＵＭＭＹ）その他の期間に過剰書き込みビデオデータを書き込むようにする。逆に、上記のような過剰書き込みビデオデータの問題が生じない場合には過剰ビデオデータ記憶部１０７は設けなくてもよい。

図４は、書き込みビデオデータ記憶部が保持する所定量のビデオデータを全て書き込むために必要な時間（書き込み所要時間）Ｔｗｍａｘと、書き込み期間Ｗとの関係を示すタイミング図である。書き込みビデオデータ保持期間Ａにおける書き込み期間Ｗの合計時間はｔｗ１＋ｔｗ２、書き込みビデオデータ保持期間Ｂにおける書き込み期間Ｗの合計時間はｔｗ３＋ｔｗ４で、何れも書き込み所要時間Ｔｗｍａｘより短いため、猶予期間ＤＵＭＭＹも生じ過剰書き込みビデオデータは発生しない。しかし、書き込みビデオデータ保持期間Ｃにおいては、書き込み期間Ｗの合計時間ｔｗ５が書き込み所要時間Ｔｗｍａｘより長いため、過剰書き込みビデオデータが生ずる。このような状態が生じ得る場合に、過剰ビデオデータ記憶部１０７を設ける必要がある。

過剰ビデオデータ記憶部１０７に一時保存された過剰ビデオデータは、猶予期間ＤＵＭＭＹのほか、サブフレーム期間終了時の表示休止期間や、行間の受信休止期間またはフレーム間の受信休止期間などに主ビデオデータ記憶部１０２に書き込む。

図５は、過剰ビデオデータの書き込みが可能なサブフレーム終了時の表示休止期間を示すタイミング図である。時間階調表示方式では、１画像を表示する期間である１フレーム期間を複数のサブフレーム期間に分割し、それぞれのサブフレーム期間に重み付けしてその選択により階調表示を行うが、ビデオデータの読み出し動作では、表示タイミングに合わせて１画面分即ち１サブフレーム分のビデオデータがデータの読み出し単位の１つとなる。図５は、１画面の画素数が４００画素で、ビデオメモリの１アドレスに５画素×ＲＧＢ分の１ビデオビットを割り当て、メモリへのアクセスはクロック信号（ＧＣＫ）の２周期分必要としている場合の例である。１アドレスにアクセスしたとき５画素×ＲＧＢのビデオデータが読み出されることから、１サブフレーム４００画素分のビデオデータのサンプリング（読み出し）には、ビデオメモリの８０個（４００／５）のアドレスへのアクセスが必要となり、これにはクロック信号の３２０半周期（８０×４半周期）分の時間が必要である。また、イネーブル信号Ｇ１ＳＰは、各サブフレーム分のビデオデータのサンプリングを行う期間にＨレベル又はＬレベル（ここではＬレベル）となるが、各サブフレーム期間の開始時には同期をとるため、例えばクロック１周期分ディスエーブル状態（ここではＨレベル）となる。１サブフレーム期間は、サンプリング（８０アドレスへのアクセス）に必要な時間であるクロック３２０半周期に、このディスエーブル期間と次のサブフレーム期間への移行期間に必要な時間として例えばクロック５周期（１０半周期）分を加えて、クロックの３３０半周期分とする。従って、このクロック５周期分から、ディスエーブル期間を差し引いた余分の期間が、サブフレーム終了時の表示休止期間となる。このサブフレーム期間終了時の表示休止期間中は、読み出しが行われないことから過剰ビデオデータの書き込みに利用することができる。

また、図６は、過剰ビデオデータの書き込みが可能なフレーム間受信休止期間及び行間受信休止期間を示すタイミング図である。上記の１サブフレーム分のビデオデータと同様に、１フレーム分のビデオデータ、及び１行分のビデオデータは、データの読み出し単位となる。図６において、frame video data enableは、１フレームの全ての行を選択する期間ではＨレベル又はＬレベル（ここではＨレベル）となるタイミングを表し、line video data enableは、ビデオデータがビデオ線に入力されるときにＨレベル又はＬレベル（ここではＨレベル）となるタイミングである。即ち、あるフレーム受信サイクルのなかで１フレームの全ての行の選択が終了して、次のフレーム受信サイクルが開始されるまでの時間がフレーム間受信期間となり、同様にある行のビデオデータのビデオ線への入力が終了し、次のビデオデータが次のビデオ線に入力されるまでの期間が行間受信休止期間となる。フレーム間受信休止期間及び行間受信休止期間のいずれも、ビデオデータの読み出しが行われないことから過剰ビデオデータの書き込みに利用することができる。

図１Ａ及び図１Ｂの制御回路のように、主ビデオデータ記憶部として領域を２分割したメモリ１つのみを用いる構成とすることによって、実装ピンの数の低減、構造の単純化、回路の省スペース化を図ることが可能となる。

さらに、所定のクロック数の期間を基準期間としてその期間に連続して読み出しを行って読み出しビデオデータ記憶部１０８又は第１読み出しビデオデータ記憶部１０８Ａに蓄えておく構成とすることによって、ビデオデータの読み出し動作の時間的効率を高めることができる。図９は、（Ａ）表示装置の制御回路に読み出しビデオデータ記憶部１０８（又は第１読み出しビデオデータ記憶部１０８Ａ）を設けた場合と、（Ｂ）読み出しビデオデータ記憶部がない場合とを比較した、メモリからの読み出しタイミングを示すタイミング図であり、内部クロック（ＣＬＫ）周波数６０ＭＨｚ、ソースクロックＳ＿ＣＫが半周期１００ｎｓの場合を例示している。ＯＥＢは読み出し制御信号、ＷＥＢは書き込み制御信号であり、ここではともにイネーブル状態（読み出し・書き込み動作時）でＬレベルとなる。図９Ｂに示す読み出しビデオデータ記憶部が無い場合には、Ｓ＿ＣＫの半周期に同期してＯＥＢがイネーブル状態となり読み出し動作が行われるため、１アドレスの読み出し動作が終わって次のデータの読み出しを開始するまでの時間的マージンが生じている。一方、図９Ａに示す読み出しビデオデータ記憶部１０８（又は第１読み出しビデオデータ記憶部１０８Ａ）を設けた場合では、１アドレスの読み出し動作が終わって次のデータの読み出しを開始するまでの時間的マージンがなくなるので、読み出し動作の時間的効率が向上している。

さらに、Ｓ＿ＣＫの半周期に同期させずに連続して読み出しを行って読み出しビデオデータ記憶部１０８又は第１読み出しビデオデータ記憶部１０８Ａに蓄えておく構成とすることによって、主ビデオデータ記憶部のより広い領域を有効に利用可能となる。図１０に、表示パネルが８画素×ＲＧＢを並列に読み出して表示させる方式で主ビデオデータ記憶部の１アドレスが１６ビットの場合を例にとって、メモリの各アドレスへのビデオデータの格納状態を示す。図１０Ａは、読み出しビデオデータ記憶部を用いない従来の制御回路の場合、図１０Ｂは、読み出しビデオデータ記憶部１０８又は第１読み出しビデオデータ記憶部１０８Ａを用いる本発明の制御回路の場合である。従来の構成では図１０Ａに示すように、上位４×ＲＧＢの１２ビットを１つのアドレスに記憶させ下位４×ＲＧＢの１２ビットを次のアドレスに記憶させてＳ＿ＣＫ半周期以内に直列に２アドレス読み出すことになり、各アドレスにおいて１６ビット中４ビットは使用されないことになる。しかし本発明の制御回路のような読み出しビデオデータ記憶部１０８又は第１読み出しビデオデータ記憶部１０８Ａに蓄えておく構成とすることによって、図１０Ｂに示すように、主ビデオデータ記憶部１０２のある１つのアドレスには５×ＲＧＢの１５ビット分を蓄えておき、読み出しビデオデータ記憶部１０８（又は第１読み出しビデオデータ記憶部１０８Ａ）で８画素×ＲＧＢ分のビデオデータに構成することが可能となるので、１アドレスあたり余るビット数は１ビットのみになる。従って、主ビデオデータ記憶部として用いられるメモリの領域が効率良く利用され得ることになる。

（実施の形態２）
図７に、実施の形態１とは別の本発明による表示装置の制御回路の構成例の概略を示し、図８には、実施の形態２の制御回路におけるビデオデータ読み出し時及び書き込み時における動作のタイミングを示す。この実施の形態２においては、従来技術のようにＳ＿ＣＫの半周期に同期して読み出しを行わない点では実施の形態１と同様であるが、実施の形態１のように連続して読み出しを行う基準期間として所定の数のクロック周期とするのではなく、表示パネルにおける１行分の表示サイクルを基準期間とする。即ち、その基準期間内に表示パネルの表示タイミングに適合した量のビデオデータとして１行分のビデオデータを主ビデオデータ記憶部から読み出して読み出しビデオデータ記憶部に保持しておき、余った時間に主ビデオデータ記憶部への書き込みを行う。

図７の制御回路は、図１Ａ及び図１Ｂの実施の形態１の制御回路と類似した構成を有し、ビデオデータフォーマット変換部７０４、書き込みビデオデータ記憶部７０５、トライステートバッファ７０６、及び過剰ビデオデータ記憶部７０７を含むビデオデータ書き込み回路７０１、及び領域を２分割された主ビデオデータ記憶部７０２は図１Ａの制御回路のものと同様の機能を有する構成要素である。トライステートバッファ７０６の代わりにアナログスイッチ等を用いることが可能な点、過剰ビデオデータ記憶部７０５は、過剰書き込みビデオデータが生ずる場合のみ設ける必要がある点も同じである。

また図７の制御回路は、第１読み出しビデオデータ記憶部７０８Ａ及び第２読み出しビデオデータ記憶部７０８Ｂが、表示制御部７０９に一体に組み込まれたビデオデータ読み出し回路を有する点で図１Ａ及び図１Ｂの制御回路と異なる。第１及び第２読み出しビデオデータ記憶部７０８Ａ及び７０８Ｂと表示制御部７０９を１つの集積回路等に一体に組み込むことで、回路の小型化が容易になるとともに、回路が単純化されることから信頼性の向上や低生産コスト化にも資する。しかし、第１及び第２読み出しデータ記憶部７０８Ａ及び７０８Ｂと表示制御部７０９の各構成要素の機能自体は、図１Ｂの制御回路と同様であり、図１Ａのように第１読み出しビデオデータ記憶部７０８Ａ、第２読み出しビデオデータ記憶部７０８Ｂ、及び表示制御部７０９をそれぞれ別体の要素として設けてもよい。即ち１つの集積回路に一体に組み込まれた形態でも別々の集積回路として設けられた形態でもよい。第２読み出しビデオデータ記憶部７０８Ｂは、送信休止期間が短く、主ビデオデータ記憶部７０２から第１読み出しビデオデータ記憶部７０８Ａへの読み出しが、次の表示パネルへの送信に間に合わなくなることが生じ得る場合のみ設ける必要がある点も実施の形態１と同様である。

図７の制御回路の動作について説明する。図８に示すように、表示時には、表示パネルのある１行の表示期間中（例えばｎ−１行目の表示期間中）にビデオメモリからｎ行目のビデオデータをまとめて読み出して第１読み出しビデオデータ記憶部７０８Ａに格納しておき、次の行（ｎ行目）を表示する期間になると、前記第１読み出しビデオデータ記憶部７０８Ａに格納されたｎ行目のビデオデータを第２読み出しビデオデータ記憶部７０８Ｂに受け渡して表示パネルへ送信する。一方、受信されるビデオデータは数受信周期毎に書き込みビデオデータ記憶部７０５に格納しておき、ある１行の表示期間における第１読み出しビデオデータ記憶部７０８Ａへの読み出し期間以外の余った期間に主ビデオデータ記憶部７０２への書き込みを行う。図８においては或るフレームの最初の１組から数えてｍ組目（ｍは自然数）のビデオデータをビデオデータｍと表記している。

図８に示すようにビデオデータの受信と表示は非同期に行われるので、実際には主ビデオデータ記憶部からの読み出しタイミングと表示パネルでの表示タイミングの関係は固定しておき、読み出し動作をしないときに、主ビデオデータ記憶部７０２への書き込み動作を行なう。この書き込み動作において、例えば書き込みビデオデータ記憶部７０５がビデオデータｍを保持している間に全てビデオメモリに書き込めなかったとき、前記書き込みきれなかったビデオデータのみ過剰ビデオデータ記憶部７０７に蓄えておき、サブフレーム間の表示休止期間（図５）や、行間またはフレーム間のビデオデータ受信休止期間（図６）に前記過剰ビデオデータ記憶部７０７に蓄えたビデオデータを主ビデオデータ記憶部７０２に書き込む。

ここでも実施の形態１と同様に、主ビデオデータ記憶部７０２として領域を２分割したメモリ１つのみを用いることによって、実装ピンの数の低減、構造の単純化、回路の省スペース化を図ることができる。

さらに、Ｓ＿ＣＫの半周期に同期して読み出すのではなく、表示パネルにおける１行分の表示サイクルを基準期間としてその期間に連続して読み出しを行って第１読み出しビデオデータ記憶部に蓄えておく構成とすることによって、図９に示すように、Ｓ＿ＣＫの半周期に同期した場合のようにデータの読み出しに際して、読み出し動作が終わって次のデータの読み出しを開始するまでの時間的マージンがなくなるので時間的効率が向上する。

さらに、Ｓ＿ＣＫの半周期に同期させずに連続して読み出しを行って第１読み出しビデオデータ記憶部に蓄えておく構成とすることによって、実施の形態１の場合と同様に、主ビデオデータ記憶部のより広い領域を有効に利用可能となる（図１０参照）。

本実施例では、本発明を用いた表示装置の一例として図１１に示すものを挙げる。図１１Ａの表示装置は、主たる構成要素として、ビデオデータを記憶するビデオデータメモリを１つ備えた制御回路１１０１と、ＥＬ素子等の発光素子を画素ごとに配置した表示パネル１１０２とを有する。制御回路１１０１には、例えば実施の形態１及び２で説明した図１または図７の制御回路が用いられ得る。表示パネル１１０２は、ソース信号線に接続するソースドライバ１１０３と、ゲート信号線に接続するゲートドライバ１１０４と、画素部１１０５によって構成されている。画素部は、マトリクス状に画素が配置された構成となっている。ソースドライバ１１０３及びゲートドライバ１１０４には公知のものを用いることができる。

ここではゲートドライバを１つ用いた構成としているが、図１１Ｂに示すようにゲートドライバとして書き込み用ゲートドライバ１１０６と消去用ゲートドライバ１１０７の２つを用いた構成としてもよい。

ビデオ信号を受信した制御回路１１０１は、時間階調方式で各画素における階調表現が可能となるようにフォーマット変換されたビデオデータを他の制御信号とともに表示パネル１１０２のソースドライバ１１０３及びゲートドライバ１１０４に送り、ＥＬ素子を用いた画素部１１０５で画像の表示を行う。

各画素には、薄膜トランジスタ（以下、ＴＦＴと表記する）が配置されている。図１２Ａに表示装置に画素部の構成を示す。図１２Ａは、画素毎に２つのＴＦＴを配置し、各画素の発光素子の発光とその輝度を制御する手法を用いた場合の画素部の構成を示している。各画素部は、それぞれ１本のソース線Ｓ、ゲート線Ｇ、電源供給線Ｖと、スイッチ用ＴＦＴ１２０１と、駆動用ＴＦＴ１２０２と、容量素子１２０３と、発光素子１２０４とによって構成されている。

図１２Ａに示すように、スイッチ用ＴＦＴ１２０１のゲート電極は、ゲート信号線Ｇに接続され、スイッチ用ＴＦＴ１２０１のソース領域とドレイン領域は、一方はソース信号線Ｓに接続され、もう一方は、駆動用ＴＦＴ１２０２のゲート電極もしくは、容量素子１２０３の一方の電極に接続されている。駆動用ＴＦＴ１２０２のソース領域とドレイン領域は、一方は電源供給線Ｖに接続され、もう一方は発光素子１２０４の陽極もしくは陰極に接続されている。容量素子１２０３の２つの電極のうち、駆動用ＴＦＴ１１２０２及びスイッチ用ＴＦＴ１２０１に接続されていない側は、電源供給線Ｖに接続されている。

ここで、駆動用ＴＦＴ１２０２のソース領域もしくはドレイン領域が、発光素子１２０４の陽極と接続されている場合、発光素子の陽極を画素電極と呼び、陰極を対向電極を呼ぶ。一方、駆動用ＴＦＴ１２０２のソース領域もしくはドレイン領域が、発光素子１２０４の陰極と接続されている場合、発光素子１２０４の陰極を画素電極と呼び、陽極を対向電極と呼ぶ。また、電源供給線Ｖに与えられる電位を電源電位といい、対向電極に与えられる電位を対向電位を呼ぶことにする。ＴＦＴ１２０１及び１２０２は、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも構わないが、発光素子１２０４の画素電極が陽極の場合、駆動用ＴＦＴ１２０２はｐチャネル型ＴＦＴが望ましく、スイッチ用ＴＦＴ１２０１はｎチャネル型ＴＦＴが望ましい。一方、画素電極が陰極の場合、駆動用ＴＦＴ１２０２はｎチャネル型ＴＦＴが望ましく、スイッチ用ＴＦＴ１２０１はｐチャネル型ＴＦＴが望ましい。

上記構成の画素において、画像を表示する際の動作を以下に説明する。ゲート信号線Ｇに信号が入力されて、スイッチ用ＴＦＴ１２０１のゲート電極の電位が変化し、ゲート電圧が変化する。こうして導通状態となったスイッチ用ＴＦＴ１２０１のソース・ドレイン間を介して、ソース信号線Ｓより駆動用ＴＦＴ１２０２のゲート電極に信号が入力される。また、容量素子１２０３に信号が保持される。駆動用ＴＦＴ１２０２のゲート電極に入力された信号によって、駆動用ＴＦＴ１２０２のゲート電圧が変化し、ソース・ドレイン間が導通状態となる。電源供給線Ｖの電位が、駆動用ＴＦＴ１２０２を介して発光素子１２０４の画素電極に与えられる。こうして発光素子１２０４は発光する。

また、図１１Ｂのように書き込み用と消去用の２つのゲートドライバ１１０６及び１１０７を備えた表示パネルとした場合の画素部は、図１２Ｂに示すように３つのＴＦＴを有する構成となる。即ち、容量素子１２０３と並列に消去用ＴＦＴ１２０５がさらに接続され、スイッチ用ＴＦＴ１２０１のゲート電極は、書き込み用ゲートドライバで駆動される書き込み用ゲート線ＧＷに接続され、消去用ＴＦＴ１２０５のゲート電極は、消去用ゲートドライバで駆動される消去用ゲート線ＧＥに接続される。

ゲートドライバが１つ或いは２つの何れの場合においても、上記の実施例において、本発明は表示装置の制御回路１１０１に用いられる。本発明を用いることによって、表示装置の制御回路の構成の単純化や省スペース化が可能となり、これによって表示装置全体を小型化、低生産コスト化することが可能となる。

本発明を適用可能な電子機器として、デスクトップ、床置き、または壁掛け型ディスプレイ、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体に記録された映像や静止画を再生し、それを表示し得るディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１３Ａ〜図１３Ｈに示す。

図１３Ａはデスクトップ、床置き、または壁掛け型ディスプレイであり、筐体１３０１、支持台１３０２、表示部１３０３、スピーカー部１３０４、ビデオ入力端子１３０５等などを含む。本発明は、表示部１３０３の制御回路に適用が可能であり、本発明を適用することによって表示部の小型化及び装置全体の小型化、低生産コスト化が可能となる。

図１３Ｂはデジタルカメラであり、本体１３１１、表示部１３１２、受像部１３１３、操作キー１３１４、外部接続ポート１３１５、シャッター１３１６等を含む。本発明は、表示部１３１２の制御回路に用いることができる。その結果、表示部の小型化及び装置全体の小型化、低生産コスト化が容易になる。

図１３Ｃはコンピュータであり、本体１３２１、筐体１３２２、表示部１３２３、キーボード１３２４、外部接続ポート１３２５、ポインティングマウス１３２６等を含む。本発明は、表示部１３２３の制御回路に適用することができ、その結果、表示部の小型化及び装置全体の小型化、低生産コスト化が容易になる。なおコンピュータには、中央演算装置（ＣＰＵ）、記録媒体等が一体化された所謂ノート型コンピュータ、別体化された所謂デスクトップ型コンピュータが含まれる。

図１３Ｄはモバイルコンピュータであり、本体１３３１、表示部１３３２、スイッチ１３３３、操作キー１３３４、赤外線ポート１３３５等を含む。本発明は、表示部１３３２の制御回路に適用でき、その結果、表示部の小型化及び装置全体の小型化、低生産コスト化が容易になる。

図１３Ｅは記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１３４１、筐体１３４２、第１表示部１３４３、第２表示部１３４４、記録媒体（ＤＶＤ等）読み込み部１３４５、操作キー１３４６、スピーカー部１３４７等を含む。第１表示部１３４３は主として画像情報を表示し、第２表示部１３４４は主として文字情報を表示するが、本発明は、第１及び第２表示部１３４３、１３４４の制御回路に適用することができ、その結果、表示部の小型化及び装置全体の小型化、低生産コスト化が容易になる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。

図１３Ｆはゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体１３５１、表示部１３５２、アーム部１３５３を含む。本発明は、表示部１３５２の制御回路に用いることができる。その結果、表示部の小型化及び装置全体の小型化、低生産コスト化が容易になる。

図１３Ｇはビデオカメラであり、本体１３６１、表示部１３６２、筐体１３６３、外部接続ポート１３６４、リモコン受信部１３６５、受像部１３６６、バッテリー１３６７、音声入力部１３６８、操作キー１３６９等を含む。本発明は、表示部１３６２の制御回路に用いることができる。その結果、表示部の小型化及び装置全体の小型化、低生産コスト化が容易になる。

図１３Ｈは携帯電話機であり、本体１３７１、筐体１３７２、表示部１３７３、音声入力部１３７４、音声出力部１３７５、操作キー１３７６、外部接続ポート１３７７、アンテナ１３７８等を含む。本発明は、表示部１３７３の制御回路に用いることができる。その結果、表示部の小型化及び装置全体の小型化、低生産コスト化が容易になる。

これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってより一層の軽量化を図ることができる。

本発明を好適実施例に基づいて説明したが、これら実施例は例示を目的としたものであって、本発明はそれに限定されるものではない。当業者であれば特許請求の範囲によって定められる本発明の技術的思想を逸脱することなく様々な変形若しくは変更が可能であることは言うまでもない。例えば上記実施例は、実施形態及び実施例１及び２を自由に組み合わせて実施することが可能である。

本発明の第１の実施形態の制御回路の構成例を示すブロック図。 本発明の第１の実施形態の制御回路の構成例を示すブロック図。 図１Ａ及び図１Ｂの制御回路における２つのメモリ領域の動作を示す図。 本発明の制御回路の動作を示すタイミング図。 本発明の第１の実施形態の制御回路におけるビデオデータの書き込み動作と読み出し動作の関係を示すタイミング図。 本発明の第１の実施形態の制御回路におけるビデオデータの書き込み動作と読み出し動作の関係を示すタイミング図であって、書き込みビデオデータ記憶部のデータ保持期間内に書き込みきれなかった例を示す図。 サブフレーム終了時の表示休止期間の概念を示す図。 フレーム間及び行間の受信休止期間の概念を示す図。 本発明の第２の実施形態の表示装置の制御回路の構成例を示すブロック図。 本発明の第２の実施形態の制御回路におけるビデオデータの書き込み動作と読み出し動作を示すタイミング図。 読み出しビデオデータ記憶部による時間的な利点を示す図。 読み出しビデオデータ記憶部によるメモリ領域の利用に関する利点を示す図。 本発明を用いた表示装置の一例を示す概略図。 本発明を用いた別の表示装置の例の表示パネルの概略図。 Ａ及びＢよりなり、Ａは図１１Ａの表示装置の画素部の回路図、Ｂは図１１Ｂの表示装置の画素部の回路図。 本発明を用いた電子機器の例を示す図。 従来例の表示装置の制御回路のブロック図。 従来例の表示装置の制御回路におけるビデオデータの読み出し動作を示すタイミング図。

符号の説明

１０１、７０１ ビデオデータ書き込み回路
１０２、７０２ 主ビデオデータ記憶部
１０３、７０３ ビデオデータ読み出し回路
１０４、７０４、１４０１ ビデオフォーマット変換部
１０５、７０５ 書き込みビデオデータ記憶部
１０６、７０６ トライステートバッファ
１０７、７０７ 過剰ビデオデータ記憶部
１０８ 読み出しビデオデータ記憶部
１０８Ａ、７０８Ａ 第１読み出しビデオデータ記憶部
１０８Ｂ、７０８Ｂ 第２読み出しビデオデータ記憶部
１０９、７０９、１４０４ 表示制御部
１１０１ 制御回路
１１０２ 表示パネル
１１０３ ソースドライバ
１１０４ ゲートドライバ
１１０５ 画素部
１１０６ 書き込み用ゲートドライバ
１１０７ 消去用ゲートドライバ
１２０１ スイッチ用ＴＦＴ
１２０２ 駆動用ＴＦＴ
１２０３ 容量素子
１２０４ 発光素子
１２０５ 消去用ＴＦＴ
１４０２ 第１ビデオメモリ
１４０３ 第２ビデオメモリ
Ｓ＿ＣＫ ソースクロック信号
ＣＬＫ クロック信号
ＯＥＢ 読み出し制御信号
ＷＥＢ 書き込み制御信号
Ｗ 書き込み期間
Ｒ 読み出し期間
ＷＢＫ 書き込み休止期間
ＤＵＭＭＹ 猶予期間
Ｓ ソース線
Ｇ ゲート線
Ｖ 電源供給線
ＧＷ 書き込み用ゲート線
ＧＥ 消去用ゲート線

Claims (11)

1. ビデオデータを記憶するための第１の領域と第２の領域とを有する主ビデオデータ記憶手段と、
   前記主ビデオデータ記憶手段の前記第１の領域または前記第２の領域の何れか一方の領域から前記ビデオデータを読み出し、表示パネルに供給する読み出し手段と、
   供給されたビデオ信号を表示装置での階調表現が可能な前記ビデオデータに変換して、前記ビデオデータの読み出しが行われないときに、前記主ビデオデータ記憶手段の前記第１の領域及び前記第２の領域のうち読み出しが行われていない領域に書き込むための書き込み手段とを有し、
   前記読み出し手段は、１又は複数の画像を表示する期間毎に、前記ビデオデータの読み出しを行う領域を前記第１の領域と前記第２の領域との間で切り替え、
   前記読み出し手段は、前記表示パネルの表示タイミングに適合した一定量のビデオデータを、複数のクロック周期にわたって連続して前記主ビデオデータ記憶手段から読み出すことを特徴とする表示装置の制御回路。
2. 前記読み出し手段が、前記一定量のビデオデータを一定の保持期間だけ保持しておく読み出しビデオデータ記憶手段を有することを特徴とする請求項１に記載の制御回路。
3. 前記読み出しビデオデータ記憶手段が、
   前記主ビデオ記憶手段から読み出したビデオデータを一定期間保持しておく第１読み出しビデオデータ記憶手段と、
   前記第１読み出しビデオデータ記憶手段の内容を一定期間毎に一斉に読み出す第２読み出しビデオデータ記憶手段とを含むことを特徴とする請求項２に記載の制御回路。
4. 前記読み出し手段が、１つの集積回路に一体に設けられることを特徴とする請求項１乃至３の何れかに記載の制御回路。
5. 前記書き込み手段が、前記主ビデオデータ記憶手段への書き込みのために、前記主ビデオデータ記憶手段への書き込みに適合した所定量の前記ビデオデータを一定の書き込みビデオデータ保持期間だけ保持しておく書き込みビデオデータ記憶手段を有することを特徴とする請求項１乃至４の何れかに記載の制御回路。
6. 前記書き込み手段が、
   前記書き込みビデオデータ記憶手段が保持する前記所定量のビデオデータのうち、前記書き込みビデオデータ保持期間の間に前記主ビデオデータ記憶手段に書き込めなかった内容を一時保持しておき、前記ビデオデータの読み出しが行われないときに前記主ビデオデータ記憶手段に書き込むための過剰ビデオデータ記憶手段を有することを特徴とする請求項５に記載の制御回路。
7. 請求項１乃至６の何れかに記載の制御回路と、画素ごとに発光素子を配置した表示パネルとを有することを特徴とする表示装置。
8. 前記発光素子が、ＥＬ素子であることを特徴とする請求項７に記載の表示装置。
9. 請求項１乃至６の何れかに記載の制御回路を含む電子機器。
10. 前記制御回路と表示パネルとによって構成された表示装置を含むことを特徴とする請求項９に記載の電子機器。
11. 供給されたビデオ信号を表示装置での階調表現が可能なビデオデータに変換して表示パネルに供給する、前記ビデオデータを記憶するための第１の領域と第２の領域とを有する主ビデオデータ記憶手段を備えた表示装置の制御回路の駆動方法が、
    前記表示パネルの表示タイミングに適合した一定量のビデオデータを、複数のクロック周期にわたって連続して前記主ビデオデータ記憶手段の前記第１の領域または前記第２の領域の何れか一方の領域から読み出す過程と、
    前記主ビデオデータ記憶手段から読み出したビデオデータを表示パネルに供給する過程と、
    前記供給されたビデオ信号を前記ビデオデータに変換して、前記ビデオデータの読み出しが行われないときに、前記主ビデオデータ記憶手段の前記第１の領域及び前記第２の領域のうち読み出しが行われていない領域に書き込む過程と、
    １又は複数の画像を表示する期間毎に、前記ビデオデータの読み出しを行う領域を前記第１の領域と前記第２の領域との間で切り替える過程とを有することを特徴とする表示装置の制御回路の駆動方法。

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