JP2000098992A - 映像信号処理回路 - Google Patents
映像信号処理回路Info
- Publication number
- JP2000098992A JP2000098992A JP10267814A JP26781498A JP2000098992A JP 2000098992 A JP2000098992 A JP 2000098992A JP 10267814 A JP10267814 A JP 10267814A JP 26781498 A JP26781498 A JP 26781498A JP 2000098992 A JP2000098992 A JP 2000098992A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- video signal
- read enable
- circuit
- overtaking
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Television Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 メモリアクセスの追い越しをより一層効果的
に防止する。 【解決手段】 フィールドメモリ２，３は、映像信号を
選択的に書き込み、読み出すことによって同期を変換す
る。追い越し予測回路５は、フィールドメモリ２，３か
らの映像信号の読み出しが書き込みを追い越すことを予
測し、追い越し予測信号を生成する。リードイネーブル
生成回路１０は、フィールドメモリ２，３からの映像信
号の読み出しを強制的に切り換えるリードイネーブル信
号ＲＥ１を生成する。メモリアクセス切換回路１１は、
追い越し予測信号によって追い越しが発生するタイミン
グのみ、リードイネーブル信号ＲＥ１を反転し、リード
イネーブル信号ＲＥとする。
に防止する。 【解決手段】 フィールドメモリ２，３は、映像信号を
選択的に書き込み、読み出すことによって同期を変換す
る。追い越し予測回路５は、フィールドメモリ２，３か
らの映像信号の読み出しが書き込みを追い越すことを予
測し、追い越し予測信号を生成する。リードイネーブル
生成回路１０は、フィールドメモリ２，３からの映像信
号の読み出しを強制的に切り換えるリードイネーブル信
号ＲＥ１を生成する。メモリアクセス切換回路１１は、
追い越し予測信号によって追い越しが発生するタイミン
グのみ、リードイネーブル信号ＲＥ１を反転し、リード
イネーブル信号ＲＥとする。
Description
【０００１】
【発明の属する技術分野】本発明は、テレビジョン信号
やパソコン信号等の各種の映像信号を、その映像信号の
同期信号（垂直周波数）と異なる同期信号（垂直周波
数）で表示するために用いられる映像信号処理回路に係
り、特に、メモリからの読み出しが書き込みを追い越す
ことにより発生する不具合を効果的に防止することがで
きる映像信号処理回路に関する。
やパソコン信号等の各種の映像信号を、その映像信号の
同期信号（垂直周波数）と異なる同期信号（垂直周波
数）で表示するために用いられる映像信号処理回路に係
り、特に、メモリからの読み出しが書き込みを追い越す
ことにより発生する不具合を効果的に防止することがで
きる映像信号処理回路に関する。
【０００２】
【従来の技術】近年、ＮＴＳＣ信号だけでなく、ＨＤＴ
Ｖ信号やＶＧＡ，ＳＸＧＡ等のパソコン信号が映像信号
のソースとして利用されるようになっており、映像信号
は種々多様化している。また、映像信号を表示する表示
装置においても、陰極線管を用いたテレビジョン受像機
だけでなく、プラズマディスプレイ（ＰＤＰ）や液晶デ
ィスプレイ等のパネルディスプレイも普及してきてい
る。
Ｖ信号やＶＧＡ，ＳＸＧＡ等のパソコン信号が映像信号
のソースとして利用されるようになっており、映像信号
は種々多様化している。また、映像信号を表示する表示
装置においても、陰極線管を用いたテレビジョン受像機
だけでなく、プラズマディスプレイ（ＰＤＰ）や液晶デ
ィスプレイ等のパネルディスプレイも普及してきてい
る。
【０００３】このような映像信号及びそれを表示する表
示装置が多様化している環境においては、入力された映
像信号のフォーマット（即ち、垂直周波数）が表示装置
のそれと異なる場合がある。この場合には、入力された
映像信号の垂直周波数を表示装置の垂直周波数に変換す
ることが必要となる。
示装置が多様化している環境においては、入力された映
像信号のフォーマット（即ち、垂直周波数）が表示装置
のそれと異なる場合がある。この場合には、入力された
映像信号の垂直周波数を表示装置の垂直周波数に変換す
ることが必要となる。
【０００４】映像信号処理回路は、映像信号をその映像
信号の垂直周波数に同期したクロックでメモリに書き込
み、表示装置の垂直周波数に同期したクロックで読み出
すことによって、映像信号の垂直周波数を変換する。こ
の際、同一のメモリ上で書き込みアドレスと読み出しア
ドレスが重なってしまうと、フィールドの切り替わりに
よる画質劣化が発生する。そこで、複数のメモリもしく
はメモリエリアを用いて、書き込みと読み出しのメモリ
アクセスが重ならないように制御するのが一般的であ
る。この場合でも、メモリアクセスの重なり（追い越
し）を回避するための手段を講じることが必要である。
信号の垂直周波数に同期したクロックでメモリに書き込
み、表示装置の垂直周波数に同期したクロックで読み出
すことによって、映像信号の垂直周波数を変換する。こ
の際、同一のメモリ上で書き込みアドレスと読み出しア
ドレスが重なってしまうと、フィールドの切り替わりに
よる画質劣化が発生する。そこで、複数のメモリもしく
はメモリエリアを用いて、書き込みと読み出しのメモリ
アクセスが重ならないように制御するのが一般的であ
る。この場合でも、メモリアクセスの重なり（追い越
し）を回避するための手段を講じることが必要である。
【０００５】図５は従来の映像信号処理回路の一例を示
すブロック図であり、メモリアクセスの追い越しを回避
する構成の一例である。図５において、入力された映像
信号はスイッチ１を介して第１のフィールドメモリ２も
しくは第２のフィールドメモリ３のいずれかに入力さ
れ、書き込まれる。フィールドメモリ２，３から読み出
された映像信号はスイッチ４を介して出力される。フィ
ールドメモリ２を奇数フィールド用とすると、フィール
ドメモリ３は偶数フィールド用である。
すブロック図であり、メモリアクセスの追い越しを回避
する構成の一例である。図５において、入力された映像
信号はスイッチ１を介して第１のフィールドメモリ２も
しくは第２のフィールドメモリ３のいずれかに入力さ
れ、書き込まれる。フィールドメモリ２，３から読み出
された映像信号はスイッチ４を介して出力される。フィ
ールドメモリ２を奇数フィールド用とすると、フィール
ドメモリ３は偶数フィールド用である。
【０００６】ここでは図示していないが、入力された映
像信号はその映像信号に同期したクロックでフィールド
メモリ２，３に書き込まれ、表示装置側の同期信号に同
期したクロックでフィールドメモリ２，３より読み出さ
れる。スイッチ１とスイッチ４は、図示のように互いに
異なるフィールドメモリ２，３に接続するよう制御され
る。
像信号はその映像信号に同期したクロックでフィールド
メモリ２，３に書き込まれ、表示装置側の同期信号に同
期したクロックでフィールドメモリ２，３より読み出さ
れる。スイッチ１とスイッチ４は、図示のように互いに
異なるフィールドメモリ２，３に接続するよう制御され
る。
【０００７】同期追い越し予測回路５には、入力された
映像信号の垂直同期信号ＶＤ１と、表示装置側の垂直同
期信号ＶＤ２と、表示装置側の水平同期信号ＨＤ２が入
力される。同期追い越し予測回路５は、フィールドメモ
リ２，３からの映像信号の読み出しが書き込みを追い越
してしまうことを予測する回路である。同期追い越し予
測回路５の詳細な構成及び動作は、後述する。
映像信号の垂直同期信号ＶＤ１と、表示装置側の垂直同
期信号ＶＤ２と、表示装置側の水平同期信号ＨＤ２が入
力される。同期追い越し予測回路５は、フィールドメモ
リ２，３からの映像信号の読み出しが書き込みを追い越
してしまうことを予測する回路である。同期追い越し予
測回路５の詳細な構成及び動作は、後述する。
【０００８】メモリアクセス制御回路６には、入力され
た映像信号をフィールドメモリ２，３に書き込むための
ライトイネーブル信号ＷＥと、書き込んだ映像信号をフ
ィールドメモリ２，３より読み出すためのリードイネー
ブル信号ＲＥが入力される。メモリアクセス制御回路６
には、また、同期追い越し予測回路５より出力された追
い越し予測信号も入力される。ライトイネーブル信号Ｗ
Ｅは、スイッチ１を切換制御するために用いられ、リー
ドイネーブル信号ＲＥは、スイッチ４を切換制御するた
めに用いられる。リードイネーブル信号ＲＥは、後述す
る排他的論理和（ＸＯＲ）回路９の出力より直接的もし
くは間接的に得たものである。
た映像信号をフィールドメモリ２，３に書き込むための
ライトイネーブル信号ＷＥと、書き込んだ映像信号をフ
ィールドメモリ２，３より読み出すためのリードイネー
ブル信号ＲＥが入力される。メモリアクセス制御回路６
には、また、同期追い越し予測回路５より出力された追
い越し予測信号も入力される。ライトイネーブル信号Ｗ
Ｅは、スイッチ１を切換制御するために用いられ、リー
ドイネーブル信号ＲＥは、スイッチ４を切換制御するた
めに用いられる。リードイネーブル信号ＲＥは、後述す
る排他的論理和（ＸＯＲ）回路９の出力より直接的もし
くは間接的に得たものである。
【０００９】メモリアクセス制御回路６は、ライトイネ
ーブル信号ＷＥとリードイネーブル信号ＲＥと追い越し
予測信号の３つの信号より、実際に、スイッチ４を切換
制御するための信号であるリードイネーブル信号ＲＥを
反転すべきか否かを判定し、リードイネーブル信号ＲＥ
を反転すべきであると判定した際に、制御信号を発生す
る。追い越し予測信号だけでは、実際にリードイネーブ
ル信号ＲＥを反転すべきか否かを判定することができな
いので、ライトイネーブル信号ＷＥとリードイネーブル
信号ＲＥを参照することによって、リードイネーブル信
号ＲＥを反転すべき状態を正確に判定することが可能と
なる。
ーブル信号ＷＥとリードイネーブル信号ＲＥと追い越し
予測信号の３つの信号より、実際に、スイッチ４を切換
制御するための信号であるリードイネーブル信号ＲＥを
反転すべきか否かを判定し、リードイネーブル信号ＲＥ
を反転すべきであると判定した際に、制御信号を発生す
る。追い越し予測信号だけでは、実際にリードイネーブ
ル信号ＲＥを反転すべきか否かを判定することができな
いので、ライトイネーブル信号ＷＥとリードイネーブル
信号ＲＥを参照することによって、リードイネーブル信
号ＲＥを反転すべき状態を正確に判定することが可能と
なる。
【００１０】これから読み出そうとしているフィールド
メモリ（フィールドメモリ２，３の一方）と現在書き込
みを行っているフィールドメモリ（フィールドメモリ
２，３の他方）とが異なる場合には、次のフィールドで
読み出しが書き込みを追い越すことになる。従って、メ
モリアクセス制御回路６は、この場合に制御信号を出力
する。
メモリ（フィールドメモリ２，３の一方）と現在書き込
みを行っているフィールドメモリ（フィールドメモリ
２，３の他方）とが異なる場合には、次のフィールドで
読み出しが書き込みを追い越すことになる。従って、メ
モリアクセス制御回路６は、この場合に制御信号を出力
する。
【００１１】メモリアクセス制御回路６より出力された
制御信号は、Ｄフリップフロップ（ＤＦＦ）７のクロッ
ク端子ＣＫに入力される。ＤＦＦ７の端子Ｑの出力はイ
ンバータ８によって反転されて端子Ｄに入力される。こ
れによって、メモリアクセス制御回路６より出力された
制御信号はインクリメントされる。そして、ＤＦＦ７の
出力はＸＯＲ回路９の一方の端子に入力される。ＸＯＲ
回路９の他方の端子には、リードイネーブル信号ＲＥが
入力される。ＸＯＲ回路９は、ＤＦＦ７の出力とリード
イネーブル信号ＲＥとの排他的論理和をとり、新たなリ
ードイネーブル信号ＲＥを生成してスイッチ４に入力す
る。
制御信号は、Ｄフリップフロップ（ＤＦＦ）７のクロッ
ク端子ＣＫに入力される。ＤＦＦ７の端子Ｑの出力はイ
ンバータ８によって反転されて端子Ｄに入力される。こ
れによって、メモリアクセス制御回路６より出力された
制御信号はインクリメントされる。そして、ＤＦＦ７の
出力はＸＯＲ回路９の一方の端子に入力される。ＸＯＲ
回路９の他方の端子には、リードイネーブル信号ＲＥが
入力される。ＸＯＲ回路９は、ＤＦＦ７の出力とリード
イネーブル信号ＲＥとの排他的論理和をとり、新たなリ
ードイネーブル信号ＲＥを生成してスイッチ４に入力す
る。
【００１２】ここで、図６を用いて同期追い越し予測回
路５の具体的構成と動作を説明すると共に、図７を用い
て図５に示す回路の動作を説明する。図６において、カ
ウンタ５１には入力された映像信号の垂直同期信号ＶＤ
１と、クロックとして表示装置側の水平同期信号ＨＤ２
が入力される。カウンタ５１の出力はレジスタ５２，５
４に入力される。カウンタ５２には、クロックとして表
示装置側の垂直同期信号ＶＤ２が入力される。カウンタ
５４には、クロックとして入力された映像信号の垂直同
期信号ＶＤ１が入力される。
路５の具体的構成と動作を説明すると共に、図７を用い
て図５に示す回路の動作を説明する。図６において、カ
ウンタ５１には入力された映像信号の垂直同期信号ＶＤ
１と、クロックとして表示装置側の水平同期信号ＨＤ２
が入力される。カウンタ５１の出力はレジスタ５２，５
４に入力される。カウンタ５２には、クロックとして表
示装置側の垂直同期信号ＶＤ２が入力される。カウンタ
５４には、クロックとして入力された映像信号の垂直同
期信号ＶＤ１が入力される。
【００１３】カウンタ５２の出力はレジスタ５３及び減
算器５５，５６に入力される。レジスタ５３には、クロ
ックとして表示装置側の垂直同期信号ＶＤ２が入力され
る。レジスタ５３の出力は減算器５５に入力され、レジ
スタ５４の出力は減算器５６に入力される。減算器５５
はレジスタ５２の出力よりレジスタ５３の出力を減算
し、比較器５７に入力する。減算器５６はレジスタ５４
の出力よりレジスタ５２の出力を減算し、比較器５７に
入力する。
算器５５，５６に入力される。レジスタ５３には、クロ
ックとして表示装置側の垂直同期信号ＶＤ２が入力され
る。レジスタ５３の出力は減算器５５に入力され、レジ
スタ５４の出力は減算器５６に入力される。減算器５５
はレジスタ５２の出力よりレジスタ５３の出力を減算
し、比較器５７に入力する。減算器５６はレジスタ５４
の出力よりレジスタ５２の出力を減算し、比較器５７に
入力する。
【００１４】比較器５７の出力はマスクカウンタ５８に
入力される。マスクカウンタ５８の出力は追い越し予測
信号として出力されると共に、インバータ５９によって
反転されてマスクカウンタ５８のリセット入力端子に入
力される。
入力される。マスクカウンタ５８の出力は追い越し予測
信号として出力されると共に、インバータ５９によって
反転されてマスクカウンタ５８のリセット入力端子に入
力される。
【００１５】図７は、入力された映像信号の垂直周波数
が、表示装置側の垂直周波数よりも高い場合を示してい
る。図７において、（Ａ）はライトイネーブル信号Ｗ
Ｅ、（Ｂ）は表示装置側の垂直同期信号ＶＤ２、（Ｃ）
は図６中の同期追い越し予測回路５より出力される追い
越し予測信号、（Ｄ）は図６中のＤＦＦ７の出力信号、
（Ｅ）は図６中のＸＯＲ回路９の出力信号を示してい
る。
が、表示装置側の垂直周波数よりも高い場合を示してい
る。図７において、（Ａ）はライトイネーブル信号Ｗ
Ｅ、（Ｂ）は表示装置側の垂直同期信号ＶＤ２、（Ｃ）
は図６中の同期追い越し予測回路５より出力される追い
越し予測信号、（Ｄ）は図６中のＤＦＦ７の出力信号、
（Ｅ）は図６中のＸＯＲ回路９の出力信号を示してい
る。
【００１６】図７（Ａ），（Ｅ）における丸を付した数
字は、フィールドを示している。図７（Ａ）は、奇数フ
ィールド１，３，５…で奇数フィールド用のフィールド
メモリ２に映像信号を書き込み、偶数フィールド２，
４，６…で偶数フィールド用のフィールドメモリ３に映
像信号を書き込むことを意味している。図７（Ｅ）は、
フィールドメモリ２，３からの映像信号の読み出しを示
しており、奇数番号を付したタイミングではフィールド
メモリ２より映像信号の読み出し、偶数番号を付したタ
イミングではフィールドメモリ３より映像信号の読み出
すことを意味している。
字は、フィールドを示している。図７（Ａ）は、奇数フ
ィールド１，３，５…で奇数フィールド用のフィールド
メモリ２に映像信号を書き込み、偶数フィールド２，
４，６…で偶数フィールド用のフィールドメモリ３に映
像信号を書き込むことを意味している。図７（Ｅ）は、
フィールドメモリ２，３からの映像信号の読み出しを示
しており、奇数番号を付したタイミングではフィールド
メモリ２より映像信号の読み出し、偶数番号を付したタ
イミングではフィールドメモリ３より映像信号の読み出
すことを意味している。
【００１７】図７に示すように、入力された映像信号の
１垂直走査期間をＶ、現時点における垂直同期信号ＶＤ
１と垂直同期信号ＶＤ２とのずれをＶＢ、１垂直走査期
間前における垂直同期信号ＶＤ１と垂直同期信号ＶＤ２
とのずれをＶＡとする。図６において、カウンタ５１
は、垂直同期信号ＶＤ１をトリガとして水平同期信号Ｈ
Ｄ２でカウントする。レジスタ５２はカウンタ５１の出
力を取り込み、上記のずれＶＢを生成する。レジスタ５
３はレジスタ５２の出力を取り込み、上記のずれＶＡを
生成する。レジスタ５４レジスタ５２はカウンタ５１の
出力を取り込み、上記の１垂直走査期間Ｖを生成する。
１垂直走査期間をＶ、現時点における垂直同期信号ＶＤ
１と垂直同期信号ＶＤ２とのずれをＶＢ、１垂直走査期
間前における垂直同期信号ＶＤ１と垂直同期信号ＶＤ２
とのずれをＶＡとする。図６において、カウンタ５１
は、垂直同期信号ＶＤ１をトリガとして水平同期信号Ｈ
Ｄ２でカウントする。レジスタ５２はカウンタ５１の出
力を取り込み、上記のずれＶＢを生成する。レジスタ５
３はレジスタ５２の出力を取り込み、上記のずれＶＡを
生成する。レジスタ５４レジスタ５２はカウンタ５１の
出力を取り込み、上記の１垂直走査期間Ｖを生成する。
【００１８】減算器５５からは、|ＶＢ−ＶＡ|が得ら
れ、減算器５６からは|Ｖ−ＶＢ|が得られる。比較器５
７は、|ＶＢ−ＶＡ|と|Ｖ−ＶＢ|とを比較し、例えば、
|ＶＢ−ＶＡ|≧|Ｖ−ＶＢ|が成立するとき、ハイレベル
を出力する。図７の例では、垂直同期信号ＶＤ１と垂直
同期信号ＶＤ２とのずれは、時間が経過するに従って増
大する傾向にある。そこで、現時点のずれＶＢを取得し
た段階で、|ＶＢ−ＶＡ|が残りの|Ｖ−ＶＢ|を上回ると
すれば、次の１垂直走査期間Ｖで追い越しが発生するこ
とになる。追い越しはこのようにして予測が可能であ
る。
れ、減算器５６からは|Ｖ−ＶＢ|が得られる。比較器５
７は、|ＶＢ−ＶＡ|と|Ｖ−ＶＢ|とを比較し、例えば、
|ＶＢ−ＶＡ|≧|Ｖ−ＶＢ|が成立するとき、ハイレベル
を出力する。図７の例では、垂直同期信号ＶＤ１と垂直
同期信号ＶＤ２とのずれは、時間が経過するに従って増
大する傾向にある。そこで、現時点のずれＶＢを取得し
た段階で、|ＶＢ−ＶＡ|が残りの|Ｖ−ＶＢ|を上回ると
すれば、次の１垂直走査期間Ｖで追い越しが発生するこ
とになる。追い越しはこのようにして予測が可能であ
る。
【００１９】比較器５７の出力はマスクカウンタ５８に
よって数フィールド分マスクされる。これによって、比
較器５７の出力は数フィールド分無視されることにな
る。これは、同期の追い越しを検出した直後の演算結果
は不正な値となるためである。以上の動作により、同期
追い越し予測回路５からは、図７（Ｃ）に示すような追
い越し予測信号が出力される。
よって数フィールド分マスクされる。これによって、比
較器５７の出力は数フィールド分無視されることにな
る。これは、同期の追い越しを検出した直後の演算結果
は不正な値となるためである。以上の動作により、同期
追い越し予測回路５からは、図７（Ｃ）に示すような追
い越し予測信号が出力される。
【００２０】そして、図５中のメモリアクセス制御回路
６は、追い越し予測信号が入力された時点のライトイネ
ーブル信号ＷＥとリードイネーブル信号ＲＥとを参照す
ることによって、次のフィールドで読み出しが書き込み
を追い越すことを示す制御信号を発生する。この制御信
号はＤＦＦ７に入力され、ＤＦＦ７の出力をインクリメ
ントする。その結果、ＤＦＦ７からは、図７（Ｄ）に示
すような信号が出力され、ＸＯＲ回路９の出力は、図７
（Ｅ）となる。
６は、追い越し予測信号が入力された時点のライトイネ
ーブル信号ＷＥとリードイネーブル信号ＲＥとを参照す
ることによって、次のフィールドで読み出しが書き込み
を追い越すことを示す制御信号を発生する。この制御信
号はＤＦＦ７に入力され、ＤＦＦ７の出力をインクリメ
ントする。その結果、ＤＦＦ７からは、図７（Ｄ）に示
すような信号が出力され、ＸＯＲ回路９の出力は、図７
（Ｅ）となる。
【００２１】図７（Ｅ）に示すように、例えば、奇数フ
ィールド７の映像信号をフィールドメモリ２より読み出
した後、映像信号の読み出しが書き込みを追い越してし
まうことを防止するため、スイッチ４を切り換えること
なく、再度同じフィールドメモリ２より奇数フィールド
９として映像信号を読み出している。このように、スイ
ッチ４は、フィールドメモリ２，３からの映像信号の読
み出しが書き込みを追い越してしまうことを回避しつ
つ、フィールドメモリ２，３を選択的に切り換える。
ィールド７の映像信号をフィールドメモリ２より読み出
した後、映像信号の読み出しが書き込みを追い越してし
まうことを防止するため、スイッチ４を切り換えること
なく、再度同じフィールドメモリ２より奇数フィールド
９として映像信号を読み出している。このように、スイ
ッチ４は、フィールドメモリ２，３からの映像信号の読
み出しが書き込みを追い越してしまうことを回避しつ
つ、フィールドメモリ２，３を選択的に切り換える。
【００２２】
【発明が解決しようとする課題】以上説明した従来の映
像信号処理回路は、次のような問題点を有している。回
路立ち上げ時や入力信号の切換時、あるいは、表示装置
に表示する映像の位相移動時等において、入力された映
像信号と表示装置側とのタイミングによっては、書き込
みと読み出しのメモリアクセスが重なり、フィールドの
切り換わりによる画質劣化が発生する。
像信号処理回路は、次のような問題点を有している。回
路立ち上げ時や入力信号の切換時、あるいは、表示装置
に表示する映像の位相移動時等において、入力された映
像信号と表示装置側とのタイミングによっては、書き込
みと読み出しのメモリアクセスが重なり、フィールドの
切り換わりによる画質劣化が発生する。
【００２３】図８はこの問題点を説明するための図であ
り、（Ａ）はフィールドメモリ２，３に書き込む映像信
号、（Ｂ）は表示装置側の垂直同期信号ＶＤ２、（Ｃ）
はフィールドメモリ２，３より読み出す映像信号を示し
ている。破線で示す位置で信号の切換が発生したとす
る。上述した従来の映像信号処理回路においては、信号
切換直後に、次の追い越し予測信号を得るまでの間、同
一のメモリをアクセスしてしまう場合がある。この例で
は、信号切換直後の２フィールドで追い越しが発生して
いる。
り、（Ａ）はフィールドメモリ２，３に書き込む映像信
号、（Ｂ）は表示装置側の垂直同期信号ＶＤ２、（Ｃ）
はフィールドメモリ２，３より読み出す映像信号を示し
ている。破線で示す位置で信号の切換が発生したとす
る。上述した従来の映像信号処理回路においては、信号
切換直後に、次の追い越し予測信号を得るまでの間、同
一のメモリをアクセスしてしまう場合がある。この例で
は、信号切換直後の２フィールドで追い越しが発生して
いる。
【００２４】このように、従来の映像信号処理回路で
は、メモリアクセスの追い越しを完全には回避すること
ができず、画質の劣化を招くことがあった。例えば、表
示装置側がＮＴＳＣ方式で、入力された映像信号がＨＴ
ＤＶ信号の場合には、適切な制御を行うまでに十数秒か
かる場合もある。
は、メモリアクセスの追い越しを完全には回避すること
ができず、画質の劣化を招くことがあった。例えば、表
示装置側がＮＴＳＣ方式で、入力された映像信号がＨＴ
ＤＶ信号の場合には、適切な制御を行うまでに十数秒か
かる場合もある。
【００２５】本発明はこのような問題点に鑑みなされた
ものであり、２つのフィールドメモリに選択的に映像信
号を書き込み、その２つのフィールドメモリより映像信
号を選択的に読み出して同期を変換する映像信号処理回
路において、メモリアクセスの追い越しをより一層効果
的に防止することができる映像信号処理回路を提供する
ことを目的とする。
ものであり、２つのフィールドメモリに選択的に映像信
号を書き込み、その２つのフィールドメモリより映像信
号を選択的に読み出して同期を変換する映像信号処理回
路において、メモリアクセスの追い越しをより一層効果
的に防止することができる映像信号処理回路を提供する
ことを目的とする。
【００２６】
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、入力された映像信号をこ
の映像信号に同期した書き込みクロックを用いて第１，
第２のフィールドメモリ（２，３）に選択的に書き込
み、その書き込んだ映像信号を前記書き込みクロックと
は異なる読み出しクロックを用いて読み出すことによっ
て、前記入力された映像信号とは異なる同期を有する映
像信号を得る映像信号処理回路において、前記第１，第
２のフィールドメモリからの映像信号の読み出しが前記
第１，第２のフィールドメモリへの映像信号の書き込み
を追い越すことを予測し、追い越し予測信号を生成する
追い越し予測回路（５）と、前記第１，第２のフィール
ドメモリに対するライトイネーブル信号と読み出しの同
期信号とから、第１のリードイネーブル信号を生成する
リードイネーブル生成回路（１０）と、前記追い越し予
測信号と前記第１のリードイネーブル信号とが入力さ
れ、前記追い越し予測信号によって追い越しが発生する
タイミングのみ、前記第１のリードイネーブル信号を反
転して第２のリードイネーブル信号とすると共に、前記
追い越し予測信号によって追い越しが発生するタイミン
グ以外では、前記第１のリードイネーブル信号をそのま
ま第２のリードイネーブル信号とすることによって、前
記第１，第２のフィールドメモリからの映像信号の読み
出しを制御するメモリアクセス切換回路（１１）とを備
えて構成したことを特徴とする映像信号処理回路を提供
するものである。
の技術の課題を解決するため、入力された映像信号をこ
の映像信号に同期した書き込みクロックを用いて第１，
第２のフィールドメモリ（２，３）に選択的に書き込
み、その書き込んだ映像信号を前記書き込みクロックと
は異なる読み出しクロックを用いて読み出すことによっ
て、前記入力された映像信号とは異なる同期を有する映
像信号を得る映像信号処理回路において、前記第１，第
２のフィールドメモリからの映像信号の読み出しが前記
第１，第２のフィールドメモリへの映像信号の書き込み
を追い越すことを予測し、追い越し予測信号を生成する
追い越し予測回路（５）と、前記第１，第２のフィール
ドメモリに対するライトイネーブル信号と読み出しの同
期信号とから、第１のリードイネーブル信号を生成する
リードイネーブル生成回路（１０）と、前記追い越し予
測信号と前記第１のリードイネーブル信号とが入力さ
れ、前記追い越し予測信号によって追い越しが発生する
タイミングのみ、前記第１のリードイネーブル信号を反
転して第２のリードイネーブル信号とすると共に、前記
追い越し予測信号によって追い越しが発生するタイミン
グ以外では、前記第１のリードイネーブル信号をそのま
ま第２のリードイネーブル信号とすることによって、前
記第１，第２のフィールドメモリからの映像信号の読み
出しを制御するメモリアクセス切換回路（１１）とを備
えて構成したことを特徴とする映像信号処理回路を提供
するものである。
【００２７】
【発明の実施の形態】以下、本発明の映像信号処理回路
について、添付図面を参照して説明する。図１は本発明
の映像信号処理回路の一実施例を示すブロック図、図２
は本発明の映像信号処理回路の動作を説明するためのタ
イミング図、図３は図１中のメモリリードイネーブル生
成回路１０の具体的構成の一例を示すブロック図、図４
は図１中のメモリアクセス切換回路１１の具体的構成の
一例を示すブロック図である。なお、図１において、図
５と同一部分には同一符号が付してある。
について、添付図面を参照して説明する。図１は本発明
の映像信号処理回路の一実施例を示すブロック図、図２
は本発明の映像信号処理回路の動作を説明するためのタ
イミング図、図３は図１中のメモリリードイネーブル生
成回路１０の具体的構成の一例を示すブロック図、図４
は図１中のメモリアクセス切換回路１１の具体的構成の
一例を示すブロック図である。なお、図１において、図
５と同一部分には同一符号が付してある。
【００２８】図１において、入力された映像信号はスイ
ッチ１を介して第１のフィールドメモリ２もしくは第２
のフィールドメモリ３のいずれかに入力され、書き込ま
れる。フィールドメモリ２，３から読み出された映像信
号はスイッチ４を介して出力される。フィールドメモリ
２を奇数フィールド用とすると、フィールドメモリ３は
偶数フィールド用である。
ッチ１を介して第１のフィールドメモリ２もしくは第２
のフィールドメモリ３のいずれかに入力され、書き込ま
れる。フィールドメモリ２，３から読み出された映像信
号はスイッチ４を介して出力される。フィールドメモリ
２を奇数フィールド用とすると、フィールドメモリ３は
偶数フィールド用である。
【００２９】ここでは図示していないが、入力された映
像信号はその映像信号に同期したクロックでフィールド
メモリ２，３に書き込まれ、表示装置側の同期信号に同
期したクロックでフィールドメモリ２，３より読み出さ
れる。スイッチ１とスイッチ４は、図示のように互いに
異なるフィールドメモリ２，３に接続するよう制御され
る。
像信号はその映像信号に同期したクロックでフィールド
メモリ２，３に書き込まれ、表示装置側の同期信号に同
期したクロックでフィールドメモリ２，３より読み出さ
れる。スイッチ１とスイッチ４は、図示のように互いに
異なるフィールドメモリ２，３に接続するよう制御され
る。
【００３０】同期追い越し予測回路５には、入力された
映像信号の垂直同期信号ＶＤ１と、表示装置側の垂直同
期信号ＶＤ２と、表示装置側の水平同期信号ＨＤ２が入
力される。同期追い越し予測回路５は、フィールドメモ
リ２，３からの映像信号の読み出しが書き込みを追い越
してしまうことを予測する回路である。同期追い越し予
測回路５の詳細な構成及び動作は、図６で説明した通り
である。
映像信号の垂直同期信号ＶＤ１と、表示装置側の垂直同
期信号ＶＤ２と、表示装置側の水平同期信号ＨＤ２が入
力される。同期追い越し予測回路５は、フィールドメモ
リ２，３からの映像信号の読み出しが書き込みを追い越
してしまうことを予測する回路である。同期追い越し予
測回路５の詳細な構成及び動作は、図６で説明した通り
である。
【００３１】メモリリードイネーブル生成回路１０に
は、入力された映像信号をフィールドメモリ２，３に書
き込むためのライトイネーブル信号ＷＥと、表示装置側
の垂直同期信号ＶＤ２が入力される。メモリリードイネ
ーブル生成回路１０は、ライトイネーブル信号ＷＥと垂
直同期信号ＶＤ２とを参照することによって、スイッチ
４を固定的に切り換えるためのリードイネーブル信号Ｒ
Ｅ１を生成する。このリードイネーブル信号ＲＥ１は、
垂直同期信号ＶＤ２が入力された時点でライトイネーブ
ル信号ＷＥがローとなっている側、即ち、書き込みを行
っていない側のフィールドメモリ２，３を読み出すため
の信号である。
は、入力された映像信号をフィールドメモリ２，３に書
き込むためのライトイネーブル信号ＷＥと、表示装置側
の垂直同期信号ＶＤ２が入力される。メモリリードイネ
ーブル生成回路１０は、ライトイネーブル信号ＷＥと垂
直同期信号ＶＤ２とを参照することによって、スイッチ
４を固定的に切り換えるためのリードイネーブル信号Ｒ
Ｅ１を生成する。このリードイネーブル信号ＲＥ１は、
垂直同期信号ＶＤ２が入力された時点でライトイネーブ
ル信号ＷＥがローとなっている側、即ち、書き込みを行
っていない側のフィールドメモリ２，３を読み出すため
の信号である。
【００３２】メモリアクセス切換回路１１には、表示装
置側の垂直同期信号ＶＤ２と、メモリリードイネーブル
生成回路１０より出力されたリードイネーブル信号ＲＥ
１と、同期追い越し予測回路５より出力された追い越し
予測信号が入力される。メモリアクセス切換回路１１
は、後述するように、リードイネーブル信号ＲＥ１をそ
のままスイッチ４を切換制御するためリードイネーブル
信号ＲＥとするか、追い越し予測信号を参照したリード
イネーブル信号ＲＥとするかを切り換えるためのもので
ある。
置側の垂直同期信号ＶＤ２と、メモリリードイネーブル
生成回路１０より出力されたリードイネーブル信号ＲＥ
１と、同期追い越し予測回路５より出力された追い越し
予測信号が入力される。メモリアクセス切換回路１１
は、後述するように、リードイネーブル信号ＲＥ１をそ
のままスイッチ４を切換制御するためリードイネーブル
信号ＲＥとするか、追い越し予測信号を参照したリード
イネーブル信号ＲＥとするかを切り換えるためのもので
ある。
【００３３】図３を用いてメモリリードイネーブル生成
回路１０の具体的構成と動作を説明する。図３におい
て、Ｄフリップフロップ（ＤＦＦ）１０１には、ライト
イネーブル信号ＷＥと、クロックとして表示装置側の垂
直同期信号ＶＤ２が入力される。ＤＦＦ１０１は、垂直
同期信号ＶＤ２の立ち上がりのタイミングでライトイネ
ーブル信号ＷＥを取り込む。ＤＦＦ１０１の出力はイン
バータ１０２によって反転され、リードイネーブル信号
ＲＥ１とされて出力される。
回路１０の具体的構成と動作を説明する。図３におい
て、Ｄフリップフロップ（ＤＦＦ）１０１には、ライト
イネーブル信号ＷＥと、クロックとして表示装置側の垂
直同期信号ＶＤ２が入力される。ＤＦＦ１０１は、垂直
同期信号ＶＤ２の立ち上がりのタイミングでライトイネ
ーブル信号ＷＥを取り込む。ＤＦＦ１０１の出力はイン
バータ１０２によって反転され、リードイネーブル信号
ＲＥ１とされて出力される。
【００３４】図４を用いてメモリアクセス切換回路１１
の具体的構成と動作を説明する。図４において、Ｄフリ
ップフロップ（ＤＦＦ）１１１には、追い越し予測信号
と、クロックとして垂直同期信号ＶＤ２が入力される。
ＤＦＦ１１１は、垂直同期信号ＶＤ２の立ち上がりのタ
イミングで追い越し予測信号を取り込む。
の具体的構成と動作を説明する。図４において、Ｄフリ
ップフロップ（ＤＦＦ）１１１には、追い越し予測信号
と、クロックとして垂直同期信号ＶＤ２が入力される。
ＤＦＦ１１１は、垂直同期信号ＶＤ２の立ち上がりのタ
イミングで追い越し予測信号を取り込む。
【００３５】ＤＦＦ１１１の出力はインバータ１１２に
よって反転され、論理積（ＡＮＤ）回路１１３に入力さ
れる。ＡＮＤ回路１１３には追い越し予測信号も入力さ
れる。ＡＮＤ回路１１３は、追い越し予測信号とインバ
ータ１１２の出力との論理積をとる。同期追い越し予測
回路５より出力された追い越し予測信号は、図７で説明
したように、同期の追い越しが予測されるフィールドの
みハイではなく、数フィールド分はハイとなる。ＤＦＦ
１１１〜ＡＮＤ回路１１３は、数フィールド分はハイと
なった追い越し予測信号を同期の追い越しが予測される
フィールドのみハイとなる追い越し予測信号とするため
の回路である。
よって反転され、論理積（ＡＮＤ）回路１１３に入力さ
れる。ＡＮＤ回路１１３には追い越し予測信号も入力さ
れる。ＡＮＤ回路１１３は、追い越し予測信号とインバ
ータ１１２の出力との論理積をとる。同期追い越し予測
回路５より出力された追い越し予測信号は、図７で説明
したように、同期の追い越しが予測されるフィールドの
みハイではなく、数フィールド分はハイとなる。ＤＦＦ
１１１〜ＡＮＤ回路１１３は、数フィールド分はハイと
なった追い越し予測信号を同期の追い越しが予測される
フィールドのみハイとなる追い越し予測信号とするため
の回路である。
【００３６】排他的論理和回路（ＸＯＲ）回路１１４に
は、メモリリードイネーブル生成回路１０より出力され
たリードイネーブル信号ＲＥ１と、ＡＮＤ回路１１３の
出力とが入力され、これらの排他的論理和をとり、リー
ドイネーブル信号ＲＥとして出力する。
は、メモリリードイネーブル生成回路１０より出力され
たリードイネーブル信号ＲＥ１と、ＡＮＤ回路１１３の
出力とが入力され、これらの排他的論理和をとり、リー
ドイネーブル信号ＲＥとして出力する。
【００３７】ここで、図２を用いて本発明の回路の動作
を説明する。図２は、入力された映像信号の垂直周波数
が、表示装置側の垂直周波数よりも高い場合を示してい
る。図２において、（Ａ）はライトイネーブル信号Ｗ
Ｅ、（Ｂ）は表示装置側の垂直同期信号ＶＤ２、（Ｃ）
は図１中のメモリリードイネーブル生成回路１０より出
力されるリードイネーブル信号ＲＥ１、（Ｄ）は図１中
の同期追い越し予測回路５より出力される追い越し予測
信号、（Ｅ）は図４中のＡＮＤ回路１１３の出力信号、
（Ｆ）は図１中のメモリアクセス切換回路１１より出力
されるリードイネーブル信号ＲＥを示している。
を説明する。図２は、入力された映像信号の垂直周波数
が、表示装置側の垂直周波数よりも高い場合を示してい
る。図２において、（Ａ）はライトイネーブル信号Ｗ
Ｅ、（Ｂ）は表示装置側の垂直同期信号ＶＤ２、（Ｃ）
は図１中のメモリリードイネーブル生成回路１０より出
力されるリードイネーブル信号ＲＥ１、（Ｄ）は図１中
の同期追い越し予測回路５より出力される追い越し予測
信号、（Ｅ）は図４中のＡＮＤ回路１１３の出力信号、
（Ｆ）は図１中のメモリアクセス切換回路１１より出力
されるリードイネーブル信号ＲＥを示している。
【００３８】図２（Ａ），（Ｃ），（Ｅ）における丸を
付した数字は、フィールドを示している。図２（Ａ）
は、奇数フィールド１，３，５…で奇数フィールド用の
フィールドメモリ２に映像信号を書き込み、偶数フィー
ルド２，４，６…で偶数フィールド用のフィールドメモ
リ３に映像信号を書き込むことを意味している。図２
（Ｃ），（Ｅ）は、リードイネーブル信号ＲＥ１もしく
はリードイネーブル信号ＲＥによるフィールドメモリ
２，３からの映像信号の読み出しを示しており、奇数番
号を付したタイミングではフィールドメモリ２より映像
信号の読み出し、偶数番号を付したタイミングではフィ
ールドメモリ３より映像信号の読み出すことを意味して
いる。
付した数字は、フィールドを示している。図２（Ａ）
は、奇数フィールド１，３，５…で奇数フィールド用の
フィールドメモリ２に映像信号を書き込み、偶数フィー
ルド２，４，６…で偶数フィールド用のフィールドメモ
リ３に映像信号を書き込むことを意味している。図２
（Ｃ），（Ｅ）は、リードイネーブル信号ＲＥ１もしく
はリードイネーブル信号ＲＥによるフィールドメモリ
２，３からの映像信号の読み出しを示しており、奇数番
号を付したタイミングではフィールドメモリ２より映像
信号の読み出し、偶数番号を付したタイミングではフィ
ールドメモリ３より映像信号の読み出すことを意味して
いる。
【００３９】上記のように、図２（Ｄ）に示す追い越し
予測信号は、メモリアクセス切換回路１１中のＤＦＦ１
１１〜ＡＮＤ回路１１３の作用によって、図２（Ｅ）に
示すように、同期の追い越しが予測されるフィールドの
みハイとなる追い越し予測信号に変換される。図２
（Ｅ）に示すような同期の追い越しが予測されるフィー
ルドのみハイとなる追い越し予測信号を発生する同期追
い越し予測回路を用いた場合には、ＤＦＦ１１１〜ＡＮ
Ｄ回路１１３は不要となる。
予測信号は、メモリアクセス切換回路１１中のＤＦＦ１
１１〜ＡＮＤ回路１１３の作用によって、図２（Ｅ）に
示すように、同期の追い越しが予測されるフィールドの
みハイとなる追い越し予測信号に変換される。図２
（Ｅ）に示すような同期の追い越しが予測されるフィー
ルドのみハイとなる追い越し予測信号を発生する同期追
い越し予測回路を用いた場合には、ＤＦＦ１１１〜ＡＮ
Ｄ回路１１３は不要となる。
【００４０】図２（Ｃ），（Ｅ），（Ｆ）より分かるよ
うに、メモリアクセス切換回路１１は、ＡＮＤ回路１１
３の出力信号がローのときには、リードイネーブル信号
ＲＥ１をそのままリードイネーブル信号ＲＥとして出力
し、ＡＮＤ回路１１３の出力信号がハイのときには、リ
ードイネーブル信号ＲＥ１を反転してリードイネーブル
信号ＲＥとする。
うに、メモリアクセス切換回路１１は、ＡＮＤ回路１１
３の出力信号がローのときには、リードイネーブル信号
ＲＥ１をそのままリードイネーブル信号ＲＥとして出力
し、ＡＮＤ回路１１３の出力信号がハイのときには、リ
ードイネーブル信号ＲＥ１を反転してリードイネーブル
信号ＲＥとする。
【００４１】例えば、図２（Ｃ）に示すリードイネーブ
ル信号ＲＥ１の奇数フィールド１では、ＡＮＤ回路１１
３の出力信号がハイとなって、リードイネーブル信号Ｒ
Ｅ１が反転する。その結果、図２（Ｆ）に示すよう、リ
ードイネーブル信号ＲＥはローとなり、スイッチ４は偶
数フィールド２を選択するよう、フィールドメモリ３を
選択する。
ル信号ＲＥ１の奇数フィールド１では、ＡＮＤ回路１１
３の出力信号がハイとなって、リードイネーブル信号Ｒ
Ｅ１が反転する。その結果、図２（Ｆ）に示すよう、リ
ードイネーブル信号ＲＥはローとなり、スイッチ４は偶
数フィールド２を選択するよう、フィールドメモリ３を
選択する。
【００４２】以上のように、本発明の映像信号処理回路
では、メモリリードイネーブル生成回路１０は、ライト
イネーブル信号ＷＥと表示装置側の垂直同期信号ＶＤ２
とを参照することによって、スイッチ４を強制的に切り
換えるリードイネーブル信号ＲＥ１を生成する。そし
て、同期の追い越しが予測されるフィールドのみリード
イネーブル信号ＲＥ１を反転する。これによって、回路
立ち上げ時や入力信号の切換時、あるいは、表示装置に
表示する映像の位相移動時等においても、メモリアクセ
スの追い越しは発生しない。
では、メモリリードイネーブル生成回路１０は、ライト
イネーブル信号ＷＥと表示装置側の垂直同期信号ＶＤ２
とを参照することによって、スイッチ４を強制的に切り
換えるリードイネーブル信号ＲＥ１を生成する。そし
て、同期の追い越しが予測されるフィールドのみリード
イネーブル信号ＲＥ１を反転する。これによって、回路
立ち上げ時や入力信号の切換時、あるいは、表示装置に
表示する映像の位相移動時等においても、メモリアクセ
スの追い越しは発生しない。
【００４３】ところで、本実施例では、入力された映像
信号の垂直周波数が、表示装置側の垂直周波数よりも高
い場合について説明したが、入力された映像信号の垂直
周波数が、表示装置側の垂直周波数よりも低い場合でも
同様に適応することができる。
信号の垂直周波数が、表示装置側の垂直周波数よりも高
い場合について説明したが、入力された映像信号の垂直
周波数が、表示装置側の垂直周波数よりも低い場合でも
同様に適応することができる。
【００４４】
【発明の効果】以上詳細に説明したように、本発明の映
像信号処理回路は、第１，第２のフィールドメモリから
の映像信号の読み出しが第１，第２のフィールドメモリ
への映像信号の書き込みを追い越すことを予測し、追い
越し予測信号を生成する追い越し予測回路と、第１，第
２のフィールドメモリに対するライトイネーブル信号と
読み出しの同期信号とから、第１のリードイネーブル信
号を生成するリードイネーブル生成回路と、追い越し予
測信号と第１のリードイネーブル信号とが入力され、追
い越し予測信号によって追い越しが発生するタイミング
のみ、第１のリードイネーブル信号を反転して第２のリ
ードイネーブル信号とすると共に、追い越し予測信号に
よって追い越しが発生するタイミング以外では、第１の
リードイネーブル信号をそのまま第２のリードイネーブ
ル信号とすることによって、第１，第２のフィールドメ
モリからの映像信号の読み出しを制御するメモリアクセ
ス切換回路とを備えて構成したので、回路立ち上げ時や
入力信号の切換時、あるいは、表示装置に表示する映像
の位相移動時等においても、メモリアクセスの追い越し
は発生せず、メモリアクセスの追い越しをより一層効果
的に防止することが可能となる。
像信号処理回路は、第１，第２のフィールドメモリから
の映像信号の読み出しが第１，第２のフィールドメモリ
への映像信号の書き込みを追い越すことを予測し、追い
越し予測信号を生成する追い越し予測回路と、第１，第
２のフィールドメモリに対するライトイネーブル信号と
読み出しの同期信号とから、第１のリードイネーブル信
号を生成するリードイネーブル生成回路と、追い越し予
測信号と第１のリードイネーブル信号とが入力され、追
い越し予測信号によって追い越しが発生するタイミング
のみ、第１のリードイネーブル信号を反転して第２のリ
ードイネーブル信号とすると共に、追い越し予測信号に
よって追い越しが発生するタイミング以外では、第１の
リードイネーブル信号をそのまま第２のリードイネーブ
ル信号とすることによって、第１，第２のフィールドメ
モリからの映像信号の読み出しを制御するメモリアクセ
ス切換回路とを備えて構成したので、回路立ち上げ時や
入力信号の切換時、あるいは、表示装置に表示する映像
の位相移動時等においても、メモリアクセスの追い越し
は発生せず、メモリアクセスの追い越しをより一層効果
的に防止することが可能となる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の動作を説明するためのタイミング図で
ある。
ある。
【図３】図１中のメモリリードイネーブル生成回路１０
の具体的構成の一例を示すブロック図である。
の具体的構成の一例を示すブロック図である。
【図４】図１中のメモリアクセス切換回路１１の具体的
構成の一例を示すブロック図である。
構成の一例を示すブロック図である。
【図５】従来例を示すブロック図である。
【図６】図１，図５中の同期追い越し予測回路５の具体
的構成の一例を示すブロック図である。
的構成の一例を示すブロック図である。
【図７】従来例の動作を説明するためのタイミング図で
ある。
ある。
【図８】従来例の問題点を説明するための図である。
１，４ スイッチ ２，３ フィールドメモリ ５ 同期追い越し予測回路 １０ メモリリードイネーブル生成回路 １１ メモリアクセス切換回路
Claims (1)
- 【請求項１】入力された映像信号をこの映像信号に同期
した書き込みクロックを用いて第１，第２のフィールド
メモリに選択的に書き込み、その書き込んだ映像信号を
前記書き込みクロックとは異なる読み出しクロックを用
いて読み出すことによって、前記入力された映像信号と
は異なる同期を有する映像信号を得る映像信号処理回路
において、 前記第１，第２のフィールドメモリからの映像信号の読
み出しが前記第１，第２のフィールドメモリへの映像信
号の書き込みを追い越すことを予測し、追い越し予測信
号を生成する追い越し予測回路と、 前記第１，第２のフィールドメモリに対するライトイネ
ーブル信号と読み出しの同期信号とから、第１のリード
イネーブル信号を生成するリードイネーブル生成回路
と、 前記追い越し予測信号と前記第１のリードイネーブル信
号とが入力され、前記追い越し予測信号によって追い越
しが発生するタイミングのみ、前記第１のリードイネー
ブル信号を反転して第２のリードイネーブル信号とする
と共に、前記追い越し予測信号によって追い越しが発生
するタイミング以外では、前記第１のリードイネーブル
信号をそのまま第２のリードイネーブル信号とすること
によって、前記第１，第２のフィールドメモリからの映
像信号の読み出しを制御するメモリアクセス切換回路と
を備えて構成したことを特徴とする映像信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10267814A JP2000098992A (ja) | 1998-09-22 | 1998-09-22 | 映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10267814A JP2000098992A (ja) | 1998-09-22 | 1998-09-22 | 映像信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000098992A true JP2000098992A (ja) | 2000-04-07 |
Family
ID=17449988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10267814A Pending JP2000098992A (ja) | 1998-09-22 | 1998-09-22 | 映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000098992A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004163919A (ja) * | 2002-10-21 | 2004-06-10 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに電子機器 |
| JP2005275242A (ja) * | 2004-03-26 | 2005-10-06 | Alpine Electronics Inc | 映像キャプチャ回路及び映像キャプチャ方法 |
-
1998
- 1998-09-22 JP JP10267814A patent/JP2000098992A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004163919A (ja) * | 2002-10-21 | 2004-06-10 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに電子機器 |
| JP2005275242A (ja) * | 2004-03-26 | 2005-10-06 | Alpine Electronics Inc | 映像キャプチャ回路及び映像キャプチャ方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100303723B1 (ko) | 이미지업스케일방법및장치 | |
| JP3257788B2 (ja) | 画像表示装置 | |
| JP2002099270A (ja) | 同期信号発生回路及びそれを用いた画像表示装置及び同期信号生成方法 | |
| US5963221A (en) | Device for writing and reading of size reduced video on a video screen by fixing read and write of alternating field memories during resize operation | |
| KR20010007528A (ko) | 동기 변환 장치 및 방법 및 매체 | |
| JP2000098992A (ja) | 映像信号処理回路 | |
| KR100935821B1 (ko) | 도트 클럭 생성 회로, 반도체 디바이스, 및 도트 클럭 생성방법 | |
| JP2001083928A (ja) | 表示装置およびフレームレート変換方法 | |
| JP4708528B2 (ja) | 映像信号変換装置 | |
| JPH1155569A (ja) | 表示制御回路 | |
| KR20000013229A (ko) | 화면 부분 줌인 장치 | |
| JP3674258B2 (ja) | 画像信号処理装置 | |
| JP2000287181A (ja) | 映像信号処理回路 | |
| JP3276823B2 (ja) | 映像信号処理回路 | |
| JPS63257785A (ja) | 走査周波数変換方式 | |
| JP3906788B2 (ja) | 映像信号処理回路 | |
| JPH10260652A (ja) | 映像処理回路 | |
| JPH114406A (ja) | 画像処理装置、画像メモリの読み出し方法及びコンピュータ読み取り可能な記録媒体 | |
| KR19990050335A (ko) | 고해상도 액정표시구동장치 | |
| JPH113066A (ja) | 液晶表示装置 | |
| KR970003427B1 (ko) | 디지탈 비디오 신호의 스캔속도 변환장치 | |
| JPH0990920A (ja) | 映像信号変換装置 | |
| JPH09322188A (ja) | フレームメモリの制御装置 | |
| JP2659996B2 (ja) | フィールドメモリの書き込み読み出しクロック同期化回路 | |
| JPH0717011Y2 (ja) | 波形表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040930 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060317 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060711 |