JP2000098992A - 映像信号処理回路 - Google Patents
映像信号処理回路Info
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- JP2000098992A JP2000098992A JP10267814A JP26781498A JP2000098992A JP 2000098992 A JP2000098992 A JP 2000098992A JP 10267814 A JP10267814 A JP 10267814A JP 26781498 A JP26781498 A JP 26781498A JP 2000098992 A JP2000098992 A JP 2000098992A
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Abstract
(57)【要約】
【課題】 メモリアクセスの追い越しをより一層効果的
に防止する。 【解決手段】 フィールドメモリ2,3は、映像信号を
選択的に書き込み、読み出すことによって同期を変換す
る。追い越し予測回路5は、フィールドメモリ2,3か
らの映像信号の読み出しが書き込みを追い越すことを予
測し、追い越し予測信号を生成する。リードイネーブル
生成回路10は、フィールドメモリ2,3からの映像信
号の読み出しを強制的に切り換えるリードイネーブル信
号RE1を生成する。メモリアクセス切換回路11は、
追い越し予測信号によって追い越しが発生するタイミン
グのみ、リードイネーブル信号RE1を反転し、リード
イネーブル信号REとする。
に防止する。 【解決手段】 フィールドメモリ2,3は、映像信号を
選択的に書き込み、読み出すことによって同期を変換す
る。追い越し予測回路5は、フィールドメモリ2,3か
らの映像信号の読み出しが書き込みを追い越すことを予
測し、追い越し予測信号を生成する。リードイネーブル
生成回路10は、フィールドメモリ2,3からの映像信
号の読み出しを強制的に切り換えるリードイネーブル信
号RE1を生成する。メモリアクセス切換回路11は、
追い越し予測信号によって追い越しが発生するタイミン
グのみ、リードイネーブル信号RE1を反転し、リード
イネーブル信号REとする。
Description
【0001】
【発明の属する技術分野】本発明は、テレビジョン信号
やパソコン信号等の各種の映像信号を、その映像信号の
同期信号(垂直周波数)と異なる同期信号(垂直周波
数)で表示するために用いられる映像信号処理回路に係
り、特に、メモリからの読み出しが書き込みを追い越す
ことにより発生する不具合を効果的に防止することがで
きる映像信号処理回路に関する。
やパソコン信号等の各種の映像信号を、その映像信号の
同期信号(垂直周波数)と異なる同期信号(垂直周波
数)で表示するために用いられる映像信号処理回路に係
り、特に、メモリからの読み出しが書き込みを追い越す
ことにより発生する不具合を効果的に防止することがで
きる映像信号処理回路に関する。
【0002】
【従来の技術】近年、NTSC信号だけでなく、HDT
V信号やVGA,SXGA等のパソコン信号が映像信号
のソースとして利用されるようになっており、映像信号
は種々多様化している。また、映像信号を表示する表示
装置においても、陰極線管を用いたテレビジョン受像機
だけでなく、プラズマディスプレイ(PDP)や液晶デ
ィスプレイ等のパネルディスプレイも普及してきてい
る。
V信号やVGA,SXGA等のパソコン信号が映像信号
のソースとして利用されるようになっており、映像信号
は種々多様化している。また、映像信号を表示する表示
装置においても、陰極線管を用いたテレビジョン受像機
だけでなく、プラズマディスプレイ(PDP)や液晶デ
ィスプレイ等のパネルディスプレイも普及してきてい
る。
【0003】このような映像信号及びそれを表示する表
示装置が多様化している環境においては、入力された映
像信号のフォーマット(即ち、垂直周波数)が表示装置
のそれと異なる場合がある。この場合には、入力された
映像信号の垂直周波数を表示装置の垂直周波数に変換す
ることが必要となる。
示装置が多様化している環境においては、入力された映
像信号のフォーマット(即ち、垂直周波数)が表示装置
のそれと異なる場合がある。この場合には、入力された
映像信号の垂直周波数を表示装置の垂直周波数に変換す
ることが必要となる。
【0004】映像信号処理回路は、映像信号をその映像
信号の垂直周波数に同期したクロックでメモリに書き込
み、表示装置の垂直周波数に同期したクロックで読み出
すことによって、映像信号の垂直周波数を変換する。こ
の際、同一のメモリ上で書き込みアドレスと読み出しア
ドレスが重なってしまうと、フィールドの切り替わりに
よる画質劣化が発生する。そこで、複数のメモリもしく
はメモリエリアを用いて、書き込みと読み出しのメモリ
アクセスが重ならないように制御するのが一般的であ
る。この場合でも、メモリアクセスの重なり(追い越
し)を回避するための手段を講じることが必要である。
信号の垂直周波数に同期したクロックでメモリに書き込
み、表示装置の垂直周波数に同期したクロックで読み出
すことによって、映像信号の垂直周波数を変換する。こ
の際、同一のメモリ上で書き込みアドレスと読み出しア
ドレスが重なってしまうと、フィールドの切り替わりに
よる画質劣化が発生する。そこで、複数のメモリもしく
はメモリエリアを用いて、書き込みと読み出しのメモリ
アクセスが重ならないように制御するのが一般的であ
る。この場合でも、メモリアクセスの重なり(追い越
し)を回避するための手段を講じることが必要である。
【0005】図5は従来の映像信号処理回路の一例を示
すブロック図であり、メモリアクセスの追い越しを回避
する構成の一例である。図5において、入力された映像
信号はスイッチ1を介して第1のフィールドメモリ2も
しくは第2のフィールドメモリ3のいずれかに入力さ
れ、書き込まれる。フィールドメモリ2,3から読み出
された映像信号はスイッチ4を介して出力される。フィ
ールドメモリ2を奇数フィールド用とすると、フィール
ドメモリ3は偶数フィールド用である。
すブロック図であり、メモリアクセスの追い越しを回避
する構成の一例である。図5において、入力された映像
信号はスイッチ1を介して第1のフィールドメモリ2も
しくは第2のフィールドメモリ3のいずれかに入力さ
れ、書き込まれる。フィールドメモリ2,3から読み出
された映像信号はスイッチ4を介して出力される。フィ
ールドメモリ2を奇数フィールド用とすると、フィール
ドメモリ3は偶数フィールド用である。
【0006】ここでは図示していないが、入力された映
像信号はその映像信号に同期したクロックでフィールド
メモリ2,3に書き込まれ、表示装置側の同期信号に同
期したクロックでフィールドメモリ2,3より読み出さ
れる。スイッチ1とスイッチ4は、図示のように互いに
異なるフィールドメモリ2,3に接続するよう制御され
る。
像信号はその映像信号に同期したクロックでフィールド
メモリ2,3に書き込まれ、表示装置側の同期信号に同
期したクロックでフィールドメモリ2,3より読み出さ
れる。スイッチ1とスイッチ4は、図示のように互いに
異なるフィールドメモリ2,3に接続するよう制御され
る。
【0007】同期追い越し予測回路5には、入力された
映像信号の垂直同期信号VD1と、表示装置側の垂直同
期信号VD2と、表示装置側の水平同期信号HD2が入
力される。同期追い越し予測回路5は、フィールドメモ
リ2,3からの映像信号の読み出しが書き込みを追い越
してしまうことを予測する回路である。同期追い越し予
測回路5の詳細な構成及び動作は、後述する。
映像信号の垂直同期信号VD1と、表示装置側の垂直同
期信号VD2と、表示装置側の水平同期信号HD2が入
力される。同期追い越し予測回路5は、フィールドメモ
リ2,3からの映像信号の読み出しが書き込みを追い越
してしまうことを予測する回路である。同期追い越し予
測回路5の詳細な構成及び動作は、後述する。
【0008】メモリアクセス制御回路6には、入力され
た映像信号をフィールドメモリ2,3に書き込むための
ライトイネーブル信号WEと、書き込んだ映像信号をフ
ィールドメモリ2,3より読み出すためのリードイネー
ブル信号REが入力される。メモリアクセス制御回路6
には、また、同期追い越し予測回路5より出力された追
い越し予測信号も入力される。ライトイネーブル信号W
Eは、スイッチ1を切換制御するために用いられ、リー
ドイネーブル信号REは、スイッチ4を切換制御するた
めに用いられる。リードイネーブル信号REは、後述す
る排他的論理和(XOR)回路9の出力より直接的もし
くは間接的に得たものである。
た映像信号をフィールドメモリ2,3に書き込むための
ライトイネーブル信号WEと、書き込んだ映像信号をフ
ィールドメモリ2,3より読み出すためのリードイネー
ブル信号REが入力される。メモリアクセス制御回路6
には、また、同期追い越し予測回路5より出力された追
い越し予測信号も入力される。ライトイネーブル信号W
Eは、スイッチ1を切換制御するために用いられ、リー
ドイネーブル信号REは、スイッチ4を切換制御するた
めに用いられる。リードイネーブル信号REは、後述す
る排他的論理和(XOR)回路9の出力より直接的もし
くは間接的に得たものである。
【0009】メモリアクセス制御回路6は、ライトイネ
ーブル信号WEとリードイネーブル信号REと追い越し
予測信号の3つの信号より、実際に、スイッチ4を切換
制御するための信号であるリードイネーブル信号REを
反転すべきか否かを判定し、リードイネーブル信号RE
を反転すべきであると判定した際に、制御信号を発生す
る。追い越し予測信号だけでは、実際にリードイネーブ
ル信号REを反転すべきか否かを判定することができな
いので、ライトイネーブル信号WEとリードイネーブル
信号REを参照することによって、リードイネーブル信
号REを反転すべき状態を正確に判定することが可能と
なる。
ーブル信号WEとリードイネーブル信号REと追い越し
予測信号の3つの信号より、実際に、スイッチ4を切換
制御するための信号であるリードイネーブル信号REを
反転すべきか否かを判定し、リードイネーブル信号RE
を反転すべきであると判定した際に、制御信号を発生す
る。追い越し予測信号だけでは、実際にリードイネーブ
ル信号REを反転すべきか否かを判定することができな
いので、ライトイネーブル信号WEとリードイネーブル
信号REを参照することによって、リードイネーブル信
号REを反転すべき状態を正確に判定することが可能と
なる。
【0010】これから読み出そうとしているフィールド
メモリ(フィールドメモリ2,3の一方)と現在書き込
みを行っているフィールドメモリ(フィールドメモリ
2,3の他方)とが異なる場合には、次のフィールドで
読み出しが書き込みを追い越すことになる。従って、メ
モリアクセス制御回路6は、この場合に制御信号を出力
する。
メモリ(フィールドメモリ2,3の一方)と現在書き込
みを行っているフィールドメモリ(フィールドメモリ
2,3の他方)とが異なる場合には、次のフィールドで
読み出しが書き込みを追い越すことになる。従って、メ
モリアクセス制御回路6は、この場合に制御信号を出力
する。
【0011】メモリアクセス制御回路6より出力された
制御信号は、Dフリップフロップ(DFF)7のクロッ
ク端子CKに入力される。DFF7の端子Qの出力はイ
ンバータ8によって反転されて端子Dに入力される。こ
れによって、メモリアクセス制御回路6より出力された
制御信号はインクリメントされる。そして、DFF7の
出力はXOR回路9の一方の端子に入力される。XOR
回路9の他方の端子には、リードイネーブル信号REが
入力される。XOR回路9は、DFF7の出力とリード
イネーブル信号REとの排他的論理和をとり、新たなリ
ードイネーブル信号REを生成してスイッチ4に入力す
る。
制御信号は、Dフリップフロップ(DFF)7のクロッ
ク端子CKに入力される。DFF7の端子Qの出力はイ
ンバータ8によって反転されて端子Dに入力される。こ
れによって、メモリアクセス制御回路6より出力された
制御信号はインクリメントされる。そして、DFF7の
出力はXOR回路9の一方の端子に入力される。XOR
回路9の他方の端子には、リードイネーブル信号REが
入力される。XOR回路9は、DFF7の出力とリード
イネーブル信号REとの排他的論理和をとり、新たなリ
ードイネーブル信号REを生成してスイッチ4に入力す
る。
【0012】ここで、図6を用いて同期追い越し予測回
路5の具体的構成と動作を説明すると共に、図7を用い
て図5に示す回路の動作を説明する。図6において、カ
ウンタ51には入力された映像信号の垂直同期信号VD
1と、クロックとして表示装置側の水平同期信号HD2
が入力される。カウンタ51の出力はレジスタ52,5
4に入力される。カウンタ52には、クロックとして表
示装置側の垂直同期信号VD2が入力される。カウンタ
54には、クロックとして入力された映像信号の垂直同
期信号VD1が入力される。
路5の具体的構成と動作を説明すると共に、図7を用い
て図5に示す回路の動作を説明する。図6において、カ
ウンタ51には入力された映像信号の垂直同期信号VD
1と、クロックとして表示装置側の水平同期信号HD2
が入力される。カウンタ51の出力はレジスタ52,5
4に入力される。カウンタ52には、クロックとして表
示装置側の垂直同期信号VD2が入力される。カウンタ
54には、クロックとして入力された映像信号の垂直同
期信号VD1が入力される。
【0013】カウンタ52の出力はレジスタ53及び減
算器55,56に入力される。レジスタ53には、クロ
ックとして表示装置側の垂直同期信号VD2が入力され
る。レジスタ53の出力は減算器55に入力され、レジ
スタ54の出力は減算器56に入力される。減算器55
はレジスタ52の出力よりレジスタ53の出力を減算
し、比較器57に入力する。減算器56はレジスタ54
の出力よりレジスタ52の出力を減算し、比較器57に
入力する。
算器55,56に入力される。レジスタ53には、クロ
ックとして表示装置側の垂直同期信号VD2が入力され
る。レジスタ53の出力は減算器55に入力され、レジ
スタ54の出力は減算器56に入力される。減算器55
はレジスタ52の出力よりレジスタ53の出力を減算
し、比較器57に入力する。減算器56はレジスタ54
の出力よりレジスタ52の出力を減算し、比較器57に
入力する。
【0014】比較器57の出力はマスクカウンタ58に
入力される。マスクカウンタ58の出力は追い越し予測
信号として出力されると共に、インバータ59によって
反転されてマスクカウンタ58のリセット入力端子に入
力される。
入力される。マスクカウンタ58の出力は追い越し予測
信号として出力されると共に、インバータ59によって
反転されてマスクカウンタ58のリセット入力端子に入
力される。
【0015】図7は、入力された映像信号の垂直周波数
が、表示装置側の垂直周波数よりも高い場合を示してい
る。図7において、(A)はライトイネーブル信号W
E、(B)は表示装置側の垂直同期信号VD2、(C)
は図6中の同期追い越し予測回路5より出力される追い
越し予測信号、(D)は図6中のDFF7の出力信号、
(E)は図6中のXOR回路9の出力信号を示してい
る。
が、表示装置側の垂直周波数よりも高い場合を示してい
る。図7において、(A)はライトイネーブル信号W
E、(B)は表示装置側の垂直同期信号VD2、(C)
は図6中の同期追い越し予測回路5より出力される追い
越し予測信号、(D)は図6中のDFF7の出力信号、
(E)は図6中のXOR回路9の出力信号を示してい
る。
【0016】図7(A),(E)における丸を付した数
字は、フィールドを示している。図7(A)は、奇数フ
ィールド1,3,5…で奇数フィールド用のフィールド
メモリ2に映像信号を書き込み、偶数フィールド2,
4,6…で偶数フィールド用のフィールドメモリ3に映
像信号を書き込むことを意味している。図7(E)は、
フィールドメモリ2,3からの映像信号の読み出しを示
しており、奇数番号を付したタイミングではフィールド
メモリ2より映像信号の読み出し、偶数番号を付したタ
イミングではフィールドメモリ3より映像信号の読み出
すことを意味している。
字は、フィールドを示している。図7(A)は、奇数フ
ィールド1,3,5…で奇数フィールド用のフィールド
メモリ2に映像信号を書き込み、偶数フィールド2,
4,6…で偶数フィールド用のフィールドメモリ3に映
像信号を書き込むことを意味している。図7(E)は、
フィールドメモリ2,3からの映像信号の読み出しを示
しており、奇数番号を付したタイミングではフィールド
メモリ2より映像信号の読み出し、偶数番号を付したタ
イミングではフィールドメモリ3より映像信号の読み出
すことを意味している。
【0017】図7に示すように、入力された映像信号の
1垂直走査期間をV、現時点における垂直同期信号VD
1と垂直同期信号VD2とのずれをVB、1垂直走査期
間前における垂直同期信号VD1と垂直同期信号VD2
とのずれをVAとする。図6において、カウンタ51
は、垂直同期信号VD1をトリガとして水平同期信号H
D2でカウントする。レジスタ52はカウンタ51の出
力を取り込み、上記のずれVBを生成する。レジスタ5
3はレジスタ52の出力を取り込み、上記のずれVAを
生成する。レジスタ54レジスタ52はカウンタ51の
出力を取り込み、上記の1垂直走査期間Vを生成する。
1垂直走査期間をV、現時点における垂直同期信号VD
1と垂直同期信号VD2とのずれをVB、1垂直走査期
間前における垂直同期信号VD1と垂直同期信号VD2
とのずれをVAとする。図6において、カウンタ51
は、垂直同期信号VD1をトリガとして水平同期信号H
D2でカウントする。レジスタ52はカウンタ51の出
力を取り込み、上記のずれVBを生成する。レジスタ5
3はレジスタ52の出力を取り込み、上記のずれVAを
生成する。レジスタ54レジスタ52はカウンタ51の
出力を取り込み、上記の1垂直走査期間Vを生成する。
【0018】減算器55からは、|VB−VA|が得ら
れ、減算器56からは|V−VB|が得られる。比較器5
7は、|VB−VA|と|V−VB|とを比較し、例えば、
|VB−VA|≧|V−VB|が成立するとき、ハイレベル
を出力する。図7の例では、垂直同期信号VD1と垂直
同期信号VD2とのずれは、時間が経過するに従って増
大する傾向にある。そこで、現時点のずれVBを取得し
た段階で、|VB−VA|が残りの|V−VB|を上回ると
すれば、次の1垂直走査期間Vで追い越しが発生するこ
とになる。追い越しはこのようにして予測が可能であ
る。
れ、減算器56からは|V−VB|が得られる。比較器5
7は、|VB−VA|と|V−VB|とを比較し、例えば、
|VB−VA|≧|V−VB|が成立するとき、ハイレベル
を出力する。図7の例では、垂直同期信号VD1と垂直
同期信号VD2とのずれは、時間が経過するに従って増
大する傾向にある。そこで、現時点のずれVBを取得し
た段階で、|VB−VA|が残りの|V−VB|を上回ると
すれば、次の1垂直走査期間Vで追い越しが発生するこ
とになる。追い越しはこのようにして予測が可能であ
る。
【0019】比較器57の出力はマスクカウンタ58に
よって数フィールド分マスクされる。これによって、比
較器57の出力は数フィールド分無視されることにな
る。これは、同期の追い越しを検出した直後の演算結果
は不正な値となるためである。以上の動作により、同期
追い越し予測回路5からは、図7(C)に示すような追
い越し予測信号が出力される。
よって数フィールド分マスクされる。これによって、比
較器57の出力は数フィールド分無視されることにな
る。これは、同期の追い越しを検出した直後の演算結果
は不正な値となるためである。以上の動作により、同期
追い越し予測回路5からは、図7(C)に示すような追
い越し予測信号が出力される。
【0020】そして、図5中のメモリアクセス制御回路
6は、追い越し予測信号が入力された時点のライトイネ
ーブル信号WEとリードイネーブル信号REとを参照す
ることによって、次のフィールドで読み出しが書き込み
を追い越すことを示す制御信号を発生する。この制御信
号はDFF7に入力され、DFF7の出力をインクリメ
ントする。その結果、DFF7からは、図7(D)に示
すような信号が出力され、XOR回路9の出力は、図7
(E)となる。
6は、追い越し予測信号が入力された時点のライトイネ
ーブル信号WEとリードイネーブル信号REとを参照す
ることによって、次のフィールドで読み出しが書き込み
を追い越すことを示す制御信号を発生する。この制御信
号はDFF7に入力され、DFF7の出力をインクリメ
ントする。その結果、DFF7からは、図7(D)に示
すような信号が出力され、XOR回路9の出力は、図7
(E)となる。
【0021】図7(E)に示すように、例えば、奇数フ
ィールド7の映像信号をフィールドメモリ2より読み出
した後、映像信号の読み出しが書き込みを追い越してし
まうことを防止するため、スイッチ4を切り換えること
なく、再度同じフィールドメモリ2より奇数フィールド
9として映像信号を読み出している。このように、スイ
ッチ4は、フィールドメモリ2,3からの映像信号の読
み出しが書き込みを追い越してしまうことを回避しつ
つ、フィールドメモリ2,3を選択的に切り換える。
ィールド7の映像信号をフィールドメモリ2より読み出
した後、映像信号の読み出しが書き込みを追い越してし
まうことを防止するため、スイッチ4を切り換えること
なく、再度同じフィールドメモリ2より奇数フィールド
9として映像信号を読み出している。このように、スイ
ッチ4は、フィールドメモリ2,3からの映像信号の読
み出しが書き込みを追い越してしまうことを回避しつ
つ、フィールドメモリ2,3を選択的に切り換える。
【0022】
【発明が解決しようとする課題】以上説明した従来の映
像信号処理回路は、次のような問題点を有している。回
路立ち上げ時や入力信号の切換時、あるいは、表示装置
に表示する映像の位相移動時等において、入力された映
像信号と表示装置側とのタイミングによっては、書き込
みと読み出しのメモリアクセスが重なり、フィールドの
切り換わりによる画質劣化が発生する。
像信号処理回路は、次のような問題点を有している。回
路立ち上げ時や入力信号の切換時、あるいは、表示装置
に表示する映像の位相移動時等において、入力された映
像信号と表示装置側とのタイミングによっては、書き込
みと読み出しのメモリアクセスが重なり、フィールドの
切り換わりによる画質劣化が発生する。
【0023】図8はこの問題点を説明するための図であ
り、(A)はフィールドメモリ2,3に書き込む映像信
号、(B)は表示装置側の垂直同期信号VD2、(C)
はフィールドメモリ2,3より読み出す映像信号を示し
ている。破線で示す位置で信号の切換が発生したとす
る。上述した従来の映像信号処理回路においては、信号
切換直後に、次の追い越し予測信号を得るまでの間、同
一のメモリをアクセスしてしまう場合がある。この例で
は、信号切換直後の2フィールドで追い越しが発生して
いる。
り、(A)はフィールドメモリ2,3に書き込む映像信
号、(B)は表示装置側の垂直同期信号VD2、(C)
はフィールドメモリ2,3より読み出す映像信号を示し
ている。破線で示す位置で信号の切換が発生したとす
る。上述した従来の映像信号処理回路においては、信号
切換直後に、次の追い越し予測信号を得るまでの間、同
一のメモリをアクセスしてしまう場合がある。この例で
は、信号切換直後の2フィールドで追い越しが発生して
いる。
【0024】このように、従来の映像信号処理回路で
は、メモリアクセスの追い越しを完全には回避すること
ができず、画質の劣化を招くことがあった。例えば、表
示装置側がNTSC方式で、入力された映像信号がHT
DV信号の場合には、適切な制御を行うまでに十数秒か
かる場合もある。
は、メモリアクセスの追い越しを完全には回避すること
ができず、画質の劣化を招くことがあった。例えば、表
示装置側がNTSC方式で、入力された映像信号がHT
DV信号の場合には、適切な制御を行うまでに十数秒か
かる場合もある。
【0025】本発明はこのような問題点に鑑みなされた
ものであり、2つのフィールドメモリに選択的に映像信
号を書き込み、その2つのフィールドメモリより映像信
号を選択的に読み出して同期を変換する映像信号処理回
路において、メモリアクセスの追い越しをより一層効果
的に防止することができる映像信号処理回路を提供する
ことを目的とする。
ものであり、2つのフィールドメモリに選択的に映像信
号を書き込み、その2つのフィールドメモリより映像信
号を選択的に読み出して同期を変換する映像信号処理回
路において、メモリアクセスの追い越しをより一層効果
的に防止することができる映像信号処理回路を提供する
ことを目的とする。
【0026】
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、入力された映像信号をこ
の映像信号に同期した書き込みクロックを用いて第1,
第2のフィールドメモリ(2,3)に選択的に書き込
み、その書き込んだ映像信号を前記書き込みクロックと
は異なる読み出しクロックを用いて読み出すことによっ
て、前記入力された映像信号とは異なる同期を有する映
像信号を得る映像信号処理回路において、前記第1,第
2のフィールドメモリからの映像信号の読み出しが前記
第1,第2のフィールドメモリへの映像信号の書き込み
を追い越すことを予測し、追い越し予測信号を生成する
追い越し予測回路(5)と、前記第1,第2のフィール
ドメモリに対するライトイネーブル信号と読み出しの同
期信号とから、第1のリードイネーブル信号を生成する
リードイネーブル生成回路(10)と、前記追い越し予
測信号と前記第1のリードイネーブル信号とが入力さ
れ、前記追い越し予測信号によって追い越しが発生する
タイミングのみ、前記第1のリードイネーブル信号を反
転して第2のリードイネーブル信号とすると共に、前記
追い越し予測信号によって追い越しが発生するタイミン
グ以外では、前記第1のリードイネーブル信号をそのま
ま第2のリードイネーブル信号とすることによって、前
記第1,第2のフィールドメモリからの映像信号の読み
出しを制御するメモリアクセス切換回路(11)とを備
えて構成したことを特徴とする映像信号処理回路を提供
するものである。
の技術の課題を解決するため、入力された映像信号をこ
の映像信号に同期した書き込みクロックを用いて第1,
第2のフィールドメモリ(2,3)に選択的に書き込
み、その書き込んだ映像信号を前記書き込みクロックと
は異なる読み出しクロックを用いて読み出すことによっ
て、前記入力された映像信号とは異なる同期を有する映
像信号を得る映像信号処理回路において、前記第1,第
2のフィールドメモリからの映像信号の読み出しが前記
第1,第2のフィールドメモリへの映像信号の書き込み
を追い越すことを予測し、追い越し予測信号を生成する
追い越し予測回路(5)と、前記第1,第2のフィール
ドメモリに対するライトイネーブル信号と読み出しの同
期信号とから、第1のリードイネーブル信号を生成する
リードイネーブル生成回路(10)と、前記追い越し予
測信号と前記第1のリードイネーブル信号とが入力さ
れ、前記追い越し予測信号によって追い越しが発生する
タイミングのみ、前記第1のリードイネーブル信号を反
転して第2のリードイネーブル信号とすると共に、前記
追い越し予測信号によって追い越しが発生するタイミン
グ以外では、前記第1のリードイネーブル信号をそのま
ま第2のリードイネーブル信号とすることによって、前
記第1,第2のフィールドメモリからの映像信号の読み
出しを制御するメモリアクセス切換回路(11)とを備
えて構成したことを特徴とする映像信号処理回路を提供
するものである。
【0027】
【発明の実施の形態】以下、本発明の映像信号処理回路
について、添付図面を参照して説明する。図1は本発明
の映像信号処理回路の一実施例を示すブロック図、図2
は本発明の映像信号処理回路の動作を説明するためのタ
イミング図、図3は図1中のメモリリードイネーブル生
成回路10の具体的構成の一例を示すブロック図、図4
は図1中のメモリアクセス切換回路11の具体的構成の
一例を示すブロック図である。なお、図1において、図
5と同一部分には同一符号が付してある。
について、添付図面を参照して説明する。図1は本発明
の映像信号処理回路の一実施例を示すブロック図、図2
は本発明の映像信号処理回路の動作を説明するためのタ
イミング図、図3は図1中のメモリリードイネーブル生
成回路10の具体的構成の一例を示すブロック図、図4
は図1中のメモリアクセス切換回路11の具体的構成の
一例を示すブロック図である。なお、図1において、図
5と同一部分には同一符号が付してある。
【0028】図1において、入力された映像信号はスイ
ッチ1を介して第1のフィールドメモリ2もしくは第2
のフィールドメモリ3のいずれかに入力され、書き込ま
れる。フィールドメモリ2,3から読み出された映像信
号はスイッチ4を介して出力される。フィールドメモリ
2を奇数フィールド用とすると、フィールドメモリ3は
偶数フィールド用である。
ッチ1を介して第1のフィールドメモリ2もしくは第2
のフィールドメモリ3のいずれかに入力され、書き込ま
れる。フィールドメモリ2,3から読み出された映像信
号はスイッチ4を介して出力される。フィールドメモリ
2を奇数フィールド用とすると、フィールドメモリ3は
偶数フィールド用である。
【0029】ここでは図示していないが、入力された映
像信号はその映像信号に同期したクロックでフィールド
メモリ2,3に書き込まれ、表示装置側の同期信号に同
期したクロックでフィールドメモリ2,3より読み出さ
れる。スイッチ1とスイッチ4は、図示のように互いに
異なるフィールドメモリ2,3に接続するよう制御され
る。
像信号はその映像信号に同期したクロックでフィールド
メモリ2,3に書き込まれ、表示装置側の同期信号に同
期したクロックでフィールドメモリ2,3より読み出さ
れる。スイッチ1とスイッチ4は、図示のように互いに
異なるフィールドメモリ2,3に接続するよう制御され
る。
【0030】同期追い越し予測回路5には、入力された
映像信号の垂直同期信号VD1と、表示装置側の垂直同
期信号VD2と、表示装置側の水平同期信号HD2が入
力される。同期追い越し予測回路5は、フィールドメモ
リ2,3からの映像信号の読み出しが書き込みを追い越
してしまうことを予測する回路である。同期追い越し予
測回路5の詳細な構成及び動作は、図6で説明した通り
である。
映像信号の垂直同期信号VD1と、表示装置側の垂直同
期信号VD2と、表示装置側の水平同期信号HD2が入
力される。同期追い越し予測回路5は、フィールドメモ
リ2,3からの映像信号の読み出しが書き込みを追い越
してしまうことを予測する回路である。同期追い越し予
測回路5の詳細な構成及び動作は、図6で説明した通り
である。
【0031】メモリリードイネーブル生成回路10に
は、入力された映像信号をフィールドメモリ2,3に書
き込むためのライトイネーブル信号WEと、表示装置側
の垂直同期信号VD2が入力される。メモリリードイネ
ーブル生成回路10は、ライトイネーブル信号WEと垂
直同期信号VD2とを参照することによって、スイッチ
4を固定的に切り換えるためのリードイネーブル信号R
E1を生成する。このリードイネーブル信号RE1は、
垂直同期信号VD2が入力された時点でライトイネーブ
ル信号WEがローとなっている側、即ち、書き込みを行
っていない側のフィールドメモリ2,3を読み出すため
の信号である。
は、入力された映像信号をフィールドメモリ2,3に書
き込むためのライトイネーブル信号WEと、表示装置側
の垂直同期信号VD2が入力される。メモリリードイネ
ーブル生成回路10は、ライトイネーブル信号WEと垂
直同期信号VD2とを参照することによって、スイッチ
4を固定的に切り換えるためのリードイネーブル信号R
E1を生成する。このリードイネーブル信号RE1は、
垂直同期信号VD2が入力された時点でライトイネーブ
ル信号WEがローとなっている側、即ち、書き込みを行
っていない側のフィールドメモリ2,3を読み出すため
の信号である。
【0032】メモリアクセス切換回路11には、表示装
置側の垂直同期信号VD2と、メモリリードイネーブル
生成回路10より出力されたリードイネーブル信号RE
1と、同期追い越し予測回路5より出力された追い越し
予測信号が入力される。メモリアクセス切換回路11
は、後述するように、リードイネーブル信号RE1をそ
のままスイッチ4を切換制御するためリードイネーブル
信号REとするか、追い越し予測信号を参照したリード
イネーブル信号REとするかを切り換えるためのもので
ある。
置側の垂直同期信号VD2と、メモリリードイネーブル
生成回路10より出力されたリードイネーブル信号RE
1と、同期追い越し予測回路5より出力された追い越し
予測信号が入力される。メモリアクセス切換回路11
は、後述するように、リードイネーブル信号RE1をそ
のままスイッチ4を切換制御するためリードイネーブル
信号REとするか、追い越し予測信号を参照したリード
イネーブル信号REとするかを切り換えるためのもので
ある。
【0033】図3を用いてメモリリードイネーブル生成
回路10の具体的構成と動作を説明する。図3におい
て、Dフリップフロップ(DFF)101には、ライト
イネーブル信号WEと、クロックとして表示装置側の垂
直同期信号VD2が入力される。DFF101は、垂直
同期信号VD2の立ち上がりのタイミングでライトイネ
ーブル信号WEを取り込む。DFF101の出力はイン
バータ102によって反転され、リードイネーブル信号
RE1とされて出力される。
回路10の具体的構成と動作を説明する。図3におい
て、Dフリップフロップ(DFF)101には、ライト
イネーブル信号WEと、クロックとして表示装置側の垂
直同期信号VD2が入力される。DFF101は、垂直
同期信号VD2の立ち上がりのタイミングでライトイネ
ーブル信号WEを取り込む。DFF101の出力はイン
バータ102によって反転され、リードイネーブル信号
RE1とされて出力される。
【0034】図4を用いてメモリアクセス切換回路11
の具体的構成と動作を説明する。図4において、Dフリ
ップフロップ(DFF)111には、追い越し予測信号
と、クロックとして垂直同期信号VD2が入力される。
DFF111は、垂直同期信号VD2の立ち上がりのタ
イミングで追い越し予測信号を取り込む。
の具体的構成と動作を説明する。図4において、Dフリ
ップフロップ(DFF)111には、追い越し予測信号
と、クロックとして垂直同期信号VD2が入力される。
DFF111は、垂直同期信号VD2の立ち上がりのタ
イミングで追い越し予測信号を取り込む。
【0035】DFF111の出力はインバータ112に
よって反転され、論理積(AND)回路113に入力さ
れる。AND回路113には追い越し予測信号も入力さ
れる。AND回路113は、追い越し予測信号とインバ
ータ112の出力との論理積をとる。同期追い越し予測
回路5より出力された追い越し予測信号は、図7で説明
したように、同期の追い越しが予測されるフィールドの
みハイではなく、数フィールド分はハイとなる。DFF
111〜AND回路113は、数フィールド分はハイと
なった追い越し予測信号を同期の追い越しが予測される
フィールドのみハイとなる追い越し予測信号とするため
の回路である。
よって反転され、論理積(AND)回路113に入力さ
れる。AND回路113には追い越し予測信号も入力さ
れる。AND回路113は、追い越し予測信号とインバ
ータ112の出力との論理積をとる。同期追い越し予測
回路5より出力された追い越し予測信号は、図7で説明
したように、同期の追い越しが予測されるフィールドの
みハイではなく、数フィールド分はハイとなる。DFF
111〜AND回路113は、数フィールド分はハイと
なった追い越し予測信号を同期の追い越しが予測される
フィールドのみハイとなる追い越し予測信号とするため
の回路である。
【0036】排他的論理和回路(XOR)回路114に
は、メモリリードイネーブル生成回路10より出力され
たリードイネーブル信号RE1と、AND回路113の
出力とが入力され、これらの排他的論理和をとり、リー
ドイネーブル信号REとして出力する。
は、メモリリードイネーブル生成回路10より出力され
たリードイネーブル信号RE1と、AND回路113の
出力とが入力され、これらの排他的論理和をとり、リー
ドイネーブル信号REとして出力する。
【0037】ここで、図2を用いて本発明の回路の動作
を説明する。図2は、入力された映像信号の垂直周波数
が、表示装置側の垂直周波数よりも高い場合を示してい
る。図2において、(A)はライトイネーブル信号W
E、(B)は表示装置側の垂直同期信号VD2、(C)
は図1中のメモリリードイネーブル生成回路10より出
力されるリードイネーブル信号RE1、(D)は図1中
の同期追い越し予測回路5より出力される追い越し予測
信号、(E)は図4中のAND回路113の出力信号、
(F)は図1中のメモリアクセス切換回路11より出力
されるリードイネーブル信号REを示している。
を説明する。図2は、入力された映像信号の垂直周波数
が、表示装置側の垂直周波数よりも高い場合を示してい
る。図2において、(A)はライトイネーブル信号W
E、(B)は表示装置側の垂直同期信号VD2、(C)
は図1中のメモリリードイネーブル生成回路10より出
力されるリードイネーブル信号RE1、(D)は図1中
の同期追い越し予測回路5より出力される追い越し予測
信号、(E)は図4中のAND回路113の出力信号、
(F)は図1中のメモリアクセス切換回路11より出力
されるリードイネーブル信号REを示している。
【0038】図2(A),(C),(E)における丸を
付した数字は、フィールドを示している。図2(A)
は、奇数フィールド1,3,5…で奇数フィールド用の
フィールドメモリ2に映像信号を書き込み、偶数フィー
ルド2,4,6…で偶数フィールド用のフィールドメモ
リ3に映像信号を書き込むことを意味している。図2
(C),(E)は、リードイネーブル信号RE1もしく
はリードイネーブル信号REによるフィールドメモリ
2,3からの映像信号の読み出しを示しており、奇数番
号を付したタイミングではフィールドメモリ2より映像
信号の読み出し、偶数番号を付したタイミングではフィ
ールドメモリ3より映像信号の読み出すことを意味して
いる。
付した数字は、フィールドを示している。図2(A)
は、奇数フィールド1,3,5…で奇数フィールド用の
フィールドメモリ2に映像信号を書き込み、偶数フィー
ルド2,4,6…で偶数フィールド用のフィールドメモ
リ3に映像信号を書き込むことを意味している。図2
(C),(E)は、リードイネーブル信号RE1もしく
はリードイネーブル信号REによるフィールドメモリ
2,3からの映像信号の読み出しを示しており、奇数番
号を付したタイミングではフィールドメモリ2より映像
信号の読み出し、偶数番号を付したタイミングではフィ
ールドメモリ3より映像信号の読み出すことを意味して
いる。
【0039】上記のように、図2(D)に示す追い越し
予測信号は、メモリアクセス切換回路11中のDFF1
11〜AND回路113の作用によって、図2(E)に
示すように、同期の追い越しが予測されるフィールドの
みハイとなる追い越し予測信号に変換される。図2
(E)に示すような同期の追い越しが予測されるフィー
ルドのみハイとなる追い越し予測信号を発生する同期追
い越し予測回路を用いた場合には、DFF111〜AN
D回路113は不要となる。
予測信号は、メモリアクセス切換回路11中のDFF1
11〜AND回路113の作用によって、図2(E)に
示すように、同期の追い越しが予測されるフィールドの
みハイとなる追い越し予測信号に変換される。図2
(E)に示すような同期の追い越しが予測されるフィー
ルドのみハイとなる追い越し予測信号を発生する同期追
い越し予測回路を用いた場合には、DFF111〜AN
D回路113は不要となる。
【0040】図2(C),(E),(F)より分かるよ
うに、メモリアクセス切換回路11は、AND回路11
3の出力信号がローのときには、リードイネーブル信号
RE1をそのままリードイネーブル信号REとして出力
し、AND回路113の出力信号がハイのときには、リ
ードイネーブル信号RE1を反転してリードイネーブル
信号REとする。
うに、メモリアクセス切換回路11は、AND回路11
3の出力信号がローのときには、リードイネーブル信号
RE1をそのままリードイネーブル信号REとして出力
し、AND回路113の出力信号がハイのときには、リ
ードイネーブル信号RE1を反転してリードイネーブル
信号REとする。
【0041】例えば、図2(C)に示すリードイネーブ
ル信号RE1の奇数フィールド1では、AND回路11
3の出力信号がハイとなって、リードイネーブル信号R
E1が反転する。その結果、図2(F)に示すよう、リ
ードイネーブル信号REはローとなり、スイッチ4は偶
数フィールド2を選択するよう、フィールドメモリ3を
選択する。
ル信号RE1の奇数フィールド1では、AND回路11
3の出力信号がハイとなって、リードイネーブル信号R
E1が反転する。その結果、図2(F)に示すよう、リ
ードイネーブル信号REはローとなり、スイッチ4は偶
数フィールド2を選択するよう、フィールドメモリ3を
選択する。
【0042】以上のように、本発明の映像信号処理回路
では、メモリリードイネーブル生成回路10は、ライト
イネーブル信号WEと表示装置側の垂直同期信号VD2
とを参照することによって、スイッチ4を強制的に切り
換えるリードイネーブル信号RE1を生成する。そし
て、同期の追い越しが予測されるフィールドのみリード
イネーブル信号RE1を反転する。これによって、回路
立ち上げ時や入力信号の切換時、あるいは、表示装置に
表示する映像の位相移動時等においても、メモリアクセ
スの追い越しは発生しない。
では、メモリリードイネーブル生成回路10は、ライト
イネーブル信号WEと表示装置側の垂直同期信号VD2
とを参照することによって、スイッチ4を強制的に切り
換えるリードイネーブル信号RE1を生成する。そし
て、同期の追い越しが予測されるフィールドのみリード
イネーブル信号RE1を反転する。これによって、回路
立ち上げ時や入力信号の切換時、あるいは、表示装置に
表示する映像の位相移動時等においても、メモリアクセ
スの追い越しは発生しない。
【0043】ところで、本実施例では、入力された映像
信号の垂直周波数が、表示装置側の垂直周波数よりも高
い場合について説明したが、入力された映像信号の垂直
周波数が、表示装置側の垂直周波数よりも低い場合でも
同様に適応することができる。
信号の垂直周波数が、表示装置側の垂直周波数よりも高
い場合について説明したが、入力された映像信号の垂直
周波数が、表示装置側の垂直周波数よりも低い場合でも
同様に適応することができる。
【0044】
【発明の効果】以上詳細に説明したように、本発明の映
像信号処理回路は、第1,第2のフィールドメモリから
の映像信号の読み出しが第1,第2のフィールドメモリ
への映像信号の書き込みを追い越すことを予測し、追い
越し予測信号を生成する追い越し予測回路と、第1,第
2のフィールドメモリに対するライトイネーブル信号と
読み出しの同期信号とから、第1のリードイネーブル信
号を生成するリードイネーブル生成回路と、追い越し予
測信号と第1のリードイネーブル信号とが入力され、追
い越し予測信号によって追い越しが発生するタイミング
のみ、第1のリードイネーブル信号を反転して第2のリ
ードイネーブル信号とすると共に、追い越し予測信号に
よって追い越しが発生するタイミング以外では、第1の
リードイネーブル信号をそのまま第2のリードイネーブ
ル信号とすることによって、第1,第2のフィールドメ
モリからの映像信号の読み出しを制御するメモリアクセ
ス切換回路とを備えて構成したので、回路立ち上げ時や
入力信号の切換時、あるいは、表示装置に表示する映像
の位相移動時等においても、メモリアクセスの追い越し
は発生せず、メモリアクセスの追い越しをより一層効果
的に防止することが可能となる。
像信号処理回路は、第1,第2のフィールドメモリから
の映像信号の読み出しが第1,第2のフィールドメモリ
への映像信号の書き込みを追い越すことを予測し、追い
越し予測信号を生成する追い越し予測回路と、第1,第
2のフィールドメモリに対するライトイネーブル信号と
読み出しの同期信号とから、第1のリードイネーブル信
号を生成するリードイネーブル生成回路と、追い越し予
測信号と第1のリードイネーブル信号とが入力され、追
い越し予測信号によって追い越しが発生するタイミング
のみ、第1のリードイネーブル信号を反転して第2のリ
ードイネーブル信号とすると共に、追い越し予測信号に
よって追い越しが発生するタイミング以外では、第1の
リードイネーブル信号をそのまま第2のリードイネーブ
ル信号とすることによって、第1,第2のフィールドメ
モリからの映像信号の読み出しを制御するメモリアクセ
ス切換回路とを備えて構成したので、回路立ち上げ時や
入力信号の切換時、あるいは、表示装置に表示する映像
の位相移動時等においても、メモリアクセスの追い越し
は発生せず、メモリアクセスの追い越しをより一層効果
的に防止することが可能となる。
【図1】本発明の一実施例を示すブロック図である。
【図2】本発明の動作を説明するためのタイミング図で
ある。
ある。
【図3】図1中のメモリリードイネーブル生成回路10
の具体的構成の一例を示すブロック図である。
の具体的構成の一例を示すブロック図である。
【図4】図1中のメモリアクセス切換回路11の具体的
構成の一例を示すブロック図である。
構成の一例を示すブロック図である。
【図5】従来例を示すブロック図である。
【図6】図1,図5中の同期追い越し予測回路5の具体
的構成の一例を示すブロック図である。
的構成の一例を示すブロック図である。
【図7】従来例の動作を説明するためのタイミング図で
ある。
ある。
【図8】従来例の問題点を説明するための図である。
1,4 スイッチ 2,3 フィールドメモリ 5 同期追い越し予測回路 10 メモリリードイネーブル生成回路 11 メモリアクセス切換回路
Claims (1)
- 【請求項1】入力された映像信号をこの映像信号に同期
した書き込みクロックを用いて第1,第2のフィールド
メモリに選択的に書き込み、その書き込んだ映像信号を
前記書き込みクロックとは異なる読み出しクロックを用
いて読み出すことによって、前記入力された映像信号と
は異なる同期を有する映像信号を得る映像信号処理回路
において、 前記第1,第2のフィールドメモリからの映像信号の読
み出しが前記第1,第2のフィールドメモリへの映像信
号の書き込みを追い越すことを予測し、追い越し予測信
号を生成する追い越し予測回路と、 前記第1,第2のフィールドメモリに対するライトイネ
ーブル信号と読み出しの同期信号とから、第1のリード
イネーブル信号を生成するリードイネーブル生成回路
と、 前記追い越し予測信号と前記第1のリードイネーブル信
号とが入力され、前記追い越し予測信号によって追い越
しが発生するタイミングのみ、前記第1のリードイネー
ブル信号を反転して第2のリードイネーブル信号とする
と共に、前記追い越し予測信号によって追い越しが発生
するタイミング以外では、前記第1のリードイネーブル
信号をそのまま第2のリードイネーブル信号とすること
によって、前記第1,第2のフィールドメモリからの映
像信号の読み出しを制御するメモリアクセス切換回路と
を備えて構成したことを特徴とする映像信号処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10267814A JP2000098992A (ja) | 1998-09-22 | 1998-09-22 | 映像信号処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10267814A JP2000098992A (ja) | 1998-09-22 | 1998-09-22 | 映像信号処理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000098992A true JP2000098992A (ja) | 2000-04-07 |
Family
ID=17449988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10267814A Pending JP2000098992A (ja) | 1998-09-22 | 1998-09-22 | 映像信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000098992A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004163919A (ja) * | 2002-10-21 | 2004-06-10 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに電子機器 |
JP2005275242A (ja) * | 2004-03-26 | 2005-10-06 | Alpine Electronics Inc | 映像キャプチャ回路及び映像キャプチャ方法 |
-
1998
- 1998-09-22 JP JP10267814A patent/JP2000098992A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004163919A (ja) * | 2002-10-21 | 2004-06-10 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに電子機器 |
JP2005275242A (ja) * | 2004-03-26 | 2005-10-06 | Alpine Electronics Inc | 映像キャプチャ回路及び映像キャプチャ方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060317 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060711 |