JP4999352B2

JP4999352B2 - 表示装置及び電子機器

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Publication number: JP4999352B2
Application number: JP2006117538A
Authority: JP
Inventors: 英明宍戸; 肇木村; 潤小山; 優小島; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-05-02
Filing date: 2006-04-21
Publication date: 2012-08-15
Anticipated expiration: 2026-04-21
Also published as: JP2006337988A

Description

本発明は、デジタルビデオ信号を入力して、画像の表示を行う表示装置に関する。特に、発光素子を有する表示装置に関する。また、表示装置を用いた電子機器に関する。

発光素子を画素毎に配置し、それらの発光素子の発光を制御することによって、画像を表示する表示装置について以下に説明する。

ここで本明細書中では、発光素子は、電界が生じると発光する有機化合物層を陽極及び陰極で挟んだ構造を有する素子（ＯＬＥＤ素子）を示すものとして説明を行うが、これに限定されない。陽極と陰極の間に、電界を印加することで発光する素子であれば自由に用いることができる。

表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。

ディスプレイの構成について、図３６にブロック図を示す。図３６において、ディスプレイ３６００は、ソース信号線駆動回路３６０１と、ゲート信号線駆動回路３６０２と、画素部３６０３とによって構成されている。画素部は、マトリクス状に画素が配置された構成となっている。

画素部の各画素に、薄膜トランジスタ（以下、ＴＦＴと表記する）が配置されている。ここでは、画素毎に２つのＴＦＴを配置し、各画素の発光素子の発光を制御する手法について説明する。

図３７に、ディスプレイの画素部の構成を示す。画素部３７００には、ソース信号線Ｓ１〜Ｓｘ、ゲート信号線Ｇ１〜Ｇｙ、電源線Ｖ１〜Ｖｘが配置され、ｘ（ｘは自然数）列ｙ（ｙは自然数）行の画素が配置されている。各画素３８００は、選択ＴＦＴ３８０１と、駆動ＴＦＴ３８０２と、保持容量３８０３と、発光素子３８０４をそれぞれ有している。

図３８に、図３７で示した画素部の１つの画素を拡大して示す。画素は、ソース信号線Ｓ１〜Ｓｘのうちの１本ソース信号線Ｓと、ゲート信号線Ｇ１〜Ｇｙのうちの１本ゲート信号線Ｇと、電源線Ｖ１〜Ｖｘのうちの１本電源線Ｖと、選択ＴＦＴ３８０１と、駆動ＴＦＴ３８０２と、保持容量３８０３と、発光素子３８０４とによって構成されている。

選択ＴＦＴ３８０１のゲート電極は、ゲート信号線Ｇに接続され、選択ＴＦＴ３８０１のソース領域とドレイン領域は、一方はソース信号線Ｓに接続され、もう一方は、駆動ＴＦＴ３８０２のゲート電極と、保持容量３８０３の一方の電極に接続されている。駆動ＴＦＴ３８０２のソース領域とドレイン領域は、一方は、電源線Ｖに接続され、もう一方は、発光素子３８０４の陽極もしくは陰極に接続されている。保持容量３８０３の２つの電極のうち、駆動ＴＦＴ３８０２及び選択ＴＦＴ３８０１に接続されていない側は、電源線Ｖに接続されている。

ここで本明細書中では、駆動ＴＦＴ３８０２のソース領域もしくはドレイン領域が、発光素子３８０４の陽極と接続されている場合、発光素子３８０４の陽極を画素電極と呼び、陰極を対向電極と呼ぶ。一方、駆動ＴＦＴ３８０２のソース領域もしくはドレイン領域が、発光素子３８０４の陰極と接続されている場合、発光素子３８０４の陰極を画素電極と呼び、陽極を対向電極と呼ぶ。

また、電源線Ｖに与えられる電位を電源電位といい、対向電極に与えられる電位を対向電位と呼ぶことにする。

選択ＴＦＴ３８０１及び駆動ＴＦＴ３８０２は、Ｐチャネル型ＴＦＴでもＮチャネル型ＴＦＴでも構わない。

なお、保持容量３８０３は、必ずしも設ける必要はない。

例えば、駆動ＴＦＴ３８０２として用いるＮチャネル型ＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、この寄生容量を、駆動ＴＦＴ３８０２のゲート電極にかかる電圧を保持するための保持容量として積極的に用いることも可能である。

上記構成の画素において、画像を表示する際の動作を以下に説明する。

ゲート信号線Ｇに信号が入力されて、選択ＴＦＴ３８０１のゲート電極の電位が変化する。こうして導通状態となった選択ＴＦＴ３８０１のソースとドレインの間を介して、ソース信号線Ｓより駆動ＴＦＴ３８０２のゲート電極に信号が入力される。また、保持容量３８０３に信号が保持される。駆動ＴＦＴ３８０２のゲート電極に入力された信号によって、駆動ＴＦＴ３８０２のゲート電圧が変化し、ソースとドレインの間が導通状態となる。電源線Ｖの電位が、駆動ＴＦＴ３８０２を介して、発光素子３８０４の画素電極に与えられる。こうして、発光素子３８０４は発光する。

このような構成の画素において、階調を表現する手法について説明する。

階調の表現の方法には、大きくわけて、アナログ方式とデジタル方式とがある。アナログ方式と比べて、デジタル方式は、ＴＦＴのしきい値電圧等のばらつきに強く、多階調化に向くなどの利点がある。

デジタル方式の階調表現方法の一例として、時間階調方式が知られている。この方式の駆動方法は、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である（特許文献１参照）。

１画像を表示する期間を１フレーム期間とすると、１フレーム期間は、複数のサブフレーム期間に分割される。

サブフレーム期間毎に、点灯もしくは非点灯とし、つまり、各画素の発光素子を発光させるか、させないかして、１フレーム期間あたりに発光素子が発光する期間を制御し、各画素の階調が表現される。

この時間階調方式の駆動方法について、図３９のタイミングチャートを用いて詳しく説明する。なお、図３９においては、４ビットのデジタル映像信号を用いて階調を表現する場合の例を示す。なお、画素及び画素部の構成としては、図３７及び図３８に示したものを参照する。ここで、対向電位は、外部電源（図示せず）によって、電源線Ｖ１〜Ｖｘの電位（電源電位）と同じ程度の電位か、電源線Ｖ１〜Ｖｘの電位との間に、発光素子３８０４が発光する程度の電位差を有するように切り換えることができる。

図３９（Ａ）において１フレーム期間Ｆ１は、複数のサブフレーム期間ＳＦ１〜ＳＦ４に分割される。

第１のサブフレーム期間ＳＦ１において、はじめにゲート信号線Ｇ１が選択され、ゲート信号線Ｇ１にゲート電極が接続された選択ＴＦＴ３８０１を有する画素においてそれぞれ、ソース信号線Ｓ１〜Ｓｘからデジタル映像信号が入力される。この入力されたデジタル映像信号によって、各画素の駆動ＴＦＴ３８０２は、オンの状態もしくはオフの状態となる。

ここで本明細書中では、ＴＦＴがオンの状態とは、そのゲート電圧によって、ソースとドレインの間が導通状態であることを示すとする。また、ＴＦＴがオフの状態とは、そのゲート電圧によって、ソースとドレインの間が、非導通状態であることを示すとする。

このとき、発光素子３８０４の対向電位は、電源線Ｖ１〜Ｖｘの電位（電源電位）とほぼ等しく設定されているので、駆動ＴＦＴ３８０２がオンの状態となった画素においても発光素子３８０４は発光しない。

ここで、図３９（Ｂ）は、各画素の駆動ＴＦＴ３８０２にデジタル映像信号を入力する動作を示すタイミングチャートである。

図３９（Ｂ）では、各ソース信号線に対応する信号をソース信号線駆動回路（図示せず）がサンプリングする期間を、Ｓ１〜Ｓｘで示した。サンプリングされた信号は、図中帰線期間において、全てのソース信号線に同時に出力される。こうして出力された信号は、ゲート信号線が選択した画素において、駆動ＴＦＴ３８０２のゲート電極に入力される。

全てのゲート信号線Ｇ１〜Ｇｙについて以上の動作を繰り返し、書き込み期間Ｔａ１が終了する。なお、第１のサブフレーム期間ＳＦ１の書き込み期間をＴａ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間の書き込み期間をＴａｊと呼ぶことにする。

書き込み期間Ｔａ１が終了すると対向電位が、電源電位との間に発光素子３８０４が発光する程度の電位差を有するように変化する。こうして点灯期間Ｔｓ１が始まる。なお、第１のサブフレーム期間ＳＦ１の点灯期間をＴｓ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間の点灯期間をＴｓｊと呼ぶことにする。点灯期間Ｔｓ１において、各画素の発光素子３８０４は、入力された信号に応じて、発光もしくは非発光の状態となる。

上記動作を全てのサブフレーム期間ＳＦ１〜ＳＦ４について繰り返し、１フレーム期間Ｆ１が終了する。ここで、サブフレーム期間ＳＦ１〜ＳＦ４の点灯期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレーム期間Ｆ１あたりで、発光素子３８０４が発光したサブフレーム期間の点灯期間の累計によって階調を表現する。つまり、１フレーム期間中の点灯時間の総和をもって階調を表現する。

一般に、ｎビットのデジタルビデオ信号を入力して、２^ｎ階調を表現する手法について説明する。このとき、例えば、１フレーム期間をｎ個のサブフレーム期間ＳＦ１〜ＳＦｎに分割し、各サブフレーム期間ＳＦ１〜ＳＦｎの点灯期間Ｔｓ１〜Ｔｓｎの長さの比が、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ−１：Ｔｓｎ＝２^０：２^−１：・・・：２^{−（ｎ−２）}：２^{−（ｎ−１）}となるように設定する。なお、書き込み期間Ｔａ１〜Ｔａｎの長さは同じである。

１フレーム期間中に発光素子３８０４において、発光状態が選択された点灯期間Ｔｓの総和を求めることによって、そのフレーム期間におけるその画素の階調が決まる。例えば、ｎ＝８のとき、全部の点灯期間で画素が発光した場合の輝度を１００％とすると、Ｔｓ８とＴｓ７において画素が発光した場合には１％の輝度が表現でき、Ｔｓ６とＴｓ４とＴｓ１を選択した場合には６０％の輝度が表現できる。

なお、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成してもよい。

ここで表示装置は、その消費電力をできるだけ少なくするよう望まれている。携帯情報機器等に組み込まれ利用される場合、特に消費電力を小さくすることが望まれている。

その場合、上述した４ビットの信号を入力して、２^４の階調を表現する表示装置においては、上位１ビットの信号のみを用いて階調を表現し、表示装置の消費電力を小さくする手法が用いられていた。（特許文献２参照）
特開２００１−３４３９３３号公報特開平１１−１３３９２１号公報

２^４の階調を表現する第１の表示モードにおける表示装置の駆動方法を示すタイミングチャートを図４０（Ａ）に、上位１ビットの信号のみを用いて階調を表現する第２の表示モードにおける表示装置の駆動方法を示すタイミングチャートを図４０（Ｂ）に示す。

第２の表示モードの場合、サブフレーム期間をひとつ設ければよいため、各駆動回路（ソース信号線駆動回路及びゲート信号線駆動回路）に入力するスタートパルス及びクロックパルスの周波数を小さくすることが可能であり、第１の表示モードで上位１ビットの階調を表現するよりも、消費電力を小さくできる。

また、第１の表示モードの書込期間の合計長が、第２の表示モードの書込期間の合計長よりも長い場合、発光素子の陰極と陽極の間の電圧を、表示を行っている期間にあわせて変化させれば、１フレーム期間当たりの有効な点灯期間の割合が増える。

しかし、このような表示装置では、各駆動回路の入力電圧は第１の表示モードと第２の表示モードと等しく、更なる低消費電力化につながらない。

本発明は、表現する階調数を減らした駆動を行う場合に、より消費電力が少ない表示装置を提供することを課題とする。

本発明の表示装置では、高階調の表示が可能な第１の表示モードと２階調表示ではあるが低消費電力な第２の表示モードを備え、それぞれを切り換えて使用することができる。第１の表示モードに対して第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、デジタルビデオ信号の下位ビットの信号の、メモリへの書き込みを無くす。また、メモリからの下位ビットのデジタルビデオ信号の読み出しを無くす。こうして、各駆動回路は、第１の表示モードにおけるデジタル映像信号（第１のデジタル映像信号）に対して、情報量を少なくしたデジタル映像信号（第２のデジタル映像信号）をソース信号線駆動回路に入力する。この動作に対応して、ディスプレイコントローラは、各駆動回路（ソース信号線駆動回路及びゲート信号先駆動回路）に入力するスタートパルス及びクロックパルスの周波数を小さく、駆動電圧を低く変化させる。これらによって、表示に関与する書き込み期間及び点灯期間を長く設定することもでき、消費電力を少なくすることができる。

なお２階調表示とは、表示装置がモノクロ表示装置の場合白と黒の２色表示のことを表し、表示装置がカラー表示装置の場合８色表示のことを表す。

また、第１の表示モードにくらべて、第２の表示モードは１フレームの期間自体を長く設定することも可能である。また、言うまでもなく、表示内容が確定し、書き込みが必要ない期間においては、スタートパルス、クロックパルスは停止させることが可能である。

また第２の表示モードで表示装置を駆動する際、ディスプレイコントローラを動作する電圧を低く設定し、ディスプレイコントローラの消費電力を小さくできるようにしてもよい。

上記構成によって、第２の表示モードでは、消費電力が少なく、また、有効な点灯期間の占める割合が大きい表示装置を提供することができる。

本発明は、ディスプレイと、ディスプレイコントローラとを有する表示装置において、１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｎ（ｎは２以上の自然数）ビットの階調を表現する第１の手段と、１フレーム期間をサブフレーム期間に分割せず、前記１フレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって１ビットの階調を表現し、且つ、前記ディスプレイを前記第１の手段よりも小さいクロック周波数と低い駆動電圧とで動作させる第２の手段を有し、前記第１及び第２の手段を前記ディスプレイコントローラで制御し、１ゲート選択期間を複数のサブゲート選択期間に分割し、前記サブゲート選択期間内に１行分のゲート信号線を選択することにより、１ゲート選択期間内に複数のゲート信号線を選択することを特徴とした表示装置である。

本発明は、ディスプレイと、ディスプレイコントローラとを有する表示装置において、１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｎ（ｎは２以上の自然数）ビットの階調を表現する第１の手段と、１フレーム期間をサブフレーム期間に分割せず、前記１フレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって１ビットの階調を表現し、且つ、ｎビットの階調を表現する１フレーム期間より長いフレーム期間を有し、且つ、前記ディスプレイを前記第１の手段よりも小さいクロック周波数と低い駆動電圧とで動作させる第２の手段を有し、前記第１及び第２の手段を前記ディスプレイコントローラで制御し、１ゲート選択期間を複数のサブゲート選択期間に分割し、前記サブゲート選択期間内に１行分のゲート信号線を選択することにより、１ゲート選択期間内に複数のゲート信号線を選択することを特徴とした表示装置である。

なお、本発明の表示装置において、前記表示装置はフレームメモリを有し、前記第１の手段ではｎ（ｎは２以上の自然数）ビットのデータを書き込み、読み出すことにより表示を行い、前記第２の手段では１ビットのデータを書き込み、読み出すことにより表示を行うことを特徴とする。

なお、本発明の表示装置において、前記表示装置は画素毎に発光素子を有し、前記発光素子には特定の電圧が印加され、前記第１の手段において前記発光素子に加えられる電圧は、前記第２の手段において前記発光素子に印加される電圧より高いことを特徴とする。

なお、本発明の表示装置において、前記表示装置は画素毎に発光素子を有し、前記発光素子には特定の電流が印加され、前記第１の手段において前記発光素子に加えられる電流は、前記第２の手段において前記発光素子に印加される電流より大きいことを特徴とする。

なお、本発明の表示装置において、前記第１の手段は、前記１フレーム期間を書き込み期間、点灯期間、消去期間の３期間から構成することを特徴とする。

なお、本発明の表示装置において、前記ディスプレイコントローラは、前記第２の手段を用いる際に、前記第１の手段よりも低い電圧で動作することを特徴とする。

なお、本発明の表示装置において、前記第１及び第２の手段において、前記サブフレーム期間の一部、もしくは、全部の前記サブフレーム期間の点灯期間を順次足し合わせることにより階調を表現することを特徴とする。

本発明は、ディスプレイと、ディスプレイコントローラとを有する表示装置の駆動方法において、１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｎ（ｎは２以上の自然数）ビットの階調を表現する第１の表示モードと、１フレーム期間をサブフレーム期間に分割せず、前記１フレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって１ビットの階調を表現し、且つ、前記ディスプレイを前記第１の表示モードよりも小さいクロック周波数と低い駆動電圧とで動作させる第２の表示モードを有し、前記第１及び第２の表示モードを前記ディスプレイコントローラで制御し、１ゲート選択期間を複数のサブゲート選択期間に分割し、前記サブゲート選択期間内に１行分のゲート信号線を選択することにより、１ゲート選択期間内に複数のゲート信号線を選択することを特徴とした表示装置の駆動方法である。

本発明は、ディスプレイと、ディスプレイコントローラとを有する表示装置の駆動方法において、１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｎ（ｎは２以上の自然数）ビットの階調を表現する第１の表示モードと、１フレーム期間をサブフレーム期間に分割せず、前記１フレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって１ビットの階調を表現し、且つ、前記第１の表示モードより長いフレーム期間を有し、且つ、前記ディスプレイを前記第１の表示モードよりも小さいクロック周波数と低い駆動電圧とで動作させる第２の表示モードを有し、前記第１及び第２の表示モードを前記ディスプレイコントローラで制御し、１ゲート選択期間を複数のサブゲート選択期間に分割し、前記サブゲート選択期間内に１行分のゲート信号線を選択することにより、１ゲート選択期間内に複数のゲート信号線を選択することを特徴とした表示装置の駆動方法である。

なお、本発明の駆動方法において、前記表示装置はフレームメモリを有し、前記第１の表示モードではｎ（ｎは２以上の自然数）ビットのデータを書き込み、読み出すことにより表示を行い、前記第２の表示モードでは１ビットのデータを書き込み、読み出すことにより表示を行うことを特徴とする。

なお、本発明の駆動方法において、前記表示装置は画素毎に発光素子を有し、前記発光素子には特定の電圧が印加され、前記第１の表示モードにおいて前記発光素子に加えられる電圧は、前記第２の表示モードにおいて前記発光素子に印加される電圧より高いことを特徴とする。

なお、本発明の駆動方法において、前記表示装置は画素毎に発光素子を有し、前記発光素子には特定の電流が印加され、前記第１の表示モードにおいて前記発光素子に加えられる電流は、前記第２の表示モードにおいて前記発光素子に印加される電流より大きいことを特徴とする。

なお、本発明の駆動方法において、前記第１の表示モードは、書き込み期間、点灯期間、消去期間の３期間からなることを特徴とする。

なお、本発明の駆動方法において、前記ディスプレイコントローラは、前記第２の表示モードを用いる際に、前記第１の表示モードよりも低い電圧で動作することを特徴とする。

なお、本発明の駆動方法において、前記第１及び第２の手段において、前記サブフレーム期間の一部、もしくは、全部の前記サブフレーム期間の点灯期間を順次足し合わせることにより階調を表現することを特徴とする。

本発明の表示装置では、高階調の表示が可能な第１の表示モードと低階調表示ではあるが低消費電力な第２の表示モードを備え、それぞれを切り換えて使用することができる。第１の表示モードに対して第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、デジタルビデオ信号の下位ビットの信号の、メモリへの書き込みを無くす。また、メモリからの下位ビットのデジタル信号の読み出しを無くす。こうして、各駆動回路は、第１の表示モードにおけるデジタル映像信号に対して、情報量を少なくしたデジタル映像信号をソース信号線駆動回路に入力する。この動作に対応して、ディスプレイコントローラは、各駆動回路（ソース信号線駆動回路及びゲート信号先駆動回路）に入力するスタートパルス及びクロックパルスの周波数を小さく、駆動電圧を低く変化させる。これによって、表示に関与するサブフレーム期間の書き込み期間及び点灯期間を長く設定することもでき、消費電力を少なくすることができる。

上記構成によって、第２の表示モードでは、消費電力が少なく、また、１フレーム期間あたりに有効な点灯期間の占める割合が大きい表示装置及びその駆動方法を提供することができる。

本発明は、ディスプレイと、ディスプレイコントローラとを有する表示装置において、１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｎ（ｎは２以上の自然数）ビットの階調を表現する第１の手段と、１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｍ（ｍはｎよりも小さい自然数）ビットの階調を表現し、且つ、前記ディスプレイを前記第１の手段よりも小さいクロック周波数と低い駆動電圧とで動作させる第２の手段を有し、前記第１及び第２の手段を前記ディスプレイコントローラで制御し、１ゲート選択期間を複数のサブゲート選択期間に分割し、前記サブゲート選択期間内に１行分のゲート信号線を選択することにより、１ゲート選択期間内に複数のゲート信号線を選択することを特徴とした表示装置である。

なお、本発明の表示装置において、前記表示装置はフレームメモリを有し、前記第１の手段ではｎ（ｎは２以上の自然数）ビットのデータを書き込み、読み出すことにより表示を行い、前記第２の手段ではｍ（ｍはｎよりも小さい自然数）ビットのデータを書き込み、読み出すことにより表示を行うことを特徴とする。

なお、本発明の表示装置において、前記第２の手段は、前記１フレーム期間を書き込み期間、点灯期間、消去期間の３期間から構成することを特徴とする。

本発明は、ディスプレイと、ディスプレイコントローラとを有する表示装置の駆動方法において、１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｎ（ｎは２以上の自然数）ビットの階調を表現する第１の表示モードと、１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｍ（ｍはｎよりも小さい自然数）ビットの階調を表現し、且つ、前記ディスプレイを前記第１の表示モードよりも小さいクロック周波数と低い駆動電圧とで動作させる第２の表示モードを有し、前記第１及び第２の表示モードを前記ディスプレイコントローラで制御し、１ゲート選択期間を複数のサブゲート選択期間に分割し、前記サブゲート選択期間内に１行分のゲート信号線を選択することにより、１ゲート選択期間内に複数のゲート信号線を選択することを特徴とした表示装置の駆動方法である。

なお、本発明の駆動方法において、前記第２の表示モードは、書き込み期間、点灯期間、消去期間の３期間からなることを特徴とする。

本発明は、上記構成によって、表示装置の消費電力を抑えることができる。且つ、第２の表示モードにおいて、階調を表現するのに用いるサブフレームの数を少なくした場合においても、１フレーム期間あたりの点灯期間を長くとることが可能となり、鮮明な画像表示が可能な表示装置及びその駆動方法を提供することが可能となる。

また、１フレーム期間あたりの発光素子の点灯期間を多くとることができるので、１フレームあたりで同じ明るさを表現する場合、発光素子の陽極と陰極間に印加する電圧を小さく設定することができる。こうして、信頼性の高い表示装置を提供することが可能となる。

本発明は、発光素子として、ＯＬＥＤ素子を用いた表示装置だけでなく、ＦＥＤ、ＰＤＰ等その他の自発光型表示装置などについても適用が可能である。

（実施の形態１）
本発明の実施の形態１について説明する。ここでは、第１の表示モードを従来例と同様に４ビットの例で説明する。

本発明の表示装置の駆動方法を示すタイミングチャートを図１に示す。一般に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置において、第１の表示モードにおいては、ｎビットのデジタル映像信号を用いて、ｎ個のサブフレーム期間ＳＦ１〜ＳＦｎによって２^ｎの階調を表現可能であり、切り換え動作によって、第２の表示モードにおいては、１ビットのデジタル映像信号を用いて、２階調を表現する場合についても応用することができる。

なお、更に一般的に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置において、第１の表示モードにおいては、ｎビットのデジタル映像信号を入力し、最低ｎ個のサブフレーム期間を用いてｎ階調を表現可能であり、切り換え動作によって、第２の表示モードにおいては、１ビットのデジタル映像信号を用い、２階調を表現する場合についても応用することができる。ここで、階調数をサブフレームの２のべき乗にしないのは、表示上で擬似輪郭などの対策を行う為である。この内容は特開２００２−１４９１１３号公報に記載されている。

４ビットの信号を入力して、２^４階調を表現する第１の表示モードの場合のタイミングチャートを図１（Ａ）に示す。

１フレーム期間を構成するサブフレーム期間ＳＦ１〜ＳＦ４のそれぞれの点灯期間において、各画素の発光もしくは非発光状態が選択される。ここで、対向電位は、書き込み期間中は、電源電位とほぼ同じに設定され、点灯期間においては、電源電位との間に発光素子が発光する程度の電位差を有するように変化する。この動作については、従来例と同様であるので、詳しい説明は省略する。

図１（Ｂ）に、上位１ビットの信号のみを用いて階調を表現する第２の表示モードの場合のタイミングチャートを示す。図１（Ａ）に示した第１の表示モードの第１位ビットに対応するサブフレーム期間と比較して、書き込み期間及び点灯期間が長く設定されている。

そのため、第２の表示モードにおいて、発光状態が選択された発光素子の輝度は、第１の表示モードにおいて、第１位ビットに対応するサブフレーム期間の点灯期間において発光状態が選択された発光素子の輝度と比較して、小さくすることができる。よって、第２の表示モードでは、その点灯期間において、発光素子の陽極と陰極間に印加する電圧を小さく設定することができる。

また、図２に第１の表示モードより第２の表示モードのフレーム期間を長く設定した例を示す。時間階調を用いる場合は、フレーム期間をあまり長く設定することはできない。それはフレーム期間を長くするとそれに比例してサブフレーム期間も長くなり、チラツキが目に見えるようになるためである。よって、第１の表示モードはフレーム期間を長くできない。しかし第２の表示モードは２階調であるので、階調起因のチラツキの問題は発生しない。よって、フレーム期間を決めるのは画素での保持時間によってである。ゆえに、画素の容量を大きくする、リークを減らすなどの方策によって、フレーム期間を長くすることが可能になる。フレーム期間が長くなれば、静止画などでは画面の書き込み回数を削減できる為、低電力化を図ることができる。

図３にディスプレイコントローラの構成を示す。図３において、発光素子用電源制御回路３０５は、発光素子の対向電極の電位（対向電位）を、書き込み期間中は電源電位とほぼ同じ電位に保たれるようにし、点灯期間においては電源電位との間に発光素子が発光する程度の電位差を有するように制御している。ここで、第２の表示モードが選択された場合、発光素子用電源制御回路３０５に階調コントロール信号３４が入力される。これによって、発光状態を選択された画素において、発光素子が発光する期間が長くなった分、発光素子の両電極間にかける電圧が小さくなるように、発光素子の対向電極の電位を変化させる。

第２の表示モードにおいて、発光素子の両電極間に印加する電圧の大きさを小さくすることができるので、発光素子の、印加される電圧によるストレスを少なくすることできる。

また、駆動回路用電源制御回路３０６は、各駆動回路に入力される電源電圧を制御する。ここで、第２の表示モードが選択された場合、駆動回路用電源制御回路３０６に階調コントロール信号３４が入力されることで、出力されるソース信号線駆動回路用電源電圧及びゲート信号線駆動回路用駆動電圧を変更する。第１の表示モードに比べ第２の表示モードでは各駆動回路のクロックパルスの周波数が小さいため、低い電源電圧で各駆動電圧を動作させることができる。

なお、第１の表示モードと第２の表示モードの２つの表示モードを切り換える表示装置について示したが、第１の表示モードと第２の表示モードの他に、更に細かく、表現する階調の数を変えた表示モードを設定し、それらの複数の表示モードを切り換えて表示を行う場合に、適用することができる。

例えば、第１の表示モードよりも表現する階調数が少なく、第２の表示モードよりも表現する階調数が多い、第３の表示モードを設けてもよい。なお、一般的に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置において、第３の表示モードにおいては、ｑ（ｑは１＜ｑ＜ｎの自然数）ビットのデジタル映像信号を用いて、ｑ個のサブフレーム期間ＳＦ１〜ＳＦｐによって２^ｐの階調を表現することができる。また、ｑビットのデジタル映像信号を入力し、最低ｑ個のサブフレーム期間を用いてｑ階調を表現することも可能である。なお、新たに設ける表示モードは第３の表示モードのみに限定されない。更に表現できる階調数を細かく変えた表示モードを設定してもよい。

例えば、２^４階調を表現する第１の表示モード及び２階調を表現する第２の表示モードの他に、２^３階調を表現する第３の表示モードを設けてもよい。この場合のタイミングチャートを図４に示す。図４（Ａ）は、２^４階調を表現する第１の表示モードの場合のタイミングチャートを示し、図４（Ｂ）は、２階調を表現する第２の表示モードを示し、図４（Ｃ）は、３ビットの信号を入力して、２^３階調を表現する第３の表示モードの場合のタイミングチャートを示す。

第３の表示モードについては、１フレーム期間を構成するサブフレーム期間ＳＦ１〜ＳＦ３のそれぞれの点灯期間において、各画素の発光もしくは非発光状態が選択される。ここで、対向電位は、書き込み期間中は、電源電位とほぼ同じに設定され、点灯期間においては、電源電位との間に発光素子が発光する程度の電位差を有するように変化する。この動作については、従来例と同様であるので、詳しい説明は省略する。

このように、第１の表示モードと第２の表示モードの他に、更に細かく、表現する階調の数を変えた表示モードを設定することによって、様々な場合によって、最適な表示モードを使い分けることができる。例えば、動画などを表示する場合には、表現できる階調数が多い第１の表示モードが好適である。また、電子メールなど文字が多い画像を表示する場合には、表現できる階調数が少ない第２の表示モードが好適である。さらに、漫画などの静止画像などを表示する場合には、表現できる階調数が中程度の第３の表示モードが好適である。なお、第１の表示モードとして表現できる階調数は、２^４階調以上が望ましい。また、第３の表示モードとして表現できる階調数は、２^３階調程度が望ましい。

なお、第１及び第３の表示モードにおいて階調を表現する場合、サブフレームの個数については、特に限定されない。また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。

例えば、第１の表示モードにおいて２^４階調を表現する場合、１フレーム期間を４個のサブフレーム（ＳＦ１〜ＳＦ４）に分割し、ＳＦ１〜ＳＦ４の点灯期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４の比を２^０：２^１：２^２：２^３とし、従来の時間階調方式に基づいてサブフレームを点灯させてもよい。この例を図５に示す。

また、階調の表現方法として、１フレームを分割してできた一部、もしくは全部のサブフレームにおける点灯期間を順次足し合わせていくことにより、階調を表現してもよい。つまり、階調が大きくなるにしたがって、点灯するサブフレームが増えていくようにしてもよい。この場合、小さい階調において点灯しているサブフレームは、大きい階調においても点灯していることになる。このような階調方式を、本明細書中では、重ね合わせ時間階調方式と呼ぶことにする。例えば、第１の表示モードにおいて２^４階調を表現する場合に、重ね合わせ時間階調方式を適用した例を図６に示す。図６（Ａ）では、１フレーム期間を５個のサブフレーム（ＳＦ１〜ＳＦ５）に分割し、ＳＦ１〜ＳＦ５の点灯期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４：Ｔｓ５の比を２^０：２^１：２^２：２^２：２^２とし、点灯期間の長さが等しいＳＦ３〜ＳＦ５に対して、重ね合わせ時間階調方式を適用している。また、図６（Ｂ）では、１フレーム期間を５個のサブフレーム（ＳＦ１〜ＳＦ５）に分割し、ＳＦ１〜ＳＦ５の点灯期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４：Ｔｓ５の比を２^２：２^１：２^０：２^２：２^２とし、点灯期間の長さが等しいＳＦ１、ＳＦ４、ＳＦ５に対して、重ね合わせ時間階調方式を適用している。なお、重ね合わせ時間階調方式を適用すると、擬似輪郭を低減することができる。

なお、重ね合わせ時間階調方式を適用するサブフレームは、点灯期間が等しいものに限定されない。また、サブフレームの出現順序については、これに限定されない。

なお、第１の表示モードと同様に、第３の表示モードにおいて階調を表現する場合も、例えば、従来の時間階調方式や重ね合わせ時間階調方式を用いてもよい。例えば、第３の表示モードにおいて２^３階調を表現する場合、従来の時間階調方式と重ね合わせ時間階調方式をそれぞれ適用した例を図７、図８に示す。図７は、１フレーム期間を３個のサブフレーム（ＳＦ１〜ＳＦ３）に分割し、ＳＦ１〜ＳＦ３の点灯期間Ｔｓ１：Ｔｓ２：Ｔｓ３の比を２^０：２^１：２^２とし、従来の時間階調方式を適用した例である。また、図８（Ａ）は、１フレーム期間を４個のサブフレーム（ＳＦ１〜ＳＦ４）に分割し、ＳＦ１〜ＳＦ４の点灯期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４の比を２^０：２^１：２^１：２^１とし、点灯期間の長さが等しいＳＦ２〜ＳＦ４に対して、重ね合わせ時間階調方式を適用した例である。また、図８（Ｂ）は、１フレーム期間を４個のサブフレーム（ＳＦ１〜ＳＦ４）に分割し、ＳＦ１〜ＳＦ４の点灯期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４の比を２^１：２^１：２^０：２^１とし、点灯期間の長さが等しいＳＦ１、ＳＦ２、ＳＦ４に対して、重ね合わせ時間階調方式を適用した例を示す。なお、重ね合わせ時間階調方式を適用すると、擬似輪郭を低減することができる。

なお、重ね合わせ時間階調方式を適用する場合に、重ね合わせ時間階調方式を適用するサブフレームは、点灯期間が等しいものに限定されない。また、サブフレームの出現順序については、これに限定されない。

なお、本発明の表示装置のディスプレイが有する画素部の構成としては、従来例において、図３７で示した構成の画素を用いることができる。また、それ以外の公知の構成の画素も、自由に用いることができる。

また、発明の表示装置のディスプレイが有するソース信号線駆動回路及びゲート信号線駆動回路についても、公知の構成の回路を自由に用いることができる。

また第２の表示モードで表示装置を駆動する際、ディスプレイコントローラを駆動する電圧を低く設定し、ディスプレイコントローラの消費電力を小さくできるようにしてもよい。

また、本発明は、発光素子として、ＯＬＥＤ素子を用いた表示装置だけでなく、ＦＥＤ、ＰＤＰ等その他の自発光型表示装置などについても適用が可能である。

（実施の形態２）
本発明の実施の形態２について説明する。ここでは、第１の表示モードを従来例と同様に４ビットの例で説明する。

本発明の表示装置の駆動方法を示すタイミングチャートを図９に示す。一般に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置に注目する。第１の表示モードにおいては、ｎビットのデジタル映像信号を用いて、ｎ個のサブフレーム期間ＳＦ１〜ＳＦｎによって２^ｎの階調を表現可能である。一方、切り換え動作によって、第２の表示モードにおいては、ｍ（ｍは、ｎより小さな自然数）ビットのデジタル映像信号を用いて、２^ｍ階調を表現する。

なお、更に一般的に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置において、第１の表示モードにおいては、ｎビットのデジタル映像信号を入力し、最低ｎ個のサブフレーム期間を用いてｎ階調を表現可能である。一方、切り換え動作によって、第２の表示モードにおいては、ｍ（ｍは、ｎより小さな自然数）ビットのデジタル映像信号を用い、最低ｍ個のサブフレーム期間によって、ｍ階調を表現する。ここで、階調数をサブフレームの２のべき乗にしないのは、表示上で擬似輪郭などの対策を行う為である。この内容は特開２００２−１４９１１３号公報に記載されている。

４ビットの信号を入力して、２^４階調を表現する第１の表示モードの場合のタイミングチャートを図９（Ａ）に示す。

図９（Ｂ）に、上位２ビットの信号のみを用いて階調を表現する第２の表示モードの場合のタイミングチャートを示す。図９（Ａ）に示した第１の表示モードの上位２ビットに対応するサブフレーム期間の合計と比較して、書き込み期間及び点灯期間が長く設定されている。そのため、第２の表示モードにおいて、発光状態が選択された発光素子の輝度は、第１の表示モードにおいて、上位２ビットに対応するサブフレーム期間の点灯期間において発光状態が選択された発光素子の輝度と比較して、小さくすることができる。よって、第２の表示モードでは、その点灯期間において、発光素子の陽極と陰極間に印加する電圧を小さく設定することができる。

ディスプレイコントローラの構成については実施の形態１で説明した構成を用いることが出来る。

なお、本実施形態では、第１の表示モードと第２の表示モードの２つの表示モードを切り換える表示装置について示したが、第１の表示モードと第２の表示モードの他に、更に細かく、表現する階調の数を変えた表示モードを設定し、それらの複数の表示モードを切り換えて表示を行う場合に、適用することができる。

例えば、第１の表示モードよりも表現する階調数が少なく、第２の表示モードよりも表現する階調数が多い、第３の表示モードを設けてもよい。なお、一般的に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置において、第３の表示モードにおいては、ｑ（ｑはｍ＜ｑ＜ｎの自然数）ビットのデジタル映像信号を用いて、ｑ個のサブフレーム期間ＳＦ１〜ＳＦｐによって２^ｐの階調を表現することができる。また、ｑビットのデジタル映像信号を入力し、最低ｑ個のサブフレーム期間を用いてｑ階調を表現することも可能である。なお、新たに設ける表示モードは第３の表示モードのみに限定されない。更に表現できる階調数を細かく変えた表示モードを設定してもよい。

例えば、２^４階調を表現する第１の表示モード及び２^２階調を表現する第２の表示モードの他に、２^３階調を表現する第３の表示モードを設けてもよい。この場合のタイミングチャートを図１０に示す。図１０（Ａ）は、２^４階調を表現する第１の表示モードの場合のタイミングチャートを示し、図１０（Ｂ）は、２^２階調を表現する第２の表示モードを示し、図１０（Ｃ）は、３ビットの信号を入力して、２^３階調を表現する第３の表示モードの場合のタイミングチャートを示す。

なお、第１、第２、第３の表示モードにおいて階調を表現する場合、サブフレームの個数については、特に限定されない。また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。各表示モードで階調を表現する場合、例えば、従来の時間階調方式や重ね合わせ時間階調方式を適用してもよい。

以下に、本発明の実施例について説明する。

時間階調方式の駆動方法を行うための信号を、ディスプレイのソース信号線駆動回路及びゲート信号線駆動回路に入力する回路について、図１１を用いて説明する。

本明細書中では、表示装置に入力される映像信号を、デジタルビデオ信号と呼ぶことにする。なおここでは、４ビットのデジタルビデオ信号を入力して、画像を表示する表示装置を例に説明する。ただし、本発明は４ビットに限定されるものではない。

信号制御回路１２０１にデジタルビデオ信号が読み込まれ、ディスプレイ１２００にデジタル映像信号（ＶＤ）を出力する。

また、本明細書中では、信号制御回路１２０１においてデジタルビデオ信号を編集し、ディスプレイに入力する信号に変換したものを、デジタル映像信号と呼ぶ。

ディスプレイ１２００の、ソース信号線駆動回路１１０７及びゲート信号線駆動回路１１０８を駆動するための信号及び駆動電圧は、ディスプレイコントローラ１２０２によって入力されている。

なお、ディスプレイ１２００のソース信号線駆動回路１１０７は、シフトレジスタ１１１０、ＬＡＴ（Ａ）１１１１、ＬＡＴ（Ｂ）１１１２によって構成される。他に、図示していないが、レベルシフタやバッファ等を設けてもよい。また、本発明はこのような構成に限定するものではない。

信号制御回路１２０１は、ＣＰＵ１２０４、メモリＡ１２０５、メモリＢ１２０６及びメモリコントローラ１２０３によって構成されている。

信号制御回路１２０１に入力されたデジタルビデオ信号は、メモリコントローラ１２０３によって制御され、メモリＡ１２０５に入力される。ここで、メモリＡ１２０５は、ディスプレイ１２００の画素部１１０９の全画素分の４ビットのデジタルビデオ信号を、記憶可能な容量を有する。メモリＡ１２０５に１フレーム期間分の信号が記憶されると、メモリコントローラ１２０３によって、各ビットの信号が順に読み出され、デジタル映像信号ＶＤとして、ソース信号線駆動回路に入力される。

メモリＡ１２０５に記憶された信号の読み出しが始まると、今度は、メモリＢ１２０６にメモリコントローラ１２０３を介して次のフレーム期間に対応するデジタルビデオ信号が入力され、記憶され始める。メモリＢ１２０６もメモリＡ１２０５と同様に、表示装置の全画素分の４ビットのデジタルビデオ信号を記憶可能な容量を有するとする。

このように、信号制御回路１２０１は、それぞれ１フレーム期間分ずつの４ビットのデジタルビデオ信号を記憶することができるメモリＡ１２０５及びメモリＢ１２０６を有し、このメモリＡ１２０５とメモリＢ１２０６とを交互に用いて、デジタルビデオ信号をサンプリングする。

ここでは、２つのメモリＡ１２０５及びメモリＢ１２０６を、交互に用いて信号を記憶する信号制御回路１２０１について示したが、一般に、複数フレーム分の情報を記憶することができるメモリを有し、これらのメモリを交互に用いることができる。

上記動作を行う、表示装置のブロック図を図１２に示す。表示装置は、信号制御回路１２０１と、ディスプレイコントローラ１２０２と、ディスプレイ１２００とによって構成されている。

ディスプレイコントローラ１２０２は、ディスプレイ１２００に、スタートパルスＳＰやクロックパルスＣＬＫ、駆動電圧を供給している。

図１２では、４ビットのデジタルビデオ信号を入力し、第１の表示モードにおいて、４ビットのデジタル映像信号を用いて階調を表現する表示装置を例に示している。メモリＡ１２０５は、デジタルビデオ信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ１２０５＿１〜１２０５＿４によって構成されている。同様にメモリＢ１２０６も、デジタルビデオ信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ１２０６＿１〜１２０６＿４によって構成されている。これらの各ビットに対応するメモリはそれぞれ、１ビット分の信号を、１画面を構成する画素数分記憶可能な数の記憶素子を有している。

一般に、ｎビットのデジタル映像信号を用いて階調を表現することが可能な表示装置において、メモリＡ１２０５は、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ１２０５＿１〜１２０５＿ｎによって構成される。同様に、メモリＢ１２０６も、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ１２０６＿１〜１２０６＿ｎのよって構成される。これらの各ビットに対応するメモリは、それぞれ１ビット分の信号を、１画面を構成する画素数分記憶可能な容量を有している。

メモリコントローラ１２０３の構成を、図１３に示す。図１３において、メモリコントローラ１２０３は、階調制限回路１３０１、メモリＲ／Ｗ回路１３０２、基準発振回路１３０３、可変分周回路１３０４、ｘカウンタ１３０５ａ、ｙカウンタ１３０５ｂ、ｘデコーダ１３０６ａ、ｙデコーダ１３０６ｂによって構成されている。

図１１、図１２等において記したメモリＡ１２０５及びメモリＢ１２０６等のメモリの両方をまとめてメモリと表記する。また、メモリは、複数の記憶素子によって構成される。それらの記憶素子は、（ｘ、ｙ）のアドレスによって選択されるものとする。

ＣＰＵ１２０４からの信号が、階調制限回路１３０１を介して、メモリＲ／Ｗ回路１３０２に入力される。階調制限回路１３０１では、第１の表示モードもしくは第２の表示モードのいずれかに応じて、信号をメモリＲ／Ｗ回路１３０２に入力する。メモリＲ／Ｗ回路１３０２は、階調制限回路１３０１の信号に応じて、各ビットに対応するデジタルビデオ信号それぞれを、メモリに書き込むかどうかを選択する。同様に、メモリに書き込まれたデジタル映像信号を読み出す動作を選択する。

また、ＣＰＵ１２０４からの信号は、基準発振回路１３０３に入力される。基準発振回路１３０３からの信号は、可変分周回路１３０４に入力され、適当な周波数の信号に変換される。ここで、可変分周回路１３０４には、第１の表示モードもしくは第２の表示モードのいずれかに応じた階調制限回路１３０１からの信号が入力されている。この信号によって、可変分周回路１３０４からの信号は、ｘカウンタ１３０５ａ及びｘデコーダ１３０６ａを介してメモリのｘアドレスを選択する。同様に、可変分周回路からの信号は、ｙカウンタ１３０５ｂ及びｙデコーダ１３０６ｂに入力され、メモリｙアドレスを選択する。

このような構成のメモリコントローラ１２０３を用いることで、高階調表示が必要ない場合に、信号制御回路に入力されるデジタルビデオ信号のうち、メモリに書き込まれ、またメモリから読み出される信号の情報量を抑えることができる。また、メモリから信号を読み出す周波数を変化させることができる。

また、ディスプレイコントローラ１２０２の構成について、以下に説明する。

図３は、本発明のディスプレイコントローラの構成を示した図である。ディスプレイコントローラ１２０２は、基準クロック発生回路３０１、可変分周回路３０２、水平クロック発生回路３０３、垂直クロック発生回路３０４、発光素子用電源制御回路３０５、駆動回路用電源制御回路３０６によって構成されている。

ＣＰＵ１２０４から入力されるクロック信号３１は、基準クロック発生回路３０１に入力され、基準クロックを発生する。この基準クロックは、可変分周回路３０２を介して、水平クロック発生回路３０３及び垂直クロック発生回路３０４に入力される。可変分周回路３０２には、階調コントロール信号３４が入力される。この信号によって、基準クロックの周波数を変化させる。

可変分周回路３０２において基準クロックの周波数を変化させる度合いは、実施者が適宜定めることができる。

また、水平クロック発生回路３０３には、ＣＰＵ１２０４から水平周期を定める、水平周期信号３２が入力され、ソース信号線駆動回路用のクロックパルスＳ＿ＣＬＫ及び、スタートパルスＳ＿ＳＰが出力されている。同様に、垂直クロック発生回路３０４には、ＣＰＵ１２０４から垂直周期を定める垂直周期信号３３が入力され、ゲート信号線駆動回路用のクロックパルスＧ＿ＣＬＫ及びスタートパルスＧ＿ＳＰが出力されている。

こうして、信号制御回路のメモリコントローラにおいて、メモリからの下位ビットの信号の読み出しを無くし、また、メモリからの信号の読み出しの周波数を小さくする。この動作に対応して、ディスプレイコントローラは、各駆動回路（ソース信号線駆動回路及びゲート信号先駆動回路）に入力するサンプリングパルスＳＰ及びクロックパルスＣＬＫの周波数を小さくし、画像を表現するサブフレーム期間の書き込み期間及び点灯期間を長く設定することができる。

例えば、第１の表示モードにおいて、１フレーム期間を４つのサブフレーム期間に分割し、それぞれのサブフレーム期間の点灯期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４の比を２^０：２^−１：２^−２：２^−３として、４ビットのデジタル映像信号を用いて、２^４の階調を表現する表示装置を考える。簡単にするために、各サブフレーム期間の点灯期間Ｔｓ１〜Ｔｓ４の長さを、８、４、２、１とする。また、各サブフレーム期間の書き込み期間Ｔａ１〜Ｔａ４の長さを１とする。また、第２の表示モードにおいて、上位１ビットの信号を用いて階調を表現する場合を考える。

このとき、第２の表示モードにおいて、階調表現に関与するビットに対応する第１の表示モードにおけるサブフレーム期間が、１フレーム期間あたりに占める割合は、９／１９となる。

本発明の構成を用いない場合、例えば、図４１で示したような従来の駆動方法を用いる場合は、第２の表示モードにおいて、１フレーム期間の内の１０／１９が、表示に関与しない期間となってしまう。

一方、本発明は上記構成によって、第２の表示モードにおいては、ディスプレイの各駆動回路に入力されるクロック信号等の周波数を変化させ、第１の表示モードにおける書き込み期間の１９／９倍の長さの書き込み期間を設定し、同様に点灯期間も、第１の表示モードの第１ビットに対応するサブフレーム期間ＳＦ１の点灯期間Ｔｓ１の１９／９倍の長さに設定する。これによって、１フレーム期間を、サブフレーム期間ＳＦ１が占めるようにすることができる。こうして、第２の表示モードにおいて、１フレーム期間中において表示に関与しない期間を減らすことができる。

こうして、第２の表示モードにおいても、１フレーム期間あたりの発光素子の点灯期間を多くとることができる。

なお、本実施例では、第１の表示モードで１フレーム期間を４つのサブフレーム期間に分割して、４ビットのデジタル映像信号を用いて、２^４の階調をしたが、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成してもよい。例えば、１フレーム期間を６つのサブフレーム期間に分割してもよい。

発光素子用電源制御回路３０５は、発光素子の対向電極の電位（対向電位）を、書き込み期間中は電源電位とほぼ同じ電位に保たれるようにし、点灯期間においては電源電位との間に発光素子が発光する程度の電位差を有するように、制御している。ここで、発光素子用電源制御回路３０５にも、階調コントロール信号３４が入力される。これによって、発光状態を選択された画素において、発光素子が発光する期間が長くなった分、発光素子の両電極間にかける電圧が小さくなるように、発光素子の対向電極の電位を変化させる。

なお、本実施例では、第１及び第２の表示モードの２種類の表示モードがある場合について述べているが、第１及び第２の表示モードの他に、表現する階調数を変えた表示モードを設定した場合についても同様に、発光素子の対向電極の電位を変化させてもよい。

例えば、２^４階調を表現する第１の表示モード及び２階調を表現する第２の表示モードの他に、２^３階調を表現する第３の表示モードを設けた場合を考える。第３の表示モードにおいても、ディスプレイコントローラの動作により、１フレーム期間あたりの発光素子の点灯期間を、第１の表示モードの場合よりも多くとることができる。よって、第３の表示モードに対して、発光素子の両電極間にかける電圧を小さくしてもよい。ただし、発光素子の両電極間にかける電圧は、第２の表示モードの場合よりは小さくならない。したがって、第１、第２、第３の表示モードに対して、発光素子用電源制御回路３０５によって、発光素子の対向電極の電位を変化させることができる。なお、第１、第２、第３の表示モードに対する対向電極の電位の例を図１４に示す。各表示モードに対する１フレーム期間あたりの点灯期間の長さを比較すると、第２の表示モードが一番長く、以下、第３の表示モード、第１の表示モードの順に短くなる。よって、対向電極の電位は、第２の表示モードの場合に一番高くし、以下、第３の表示モード、第１の表示モードの順に低くすればよい。

このように、第２及び第３の表示モードにおいて、発光素子の両電極間に印加する電圧の大きさを小さくすることができるので、発光素子の、印加される電圧によるストレスを少なくすることできる。

また、駆動回路用電源制御回路３０６は、各駆動回路に入力される電源電圧を制御する。ここで、駆動回路用電源制御回路３０６にも、階調コントロール信号３４が入力されることで、出力される駆動回路用電源電圧を変更する。第１の表示モードに比べ第２の表示モードでは各駆動回路のクロックパルスの周波数が小さいため、低い電源電圧で各駆動電圧を動作させることができる。

なお、駆動回路用電源制御回路３０６には、特許第３１１０２５７号に開示されている技術など公知の構成のものを用いてもよい。

また第２の表示モードで表示装置を駆動する際、ディスプレイコントローラの消費電力を小さくできるように、ディスプレイコントローラを駆動する電圧を低く設定できるような手段を有していてもよい。

前述した信号制御回路１２０１、メモリコントローラ１２０３、ＣＰＵ１２０４、メモリ１２０５、１２０６、ディスプレイコントローラ１２０２は、ディスプレイ１２００と画素を同一基板上に形成してもよいし、ＬＳＩチップで形成しディスプレイ１２００の基板上にＣＯＧで貼り付けを行なっても良いし、基板上にＴＡＢをもちいて貼り付けを行なってもよいし、ディスプレイとは別の基板上に形成し、電気配線にて接続を行なっても良い。

本実施例では、本発明の表示装置のソース信号線駆動回路の構成例について説明する。ソース信号線駆動回路の構成例を図１５に示す。

ソース信号線駆動回路は、シフトレジスタ１５０１と、走査方向切り換え回路、ＬＡＴ（Ａ）１５０２及びＬＡＴ（Ｂ）１５０３によって構成されている。なお、図１５では、シフトレジスタ１５０１からの出力の１つに対応する、ＬＡＴ（Ａ）１５０２の一部とＬＡＴ（Ｂ）１５０３の一部のみを図示するが、シフトレジスタ１５０１からの全ての出力に対して、同様の構成のＬＡＴ（Ａ）１５０２及びＬＡＴ（Ｂ）１５０３が対応する。

シフトレジスタ１５０１は、クロックドインバータ、インバータ、ＮＡＮＤ回路によって構成されている。シフトレジスタ１５０１には、ソース信号線駆動回路用スタートパルスＳ＿ＳＰが入力され、ソース信号線駆動回路用クロックパルスＳ＿ＣＬＫとその極性が反転した信号であるソース信号線駆動回路用反転クロックパルスＳ＿ＣＬＫＢによって、クロックドインバータが導通状態、非導通状態と変化することによって、ＮＡＮＤ回路から順に、ＬＡＴ（Ａ）１５０２にサンプリングパルスを出力する。

また、走査方向切り換え回路は、スイッチによって構成され、シフトレジスタ１５０１の走査方向を、図面向かって左右に切り換える働きをする。図１５では、左右切り換え信号Ｌ／ＲがＬｏの信号に対応する場合、シフトレジスタ１５０１は、図面向かって左から右に順にサンプリングパルスを出力する。一方、左右切り換え信号Ｌ／ＲがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。

各ステージのＬＡＴ（Ａ）１５０２は、クロックドインバータと、インバータによって構成されている。

ここで、各ステージのＬＡＴ（Ａ）１５０２とは、１本のソース信号線に入力する映像信号を取り込むＬＡＴ（Ａ）１５０２を示すものとする。

ここでは、実施例１において説明した信号制御回路より出力されたデジタル映像信号はＶＤは、ｐ分割（ｐは自然数）されて入力される。つまり、ｐ本のソース信号線への出力に対応する信号が並列に入力される。サンプリングパルスが、バッファを介して、ｐ個のステージのＬＡＴ（Ａ）１５０２のクロックドインバータに同時に入力されると、ｐ分割された入力信号はｐ個のステージのＬＡＴ（Ａ）１５０２において、それぞれ同時にサンプリングされる。

ここでは、ｘ本のソース信号線に信号電圧を出力するソース信号線駆動回路を例に説明しているので、１水平期間あたり、ｘ／ｐ個のサンプリングパルスが順にシフトレジスタより出力される。各サンプリングパルスに応じて、ｐ個のステージのＬＡＴ（Ａ）１５０２は、同時にｐ本のソース信号線への出力に対応するデジタル映像信号をサンプリングする。

本明細書中では、このようにソース信号線駆動回路に入力するデジタル映像信号を、ｐ相の並列信号に分割し、ｐ個のデジタル映像信号を１つのサンプリングパルスによって同時に取り込む手法を、ｐ分割駆動と呼ぶことにする。図１５では４分割を行なっている。

上記分割駆動を行うことによって、ソース信号線駆動回路のシフトレジスタのサンプリングにマージンを持たせることができる。こうして表示装置の信頼性を向上させることができる。

各ステージのＬＡＴ（Ａ）１５０２に１水平期間の信号がすべて入力されると、ラッチパルスＬＳ及びその極性が反転した、反転ラッチパルスＬＳＢが入力されて、各ステージのＬＡＴ（Ａ）１５０２に入力された信号を各ステージのＬＡＴ（Ｂ）１５０３へ一斉に出力する。

なお、ここで各ステージのＬＡＴ（Ｂ）１５０３とは、各ステージのＬＡＴ（Ａ）１５０２からの信号をそれぞれ入力する、ＬＡＴ（Ｂ）１５０３のことを示すとする。

ＬＡＴ（Ｂ）１５０３の各ステージは、クロックドインバータ及び、インバータによって構成されている。ＬＡＴ（Ａ）１５０２の各ステージより出力された信号は、ＬＡＴ（Ｂ）１５０３に保持されると同時に、各ソース信号線Ｓ１〜Ｓｘに出力される。

なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。

シフトレジスタ１５０１及びＬＡＴ（Ａ）１５０２、ＬＡＴ（Ｂ）１５０３に入力されるスタートパルスＳ＿ＳＰ、クロックパルスＳ＿ＣＬＫ等は、発明の実施の形態で示したディスプレイコントローラから入力されている。

本発明では、ビット数の少ないデジタル映像信号を、ソース信号線駆動回路のＬＡＴ（Ａ）に入力する動作を、信号制御回路によって行い、同時に、ソース信号線駆動回路のシフトレジスタに入力されるクロックパルスＳ＿ＣＬＫや、スタートパルスＳ＿ＳＰ等の周波数を小さくし、ソース信号線駆動回路を動作させる駆動電圧を低くする動作を、ディスプレイコントローラによって行う。

こうして、第２の表示モードにおいて、ソース信号線駆動回路がデジタル映像信号をサンプリングする動作を少なくして、表示装置の消費電力を抑えることができる。

なお、本発明の表示装置は、本実施例のソース信号線駆動回路の構成に限らず、公知の構成のソース信号線駆動回路を自由に用いることができる。

また、ソース信号線駆動回路の構成により、ディスプレイコントローラからソース信号線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。

本実施例は、実施例１と自由に組み合わせて実施することが可能である。

本実施例では、本発明の表示装置のゲート信号線駆動回路の構成例について説明する。

ゲート信号線駆動回路は、シフトレジスタ、走査方向切り換え回路等によって構成されている。なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。

シフトレジスタには、スタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ、駆動電圧等が入力されて、ゲート信号線選択信号を出力している。

ゲート信号線駆動回路の構成について、図１６を用いて説明する。シフトレジスタ１６０１は、クロックドインバータ１６０２と１６０３、インバータ１６０４、ＮＡＮＤ回路１６０７によって構成されている。シフトレジスタ１６０１には、スタートパルスＧ＿ＳＰが入力され、クロックパルスＧ＿ＣＬＫとその極性が反転した信号である反転クロックパルスＧ＿ＣＬＫＢによって、クロックドインバータ１６０２及び１６０３が導通状態、非導通状態と変化することによって、ＮＡＮＤ回路１６０７から順に、サンプリングパルスを出力する。

また、走査方向切り換え回路は、スイッチ１６０５及びスイッチ１６０６によって構成され、シフトレジスタの操作方向を、図面向かって左右に切り換える働きをする。図１６では、走査方向切り換え信号Ｕ／ＤがＬｏの信号に対応する場合、シフトレジスタは、図面向かって左から右に順に、サンプリングパルスを出力する。一方、走査方向切り換え信号Ｕ／ＤがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。

シフトレジスタから出力されたサンプリングパルスは、ＮＯＲ回路１６０８に入力され、イネーブル信号ＥＮＢと演算される。この演算は、サンプリングパルスのなまりによって、となり合うゲート信号線が同時に選択される状況を防ぐために行われる。ＮＯＲ回路１６０８から出力された信号は、バッファ１６０９、１６１０を介して、ゲート信号線Ｇ１〜Ｇｙに出力される。

シフタレジスタに入力されるスタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ、駆動電圧等は、実施の形態で示したディスプレイコントローラから入力されている。

本発明では、第２の表示モードにおいて、ゲート信号線駆動回路のシフトレジスタに入力されるクロックパルスＧ＿ＣＬＫや、スタートパルスＧ＿ＳＰ等の周波数を小さくし、ゲート信号線駆動回路を動作させる駆動電圧を低くする動作を、ディスプレイコントローラによって行う。

こうして、第２の表示モードにおいて、ゲート信号線駆動回路のサンプリングの動作を少なくし、表示装置の消費電力を抑えることができる。

なお、本発明の表示装置は、本実施例のゲート信号線駆動回路の構成に限らず、公知の構成のゲート信号線駆動回路を自由に用いることができる。

また、ゲート信号線駆動回路の構成により、ディスプレイコントローラからゲート信号線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。

本実施例は、実施例１〜２と自由に組み合わせて実施することが可能である。

時間階調を用いた表示装置では以上に述べてきた、アドレス期間と点灯期間を分離する方式のほかに、書き込みと表示を同時に行うような駆動方法も提案されている。具体的には特開２００１−３４３９３３号公報に開示されている。この方式では従来の選択ＴＦＴ、駆動ＴＦＴのほかに消去ＴＦＴを追加し、階調数を向上させることができる。

具体的には、ゲート信号線駆動回路を複数設けて、第１のゲート信号線駆動回路で書き込みを行い、全ラインが書き込み終わる前に第２のゲート信号線駆動回路で消去を行うものである。４ビット程度では余り効力はないが、階調が６ビット以上になる場合や、擬似輪郭対策でサブフレームを多く増やさねばならない場合には、非常に有効な対策である。本発明はこのような駆動方法をとる表示装置においても適応可能である。

この駆動方法を実現するための画素構成の例を図１８、図１９、図２０に示す。

図１８は、消去ＴＦＴを設けた例である。信号の書き込みを行いたい場合は、第１のゲート信号線１８０１の電位を高くすることにより、第１のゲート信号線１８０１を選択し、選択ＴＦＴ１８０５をオン状態にして、ソース信号線１８０３から信号を保持容量１８０６に入力する。すると、その信号に応じて、駆動ＴＦＴ１８０７の電流が制御され、電源線１８０４から発光素子１８０８に電流が流れる。

信号を消去したい場合は、第２のゲート信号線１８０２の電位を高くすることにより、第２のゲート信号線１８０２を選択し、消去ＴＦＴ１８０９をオン状態にして、駆動ＴＦＴ１８０７がオフ状態になるようにする。すると、電源線１８０４から発光素子１８０８に電流が流れなくなる。その結果、非点灯期間を作ることができ、点灯期間の長さを自由に制御できるようになる。

図１８では、消去ＴＦＴ１８０９を用いていたが、別の方法を用いることも出来る。なぜなら、強制的に非点灯期間をつくればよいので、発光素子１８０８に電流が供給されないようにすればよいからである。よって、電源線１８０４から発光素子１８０８に電流が流れる経路のどこかに、スイッチを配置して、そのスイッチのオンオフを制御して、非点灯期間を作ればよい。あるいは、駆動ＴＦＴ１８０７のゲート・ソース間電圧を制御して、駆動ＴＦＴが強制的にオフになるようにすればよい。

図１９は、駆動ＴＦＴを強制的にオフにする場合の例である。選択ＴＦＴ１９０５、駆動ＴＦＴ１９０７、消去ダイオード１９０９、発光素子１９０８が配置されている。選択ＴＦＴ１９０５のソースとドレインは各々、ソース信号線１９０３と駆動ＴＦＴ１９０７のゲートに接続されている。選択ＴＦＴ１９０５のゲートは、第１のゲート信号線１９０１に接続されている。駆動ＴＦＴ１９０７のソースとドレインは各々、電源線１９０４と発光素子１９０８に接続されている。消去ダイオード１９０９は、駆動ＴＦＴ１９０７のゲートと第２のゲート信号線１９０２に接続されている。

保持容量１９０６は、駆動ＴＦＴ１９０７のゲート電位を保持する役目をしている。よって、駆動ＴＦＴ１９０７のゲートと電源線１９０４の間に接続されているが、これに限定されない。駆動ＴＦＴ１９０７のゲート電位を保持できるように配置されていればよい。また、駆動ＴＦＴ１９０７のゲート容量などを用いて、駆動ＴＦＴ１９０７のゲート電位を保持できる場合は、保持容量１９０６を省いてもよい。

動作方法としては、第１のゲート信号線１９０１の電位を高くすることにより、第１のゲート信号線１９０１を選択し、選択ＴＦＴ１９０５をオン状態にして、ソース信号線１９０３から信号を保持容量１９０６に入力する。すると、その信号に応じて、駆動ＴＦＴ１９０７の電流が制御され、電源線１９０４から発光素子１９０８に電流が流れる。

信号を消去したい場合は、第２のゲート信号線１９０２の電位を高くすることにより、第２のゲート信号線１９０２を選択し、消去ダイオード１９０９がオンして、第２のゲート信号線１９０２から駆動ＴＦＴ１９０７のゲートへ電流が流れるようにする。その結果、駆動ＴＦＴ１９０７がオフ状態になる。すると、電源線１９０４から発光素子１９０８に流れなくなる。その結果、非点灯期間を作ることができ、点灯期間の長さを自由に制御できるようになる。

信号を保持しておきたい場合は、第２のゲート信号線１９０２を非選択しておく。すると、消去ダイオード１９０９がオフするので、駆動ＴＦＴ１９０７のゲート電位は保持される。

なお、駆動ＴＦＴ１９０７は、整流性がある素子であれば、なんでもよい。ＰＮ型ダイオードでもよいし、ＰＩＮ型ダイオードでもよいし、ショットキー型ダイオードでもよいし、ツェナー型ダイオードでもよい。

また、トランジスタを用いて、ダイオード接続（ゲートとドレインを接続）して、用いてもよい。その場合の回路図を図２０に示す。消去ダイオード１９０９として、ダイオード接続されたトランジスタ２００９を用いている。ここでは、Ｎチャネル型を用いているが、これに限定されない。Ｐチャネル型を用いてもよい。

図１７（Ａ）に第１の表示モードで表示を行う場合のタイミングチャートを示す。図１７（Ａ）では４ビット目で第２のゲート信号線駆動回路で消去を行って点灯期間を短縮している。

図１７（Ｂ）に第２の表示モードで表示を行う場合のタイミングチャートを示す。図１７（Ｂ）に示す第２表示モードにおいては第２のゲート信号線駆動回路で消去を行う必要がないので、第２のゲート信号線駆動回路にスタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫを入力する必要はない。

本実施例は実施例１〜３と自由に組み合わせることができる。

また、実施例４と同様にアドレス期間と点灯期間を同時に行う別の方式も提案されている。この場合の第１の表示モードにおけるタイミングチャートを図２１（Ａ）に、第２の表示モードにおけるタイミングチャートを図２１（Ｂ）に示す。この場合の画素構成は図３８に示すような従来と同じものである。

具体的には、図２２に示すように、１ゲート選択期間を複数のサブゲート選択期間に分割する（図２２の場合は、３つに分割している）。そして、各サブゲート選択期間内で、各々のゲート信号線の電位を高くすることにより、各々のゲート信号線を選択し、その時に対応する信号をソース信号線に入力する。例えば、ある１ゲート選択期間において、第１のサブゲート選択期間ではｉ行目を選択し、第２のサブゲート選択期間ではｊ行目を選択し、第３のサブゲート選択期間ではｋ行目を選択する。そして、次の１ゲート選択期間では、第１のサブゲート選択期間ではｉ＋１行目を選択し、第２のサブゲート選択期間ではｊ＋１行目を選択し、第３のサブゲート選択期間ではｋ＋１行目を選択する。このようにすると、１ゲート選択期間において、あたかも同時に３行分を選択したかのように動作させることが可能となる。

本実施例の駆動方法を実施するときのゲート信号線駆動回路の構成例を図２３に示す。例えば、図２２に示したように、１ゲート選択期間を３つのサブゲート選択期間に分割する場合、第１のシフトレジスタ２３０１、第２のシフトレジスタ２３０２及び第３のシフトレジスタ２３０３を用意する。なお、シフトレジスタについては、例えば、実施例３で示したゲート線選択回路（図１６）に記載のシフトレジスタ１６０１を用いてもよい。シフトレジスタ２３０１、２３０２、２３０３は、それぞれスタートパルスＧ＿ＳＰ１、Ｇ＿ＳＰ２、Ｇ＿ＳＰ３により駆動し、それぞれサンプリングパルスを出力する。次に、それぞれのサンプリングパルスと１ゲート選択期間分割用信号Ｇ＿ＣＰ１、Ｇ＿ＣＰ２、Ｇ＿ＣＰ３をＡＮＤ回路２３０４、２３０５、２３０６に入力し、論理積を計算する。最後に、ＡＮＤ回路２３０４、２３０５、２３０６の出力をＯＲ回路２３０７に入力し、論理和を計算する。そして、ＯＲ回路２３０７の出力信号がＨｉとなる期間のみ、ゲート信号線が選択される。

なお、スタートパルスＧ＿ＳＰ１、Ｇ＿ＳＰ２、Ｇ＿ＳＰ３、及び１ゲート選択期間分割用信号Ｇ＿ＣＰ１、Ｇ＿ＣＰ２、Ｇ＿ＣＰ３は、ディスプレイコントローラから送られる。本実施例におけるディスプレイコントローラの構成例を図２４に示す。図２４に示した例では、それぞれのシフトレジスタに対するスタートパルス及び１ゲート選択期間分割用信号を生成する垂直クロック発生回路２４０４＿１、２４０４＿２、２４０４＿３を設けている。これにより、それぞれのシフトレジスタを独立に駆動できるようになる。

次に、本実施例のゲート線選択回路のタイミングチャートを図２５、図２６、図２７に示す。図２５は、シフトレジスタ２３０１を用いて、ｉ行目のゲート線を選択する場合を示している。

なお、１ゲート選択期間分割用信号は、１ゲート選択期間を１周期とする信号とし、１ゲート選択期間分割用信号Ｇ＿ＣＰ１は、１ゲート選択期間の最初の１／３期間のみＨｉの信号で、残りの２／３期間はＬｏの信号とする。同様に、１ゲート選択期間分割用信号Ｇ＿ＣＰ２は、１ゲート選択期間の真ん中の１／３期間のみＨｉの信号で、残りの２／３期間はＬｏの信号とし、１ゲート選択期間分割用信号Ｇ＿ＣＰ３は、１ゲート選択期間の最後の１／３期間のみＨｉの信号で、残りの２／３期間はＬｏの信号とする。

例えば、シフトレジスタ２３０１のｉ行目のサンプリングパルスのみがＨｉの信号となる場合を考える。ここで、各シフトレジスタのｉ行目のサンプリングパルスと１ゲート選択期間分割用信号に対するＡＮＤ回路の出力信号をＡＮＤ１＿ｉ、ＡＮＤ２＿ｉ、ＡＮＤ３＿ｉに示す。シフトレジスタ２３０１のｉ行目のサンプリングパルスのみがＨｉの信号となっているため、１ゲート選択期間分割用信号Ｇ＿ＣＰ１との論理積を計算すると、１ゲート選択期間の最初の１／３期間のみＨｉとなる信号が得られる。また、シフトレジスタ２３０２、２３０３のｉ行目のサンプリングパルスはＬｏの信号となっているため、１ゲート選択期間分割用信号との論理積を計算すると、１ゲート選択期間中Ｌｏとなる信号が得られる。最後にＡＮＤ１＿ｉ、ＡＮＤ２＿ｉ、ＡＮＤ３＿ｉの論理和を計算すると、１ゲート選択期間の最初の１／３期間のみＨｉとなる信号が得られる。したがって、ｉ行目のゲート信号線が１ゲート選択期間の最初の１／３期間のみ選択される。

図２６は、シフトレジスタ２３０２を用いて、ｊ行目のゲート線を選択する場合を示している。例えば、シフトレジスタ２３０１のｉ行目のサンプリングパルスのみがＨｉの信号となる場合を考える。ここで、各シフトレジスタのｉ行目のサンプリングパルスと１ゲート選択期間分割用信号に対するＡＮＤ回路の出力信号をＡＮＤ１＿ｊ、ＡＮＤ２＿ｊ、ＡＮＤ３＿ｊに示す。シフトレジスタ２３０２のｊ行目のサンプリングパルスのみがＨｉの信号となっているため、１ゲート選択期間分割用信号Ｇ＿ＣＰ２との論理積を計算すると、１ゲート選択期間の真ん中の１／３期間のみＨｉとなる信号が得られる。また、シフトレジスタ２３０１、２３０３のｊ行目のサンプリングパルスはＬｏの信号となっているため、１ゲート選択期間分割用信号との論理積を計算すると、１ゲート選択期間中Ｌｏとなる信号が得られる。最後にＡＮＤ１＿ｊ、ＡＮＤ２＿ｊ、ＡＮＤ３＿ｊの論理和を計算すると、１ゲート選択期間の真ん中の１／３期間のみＨｉとなる信号が得られる。したがって、ｊ行目のゲート信号線が１ゲート選択期間の真ん中の１／３期間のみ選択される。

図２７は、シフトレジスタ２３０３を用いて、ｋ行目のゲート線を選択する場合を示している。例えば、シフトレジスタ２３０３のｋ行目のサンプリングパルスのみがＨｉの信号となる場合を考える。ここで、各シフトレジスタのｋ行目のサンプリングパルスと１ゲート選択期間分割用信号に対するＡＮＤ回路の出力信号をＡＮＤ１＿ｋ、ＡＮＤ２＿ｋ、ＡＮＤ３＿ｋに示す。シフトレジスタ２３０３のｋ行目のサンプリングパルスのみがＨｉの信号となっているため、１ゲート選択期間分割用信号Ｇ＿ＣＰ３との論理積を計算すると、１ゲート選択期間の最後の１／３期間のみＨｉとなる信号が得られる。また、シフトレジスタ２３０１、２３０２のｋ行目のサンプリングパルスはＬｏの信号となっているため、１ゲート選択期間分割用信号との論理積を計算すると、１ゲート選択期間中Ｌｏとなる信号が得られる。最後にＡＮＤ１＿ｋ、ＡＮＤ２＿ｋ、ＡＮＤ３＿ｋの論理和を計算すると、１ゲート選択期間の最後の１／３期間のみＨｉとなる信号が得られる。したがって、ｋ行目のゲート信号線が１ゲート選択期間の最後の１／３期間のみ選択される。

また、ゲート信号線選択回路の別の構成例を図３０に示す。例えば、１ゲート選択期間を３つのサブゲート選択期間に分割する場合、第１のシフトレジスタ３００１、第２のシフトレジスタ３００２及び第３のシフトレジスタ３００３を用意し、シフトレジスタ３００１と、シフトレジスタ３００２及び３００３とを、画素部３０００の両側に配置する。シフトレジスタ３００１については、シフトレジスタ３００１の出力であるサンプリングパルスと１ゲート選択期間分割用信号Ｇ＿ＣＰ１をＡＮＤ回路３００４に入力する。そして、ＡＮＤ回路３００４の出力信号がＨｉとなる期間のみ、ゲート信号線が選択される。一方、シフトレジスタ３００２、３００３については、それぞれのシフトレジスタが出力するサンプリングパルスと１ゲート選択期間分割用信号Ｇ＿ＣＰ２、Ｇ＿ＣＰ３をそれぞれＡＮＤ回路３００５、３００６に入力し、これらの出力をＯＲ回路３００７に入力する。そして、ＯＲ回路３００７の出力信号がＨｉとなる期間のみ、ゲート信号線が選択される。なお、ＡＮＤ回路３００４及びＯＲ回路３００７の出力線とゲート信号線の間には、スイッチ３００８、３００９が接続されている。これらのスイッチは、ディスプレイコントローラから送られるスイッチ制御信号Ｇ＿ＳＷによって制御され、ＡＮＤ回路３００４及びＯＲ回路３００７の出力信号がＨｉとなるゲート信号線に接続されるスイッチをオンにすることにより、ゲート信号線が選択される。

なお、各行のゲート信号線の両側に接続されている一対のスイッチ３００８、３００９は、排他的に動作するように制御する。例えば、シフトレジスタ３００１を用いて、ｉ行目のゲート信号線を選択する場合、ｉ行目のゲート信号線に接続されているスイッチのうち、スイッチ３００８をオンにし、スイッチ３００９をオフにする。これにより、シフトレジスタ３００１の出力のみがｉ行目のゲート信号線に入力される。また、シフトレジスタ３００２を用いて、ｊ行目のゲート信号線を選択する場合、ｊ行目のゲート信号線に接続されているスイッチのうち、スイッチ３００９をオンにし、スイッチ３００８をオフにする。これにより、シフトレジスタ３００２の出力のみがｊ行目のゲート信号線に入力される。

このように、本実施例のゲート信号線選択回路を用いることによって、１ゲート選択期間中に３行分のゲート信号線を選択することが可能となる。

なお、各表示モードを切り替える際に、スタートパルスや１ゲート選択期間分割用信号のタイミングを変化させてもよい。例えば、２^４階調を表現する第１の表示モード及び２階調を表現する第２の表示モード、２^３階調を表現する第３の表示モードを設けた場合、各表示モードにおけるスタートパルス及び１ゲート選択期間分割用信号のタイミングチャートの一例を図２８、図２９に示す。

第１及び第３の表示モードのときは、図２８に示すような信号にする。図２８は、図２５〜図２７で用いたものと同じである。このようにすることにより、１ゲート選択期間内に複数のゲート信号線を選択でき、ゲート信号線駆動回路のシフトレジスタに入力されるクロックパルスＧ＿ＣＬＫやスタートパルスＧ＿ＳＰ等の周波数を小さくし、ゲート信号線駆動回路を動作させる駆動電圧を低くすることができる。

また、第２の表示モードのときは、図２９（Ａ）、（Ｂ）に示すような信号にする。図２９（Ａ）は、３段のシフトレジスタに共通のスタートパルスＧ＿ＳＰを入力する方法である。１ゲート選択期間分割用信号については、図２８に示したものと同じである。このようにすると、３段のシフトレジスタを用いて同じゲート信号線を１ゲート選択期間の１／３期間ずつ選択する。つまり、１ゲート選択期間に１行分のゲート信号線を選択できる。図２９（Ｂ）は、３段のシフトレジスタのいずれか１段のみを用いて、ゲート信号線を選択する方法である。例えば、スタートパルスについては、Ｇ＿ＳＰ１を１ゲート選択期間中のみＨｉの信号となるようにし、Ｇ＿ＳＰ２、Ｇ＿ＳＰ３は常にＬｏの信号とする。また、１ゲート選択期間分割用信号については、Ｇ＿ＣＰ１を常にＨｉの信号とし、Ｇ＿ＣＰ２、Ｇ＿ＣＰ３は常にＬｏの信号とする。このようにすると、第１のシフトレジスタ２３０１を用いて１ゲート選択期間に１行分のゲート信号線を選択できる。

なお、一般に１ゲート選択期間をａ個（ａは２以上の自然数）のサブゲート選択期間に分割する場合は、シフトレジスタをａ段用意し、本実施例と同様の方法でゲート信号線選択回路を構成すればよい。

次に、本実施例の駆動方法を実施するときのソース信号線駆動回路の構成例を図３１に示す。図３１は、ｉ列目のソース信号先駆動回路について示している。例えば、図２２に示したように、１ゲート選択期間を３つのサブゲート選択期間に分割する場合、第１の及び第２のラッチ回路を３組用意する。そして、第１及び第２のラッチ回路の各組では、それぞれ異なる行のビデオ信号を保持する。例えば、第１及び第２のラッチ回路Ａ３１０２、３１０３ではｉ行目のビデオ信号を保持し、第１及び第２のラッチ回路Ｂ３１０４、３１０５ではｊ行目のビデオ信号を保持し、第１及び第２のラッチ回路Ｃ３１０６、３１０７ではｋ行目のビデオ信号を保持する。そして、どの行のビデオ信号をｉ列目のソース信号線に入力するかを切り替えスイッチ３１１５により選択し、レベルシフタ３１０８を介して入力する。なお、切り替えスイッチの動作は、３個のサブゲート選択期間ごとに異なるスイッチがオンするように制御すればよい。例えば、図１０、図２３で示したゲート信号線駆動回路で用いた１ゲート選択期間分割用信号Ｇ＿ＣＰを用い、１ゲート選択期間の最初の１／３期間は、第１及び第２のラッチ回路Ａ３１０２、３１０３に保持したｉ行目のビデオ信号だけをソース信号線に入力すればよい。同様に、１ゲート選択期間の真ん中の１／３期間は、第１及び第２のラッチ回路Ｂ３１０４、３１０５に保持したｊ行目のビデオ信号だけをソース信号線に入力し、１ゲート選択期間の最後の１／３期間は、第１及び第２のラッチ回路Ｃ３１０６、３１０７に保持したｋ行目のビデオ信号だけをソース信号線に入力すればよい。

このようなソース信号線駆動回路を用いることによって、１ゲート選択期間内に３行分のビデオ信号をソース信号線に入力することができる。このソース信号線駆動回路と、図１０、図２３で示したゲート信号線駆動回路を併用することにより、１ゲート選択期間内に複数のゲート信号線を選択するという駆動方法を実施することができる。

このような駆動方法を用いると、１フレーム期間あたりの発光素子の点灯期間を多くとることができるため、輝度を向上させることが可能となる。また、各駆動回路（ソース信号線駆動回路及びゲート信号線駆動回路）のシフトレジスタに入力されるクロックパルスやスタートパルス等の周波数を小さくし、各駆動回路を動作させる駆動電圧を低くすることができる。さらに、回路構成が簡単にできるため、廉価版の表示装置に適応が可能である。

なお、このような駆動方法の詳細については、例えば、特開２００１−３２４９５８号公報、特開２００２−１０８２６４号公報、特開２００４−４５０１号公報等に記載されており、その内容を本願と組み合わせて適用することが出来る。

なお、本実施例では第２の表示モードにおいてフレーム期間を分割しているが、分割しない構成でも良い。

なお、本実施例は実施例１〜３と自由に組み合わせることができる。

また、以上では時間階調を定電圧駆動、すなわち、画素中の駆動ＴＦＴを線型領域で動作させることにより、外部の電源電圧がそのまま発光素子にかかるように駆動している。しかし、この方式は、発光素子が劣化し、印加電圧対輝度の特性が変化すると、焼きつきになって、表示が悪化すると言う欠点がある。そのため、定電流駆動、すなわち、画素中の駆動ＴＦＴを飽和領域で動作させることにより、駆動ＴＦＴを電流源として使う駆動法がある。この場合においても、駆動ＴＦＴの動作期間を制御することにより、時間階調は可能である。それについての記述は特開２００２−１０８２８５号公報に記載されているが、本発明はこのような定電流時間階調についても、適応が可能である。図３２に示すのは駆動ＴＦＴの動作点である。定電流駆動をおこなう場合には動作点３２０５があるような飽和領域で、定電圧駆動を行う場合には動作点３２０６があるような線型領域で動作をおこなう。

なお、本実施例は、実施例１〜実施例５と自由に組み合わせて実施することが可能である。

これまでは、階調の表現方法として、時間階調方式を用いた例について説明したが、本発明は、他の階調表現方式でも適用できる。例えば、面積階調方式を用いた駆動方法でも適用できる。面積階調方式を適用する場合の画素構成の一例を、図３３、図３４に示す。面積階調を行う画素の特徴としては、ひとつの画素に、独立に制御できる複数の発光素子があることである。図３３、図３４における発光素子３３１１、３４１１は、共に、３個の表示素子をもち、そのうち２個を独立に制御できる。独立に制御できる２個の発光素子は、相対的にみて、一方が１の輝度、もう一方が２の輝度を発光することができる。このようにすれば、発光素子を発光もしくは非発光の２値で駆動する場合にも、ひとつの画素内で、０、１、２、３の輝度を表現できることになる。

図３３は、ソース信号線を複数設け、どのソース信号線にどのような信号を入力するかを制御して、発光させる発光素子の数を変えることにより、階調を表現する場合の構成例である。図３３では、ゲート信号線３３０１の電位を高くすることにより、ゲート信号線３３０１を選択し、第１及び第２の選択ＴＦＴ３３０５、３３０６をオン状態にして、第１及び第２のソース信号線３３０２、３３０３から信号を第１及び第２の保持容量３３０７、３３０８にそれぞれ入力する。すると、その信号に応じて、第１及び第２の駆動ＴＦＴ３３０９、３３１０の電流が制御され、電源線３３０４から発光素子３３１１に電流が流れる。

このとき、第１及び第２のソース信号線に入力する信号によって、発光する発光素子３３１１の数が変化する。例えば、第１のソース信号線３３０２にＨｉの信号を入力し、第２のソース信号線３３０３にＬｏの信号を入力すると、第１の駆動ＴＦＴ３３０９のみがオン状態となるため、２個の発光素子が発光する。一方、第１のソース信号線３３０２にＬｏの信号を入力し、第２のソース信号線３３０３にＨｉの信号を入力すると、第２の駆動ＴＦＴ３３１０のみがオン状態となるため、１個の発光素子が発光する。また、第１及び第２のソース信号線３３０２、３３０３にＨｉの信号を入力すると、第１及び第２の駆動ＴＦＴ３３０９、３３１０が共にオン状態となるため、３個の発光素子が発光する。

また、図３４は、ゲート信号線を複数設け、どのゲート信号線を選択するかを制御して、発光させる発光素子の数を変えることにより、階調を表現する場合の構成例である。図３４では、第１及び第２ゲート信号線３４０１、３４０２の電位を高くすることにより、第１及び第２のゲート信号線３４０１、３４０２を選択し、第１及び第２の選択ＴＦＴ３４０５、３４０６をオン状態にして、ソース信号線３４０３から信号を第１及び第２の保持容量３４０７、３４０８にそれぞれ入力する。すると、その信号に応じて、第１及び第２の駆動ＴＦＴ３４０９、３４１０の電流が制御され、電源線３３０４から発光素子３３１１に電流が流れる。

このとき、第１及び第２のゲート信号線のうち、どのゲート信号線を選択するかによって、発光する発光素子３４１１の数が変化する。例えば、第１のゲート信号線３４０１のみを選択した場合は、第１の選択ＴＦＴ３４０５のみがオン状態となり、第１の駆動ＴＦＴ３４０９のみの電流が制御されるため、２個の発光素子が発光する。一方、第２のゲート信号線３４０２のみを選択した場合は、第２の選択ＴＦＴ３４０６のみがオン状態となり、第２の駆動ＴＦＴ３４１０のみの電流が制御されるため、１個の発光素子が発光する。また、第１及び第２のゲート信号線３４０１、３４０２の両方を選択すると、第１及び第２の選択ＴＦＴ３４０５、３４０６がオン状態となり、第１及び第２の駆動ＴＦＴ３４０９、３４１０の電流が制御されるため、３個の発光素子が発光する。

このような画素回路を用いることにより、本発明を面積階調方式に適用することが可能となる。

なお、本実施例は、実施例１〜実施例６と自由に組み合わせて実施することが可能である。

本明細書中では、発光素子は、電界が生じると発光する有機化合物層を、陽極及び陰極で挟んだ構造を有する素子（ＯＬＥＤ素子）を示すものとしている。ただし、これに限定されるものではない。例えば、ＯＬＥＤ素子と同様に電界が生じると発光する無機ＥＬ素子であってもよい。

また、本明細書中において、発光素子とは、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）を利用するものの両方を示すものとしている。

有機化合物層としては、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が挙げられる。発光素子は、基本的に、陽極／発光層／陰極の順に積み重ねた構造で示されるが、この他に、陽極／正孔注入層／発光層／電子注入層／陰極の順に積み重ねた構造や、陽極／正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層／陰極の順に積み重ねた構造などがある。

なお、有機化合物層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、有機化合物層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。

また、無機物が混合されていてもよい。

また、ＯＬＥＤ素子の有機化合物層としては、低分子材料、高分子材料、中分子材料のいずれの材料であってもよい。

なお、本明細書中において、中分子材料とは、分子数が２０以下または連鎖する分子の長さが１０μｍ以下で、昇華性を有さないものとする。

本実施例は、実施例１〜実施例６と自由に組み合わせて実施することが可能である。

本実施例では、本発明の表示装置を利用した電子機器について図３５を用いて説明する。

図３５（Ａ）に本発明の表示装置を用いた携帯情報端末の模式図を示す。携帯情報端末は、本体３５０１ａ、操作スイッチ３５０１ｂ、電源スイッチ３５０１ｃ、アンテナ３５０１ｄ、表示部３５０１ｅ、外部入力ポート３５０１ｆによって構成されている。本発明の表示装置は、表示部３５０１ｅに用いることができる。

図３５（Ｂ）に本発明の表示装置を用いたパーソナルコンピュータの模式図を示す。パーソナルコンピュータは、本体３５０２ａ、筐体３５０２ｂ、表示部３５０２ｃ、操作スイッチ３５０２ｄ、電源スイッチ３５０２ｅ、外部入力ポート３５０２ｆによって構成されている。本発明の表示装置は、表示部３５０２ｃに用いることができる。

図３５（Ｃ）に本発明の表示装置を用いた画像再生装置の模式図を示す。画像再生装置は、本体３５０３ａ、筐体３５０３ｂ、記録媒体３５０３ｃ、表示部３５０３ｄ、音声出力部３５０３ｅ、操作スイッチ３５０３ｆによって構成されている。本発明の表示装置は、表示部３５０３ｄに用いることができる。

図３５（Ｄ）に本発明の表示装置を用いたテレビの模式図を示す。テレビは、本体３５０４ａ、筐体３５０４ｂ、表示部３５０４ｃ、操作スイッチ３５０４ｄによって構成されている。本発明の表示装置は、表示部３５０４ｃに用いることができる。

図３５（Ｅ）に本発明の表示装置を用いたヘッドマウントディスプレイの模式図を示す。ヘッドマウントディスプレイは、本体３５０５ａ、モニター部３５０５ｂ、頭部固定バンド３５０５ｃ、表示部３５０５ｄ、光学系３５０５ｅによって構成されている。本発明の表示装置は、表示部３５０５ｄに用いることができる。

図３５（Ｆ）に本発明の表示装置を用いたビデオカメラの模式図を示す。ビデオカメラは、本体３５０６ａ、筐体３５０６ｂ、接続部３５０６ｃ、受像部３５０６ｄ、接眼部３５０６ｅ、バッテリ３５０６ｆ、音声入力部３５０６ｇ、表示部３５０６ｈによって構成されている。本発明の表示装置は、表示部３５０６ｈに用いることができる。

本発明は、上記応用電子機器に限定されず、様々な電子機器に応用することができる。

本実施例は、実施例１〜実施例７と自由に組み合わせて実施することが可能である。

本発明の表示装置の駆動方法を示すタイミングチャートを示す図。本発明の表示装置の駆動方法を示すタイミングチャートを示す図。本発明の表示装置のディスプレイコントローラの構成を示す図。本発明の表示装置の駆動方法を示すタイミングチャートを示す図。本発明の表示装置の駆動方法を示す図。本発明の表示装置の駆動方法を示す図。本発明の表示装置の駆動方法を示す図。本発明の表示装置の駆動方法を示す図。本発明の表示装置の駆動方法を示すタイミングチャートを示す図。本発明の表示装置の駆動方法を示すタイミングチャートを示す図。本発明の表示装置の構成を示すブロック図。本発明の表示装置の構成を示すブロック図。本発明の表示装置のメモリコントローラの構成を示す図。本発明の表示装置の駆動方法を示す図。本発明の表示装置のソース信号線駆動回路の構成を示す図。本発明の表示装置のゲート信号線駆動回路の構成を示す図。本発明の表示装置の駆動方法を示すタイミングチャートを示す図。本発明の表示装置の画素の構成を示す図。本発明の表示装置の画素の構成を示す図。本発明の表示装置の画素の構成を示す図。本発明の表示装置の駆動方法を示すタイミングチャートを示す図。本発明の表示装置の駆動方法を示すタイミングチャートを示す図。本発明の表示装置のゲート信号線駆動回路の構成を示す図。本発明の表示装置のディスプレイコントローラの構成を示す図。本発明の表示装置の駆動方法を示すタイミングチャートを示す図。本発明の表示装置の駆動方法を示すタイミングチャートを示す図。本発明の表示装置の駆動方法を示すタイミングチャートを示す図。本発明の表示装置の駆動方法を示すタイミングチャートを示す図。本発明の表示装置の駆動方法を示すタイミングチャートを示す図。本発明の表示装置のゲート信号線駆動回路の構成を示す図。本発明の表示装置のソース信号線駆動回路の構成を示す図。本発明の駆動ＴＦＴの動作条件を示す図。本発明の表示装置の画素の構成を示す図。本発明の表示装置の画素の構成を示す図。本発明の電子機器を示す図。従来のディスプレイの構成を示すブロック図。従来の表示装置の画素部の構成を示す図。従来の表示装置の画素の構成を示す図。従来の時間階調方式の駆動方法を示すタイミングチャートを示す図。従来の表示装置の駆動方法を示すタイミングチャートを示す図。従来の表示装置の駆動方法を示すタイミングチャートを示す図。

符号の説明

３１クロック信号
３２水平周期信号
３３垂直周期信号
３４階調コントロール信号
３０１基準クロック発生回路
３０２可変分周回路
３０３水平クロック発生回路
３０４垂直クロック発生回路
３０５発光素子用電源制御回路
３０６駆動回路用電源制御回路
１１０７ソース信号線駆動回路
１１０８ゲート信号線駆動回路
１１０９画素部
１１１０シフトレジスタ
１１１１ＬＡＴ（Ａ）
１１１２ＬＡＴ（Ｂ）
１２００ディスプレイ
１２０１信号制御回路
１２０２ディスプレイコントローラ
１２０３メモリコントローラ
１２０４ＣＰＵ
１２０５メモリＡ
１２０６メモリＢ
１３０１階調制限回路
１３０２メモリＲ／Ｗ回路
１３０３基準発振回路
１３０４可変分周回路
１５０１シフトレジスタ
１５０２ＬＡＴ（Ａ）
１５０３ＬＡＴ（Ｂ）
１６０１シフトレジスタ
１６０２クロックドインバータ
１６０４インバータ
１６０５スイッチ
１６０６スイッチ
１６０７ＮＡＮＤ回路
１６０８ＮＯＲ回路
１６０９バッファ
１８０１ゲート信号線
１８０２ゲート信号線
１８０３ソース信号線
１８０４電源線
１８０５選択ＴＦＴ
１８０６保持容量
１８０７駆動ＴＦＴ
１８０８発光素子
１８０９消去ＴＦＴ
１９０１ゲート信号線
１９０２ゲート信号線
１９０３ソース信号線
１９０４電源線
１９０５選択ＴＦＴ
１９０６保持容量
１９０７駆動ＴＦＴ
１９０８発光素子
１９０９消去ダイオード
２００９トランジスタ
２３０１シフトレジスタ
２３０２シフトレジスタ
２３０３シフトレジスタ
２３０４ＡＮＤ回路
２３０７ＯＲ回路
２４０４垂直クロック発生回路
３０００画素部
３００１シフトレジスタ
３００２シフトレジスタ
３００３シフトレジスタ
３００４ＡＮＤ回路
３００５ＡＮＤ回路
３００７ＯＲ回路
３００８スイッチ
３００９スイッチ
３１０２ラッチ回路Ａ
３１０４ラッチ回路Ｂ
３１０６ラッチ回路Ｃ
３１０８レベルシフタ
３１１５スイッチ
３２０５動作点
３２０６動作点
３３０１ゲート信号線
３３０２ソース信号線
３３０３ソース信号線
３３０４電源線
３３０５選択ＴＦＴ
３３０７保持容量
３３０９駆動ＴＦＴ
３３１０駆動ＴＦＴ
３３１１発光素子
３４０１ゲート信号線
３４０２ゲート信号線
３４０３ソース信号線
３４０５選択ＴＦＴ
３４０６選択ＴＦＴ
３４０７保持容量
３４０９駆動ＴＦＴ
３４１０駆動ＴＦＴ
３４１１発光素子
３６００ディスプレイ
３６０１ソース信号線駆動回路
３６０２ゲート信号線駆動回路
３６０３画素部
３７００画素部
３８００各画素
３８０１選択ＴＦＴ
３８０２駆動ＴＦＴ
３８０３保持容量
３８０４発光素子
１３０５ａｘカウンタ
１３０５ｂｙカウンタ
１３０６ａｘデコーダ
１３０６ｂｙデコーダ
３５０１ａ本体
３５０１ｂ操作スイッチ
３５０１ｃ電源スイッチ
３５０１ｄアンテナ
３５０１ｅ表示部
３５０１ｆ外部入力ポート
３５０２ａ本体
３５０２ｂ筐体
３５０２ｃ表示部
３５０２ｄ操作スイッチ
３５０２ｅ電源スイッチ
３５０２ｆ外部入力ポート
３５０３ａ本体
３５０３ｂ筐体
３５０３ｃ記録媒体
３５０３ｄ表示部
３５０３ｅ音声出力部
３５０３ｆ操作スイッチ
３５０４ａ本体
３５０４ｂ筐体
３５０４ｃ表示部
３５０４ｄ操作スイッチ
３５０５ａ本体
３５０５ｂモニター部
３５０５ｃ頭部固定バンド
３５０５ｄ表示部
３５０５ｅ光学系
３５０６ａ本体
３５０６ｂ筐体
３５０６ｃ接続部
３５０６ｄ受像部
３５０６ｅ接眼部
３５０６ｆバッテリ
３５０６ｇ音声入力部
３５０６ｈ表示部

Claims

ディスプレイと、ディスプレイコントローラと、を有する表示装置であって、
前記ディスプレイコントローラは、第１の表示モード又は第２の表示モードを選択する機能を有し、
前記第１の表示モード及び前記第２の表示モードは、
１フレーム期間中の点灯時間の長さによって階調が表現され、
１ゲート選択期間が複数のサブゲート選択期間に分割される表示モードであり、
前記第１の表示モードは、
前記１フレーム期間が複数のサブフレーム期間に分割され、
前記複数のサブフレーム期間中の各表示期間において、点灯又は非点灯が選択され、
前記サブゲート選択期間内に１行分のゲート信号線が選択されることにより、前記１ゲート選択期間内に複数のゲート信号線が選択される表示モードであり、
前記第２の表示モードは、
前記１フレーム期間中の表示期間において、点灯又は非点灯が選択され、
前記複数のサブゲート選択期間内に同一のゲート信号線が選択されることにより、前記１ゲート選択期間内に１行分のゲート信号線が選択され、
前記ディスプレイを、前記第１の表示モードよりも小さいクロックパルスの周波数で動作させる機能を有する表示モードであることを特徴とする表示装置。
請求項１において、
前記第２の表示モードにおける１フレーム期間あたりの表示期間の総和は、前記第１の表示モードにおける１フレーム期間あたりの表示期間の総和より長いことを特徴とする表示装置。
請求項１又は請求項２において、
前記ディスプレイは画素毎に発光素子を有し、
前記第１の表示モードにおいて前記発光素子に加えられる電圧は、前記第２の表示モードにおいて前記発光素子に印加される電圧より高いことを特徴とする表示装置。
請求項１又は請求項２において、
前記ディスプレイは画素毎に発光素子を有し、
前記第１の表示モードにおいて前記表示期間を点灯とするときに前記発光素子に供給される電流は、前記第２の表示モードにおいて前記表示期間を点灯とするときに前記発光素子に供給される電流より大きいことを特徴とする表示装置。
請求項１乃至請求項４のいずれか一項において、
前記ディスプレイコントローラにおける駆動回路用電源制御回路は、前記第２の表示モードを用いる際に、前記第１の表示モードよりも低い電圧を出力することを特徴とする表示装置。
請求項１乃至請求項５のいずれか一項における前記表示装置を表示部に具備することを特徴とする電子機器。