JP5327774B2 - 表示装置 - Google Patents

Description

本発明は、マトリクス状に配置された画素を有する表示装置に関する。

有機ＥＬディスプレイは自発光型であることから、コントラストが高く、応答が早いため、自然画などを表示するテレビなどの動画アプリケーションに適している。この有機ＥＬ素子は、トランジスタなどの制御素子を用いて定電流で駆動して多階調化したり、定電圧で駆動して、発光期間を変えるなどして多階調化している。

定電流で駆動する場合、トランジスタを飽和領域で用いるため、トランジスタの消費電力が高くなり、低消費電力化には適さない。一方、トランジスタを線形領域で用いて定電圧でデジタル駆動するとトランジスタで消費される電力を低減できる。

特開２００５−３３１８９１号公報

しかし、定電圧を印加するデジタル駆動では各画素が１ビットの階調性能しか備えないため、サブフレームを用いた場合には１フレーム期間に何度も同じ画素に複数回アクセスしなければならない。そこで、高速動作が必要になり、高解像度化すると多階調化が難しくなる。複数の発光強度の異なるサブ画素を導入してデジタル駆動した場合でも、複数のサブ画素に、対応するビットデータを高速に書き込む必要があるため、高解像度化が難しい。

さらに、いずれのデジタル駆動でも、高解像度化、多階調化に伴い、画素へのアクセス回数が増加するため、駆動回路の消費電力が増加する。特にディスプレイサイズが大きくなるに従い、駆動回路の消費電力もさらに大きくなり、また高解像度化による周波数の増加で低消費電力化が困難になる。

本発明は、マトリクス状に配置された画素を有する表示装置であって、データラインにアナログデータ及びデジタルデータを供給して駆動するデータドライバと、ゲートラインを選択して駆動するゲートドライバと、前記データドライバ及び前記ゲートドライバを制御する制御回路と、入力データを格納するフレームメモリとを備え、各画素は、デジタル駆動およびアナログ駆動可能であり、時分割でデジタル駆動またはアナログ駆動され、各画素についての１フレームの表示期間を複数のサブフレームに分割し、一部をデジタル駆動期間、他部をアナログ駆動期間とし、前記制御回路は、デジタル駆動とアナログ駆動とで、当該制御回路から前記データドライバへの転送モードを時分割に切り替え可能であり、外部からの入力データの上位ビットデータを前記フレームメモリに入力すると共に、下位ビットデータを前記データドライバに入力し、前記データドライバは、アナログ駆動のサブフレームの開始時に、ドット単位で転送される下位ビットデータをライン単位のデータに変換し、前記ゲートドライバにスタートパルスが入力されてから順にシフトされるタイミングで、１ラインのラインデータをアナログデータに変換して、全データラインに出力し、デジタル駆動のサブフレームの開始時に、当該データドライバの入力モードをパラレル転送モードにして、上位ビットデータを前記フレームメモリから読み出し、複数画素分のデータをライン単位のデータに変換し、全データラインに出力することを特徴とする。

本発明によれば、１つの画素を時分割でデジタル駆動またはアナログ駆動する。従って、アナログ駆動による効率的な階調表示と、デジタル駆動による省電力の表示が行える。従って、高解像度の表示においても、サブフレーム数を比較的少なくして、低消費電力の表示が行える。

以下、本発明の実施形態について、図面に基づいて説明する。

図１には、画素９の一構成例が示されている。画素９は、有機ＥＬ素子１、ｐ型の駆動トランジスタ２、ｐ型のゲートトランジスタ３、保持容量４から構成されている。

駆動トランジスタ２のソース端子は電源ライン７、ドレイン端子は有機ＥＬ素子１のアノードに接続されている。この駆動トランジスタ２のゲート端子は、一端が全画素共通の電源ライン７に接続された保持容量４の他端と接続されるとともに、ゲートトランジスタ３のソース端子に接続されている。ゲートトランジスタ３のゲート端子は、ゲートライン５に接続され、ドレイン端子はデータライン６に接続されている。また、有機ＥＬ素子１のカソードは全画素共通でＶＳＳが与えられたカソード電極８へ接続されている。

ゲートライン５が選択される（Ｌレベル）と、ゲートトランジスタ３がオンし、データライン６に供給された信号が保持容量４に書き込まれ、駆動トランジスタ２がオンすることで有機ＥＬ素子１に電流が流れて発光する。このとき、駆動トランジスタ２のソースゲート間電圧とソースドレイン間電圧の関係から、駆動トランジスタ２が飽和領域（定電流駆動）か、線形領域（定電圧駆動）かのいずれで動作するかが決まる。

図２には、駆動トランジスタ２のゲート電位Ｖｇとドレイン電流Ｉｄとの関係が示されている。Ｖｇを徐々に低くしていき、ＶｇがＶｔｈより低くなると駆動トランジスタ２はオンし始め、飽和領域で動作し、定電流を生成する。さらに、Ｖｇを低下させると駆動トランジスタ２は線形領域で動作し始め、Ｖｇを低くしてもドレイン電流Ｉｄはあまり変化しなくなる。飽和領域では少しのＶｇの変化でドレイン電流Ｉｄを大きく変化させることができるため、アナログ駆動が可能である。そのため、アナログ駆動の場合には駆動トランジスタが飽和領域にあるＶｇをデータライン６に供給し、デジタル駆動の場合には線形領域にあるＶｇを供給することで駆動トランジスタ２の動作を制御する。ただし、線形領域の場合には、定電圧印加時の１つの電流値しか得られず、駆動トランジスタ２はオンオフ動作のみで制御されるため、サブフレームなどを設け点灯時間を制御して多階調化する必要がある。

図１の画素９は、２つのトランジスタと１つの保持容量で構成されているため、極めてシンプルであり、有機ＥＬ素子１の発光面積を最大化することができ、長寿命化や焼きつき防止などの信頼性を向上できる。しかし、駆動トランジスタ２を用いて電流駆動する場合には駆動トランジスタ２で電力を消費するため低消費電力化に限界があり、また駆動トランジスタ２の特性のばらつきにより、面内の輝度均一性に課題があった。

一方、電圧駆動でデジタル駆動する場合には駆動トランジスタ２はスイッチとして動作するため電力を消費せず低消費電力化できるし、面内輝度均一性も非常に良好である。しかし、サブフレームを用いて多階調化する必要があるため、昨今の高解像度化、多階調化のトレンドに追従するには困難な点がある。

そこで、本実施形態では、画素９に示すように、定電流駆動及び定電圧駆動の両方で駆動可能な画素を用い、両者の駆動方法の長所を組み合わせることで性能向上を図っている。

図３には、本実施形態の駆動方法と定電流駆動（アナログ駆動）及び定電圧駆動（デジタル駆動）による有機ＥＬ素子１と駆動トランジスタ２の電流電圧特性（Ｉ−Ｖ）が示されている。横軸には電源ライン７とカソード電極８に印加される電位差、縦軸には電源ライン７からカソード電極８へ流れる電流が示されている。例えば、画素９が画素電流Ｉを必要とする場合、アナログ駆動のみで生成する場合には電源ライン７にＶＤＤ２の電位が印加され、駆動トランジスタ２でＶＴＦＴ（駆動トランジスタのソースドレイン間電位）、有機ＥＬ素子１でＶＯＬＥＤが消費される（トランジスタのＩ−Ｖ２）。一方、デジタル駆動の場合には駆動トランジスタ２は線形領域で動作するため、画素電流Ｉが流れてもＶＴＦＴはほぼ無視でき、電源ライン７に印加する電位は有機ＥＬ素子１を駆動するＶＯＬＥＤとほぼ等しいＶＤＤ３でよい。

このように、画素９に最大電流Ｉが必要とされている場合、アナログ駆動では有機ＥＬ素子１にＶＤＤ３以上の電圧を印加する必要がある。このため、アナログ駆動では、駆動トランジスタ２のＩ−Ｖ（Ｉ−Ｖ２）を考慮すると電源ライン７にＶＤＤ２が必要となる。一方、デジタル駆動の場合には、駆動トランジスタ２はフルオンして、電力を消費しないため、電源ライン７に供給する電位はＶＤＤ３（＜ＶＤＤ２）でよい。

従って、必要電流Ｉが等しいことを考慮すると電源電位の低電圧化により低消費電力であることが理解できる。

本実施形態では、電源ライン７にＶＤＤ１（ＶＤＤ３＜ＶＤＤ１＜ＶＤＤ２）を与える。これによって、消費電力はデジタル駆動よりは高くなるが、アナログ駆動よりは小さくすることができる。

電源ライン７にＶＤＤ２より低いＶＤＤ１が与えられた場合、駆動トランジスタ２のＩ−Ｖ（Ｉ−Ｖ１）を考慮すると駆動トランジスタ２が飽和領域で動作する範囲が狭くなるため、アナログ駆動で生成できる電流は一般的に減少する。ここで、仮に半分のＩ／２に減少したとすると、ＶＤＤ１ではアナログ駆動するだけでは所望な電流Ｉもしくは輝度を生成することはできない。一方、駆動トランジスタ２をデジタル駆動すると、ＶＤＤ１の電源電位で２倍の２＊Ｉの電流を流すことができる。このため、理論的には有機ＥＬ素子１に流す電流をＩ／２まではアナログ駆動、それ以上をデジタル駆動とすることで、電源電圧をＶＤＤ１としておきつつ、最大電流２＊Ｉの駆動が可能となる。しかし、この手法では、デジタル駆動におけるサブフレーム数を多くしないと階調数を十分大きくできない。そこで、本実施形態では、１フレーム期間をできる限り少ない複数のサブフレーム期間に分割し、アナログ駆動とデジタル駆動を共存させて制御する。

図４には、サブフレームＳＦａ、ＳＦｄ１、ＳＦｄ２を用いたアナログ発光期間Ｔａとデジタル発光期間Ｔｄ１、Ｔｄ２の制御方法が示されている。まず、サブフレームＳＦａでは上から順に各ラインにアナログ信号を画素９に書き込んでいく。例えば、入力データが６ビットであれば下位４ビットのアナログデータが書き込まれる。アナログ発光期間Ｔａが経過すると、今度はアナログデータが書き込まれた画素に最上位ビットである第５ビットのデジタルデータ、次に第４ビットのデジタルデータが書き込まれて１フレームが完了する。このように、上位２ビットに対応する電流をデジタル駆動によって得、下位ビットに対応する電流をアナログ駆動によって得ることで、サブフレーム数を少なくして、十分な階調の表示を行い、かつ消費電力も比較的少ないものにすることができる。最上位ビットのみや、上位側３ビット以上をデジタル駆動にすることも可能である。なお、サブフレームの順序は、アナログ駆動→デジタル駆動の順に限定されないことはいうまでもない。

図４の例では、時刻ｔにおいて複数のライン（ラインｎａ、ラインｎｄ１、ラインｎｄ２）を選択し、それぞれのデータを書き込む必要があるが、特許文献１に開示されているように、時分割選択を行うことにより各ラインにデータを書き込むことができる。すなわち、通常の１ラインの選択期間を３つに分割し、それぞれのラインを時分割選択し、ラインｎａにはアナログデータ、ラインｎｄ１には第５ビットのデジタルデータ、ラインｎｄ２には第４ビットのアナログデータを書き込むことができる。

図５には、あるラインの１フレーム期間に制御される輝度の時間変化が示されている。図３に示されるようにアナログ駆動でＩ／２の最大電流が生成され、デジタル駆動で２＊Ｉの最大電流が生成されるようにＶＤＤ１が設定されると、輝度もしくは電流の時間推移はアナログ発光期間Ｔａで最大Ｉ／２、デジタル発光期間Ｔｄで最大２＊Ｉを示し、それぞれの発光期間が割り当てられて所望の電流Ｉもしくは輝度が生成される。

より発光期間Ｔａ、Ｔｄを厳密に設定するならば、例えば入力データが６ビットで、下位４ビットをアナログ発光、上位２ビットをデジタル発光で生成する場合は、次のようになる。

下位４ビットのアナログ発光を生成するには、アナログ発光に割り当てられる最大発光強度比は１５／６３であるため、アナログ発光期間Ｔａを３０／６３＊Ｔｆとすればよい。従って、最大駆動電流は（Ｉ／２）＊（３０／６３）＝（１５／６３）＊Ｉとなり前述の発光強度比と一致する。一方、上位２ビットの最大発光強度比は４８／６３であるため、第５ビットの発光期間Ｔｄ１は（１６／６３）＊Ｔｆ、第４ビットの発光期間Ｔｄ２は（８／６３）＊Ｔｆとすると、第５ビットのオン電流は２＊Ｉ＊（１６／６３）＝（３２／６３）＊Ｉ、第４ビットのオン電流は２＊Ｉ＊（８／６３）＝（１６／６３）＊Ｉとなり、合計で（４８／６３）＊Ｉを生成することができる。つまりＴａ：Ｔｄ１：Ｔｄ２＝３０：１６：８となるように、サブフレームＳＦａ、ＳＦｄ１、ＳＦｄ２を挿入すれば６ビットの輝度データに対し、所望の発光強度と階調を得ることができる。

アナログ駆動やデジタル駆動で生成する最大電流が異なれば発光期間もそれに合わせて変更する必要があるが、これはそれぞれのサブフレーム期間Ｔａ、Ｔｄ１、Ｔｄ２を前述のように再設定することで容易に実現できる。

このように、本駆動方法を用いると、アナログ発光が概ね全体の４分の１、デジタル発光が全体の４分の３で発光に寄与するため、アナログ駆動で顕著であった面内輝度均一性はデジタル発光が主となる階調では低減される。つまり、より明るくなると輝度均一性は向上するため、アナログ発光単独の場合と比較して改善される。さらに、アナログ発光は、多階調化、高解像度化に有利であるため、将来のディスプレイの高性能化にデジタル駆動と比較して容易に対応することが可能となる。

図６には、本発明の駆動方法を実現する有機ＥＬディスプレイ１５の全体構成が示されている。有機ＥＬディスプレイ１５は、画素９がマトリクス状に配置された表示アレイ１０と、データライン６にアナログデータ及びデジタルデータを供給して駆動するデータドライバ１２、ゲートライン５を選択して駆動するゲートドライバ１１、制御回路１３、フレームメモリ１４から構成されている。なお、画素９は、ＲＧＢの各色の３つのサブピクセル（ドット）から構成されている。

外部より入力される例えば６ビットの入力データは、一旦制御回路１３へ入力され、上位２ビットはフレームメモリ１４、下位４ビットはデータドライバ１２へ入力される。データドライバ１２では、ドット単位で転送される下位４ビットデータがラインメモリなどに蓄積されてライン単位のデータに変換される。そして、ゲートドライバ１１に、スタートパルスが入力されてから順にシフトされるタイミングで、１ラインの４ビットのラインデータがアナログデータに変換されてデータドライバ１２から全データライン６に出力される。

図４に示されるように、アナログ駆動のサブフレームＳＦａが開始された後、最上位ビットである第５ビットのデジタル駆動のサブフレームＳＦｄ１、第４ビットのサブフレームＳＦｄ２が順に開始されるが、第５ビット、第４ビットのビットデータはフレームメモリ１４から読み出され、データドライバ１２へ転送される。

ここで、データドライバ１２は、下位４ビットデータの場合にはＲＧＢ各ドット単位に入力（４ビット）を受けていた。しかし、第５ビット、第４ビットのサブフレームデータの場合、ＲＧＢ各ドットは１ビットである。このため、ドット単位でデータドライバ１２に転送すると、一度に転送するのは１ビットとなり転送効率が悪い。そこで、データドライバ１２は、複数画素の１ビットデータをパラレルに転送できる機能を備える。これによって、ドット単位で転送する場合と比較して転送効率を向上できる。

ここでは、下位ビット長を４ビットとしているため、入力バスは少なくとも各ＲＧＢ画素に対し４ビット備えている。したがって、制御回路１３からデータドライバ１２へのパラレル転送は、ＲＧＢ画素４ビット入力を４画素分パラレルに１ビット転送する入力として利用できる。これによって、４倍高速に制御回路１３からデータドライバ１２へデータを転送できる。

デジタル駆動のサブフレームＳＦｄ１、ＳＦｄ２の開始時には、データドライバ１２の入力モードをパラレル転送モードにして、高速にデータドライバ１２に第５ビット、第４ビットのラインデータを転送する。データドライバ１２は、４画素分のデータをライン単位のデータに変換し、全データライン６に出力する。なお、ビット数は、アナログデータの転送の際のビット数に限定されるものではない。

ゲートドライバ１１は、特許文献１に開示されているものを利用すると、図４の時刻ｔのように複数ラインの選択書き込みを時分割選択により適切に行うことができる。

図４では、アナログ書き込みを先に行うことでフレームメモリ１４のメモリ容量を上位２ビットのみに削減しているが、フレームメモリ１４の容量に余裕があればアナログ書き込みを先に行う必要はなく、例えば入力データ６ビットをフレームメモリ１４に格納し、上位ビットを読み出してサブフレームＳＦｄ１、ＳＦｄ２のデジタル書き込みから開始し、次に下位４ビットをフレームメモリ１４から読み出してサブフレームＳＦａを開始し、アナログ書き込みを行ってもよい。

図１の画素９以外にも、特表２００２-５１４３２０号公報に公開されているような閾値補正回路を用いてアナログ駆動とデジタル駆動をサブフレーム間で切替えてもよい。有機ＥＬ素子を駆動する駆動トランジスタは、データラインに供給する電位で同様な原理で線形領域と飽和領域を切替え可能である。閾値補正のみでは駆動トランジスタの移動度のばらつきを改善することはできず、高階調になるにしたがって不均一となるが、閾値付近の低階調領域は均一に補正できるため、先に述べたデジタル駆動の高階調領域の均一性と組み合わせることで全体にわたってさらに輝度均一性を向上することができる。

実施形態に係る画素回路の構成例を示す図である。 トランジスタの特性を示す図である。 有機ＥＬおよびトランジスタの特性を示す図である。 実施形態に係るサブフレーム構成を示す図である。 １フレーム期間の発光の状態を示す図である。 実施形態に係る表示パネルの全体構成を示す図である。

符号の説明

１ 有機ＥＬ素子、２ 駆動トランジスタ、３ ゲートトランジスタ、４ 保持容量、５ ゲートライン、６ データライン、７ 電源ライン、８ カソード電極、９ 画素、１０ 表示アレイ、１１ ゲートドライバ、１２ データドライバ、１３ 制御回路、１４ フレームメモリ、１５ 有機ＥＬディスプレイ。

Claims (3)

1. マトリクス状に配置された画素を有する表示装置であって、
   データラインにアナログデータ及びデジタルデータを供給して駆動するデータドライバと、
   ゲートラインを選択して駆動するゲートドライバと、
   前記データドライバ及び前記ゲートドライバを制御する制御回路と、
   入力データを格納するフレームメモリと
   を備え、
   各画素は、デジタル駆動およびアナログ駆動可能であり、時分割でデジタル駆動またはアナログ駆動され、
   各画素についての１フレームの表示期間を複数のサブフレームに分割し、一部をデジタル駆動期間、他部をアナログ駆動期間とし、
   前記制御回路は、デジタル駆動とアナログ駆動とで、当該制御回路から前記データドライバへの転送モードを時分割に切り替え可能であり、外部からの入力データの上位ビットデータを前記フレームメモリに入力すると共に、下位ビットデータを前記データドライバに入力し、
   前記データドライバは、アナログ駆動のサブフレームの開始時に、ドット単位で転送される下位ビットデータをライン単位のデータに変換し、前記ゲートドライバにスタートパルスが入力されてから順にシフトされるタイミングで、１ラインのラインデータをアナログデータに変換して、全データラインに出力し、デジタル駆動のサブフレームの開始時に、当該データドライバの入力モードをパラレル転送モードにして、上位ビットデータを前記フレームメモリから読み出し、複数画素分のデータをライン単位のデータに変換し、全データラインに出力する、表示装置。
2. 請求項１に記載の表示装置であって、
   各画素の列に対し、データラインが配置され、このデータラインに各画素についてのデジタルデータと、アナログデータとが時分割で供給される表示装置。
3. 請求項１または２に記載の表示装置であって、
   前記デジタルデータは、各画素の輝度データの上位ビットから構成され、前記アナログデータは、各画素の輝度データの下位ビットから構成される表示装置。

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