WO2012081530A1 - 液晶表示装置およびその駆動方法 - Google Patents

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WO2012081530A1
WO2012081530A1 PCT/JP2011/078644 JP2011078644W WO2012081530A1 WO 2012081530 A1 WO2012081530 A1 WO 2012081530A1 JP 2011078644 W JP2011078644 W JP 2011078644W WO 2012081530 A1 WO2012081530 A1 WO 2012081530A1
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松田　英二
佐々木　寧
村上　祐一郎
業天　誠二郎
修司 西
真 横山
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シャープ株式会社
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    • G09G2300/0876—Supplementary capacities in pixels having special driving circuits and electrodes instead of being connected to common electrode or ground; Use of additional capacitively coupled compensation electrodes

Definitions

  • the present invention relates to a memory type liquid crystal display device.
  • a liquid crystal display device (memory type liquid crystal display device) provided with a pixel memory
  • image data once written in the pixel is held, and a refresh operation is performed while inverting the polarity of the image data (memory operation).
  • normal operation normal operation mode, multicolor display mode
  • new image data is written to the pixel for each frame through the data signal line, while in the memory operation mode, a memory circuit is written. Since the image data held in the (pixel memory) is used, it is not necessary to supply rewrite image data to the data signal line during the refresh operation (still image display period).
  • the operation of the circuit that drives the data signal line (and the scanning signal line in some cases) can be stopped, so that power consumption can be reduced and a large capacity can be obtained. It is possible to reduce power consumption by reducing the number of times of charging / discharging the data signal lines and by not transmitting image data corresponding to the memory operation period to the controller. For this reason, the memory operation mode is often used for displaying still images that are strongly demanded to reduce power consumption, such as a standby screen display of a mobile phone.
  • Patent Document 1 discloses a memory-type liquid crystal display device that includes an inverter circuit and two switch elements including thin film transistors (hereinafter referred to as TFTs) in a pixel.
  • TFTs thin film transistors
  • JP 2002-229532 A (published on August 16, 2002)
  • the conventional memory-type liquid crystal display device has a problem that the pixel memory circuit malfunctions due to the transistor characteristics of the switch element. This problem will be described below.
  • FIG. 17 is a circuit diagram showing a configuration of the pixel 100 in the conventional memory type liquid crystal display device.
  • a signal line 101, a scanning line 102, and two memory control signal lines 103 and 104 are connected to the pixel 100.
  • the pixel 100 includes a first switch element 105, a second switch element 106, a third switch element 107, a first capacitor element 108, a second capacitor element 109, a liquid crystal layer 110, and a TFT.
  • the inverter circuit 111 is provided.
  • the liquid crystal layer 110 is sandwiched between the pixel electrode 112 and the counter electrode 113.
  • the inverter circuit 111 is connected to the input terminal 114 and the output terminal 115.
  • the capacity of the first capacitor element 108 is larger than the capacity of the second capacitor element 109.
  • This memory type liquid crystal display device performs a refresh operation while inverting the polarity of the pixel data stored in the second capacitor 109 in the memory operation mode.
  • FIG. 18 is a signal diagram showing an operation in the memory operation mode of the pixel memory shown in FIG.
  • binary image data High (H) or Low (L)
  • the refresh operation is performed while inverting the polarities (H, L) of the pixel electrode 112 and the counter electrode 113, and the still image is continuously displayed.
  • the inverter circuit 111 sets the potential of the output terminal 115 to L when the potential of the input terminal 114 is H, and sets the potential of the output terminal 115 to H when the potential of the input terminal 114 is L.
  • the third switch element 107 is turned on, and the potential of the pixel electrode 112 becomes the same as the potential L of the output terminal 115.
  • the potential of the counter electrode 113 is inverted to H.
  • the third switch element 107 is turned off at time tp2.
  • the second switch element 106 is turned on at time tp3, and the potential L of the pixel electrode 112 is written to the input terminal 114.
  • the potential of the input terminal 114 becomes L.
  • the second switch element 106 is turned off at time tp4.
  • the pixel memory repeats this refresh operation and displays a still image.
  • FIG. 19A is a diagram showing the first capacitor element 108 and the second capacitor element 109 with a simple model.
  • the second switch element 106 that connects the first capacitor element 108 and the second capacitor element 109 is off.
  • the other of the first capacitor element 108 and the second capacitor element 109 is connected to a storage capacitor line CS (potential is 0 V, for example).
  • the capacitance of the first capacitor 108 is C1
  • the charge of the first capacitor 108 is Q1
  • the capacitor of the second capacitor 109 is C2
  • the charge of the second capacitor 109 is Q2
  • the potential of 112 is V1
  • the potential of the input terminal 114 is V2.
  • FIG. 19B is a diagram showing a state in which the second switch element 106 in FIG. 19A is turned on, and FIG. 19C shows two capacitors shown in FIG. 19B.
  • FIG. 5 is a diagram showing the element as one composite capacitive element 120. The capacity of the composite capacitor element 120 is C, and the charge of the composite capacitor element 120 is Q.
  • Vx (C1 / (C1 + C2)) V1 + (C2 / (C1 + C2)) V2 (6) That is, the potential of the pixel electrode 112 (the potential of the input terminal 114) Vx after turning on the second switch element 106 is C1 for the capacitance of the first capacitor 108 and C2 for the second capacitor 109. It depends on the ratio.
  • the potential Vx of the input terminal 114 is actually a value shifted from V1 to V2. If the capacitance C1 is larger than the capacitance C2, the shift amount is small, but the shift amount cannot be made zero. There are other liquid crystal capacitors, wiring capacitors, etc., which are omitted here. This potential shift may cause a problem.
  • FIG. 20 is a circuit diagram showing an equivalent circuit of the inverter circuit 111 of FIG.
  • the inverter circuit 111 includes a P channel (Pch) transistor 121, an N channel (Nch) transistor 122, an H level power supply wiring 123, and an L level power supply wiring 124.
  • the inverter circuit 111 outputs the potential H of the H level power supply wiring 123 as the potential of the output terminal 115 if the potential of the input terminal 114 is smaller than a predetermined potential (inversion potential).
  • the inverter circuit 111 outputs the potential L of the L level power supply wiring 124 as the potential of the output terminal 115 if the potential of the input terminal 114 is greater than the inversion potential.
  • the value of the inversion potential of the inverter circuit 111 depends on the characteristics of the P-channel transistor 121 and the N-channel transistor 122 and is not necessarily the center (middle) between the H level and the L level.
  • FIG. 21 is a table showing variations in the characteristics of the inverter circuit 111.
  • the inversion potential of the inverter circuit 111 Is on the H level side from the center potential of the H level and the L level. At this time, even if an H input is intended as an input potential to the input terminal 114, if the H input is less than the inverted potential due to the potential shift described above, the output potential of the output terminal 115 becomes the H level. . Therefore, the inverter circuit 111 does not perform a desired inversion operation.
  • the inverter circuit 111 when the capability of the P-channel transistor 121 is low (the on-current is small or the threshold voltage is large), or when the capability of the N-channel transistor 122 is high (the on-current is large or the threshold voltage is small), the inverter circuit 111 The inversion potential is on the L level side from the center potential of the H level and the L level. Similarly, even if an L input is intended as an input potential to the input terminal 114, the output potential of the output terminal 115 becomes the L level if the L input is greater than the inverted potential due to the above-described potential shift. . Therefore, the inverter circuit 111 does not perform a desired inversion operation.
  • the potential of the output terminal 115 after time tp3 becomes H level. Therefore, during the subsequent time tp5 to time tp6, the third switch element 107 is turned on, so that the potential of the pixel electrode 112 becomes the same as the potential of the output terminal 115.
  • the second switch element 106 is turned on, and the potential H of the pixel electrode 112 is written to the input terminal 114.
  • the potential of the input terminal 114 (and the potential of the pixel electrode 112) is shifted downward from the potential H depending on the capacitance ratio of the first capacitor 108 and the second capacitor 109.
  • the potential of the input terminal 114 after time tp7 is shifted downward, it is higher than the inversion potential Vr. Therefore, the potential of the output terminal 115 after time tp7 becomes L level.
  • the potential of the input terminal 114 shifts from the H level or the L level, it does not exceed the inversion potential Vr, so the refresh operation of the pixel memory is performed normally.
  • the inversion potential Vr is lower than the center potential between the H level and the L level, the potential of the input terminal 114 after time tp3 is shifted above the inversion potential Vr. Therefore, after time tp3, inverter circuit 111 outputs an L-level potential to output terminal 115. Therefore, after time tp3, the potential of the output terminal 115 is different from an ideal operation, and the inverter circuit 111 does not perform a desired inversion operation.
  • the third switch element 107 is turned on, and the potential of the pixel electrode 112 becomes the same L level as the potential of the output terminal 115.
  • the inversion period of the potential of the counter electrode 113 deviates from the inversion period of the potential of the pixel electrode 112. Therefore, the pixel memory cannot display pixel data normally.
  • inverter circuit 111 outputs an H-level potential to output terminal 115.
  • the third switch element 107 is turned on, and the potential of the pixel electrode 112 becomes the same H level as the potential of the output terminal 115.
  • the second switch element 106 is turned on, and the potential H of the pixel electrode 112 is written to the input terminal 114.
  • the potential of the input terminal 114 (and the potential of the pixel electrode 112) is shifted downward from the potential H depending on the capacitance ratio of the first capacitor 108 and the second capacitor 109.
  • the inverter circuit 111 continues to output an H-level potential to the output terminal 115 after time tp7.
  • the potential of the output terminal 115 is different from an ideal operation, and the inverter circuit 111 does not perform a desired inversion operation.
  • the third switch element 107 is turned on, and the potential of the pixel electrode 112 becomes the same H level as the potential of the output terminal 115.
  • the inversion period of the potential of the counter electrode 113 deviates from the inversion period of the potential of the pixel electrode 112. Therefore, the pixel memory cannot display pixel data normally.
  • the transistor characteristics of the manufactured pixel memory are distributed with a certain width (variation).
  • the potential of the input terminal of the refresh output control unit (inverter circuit 111 in FIG. 17) is shifted from the H level or the L level in accordance with the ratio of the capacitances of the two capacitors. For this reason, depending on the transistor characteristics of the pixel memory, the operation of the transistor may become unstable, and the pixel memory may malfunction.
  • the present invention proposes a configuration that can prevent malfunction of a pixel memory even when transistor characteristics vary in a memory-type liquid crystal display device.
  • the liquid crystal display device of the present invention A memory-type liquid crystal display device including a data signal line, a scanning signal line, a storage capacitor line, a data transfer line, and a pixel electrode, and performing a refresh operation during a data holding period after writing a data signal potential.
  • a first transistor having a control terminal connected to the scanning signal line, one conduction terminal connected to the data signal line, and the other conduction terminal connected to the pixel electrode;
  • a second transistor having a control terminal connected to the data transfer line and one conduction terminal connected to the pixel electrode;
  • a holding electrode connected to the other conduction terminal of the second transistor;
  • a refresh output control unit having an input unit connected to the holding electrode and an output unit connected to the pixel electrode;
  • a storage capacitor formed between the storage electrode and the storage capacitor wiring, In the data holding period, by changing the potential level of the holding capacitor wiring signal supplied to the holding capacitor wiring, the potential of the holding electrode is changed via the holding capacitor,
  • the refresh output control unit controls the potential of the pixel electrode based on the changed potential of the holding electrode input to the input unit.
  • the potential of the holding electrode can be pushed up (or pushed down) by changing the potential level of the holding capacitor wiring signal in the data holding period.
  • the output signal of the refresh output controller supplied to the pixel electrode can be adjusted to an appropriate potential level, so that malfunction of the pixel memory due to variations in transistor characteristics can be prevented.
  • a driving method of a liquid crystal display device of the present invention A memory-type liquid crystal display that includes a data signal line, a scanning signal line, a storage capacitor line, a data transfer line, a refresh line, and a pixel electrode, and performs a refresh operation during a data holding period after writing of the data signal potential
  • a method for driving an apparatus comprising: A first transistor having a control terminal connected to the scanning signal line, one conduction terminal connected to the data signal line, and the other conduction terminal connected to the pixel electrode; A second transistor having a control terminal connected to the data transfer line and one conduction terminal connected to the pixel electrode; A holding electrode connected to the other conduction terminal of the second transistor; A refresh output control unit having an input unit connected to the holding electrode and an output unit connected to the pixel electrode; A storage capacitor formed between the storage electrode and the storage capacitor wiring, In the writing period of the data signal potential, the data transfer line is kept active, and the scanning signal lines are sequentially selected while outputting the data signal potential to the data signal
  • the refresh output control unit performs the refresh operation by controlling the potential of the pixel electrode based on the potential of the changed holding electrode input to the input unit.
  • the liquid crystal display device and the driving method of the liquid crystal display device according to the present invention change the potential of the storage capacitor by changing the potential level of the storage capacitor wiring signal supplied to the storage capacitor wiring in the data storage period.
  • the refresh output control unit controls the potential of the pixel electrode based on the changed potential of the holding electrode input to the input unit.
  • FIG. 4 is a circuit diagram illustrating a configuration of a pixel memory of the liquid crystal display device according to Embodiment 1.
  • FIG. FIG. 5 is a signal diagram for explaining an operation when the CS potential is not changed in the pixel memory of FIG. 4.
  • FIG. 5 is a signal diagram for explaining an operation when the CS potential is not changed in the pixel memory of FIG. 4.
  • FIG. 5 is a signal diagram for explaining an operation when the CS potential is not changed in the pixel memory of FIG. 4.
  • FIG. 5 is a signal diagram for explaining an operation when a malfunction occurs in the pixel memory of FIG. 4.
  • FIG. 5 is a signal diagram for explaining an operation when a malfunction occurs in the pixel memory of FIG. 4.
  • 6 is a signal diagram for explaining an operation of the operation example 1 corresponding to the pixel memory of the liquid crystal display device of Embodiment 1.
  • FIG. 6 is a signal diagram for explaining an operation of an operation example 2 corresponding to the pixel memory of the liquid crystal display device of Embodiment 1.
  • FIG. 6 is a circuit diagram illustrating a configuration of a pixel memory of a liquid crystal display device according to Embodiment 2.
  • FIG. 10 is a signal diagram for explaining an operation of the operation example 1 corresponding to the pixel memory of the liquid crystal display device of Embodiment 2.
  • FIG. 10 is a signal diagram for explaining an operation of the operation example 1 corresponding to the pixel memory of the liquid crystal display device of Embodiment 2.
  • FIG. 10 is a signal diagram for explaining an operation of an operation example 2 corresponding to the pixel memory of the liquid crystal display device of Embodiment 2.
  • FIG. 6 is a circuit diagram illustrating a configuration of a pixel memory of a liquid crystal display device according to Embodiment 3.
  • FIG. 10 is a signal diagram for explaining an operation of the operation example 1 corresponding to the pixel memory of the liquid crystal display device according to the third embodiment.
  • FIG. 10 is a signal diagram for explaining an operation of an operation example 2 corresponding to the pixel memory of the liquid crystal display device of the third exemplary embodiment. It is a circuit diagram which shows the structure of the pixel in the conventional liquid crystal display device. It is a signal diagram for demonstrating operation
  • FIG. 18 is a circuit diagram showing an equivalent circuit of the inverter circuit of FIG. 17. It is a table
  • variation in the characteristic in the inverter circuit of FIG. 6 is a signal diagram for explaining an operation of the operation example 1 corresponding to the pixel memory of the liquid crystal display device of Embodiment 1.
  • FIG. 6 is a signal diagram for explaining an operation of an operation example 2 corresponding to the pixel memory of the liquid crystal display device of Embodiment 1.
  • FIG. 1 shows a configuration of a liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 1 includes a liquid crystal panel provided with a memory circuit (pixel memory MR), and is a memory type liquid crystal display device that performs a refresh operation during a data holding period after writing a data signal potential. It operates by switching between a multi-color (multi-gradation) display mode (normal operation mode) used for screen display during operation and a memory operation mode used for screen display during standby of a mobile phone.
  • a multi-color (multi-gradation) display mode normal operation mode
  • the liquid crystal display device 1 includes a gate driver / CS driver 2 (scanning signal line driving circuit / holding capacity wiring driving circuit), a control signal buffer circuit 3, a driving signal generation circuit / video signal generation circuit 4 (display control circuit), and a demultiplexer. 5 and a pixel array 6. Further, the liquid crystal display device 1 includes a gate line (scanning signal line) GL (i), a CS line (holding capacitor line) CSL (i), a data transfer control line (data transfer line) DT (i), and a refresh output control line. (Refresh line) RC (i), source line (data signal line) SL (j), and output signal line vd (k) are provided. However, i is an integer 1 ⁇ i ⁇ n, j is an integer 1 ⁇ j ⁇ m, and k is an integer 1 ⁇ k ⁇ l ⁇ m.
  • the pixel array 6 has a configuration in which pixels 40 including a pixel memory MR (memory circuit) are arranged in a matrix of n rows and m columns. Each pixel memory MR holds image data independently. Corresponding to the pixel memory MR located at the intersection of the i row and the j column, the gate line GL (i), the data transfer control line DT (i), the refresh output control line RC (i), the CS line CSL (i) , And a source line SL (j).
  • a pixel memory MR memory circuit
  • the gate driver / CS driver 2 is a drive circuit that drives the pixels 40 for n rows via the gate line GL (i) and the CS line CSL (i).
  • the gate line GL (i) and the CS line CSL (i) are connected to each pixel 40 in the i-th row.
  • the control signal buffer circuit 3 is a drive circuit that drives n rows of pixels 40 via the data transfer control line DT (i) and the refresh output control line RC (i).
  • the drive signal generation circuit / video signal generation circuit 4 is a control drive circuit for performing image display and memory operation, and includes a gate start pulse, a gate clock, and a source used for display operation as well as timing used for memory operation. It can also serve as a circuit for generating timing such as a start pulse and a source clock.
  • the drive signal generation circuit / video signal generation circuit 4 outputs a multi-gradation video signal from the video output terminal in the multi-color display mode (memory circuit non-operation), via the output signal line vd (k) and the demultiplexer 5.
  • the source line SL (j) is driven.
  • the drive signal generation circuit / video signal generation circuit 4 outputs a signal s1 for driving and controlling the gate driver / CS driver 2 at the same time. As a result, display data is written to each pixel 40 to perform multi-gradation display.
  • the drive signal generation circuit / video signal generation circuit 4 outputs the data held in the pixel 40 from the video output terminal in the memory circuit operation mode to the output signal line vd (k) (k is 1 ⁇ k ⁇ l ⁇ m).
  • a signal s2 for driving / controlling the gate driver / CS driver 2 and a signal s3 for driving / controlling the control signal buffer circuit 3 are output through the demultiplexer 5 and the source line SL (j).
  • the data output from the video output terminal to the output signal line vd (k) by the drive signal generation circuit / video signal generation circuit 4 in the memory circuit operation mode is represented by the first potential level and the second potential level. Value logical level.
  • the demultiplexer 5 distributes the data output to the output signal line vd (k) to the corresponding source line SL (j) and outputs it.
  • FIG. 2 shows the concept of the configuration of each pixel memory MR.
  • the pixel memory MR includes a switch circuit SW1, a first data holding unit DS1, a data transfer unit TS1, a second data holding unit DS2, a refresh output control unit RS1, and a supply source VS1.
  • a data input line IN1 corresponding to the source line SL (1), a switch control line SC1 corresponding to the gate line GL (1), a storage capacitor line CS1 corresponding to the CS line (1), and data A transfer control line DT1 and a refresh output control line RC1 are provided.
  • the switch circuit SW1 is selectively driven between the data input line IN1 and the first data holding unit DS1 by being driven by the gate driver / CS driver 2 via the switch control line SC1.
  • the first data holding unit DS1 holds the binary logic level input to the first data holding unit DS1. Further, the potential held in the first data holding unit DS1 varies depending on a signal (holding capacitor wiring signal) supplied to the holding capacitor wiring CS1.
  • the storage capacitor line CS1 is driven based on the output of the gate driver / CS driver 2.
  • the data transfer unit TS1 is driven by the control signal buffer circuit 3 via the data transfer control line DT1, so that the first data holding unit DS1 holds the binary logic level held in the first data holding unit DS1.
  • the transfer operation for transferring to the second data holding unit DS2 without change and the non-transfer operation for not performing the transfer operation are selectively performed. Since the signal supplied to the data transfer control line DT1 is common to all the pixel memories MR, the data transfer control line DT1 is not necessarily provided for each row and is not necessarily driven by the control signal buffer circuit 3. It may be driven by the signal generation circuit / video signal generation circuit 4 or others.
  • the second data holding unit DS2 holds the binary logic level input to the second data holding unit DS2.
  • the potential held in the second data holding unit DS2 varies depending on a signal (holding capacitor line signal) supplied to the holding capacitor line CS1.
  • the refresh output control unit RS1 is selectively controlled to be in a state of performing the first operation or a state of performing the second operation by being driven by the control signal buffer circuit 3 through the refresh output control line RC1. Since the signal supplied to the refresh output control line RC1 is common to all the pixel memories MR, the refresh output control line RC1 is not necessarily provided for each row and driven by the control signal buffer circuit 3. It may be driven by the signal generation circuit / video signal generation circuit 4 or others.
  • the refresh output control unit RS1 is controlled according to control information indicating whether the binary logic level held in the second data holding unit DS2 is the first potential level or the second potential level. Is an operation for selecting an active state in which the input to the first data holding unit DS1 is supplied as an output of the refresh output control unit RS1 or an inactive state in which the output of the refresh output control unit RS1 is stopped is there.
  • the second operation is an operation of stopping the output of the refresh output control unit RS1 regardless of the control information.
  • the supply source VS1 supplies a set potential to the input of the refresh output control unit RS1.
  • a data writing period T1 is provided.
  • the switch circuit SW1 is turned on by the switch control line SC1, and the data input line IN1 is switched to the first data holding unit DS1 via the switch circuit SW1.
  • a binary logic level to be held which is represented by either the first potential level or the second potential level corresponding to the data, is input.
  • the switch circuit SW1 When a binary logic level is input to the first data holding unit DS1, the switch circuit SW1 is turned off by the switch control line SC1. At this time, the data transfer control line DT1 causes the data transfer unit TS1 to be in an on state, that is, a transfer operation state, and the binary data level input to the first data holding unit DS1 is held and the first data holding unit The binary logic level is transferred from DS1 to the second data holding unit DS2 via the data transfer unit TS1. When the binary logic level is transferred to the second data holding unit DS2, the data transfer unit TS1 is in an off state, that is, a state in which a non-transfer operation is performed.
  • a refresh period T2 (data retention period) is provided following the writing period T1.
  • the first potential level is output from the demultiplexer 15 to the data input line IN1.
  • the switch circuit SW1 is turned on by the switch control line SC1, and the first potential is supplied from the data input line IN1 to the first data holding unit DS1 via the switch circuit SW1.
  • a level is entered.
  • the switch circuit SW1 is turned off by the switch control line SC1.
  • the refresh output control unit RS1 is controlled to perform the first operation by the refresh output control line RC1.
  • the first operation of the refresh output control unit RS1 indicates which of the first potential level and the second potential level is held as a binary logic level in the second data holding unit DS2 at this time. It depends on the control information.
  • the refresh output control unit RS1 indicates that the first potential level is held in the second data holding unit DS2.
  • the active state is obtained, the input to the refresh output control unit RS1 is taken in, and the first data is output as the output of the refresh output control unit RS1.
  • the operation of supplying to the holding unit DS1 is performed.
  • the refresh output control unit RS1 performs this first operation, the potential of the supply source VS1 is at least finally in the period during which the first control information is transmitted to the refresh output control unit RS1. Is set so that the second potential level can be supplied to the input.
  • the first data holding unit DS1 holds the second potential level supplied from the refresh output control unit RS1 in a state where the binary logic level held so far is overwritten.
  • the refresh output control unit RS1 is in an inactive state, and the second potential level is held in the second data holding unit DS2.
  • the first data holding unit DS1 continues to hold the first potential level held so far.
  • the refresh output control unit RS1 is controlled to perform the second operation by the refresh output control line RC1.
  • the data transfer unit TS1 is set in a transfer operation state by the data transfer control line DT1, and the data 2 held until then in the first data holding unit DS1.
  • the value logic data is transferred from the first data holding unit DS1 to the second data holding unit DS2 via the data transfer unit TS1 while being held in the first data holding unit DS1.
  • the data transfer unit TS1 is turned off, that is, in a state in which a non-transfer operation is performed.
  • the switch circuit SW1 is turned on by the switch control line SC1, and the first potential is supplied from the data input line IN1 to the first data holding unit DS1 via the switch circuit SW1.
  • a level is entered.
  • the switch circuit SW1 is turned off by the switch control line SC1.
  • the refresh output control unit RS1 is controlled to perform the first operation by the refresh output control line RC1.
  • the refresh output control unit RS1 is in the active state, and the second potential level supplied from the supply source VS1 is set to the first data holding unit DS1.
  • the operation to supply to is performed.
  • the first data holding unit DS1 holds the second potential level supplied from the refresh output control unit RS1 in a state where the binary logic level held so far is overwritten.
  • the refresh output control unit RS1 is in an inactive state and the output is stopped. In this case, the first data holding unit DS1 continues to hold the first potential level held so far. Thereafter, the refresh output control line RS1 controls the refresh output control unit RS1 to perform the second operation, and the output is stopped.
  • the data transfer unit TS1 is set in a transfer operation state by the data transfer control line DT1, and the binary logic level held in the first data holding unit DS1 until then is While being held in the first data holding unit DS1, it is transferred from the first data holding unit DS1 to the second data holding unit DS2 via the data transfer unit TS1.
  • the data transfer unit TS1 is in an off state, that is, a state in which a non-transfer operation is performed.
  • the first potential level (High in this case) when the first potential level (High in this case) is written in the writing period T1, the level is inverted once and refreshed at (d) in FIG. 3 and (f) in FIG.
  • the second potential level in this case, Low
  • the second potential level By being inverted and refreshed every time, the second potential level is restored.
  • the first potential level is supplied from the data input line IN1 to the first data holding unit DS1 as shown in (c) and (f) of FIG. Since the refresh output control unit RS1 supplies the second potential level from the supply source VS1 to the first data holding unit DS1 as in d) and (g), for example, an inverter is required to perform the refresh operation. There is no.
  • FIG. 4 shows the configuration of the pixel memory MR (memory circuit) according to the present embodiment as an equivalent circuit.
  • the pixel memory MR includes the switch circuit SW1, the first data holding unit DS1, the data transfer unit TS1, the second data holding unit DS2, and the refresh output control unit RS1.
  • the switch circuit SW1 includes a transistor N1 (first transistor) which is an N-channel TFT.
  • the first data holding unit DS1 includes a capacitor Ca1 (second holding capacitor).
  • the data transfer unit TS1 includes a transistor N2 (second transistor) that is an N-channel TFT as a transfer element.
  • the second data holding unit DS2 includes a capacitor Cb1 (first holding capacitor).
  • the refresh output control unit RS1 includes a transistor N3 (third transistor) that is an N-channel TFT and a transistor N4 (fourth transistor) that is an N-channel TFT.
  • the capacity Ca1 has a larger capacity value than the capacity Cb1.
  • the transistors constituting the pixel memory MR are N-channel TFTs (field effect transistors).
  • the pixel memory MR is easily built in amorphous silicon.
  • the pixel memory MR may use a P-channel TFT.
  • the gate line GL (i), the data transfer control line DT (i), the refresh output control line RC (i), the source line SL (j), and CS A line CSL (i) is provided in the liquid crystal display device 1.
  • one drain / source terminal (one conduction terminal) of a field effect transistor such as the above TFT is a first drain / source terminal
  • the other drain / source terminal (the other conduction terminal) is a second. It shall be called a drain / source terminal.
  • the voltage (signal level) that turns on the transistor when applied to the gate terminal (control terminal) is referred to as on-voltage (on level), and the voltage that turns the transistor off when applied to the gate terminal (signal level).
  • Signal level is called off voltage (off level).
  • a high voltage is an on-voltage (high level is an on-level)
  • a low voltage is an off-voltage (low level is an off-level)
  • the gate terminal (control terminal) of the transistor N1 is the gate line GL (i), the first source / drain terminal of the transistor N1 is the source line SL (j), and the second source / drain terminal of the transistor N1 is the capacitor Ca1.
  • Each is connected to a node PIX (pixel electrode) which is one end.
  • the other end of the capacitor Ca1 is connected to the CS line CSL (i).
  • the gate terminal of the transistor N2 is the data transfer control line DT (i), the first source / drain terminal of the transistor N2 is the node PIX, and the second source / drain terminal of the transistor N2 is the node MRY (one end of the capacitor Cb1). To the holding electrode). The other end of the capacitor Cb1 is connected to the CS line CSL (i).
  • the gate terminal of the transistor N3 is connected to the node MRY as the input part IN1 of the refresh output control unit RS1, the first drain / source terminal of the transistor N3 is connected to the data transfer control line DT (i), and the second drain / source of the transistor N3 is connected.
  • the terminal is connected to the first drain / source terminal of the transistor N4.
  • the gate terminal of the transistor N4 is connected to the refresh output control line RC (i), and the second drain / source terminal of the transistor N4 is connected to the node PIX as the output section OUT1 of the refresh output control section RS1.
  • the transistor N3 and the transistor N4 are arranged such that the transistor N3 is arranged on the data transfer control line DT (i) side between the data transfer control line DT (i) and the output of the refresh output control unit RS1. They are connected in series with each other.
  • the connection positions of the transistors N3 and N4 may be interchanged with those in the above example.
  • the transistors N3 and N4 are connected to the data transfer control line DT (i) and the output of the refresh output control unit RS1. It is only necessary that they are connected in series with each other.
  • the refresh output control unit RS1 When the transistor N4 is in the on state, the refresh output control unit RS1 is controlled to perform the first operation. When the transistor N4 is in the off state, the refresh output control unit RS1 performs the second operation. Controlled. Since the transistor N3 is an N-channel type, when the refresh output control unit RS1 performs the first operation, the control information that becomes active, that is, the active level is High, and the control information that becomes inactive, that is, the inactive level is Low. It is.
  • a liquid crystal capacitor Clc for display is connected between the node PIX (pixel electrode) and the counter electrode (common electrode) COM.
  • FIG. 5 and 6 show an operation when the CS potential of the pixel memory MR is not changed in the memory operation mode as a reference.
  • the liquid crystal display device 1 drives (scans) each row of the pixel array 6 line-sequentially. Therefore, the writing period T1 is determined for each row, and the writing period T1 for i rows is denoted as T1i.
  • Yes. 5 and FIG. 6, the potential of the node PIX (left side) and the potential of the node MRY (right side) in each period corresponding to (a) to (h) of FIG. 3 are shown together.
  • the gate line GL (i), the data transfer control line DT (i), and the refresh output control line RC (i) are set to High (active) from the gate driver / CS driver 2 or the control signal buffer circuit 13. Level) and low (inactive level) are applied.
  • the binary level High potential and Low potential may be set individually for each of the above lines.
  • a binary logic level composed of High and Low lower than the High potential of the gate line GL (i) is output to the source line SL (j) from the drive signal generation circuit / video signal generation circuit 4 via the demultiplexer 5. Is done.
  • the high potential of the data transfer control line DT (i) is equal to either the high potential of the source line SL (j) or the high potential of the gate line GL (i), and the low potential of the data transfer control line DT (i). Is equal to the low potential of the binary logic level.
  • the High potential of the source line SL (j) is set to H level
  • the Low potential of the data transfer control line DT (i) is set to L level.
  • the potential (CS potential) supplied by the CS line CSL (i) is constant.
  • the threshold level (threshold voltage) Vt at which the transistor N3 is turned on is the center potential of the H level and the L level.
  • a write period T1i and a refresh period T2 are provided for the memory operation mode.
  • the writing period T1i starts from a time twi determined for each row.
  • the refresh period T2 is started simultaneously from the time tr for all the rows after the data writing to the pixel memories MR of all the rows is completed.
  • the writing period T1i is a period in which data to be held in the pixel memory MR is written, and is composed of a period t1i and a period t2i that are successively arranged.
  • the refresh period T2 is a period in which the data written in the pixel memory MR is held while being refreshed, and has successive periods t3 to t14.
  • the potentials of the gate line GL (i) and the data transfer control line DT (i) are both High.
  • the potential of the refresh output control line RC (i) is Low.
  • the transistors N1 and N2 are turned on, so that the switch circuit SW1 is in a conductive state, the data transfer unit TS1 is in a transfer operation state, and the first potential level (which is supplied to the source line SL (j) at the node PIX ( Here, “High” is written.
  • the potential of the gate line GL (i) becomes Low, while the potential of the data transfer control line DT (i) remains High.
  • the potential of the refresh output control line RC (i) is Low.
  • the transistor N1 is turned off, so that the switch circuit SW1 is cut off.
  • the data transfer unit TS1 maintains a transfer operation state. Accordingly, the first potential level is transferred from the node PIX to the node MRY, and the nodes PIX and MRY are disconnected from the source line SL (j).
  • the above process corresponds to the state shown in FIG.
  • the refresh period T2 starts.
  • the potential (Vsig) of the source line SL (j) is set to High, which is the first potential level.
  • the gate line GL (i), the data transfer control line DT (i), and the refresh output control line RC (i) are driven as described below for all 1 ⁇ i ⁇ n.
  • a refresh operation is performed on all the pixel memories MR all at once (hereinafter, this may be referred to as “all refresh operation”).
  • the transistor N2 is turned off, so that the data transfer unit TS1 enters a non-transfer operation state, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold High.
  • the above process corresponds to the state shown in FIG.
  • the potential of the gate line GL (i) becomes High
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, since the transistor N1 is turned on, the switch circuit SW1 is turned on, and the high potential is again written to the node PIX from the source line SL (j).
  • the potential of the gate line GL (i) becomes Low
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, since the transistor N1 is turned off, the switch circuit SW1 is turned off, and the node PIX is disconnected from the source line SL (j) and holds High.
  • period t4 to period t5 corresponds to the state shown in FIG.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) becomes High.
  • the transistor N4 is turned on, and the refresh output control unit RS1 performs the first operation.
  • the transistor N3 is in the on state, so that the refresh output control unit RS1 is in the active state, and the data transfer control line DT (i) is connected to the node PIX via the transistors N3 and N4. A low potential is supplied.
  • the data transfer control line DT (i) also serves as the supply source VS1 in FIG.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) is low.
  • the transistor N4 is turned off, so that the refresh output control unit RS1 performs the second operation, and the node PIX is disconnected from the data transfer control line DT (i) and holds Low.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is high, and the potential of the refresh output control line RC (i) is kept low.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become Low.
  • the potential of the node PIX rises from the L level by a slight voltage ⁇ Vx due to the transfer of positive charge from the capacitor Cb1 to the capacitor Ca1 through the transistor N2, but is lower than the center potentials of the H level and the L level. Further, the potential of the node MRY becomes the same potential (L + ⁇ Vx) as that of the node PIX.
  • This period t8 is a period for holding the refreshed binary logical data by both the first data holding unit DS1 and the second data holding unit DS2 connected to each other via the data transfer unit TS1, and is set to be long. It is possible. The same applies to the following embodiments.
  • the potential of the gate line GL (i) remains Low
  • the potential of the data transfer control line DT (i) becomes Low
  • the potential of the refresh output control line RC (i) continues Low.
  • the transistor N2 is turned off, so that the data transfer unit TS1 performs a non-transfer operation, and the node PIX and the node MRY are separated from each other.
  • the node PIX and the node MRY both hold Low (L + ⁇ Vx).
  • the potential of the gate line GL (i) becomes High
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, the transistor N1 is turned on, so that the switch circuit SW1 is turned on, and the high potential is again written from the source line SL (j) to the node PIX.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, the transistor N1 is turned off, so that the switch circuit SW1 is cut off, and the node PIX is disconnected from the source line SL (j) and holds High.
  • period t10 corresponds to the state shown in FIG.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) becomes High.
  • the transistor N4 is turned on, so that the refresh output controller RS1 is in a state of performing the first operation.
  • the transistor N3 is in an off state, so that the refresh output control unit RS1 is in an inactive state and the output is stopped. Therefore, the node PIX remains holding High.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) is low. Accordingly, since the transistor N4 is turned off, the refresh output control unit RS1 is in a state in which the second operation is performed, and the node PIX holds High.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is high, and the potential of the refresh output control line RC (i) is kept low.
  • the transistor N2 is turned on, so that the data transfer unit TS1 enters a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become High.
  • the potential of the node PIX decreases from the H level by a slight voltage ⁇ Vy due to the transfer of positive charge from the capacitor Ca1 through the transistor N2 to the capacitor Cb1, but is higher than the center potentials of the H level and the L level. Further, the potential of the node MRY becomes the same potential (H ⁇ Vy) as that of the node PIX.
  • This period t14 is a period in which the refreshed binary logical data is held by both the first data holding unit DS1 and the second data holding unit DS2 connected to each other via the data transfer unit TS1, and is set to be long. It is possible. The same applies to the following embodiments.
  • the potential of the node PIX is High in the periods t1i to t5 and the periods t10 to t14, and is Low in the periods t6 to t9.
  • the potential of the node MRY is High in the periods t1i to t7 and t14. , And becomes Low during the period t8 to the period t13.
  • period t7 and the period t13 can be set longer than the period t8 and the period t14.
  • a command for all refresh operations may be generated not by an external signal but by a clock generated internally by an oscillator or the like. By doing so, there is an advantage that it is not necessary for the external system to input a refresh command at regular intervals, and a flexible system can be constructed.
  • the dynamic memory circuit using the pixel memory MR it is not necessary to perform all refresh operations by scanning each gate line GL (i), and can be performed collectively on the entire array.
  • the dynamic memory circuit it is possible to reduce peripheral circuits necessary for refreshing while destructively reading the potential of the source line SL (j).
  • the potential of the node PIX is Low in the periods t1i to t3 and the periods t12 to t14, and is High in the periods t4 to t11, and the potential of the node MRY is Low in the periods t1i to t7 and the period t14. It becomes High from t8 to period t13.
  • FIGS. 5 and 6 show the state transition of the pixel memory MR
  • the operation steps of the pixel memory MR in FIGS. 5 and 6 can be classified as follows. it can.
  • (1) First step (period t1i to period t2i (writing period T1i))
  • a binary logic level corresponding to data is supplied from the drive signal generation circuit / video signal generation circuit 4 to the source line SL (j), and the second operation is performed on the refresh output control unit RS1.
  • the switch circuit SW1 is turned on to write the binary logic level to the pixel memory MR, the binary logic level is written to the pixel memory MR, and the refresh output control unit RS1 receives the second logic level.
  • the data transfer unit TS1 performs the transfer operation.
  • Second step (each of period t3 to period t4 and period t9 to period t10)
  • the switch circuit SW1 is turned on with the refresh output control unit RS1 performing the second operation and the data transfer unit TS1 performing the non-transfer operation.
  • the same binary logic level as the level corresponding to the control information for setting the refresh output control unit RS1 in the active state is input to the first data holding unit DS1 via the source line SL (j).
  • the third step (each of period t5 to period t6 and period t11 to period t12)
  • the first operation is performed by the refresh output control unit RS1 in a state in which the switch circuit SW1 is shut off and the data transfer unit TS1 is in a non-transfer operation.
  • the supply source VS1 supplies the input of the refresh output control unit RS1 with the binary logic level of the inverted level corresponding to the control information for making the refresh output control unit RS1 active.
  • the first step is executed, and following the first step, a series of operations (period t3 to period t8) from the start of the second step to the end of the fourth step are performed.
  • the operation is executed once or more.
  • the liquid crystal capacitance Clc in FIG. 4 is a capacitance in which a liquid crystal layer is disposed between the node PIX and the common electrode COM. That is, the node PIX is connected to the pixel electrode.
  • the capacitor Ca1 also functions as a storage capacitor of the pixel 40.
  • the transistor N1 constituting the switch circuit SW1 also functions as a selection element for the pixel 40.
  • the common electrode (counter electrode) COM is provided on the common electrode substrate facing the matrix substrate on which the circuit of FIG. 4 is formed. However, the common electrode COM may be on the same substrate as the matrix substrate.
  • the multi-grayscale display mode in the multi-grayscale display mode (normal operation mode), a data signal having a number of potential levels higher than the binary level is supplied to the pixel 40, and the first operation in which the refresh controller RS1 is activated.
  • the display may be performed in a state where the operation is not performed.
  • the capacitor Ca1 In the multi-gradation display mode, only the capacitor Ca1 may function as a storage capacitor by fixing the potential of the data transfer control line DT (i) to Low, or the potential of the data transfer control line DT (i) is set to High.
  • the capacitor Ca1 and the capacitor Cb1 may be combined to function as a storage capacitor.
  • the potential of the refresh output control line RC (i) is fixed to Low and the transistor N4 is held in the off state, or the potential of the data transfer control line DT (i) is set to be off.
  • the potential of the data transfer control line DT (i) is set to be off.
  • the potential Vcom of the counter electrode COM is set so that the potential difference between the pixel potential during positive polarity driving and the counter potential Vcom is equal to the potential difference between the pixel potential during negative polarity driving and the counter potential Vcom ( Optimal counter potential).
  • the potential of the common electrode COM is driven so as to be inverted between High and Low every time the transistor N1 is turned on.
  • the potential of the common electrode COM is Low.
  • the display is positive black, and if the potential of the node PIX is High, the display is positive white.
  • the potential of the common electrode COM is High, the potential of the node PIX is Low. If so, negative white display is obtained, and if the potential of the node PIX is High, negative black display is obtained.
  • the liquid crystal is driven so that the direction of the liquid crystal applied voltage is reversed while maintaining the display gradation substantially, and the effective value of the liquid crystal applied voltage is constant positive and negative.
  • the AC driving of the liquid crystal becomes possible.
  • the potential (binary value) of the common electrode COM can be configured to be larger than the minimum value of the data signal potential and smaller than the maximum value of the data signal potential.
  • FIG. 7 is a signal diagram corresponding to FIG. 5 and is a diagram showing, as a reference, that the pixel memory MR malfunctions when the CS potential is constant and the threshold level Vt of the transistor N3 is low in the memory operation mode. .
  • the description of the same operation as in FIG. 5 is omitted.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is high, and the potential of the refresh output control line RC (i) is kept low.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potential of the node MRY decreases.
  • the potential of the node PIX rises from the L level by a slight voltage ⁇ Vx due to the transfer of positive charge from the capacitor Cb1 to the capacitor Ca1 via the transistor N2.
  • the potential of the node MRY becomes the same potential (L + ⁇ Vx) as that of the node PIX.
  • the threshold level Vt of the transistor N3 is low, the potential (L + ⁇ Vx) of the node MRY exceeds the threshold level Vt of the transistor N3.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) becomes High.
  • the transistor N4 is turned on, so that the refresh output controller RS1 is in a state of performing the first operation.
  • the potential (L + ⁇ Vx) of the node MRY is higher than the threshold level Vt of the transistor N3, the transistor N3 is in an on state. Therefore, the refresh output control unit RS1 becomes active, and a low potential is supplied from the data transfer control line DT (i) to the node PIX via the transistors N3 and N4.
  • the potential of the node PIX is inverted at an unexpected timing, and the display of the subsequent pixels is destroyed.
  • FIG. 8 is a signal diagram corresponding to FIG. 6 and shows that the pixel memory MR malfunctions in the memory operation mode when the CS potential is constant and the threshold level Vt of the transistor N3 is high. . A description of the same operation as in FIG. 6 is omitted.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is high, and the potential of the refresh output control line RC (i) is kept low.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitors Ca1 and Cb1, and the potential of the node MRY increases.
  • the potential of the node PIX drops from the H level by a slight voltage ⁇ Vx as the positive charge moves from the capacitor Ca1 to the capacitor Cb1 via the transistor N2. Further, the potential of the node MRY becomes the same potential (H ⁇ Vx) as that of the node PIX.
  • the threshold level Vt of the transistor N3 is high, the potential (H ⁇ Vx) of the node MRY falls below the threshold level Vt of the transistor N3.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) becomes High.
  • the transistor N4 is turned on, so that the refresh output controller RS1 is in a state of performing the first operation.
  • the potential (H ⁇ Vx) of the node MRY is lower than the threshold level Vt of the transistor N3, the transistor N3 is in an off state. Therefore, the refresh output control unit RS1 becomes inactive and stops outputting. Therefore, the node PIX remains holding High.
  • the potential of the node PIX is not inverted at a desired timing, and the display of the subsequent pixels is destroyed.
  • FIG. 9 is a signal diagram showing an operation corresponding to the pixel memory (FIG. 4) of the liquid crystal display device 1 of the present embodiment.
  • the liquid crystal display device 1 drives (scans) each row of the pixel array 6 line-sequentially.
  • the gate line GL (i), the data transfer control line DT (i), and the refresh output control line RC (i) include the gate driver / CS driver 2 or the control signal buffer.
  • a binary level potential consisting of High (active level) and Low (inactive level) is applied from the circuit 13.
  • the binary level High potential and Low potential may be set individually for each of the above lines.
  • a binary logic level composed of High and Low lower than the High potential of the gate line GL (i) is output to the source line SL (j) from the drive signal generation circuit / video signal generation circuit 4 via the demultiplexer 5. Is done.
  • the high potential of the data transfer control line DT (i) is equal to either the high potential of the source line SL (j) or the high potential of the gate line GL (i), and the low potential of the data transfer control line DT (i). Is equal to the low potential of the binary logic level.
  • the High potential of the source line SL (j) is set to H level
  • the Low potential of the data transfer control line DT (i) is set to L level.
  • the CS line CSL (i) selectively supplies the first level (Vc1; H level) or the second level (Vc2; L level) as the CS potential.
  • the threshold level Vt at which the transistor N3 is turned on is lower than the center potentials of the H level and the L level will be described.
  • the operation in the writing period T1i is the same as that shown in FIG.
  • the potential of the CS line CSL (i) in the writing period T1i is the first level (Vc1).
  • the operations of the source line SL (j), the gate line GL (i), the data transfer control line DT (i), and the refresh output control line RC (i) are as shown in FIG. The same.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the data transfer control line DT (i) becomes Low
  • the potential of the refresh output control line RC (i) becomes Low.
  • the transistor N2 is turned off, so that the data transfer unit TS1 enters a non-transfer operation state, and the node PIX and the node MRY are separated from each other. Nodes PIX and MRY both hold an H level potential.
  • the potential of the CS line CSL (i) is at the first level (Vc1).
  • the potential of the gate line GL (i) becomes High
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, the transistor N1 is turned on, so that the switch circuit SW1 is turned on, and the high potential (H level) is written to the node PIX from the source line SL (j) again.
  • the potential of the CS line CSL (i) becomes the second level (Vc2) lower than the first level.
  • ⁇ Vcs.
  • the potential of the node MRY falls from the H level by ⁇ Vcs.
  • the potential (H ⁇ Vcs) of the node MRY is higher than the threshold level Vt of the transistor N3. Note that since the transistor N1 is on, the potential of the node PIX remains at the H level.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, the transistor N1 is turned off, so that the switch circuit SW1 is cut off, and the node PIX is disconnected from the source line SL (j) and maintains the H level.
  • period t4 to period t5 corresponds to the state shown in FIG.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i). Becomes High.
  • the transistor N4 is turned on, and the refresh output control unit RS1 performs the first operation.
  • the potential (H ⁇ Vcs) of the node MRY is higher than the threshold level Vt of the transistor N3, the transistor N3 is in the on state, so that the refresh output control unit RS1 becomes active and the data transfer control line DT (i)
  • the low potential (L level) is supplied to the node PIX through the transistors N3 and N4.
  • the data transfer control line DT (i) also serves as the supply source VS1 in FIG.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) is low.
  • the transistor N4 is turned off, so that the refresh output control unit RS1 performs a second operation, and the node PIX is disconnected from the data transfer control line DT (i) and maintains the L level.
  • the potential of the CS line CSL (i) changes from the second level to the first level.
  • the potential of the node MRY returns to the H level.
  • the potential of the node PIX also rises from the L level by ⁇ Vcs.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is high, and the potential of the refresh output control line RC (i) is kept low.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potential of the node MRY decreases.
  • the potential of the node PIX rises from L + ⁇ Vcs by a slight voltage ⁇ Vz due to the transfer of positive charge from the capacitor Cb1 to the capacitor Ca1 via the transistor N2.
  • the potential of the node MRY becomes the same potential (L + ⁇ Vcs + ⁇ Vz) as that of the node PIX.
  • the threshold level Vt of the transistor N3 is low, the potential (L + ⁇ Vcs + ⁇ Vz) of the node MRY exceeds the threshold level Vt of the transistor N3.
  • the potential of the gate line GL (i) remains Low
  • the potential of the data transfer control line DT (i) becomes Low
  • the potential of the refresh output control line RC (i) continues Low.
  • the transistor N2 is turned off, so that the data transfer unit TS1 performs a non-transfer operation, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold (L + ⁇ Vcs + ⁇ Vz).
  • the potential of the gate line GL (i) becomes High
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, the transistor N1 is turned on, so that the switch circuit SW1 is turned on, and the H-level potential is written to the node PIX from the source line SL (j) again.
  • the potential of the CS line CSL (i) changes from the first level to the second level.
  • the potential of the node MRY becomes (L + ⁇ Vz).
  • the potential difference between the node PIX and the node MRY is (HL ⁇ Vcs), and is based on the potential difference (HL) between the node PIX and the node MRY in the period t7 illustrated in FIG. small. Therefore, the voltage ⁇ Vz increased by the positive charge moving from the capacitor Cb1 to the capacitor Ca1 via the transistor N2 is smaller than ⁇ Vx shown in FIG.
  • the potential (L + ⁇ Vz) of the node MRY after the time tc3 is lower than the potential (L + ⁇ Vx) of the node MRY illustrated in FIG. Therefore, the potential (L + ⁇ Vz) of the node MRY becomes lower than the threshold level Vt. Accordingly, an off voltage is applied to the gate terminal of the transistor N3, so that the transistor N3 is turned off. Note that since the transistor N1 is on, the potential of the node PIX remains at the H level.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, since the transistor N1 is turned off, the switch circuit SW1 is cut off, and the node PIX is disconnected from the source line SL (j) and maintains the H level.
  • period t10 corresponds to the state shown in FIG.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i). Becomes High.
  • the transistor N4 is turned on, so that the refresh output controller RS1 is in a state of performing the first operation.
  • the potential (L + ⁇ Vz) of the node MRY is lower than the threshold level Vt of the transistor N3, the transistor N3 is in an off state. Therefore, the refresh output control unit RS1 becomes inactive and stops outputting. Accordingly, the node PIX remains at the H level.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) is low.
  • the transistor N4 is turned off, so that the refresh output control unit RS1 enters the second operation state, and the node PIX maintains the H level.
  • the potential of the CS line CSL (i) changes from the second level to the first level.
  • the potential of the node MRY increases by ⁇ Vcs and becomes (L + ⁇ Vcs + ⁇ Vz).
  • the transistor N1 since the transistor N1 is in the off state, the potential of the node PIX is increased from the H level by ⁇ Vcs.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is high, and the potential of the refresh output control line RC (i) is kept low.
  • the transistor N2 is turned on, so that the data transfer unit TS1 enters a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become High (approximately H level).
  • the potential of the node PIX is High in the periods t1i to t5 and the periods t10 to t14, and is Low in the periods t6 to t9.
  • the potential of the node MRY is High in the periods t1i to t7 and t14. , And becomes Low during the period t8 to the period t13.
  • the potential of the CS line CSL (i) is changed between the first level and the second level.
  • the CS line CSL (i) supplies a second level potential lower than the first level while at least the refresh output control line RC (i) is High (that is, the transistor N4 is in an on state).
  • the potential of the node MRY is corrected to be low while the transistor N4 is on. Therefore, even when the threshold level of the transistor N3 is low, an off voltage is applied to the gate terminal of the transistor N3 (period t12), so that the transistor N3 can be reliably turned off, and the pixel memory MR is normally refreshed. It can be performed. Therefore, according to the operation example shown in FIG. 9 of the present embodiment, the threshold range (lower limit side) of the transistor N3 in which the pixel memory can normally operate is expanded, and the circuit malfunctions due to variations in transistor characteristics. Can be prevented.
  • the potential of the node MRY is lower than the threshold level Vt while the potential of the refresh output control line RC (i) in the period t6 is High. Further, while the potential of the refresh output control line RC (i) in the period t12 is High, the potential of the node MRY is higher than the threshold level Vt.
  • the pixel state in the period t14 shown in FIG. 22 corresponds to the pixel state in the period t8 shown in FIG. 9, and the refresh operation continues normally after the period t14 shown in FIG.
  • FIG. 10 is a signal diagram showing an operation corresponding to the pixel memory (FIG. 4) of the liquid crystal display device 1 of the present embodiment.
  • FIG. 10 a case where the threshold level Vt at which the transistor N3 is turned on is higher than the center potentials of the H level and the L level will be described.
  • the operation in the writing period T1i is the same as that shown in FIG.
  • the operations of the source line SL (j), the gate line GL (i), the data transfer control line DT (i), and the refresh output control line RC (i) are as shown in FIG. The same.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the data transfer control line DT (i) becomes Low
  • the potential of the refresh output control line RC (i) becomes Low.
  • the transistor N2 is turned off, so that the data transfer unit TS1 enters a non-transfer operation state, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold an L level potential.
  • the potential of the CS line CSL (i) is at the first level (Vc1; L level).
  • the potential of the gate line GL (i) becomes High
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, the transistor N1 is turned on, so that the switch circuit SW1 is turned on, and the high potential (H level) is written from the source line SL (j) to the node PIX.
  • the potential of the CS line CSL (i) becomes the second level (Vc2; H level) higher than the first level.
  • ⁇ Vcs.
  • the potential of the node MRY rises from the L level by ⁇ Vcs.
  • the potential (L + ⁇ Vcs) of the node MRY is lower than the threshold level Vt of the transistor N3. Note that since the transistor N1 is on, the potential of the node PIX remains at the H level.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, the transistor N1 is turned off, so that the switch circuit SW1 is cut off, and the node PIX is disconnected from the source line SL (j) and maintains the H level.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) becomes High.
  • the transistor N4 is turned on, and the refresh output control unit RS1 performs the first operation.
  • the potential (L + ⁇ Vcs) of the node MRY is lower than the threshold level Vt of the transistor N3, the transistor N3 is in the off state, so that the refresh output control unit RS1 becomes inactive, and the node PIX and the data transfer control line DT ( i) are separated from each other.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) is low.
  • the transistor N4 is turned off, so that the refresh output control unit RS1 performs a second operation, and the node PIX is disconnected from the data transfer control line DT (i) and holds the H level.
  • the potential of the CS line CSL (i) changes from the second level to the first level.
  • the potential of the node MRY returns to the L level.
  • the transistor N1 since the transistor N1 is in the off state, the potential of the node PIX decreases from the H level by ⁇ Vcs.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is high, and the potential of the refresh output control line RC (i) is kept low.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitors Ca1 and Cb1, and the potential of the node MRY increases.
  • the potential of the node PIX decreases from H ⁇ Vcs by a slight voltage ⁇ Vz due to the transfer of positive charges from the capacitor Ca1 to the capacitor Cb1 via the transistor N2.
  • the potential of the node MRY becomes the same potential (H ⁇ Vcs ⁇ Vz) as that of the node PIX.
  • the threshold level Vt of the transistor N3 is high, the potential of the node MRY (H ⁇ Vcs ⁇ Vz) falls below the threshold level Vt of the transistor N3.
  • the potential of the gate line GL (i) remains Low
  • the potential of the data transfer control line DT (i) becomes Low
  • the potential of the refresh output control line RC (i) continues Low.
  • the transistor N2 is turned off, so that the data transfer unit TS1 performs a non-transfer operation, and the node PIX and the node MRY are separated from each other.
  • the node PIX and the node MRY both hold (H ⁇ Vcs ⁇ Vz).
  • the potential of the gate line GL (i) becomes High
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, the transistor N1 is turned on, so that the switch circuit SW1 is turned on, and the H-level potential is written to the node PIX from the source line SL (j) again.
  • the potential of the CS line CSL (i) rises from the first level to the second level.
  • the potential of the node MRY becomes H ⁇ Vz.
  • the potential difference between the node PIX and the node MRY is (HL ⁇ Vcs), and from the potential difference (HL) between the node PIX and the node MRY in the period t7 illustrated in FIG. small.
  • the voltage ⁇ Vz that has dropped due to the movement of positive charge from the capacitor Ca1 to the capacitor Cb1 via the transistor N2 is smaller than ⁇ Vx shown in FIG.
  • the potential (H ⁇ Vz) of the node MRY after the time tc3 is higher than the potential (H ⁇ Vx) of the node MRY shown in FIG. Therefore, the potential (H ⁇ Vz) of the node MRY becomes higher than the threshold level Vt. Accordingly, an on-voltage is applied to the gate terminal of the transistor N3, so that the transistor N3 is turned on. Note that since the transistor N1 is on, the potential of the node PIX remains at the H level.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, since the transistor N1 is turned off, the switch circuit SW1 is cut off, and the node PIX is disconnected from the source line SL (j) and maintains the H level.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) becomes High.
  • the transistor N4 is turned on, so that the refresh output controller RS1 is in a state of performing the first operation.
  • the potential (H ⁇ Vz) of the node MRY is higher than the threshold level Vt of the transistor N3, the transistor N3 is in the on state. Therefore, the refresh output control unit RS1 becomes active, and the low potential (L level) is supplied from the data transfer control line DT (i) to the node PIX via the transistors N3 and N4.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) is low.
  • the transistor N4 is turned off, so that the refresh output controller RS1 performs the second operation, and the node PIX maintains the L level.
  • the potential of the CS line CSL (i) changes from the second level to the first level.
  • the potential of the node MRY decreases by ⁇ Vcs, and becomes H ⁇ Vcs ⁇ Vz.
  • the transistor N1 is in the off state, the potential of the node PIX decreases from the L level by ⁇ Vcs.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is high, and the potential of the refresh output control line RC (i) is kept low.
  • the transistor N2 is turned on, so that the data transfer unit TS1 enters a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become Low (almost L level).
  • the potential of the node PIX is Low during the periods t1i to t3 and the periods t12 to t14, is High during the periods t4 to t11, and the potential of the node MRY is Low during the periods t1i to t7 and t14. In the period t8 to the period t13, it becomes High.
  • the potential of the CS line CSL (i) is changed between the first level and the second level.
  • the CS line CSL (i) supplies a second level potential higher than the first level while at least the refresh output control line RC (i) is High (that is, the transistor N4 is in an on state).
  • the potential of the node MRY is corrected to be high while the transistor N4 is on. Therefore, even when the threshold level of the transistor N3 is high, an ON voltage is applied to the gate terminal of the transistor N3, so that the transistor N3 can be reliably turned on, and the pixel memory MR can normally perform a refresh operation. it can. Therefore, according to the operation example shown in FIG. 10 of this embodiment, the threshold value range (upper limit side) of the transistor N3 in which the pixel memory can operate normally is expanded, and the circuit malfunctions due to variations in transistor characteristics. Can be prevented.
  • the potential of the node MRY is higher than the threshold level Vt while the potential of the refresh output control line RC (i) in the period t6 is High. Further, while the potential of the refresh output control line RC (i) in the period t12 becomes High, the potential of the node MRY is lower than the threshold level Vt.
  • the pixel state in the period t14 shown in FIG. 23 corresponds to the pixel state in the period t8 shown in FIG. 10, and the refresh operation continues normally after the period t14 shown in FIG.
  • the potential of the CS line CSL (i) is set to the first level during the write period in the memory operation mode, and the first data The image data is written in the holding unit DS1 and the second data holding unit DS2.
  • the potential of the CS line CSL (i) is set to the second level at least during the refresh period of the memory operation mode during the period when the refresh output control line RC (i) is High (transistor N4 is turned on). Therefore, the potential of the node MRY can be corrected, and the threshold range of the transistor N3 in which the pixel memory can operate normally can be expanded.
  • the timing of changing the potential of the CS line CSL (i) is not limited to the operation of FIGS. 9 and 10, for example, the potential of the CS line CSL (i) is changed during the refresh period in the memory operation mode.
  • the second level may be maintained and maintained at the second level. Specifically, for example, in FIG. 9 and FIG. 10, after changing from the first level to the second level at time tc1 in the period t4, the second level may be maintained until time tc4 in the period t13.
  • the power consumption of the CS driver that drives the CS line CSL (i) is reduced. Can be reduced.
  • FIG. 11 shows a circuit configuration of the pixel memory MR2 (memory circuit) according to the present embodiment.
  • the pixel memory MR2 includes a switch circuit SW1, a first data holding unit DS1, a data transfer unit TS1, a second data holding unit DS2, and a refresh output control unit RS2.
  • the refresh output control unit RS2 includes an inverter circuit INV.
  • the input terminal of the inverter circuit INV is connected to the node MRY as the input part IN1 of the refresh output control unit RS2, and the output terminal of the inverter circuit INV is connected to the first drain / source terminal of the transistor N3.
  • the pixel memory MR2 performs a refresh operation while inverting the polarity of the pixel data stored in the capacitor Cb1 in the memory operation mode.
  • FIG. 12 is a signal diagram showing the operation of the pixel memory MR2 of the present embodiment.
  • FIG. 12 illustrates a case where the inversion potential is low, that is, a case where the capability of the P-channel transistor constituting the inverter circuit INV is low and the capability of the N-channel transistor is high.
  • the operation in the writing period T1i is the same as that shown in FIG.
  • the potential of the gate line GL (i) is always low.
  • the transistor N2 is turned off, so that the data transfer unit TS1 enters a non-transfer operation state, and the node PIX and the node MRY are separated from each other. Nodes PIX and MRY both hold an H level potential.
  • the potential of the data transfer control line DT (i) is kept low, the potential of the refresh output control line RC (i) is kept low, and the potential of the CS line CSL (i) is lower than the first level. It becomes the second level (Vc2; L level).
  • ⁇ Vcs.
  • the potentials of node PIX and node MRY both fall from the H level by ⁇ Vcs.
  • the potential (H ⁇ Vcs) of the node MRY is higher than the inversion potential Vr, the inverted L level potential is supplied to the first drain / source terminal of the transistor N3.
  • the potential of the data transfer control line DT (i) is kept low, the potential of the refresh output control line RC (i) is High, and the potential of the CS line CSL (i) is Continue the second level.
  • the transistor N3 is turned on, and the refresh output controller RS2 supplies the output potential (L level) of the inverter circuit INV to the node PIX.
  • the potential of the data transfer control line DT (i) is kept low, the potential of the refresh output control line RC (i) is low, and the potential of the CS line CSL (i) is kept at the second level. . Thereby, the transistor N3 is turned off, and the node PIX and the inverter circuit INV are disconnected.
  • the potential of the data transfer control line DT (i) continues to be Low
  • the potential of the refresh output control line RC (i) continues to be Low
  • the potential of the CS line CSL (i) becomes the first level.
  • the potentials of node PIX and node MRY both rise by ⁇ Vcs.
  • the potential of the node PIX becomes (L + ⁇ Vcs), and the potential of the node MRY becomes the H level.
  • the potential of the data transfer control line DT (i) becomes High
  • the potential of the refresh output control line RC (i) continues to be Low
  • the potential of the CS line CSL (i) maintains the first level.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potential of the node MRY decreases.
  • the potential of the node PIX rises by a slight voltage ⁇ Vz from (L + ⁇ Vcs) due to the transfer of positive charge from the capacitor Cb1 to the capacitor Ca1 via the transistor N2.
  • the potential of the node MRY becomes the same potential (L + ⁇ Vcs + ⁇ Vz) as that of the node PIX.
  • the inversion potential Vr is low, the potential of the node MRY (L + ⁇ Vcs + ⁇ Vz) exceeds the inversion potential Vr.
  • the potential of the data transfer control line DT (i) becomes Low
  • the potential of the refresh output control line RC (i) remains Low
  • the potential of the CS line CSL (i) maintains the first level.
  • the transistor N2 is turned off, so that the data transfer unit TS1 performs a non-transfer operation, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold (L + ⁇ Vcs + ⁇ Vz).
  • the potential of the data transfer control line DT (i) is kept low, the potential of the refresh output control line RC (i) is kept low, and the potential of the CS line CSL (i) is at the second level. .
  • both the potentials of the node PIX and the node MRY are lowered by ⁇ Vcs.
  • the potentials of the node PIX and the node MRY are both (L + ⁇ Vz).
  • the potential (L + ⁇ Vz) of the node MRY is lower than the inversion potential Vr. Therefore, the inverted H level potential is supplied to the first drain / source terminal of the transistor N3.
  • the potential of the data transfer control line DT (i) is kept low, the potential of the refresh output control line RC (i) is High, and the potential of the CS line CSL (i) is Continue the second level.
  • the transistor N3 is turned on, and the refresh output controller RS2 supplies the output potential (H level) of the inverter circuit INV to the node PIX.
  • the potential of the data transfer control line DT (i) is kept low, the potential of the refresh output control line RC (i) is low, and the potential of the CS line CSL (i) is kept at the second level. . Thereby, the transistor N3 is turned off, and the node PIX and the inverter circuit INV are disconnected.
  • the potential of the data transfer control line DT (i) continues to be Low
  • the potential of the refresh output control line RC (i) continues to be Low
  • the potential of the CS line CSL (i) becomes the first level.
  • the potentials of node PIX and node MRY both rise by ⁇ Vcs.
  • the potential of the node PIX is (H + ⁇ Vcs)
  • the potential of the node MRY is (L + ⁇ Vcs + ⁇ Vz).
  • the potential of the data transfer control line DT (i) becomes High
  • the potential of the refresh output control line RC (i) continues to be Low
  • the potential of the CS line CSL (i) maintains the first level.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become High (approximately H level).
  • the potential of the node PIX in the refresh period T2 is High in the periods t21 to t22 and the periods t29 to t32, and is Low in the periods t23 to t28, and the potential of the node MRY is changed to the periods t21 to t25 and High during period t32, and Low during periods t26 to t31.
  • the potential of the counter electrode COM is driven so as to be inverted between High and Low every time the transistor N3 is turned on.
  • the potential of the CS line CSL (i) is changed between the first level and the second level.
  • the CS line CSL (i) supplies a second level potential lower than the first level at least while the refresh output control line RC (i) is High (that is, the transistor N3 is in an on state). Accordingly, the potential of the node MRY is corrected to be low while the transistor N3 is in the on state. Therefore, even when the inversion potential Vr of the inverter circuit INV is low, the pixel memory MR2 can perform the refresh operation normally. Therefore, according to the operation example shown in FIG. 12 of this embodiment, the range (lower limit side) of the inversion potential Vr in which the pixel memory can normally operate is expanded, and malfunction of the circuit due to variations in transistor characteristics is prevented. Can be prevented.
  • FIG. 13 is a signal diagram showing another operation of the pixel memory MR2 of the present embodiment.
  • FIG. 13 illustrates a case where the inversion potential is high, that is, a case where the capability of the P-channel transistor constituting the inverter circuit INV is high and the capability of the N-channel transistor is low.
  • the operation in the writing period T1i is the same as that shown in FIG.
  • the transistor N2 is turned off, so that the data transfer unit TS1 enters a non-transfer operation state, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold an L level potential.
  • the potential of the data transfer control line DT (i) is kept low, the potential of the refresh output control line RC (i) is kept low, and the potential of the CS line CSL (i) is higher than the first level. It becomes the second level (Vc2; H level).
  • ⁇ Vcs.
  • the potentials of node PIX and node MRY both rise from the L level by ⁇ Vcs.
  • the potential (L + ⁇ Vcs) of the node MRY is lower than the inversion potential Vr, the inverted H level potential is supplied to the first drain / source terminal of the transistor N3.
  • the potential of the data transfer control line DT (i) is kept Low, the potential of the refresh output control line RC (i) is High, and the potential of the CS line CSL (i) is Continue the second level.
  • the transistor N3 is turned on, and the refresh output controller RS2 supplies the output potential (H level) of the inverter circuit INV to the node PIX.
  • the potential of the data transfer control line DT (i) is kept low, the potential of the refresh output control line RC (i) is low, and the potential of the CS line CSL (i) is kept at the second level. . Thereby, the transistor N3 is turned off, and the node PIX and the inverter circuit INV are disconnected.
  • the potential of the data transfer control line DT (i) continues to be Low
  • the potential of the refresh output control line RC (i) continues to be Low
  • the potential of the CS line CSL (i) becomes the first level.
  • both the potentials of the node PIX and the node MRY are lowered by ⁇ Vcs.
  • the potential of the node PIX becomes (H ⁇ Vcs), and the potential of the node MRY becomes L level.
  • the potential of the data transfer control line DT (i) becomes High
  • the potential of the refresh output control line RC (i) continues to be Low
  • the potential of the CS line CSL (i) maintains the first level.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitors Ca1 and Cb1, and the potential of the node MRY increases.
  • the potential of the node PIX drops from (H ⁇ Vcs) by a slight voltage ⁇ Vz due to the transfer of positive charge from the capacitor Ca1 to the capacitor Cb1 via the transistor N2.
  • the potential of the node MRY becomes the same potential (H ⁇ Vcs ⁇ Vz) as that of the node PIX.
  • the inversion potential Vr is high, the potential of the node MRY (H ⁇ Vcs ⁇ Vz) is lower than the inversion potential Vr.
  • the potential of the data transfer control line DT (i) becomes Low
  • the potential of the refresh output control line RC (i) remains Low
  • the potential of the CS line CSL (i) maintains the first level.
  • the transistor N2 is turned off, so that the data transfer unit TS1 performs a non-transfer operation, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold (H ⁇ Vcs ⁇ Vz).
  • the potential of the data transfer control line DT (i) is kept low
  • the potential of the refresh output control line RC (i) is kept low
  • the potential of the CS line CSL (i) is at the second level.
  • the potentials of node PIX and node MRY both rise by ⁇ Vcs.
  • the potentials of the node PIX and the node MRY are both (H ⁇ Vz).
  • the potential (H ⁇ Vz) of the node MRY becomes higher than the inversion potential Vr.
  • the inverted L level potential is supplied to the first drain / source terminal of the transistor N3.
  • the potential of the data transfer control line DT (i) is kept low, the potential of the refresh output control line RC (i) is High, and the potential of the CS line CSL (i) is Continue the second level.
  • the transistor N3 is turned on, and the refresh output controller RS2 supplies the output potential (L level) of the inverter circuit INV to the node PIX.
  • the potential of the data transfer control line DT (i) is kept low, the potential of the refresh output control line RC (i) is low, and the potential of the CS line CSL (i) is kept at the second level. . Thereby, the transistor N3 is turned off, and the node PIX and the inverter circuit INV are disconnected.
  • the potential of the data transfer control line DT (i) continues to be Low
  • the potential of the refresh output control line RC (i) continues to be Low
  • the potential of the CS line CSL (i) becomes the first level.
  • both the potentials of the node PIX and the node MRY are lowered by ⁇ Vcs.
  • the potential of the node PIX becomes (L ⁇ Vcs)
  • the potential of the node MRY becomes (H ⁇ Vcs ⁇ Vz).
  • the potential of the data transfer control line DT (i) becomes High
  • the potential of the refresh output control line RC (i) continues to be Low
  • the potential of the CS line CSL (i) maintains the first level.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become Low (almost L level).
  • the potential of the node PIX in the refresh period T2 is Low in the periods t21 to t22 and the periods t29 to t32, and is High in the periods t23 to t28, and the potential of the node MRY is changed to the periods t21 to t25 and It becomes Low in the period t32 and becomes High in the period t26 to the period t31.
  • the potential of the CS line CSL (i) is changed between the first level and the second level.
  • the CS line CSL (i) supplies a second level potential higher than the first level while at least the refresh output control line RC (i) is High (that is, the transistor N3 is in an on state).
  • the potential of the node MRY is corrected to be high while the transistor N3 is on. Therefore, even when the inversion potential Vr of the inverter circuit INV is high, the pixel memory MR2 can perform the refresh operation normally. Therefore, according to the operation example shown in FIG. 13 of the present embodiment, the range (upper limit side) of the inversion potential Vr in which the pixel memory can normally operate is expanded, and malfunction of the circuit due to variation in transistor characteristics is prevented. Can be prevented.
  • the potential of the CS line CSL (i) is set to the first level during the writing period in the memory operation mode, and the first data holding unit DS1 and the second data Image data is written in the holding unit DS2.
  • the potential of the CS line CSL (i) is set to the second level at least during the refresh period of the memory operation mode during the period when the refresh output control line RC (i) is High (transistor N3 is on). Therefore, the potential of the node MRY can be corrected, and the range of the inversion potential Vr of the inverter circuit INV in which the pixel memory can operate normally can be expanded.
  • the potential of the CS line CSL (i) may be set to the second level during the refresh period in the memory operation mode, and may continue to be maintained at the second level.
  • FIG. 14 shows a circuit configuration of the pixel memory MR3 (memory circuit) according to the present embodiment.
  • the pixel memory MR3 includes a switch circuit SW1, a first data holding unit DS1, a data transfer unit TS1, a second data holding unit DS2, and a refresh output control unit RS3.
  • the refresh output control unit RS3 includes a transistor N3 and a transistor N4. The connection between the transistor N3 and the transistor N4 is different from that in the first embodiment.
  • the gate terminal of the transistor N3 is connected to the node MRY as the input part IN1 of the refresh output control unit RS3, and the first drain / source terminal of the transistor N3 is connected to the node PIX as the output part OUT1 of the refresh output control unit RS3.
  • the second drain / source terminal of the transistor N3 is connected to the first drain / source terminal of the transistor N4.
  • the gate terminal of the transistor N4 is connected to the refresh output control line RC (i), and the second drain / source terminal of the transistor N4 is connected to the source line SL (j).
  • connection positions of the transistor N3 and the transistor N4 may be interchanged with those in the above example, and the transistor N3 and the transistor N4 are located between the source line SL (j) and the output of the refresh output control unit RS3. Need only be connected in series to each other.
  • the pixel memory MR3 performs a refresh operation while inverting the polarity of the pixel data stored in the capacitor Cb1 in the memory operation mode.
  • FIG. 15 is a signal diagram showing the operation of the pixel memory MR3 of the present embodiment.
  • FIG. 15 illustrates a case where the threshold level Vt at which the transistor N3 is turned on is lower than the center potential of the H level and the L level.
  • the operation in the writing period T1i is the same as that shown in FIG.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the source line SL (j) becomes High
  • the potential of the data transfer control line DT (i) becomes Low
  • the refresh output control line RC The potential of (i) becomes Low
  • the potential of the CS line CSL (i) becomes the first level (Vc1; H level).
  • the transistor N2 is turned off, so that the data transfer unit TS1 enters a non-transfer operation state, and the node PIX and the node MRY are separated from each other. Nodes PIX and MRY both hold an H level potential.
  • the potential of the gate line GL (i) becomes High
  • the potential of the source line SL (j) continues High
  • the potential of the data transfer control line DT (i) continues Low
  • the refresh output control line The potential of RC (i) continues to be Low
  • the potential of CS line CSL (i) continues to the first level. Accordingly, the transistor N1 is turned on, so that the switch circuit SW1 is turned on, and the high potential (H level) is written to the node PIX from the source line SL (j) again.
  • the potential of the gate line GL (i) continues to be high, the potential of the source line SL (j) continues to be high, the potential of the data transfer control line DT (i) continues to be low, and refresh output is performed.
  • the potential of the control line RC (i) continues to be Low, and the potential of the CS line CSL (i) becomes a second level (Vc2; L level) lower than the first level.
  • ⁇ Vcs.
  • the potential of the node MRY falls from the H level by ⁇ Vcs.
  • the potential (H ⁇ Vcs) of the node MRY is higher than the threshold level Vt of the transistor N3. Note that since the transistor N1 is on, the potential of the node PIX remains at the H level.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the source line SL (j) continues High
  • the potential of the data transfer control line DT (i) continues Low
  • refresh output control is performed.
  • the potential of the line RC (i) continues to be Low
  • the potential of the CS line CSL (i) continues to the second level. Accordingly, the transistor N1 is turned off, so that the switch circuit SW1 is cut off, and the node PIX is disconnected from the source line SL (j) and maintains the H level.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is low, the potential of the data transfer control line DT (i) is kept low, and refresh output control is performed.
  • the potential of the line RC (i) continues to be Low, and the potential of the CS line CSL (i) continues to the second level.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, and the potential of the data transfer control line DT (i) is low.
  • the potential of the refresh output control line RC (i) becomes High, and the potential of the CS line CSL (i) maintains the second level.
  • the transistor N4 is turned on, and the refresh output controller RS3 performs the first operation.
  • the transistor N3 since the potential (H ⁇ Vcs) of the node MRY is higher than the threshold level Vt of the transistor N3, the transistor N3 is in the on state, so that the refresh output control unit RS3 becomes active and the transistor from the source line SL (j) A low potential (L level) is supplied to the node PIX via N3 and N4.
  • the source line SL (j) also serves as the supply source VS1 in FIG.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is kept low, and refresh output
  • the potential of the control line RC (i) becomes Low, and the potential of the CS line CSL (i) maintains the second level.
  • the transistor N4 is turned off, so that the refresh output control unit RS3 performs the second operation, and the node PIX is disconnected from the source line SL (j) and maintains the L level.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is kept low, and refresh output
  • the potential of the control line RC (i) remains low, and the potential of the CS line CSL (i) becomes the first level.
  • the potential of the node MRY returns to the H level.
  • the transistor N1 is in the off state, the potential of the node PIX also rises from the L level by ⁇ Vcs.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is High, and refresh output control is performed.
  • the potential of the line RC (i) continues to be Low, and the potential of the CS line CSL (i) continues to the first level.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state. At this time, charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potential of the node MRY decreases.
  • the potential of the node PIX rises from L + ⁇ Vcs by a slight voltage ⁇ Vz due to the transfer of positive charge from the capacitor Cb1 to the capacitor Ca1 via the transistor N2. Further, the potential of the node MRY becomes the same potential (L + ⁇ Vcs + ⁇ Vz) as that of the node PIX.
  • the threshold level Vt of the transistor N3 is low, the potential (L + ⁇ Vcs + ⁇ Vz) of the node MRY exceeds the threshold level Vt of the transistor N3.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is low, and refresh output control is performed.
  • the potential of the line RC (i) continues to be Low, and the potential of the CS line CSL (i) continues to the first level.
  • the transistor N2 is turned off, so that the data transfer unit TS1 performs a non-transfer operation, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold (L + ⁇ Vcs + ⁇ Vz).
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is high, the potential of the data transfer control line DT (i) is kept low, and refresh output control is performed.
  • the potential of the line RC (i) continues to be Low, and the potential of the CS line CSL (i) continues to the first level.
  • the potential of the gate line GL (i) becomes High
  • the potential of the source line SL (j) continues High
  • the potential of the data transfer control line DT (i) continues Low
  • refresh output control is performed.
  • the potential of the line RC (i) continues to be Low
  • the potential of the CS line CSL (i) continues to the first level. Accordingly, the transistor N1 is turned on, so that the switch circuit SW1 is turned on, and the H-level potential is written to the node PIX from the source line SL (j) again.
  • the potential of the gate line GL (i) continues to be High
  • the potential of the source line SL (j) continues to be High
  • the potential of the data transfer control line DT (i) continues to be Low
  • refresh output is performed.
  • the potential of the control line RC (i) remains low
  • the potential of the CS line CSL (i) becomes the second level.
  • the potential of the node MRY becomes (L + ⁇ Vz). Note that the potential (L + ⁇ Vz) of the node MRY in the period t53 is lower than the potential (L + ⁇ Vx) of the node MRY illustrated in FIG.
  • the potential (L + ⁇ Vz) of the node MRY in the period t53 is lower than the threshold level Vt. Accordingly, an off voltage is applied to the gate terminal of the transistor N3, so that the transistor N3 is turned off. Note that since the transistor N1 is on, the potential of the node PIX remains at the H level.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the source line SL (j) continues High
  • the potential of the data transfer control line DT (i) continues Low
  • refresh output control is performed.
  • the potential of the line RC (i) continues to be Low
  • the potential of the CS line CSL (i) continues to the second level. Accordingly, since the transistor N1 is turned off, the switch circuit SW1 is cut off, and the node PIX is disconnected from the source line SL (j) and maintains the H level.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is low, the potential of the data transfer control line DT (i) is kept low, and refresh output control is performed.
  • the potential of the line RC (i) continues to be Low, and the potential of the CS line CSL (i) continues to the second level.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, and the potential of the data transfer control line DT (i) is low.
  • the potential of the refresh output control line RC (i) becomes High, and the potential of the CS line CSL (i) maintains the second level.
  • the transistor N4 is turned on, so that the refresh output control unit RS3 is in a state of performing the first operation.
  • the potential (L + ⁇ Vz) of the node MRY is lower than the threshold level Vt of the transistor N3, the transistor N3 is in an off state. Therefore, the refresh output control unit RS3 becomes inactive and stops outputting. Accordingly, the node PIX remains at the H level.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is kept low, and refresh output
  • the potential of the control line RC (i) becomes Low, and the potential of the CS line CSL (i) maintains the second level.
  • the transistor N4 is turned off, so that the refresh output control unit RS3 performs the second operation, and the node PIX is disconnected from the source line SL (j) and maintains the H level.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is kept low, and refresh output
  • the potential of the control line RC (i) remains low, and the potential of the CS line CSL (i) becomes the first level.
  • the potential of the node MRY increases by ⁇ Vcs and becomes (L + ⁇ Vcs + ⁇ Vz).
  • the transistor N1 since the transistor N1 is in the off state, the potential of the node PIX is increased from the H level by ⁇ Vcs.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is High, and refresh output control is performed.
  • the potential of the line RC (i) continues to be Low, and the potential of the CS line CSL (i) continues to the first level.
  • the transistor N2 is turned on, so that the data transfer unit TS1 enters a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become High (approximately H level).
  • the potential of the node PIX is High in the periods t41 to t45 and the periods t52 to t59, and is Low in the periods t46 to t51, and the potential of the node MRY is in the periods t41 to t48. Further, the signal becomes High during the period t59 and becomes Low during the period t49 to the period t58.
  • FIG. 16 is a signal diagram showing the operation of the pixel memory MR3 of the present embodiment.
  • FIG. 16 illustrates a case where the threshold level Vt at which the transistor N3 is turned on is higher than the center potentials of the H level and the L level.
  • the operation in the writing period T1i is the same as that shown in FIG.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the source line SL (j) becomes Low
  • the potential of the data transfer control line DT (i) becomes Low
  • the refresh output control line RC The potential of (i) becomes Low
  • the potential of the CS line CSL (i) becomes the first level (Vc1; L level).
  • the transistor N2 is turned off, so that the data transfer unit TS1 enters a non-transfer operation state, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold an L level potential.
  • the potential of the gate line GL (i) is maintained low, the potential of the source line SL (j) is high, the potential of the data transfer control line DT (i) is maintained low, and the refresh output control line
  • the potential of RC (i) is maintained low, and the potential of the CS line CSL (i) is maintained at the first level.
  • the potential of the gate line GL (i) becomes High
  • the potential of the source line SL (j) continues High
  • the potential of the data transfer control line DT (i) continues Low
  • the refresh output control line The potential of RC (i) continues to be Low
  • the potential of CS line CSL (i) continues to the first level. Accordingly, the transistor N1 is turned on, so that the switch circuit SW1 is turned on, and the high potential (H level) is written from the source line SL (j) to the node PIX.
  • the potential of the gate line GL (i) continues to be high, the potential of the source line SL (j) continues to be high, the potential of the data transfer control line DT (i) continues to be low, and refresh output is performed.
  • the potential of the control line RC (i) continues to be Low, and the potential of the CS line CSL (i) becomes the second level (Vc2; H level) higher than the first level.
  • ⁇ Vcs.
  • the potential of the node MRY rises from the L level by ⁇ Vcs.
  • the potential (L + ⁇ Vcs) of the node MRY is lower than the threshold level Vt of the transistor N3. Note that since the transistor N1 is on, the potential of the node PIX remains at the H level.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the source line SL (j) continues High
  • the potential of the data transfer control line DT (i) continues Low
  • refresh output control is performed.
  • the potential of the line RC (i) continues to be Low
  • the potential of the CS line CSL (i) continues to the second level. Accordingly, the transistor N1 is turned off, so that the switch circuit SW1 is cut off, and the node PIX is disconnected from the source line SL (j) and maintains the H level.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is low, the potential of the data transfer control line DT (i) is kept low, and refresh output control is performed.
  • the potential of the line RC (i) continues to be Low, and the potential of the CS line CSL (i) continues to the second level.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, and the potential of the data transfer control line DT (i) is low.
  • the potential of the refresh output control line RC (i) becomes High, and the potential of the CS line CSL (i) maintains the second level.
  • the transistor N4 is turned on, and the refresh output controller RS3 performs the first operation.
  • the transistor N3 since the potential (L + ⁇ Vcs) of the node MRY is lower than the threshold level Vt of the transistor N3, the transistor N3 is in the off state, so that the refresh output control unit RS3 is inactive, and the node PIX and the source line SL (j) Are separated from each other.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is kept low, and refresh output
  • the potential of the control line RC (i) becomes Low, and the potential of the CS line CSL (i) maintains the second level.
  • the transistor N4 is turned off, so that the refresh output control unit RS3 performs the second operation, and the node PIX is disconnected from the source line SL (j) and maintains the H level.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is kept low, and refresh output
  • the potential of the control line RC (i) remains low, and the potential of the CS line CSL (i) becomes the first level.
  • the potential of the node MRY returns to the L level.
  • the transistor N1 is in the off state, the potential of the node PIX decreases from the H level by ⁇ Vcs.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is High, and refresh output control is performed.
  • the potential of the line RC (i) continues to be Low, and the potential of the CS line CSL (i) continues to the first level.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state. At this time, charge movement occurs between the capacitors Ca1 and Cb1, and the potential of the node MRY increases.
  • the potential of the node PIX decreases from H ⁇ Vcs by a slight voltage ⁇ Vz due to the transfer of positive charges from the capacitor Ca1 to the capacitor Cb1 via the transistor N2. Further, the potential of the node MRY becomes the same potential (H ⁇ Vcs ⁇ Vz) as that of the node PIX.
  • the threshold level Vt of the transistor N3 is high, the potential of the node MRY (H ⁇ Vcs ⁇ Vz) falls below the threshold level Vt of the transistor N3.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is low, and refresh output control is performed.
  • the potential of the line RC (i) continues to be Low, and the potential of the CS line CSL (i) continues to the first level.
  • the transistor N2 is turned off, so that the data transfer unit TS1 performs a non-transfer operation, and the node PIX and the node MRY are separated from each other.
  • the node PIX and the node MRY both hold (H ⁇ Vcs ⁇ Vz).
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is high, the potential of the data transfer control line DT (i) is kept low, and refresh output control is performed.
  • the potential of the line RC (i) continues to be Low, and the potential of the CS line CSL (i) continues to the first level.
  • the potential of the gate line GL (i) becomes High
  • the potential of the source line SL (j) continues High
  • the potential of the data transfer control line DT (i) continues Low
  • refresh output control is performed.
  • the potential of the line RC (i) continues to be Low
  • the potential of the CS line CSL (i) continues to the first level. Accordingly, the transistor N1 is turned on, so that the switch circuit SW1 is turned on, and the H-level potential is written to the node PIX from the source line SL (j) again.
  • the potential of the gate line GL (i) continues to be High
  • the potential of the source line SL (j) continues to be High
  • the potential of the data transfer control line DT (i) continues to be Low
  • refresh output is performed.
  • the potential of the control line RC (i) remains low
  • the potential of the CS line CSL (i) becomes the second level.
  • the potential of the node MRY becomes H ⁇ Vz. Note that ⁇ Vz is smaller than ⁇ Vx shown in FIG. Accordingly, the potential (H ⁇ Vz) of the node MRY in the period t53 is higher than the potential (H ⁇ Vx) of the node MRY illustrated in FIG.
  • the potential (H ⁇ Vz) of the node MRY in the period t53 becomes higher than the threshold level Vt. Accordingly, an on-voltage is applied to the gate terminal of the transistor N3, so that the transistor N3 is turned on. Note that since the transistor N1 is on, the potential of the node PIX remains at the H level.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the source line SL (j) continues High
  • the potential of the data transfer control line DT (i) continues Low
  • refresh output control is performed.
  • the potential of the line RC (i) continues to be Low
  • the potential of the CS line CSL (i) continues to the second level. Accordingly, since the transistor N1 is turned off, the switch circuit SW1 is cut off, and the node PIX is disconnected from the source line SL (j) and maintains the H level.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is low, the potential of the data transfer control line DT (i) is kept low, and refresh output control is performed.
  • the potential of the line RC (i) continues to be Low, and the potential of the CS line CSL (i) continues to the second level.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, and the potential of the data transfer control line DT (i) is low.
  • the potential of the refresh output control line RC (i) becomes High, and the potential of the CS line CSL (i) maintains the second level.
  • the transistor N4 is turned on, so that the refresh output control unit RS3 is in a state of performing the first operation.
  • the potential (H ⁇ Vz) of the node MRY is higher than the threshold level Vt of the transistor N3, the transistor N3 is in the on state. Therefore, the refresh output control unit RS3 becomes active, and the low potential (L level) is supplied from the source line SL (j) to the node PIX via the transistors N3 and N4.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is kept low, and refresh output
  • the potential of the control line RC (i) becomes Low, and the potential of the CS line CSL (i) maintains the second level.
  • the transistor N4 is turned off, so that the refresh output control unit RS3 performs a second operation, and the node PIX is disconnected from the source line SL (j) and maintains the L level.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is kept low, and refresh output
  • the potential of the control line RC (i) remains low, and the potential of the CS line CSL (i) becomes the first level.
  • the potential of the node MRY decreases by ⁇ Vcs, and becomes H ⁇ Vcs ⁇ Vz.
  • the transistor N1 is in the off state, the potential of the node PIX decreases from the L level by ⁇ Vcs.
  • the potential of the gate line GL (i) is kept low, the potential of the source line SL (j) is kept low, the potential of the data transfer control line DT (i) is High, and refresh output control is performed.
  • the potential of the line RC (i) continues to be Low, and the potential of the CS line CSL (i) continues to the first level.
  • the transistor N2 is turned on, so that the data transfer unit TS1 enters a transfer operation state. At this time, charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become Low (almost L level).
  • the potential of the node PIX is Low in the periods t40 to t41 and the periods t56 to t59, and is High in the periods t42 to t55, and the potential of the node MRY is in the periods t40 to t48. In addition, it becomes Low in the period t59 and becomes High in the period t49 to the period t58.
  • the same operation as that of the first embodiment can be performed. Therefore, according to the operation example shown in FIG. 15 and FIG. 16 of this embodiment, the threshold range of the transistor N3 in which the pixel memory can operate normally is expanded, and malfunction of the circuit due to variations in transistor characteristics is prevented. Can be prevented.
  • a liquid crystal display device includes a data signal line, a scanning signal line, a storage capacitor line, a data transfer line, and a pixel electrode, and is refreshed in a data holding period after writing of the data signal potential
  • a memory-type liquid crystal display device that operates, wherein a control terminal is connected to the scanning signal line, one conduction terminal is connected to the data signal line, and the other conduction terminal is connected to the pixel electrode.
  • One transistor a second transistor having a control terminal connected to the data transfer line, one conduction terminal connected to the pixel electrode, a holding electrode connected to the other conduction terminal of the second transistor, and an input
  • a refresh output control unit having a portion connected to the storage electrode and an output unit connected to the pixel electrode, and a storage capacitor formed between the storage electrode and the storage capacitor line.
  • the potential of the holding electrode is changed through the holding capacitor by changing the potential level of the holding capacitor wiring signal supplied to the holding capacitor wiring, and the refresh output control unit The potential of the pixel electrode is controlled based on the changed potential of the holding electrode input to the input unit.
  • the potential of the holding electrode can be pushed up (or pushed down) by changing the potential level of the holding capacitor wiring signal in the data holding period.
  • the output signal of the refresh output controller supplied to the pixel electrode can be adjusted to an appropriate potential level, so that malfunction of the pixel memory due to variations in transistor characteristics can be prevented.
  • the liquid crystal display device further includes a refresh line connected to the refresh output control unit, and the refresh output control unit outputs an output signal of the refresh output control unit when the refresh line is active. Is output to the pixel electrode and the potential of the storage capacitor wiring signal is set to the first level in the period in which the data signal potential is written, and in the data retention period, the retention is performed at least while the refresh line is active. A structure in which the potential of the capacitor wiring signal is set to the second level can also be employed.
  • the refresh line in the data retention period, the refresh line is activated after the potential of the retention capacitor line signal is changed from the first level to the second level, and the retention is performed after the refresh line is deactivated.
  • a configuration in which the potential of the capacitor wiring signal is changed from the second level to the first level can also be employed.
  • the potential of the holding capacitor wiring signal is changed from the first level to the second level between the time when the data transfer line is deactivated and the time when the refresh line is activated.
  • the potential of the storage capacitor wiring signal may be changed from the second level to the first level between the time when the refresh line is deactivated and the time when the data transfer line is activated.
  • the refresh output control unit has a control terminal connected to the input unit, one conduction terminal connected to the data transfer line, and a control terminal connected to the refresh line.
  • the fourth transistor can be configured to include one conductive terminal connected to the other conductive terminal of the third transistor and the other conductive terminal connected to the output unit.
  • the first level is set to the high level (H)
  • the second level is set to the low level (L)
  • a high level data signal is written during the data writing period
  • the data transfer line is deactivated.
  • the potential of the storage capacitor wiring signal is changed from the first level (H) to the second level (L) between the time when the refresh line is activated and the time when the refresh line is activated, and the data transfer line is activated after the refresh line is deactivated.
  • the potential of the storage capacitor wiring signal is changed from the second level (L) to the first level (H) (see FIG. 9).
  • the potential of the storage electrode connected to the input unit is changed by changing the potential of the storage capacitor wiring signal from the first level (H) to the second level (L). Can be reduced to a voltage for turning off the third transistor (see period t10 in FIG. 9).
  • the pixel electrode is not electrically connected to the data transfer line via the third transistor. (H) can be maintained. Therefore, malfunction of the pixel memory can be prevented.
  • the refresh output control unit includes an inverter circuit having an input terminal connected to the input unit, a control terminal connected to the refresh line, and one conduction terminal connected to the output terminal of the inverter circuit.
  • the other conduction terminal can be configured to include a third transistor connected to the output unit.
  • the refresh output control unit when the refresh line is active, the refresh output control unit outputs a potential obtained by inverting the potential level of the holding electrode input to the input unit from the output unit to the pixel. It can also be set as the structure output to an electrode.
  • the refresh output control unit includes a third transistor having a control terminal connected to the input unit, one conduction terminal connected to the output unit, and a control terminal connected to the refresh line.
  • a fourth transistor having one conduction terminal connected to the other conduction terminal of the third transistor and the other conduction terminal connected to the data signal line may be employed.
  • a first active period and a second active period are alternately provided in the refresh line, and an inactive period is provided between the active periods, and the refresh line is provided in the first active period.
  • the refresh line is in the second active period, the third transistor is turned off to the holding electrode while the on-voltage for turning on the third transistor is supplied to the holding electrode. It is also possible to employ a configuration in which an off-voltage is supplied.
  • the storage capacitor wiring signal when a high-level data signal potential is written to the pixel electrode during a period in which the data signal potential is written, the storage capacitor wiring signal has the first level at the high level and the second level.
  • the level is set to the low level and the potential of the pixel electrode before the refresh line becomes active is the low level, the storage capacitor wiring signal is changed from the first level to the second level.
  • the potential of the holding electrode may be lowered so as to be lower than the inversion potential of the inverter circuit.
  • the storage capacitor wiring signal in the case where a low level data signal potential is written to the pixel electrode during a period in which the data signal potential is written, the storage capacitor wiring signal has the first level at the low level and the second level.
  • the level is set to the high level and the potential of the pixel electrode before the refresh line becomes active is the high level, the storage capacitor wiring signal is changed from the first level to the second level.
  • the potential of the holding electrode can be raised so as to be higher than the inversion potential of the inverter circuit.
  • the storage capacitor formed between the storage electrode and the storage capacitor line is used as a first storage capacitor, and the second storage capacitor formed between the pixel electrode and the storage capacitor line. It can also be set as the structure provided with.
  • a driving method of a liquid crystal display device includes a data signal line, a scanning signal line, a storage capacitor line, a data transfer line, a refresh line, and a pixel electrode, and writing a data signal potential
  • a driving method of a memory type liquid crystal display device that performs a refresh operation in a later data holding period, wherein a control terminal is connected to the scanning signal line, one conduction terminal is connected to the data signal line, and the other conduction
  • a first transistor having a terminal connected to the pixel electrode, a control terminal connected to the data transfer line, one conduction terminal connected to the pixel electrode, and the other conduction of the second transistor.
  • the present invention can be suitably used for a mobile phone display or the like.

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Abstract

　メモリ型の液晶表示装置は、トランジスタ（Ｎ１・Ｎ２）と、保持電極（ＭＲＹ）とリフレッシュ出力制御部（ＲＳ１）と、容量（Ｃｂ１）とを備える。データ保持期間では、ＣＳライン（ＣＳＬ（ｉ））に供給する保持容量配線信号の電位レベルを変化させることによって、容量（Ｃｂ１）を介して保持電極（ＭＲＹ）の電位を変化させる。リフレッシュ出力制御部（ＲＳ１）は、入力部（ＩＮ１）に入力される上記変化後の保持電極（ＭＲＹ）の電位に基づいて、画素電極（ＰＩＸ）の電位を制御する。

Description

液晶表示装置およびその駆動方法
　本発明は、メモリ型の液晶表示装置に関する。
　画素メモリを備えた液晶表示装置（メモリ型の液晶表示装置）では、一旦、画素に書き込まれた画像データを保持して、該画像データの極性を反転させながらリフレッシュ動作を行って表示（メモリ動作モード）を行う。多色（多階調）表示を行う通常動作（通常動作モード、多色表示モード）においては、データ信号線を通して１フレームごとに画素に新しい画像データを書き込む一方、メモリ動作モードにおいては、メモリ回路（画素メモリ）に保持した画像データを用いることから、リフレッシュ動作を行っている間（静止画表示期間）はデータ信号線に書き換え用の画像データを供給する必要がない。
　従って、メモリ動作モードにおいては、データ信号線（場合によっては走査信号線も）を駆動する回路の動作を停止させることが可能であるので消費電力を削減することが可能であるし、大きな容量を有するデータ信号線の充放電回数の削減や、メモリ動作期間に対応する画像データをコントローラに伝送せずに済むことによる、消費電力の低減も可能である。そのため、メモリ動作モードは、携帯電話の待ち受け画面表示などの低消費電力化の要求が強い静止画の画像表示によく用いられる。
　特許文献１は、画素内にインバータ回路と、薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと称す）からなる２つのスイッチ素子とを備えるメモリ型の液晶表示装置を開示している。
日本国公開特許公報「特開２００２－２２９５３２号公報（２００２年８月１６日公開）」
　しかしながら、上記従来のメモリ型の液晶表示装置では、スイッチ素子のトランジスタ特性に起因して、画素メモリ回路の誤作動が生じるという問題がある。この問題について、以下に説明する。
　図１７は、従来のメモリ型の液晶表示装置における画素１００の構成を示す回路図である。画素１００に対して、信号線１０１、走査線１０２、および２つのメモリ制御信号線１０３・１０４が接続されている。画素１００は、ＴＦＴからなる第１のスイッチ素子１０５、第２のスイッチ素子１０６、および第３のスイッチ素子１０７と、第１の容量素子１０８、および第２の容量素子１０９と、液晶層１１０と、インバータ回路１１１とを備える。液晶層１１０は、画素電極１１２と対向電極１１３とに挟まれている。インバータ回路１１１は、入力端子１１４と出力端子１１５とに接続されている。第１の容量素子１０８の容量は、第２の容量素子１０９の容量よりも大きい。このメモリ型の液晶表示装置は、メモリ動作モードにおいて、第２の容量素子１０９に記憶された画素データの極性を反転させながらリフレッシュ動作を行う。
　図１８は、図１７に示す画素メモリのメモリ動作モードにおける動作を示す信号図である。静止画書き込みフレームにおいて、各画素に２値の画像データ（Ｈｉｇｈ（Ｈ）またはＬｏｗ（Ｌ））が書き込まれる。その後の静止画表示期間においては、画素電極１１２および対向電極１１３の極性（Ｈ、Ｌ）を反転させながらリフレッシュ動作を行い、静止画を表示し続ける。
　静止画書き込みフレームの直後に、画素電極１１２の電位がＨ、入力端子１１４の電位がＨ、対向電極１１３の電位がＬであるとする。このとき、インバータ回路１１１によって、入力端子１１４の電位がＨの時は出力端子１１５の電位はＬに、入力端子１１４の電位がＬの時は出力端子１１５の電位はＨになる。
　メモリ動作モードにおいて画素メモリが理想的に動作した場合について、以下に説明する。時刻ｔｐ１に第３のスイッチ素子１０７をオンにし、画素電極１１２の電位が出力端子１１５の電位Ｌと同じになる。それと同時に、対向電極１１３の電位を反転させＨにする。次に、時刻ｔｐ２に第３のスイッチ素子１０７をオフにする。その後、時刻ｔｐ３に第２のスイッチ素子１０６をオンにし、画素電極１１２の電位Ｌを入力端子１１４に書き込む。これにより、入力端子１１４の電位がＬになる。その後、時刻ｔｐ４に第２のスイッチ素子１０６をオフにする。画素メモリは、このリフレッシュ動作を繰り返し、静止画像を表示する。
　上記では理想的な動作を説明したが、実際には、第２のスイッチ素子１０６をオンにして画素電極１１２の電位を入力端子１１４に書き込む際に、第１の容量素子１０８および第２の容量素子１０９に起因して、入力端子１１４の電位に理想からのずれが生じる。
　図１９の（ａ）は、第１の容量素子１０８と第２の容量素子１０９とを簡略なモデルで示す図である。図１９の（ａ）では、第１の容量素子１０８と第２の容量素子１０９とを接続する第２のスイッチ素子１０６はオフになっている。第１の容量素子１０８および第２の容量素子１０９の他方は、保持容量配線ＣＳ（電位は例えば０Ｖ）に接続されている。この状態で、第１の容量素子１０８の容量をＣ１、第１の容量素子１０８の電荷をＱ１、第２の容量素子１０９の容量をＣ２、第２の容量素子１０９の電荷をＱ２、画素電極１１２の電位をＶ１、入力端子１１４の電位をＶ２とする。これらは、次式に示す関係を有する。
Ｑ１＝Ｃ１×Ｖ１　　　…（１）
Ｑ２＝Ｃ２×Ｖ２　　　…（２）
　図１９の（ｂ）は、図１９の（ａ）の第２スイッチ素子１０６をオンにした状態を示す図であり、図１９の（ｃ）は、図１９の（ｂ）に示す２つの容量素子を１つの合成容量素子１２０として示した図である。合成容量素子１２０の容量をＣとし、合成容量素子１２０の電荷をＱとする。第２スイッチ素子１０６をオンにした結果の画素電極１１２の電位（＝入力端子１１４の電位）をＶｘとする。これらは、次式に示す関係を有する。
Ｑ＝Ｃ×Ｖｘ　　　　…（３）
Ｃ＝Ｃ１＋Ｃ２　　　…（４）
また、第２スイッチ素子１０６をオンにする前後で、全電荷量は保存される。
Ｑ＝Ｑ１＋Ｑ２　　　…（５）
ここで、式（１）～（５）から、Ｖｘは、次式のようになる。
Ｖｘ＝（Ｃ１／（Ｃ１＋Ｃ２））Ｖ１＋（Ｃ２／（Ｃ１＋Ｃ２））Ｖ２　　　…（６）
　すなわち、第２スイッチ素子１０６をオンにした後の画素電極１１２の電位（入力端子１１４の電位）Ｖｘは、第１の容量素子１０８の容量をＣ１と、第２の容量素子１０９の容量をＣ２との比に応じて決まる。
　例えば、Ｃ１＝３００ｆＦ、Ｃ２＝５０ｆＦの場合について考える。第２スイッチ素子１０６をオンにする前、Ｖ１＝０Ｖ、Ｖ２＝５Ｖとすると、第２スイッチ素子１０６をオンにした後には、Ｖｘ＝０．７１Ｖとなる。また、第２スイッチ素子１０６をオンにする前、Ｖ１＝５Ｖ、Ｖ２＝０Ｖとすると、第２スイッチ素子１０６をオンにした後には、Ｖｘ＝４．２９Ｖとなる。
　すなわち、第２スイッチ素子１０６をオンにして画素電極１１２の電位Ｖ１を入力端子１１４に書き込んだとしても、実際には、入力端子１１４の電位Ｖｘは、Ｖ１からＶ２側にシフトした値になる。容量Ｃ１が容量Ｃ２に比べて大きければ、このシフト量は小さくなるが、シフト量を０にすることはできない。なお、他にも液晶容量および配線容量等があるが、ここでは省略している。そして、この電位のシフトによって、問題が生じる場合がある。
　図２０は、図１７のインバータ回路１１１の等価回路を示す回路図である。インバータ回路１１１は、Ｐチャネル（Ｐｃｈ）トランジスタ１２１と、Ｎチャネル（Ｎｃｈ）トランジスタ１２２と、Ｈレベル電源配線１２３と、Ｌレベル電源配線１２４とから構成される。インバータ回路１１１は、入力端子１１４の電位が所定の電位（反転電位）より小さければ、Ｈレベル電源配線１２３の電位Ｈを出力端子１１５の電位として出力する。インバータ回路１１１は、入力端子１１４の電位が反転電位より大きければ、Ｌレベル電源配線１２４の電位Ｌを出力端子１１５の電位として出力する。そして、インバータ回路１１１の反転電位の値は、Ｐチャネルトランジスタ１２１およびＮチャネルトランジスタ１２２の特性に依存しており、必ずしもＨレベルとＬレベルのセンター（真ん中）にはならない。
　図２１は、インバータ回路１１１の特性のばらつきを示す表である。Ｐチャネルトランジスタ１２１の能力が高い（オン電流が大きいまたは閾値電圧が小さい）場合、または、Ｎチャネルトランジスタ１２２の能力が低い（オン電流が小さいまたは閾値電圧が大きい）場合、インバータ回路１１１の反転電位は、ＨレベルとＬレベルのセンター電位よりＨレベル側になる。このとき、入力端子１１４への入力電位としてＨ入力を与えたつもりでも、上記で説明した電位のシフトによって、Ｈ入力＜反転電位となってしまうと、出力端子１１５の出力電位はＨレベルとなる。よって、インバータ回路１１１は所望の反転動作を行っていないことになる。
　また、Ｐチャネルトランジスタ１２１の能力が低い（オン電流が小さいまたは閾値電圧が大きい）場合、または、Ｎチャネルトランジスタ１２２の能力が高い（オン電流が大きいまたは閾値電圧が小さい）場合、インバータ回路１１１の反転電位は、ＨレベルとＬレベルのセンター電位よりＬレベル側になる。このとき同様に、入力端子１１４への入力電位としてＬ入力を与えたつもりでも、上記の電位のシフトによって、Ｌ入力＞反転電位となってしまうと、出力端子１１５の出力電位はＬレベルとなる。よって、インバータ回路１１１は所望の反転動作を行っていないことになる。
　図１８を参照し、容量比（Ｃ１／Ｃ２）による入力電位のシフトと、インバータ回路１１１の特性とを考慮した、メモリ動作モードにおける実際の画素メモリの動作例について説明する。
　図１８に示す実際の動作例１について説明する。動作例１では、インバータ回路１１１の反転電位ＶｒはＨレベルとＬレベルとのセンター電位であるとする。時刻ｔｐ３において第２のスイッチ素子１０６をオンにし、画素電極１１２の電位Ｌを入力端子１１４に書き込む。ただし、入力端子１１４の電位（および画素電極１１２の電位）は、第１の容量素子１０８と第２の容量素子１０９との容量の比によって電位Ｌから上側にシフトする。図１８に示す矢印は、ＨレベルまたはＬレベルからのシフト方向を表す。時刻ｔｐ３以後の入力端子１１４の電位は、上側にシフトしたものの、反転電位Ｖｒよりは低い。そのため、時刻ｔｐ３以後の出力端子１１５の電位は、Ｈレベルとなる。よって、その後の時刻ｔｐ５～時刻ｔｐ６の間に、第３のスイッチ素子１０７のオンにより、画素電極１１２の電位は出力端子１１５の電位と同じＨレベルになる。
　この後、時刻ｔｐ７において第２のスイッチ素子１０６をオンにし、画素電極１１２の電位Ｈを入力端子１１４に書き込む。このとき、入力端子１１４の電位（および画素電極１１２の電位）は、第１の容量素子１０８と第２の容量素子１０９との容量の比によって電位Ｈから下側にシフトする。時刻ｔｐ７以後の入力端子１１４の電位は、下側にシフトしたものの、反転電位Ｖｒよりは高い。そのため、時刻ｔｐ７以後の出力端子１１５の電位は、Ｌレベルとなる。実際の動作例１では、入力端子１１４の電位がＨレベルまたはＬレベルからシフトするものの、反転電位Ｖｒを超える程ではないので、画素メモリのリフレッシュ動作は正常に行われる。
　次に、図１８に示す実際の動作例２について説明する。動作例２では、インバータ回路１１１の反転電位Ｖｒは、ＨレベルとＬレベルとのセンター電位より低いとする。時刻ｔｐ３において第２のスイッチ素子１０６をオンにし、画素電極１１２の電位Ｌを入力端子１１４に書き込む。ただし、動作例１と同様に、入力端子１１４の電位（および画素電極１１２の電位）は、第１の容量素子１０８と第２の容量素子１０９との容量の比によって電位Ｌから上側にシフトする。動作例２では、反転電位Ｖｒが、ＨレベルとＬレベルとのセンター電位より低いため、時刻ｔｐ３以後の入力端子１１４の電位は、反転電位Ｖｒより上側にシフトしている。そのため、時刻ｔｐ３以後、インバータ回路１１１は、出力端子１１５にＬレベルの電位を出力する。よって、時刻ｔｐ３以後、出力端子１１５の電位が理想的な動作と異なり、インバータ回路１１１が所望の反転動作をしていない。その後の時刻ｔｐ５に、第３のスイッチ素子１０７がオンになり、画素電極１１２の電位は出力端子１１５の電位と同じＬレベルになる。これにより、対向電極１１３の電位の反転周期と、画素電極１１２の電位の反転周期とがずれてしまう。そのため、画素メモリが正常に画素データを表示することができなくなる。
　次に、図１８に示す実際の動作例３について説明する。動作例３では、インバータ回路１１１の反転電位Ｖｒは、ＨレベルとＬレベルとのセンター電位より高いとする。時刻ｔｐ３において第２のスイッチ素子１０６をオンにし、画素電極１１２の電位Ｌを入力端子１１４に書き込む。ただし、動作例１と同様に、入力端子１１４の電位（および画素電極１１２の電位）は、第１の容量素子１０８と第２の容量素子１０９との容量の比によって電位Ｌから上側にシフトする。動作例３では、反転電位Ｖｒが、ＨレベルとＬレベルとのセンター電位より高いため、時刻ｔｐ３以後の入力端子１１４の電位は、反転電位Ｖｒより低い。そのため、時刻ｔｐ３以後、インバータ回路１１１は、出力端子１１５にＨレベルの電位を出力する。その後の時刻ｔｐ５に、第３のスイッチ素子１０７がオンになり、画素電極１１２の電位は出力端子１１５の電位と同じＨレベルになる。
　この後、時刻ｔｐ７において第２のスイッチ素子１０６をオンにし、画素電極１１２の電位Ｈを入力端子１１４に書き込む。このとき、入力端子１１４の電位（および画素電極１１２の電位）は、第１の容量素子１０８と第２の容量素子１０９との容量の比によって電位Ｈから下側にシフトする。動作例３では、反転電位Ｖｒが、ＨレベルとＬレベルとのセンター電位より高いため、時刻ｔｐ７以後の入力端子１１４の電位は、反転電位Ｖｒより下側にシフトしている。そのため、引き続き時刻ｔｐ７以後も、インバータ回路１１１は、出力端子１１５にＨレベルの電位を出力する。よって、時刻ｔｐ７以後、出力端子１１５の電位が理想的な動作と異なり、インバータ回路１１１が所望の反転動作をしていない。その後の時刻ｔｐ９に、第３のスイッチ素子１０７がオンになり、画素電極１１２の電位は出力端子１１５の電位と同じＨレベルになる。これにより、対向電極１１３の電位の反転周期と、画素電極１１２の電位の反転周期とがずれてしまう。そのため、画素メモリが正常に画素データを表示することができなくなる。
　メモリ型の液晶表示装置の製造プロセスに起因して、製造された画素メモリのトランジスタ特性は、ある程度の幅をもって分布する（ばらつきがある）。また、実際の動作においては、２つの容量素子の容量の比に応じて、リフレッシュ出力制御部（図１７ではインバータ回路１１１）の入力端子の電位はＨレベルまたはＬレベルからシフトする。そのため、画素メモリのトランジスタ特性によっては、トランジスタの動作が不安定になり、画素メモリが誤動作を起こす可能性がある。
　本発明では、上記問題点に鑑み、メモリ型の液晶表示装置において、トランジスタ特性にばらつきが生じた場合においても、画素メモリの誤動作を防止することができる構成を提案する。
　本発明の液晶表示装置は、上記課題を解決するために、
　データ信号線と、走査信号線と、保持容量配線と、データ転送線と、画素電極とを備え、データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、
　制御端子が上記走査信号線に接続され、一方の導通端子が上記データ信号線に接続され、他方の導通端子が上記画素電極に接続された第１トランジスタと、
　制御端子が上記データ転送線に接続され、一方の導通端子が上記画素電極に接続された第２トランジスタと、
　上記第２トランジスタの他方の導通端子に接続された保持電極と、
　入力部が上記保持電極に接続され、出力部が上記画素電極に接続されたリフレッシュ出力制御部と、
　上記保持電極と上記保持容量配線との間に形成された保持容量と、を備え、
　上記データ保持期間では、上記保持容量配線に供給する保持容量配線信号の電位レベルを変化させることによって、上記保持容量を介して上記保持電極の電位を変化させ、
　上記リフレッシュ出力制御部は、上記入力部に入力される上記変化後の保持電極の電位に基づいて、上記画素電極の電位を制御することを特徴とする。
　上記の構成によれば、データ保持期間において、保持容量配線信号の電位レベルを変化させることによって保持電極の電位を突き上げる（あるいは突き下げる）ことができる。これにより、画素電極に供給されるリフレッシュ出力制御部の出力信号を適正な電位レベルに調整することができるため、トランジスタ特性のばらつきに起因する画素メモリの誤動作を防止することができる。
　本発明の液晶表示装置の駆動方法は、上記課題を解決するために、
　データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極とを備え、データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置の駆動方法であって、
　制御端子が上記走査信号線に接続され、一方の導通端子が上記データ信号線に接続され、他方の導通端子が上記画素電極に接続された第１トランジスタと、
　制御端子が上記データ転送線に接続され、一方の導通端子が上記画素電極に接続された第２トランジスタと、
　上記第２トランジスタの他方の導通端子に接続された保持電極と、
　入力部が上記保持電極に接続され、出力部が上記画素電極に接続されたリフレッシュ出力制御部と、
　上記保持電極と上記保持容量配線との間に形成された保持容量と、を備え、
　上記データ信号電位の書き込み期間では、上記データ転送線をアクティブにしておき、上記各データ信号線にデータ信号電位を出力しながら上記各走査信号線を順次選択する一方、
　上記データ保持期間では、上記保持容量配線に供給する保持容量配線信号の電位レベルを変化させることによって、上記保持容量を介して上記保持電極の電位を変化させ、
　上記リフレッシュ出力制御部が、上記入力部に入力される上記変化後の保持電極の電位に基づいて、上記画素電極の電位を制御することによって、上記リフレッシュ動作を行うことを特徴とする。
　上記構成によれば、上記液晶表示装置と同様に効果を得ることができる。
　以上のように、本発明の液晶表示装置および液晶表示装置の駆動方法は、上記データ保持期間では、上記保持容量配線に供給する保持容量配線信号の電位レベルを変化させることによって、上記保持容量を介して上記保持電極の電位を変化させ、上記リフレッシュ出力制御部が、上記入力部に入力される上記変化後の保持電極の電位に基づいて、上記画素電極の電位を制御する構成である。
　これにより、メモリ型の液晶表示装置において、トランジスタ特性にばらつきが生じた場合においても、画素メモリの誤動作を防止することができる。
本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。 上記液晶表示装置における画素メモリの構成を示すブロック図である。 （ａ）～（ｈ）は、図２の画素メモリの動作を示す図である。 実施形態１における液晶表示装置の画素メモリの構成を示す回路図である。 図４の画素メモリにおいて、ＣＳ電位を変化させない場合の動作を説明するための信号図である。 図４の画素メモリにおいて、ＣＳ電位を変化させない場合の動作を説明するための信号図である。 図４の画素メモリにおいて、誤動作を起こす場合の動作を説明するための信号図である。 図４の画素メモリにおいて、誤動作を起こす場合の動作を説明するための信号図である。 実施形態１の液晶表示装置の画素メモリに対応する動作例１の動作を説明するための信号図である。 実施形態１の液晶表示装置の画素メモリに対応する動作例２の動作を説明するための信号図である。 実施形態２における液晶表示装置の画素メモリの構成を示す回路図である。 実施形態２の液晶表示装置の画素メモリに対応する動作例１の動作を説明するための信号図である。 実施形態２の液晶表示装置の画素メモリに対応する動作例２の動作を説明するための信号図である。 実施形態３における液晶表示装置の画素メモリの構成を示す回路図である。 実施形態３の液晶表示装置の画素メモリに対応する動作例１の動作を説明するための信号図である。 実施形態３の液晶表示装置の画素メモリに対応する動作例２の動作を説明するための信号図である。 従来の液晶表示装置における画素の構成を示す回路図である。 従来の液晶表示装置の動作を説明するための信号図である。 （ａ）～（ｃ）は、容量素子の簡略的に示した模式図である。 図１７のインバータ回路の等価回路を示す回路図である。 図１７のインバータ回路における特性のばらつきを示す表である。 実施形態１の液晶表示装置の画素メモリに対応する動作例１の動作を説明するための信号図である。 実施形態１の液晶表示装置の画素メモリに対応する動作例２の動作を説明するための信号図である。
　以下では、ノーマリーブラックの場合を例に挙げる。この場合、液晶がオンしている（液晶に電圧が印加されている）ときは白表示となり、液晶がオフしている（液晶の印加電圧が０である）ときは黒表示となる。
　［実施形態１］
　本発明の一実施形態を図面を用いて説明する。図１に、本実施形態に係る液晶表示装置の構成を示す。本液晶表示装置１は、メモリ回路（画素メモリＭＲ）が設けられた液晶パネルを備え、データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であり、携帯電話の動作時の画面表示等に用いられる多色（多階調）表示モード（通常動作モード）と、携帯電話の待ち受け時の画面表示等に用いられるメモリ動作モードとを切り替えて動作する。
　液晶表示装置１は、ゲートドライバ／ＣＳドライバ２（走査信号線駆動回路／保持容量配線駆動回路）、制御信号バッファ回路３、駆動信号発生回路／映像信号発生回路４（表示制御回路）、デマルチプレクサ５、画素アレイ６、を備えている。また、液晶表示装置１は、ゲートライン（走査信号線）ＧＬ（ｉ）、ＣＳライン（保持容量配線）ＣＳＬ（ｉ）、データ転送制御線（データ転送線）ＤＴ（ｉ）、リフレッシュ出力制御線（リフレッシュ線）ＲＣ（ｉ）、ソースライン（データ信号線）ＳＬ（ｊ）、および、出力信号線ｖｄ（ｋ）を備えている。ただし、ｉは１≦ｉ≦ｎの整数、ｊは１≦ｊ≦ｍの整数、ｋは１≦ｋ≦ｌ＜ｍの整数とする。
　画素アレイ６は、画素メモリＭＲ（メモリ回路）を含む画素４０がｎ行ｍ列のマトリクス状に配置された構成である。各画素メモリＭＲは画像データを独立に保持する。ｉ行とｊ列との交点に位置する画素メモリＭＲに対応して、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、ＣＳラインＣＳＬ（ｉ）、および、ソースラインＳＬ（ｊ）が配されている。
　ゲートドライバ／ＣＳドライバ２は、ゲートラインＧＬ（ｉ）およびＣＳラインＣＳＬ（ｉ）を介してｎ行分の画素４０を駆動する駆動回路である。ゲートラインＧＬ（ｉ）およびＣＳラインＣＳＬ（ｉ）は、ｉ行目の各画素４０に接続されている。
　制御信号バッファ回路３は、データ転送制御線ＤＴ（ｉ）およびリフレッシュ出力制御線ＲＣ（ｉ）を介してｎ行分の画素４０を駆動する駆動回路である。
　駆動信号発生回路／映像信号発生回路４は、画像表示およびメモリ動作を行うための制御駆動回路であり、メモリ動作に用いられるタイミングのみならず、表示動作に用いられるゲートスタートパルス、ゲートクロック、ソーススタートパルス、および、ソースクロックなどのタイミングを生成する回路を兼ねることができる。
　駆動信号発生回路／映像信号発生回路４は、多色表示モード（メモリ回路非動作）時にビデオ出力端子から多階調ビデオ信号を出力し、出力信号線ｖｄ（ｋ）およびデマルチプレクサ５を介してソースラインＳＬ（ｊ）を駆動する。また、駆動信号発生回路／映像信号発生回路４は、同時に、ゲートドライバ／ＣＳドライバ２を駆動・制御する信号ｓ１を出力する。これによって各画素４０に表示データを書き込み、多階調の表示を行う。
　また、駆動信号発生回路／映像信号発生回路４は、メモリ回路動作モード時に、ビデオ出力端子から画素４０内に保持するデータを出力信号線ｖｄ（ｋ）（ｋは１≦ｋ≦ｌ＜ｍの整数）およびデマルチプレクサ５を介してソースラインＳＬ（ｊ）に送出するとともに、ゲートドライバ／ＣＳドライバ２を駆動・制御する信号ｓ２および制御信号バッファ回路３を駆動・制御する信号ｓ３を出力する。これによって、画素４０にデータを書き込んで表示および保持したり、画素４０に保持されたデータを読み出したりする。
　ただし、画素４０に書き込んでメモリ回路に保持したデータは表示に用いられるだけでもよいので、画素４０からの読み出し動作は必ずしも行われなくてよい。駆動信号発生回路／映像信号発生回路４がメモリ回路動作モードにおいてビデオ出力端子から出力信号線ｖｄ（ｋ）に出力するデータは、第１の電位レベルと第２の電位レベルとで表される２値論理レベルである。画素４０が、カラー表示の各画素に対応する場合には、２に対して画素の色数だけ累乗した色数での表示が可能になる。例えば、画素がＲＧＢの３色分ある場合には、２の３乗＝８色の表示モードでの表示が可能になる。
　デマルチプレクサ５は、出力信号線ｖｄ（ｋ）に出力されたデータを、対応するソースラインＳＬ（ｊ）に振り分けて出力する。
　図２に、各画素メモリＭＲの構成の概念を示す。
　画素メモリＭＲは、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、リフレッシュ出力制御部ＲＳ１、および、供給源ＶＳ１を備えている。
　また、画素メモリＭＲには、ソースラインＳＬ（１）に相当するデータ入力線ＩＮ１、ゲートラインＧＬ（１）に相当するスイッチ制御線ＳＣ１、ＣＳライン（１）に相当する保持容量配線ＣＳ１、データ転送制御線ＤＴ１、および、リフレッシュ出力制御線ＲＣ１が設けられている。
　スイッチ回路ＳＷ１は、ゲートドライバ／ＣＳドライバ２によりスイッチ制御線ＳＣ１を介して駆動されることによって、データ入力線ＩＮ１と第１データ保持部ＤＳ１との間の導通と遮断とを選択的に行う。
　第１データ保持部ＤＳ１は、第１データ保持部ＤＳ１に入力される２値論理レベルを保持する。また、第１データ保持部ＤＳ１に保持された電位は、保持容量配線ＣＳ１に供給される信号（保持容量配線信号）によって変化する。なお、保持容量配線ＣＳ１は、ゲートドライバ／ＣＳドライバ２の出力に基づいて駆動する。
　データ転送部ＴＳ１は、制御信号バッファ回路３によりデータ転送制御線ＤＴ１を介して駆動されることによって、第１データ保持部ＤＳ１に保持されている２値論理レベルを第１データ保持部ＤＳ１が保持したまま第２データ保持部ＤＳ２へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行う。なお、データ転送制御線ＤＴ１に供給される信号は全画素メモリＭＲに共通であるので、データ転送制御線ＤＴ１は必ずしも行ごとに設けられて制御信号バッファ回路３によって駆動される必要はなく、駆動信号発生回路／映像信号発生回路４やその他のものによって駆動されてもよい。
　第２データ保持部ＤＳ２は、第２データ保持部ＤＳ２に入力される２値論理レベルを保持する。また、第２データ保持部ＤＳ２に保持された電位は、保持容量配線ＣＳ１に供給される信号（保持容量配線信号）によって変化する。
　リフレッシュ出力制御部ＲＳ１は、制御信号バッファ回路３によりリフレッシュ出力制御線ＲＣ１を介して駆動されることによって第１の動作を行う状態または第２の動作を行う状態に選択的に制御される。なお、リフレッシュ出力制御線ＲＣ１に供給される信号は全画素メモリＭＲに共通であるので、リフレッシュ出力制御線ＲＣ１は必ずしも行ごとに設けられて制御信号バッファ回路３によって駆動される必要はなく、駆動信号発生回路／映像信号発生回路４やその他のものによって駆動されてもよい。
　第１の動作は、第２データ保持部ＤＳ２に保持されている２値論理レベルが第１の電位レベルであるか第２の電位レベルであるかという制御情報に応じて、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給するアクティブ状態となるか、リフレッシュ出力制御部ＲＳ１の出力を停止する非アクティブ状態となるかを選択する動作である。
　第２の動作は、上記制御情報に関わらずリフレッシュ出力制御部ＲＳ１の出力を停止する動作である。
　供給源ＶＳ１は、リフレッシュ出力制御部ＲＳ１の入力に、設定された電位の供給を行う。
　次に、上記画素メモリＭＲの状態の遷移について、図３の（ａ）～（ｈ）を用いて説明する。ここでは、第１の電位レベルをＨｉｇｈとして「Ｈ」を、第２の電位レベルをＬｏｗとして「Ｌ」を、それぞれ図に示してある。また、上下に「Ｈ」および「Ｌ」が並んで記載されている箇所は、上段が画素メモリＭＲに「Ｈ」を書き込む場合の電位レベルの遷移状態を、下段が画素メモリＭＲに「Ｌ」を書き込む場合の電位レベルの遷移状態をそれぞれ示す。
　データの書き込みモードにおいては、まず、データの書き込み期間Ｔ１が設けられる。
　書き込み期間Ｔ１においては、図３の（ａ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がオン状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、データに対応した第１の電位レベルと第２の電位レベルとのいずれかで表される保持対象の２値論理レベルが入力される。
　第１データ保持部ＤＳ１に２値論理レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はオフ状態とされる。またこのとき、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１がオン状態すなわち転送動作する状態とされ、第１データ保持部ＤＳ１に入力された２値論理レベルは保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に２値論理レベルが転送される。第２データ保持部ＤＳ２に２値論理レベルが転送されると、データ転送部ＴＳ１はオフ状態すなわち非転送動作を行う状態とされる。
　また、書き込み期間Ｔ１に続いてリフレッシュ期間Ｔ２（データ保持期間）が設けられる。
　図３の（ｂ）に示すように、リフレッシュ期間Ｔ２においては、まず、デマルチプレクサ１５からデータ入力線ＩＮ１に、第１の電位レベルを出力しておく。
　そして、図３の（ｃ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がオン状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベルが入力される。第１データ保持部ＤＳ１に第１の電位レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はオフ状態とされる。
　次いで、図３の（ｄ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御される。リフレッシュ出力制御部ＲＳ１の第１の動作は、このときに第２データ保持部ＤＳ２に２値論理レベルとして第１の電位レベルと第２の電位レベルとのうちのいずれが保持されているかを表す制御情報に応じて異なる。
　すなわち、第２データ保持部ＤＳ２に第１の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は、第２データ保持部ＤＳ２に第１の電位レベルが保持されていることを示す第１の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることによりアクティブ状態となり、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給する動作を行う。リフレッシュ出力制御部ＲＳ１がこの第１の動作を行うとき、供給源ＶＳ１の電位は、第１の制御情報がリフレッシュ出力制御部ＲＳ１に伝達されている期間において少なくとも最終的にはリフレッシュ出力制御部ＲＳ１の入力に第２の電位レベルを供給することができるように、設定されている。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値論理レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベルを保持する。
　一方、第２データ保持部ＤＳ２に第２の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、第２データ保持部ＤＳ２に第２の電位レベルが保持されていることを示す第２の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることにより、出力を停止した状態（図中「×」で示す）となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベルを保持し続ける。
　その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。
　リフレッシュ期間Ｔ２では、次いで、図３の（ｅ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値論理データは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２にデータが転送されると、データ転送部ＴＳ１はオフ状態すなわち非転送動作を行う状態とされる。
　次いで、図３の（ｆ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がオン状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベルが入力される。第１データ保持部ＤＳ１に第１の電位レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はオフ状態とされる。
　次いで、図３の（ｇ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態に制御される。第２データ保持部ＤＳ２に第１の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１はアクティブ状態となり、供給源ＶＳ１から供給される第２の電位レベルを第１データ保持部ＤＳ１に供給する動作を行う。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値論理レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベルを保持する。一方、第２データ保持部ＤＳ２に第２の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベルを保持し続ける。その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態に制御され、出力を停止した状態となる。
　次いで、図３の（ｈ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値論理レベルは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２に２値論理レベルが転送されると、データ転送部ＴＳ１はオフ状態すなわち非転送動作を行う状態とされる。
　上記の一連の動作により、図３の（ｈ）では、第１データ保持部ＤＳ１および第２データ保持部ＤＳ２において、図３の（ａ）の書き込み期間Ｔ１で書き込んだ２値論理レベルが復元される。従って、図３の（ｈ）の後に図３の（ｂ）～（ｈ）までの動作を任意数繰り返しても書き込み期間Ｔ１で書き込んだデータが同様に復元される。
　ここで、書き込み期間Ｔ１に第１の電位レベル（ここではＨｉｇｈ）が書き込まれた場合には、図３の（ｄ）と図３の（ｆ）とで１回ずつレベル反転されてリフレッシュされることにより、第１の電位レベルに復元され、書き込み期間Ｔ１に第２の電位レベル（ここではＬｏｗ）が書き込まれた場合には、図３の（ｃ）と図３の（ｇ）とで１回ずつ反転されてリフレッシュされることにより、第２の電位レベルに復元される。
　なお、第１の電位レベルをＬｏｗ、第２の電位レベルをＨｉｇｈとする場合には、上述の動作論理を反転させればよい。
　上記構成によれば、リフレッシュ期間Ｔ２において、図３の（ｃ）・（ｆ）のようにデータ入力線ＩＮ１から第１データ保持部ＤＳ１に第１の電位レベルを供給するとともに、図３の（ｄ）・（ｇ）のようにリフレッシュ出力制御部ＲＳ１が供給源ＶＳ１から第１データ保持部ＤＳ１に第２の電位レベルを供給するようにしたので、リフレッシュ動作を行うのに例えばインバータを備える必要がない。
　次に、当該画素メモリＭＲの具体的な構成および動作について説明する。
　図４に、本実施形態に係る画素メモリＭＲ（メモリ回路）の構成を、等価回路として示す。
　画素メモリＭＲは、前述したように、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
　スイッチ回路ＳＷ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ１（第１トランジスタ）からなる。第１データ保持部ＤＳ１は容量Ｃａ１（第２保持容量）からなる。データ転送部ＴＳ１は転送素子としてのＮチャネル型のＴＦＴであるトランジスタＮ２（第２トランジスタ）からなる。第２データ保持部ＤＳ２は容量Ｃｂ１（第１保持容量）からなる。リフレッシュ出力制御部ＲＳ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ３（第３トランジスタ）と、Ｎチャネル型のＴＦＴであるトランジスタＮ４（第４トランジスタ）とからなる。容量Ｃａ１は容量Ｃｂ１よりも容量値が大きい。
　すなわち、図４では、画素メモリＭＲを構成する全てのトランジスタがＮチャネル型のＴＦＴ（電界効果トランジスタ）からなることが好ましい。これにより、画素メモリＭＲはアモルファスシリコン中に作り込みやすくなる。なお、本画素メモリＭＲは、Ｐチャネル型のＴＦＴを使用しても良い。
　また、各画素メモリＭＲを駆動する信号線として、前述のゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、ソースラインＳＬ（ｊ）、および、ＣＳラインＣＳＬ（ｉ）が液晶表示装置１に設けられている。
　また、上記のＴＦＴのような電界効果型トランジスタの一方のドレイン／ソース端子（一方の導通端子）を第１のドレイン／ソース端子、他方のドレイン／ソース端子（他方の導通端子）を第２のドレイン／ソース端子と呼ぶものとする。このことについては他の実施形態でも同様とする。また、ゲート端子（制御端子）に与えたときにトランジスタをオン状態にする電圧（信号のレベル）をオン電圧（オンレベル）といい、ゲート端子に与えたときにトランジスタをオフ状態にする電圧（信号のレベル）をオフ電圧（オフレベル）という。Ｎチャネル型トランジスタでは、ハイ電圧がオン電圧（ハイレベルがオンレベル）、ロー電圧がオフ電圧（ローレベルがオフレベル）になり、Ｐチャネル型トランジスタではその逆になる。
　トランジスタＮ１のゲート端子（制御端子）はゲートラインＧＬ（ｉ）、トランジスタＮ１の第１のソース／ドレイン端子はソースラインＳＬ（ｊ）に、トランジスタＮ１の第２のソース／ドレイン端子は容量Ｃａ１の一端であるノードＰＩＸ（画素電極）に、それぞれ接続されている。容量Ｃａ１の他端はＣＳラインＣＳＬ（ｉ）に接続されている。トランジスタＮ１がオン状態であるときはスイッチ回路ＳＷ１は導通状態となり、トランジスタＮ１がオフ状態であるときはスイッチ回路ＳＷ１は遮断状態となる。
　トランジスタＮ２のゲート端子はデータ転送制御線ＤＴ（ｉ）、トランジスタＮ２の第１のソース／ドレイン端子はノードＰＩＸに、トランジスタＮ２の第２のソース／ドレイン端子は容量Ｃｂ１の一端であるノードＭＲＹ（保持電極）に、それぞれ接続されている。容量Ｃｂ１の他端はＣＳラインＣＳＬ（ｉ）に接続されている。トランジスタＮ２がオン状態であるときはデータ転送部ＴＳ１は転送動作する状態となり、トランジスタＮ２がオフ状態であるときはデータ転送部ＴＳ１は非転送動作を行う状態となる。
　トランジスタＮ３のゲート端子はリフレッシュ出力制御部ＲＳ１の入力部ＩＮ１としてノードＭＲＹに、トランジスタＮ３の第１のドレイン／ソース端子はデータ転送制御線ＤＴ（ｉ）に、トランジスタＮ３の第２のドレイン／ソース端子はトランジスタＮ４の第１のドレイン／ソース端子に、それぞれ接続されている。トランジスタＮ４のゲート端子はリフレッシュ出力制御線ＲＣ（ｉ）に、トランジスタＮ４の第２のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の出力部ＯＵＴ１としてノードＰＩＸに、それぞれ接続されている。すなわち、トランジスタＮ３とトランジスタＮ４とは、データ転送制御線ＤＴ（ｉ）とリフレッシュ出力制御部ＲＳ１の出力との間に、トランジスタＮ３がデータ転送制御線ＤＴ（ｉ）側に配置されるように、互いに直列に接続されている。なお、トランジスタＮ３とトランジスタＮ４との互いの接続位置は、上記例の場合と入れ替わってもよく、トランジスタＮ３とトランジスタＮ４とは、データ転送制御線ＤＴ（ｉ）とリフレッシュ出力制御部ＲＳ１の出力との間に互いに直列に接続されていればよい。
　トランジスタＮ４がオン状態であるときに、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＮ４がオフ状態であるときに、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。トランジスタＮ３はＮチャネル型であるので、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときに、アクティブ状態となる制御情報すなわちアクティブレベルはＨｉｇｈ、非アクティブ状態となる制御情報すなわち非アクティブレベルはＬｏｗである。
　なお、ノードＰＩＸ（画素電極）と対向電極（共通電極）ＣＯＭとの間に、表示を行う液晶容量Ｃｌｃが接続されている。
　次に、上記構成の画素メモリＭＲの動作について説明する。
　（参考動作例）
　図５および図６に、メモリ動作モードにおける画素メモリＭＲのＣＳ電位を変化させない場合の動作を参考として示す。液晶表示装置１は、画素アレイ６の各行を線順次に駆動（走査）する。従って、書き込み期間Ｔ１は行ごとに決められており、ｉ行の書き込み期間Ｔ１をＴ１ｉと表記する。図５では書き込み期間Ｔ１ｉに第１のデータとしての「１」＝Ｈｉｇｈが書き込まれる場合を示し、図６では書き込み期間Ｔ１ｉに第２のデータとしての「０」＝Ｌｏｗが書き込まれる場合を示している。また、図５および図６の下方に、図３の（ａ）～（ｈ）に対応する各期間におけるノードＰＩＸの電位（左側）およびノードＭＲＹの電位（右側）を併せて示した。
　図５においては、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣ（ｉ）には、ゲートドライバ／ＣＳドライバ２または制御信号バッファ回路１３からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルのＨｉｇｈ電位およびＬｏｗ電位については、上記の各線に個別に設定されてもよい。ソースラインＳＬ（ｊ）には、デマルチプレクサ５を介して駆動信号発生回路／映像信号発生回路４から、ゲートラインＧＬ（ｉ）のＨｉｇｈ電位より低いＨｉｇｈとＬｏｗとからなる２値論理レベルが出力される。データ転送制御線ＤＴ（ｉ）のＨｉｇｈ電位は、ソースラインＳＬ（ｊ）のＨｉｇｈ電位とゲートラインＧＬ（ｉ）のＨｉｇｈ電位とのいずれかに等しく、データ転送制御線ＤＴ（ｉ）のＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しい。ソースラインＳＬ（ｊ）のＨｉｇｈ電位をＨレベルとし、データ転送制御線ＤＴ（ｉ）のＬｏｗ電位をＬレベルとする。また、図５および図６の参考動作においてはＣＳラインＣＳＬ（ｉ）が供給する電位（ＣＳ電位）は一定である。なお、図５および図６においては、トランジスタＮ３がオンになる閾値レベル（閾値電圧）Ｖｔは、ＨレベルとＬレベルのセンター電位であるとする。
　メモリ動作モードに対しては、書き込み期間Ｔ１ｉとリフレッシュ期間Ｔ２とが設けられている。書き込み期間Ｔ１ｉは行ごとに決められた時刻ｔｗｉから開始される。リフレッシュ期間Ｔ２は全行の画素メモリＭＲへのデータ書き込みが終了した後に、全行に対して時刻ｔｒから一斉に開始される。書き込み期間Ｔ１ｉは、画素メモリＭＲに保持させようとするデータを書き込む期間であり、順に連続する期間ｔ１ｉおよび期間ｔ２ｉからなる。リフレッシュ期間Ｔ２は、画素メモリＭＲに書き込んだデータをリフレッシュしながら保持する期間であり、順に連続する期間ｔ３～ｔ１４を有している。
　書き込み期間Ｔ１ｉにおいて、期間ｔ１ｉではゲートラインＧＬ（ｉ）およびデータ転送制御線ＤＴ（ｉ）の電位がともにＨｉｇｈとなる。リフレッシュ出力制御線ＲＣ（ｉ）の電位はＬｏｗである。これによりトランジスタＮ１・Ｎ２がオン状態になるため、スイッチ回路ＳＷ１は導通状態、データ転送部ＴＳ１は転送動作する状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）に供給された第１の電位レベル（ここではＨｉｇｈとする）が書き込まれる。期間ｔ２ｉではゲートラインＧＬ（ｉ）の電位がＬｏｗとなる一方、データ転送制御線ＤＴ（ｉ）の電位はＨｉｇｈを持続する。リフレッシュ出力制御線ＲＣ（ｉ）の電位はＬｏｗである。これによりトランジスタＮ１がオフ状態になるため、スイッチ回路ＳＷ１は遮断状態になる。また、トランジスタＮ２がオン状態を持続するため、データ転送部ＴＳ１は転送動作する状態を維持する。従って、ノードＰＩＸからノードＭＲＹに第１の電位レベルが転送されるとともに、ノードＰＩＸ・ＭＲＹはソースラインＳＬ（ｊ）から切り離される。上記過程は、図３の（ａ）の状態に相当する。
　次にリフレッシュ期間Ｔ２が開始される。リフレッシュ期間Ｔ２では、ソースラインＳＬ（ｊ）の電位（Ｖｓｉｇ）は、第１の電位レベルであるＨｉｇｈとされる。また、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣ（ｉ）については、１≦ｉ≦ｎの全てについて以下に説明する駆動が行われる、すなわち、全画素メモリＭＲについて一斉にリフレッシュ動作を行う（以下、これを「全リフレッシュ動作」と呼ぶことがある）。
　リフレッシュ期間Ｔ２において、期間ｔ３では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗとなり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗとなる。これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＨｉｇｈが保持される。上記過程は図３の（ｂ）の状態に相当する。
　期間ｔ４では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がオン状態となるため、スイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨｉｇｈ電位が書き込まれる。
　期間ｔ５では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がオフ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨｉｇｈを保持する。
　期間ｔ４～期間ｔ５の過程は図３の（ｃ）の状態に相当する。
　期間ｔ６では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がオン状態になり、リフレッシュ出力制御部ＲＳ１は第１の動作を行う。また、ノードＭＲＹの電位がＨｉｇｈであることからトランジスタＮ３はオン状態であるので、リフレッシュ出力制御部ＲＳ１がアクティブ状態となり、データ転送制御線ＤＴ（ｉ）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位が供給される。データ転送制御線ＤＴ（ｉ）は図２における供給源ＶＳ１を兼ねている。
　期間ｔ７では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになる。これによりトランジスタＮ４がオフ状態になるので、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸは、データ転送制御線ＤＴ（ｉ）から切り離されてＬｏｗを保持する。
　期間ｔ６～期間ｔ７の過程は図３の（ｄ）の状態に相当する。
　期間ｔ８では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗとなる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、Ｌレベルから若干の電圧ΔＶｘだけ上昇するが、ＨレベルとＬレベルのセンター電位より低い。また、ノードＭＲＹの電位は、ノードＰＩＸと同じ電位（Ｌ＋ΔＶｘ）になる。
　この期間ｔ８はリフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。このことは以後の実施形態でも同様である。
　期間ｔ９では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＬｏｗ（Ｌ＋ΔＶｘ）が保持される。
　期間ｔ８～期間ｔ９の上記過程は図３の（ｅ）の状態に相当する。
　期間ｔ１０では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がオン状態となるため、スイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨｉｇｈ電位が書き込まれる。
　期間ｔ１１では、ゲートラインＧＬ（ｉ）の電位がＬｏｗになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がオフ状態となるため、スイッチ回路ＳＷ１は遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨｉｇｈを保持する。
　期間ｔ１０～期間ｔ１１の過程は図３の（ｆ）の状態に相当する。
　期間ｔ１２では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がオン状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ３はオフ状態であるので、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。従って、ノードＰＩＸはＨｉｇｈを保持したままとなる。
　期間ｔ１３では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになる。これによりトランジスタＮ４はオフ状態となるため、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸはＨｉｇｈを保持する。
　期間ｔ１２～期間ｔ１３の上記過程は図３の（ｇ）の状態に相当する。
　期間ｔ１４では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１は転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈとなる。ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、Ｈレベルから若干の電圧ΔＶｙだけ低下するが、ＨレベルとＬレベルのセンター電位より高い。また、ノードＭＲＹの電位は、ノードＰＩＸと同じ電位（Ｈ－ΔＶｙ）になる。
　期間ｔ１４の上記過程は図３の（ｈ）の状態に相当する。
　この期間ｔ１４はリフレッシュされた２値論理データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。このことは以後の実施形態でも同様である。
　以上の動作により、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ５および期間ｔ１０～期間ｔ１４でＨｉｇｈ、期間ｔ６～期間ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ７および期間ｔ１４でＨｉｇｈ、期間ｔ８～期間ｔ１３でＬｏｗとなる。
　この後、リフレッシュ期間Ｔ２を継続する場合には、期間ｔ３～期間ｔ１４の動作を繰り返す。新たなデータを書き込む場合には、リフレッシュ期間Ｔ２を終了して全リフレッシュ動作モードを解除する。
　なお、期間ｔ８および期間ｔ１４ではなく、期間ｔ７および期間ｔ１３を長く設定することもできる。
　以上が、図５についての説明である。
　なお、全リフレッシュ動作の命令を、外部からの信号ではなく、発振器等にて内部で発生させたクロックにより生成するようにしてもよい。そうすることで外部システムが一定時間毎にリフレッシュ命令を入力する必要がなくなり、柔軟なシステム構築ができるという利点がある。上記画素メモリＭＲを用いたダイナミックメモリ回路においては、全リフレッシュ動作を、ゲートラインＧＬ（ｉ）ごとにスキャンすることによって行う必要がなく、アレイ全体に一括で行うことができるため、一般の従来のダイナミックメモリ回路においてソースラインＳＬ（ｊ）の電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができる。
　次に、図６についての説明を行う。
　図６では、書き込み期間Ｔ１ｉに画素メモリＭＲに第２の電位レベルとしてのＬｏｗを書き込むが、書き込み期間Ｔ１ｉにソースラインＳＬ（ｊ）の電位をＬｏｗとする他は、各期間における、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣ（ｉ）の電位変化は図５と同様である。
　これにより、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ３および期間ｔ１２～期間ｔ１４でＬｏｗ、期間ｔ４～期間ｔ１１でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ７および期間ｔ１４でＬｏｗ、期間ｔ８～期間ｔ１３でＨｉｇｈとなる。
　なお、図３の（ａ）～（ｈ）は画素メモリＭＲの状態遷移を表すものであったが、図５および図６における画素メモリＭＲの動作ステップとしては、以下のように区分することができる。
　（１）第１のステップ（期間ｔ１ｉ～期間ｔ２ｉ（書き込み期間Ｔ１ｉ））
　第１のステップでは、駆動信号発生回路／映像信号発生回路４からソースラインＳＬ（ｊ）にデータに対応する２値論理レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより画素メモリＭＲに上記２値論理レベルを書き込み、画素メモリＭＲに上記２値論理レベルが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
　（２）第２のステップ（期間ｔ３～期間ｔ４と期間ｔ９～期間ｔ１０とのそれぞれ）
　第２のステップでは、第１ステップに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値論理レベルをソースラインＳＬ（ｊ）を介して第１データ保持部ＤＳ１に入力する。
　（３）第３のステップ（期間ｔ５～期間ｔ６と期間ｔ１１～期間ｔ１２とのそれぞれ）
　第３のステップでは、第２ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルの２値論理レベルを供給している状態とする。
　（４）第４のステップ（期間ｔ７～期間ｔ８と期間ｔ１３～期間ｔ１４とのそれぞれ）
　第４のステップでは、第３ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
　そして、書き込み動作全体としては、まず第１ステップを実行し、第１のステップに続いて、第２のステップの開始から第４のステップの終了までの一連の動作（期間ｔ３～期間ｔ８）を１回以上実行する動作となる。
　ここで、図４の液晶容量Ｃｌｃは、ノードＰＩＸと共通電極ＣＯＭとの間に液晶層が配置されてなる容量である。すなわち、ノードＰＩＸは画素電極に接続されている。このとき、容量Ｃａ１は画素４０の保持容量としても機能する。また、スイッチ回路ＳＷ１を構成するトランジスタＮ１は画素４０の選択素子としても機能する。共通電極（対向電極）ＣＯＭは、図４の回路が形成されるマトリクス基板に対向する共通電極基板上に設けられる。ただし、共通電極ＣＯＭはマトリクス基板と同一基板上にあってもよい。
　画素メモリＭＲにおいて、多階調表示モード（通常動作モード）では、画素４０に２値レベルよりも電位レベル数の多いデータ信号を供給して、リフレッシュ制御部ＲＳ１にアクティブ状態となる第１の動作を行わせない状態で表示を行えばよい。多階調表示モードでは、データ転送制御線ＤＴ（ｉ）の電位をＬｏｗに固定することにより容量Ｃａ１のみを保持容量として機能させてもよいし、データ転送制御線ＤＴ（ｉ）の電位をＨｉｇｈに固定することにより、容量Ｃａ１と容量Ｃｂ１とを合わせて保持容量として機能させてもよい。また、リフレッシュ出力制御線ＲＣ（ｉ）の電位をＬｏｗに固定してトランジスタＮ４をオフ状態に保持することにより、もしくはデータ転送制御線ＤＴ（ｉ）の電位をトランジスタＮ３がオフ状態となるように高く設定することにより、データ転送制御線ＤＴ（ｉ）の電位が第１データ保持部ＤＳ１に蓄積された電荷によって決められる液晶容量Ｃｌｃの表示階調に影響を与えないようにすることができ、メモリ機能を持たない液晶表示装置と同一の表示性能を実現することができる。
　これに対して、メモリ動作モードでは、第１データ保持部の電位に応じた表示を行うことができる。液晶はＡＣ的に極性を反転させない場合、焼きつきや液晶の劣化を引き起こすため、液晶をオンしているとき（白表示）および液晶をオフしているとき（黒表示）のどちらの場合でも、液晶に印加させる電圧の絶対値を同じにしながら極性を反転させる必要がある。そのため、対向電極ＣＯＭの電位Ｖｃｏｍは、正極性駆動時の画素電位と対向電位Ｖｃｏｍとの電位差と、負極性駆動時の画素電位と対向電位Ｖｃｏｍとの電位差とが等しくなるように設定される（最適対向電位）。
　なお、図５および図６では、共通電極ＣＯＭの電位は、トランジスタＮ１がオン状態となるごとにＨｉｇｈとＬｏｗとの間で反転するように駆動される。ここで、共通電極ＣＯＭのＨｉｇｈ電位は上記２値論理レベルのＨｉｇｈ電位に等しく、共通電極ＣＯＭのＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しいとすると、共通電極ＣＯＭの電位がＬｏｗであるときに、ノードＰＩＸの電位がＬｏｗならば正極性の黒表示、ノードＰＩＸの電位がＨｉｇｈならば正極性の白表示となり、共通電極ＣＯＭの電位がＨｉｇｈであるときに、ノードＰＩＸの電位がＬｏｗならば負極性の白表示、ノードＰＩＸの電位がＨｉｇｈならば負極性の黒表示となる。従って、ノードＰＩＸの電位がリフレッシュされるごとに、表示階調をほぼ維持したまま液晶印加電圧の向きが反転するように液晶が駆動されることになり、液晶印加電圧の実効値が正負で一定となる液晶の交流駆動が可能になる。また、共通電極ＣＯＭの電位（２値）はともに、データ信号電位の最小値よりも大きく、データ信号電位の最大値よりも小さい構成とすることもできる。
　しかしながら、図５および図６に示すように、ＣＳ電位を一定とした参考動作例の場合、画素にＨｉｇｈが書き込まれた場合（図５）にも、画素にＬｏｗが書き込まれた場合（図６）にも正常に動作するために、トランジスタＮ３がオンになる閾値レベルＶｔは、特性条件（Ｌ＋ΔＶｘ＜Ｖｔ＜Ｈ－ΔＶｘ）を満たさなければならない。なお、ΔＶｙはΔＶｘより小さい。そのため、トランジスタＮ３の特性にばらつきがあり、一部の画素メモリＭＲのトランジスタＮ３の閾値レベルＶｔが上記特性条件を満たさない場合、期間ｔ６または期間ｔ１２において該トランジスタＮ３が所望の動作を行わず、ノードＰＩＸおよびノードＭＲＹの電位が正常に反転しなくなる。
　図７は、図５に対応する信号図であり、メモリ動作モードにおいて、ＣＳ電位が一定でトランジスタＮ３の閾値レベルＶｔが低い場合に、画素メモリＭＲが誤動作を起こすことを参考として示す図である。図５と同様の動作になる箇所については説明を省略する。
　期間ｔ８において、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＭＲＹの電位が下がる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、Ｌレベルから若干の電圧ΔＶｘだけ上昇する。また、ノードＭＲＹの電位は、ノードＰＩＸと同じ電位（Ｌ＋ΔＶｘ）になる。トランジスタＮ３の閾値レベルＶｔが低い場合、ノードＭＲＹの電位（Ｌ＋ΔＶｘ）が、トランジスタＮ３の閾値レベルＶｔを上回ってしまう。
　期間ｔ１２において、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がオン状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位（Ｌ＋ΔＶｘ）がトランジスタＮ３の閾値レベルＶｔより高いので、トランジスタＮ３はオン状態になっている。そのため、リフレッシュ出力制御部ＲＳ１はアクティブ状態となり、データ転送制御線ＤＴ（ｉ）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位が供給される。ここで、想定外のタイミングでノードＰＩＸの電位が反転してしまい、以降の画素の表示が崩れてしまう。
　図８は、図６に対応する信号図であり、メモリ動作モードにおいて、ＣＳ電位が一定でトランジスタＮ３の閾値レベルＶｔが高い場合に、画素メモリＭＲが誤動作を起こすことを参考として示す図である。図６と同様の動作になる箇所については説明を省略する。
　期間ｔ８において、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＭＲＹの電位が上がる。ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、Ｈレベルから若干の電圧ΔＶｘだけ下降する。また、ノードＭＲＹの電位は、ノードＰＩＸと同じ電位（Ｈ－ΔＶｘ）になる。トランジスタＮ３の閾値レベルＶｔが高い場合、ノードＭＲＹの電位（Ｈ－ΔＶｘ）が、トランジスタＮ３の閾値レベルＶｔを下回ってしまう。
　期間ｔ１２において、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がオン状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位（Ｈ－ΔＶｘ）がトランジスタＮ３の閾値レベルＶｔより低いので、トランジスタＮ３はオフ状態になっている。そのため、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。従って、ノードＰＩＸはＨｉｇｈを保持したままとなる。ここで、所望のタイミングでノードＰＩＸの電位が反転せず、以降の画素の表示が崩れてしまう。
　（実施形態１の動作例１）
　そこで、本実施形態の液晶表示装置１では、上記の構成に加えて、ＣＳラインＣＳＬ（ｉ）に供給する電位（ＣＳ電位）を調整する（制御する）ことにより、ノードＭＲＹの電位を補正する。これにより、トランジスタＮ３が正常に動作する閾値レベルＶｔの範囲を拡大し、画素メモリＭＲの誤動作を防止する。
　図９は、本実施形態の液晶表示装置１の画素メモリ（図４）に対応する動作を示す信号図である。液晶表示装置１は、画素アレイ６の各行を線順次に駆動（走査）する。図９では書き込み期間Ｔ１ｉに第１のデータとしての「１」＝Ｈｉｇｈが書き込まれる場合を示す。
　本実施形態の液晶表示装置１においては、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣ（ｉ）には、ゲートドライバ／ＣＳドライバ２または制御信号バッファ回路１３からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルのＨｉｇｈ電位およびＬｏｗ電位については、上記の各線に個別に設定されてもよい。ソースラインＳＬ（ｊ）には、デマルチプレクサ５を介して駆動信号発生回路／映像信号発生回路４から、ゲートラインＧＬ（ｉ）のＨｉｇｈ電位より低いＨｉｇｈとＬｏｗとからなる２値論理レベルが出力される。データ転送制御線ＤＴ（ｉ）のＨｉｇｈ電位は、ソースラインＳＬ（ｊ）のＨｉｇｈ電位とゲートラインＧＬ（ｉ）のＨｉｇｈ電位とのいずれかに等しく、データ転送制御線ＤＴ（ｉ）のＬｏｗ電位は上記２値論理レベルのＬｏｗ電位に等しい。ソースラインＳＬ（ｊ）のＨｉｇｈ電位をＨレベルとし、データ転送制御線ＤＴ（ｉ）のＬｏｗ電位をＬレベルとする。また、図９に示す動作においては、ＣＳラインＣＳＬ（ｉ）は、第１レベル（Ｖｃ１；Ｈレベル）または第２レベル（Ｖｃ２；Ｌレベル）の電位を選択的にＣＳ電位として供給する。なお、図９においては、トランジスタＮ３がオンになる閾値レベルＶｔが、ＨレベルとＬレベルのセンター電位より低い場合について説明する。
　なお、書き込み期間Ｔ１ｉにおける動作は、図５に示す場合と同じであるので、説明を省略する。書き込み期間Ｔ１ｉにおけるＣＳラインＣＳＬ（ｉ）の電位は、第１レベル（Ｖｃ１）である。また、リフレッシュ期間Ｔ２において、ソースラインＳＬ（ｊ）、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣ（ｉ）の動作は、図５に示す場合と同じである。
　リフレッシュ期間Ｔ２において、期間ｔ３では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗとなり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗとなる。これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＨレベルの電位が保持される。なお、ＣＳラインＣＳＬ（ｉ）の電位は、第１レベル（Ｖｃ１）である。
　期間ｔ３の上記過程は図３の（ｂ）の状態に相当する。
　期間ｔ４では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がオン状態となるため、スイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨｉｇｈ電位（Ｈレベル）が書き込まれる。
　また、期間ｔ４の間の時刻ｔｃ１に、ＣＳラインＣＳＬ（ｉ）の電位が、第１レベルより低い第２レベル（Ｖｃ２）になる。｜Ｖｃ１－Ｖｃ２｜＝ΔＶｃｓとする。これにより、ノードＭＲＹの電位が、ＨレベルからΔＶｃｓだけ下がる。ただし、ノードＭＲＹの電位（Ｈ－ΔＶｃｓ）は、トランジスタＮ３の閾値レベルＶｔより高い。なお、トランジスタＮ１がオン状態のため、ノードＰＩＸの電位はＨレベルのままである。
　期間ｔ５では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がオフ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨレベルを保持する。
　期間ｔ４～期間ｔ５の過程は図３の（ｃ）の状態に相当する。
　期間ｔ６（第１アクティブ期間）では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がオン状態になり、リフレッシュ出力制御部ＲＳ１は第１の動作を行う。また、ノードＭＲＹの電位（Ｈ－ΔＶｃｓ）はトランジスタＮ３の閾値レベルＶｔより高いことから、トランジスタＮ３はオン状態であるので、リフレッシュ出力制御部ＲＳ１がアクティブ状態となり、データ転送制御線ＤＴ（ｉ）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位（Ｌレベル）が供給される。データ転送制御線ＤＴ（ｉ）は図２における供給源ＶＳ１を兼ねている。
　期間ｔ７では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになる。これによりトランジスタＮ４がオフ状態になるので、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸは、データ転送制御線ＤＴ（ｉ）から切り離されてＬレベルを保持する。
　また、期間ｔ７の間の時刻ｔｃ２に、ＣＳラインＣＳＬ（ｉ）の電位が、第２レベルから第１レベルになる。これにより、ノードＭＲＹの電位が、Ｈレベルに戻る。また、トランジスタＮ１がオフ状態のため、ノードＰＩＸの電位もＬレベルからΔＶｃｓだけ上がる。
　期間ｔ６～期間ｔ７の過程は図３の（ｄ）の状態に相当する。
　期間ｔ８では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＭＲＹの電位が下がる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、Ｌ＋ΔＶｃｓから若干の電圧ΔＶｚだけ上昇する。また、ノードＭＲＹの電位は、ノードＰＩＸと同じ電位（Ｌ＋ΔＶｃｓ＋ΔＶｚ）になる。トランジスタＮ３の閾値レベルＶｔが低い場合、ノードＭＲＹの電位（Ｌ＋ΔＶｃｓ＋ΔＶｚ）が、トランジスタＮ３の閾値レベルＶｔを上回ってしまう。
　期間ｔ９では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、共に（Ｌ＋ΔＶｃｓ＋ΔＶｚ）が保持される。
　期間ｔ８～期間ｔ９の上記過程は図３の（ｅ）の状態に相当する。
　期間ｔ１０では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がオン状態となるため、スイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨレベル電位が書き込まれる。
　また、期間ｔ１０の間の時刻ｔｃ３に、ＣＳラインＣＳＬ（ｉ）の電位が、第１レベルから第２レベルになる。これにより、ノードＭＲＹの電位が（Ｌ＋ΔＶｚ）になる。なお、期間ｔ７の時刻ｔｃ２の直前では、ノードＰＩＸとノードＭＲＹの電位差は、（Ｈ－Ｌ－ΔＶｃｓ）であり、図７に示す期間ｔ７のノードＰＩＸとノードＭＲＹの電位差（Ｈ－Ｌ）より小さい。そのため、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより上昇した電圧ΔＶｚは、図７に示すΔＶｘよりも小さい。よって、時刻ｔｃ３後におけるノードＭＲＹの電位（Ｌ＋ΔＶｚ）は、図７に示すノードＭＲＹの電位（Ｌ＋ΔＶｘ）より低い。それゆえ、ノードＭＲＹの電位（Ｌ＋ΔＶｚ）は、閾値レベルＶｔより低くなる。これにより、トランジスタＮ３のゲート端子にオフ電圧が与えられるため、トランジスタＮ３はオフ状態になる。なお、トランジスタＮ１がオン状態のため、ノードＰＩＸの電位はＨレベルのままである。
　期間ｔ１１では、ゲートラインＧＬ（ｉ）の電位がＬｏｗになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がオフ状態となるため、スイッチ回路ＳＷ１は遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨレベルを保持する。
　期間ｔ１０～期間ｔ１１の過程は図３の（ｆ）の状態に相当する。
　期間ｔ１２（第２アクティブ期間）において、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がオン状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位（Ｌ＋ΔＶｚ）がトランジスタＮ３の閾値レベルＶｔより低いので、トランジスタＮ３はオフ状態になっている。そのため、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。従って、ノードＰＩＸはＨレベルを保持したままとなる。
　期間ｔ１３では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになる。これによりトランジスタＮ４はオフ状態となるため、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸはＨレベルを保持する。
　また、期間ｔ１３の時刻ｔｃ４に、ＣＳラインＣＳＬ（ｉ）の電位が、第２レベルから第１レベルになる。これにより、ノードＭＲＹの電位がΔＶｃｓだけ上がり、（Ｌ＋ΔＶｃｓ＋ΔＶｚ）になる。また、トランジスタＮ１がオフ状態のため、ノードＰＩＸの電位が、ＨレベルからΔＶｃｓだけ上がる。
　期間ｔ１４では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１は転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈ（ほぼＨレベル）となる。
　期間ｔ１４の上記過程は図３の（ｈ）の状態に相当する。
　以上の動作により、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ５および期間ｔ１０～期間ｔ１４でＨｉｇｈ、期間ｔ６～期間ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ７および期間ｔ１４でＨｉｇｈ、期間ｔ８～期間ｔ１３でＬｏｗとなる。
　本実施形態の図９に示す動作例では、ＣＳラインＣＳＬ（ｉ）の電位を第１レベルと第２レベルとの間で変化させる。ＣＳラインＣＳＬ（ｉ）は、少なくともリフレッシュ出力制御線ＲＣ（ｉ）がＨｉｇｈ（すなわちトランジスタＮ４がオン状態）である間、第１レベルより低い第２レベルの電位を供給する。これにより、トランジスタＮ４がオン状態である間のノードＭＲＹの電位を低く補正する。そのため、トランジスタＮ３の閾値レベルが低い場合でも、トランジスタＮ３のゲート端子にオフ電圧が与えられるため（期間ｔ１２）、トランジスタＮ３を確実にオフ状態にすることができ、画素メモリＭＲは正常にリフレッシュ動作を行うことができる。よって、本実施形態の図９に示す動作例によれば、画素メモリが正常に動作を行うことができるトランジスタＮ３の閾値の範囲（下限側）を拡大し、トランジスタの特性のばらつきによる回路の誤動作を防止することができる。
　なお、図２２に、ＣＳラインＣＳＬ（ｉ）が図９に示す動作を行う場合において、書き込み期間Ｔ１ｉに第２のデータとしての「０」＝Ｌｏｗが画素に書き込まれる場合を示す。
　図２２に示す例では、期間ｔ６のリフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる間は、ノードＭＲＹの電位は閾値レベルＶｔよりも低い。また、期間ｔ１２のリフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる間は、ノードＭＲＹの電位は閾値レベルＶｔよりも高い。図２２に示す期間ｔ１４の画素の状態は、図９に示す期間ｔ８の画素の状態に対応し、図２２に示す期間ｔ１４以降も正常にリフレッシュ動作が継続される。
　（実施形態１の動作例２）
　以下に、図４に示す本実施形態の画素メモリの他の動作例について説明する。なお、動作例１と同様の動作についてはその説明を省略する。
　図１０は、本実施形態の液晶表示装置１の画素メモリ（図４）に対応する動作を示す信号図である。なお、図１０においては、トランジスタＮ３がオンになる閾値レベルＶｔは、ＨレベルとＬレベルのセンター電位より高い場合について説明する。また、図１０では、書き込み期間Ｔ１ｉに第２のデータとしての「０」＝Ｌｏｗが書き込まれる場合を示す。
　なお、書き込み期間Ｔ１ｉにおける動作は、図６に示す場合と同じであるので、説明を省略する。また、リフレッシュ期間Ｔ２において、ソースラインＳＬ（ｊ）、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣ（ｉ）の動作は、図６に示す場合と同じである。
　リフレッシュ期間Ｔ２において、期間ｔ３では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗとなり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗとなる。これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＬレベルの電位が保持される。なお、ＣＳラインＣＳＬ（ｉ）の電位は、第１レベル（Ｖｃ１；Ｌレベル）である。
　期間ｔ４では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がオン状態となるため、スイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）からＨｉｇｈ電位（Ｈレベル）が書き込まれる。
　また、期間ｔ４の間の時刻ｔｃ１に、ＣＳラインＣＳＬ（ｉ）の電位が、第１レベルより高い第２レベル（Ｖｃ２；Ｈレベル）になる。｜Ｖｃ２－Ｖｃ１｜＝ΔＶｃｓとする。これにより、ノードＭＲＹの電位が、ＬレベルからΔＶｃｓだけ上がる。ただし、ノードＭＲＹの電位（Ｌ＋ΔＶｃｓ）は、トランジスタＮ３の閾値レベルＶｔより低い。なお、トランジスタＮ１がオン状態のため、ノードＰＩＸの電位はＨレベルのままである。
　期間ｔ５では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がオフ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨレベルを保持する。
　期間ｔ６では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がオン状態になり、リフレッシュ出力制御部ＲＳ１は第１の動作を行う。また、ノードＭＲＹの電位（Ｌ＋ΔＶｃｓ）はトランジスタＮ３の閾値レベルＶｔより低いことから、トランジスタＮ３はオフ状態であるので、リフレッシュ出力制御部ＲＳ１が非アクティブ状態となり、ノードＰＩＸとデータ転送制御線ＤＴ（ｉ）とは互いに切り離される。
　期間ｔ７では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになる。これによりトランジスタＮ４がオフ状態になるので、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸは、データ転送制御線ＤＴ（ｉ）から切り離されてＨレベルを保持する。
　また、期間ｔ７の間の時刻ｔｃ２に、ＣＳラインＣＳＬ（ｉ）の電位が、第２レベルから第１レベルになる。これにより、ノードＭＲＹの電位が、Ｌレベルに戻る。また、トランジスタＮ１がオフ状態のため、ノードＰＩＸの電位はＨレベルからΔＶｃｓだけ下がる。
　期間ｔ８では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＭＲＹの電位が上がる。ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、Ｈ－ΔＶｃｓから若干の電圧ΔＶｚだけ下降する。また、ノードＭＲＹの電位は、ノードＰＩＸと同じ電位（Ｈ－ΔＶｃｓ－ΔＶｚ）になる。トランジスタＮ３の閾値レベルＶｔが高い場合、ノードＭＲＹの電位（Ｈ－ΔＶｃｓ－ΔＶｚ）が、トランジスタＮ３の閾値レベルＶｔを下回ってしまう。
　期間ｔ９では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともに（Ｈ－ΔＶｃｓ－ΔＶｚ）が保持される。
　期間ｔ１０では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がオン状態となるため、スイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨレベル電位が書き込まれる。
　また、期間ｔ１０の間の時刻ｔｃ３に、ＣＳラインＣＳＬ（ｉ）の電位が、第１レベルから第２レベルに上昇する。これにより、ノードＭＲＹの電位がＨ－ΔＶｚになる。なお、期間ｔ７の時刻ｔｃ２の直前では、ノードＰＩＸとノードＭＲＹの電位差は、（Ｈ－Ｌ－ΔＶｃｓ）であり、図８に示す期間ｔ７のノードＰＩＸとノードＭＲＹの電位差（Ｈ－Ｌ）より小さい。そのため、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより下降した電圧ΔＶｚは、図８に示すΔＶｘよりも小さい。よって、時刻ｔｃ３後におけるノードＭＲＹの電位（Ｈ－ΔＶｚ）は、図８に示すノードＭＲＹの電位（Ｈ－ΔＶｘ）より高い。それゆえ、ノードＭＲＹの電位（Ｈ－ΔＶｚ）は、閾値レベルＶｔより高くなる。これにより、トランジスタＮ３のゲート端子にオン電圧が与えられるため、トランジスタＮ３はオン状態になる。なお、トランジスタＮ１がオン状態のため、ノードＰＩＸの電位はＨレベルのままである。
　期間ｔ１１では、ゲートラインＧＬ（ｉ）の電位がＬｏｗになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ１がオフ状態となるため、スイッチ回路ＳＷ１は遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨレベルを保持する。
　期間ｔ１２において、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これによりトランジスタＮ４がオン状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位（Ｈ－ΔＶｚ）がトランジスタＮ３の閾値レベルＶｔより高いので、トランジスタＮ３はオン状態になっている。そのため、リフレッシュ出力制御部ＲＳ１はアクティブ状態となり、データ転送制御線ＤＴ（ｉ）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位（Ｌレベル）が供給される。
　期間ｔ１３では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになる。これによりトランジスタＮ４はオフ状態となるため、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸはＬレベルを保持する。
　また、期間ｔ１３の時刻ｔｃ４に、ＣＳラインＣＳＬ（ｉ）の電位が、第２レベルから第１レベルになる。これにより、ノードＭＲＹの電位がΔＶｃｓだけ下がり、Ｈ－ΔＶｃｓ－ΔＶｚになる。また、トランジスタＮ１がオフ状態のため、ノードＰＩＸの電位が、ＬレベルからΔＶｃｓだけ下がる。
　期間ｔ１４では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１は転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗ（ほぼＬレベル）となる。
　以上の動作により、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ３および期間ｔ１２～期間ｔ１４でＬｏｗ、期間ｔ４～期間ｔ１１でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ７および期間ｔ１４でＬｏｗ、期間ｔ８～期間ｔ１３でＨｉｇｈとなる。
　本実施形態の図１０に示す動作例では、ＣＳラインＣＳＬ（ｉ）の電位を第１レベルと第２レベルとの間で変化させる。ＣＳラインＣＳＬ（ｉ）は、少なくともリフレッシュ出力制御線ＲＣ（ｉ）がＨｉｇｈ（すなわちトランジスタＮ４がオン状態）である間、第１レベルより高い第２レベルの電位を供給する。これにより、トランジスタＮ４がオン状態である間のノードＭＲＹの電位を高く補正する。そのため、トランジスタＮ３の閾値レベルが高い場合でも、トランジスタＮ３のゲート端子にオン電圧が与えられるため、トランジスタＮ３を確実にオン状態にすることができ、画素メモリＭＲは正常にリフレッシュ動作を行うことができる。よって、本実施形態の図１０に示す動作例によれば、画素メモリが正常に動作を行うことができるトランジスタＮ３の閾値の範囲（上限側）を拡大し、トランジスタの特性のばらつきによる回路の誤動作を防止することができる。
　なお、図２３に、ＣＳラインＣＳＬ（ｉ）が図１０に示す動作を行う場合において、書き込み期間Ｔ１ｉに第１のデータとしての「１」＝Ｈｉｇｈが画素に書き込まれる場合を示す。
　図２３に示す例では、期間ｔ６のリフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる間は、ノードＭＲＹの電位は閾値レベルＶｔよりも高い。また、期間ｔ１２のリフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる間は、ノードＭＲＹの電位は閾値レベルＶｔよりも低い。図２３に示す期間ｔ１４の画素の状態は、図１０に示す期間ｔ８の画素の状態に対応し、図２３に示す期間ｔ１４以降も正常にリフレッシュ動作が継続される。
　以上の図９、図１０、図２２、および図２３に示したように、本実施形態では、メモリ動作モードの書き込み期間においてＣＳラインＣＳＬ（ｉ）の電位を第１レベルにして、第１データ保持部ＤＳ１および第２データ保持部ＤＳ２に画像データを書き込む。そして、メモリ動作モードのリフレッシュ期間における少なくともリフレッシュ出力制御線ＲＣ（ｉ）がＨｉｇｈ（トランジスタＮ４がオン）になる期間は、ＣＳラインＣＳＬ（ｉ）の電位を第２レベルにする。よって、ノードＭＲＹの電位を補正することができ、画素メモリが正常に動作を行うことができるトランジスタＮ３の閾値の範囲を拡大することができる。
　なお、ＣＳラインＣＳＬ（ｉ）の電位を変化させるタイミングは、図９および図１０の動作に限定されるものではなく、例えば、メモリ動作モードのリフレッシュ期間にＣＳラインＣＳＬ（ｉ）の電位を第２レベルにし、そのまま第２レベルに維持し続けてもよい。具体的には、例えば、図９および図１０において、期間ｔ４の時刻ｔｃ１に第１レベルから第２レベルに変化させた後、期間ｔ１３の時刻ｔｃ４まで第２レベルを維持し続けてもよい。この場合、図９および図１０の動作に比べて、ＣＳラインＣＳＬ（ｉ）の電位の変化回数が少なくなる（周波数が下がる）ので、ＣＳラインＣＳＬ（ｉ）を駆動するＣＳドライバの消費電力が低減できる。
　［実施形態２］
　本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、実施形態１にて説明した図面と同じ機能を有する部材・構成については、同じ符号を付記し、その詳細な説明を省略する。
　図１１に、本実施形態に係る画素メモリＭＲ２（メモリ回路）の回路構成を示す。
　画素メモリＭＲ２は、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ２を備えている。実施形態１のリフレッシュ出力制御部ＲＳ１のトランジスタＮ３の代わりに、リフレッシュ出力制御部ＲＳ２は、インバータ回路ＩＮＶを備える。インバータ回路ＩＮＶの入力端子は、リフレッシュ出力制御部ＲＳ２の入力部ＩＮ１としてノードＭＲＹに接続され、インバータ回路ＩＮＶの出力端子は、トランジスタＮ３の第１のドレイン／ソース端子に接続されている。この画素メモリＭＲ２は、メモリ動作モードにおいて、容量Ｃｂ１に記憶された画素データの極性を反転させながらリフレッシュ動作を行う。
　（実施形態２の動作例１）
　図１２は、本実施形態の画素メモリＭＲ２の動作を示す信号図である。図１２では、反転電位が低い場合、すなわちインバータ回路ＩＮＶを構成するＰチャネルトランジスタの能力が低く、Ｎチャネルトランジスタの能力が高い場合について説明する。図１２では書き込み期間Ｔ１ｉに第１のデータとしての「１」＝Ｈｉｇｈが書き込まれる場合を示す。書き込み期間Ｔ１ｉにおける動作は、図９に示す場合と同じであるので、説明を省略する。
　リフレッシュ期間Ｔ２において、ゲートラインＧＬ（ｉ）の電位は常にＬｏｗである。
　期間ｔ２１では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗとなり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗとなり、ＣＳラインＣＳＬ（ｉ）の電位が第１レベル（Ｖｃ１；Ｈレベル）になる。これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＨレベルの電位が保持される。
　期間ｔ２２では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルより低い第２レベル（Ｖｃ２；Ｌレベル）になる。｜Ｖｃ１－Ｖｃ２｜＝ΔＶｃｓとする。これにより、ノードＰＩＸおよびノードＭＲＹの電位は共にＨレベルからΔＶｃｓだけ下がる。ここで、ノードＭＲＹの電位（Ｈ－ΔＶｃｓ）は、反転電位Ｖｒよりも高いため、反転されたＬレベルの電位が、トランジスタＮ３の第１のドレイン／ソース端子に供給される。
　期間ｔ２３（第１アクティブ期間）では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ３がオン状態になり、リフレッシュ出力制御部ＲＳ２はインバータ回路ＩＮＶの出力電位（Ｌレベル）をノードＰＩＸに供給する。
　期間ｔ２４では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ３がオフ状態になり、ノードＰＩＸとインバータ回路ＩＮＶとは切断される。
　期間ｔ２５では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルになる。これにより、ノードＰＩＸおよびノードＭＲＹの電位は共にΔＶｃｓだけ上がる。ノードＰＩＸの電位は（Ｌ＋ΔＶｃｓ）になり、ノードＭＲＹの電位はＨレベルになる。
　期間ｔ２６では、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＭＲＹの電位が下がる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、（Ｌ＋ΔＶｃｓ）から若干の電圧ΔＶｚだけ上昇する。また、ノードＭＲＹの電位は、ノードＰＩＸと同じ電位（Ｌ＋ΔＶｃｓ＋ΔＶｚ）になる。反転電位Ｖｒが低い場合、ノードＭＲＹの電位（Ｌ＋ΔＶｃｓ＋ΔＶｚ）は、反転電位Ｖｒを上回る。
　期間ｔ２７では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これにより、これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、共に（Ｌ＋ΔＶｃｓ＋ΔＶｚ）が保持される。
　期間ｔ２８では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルになる。これにより、ノードＰＩＸおよびノードＭＲＹの電位は共にΔＶｃｓだけ下がる。ノードＰＩＸおよびノードＭＲＹの電位は、共に（Ｌ＋ΔＶｚ）になる。ここで、ノードＭＲＹの電位（Ｌ＋ΔＶｚ）は、反転電位Ｖｒより低くなる。よって、反転されたＨレベルの電位が、トランジスタＮ３の第１のドレイン／ソース端子に供給される。
　期間ｔ２９（第２アクティブ期間）では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ３がオン状態になり、リフレッシュ出力制御部ＲＳ２はインバータ回路ＩＮＶの出力電位（Ｈレベル）をノードＰＩＸに供給する。
　期間ｔ３０では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ３がオフ状態になり、ノードＰＩＸとインバータ回路ＩＮＶとは切断される。
　期間ｔ３１では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルになる。これにより、ノードＰＩＸおよびノードＭＲＹの電位は共にΔＶｃｓだけ上がる。ノードＰＩＸの電位は（Ｈ＋ΔＶｃｓ）になり、ノードＭＲＹの電位は（Ｌ＋ΔＶｃｓ＋ΔＶｚ）になる。
　期間ｔ３２では、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈ（ほぼＨレベル）となる。
　以上の動作により、リフレッシュ期間Ｔ２におけるノードＰＩＸの電位は、期間ｔ２１～期間ｔ２２および期間ｔ２９～期間ｔ３２でＨｉｇｈ、期間ｔ２３～期間ｔ２８でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ２１～期間ｔ２５および期間ｔ３２でＨｉｇｈ、期間ｔ２６～期間ｔ３１でＬｏｗとなる。
　なお、対向電極ＣＯＭの電位は、トランジスタＮ３がオン状態となるごとにＨｉｇｈとＬｏｗとの間で反転するように駆動される。
　本実施形態の図１２に示す動作例では、ＣＳラインＣＳＬ（ｉ）の電位を第１レベルと第２レベルとの間で変化させる。ＣＳラインＣＳＬ（ｉ）は、少なくともリフレッシュ出力制御線ＲＣ（ｉ）がＨｉｇｈ（すなわちトランジスタＮ３がオン状態）である間、第１レベルより低い第２レベルの電位を供給する。これにより、トランジスタＮ３がオン状態である間のノードＭＲＹの電位を低く補正する。そのため、インバータ回路ＩＮＶの反転電位Ｖｒが低い場合でも、画素メモリＭＲ２は正常にリフレッシュ動作を行うことができる。よって、本実施形態の図１２に示す動作例によれば、画素メモリが正常に動作を行うことができる反転電位Ｖｒの範囲（下限側）を拡大し、トランジスタの特性のばらつきによる回路の誤動作を防止することができる。
　（実施形態２の動作例２）
　以下に、図１１に示す本実施形態の画素メモリの他の動作例について説明する。なお、動作例１と同様の動作についてはその説明を省略する。
　図１３は、本実施形態の画素メモリＭＲ２の他の動作を示す信号図である。図１３では、反転電位が高い場合、すなわちインバータ回路ＩＮＶを構成するＰチャネルトランジスタの能力が高く、Ｎチャネルトランジスタの能力が低い場合について説明する。図１３では書き込み期間Ｔ１ｉに第１のデータとしての「０」＝Ｌｏｗが書き込まれる場合を示す。書き込み期間Ｔ１ｉにおける動作は、図１０に示す場合と同じであるので、説明を省略する。
　期間ｔ２１では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗとなり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗとなり、ＣＳラインＣＳＬ（ｉ）の電位が第１レベル（Ｖｃ１；Ｌレベル）になる。これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＬレベルの電位が保持される。
　期間ｔ２２では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルより高い第２レベル（Ｖｃ２；Ｈレベル）になる。｜Ｖｃ２－Ｖｃ１｜＝ΔＶｃｓとする。これにより、ノードＰＩＸおよびノードＭＲＹの電位は共にＬレベルからΔＶｃｓだけ上がる。ここで、ノードＭＲＹの電位（Ｌ＋ΔＶｃｓ）は、反転電位Ｖｒよりも低いため、反転されたＨレベルの電位が、トランジスタＮ３の第１のドレイン／ソース端子に供給される。
　期間ｔ２３（第２アクティブ期間）では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ３がオン状態になり、リフレッシュ出力制御部ＲＳ２はインバータ回路ＩＮＶの出力電位（Ｈレベル）をノードＰＩＸに供給する。
　期間ｔ２４では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ３がオフ状態になり、ノードＰＩＸとインバータ回路ＩＮＶとは切断される。
　期間ｔ２５では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルになる。これにより、ノードＰＩＸおよびノードＭＲＹの電位は共にΔＶｃｓだけ下がる。ノードＰＩＸの電位は（Ｈ－ΔＶｃｓ）になり、ノードＭＲＹの電位はＬレベルになる。
　期間ｔ２６では、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＭＲＹの電位が上がる。ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、（Ｈ－ΔＶｃｓ）から若干の電圧ΔＶｚだけ下降する。また、ノードＭＲＹの電位は、ノードＰＩＸと同じ電位（Ｈ－ΔＶｃｓ－ΔＶｚ）になる。反転電位Ｖｒが高い場合、ノードＭＲＹの電位（Ｈ－ΔＶｃｓ－ΔＶｚ）が、反転電位Ｖｒを下回ってしまう。
　期間ｔ２７では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これにより、これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、共に（Ｈ－ΔＶｃｓ－ΔＶｚ）が保持される。
　期間ｔ２８では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルになる。これにより、ノードＰＩＸおよびノードＭＲＹの電位は共にΔＶｃｓだけ上がる。ノードＰＩＸおよびノードＭＲＹの電位は、共に（Ｈ－ΔＶｚ）になる。ここで、ノードＭＲＹの電位（Ｈ－ΔＶｚ）は、反転電位Ｖｒより高くなる。よって、反転されたＬレベルの電位が、トランジスタＮ３の第１のドレイン／ソース端子に供給される。
　期間ｔ２９（第１アクティブ期間）では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ３がオン状態になり、リフレッシュ出力制御部ＲＳ２はインバータ回路ＩＮＶの出力電位（Ｌレベル）をノードＰＩＸに供給する。
　期間ｔ３０では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ３がオフ状態になり、ノードＰＩＸとインバータ回路ＩＮＶとは切断される。
　期間ｔ３１では、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルになる。これにより、ノードＰＩＸおよびノードＭＲＹの電位は共にΔＶｃｓだけ下がる。ノードＰＩＸの電位は（Ｌ－ΔＶｃｓ）になり、ノードＭＲＹの電位は（Ｈ－ΔＶｃｓ－ΔＶｚ）になる。
　期間ｔ３２では、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗ（ほぼＬレベル）となる。
　以上の動作により、リフレッシュ期間Ｔ２におけるノードＰＩＸの電位は、期間ｔ２１～期間ｔ２２および期間ｔ２９～期間ｔ３２でＬｏｗ、期間ｔ２３～期間ｔ２８でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ２１～期間ｔ２５および期間ｔ３２でＬｏｗ、期間ｔ２６～期間ｔ３１でＨｉｇｈとなる。
　本実施形態の図１３に示す動作例では、ＣＳラインＣＳＬ（ｉ）の電位を第１レベルと第２レベルとの間で変化させる。ＣＳラインＣＳＬ（ｉ）は、少なくともリフレッシュ出力制御線ＲＣ（ｉ）がＨｉｇｈ（すなわちトランジスタＮ３がオン状態）である間、第１レベルより高い第２レベルの電位を供給する。これにより、トランジスタＮ３がオン状態である間のノードＭＲＹの電位を高く補正する。そのため、インバータ回路ＩＮＶの反転電位Ｖｒが高い場合でも、画素メモリＭＲ２は正常にリフレッシュ動作を行うことができる。よって、本実施形態の図１３に示す動作例によれば、画素メモリが正常に動作を行うことができる反転電位Ｖｒの範囲（上限側）を拡大し、トランジスタの特性のばらつきによる回路の誤動作を防止することができる。
　以上の図１２および図１３に示したように、本実施形態では、メモリ動作モードの書き込み期間においてＣＳラインＣＳＬ（ｉ）の電位を第１レベルにして、第１データ保持部ＤＳ１および第２データ保持部ＤＳ２に画像データを書き込む。そして、メモリ動作モードのリフレッシュ期間における少なくともリフレッシュ出力制御線ＲＣ（ｉ）がＨｉｇｈ（トランジスタＮ３がオン）になる期間は、ＣＳラインＣＳＬ（ｉ）の電位を第２レベルにする。よって、ノードＭＲＹの電位を補正することができ、画素メモリが正常に動作を行うことができるインバータ回路ＩＮＶの反転電位Ｖｒの範囲を拡大することができる。
　なお、本実施形態においても、実施形態２と同様、メモリ動作モードのリフレッシュ期間にＣＳラインＣＳＬ（ｉ）の電位を第２レベルにし、そのまま第２レベルに維持し続けてもよい。
　［実施形態３］
　本発明のさらに他の実施形態について、以下に説明する。なお、説明の便宜上、実施形態１にて説明した図面と同じ機能を有する部材・構成については、同じ符号を付記し、その詳細な説明を省略する。
　図１４に、本実施形態に係る画素メモリＭＲ３（メモリ回路）の回路構成を示す。
　画素メモリＭＲ３は、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ３を備えている。リフレッシュ出力制御部ＲＳ３は、トランジスタＮ３およびトランジスタＮ４を備える。実施形態１とは、トランジスタＮ３およびトランジスタＮ４の接続が異なる。
　本実施形態では、トランジスタＮ３のゲート端子はリフレッシュ出力制御部ＲＳ３の入力部ＩＮ１としてノードＭＲＹに、トランジスタＮ３の第１のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ３の出力部ＯＵＴ１としてノードＰＩＸに、トランジスタＮ３の第２のドレイン／ソース端子はトランジスタＮ４の第１のドレイン／ソース端子に、それぞれ接続されている。トランジスタＮ４のゲート端子はリフレッシュ出力制御線ＲＣ（ｉ）に、トランジスタＮ４の第２のドレイン／ソース端子はソースラインＳＬ（ｊ）に、それぞれ接続されている。なお、トランジスタＮ３とトランジスタＮ４との互いの接続位置は、上記例の場合と入れ替わってもよく、トランジスタＮ３とトランジスタＮ４とは、ソースラインＳＬ（ｊ）とリフレッシュ出力制御部ＲＳ３の出力との間に互いに直列に接続されていればよい。この画素メモリＭＲ３は、メモリ動作モードにおいて、容量Ｃｂ１に記憶された画素データの極性を反転させながらリフレッシュ動作を行う。
　（実施形態３の動作例１）
　図１５は、本実施形態の画素メモリＭＲ３の動作を示す信号図である。図１５では、トランジスタＮ３がオンになる閾値レベルＶｔが、ＨレベルとＬレベルのセンター電位より低い場合について説明する。図１５では書き込み期間Ｔ１ｉに第１のデータとしての「１」＝Ｈｉｇｈが書き込まれる場合を示す。書き込み期間Ｔ１ｉにおける動作は、図９に示す場合と同じであるので、説明を省略する。
　リフレッシュ期間における期間ｔ４１では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、ソースラインＳＬ（ｊ）の電位がＨｉｇｈとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗとなり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗとなり、ＣＳラインＣＳＬ（ｉ）の電位が第１レベル（Ｖｃ１；Ｈレベル）になる。これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＨレベルの電位が保持される。
　期間ｔ４２では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈとなり、ソースラインＳＬ（ｊ）の電位がＨｉｇｈを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ１がオン状態となるため、スイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨｉｇｈ電位（Ｈレベル）が書き込まれる。
　期間ｔ４３では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈを持続し、ソースラインＳＬ（ｊ）の電位がＨｉｇｈを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルより低い第２レベル（Ｖｃ２；Ｌレベル）になる。｜Ｖｃ１－Ｖｃ２｜＝ΔＶｃｓとする。これにより、ノードＭＲＹの電位が、ＨレベルからΔＶｃｓだけ下がる。ただし、ノードＭＲＹの電位（Ｈ－ΔＶｃｓ）は、トランジスタＮ３の閾値レベルＶｔより高い。なお、トランジスタＮ１がオン状態のため、ノードＰＩＸの電位はＨレベルのままである。
　期間ｔ４４では、ゲートラインＧＬ（ｉ）の電位がＬｏｗになり、ソースラインＳＬ（ｊ）の電位がＨｉｇｈを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ１がオフ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨレベルを保持する。
　期間ｔ４５では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。
　期間ｔ４６（第１アクティブ期間）では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ４がオン状態になり、リフレッシュ出力制御部ＲＳ３は第１の動作を行う。また、ノードＭＲＹの電位（Ｈ－ΔＶｃｓ）はトランジスタＮ３の閾値レベルＶｔより高いことから、トランジスタＮ３はオン状態であるので、リフレッシュ出力制御部ＲＳ３がアクティブ状態となり、ソースラインＳＬ（ｊ）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位（Ｌレベル）が供給される。ソースラインＳＬ（ｊ）は図２における供給源ＶＳ１を兼ねている。
　期間ｔ４７では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ４がオフ状態になるので、リフレッシュ出力制御部ＲＳ３は第２の動作を行う状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＬレベルを保持する。
　期間ｔ４８では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルになる。これにより、ノードＭＲＹの電位が、Ｈレベルに戻る。また、トランジスタＮ１がオフ状態のため、ノードＰＩＸの電位もＬレベルからΔＶｃｓだけ上がる。
　期間ｔ４９では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＭＲＹの電位が下がる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、Ｌ＋ΔＶｃｓから若干の電圧ΔＶｚだけ上昇する。また、ノードＭＲＹの電位は、ノードＰＩＸと同じ電位（Ｌ＋ΔＶｃｓ＋ΔＶｚ）になる。トランジスタＮ３の閾値レベルＶｔが低い場合、ノードＭＲＹの電位（Ｌ＋ΔＶｃｓ＋ΔＶｚ）が、トランジスタＮ３の閾値レベルＶｔを上回ってしまう。
　期間ｔ５０では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、共に（Ｌ＋ΔＶｃｓ＋ΔＶｚ）が保持される。
　期間ｔ５１では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＨｉｇｈになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。
　期間ｔ５２では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈになり、ソースラインＳＬ（ｊ）の電位がＨｉｇｈを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ１がオン状態となるため、スイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨレベル電位が書き込まれる。
　期間ｔ５３では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈを持続し、ソースラインＳＬ（ｊ）の電位がＨｉｇｈを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルになる。これにより、ノードＭＲＹの電位が（Ｌ＋ΔＶｚ）になる。なお、期間ｔ５３におけるノードＭＲＹの電位（Ｌ＋ΔＶｚ）は、図７に示すノードＭＲＹの電位（Ｌ＋ΔＶｘ）より低い。それゆえ、期間ｔ５３のノードＭＲＹの電位（Ｌ＋ΔＶｚ）は、閾値レベルＶｔより低くなる。これにより、トランジスタＮ３のゲート端子にオフ電圧が与えられるため、トランジスタＮ３はオフ状態になる。なお、トランジスタＮ１がオン状態のため、ノードＰＩＸの電位はＨレベルのままである。
　期間ｔ５４では、ゲートラインＧＬ（ｉ）の電位がＬｏｗになり、ソースラインＳＬ（ｊ）の電位がＨｉｇｈを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ１がオフ状態となるため、スイッチ回路ＳＷ１は遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨレベルを保持する。
　期間ｔ５５では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。
　期間ｔ５６（第２アクティブ期間）では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ４がオン状態になるため、リフレッシュ出力制御部ＲＳ３は第１の動作を行う状態となる。また、ノードＭＲＹの電位（Ｌ＋ΔＶｚ）がトランジスタＮ３の閾値レベルＶｔより低いので、トランジスタＮ３はオフ状態になっている。そのため、リフレッシュ出力制御部ＲＳ３は非アクティブ状態となり、出力を停止した状態となる。従って、ノードＰＩＸはＨレベルを保持したままとなる。
　期間ｔ５７では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ４はオフ状態となるため、リフレッシュ出力制御部ＲＳ３は第２の動作を行う状態となり、ノードＰＩＸはソースラインＳＬ（ｊ）から切り離されてＨレベルを保持する。
　期間ｔ５８では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルになる。これにより、ノードＭＲＹの電位がΔＶｃｓだけ上がり、（Ｌ＋ΔＶｃｓ＋ΔＶｚ）になる。また、トランジスタＮ１がオフ状態のため、ノードＰＩＸの電位が、ＨレベルからΔＶｃｓだけ上がる。
　期間ｔ５９では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１は転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈ（ほぼＨレベル）となる。
　以上の動作により、リフレッシュ期間Ｔ２において、ノードＰＩＸの電位は、期間ｔ４１～期間ｔ４５および期間ｔ５２～期間ｔ５９でＨｉｇｈ、期間ｔ４６～期間ｔ５１でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ４１～期間ｔ４８および期間ｔ５９でＨｉｇｈ、期間ｔ４９～期間ｔ５８でＬｏｗとなる。
　（実施形態３の動作例２）
　図１６は、本実施形態の画素メモリＭＲ３の動作を示す信号図である。図１６では、トランジスタＮ３がオンになる閾値レベルＶｔが、ＨレベルとＬレベルのセンター電位より高い場合について説明する。図１６では書き込み期間Ｔ１ｉに第１のデータとしての「０」＝Ｌｏｗが書き込まれる場合を示す。書き込み期間Ｔ１ｉにおける動作は、図１０に示す場合と同じであるので、説明を省略する。
　リフレッシュ期間における期間ｔ４０では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、ソースラインＳＬ（ｊ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗとなり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗとなり、ＣＳラインＣＳＬ（ｉ）の電位が第１レベル（Ｖｃ１；Ｌレベル）になる。これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＬレベルの電位が保持される。
　期間ｔ４１では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを維持し、ソースラインＳＬ（ｊ）の電位がＨｉｇｈとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを維持し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを維持し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを維持する。
　期間ｔ４２では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈとなり、ソースラインＳＬ（ｊ）の電位がＨｉｇｈを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ１がオン状態となるため、スイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）からＨｉｇｈ電位（Ｈレベル）が書き込まれる。
　期間ｔ４３では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈを持続し、ソースラインＳＬ（ｊ）の電位がＨｉｇｈを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルより高い第２レベル（Ｖｃ２；Ｈレベル）になる。｜Ｖｃ２－Ｖｃ１｜＝ΔＶｃｓとする。これにより、ノードＭＲＹの電位が、ＬレベルからΔＶｃｓだけ上がる。ただし、ノードＭＲＹの電位（Ｌ＋ΔＶｃｓ）は、トランジスタＮ３の閾値レベルＶｔより低い。なお、トランジスタＮ１がオン状態のため、ノードＰＩＸの電位はＨレベルのままである。
　期間ｔ４４では、ゲートラインＧＬ（ｉ）の電位がＬｏｗになり、ソースラインＳＬ（ｊ）の電位がＨｉｇｈを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ１がオフ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨレベルを保持する。
　期間ｔ４５では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。
　期間ｔ４６（第２アクティブ期間）では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ４がオン状態になり、リフレッシュ出力制御部ＲＳ３は第１の動作を行う。また、ノードＭＲＹの電位（Ｌ＋ΔＶｃｓ）はトランジスタＮ３の閾値レベルＶｔより低いことから、トランジスタＮ３はオフ状態であるので、リフレッシュ出力制御部ＲＳ３が非アクティブ状態となり、ノードＰＩＸとソースラインＳＬ（ｊ）とは互いに切り離される。
　期間ｔ４７では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ４がオフ状態になるので、リフレッシュ出力制御部ＲＳ３は第２の動作を行う状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨレベルを保持する。
　期間ｔ４８では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルになる。これにより、ノードＭＲＹの電位が、Ｌレベルに戻る。また、トランジスタＮ１がオフ状態のため、ノードＰＩＸの電位はＨレベルからΔＶｃｓだけ下がる。
　期間ｔ４９では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＭＲＹの電位が上がる。ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、Ｈ－ΔＶｃｓから若干の電圧ΔＶｚだけ下降する。また、ノードＭＲＹの電位は、ノードＰＩＸと同じ電位（Ｈ－ΔＶｃｓ－ΔＶｚ）になる。トランジスタＮ３の閾値レベルＶｔが高い場合、ノードＭＲＹの電位（Ｈ－ΔＶｃｓ－ΔＶｚ）が、トランジスタＮ３の閾値レベルＶｔを下回ってしまう。
　期間ｔ５０では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ２がオフ状態となるため、データ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともに（Ｈ－ΔＶｃｓ－ΔＶｚ）が保持される。
　期間ｔ５１では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＨｉｇｈになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。
　期間ｔ５２では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈになり、ソースラインＳＬ（ｊ）の電位がＨｉｇｈを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ１がオン状態となるため、スイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨレベル電位が書き込まれる。
　期間ｔ５３では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈを持続し、ソースラインＳＬ（ｊ）の電位がＨｉｇｈを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルになる。これにより、ノードＭＲＹの電位がＨ－ΔＶｚになる。なお、ΔＶｚは、図８に示すΔＶｘよりも小さい。よって、期間ｔ５３におけるノードＭＲＹの電位（Ｈ－ΔＶｚ）は、図８に示すノードＭＲＹの電位（Ｈ－ΔＶｘ）より高い。それゆえ、期間ｔ５３のノードＭＲＹの電位（Ｈ－ΔＶｚ）は、閾値レベルＶｔより高くなる。これにより、トランジスタＮ３のゲート端子にオン電圧が与えられるため、トランジスタＮ３はオン状態になる。なお、トランジスタＮ１がオン状態のため、ノードＰＩＸの電位はＨレベルのままである。
　期間ｔ５４では、ゲートラインＧＬ（ｉ）の電位がＬｏｗになり、ソースラインＳＬ（ｊ）の電位がＨｉｇｈを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ１がオフ状態となるため、スイッチ回路ＳＷ１は遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨレベルを保持する。
　期間ｔ５５では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。
　期間ｔ５６（第１アクティブ期間）では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ４がオン状態になるため、リフレッシュ出力制御部ＲＳ３は第１の動作を行う状態となる。また、ノードＭＲＹの電位（Ｈ－ΔＶｚ）がトランジスタＮ３の閾値レベルＶｔより高いので、トランジスタＮ３はオン状態になっている。そのため、リフレッシュ出力制御部ＲＳ３はアクティブ状態となり、ソースラインＳＬ（ｊ）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位（Ｌレベル）が供給される。
　期間ｔ５７では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになり、ＣＳラインＣＳＬ（ｉ）の電位が第２レベルを持続する。これによりトランジスタＮ４はオフ状態となるため、リフレッシュ出力制御部ＲＳ３は第２の動作を行う状態となり、ノードＰＩＸはソースラインＳＬ（ｊ）から切り離されてＬレベルを保持する。
　期間ｔ５８では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルになる。これにより、ノードＭＲＹの電位がΔＶｃｓだけ下がり、Ｈ－ΔＶｃｓ－ΔＶｚになる。また、トランジスタＮ１がオフ状態のため、ノードＰＩＸの電位が、ＬレベルからΔＶｃｓだけ下がる。
　期間ｔ５９では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、ソースラインＳＬ（ｊ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続し、ＣＳラインＣＳＬ（ｉ）の電位が第１レベルを持続する。これによりトランジスタＮ２がオン状態となるため、データ転送部ＴＳ１は転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗ（ほぼＬレベル）となる。
　以上の動作により、リフレッシュ期間Ｔ２において、ノードＰＩＸの電位は、期間ｔ４０～期間ｔ４１および期間ｔ５６～期間ｔ５９でＬｏｗ、期間ｔ４２～期間ｔ５５でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ４０～期間ｔ４８および期間ｔ５９でＬｏｗ、期間ｔ４９～期間ｔ５８でＨｉｇｈとなる。
　本実施形態の図１５および図１６に示す動作例では、実施形態１と同様の動作を行うことができる。よって、本実施形態の図１５および図１６に示す動作例によれば、画素メモリが正常に動作を行うことができるトランジスタＮ３の閾値の範囲を拡大し、トランジスタの特性のばらつきによる回路の誤動作を防止することができる。
　［他の変形例］
　本発明の一態様に係る液晶表示装置は、データ信号線と、走査信号線と、保持容量配線と、データ転送線と、画素電極とを備え、データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、制御端子が上記走査信号線に接続され、一方の導通端子が上記データ信号線に接続され、他方の導通端子が上記画素電極に接続された第１トランジスタと、制御端子が上記データ転送線に接続され、一方の導通端子が上記画素電極に接続された第２トランジスタと、上記第２トランジスタの他方の導通端子に接続された保持電極と、入力部が上記保持電極に接続され、出力部が上記画素電極に接続されたリフレッシュ出力制御部と、上記保持電極と上記保持容量配線との間に形成された保持容量と、を備え、上記データ保持期間では、上記保持容量配線に供給する保持容量配線信号の電位レベルを変化させることによって、上記保持容量を介して上記保持電極の電位を変化させ、上記リフレッシュ出力制御部は、上記入力部に入力される上記変化後の保持電極の電位に基づいて、上記画素電極の電位を制御する。
　上記の構成によれば、データ保持期間において、保持容量配線信号の電位レベルを変化させることによって保持電極の電位を突き上げる（あるいは突き下げる）ことができる。これにより、画素電極に供給されるリフレッシュ出力制御部の出力信号を適正な電位レベルに調整することができるため、トランジスタ特性のばらつきに起因する画素メモリの誤動作を防止することができる。
　上記液晶表示装置では、上記リフレッシュ出力制御部に接続されたリフレッシュ線をさらに備え、上記リフレッシュ出力制御部は、上記リフレッシュ線がアクティブのときに、該リフレッシュ出力制御部の出力信号を、上記出力部から上記画素電極に出力し、上記データ信号電位を書き込む期間では、上記保持容量配線信号の電位を第１レベルにし、上記データ保持期間では、少なくとも上記リフレッシュ線をアクティブにしている間は、上記保持容量配線信号の電位を第２レベルにする構成とすることもできる。
　上記液晶表示装置では、上記データ保持期間では、上記保持容量配線信号の電位を第１レベルから第２レベルに変化させた後に上記リフレッシュ線をアクティブにし、該リフレッシュ線を非アクティブにした後に上記保持容量配線信号の電位を第２レベルから第１レベルに変化させる構成とすることもできる。
　上記液晶表示装置では、上記データ保持期間では、上記データ転送線を非アクティブにしてから上記リフレッシュ線をアクティブにするまでの間に上記保持容量配線信号の電位を第１レベルから第２レベルに変化させ、上記リフレッシュ線を非アクティブにしてから上記データ転送線をアクティブにするまでの間に上記保持容量配線信号の電位を第２レベルから第１レベルに変化させる構成とすることもできる。
　上記液晶表示装置では、上記リフレッシュ出力制御部は、制御端子が上記入力部に接続され、一方の導通端子が上記データ転送線に接続された第３トランジスタと、制御端子が上記リフレッシュ線に接続され、一方の導通端子が上記第３トランジスタの他方の導通端子に接続され、他方の導通端子が上記出力部に接続された第４トランジスタと、を備えている構成とすることもできる。
　ここで、例えば、第１レベルをハイレベル（Ｈ）、第２レベルをローレベル（Ｌ）に設定し、データ書き込み期間にハイレベルのデータ信号が書き込まれ、かつ、データ転送線を非アクティブにしてからリフレッシュ線をアクティブにするまでの間に保持容量配線信号の電位を第１レベル（Ｈ）から第２レベル（Ｌ）に変化させ、リフレッシュ線を非アクティブにしてからデータ転送線をアクティブにするまでの間に保持容量配線信号の電位を第２レベル（Ｌ）から第１レベル（Ｈ）に変化させた場合（図９参照）を想定する。
　この場合、上記の構成によれば、保持容量配線信号の電位を第１レベル（Ｈ）から第２レベル（Ｌ）に変化させることにより、入力部に接続された保持電極の電位（ノードＭＲＹ）を、第３トランジスタをオフする電圧まで引き下げることができる（図９の期間ｔ１０参照）。これにより、その後リフレッシュ線がアクティブになって第４トランジスタがオン状態になっても、画素電極が第３トランジスタを介してデータ転送線に電気的に接続されることがないため、画素電極の電位（Ｈ）を維持することができる。そのため、画素メモリの誤動作を防止することができる。
　上記液晶表示装置では、上記リフレッシュ出力制御部は、入力端子が上記入力部に接続されたインバータ回路と、制御端子が上記リフレッシュ線に接続され、一方の導通端子が上記インバータ回路の出力端子に接続され、他方の導通端子が上記出力部に接続された第３トランジスタと、を備えている構成とすることもできる。
　上記液晶表示装置では、上記リフレッシュ出力制御部は、上記リフレッシュ線をアクティブにしているときに、上記入力部に入力された上記保持電極の電位レベルを反転させた電位を、上記出力部から上記画素電極に出力する構成とすることもできる。
　上記液晶表示装置では、上記リフレッシュ出力制御部は、制御端子が上記入力部に接続され、一方の導通端子が上記出力部に接続された第３トランジスタと、制御端子が上記リフレッシュ線に接続され、一方の導通端子が上記第３トランジスタの他方の導通端子に接続され、他方の導通端子が上記データ信号線に接続された第４トランジスタと、を備えている構成とすることもできる。
　上記液晶表示装置では、上記リフレッシュ線において、第１アクティブ期間と第２アクティブ期間とが交互に設けられるとともに、各アクティブ期間の間に非アクティブ期間が設けられ、上記リフレッシュ線が上記第１アクティブ期間であるときは、上記保持電極に上記第３トランジスタをオンするためのオン電圧が供給される一方、上記リフレッシュ線が上記第２アクティブ期間であるときは、上記保持電極に上記第３トランジスタをオフするためのオフ電圧が供給される構成とすることもできる。
　上記液晶表示装置では、上記データ信号電位を書き込む期間に、ハイレベルのデータ信号電位を上記画素電極に書き込んだ場合において、上記保持容量配線信号は、上記第１レベルがハイレベルに、上記第２レベルがローレベルに設定され、上記リフレッシュ線がアクティブになる前の上記画素電極の電位がローレベルであるときは、上記保持容量配線信号を上記第１レベルから上記第２レベルに変化させることによって、上記保持電極の電位を、上記インバータ回路の反転電位よりも低くなるように引き下げる構成とすることもできる。
　上記液晶表示装置では、上記データ信号電位を書き込む期間に、ローレベルのデータ信号電位を上記画素電極に書き込んだ場合において、上記保持容量配線信号は、上記第１レベルがローレベルに、上記第２レベルがハイレベルに設定され、上記リフレッシュ線がアクティブになる前の上記画素電極の電位がハイレベルであるときは、上記保持容量配線信号を上記第１レベルから上記第２レベルに変化させることによって、上記保持電極の電位を、上記インバータ回路の反転電位よりも高くなるように引き上げる構成とすることもできる。
　上記液晶表示装置では、上記保持電極と上記保持容量配線との間に形成された上記保持容量を第１保持容量として、上記画素電極と上記保持容量配線との間に形成された第２保持容量を備える構成とすることもできる。
　本発明の一態様に係る液晶表示装置の駆動方法は、データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極とを備え、データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置の駆動方法であって、制御端子が上記走査信号線に接続され、一方の導通端子が上記データ信号線に接続され、他方の導通端子が上記画素電極に接続された第１トランジスタと、制御端子が上記データ転送線に接続され、一方の導通端子が上記画素電極に接続された第２トランジスタと、上記第２トランジスタの他方の導通端子に接続された保持電極と、入力部が上記保持電極に接続され、出力部が上記画素電極に接続されたリフレッシュ出力制御部と、上記保持電極と上記保持容量配線との間に形成された保持容量と、を備え、上記データ信号電位の書き込み期間では、上記データ転送線をアクティブにしておき、上記各データ信号線にデータ信号電位を出力しながら上記各走査信号線を順次選択する一方、上記データ保持期間では、上記保持容量配線に供給する保持容量配線信号の電位レベルを変化させることによって、上記保持容量を介して上記保持電極の電位を変化させ、上記リフレッシュ出力制御部が、上記入力部に入力される上記変化後の保持電極の電位に基づいて、上記画素電極の電位を制御することによって、上記リフレッシュ動作を行う。
　上記構成によれば、上記液晶表示装置と同様に効果を得ることができる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、携帯電話のディスプレイなどに好適に使用することができる。
１　液晶表示装置
２　ゲートドライバ／ＣＳドライバ（走査信号線駆動回路／保持容量配線駆動回路）
３　制御信号バッファ回路
４　駆動信号発生回路／映像信号発生回路（表示制御回路）
５　デマルチプレクサ
６　画素アレイ
４０　画素
ＣＯＭ　対向電極（共通電極）
ＧＬ　ゲートライン（走査信号線）
ＣＳＬ　ＣＳライン（保持容量配線）
ＤＴ　データ転送制御線（データ転送線）
ＲＣ　リフレッシュ出力制御線（リフレッシュ線）
ＳＬ　ソースライン（データ信号線）
ＭＲ　画素メモリ（メモリ回路）
ＳＷ１　スイッチ回路
ＤＳ１　第１データ保持部
ＴＳ１　データ転送部
ＤＳ２　第２データ保持部
ＲＳ１、ＲＳ２、ＲＳ３　リフレッシュ出力制御部
ＶＳ１　供給源
Ｎ１～Ｎ４　トランジスタ（Ｎチャネル型の電界効果トランジスタ）
Ｎ１　トランジスタ（第１トランジスタ）
Ｎ２　トランジスタ（第２トランジスタ）
Ｎ３　トランジスタ（第３トランジスタ）
Ｎ４　トランジスタ（第４トランジスタ）
Ｃａ１　容量（第２保持容量）
Ｃｂ１　容量（第１保持容量）
ＰＩＸ　画素電極
ＭＲＹ　保持電極
ＩＮＶ　インバータ回路

Claims (13)

  1. 　データ信号線と、走査信号線と、保持容量配線と、データ転送線と、画素電極とを備え、データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であって、
    　制御端子が上記走査信号線に接続され、一方の導通端子が上記データ信号線に接続され、他方の導通端子が上記画素電極に接続された第１トランジスタと、
    　制御端子が上記データ転送線に接続され、一方の導通端子が上記画素電極に接続された第２トランジスタと、
    　上記第２トランジスタの他方の導通端子に接続された保持電極と、
    　入力部が上記保持電極に接続され、出力部が上記画素電極に接続されたリフレッシュ出力制御部と、
    　上記保持電極と上記保持容量配線との間に形成された保持容量と、を備え、
    　上記データ保持期間では、上記保持容量配線に供給する保持容量配線信号の電位レベルを変化させることによって、上記保持容量を介して上記保持電極の電位を変化させ、
    　上記リフレッシュ出力制御部は、上記入力部に入力される上記変化後の保持電極の電位に基づいて、上記画素電極の電位を制御することを特徴とする液晶表示装置。
  2. 　上記リフレッシュ出力制御部に接続されたリフレッシュ線をさらに備え、
    　上記リフレッシュ出力制御部は、上記リフレッシュ線がアクティブのときに、該リフレッシュ出力制御部の出力信号を、上記出力部から上記画素電極に出力し、
    　上記データ信号電位を書き込む期間では、上記保持容量配線信号の電位を第１レベルにし、
    　上記データ保持期間では、少なくとも上記リフレッシュ線をアクティブにしている間は、上記保持容量配線信号の電位を第２レベルにすることを特徴とする請求項１に記載の液晶表示装置。
  3. 　上記データ保持期間では、上記保持容量配線信号の電位を第１レベルから第２レベルに変化させた後に上記リフレッシュ線をアクティブにし、該リフレッシュ線を非アクティブにした後に上記保持容量配線信号の電位を第２レベルから第１レベルに変化させることを特徴とする請求項２に記載の液晶表示装置。
  4. 　上記データ保持期間では、上記データ転送線を非アクティブにしてから上記リフレッシュ線をアクティブにするまでの間に上記保持容量配線信号の電位を第１レベルから第２レベルに変化させ、上記リフレッシュ線を非アクティブにしてから上記データ転送線をアクティブにするまでの間に上記保持容量配線信号の電位を第２レベルから第１レベルに変化させることを特徴とする請求項３に記載の液晶表示装置。
  5. 　上記リフレッシュ出力制御部は、
    　制御端子が上記入力部に接続され、一方の導通端子が上記データ転送線に接続された第３トランジスタと、
    　制御端子が上記リフレッシュ線に接続され、一方の導通端子が上記第３トランジスタの他方の導通端子に接続され、他方の導通端子が上記出力部に接続された第４トランジスタと、を備えていることを特徴とする請求項２に記載の液晶表示装置。
  6. 　上記リフレッシュ出力制御部は、
    　入力端子が上記入力部に接続されたインバータ回路と、
    　制御端子が上記リフレッシュ線に接続され、一方の導通端子が上記インバータ回路の出力端子に接続され、他方の導通端子が上記出力部に接続された第３トランジスタと、を備えていることを特徴とする請求項２に記載の液晶表示装置。
  7. 　上記リフレッシュ出力制御部は、上記リフレッシュ線をアクティブにしているときに、上記入力部に入力された上記保持電極の電位レベルを反転させた電位を、上記出力部から上記画素電極に出力することを特徴とする請求項６に記載の液晶表示装置。
  8. 　上記リフレッシュ出力制御部は、
    　制御端子が上記入力部に接続され、一方の導通端子が上記出力部に接続された第３トランジスタと、
    　制御端子が上記リフレッシュ線に接続され、一方の導通端子が上記第３トランジスタの他方の導通端子に接続され、他方の導通端子が上記データ信号線に接続された第４トランジスタと、を備えていることを特徴とする請求項２に記載の液晶表示装置。
  9. 　上記リフレッシュ線において、第１アクティブ期間と第２アクティブ期間とが交互に設けられるとともに、各アクティブ期間の間に非アクティブ期間が設けられ、
    　上記リフレッシュ線が上記第１アクティブ期間であるときは、上記保持電極に上記第３トランジスタをオンするためのオン電圧が供給される一方、
    　上記リフレッシュ線が上記第２アクティブ期間であるときは、上記保持電極に上記第３トランジスタをオフするためのオフ電圧が供給されることを特徴とする請求項５または８に記載の液晶表示装置。
  10. 　上記データ信号電位を書き込む期間に、ハイレベルのデータ信号電位を上記画素電極に書き込んだ場合において、
    　上記保持容量配線信号は、上記第１レベルがハイレベルに、上記第２レベルがローレベルに設定され、
    　上記リフレッシュ線がアクティブになる前の上記画素電極の電位がローレベルであるときは、上記保持容量配線信号を上記第１レベルから上記第２レベルに変化させることによって、上記保持電極の電位を、上記インバータ回路の反転電位よりも低くなるように引き下げることを特徴とする請求項７に記載の液晶表示装置。
  11. 　上記データ信号電位を書き込む期間に、ローレベルのデータ信号電位を上記画素電極に書き込んだ場合において、
    　上記保持容量配線信号は、上記第１レベルがローレベルに、上記第２レベルがハイレベルに設定され、
    　上記リフレッシュ線がアクティブになる前の上記画素電極の電位がハイレベルであるときは、上記保持容量配線信号を上記第１レベルから上記第２レベルに変化させることによって、上記保持電極の電位を、上記インバータ回路の反転電位よりも高くなるように引き上げることを特徴とする請求項７に記載の液晶表示装置。
  12. 　上記保持電極と上記保持容量配線との間に形成された上記保持容量を第１保持容量として、
    　上記画素電極と上記保持容量配線との間に形成された第２保持容量を備えることを特徴とする請求項１から１１のいずれか一項に記載の液晶表示装置。
  13. 　データ信号線と、走査信号線と、保持容量配線と、データ転送線と、リフレッシュ線と、画素電極とを備え、データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置の駆動方法であって、
    　制御端子が上記走査信号線に接続され、一方の導通端子が上記データ信号線に接続され、他方の導通端子が上記画素電極に接続された第１トランジスタと、
    　制御端子が上記データ転送線に接続され、一方の導通端子が上記画素電極に接続された第２トランジスタと、
    　上記第２トランジスタの他方の導通端子に接続された保持電極と、
    　入力部が上記保持電極に接続され、出力部が上記画素電極に接続されたリフレッシュ出力制御部と、
    　上記保持電極と上記保持容量配線との間に形成された保持容量と、を備え、
    　上記データ信号電位の書き込み期間では、上記データ転送線をアクティブにしておき、上記各データ信号線にデータ信号電位を出力しながら上記各走査信号線を順次選択する一方、
    　上記データ保持期間では、上記保持容量配線に供給する保持容量配線信号の電位レベルを変化させることによって、上記保持容量を介して上記保持電極の電位を変化させ、
    　上記リフレッシュ出力制御部が、上記入力部に入力される上記変化後の保持電極の電位に基づいて、上記画素電極の電位を制御することによって、上記リフレッシュ動作を行うことを特徴とする液晶表示装置の駆動方法。
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