WO2012067020A1 - 液晶表示装置 - Google Patents

液晶表示装置 Download PDF

Info

Publication number
WO2012067020A1
WO2012067020A1 PCT/JP2011/076005 JP2011076005W WO2012067020A1 WO 2012067020 A1 WO2012067020 A1 WO 2012067020A1 JP 2011076005 W JP2011076005 W JP 2011076005W WO 2012067020 A1 WO2012067020 A1 WO 2012067020A1
Authority
WO
WIPO (PCT)
Prior art keywords
pixel
display
liquid crystal
memory
data
Prior art date
Application number
PCT/JP2011/076005
Other languages
English (en)
French (fr)
Inventor
鷲尾　一
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Publication of WO2012067020A1 publication Critical patent/WO2012067020A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor

Definitions

  • the present invention relates to a liquid crystal display device including a memory circuit capable of holding data in a pixel.
  • a liquid crystal display device has been proposed as a liquid crystal display device including a pixel memory that performs display by holding image data written in the pixel in a memory circuit (referred to as a pixel memory) in the pixel (Patent Document 1). etc).
  • a pixel memory that performs display by holding image data written in the pixel in a memory circuit (referred to as a pixel memory) in the pixel (Patent Document 1). etc).
  • a new image data is rewritten on a pixel-by-frame basis through a data signal line for display.
  • a rewrite image is displayed. Display is performed using image data held in the pixel memory without supplying data.
  • the operation of the drive circuit that drives the scanning signal line and the data signal line can be stopped, so that power consumption can be greatly reduced. Accordingly, the memory operation is often used for image display that is strongly demanded to reduce power consumption, such as a standby screen display of a cellular phone.
  • JP 2002-229532 A (published on August 16, 2002)
  • liquid crystal display device of Patent Document 1 can perform color display in the memory operation, since the number of colors is eight, sufficient display quality cannot be obtained.
  • the liquid crystal display device is expected to add a function to display the character information with high definition while reducing power consumption.
  • color display during normal operation and memory display during memory operation are expected. It is difficult to perform black and white display with low power consumption and high quality.
  • the present invention has been made in view of the above-described conventional problems, and an object of the present invention is to provide a liquid crystal display device having a pixel memory capable of performing high-quality black and white display during memory operation while achieving low power consumption. Is to realize.
  • the liquid crystal display device provides A liquid crystal display device provided with a memory circuit for holding image data in each pixel, A normal operation mode for performing display based on image data supplied via the data signal line, and a memory operation mode for performing display based on image data held in the memory circuit,
  • Each pixel includes a color filter corresponding to any of the RGB colors, and includes a first region where the color filter is formed and a second region where the color filter is not formed.
  • the liquid crystal display device provides A memory circuit for holding image data is provided for each display pixel including at least one R pixel corresponding to R color, G pixel corresponding to G color, and B pixel corresponding to B color.
  • Each pixel includes a color filter corresponding to any of the RGB colors, and includes a first region where the color filter is formed and a second region where the color filter is not formed.
  • each pixel includes a color filter corresponding to one of the RGB colors, and includes a first region where the color filter is formed and a second region where the color filter is not formed. It is the composition which is provided.
  • FIG. 1 is a block diagram illustrating a schematic configuration of a liquid crystal display device according to an embodiment of the present invention.
  • FIG. 2 is a block diagram schematically showing display pixels P for 2 rows and 2 columns in the liquid crystal display device of FIG. 1.
  • FIG. 3 is a diagram schematically showing an AB cross section of the R pixel in FIG. 2.
  • FIG. 2 is a block diagram illustrating a configuration of a source driver according to the liquid crystal display device of FIG. 1.
  • 5 is a timing chart of signals input to and output from the source driver of FIG.
  • FIG. 5 is a circuit diagram of a data decoder in the source driver of FIG. 4.
  • FIG. 7 is a circuit diagram of a sub-decoder provided in the data decoder of FIG. 6.
  • FIG. 6 shows a display state of one display pixel P in the operation of FIG. 10 is a table showing a relationship between combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and a display state of one display pixel P.
  • FIG. 9 is a circuit diagram of a sub decoder according to a first modification of the sub decoder in FIG. 7.
  • 10 is a table showing a relationship among combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and a display state of one display pixel P in Modification 1.
  • FIG. 10 is a circuit diagram of a sub-decoder according to Modification 2 of the sub-decoder of FIG.
  • FIG. 10 is a table showing a relationship among combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and a display state of one display pixel P in Modification 2.
  • FIG. 10 is a circuit diagram of a sub-decoder according to Modification 3 of the sub-decoder of FIG. 14 is a table showing a relationship among combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and a display state of one display pixel P in Modification 3.
  • FIG. 10 is a circuit diagram of a sub-decoder according to Modification 4 of the sub-decoder of FIG.
  • FIG. 15 is a table showing a relationship among combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and a display state of one display pixel P in Modification 4.
  • FIG. 10 is a circuit diagram of a sub-decoder according to Modification 5 of the sub-decoder of FIG. 14 is a table showing a relationship among combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and a display state of one display pixel P in Modification 5.
  • FIG. 10 is a circuit diagram of a sub-decoder according to Modification 6 of the sub-decoder of FIG.
  • FIG. 14 is a table showing a relationship among combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and a display state of one display pixel P in Modification 6.
  • FIG. 10 is a circuit diagram of a sub-decoder according to Modification 7 of the sub-decoder of FIG. 20 is a table showing a relationship among combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and a display state of one display pixel P in Modification 7.
  • FIG. 10 is a circuit diagram of a sub-decoder according to Modification 8 of the sub-decoder of FIG.
  • FIG. 14 is a table showing a relationship among combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and a display state of one display pixel P in Modification 8.
  • FIG. 7 is a circuit diagram of a data decoder according to a modification of the data decoder in FIG. 6.
  • FIG. 27 is a circuit diagram of a selector circuit provided in the data decoder of FIG. 26.
  • FIG. 2 is an equivalent circuit diagram illustrating a configuration of a pixel memory MR according to the liquid crystal display device of FIG. 1.
  • FIG. 2 is a block diagram schematically showing a configuration of a pixel memory MR according to the liquid crystal display device of FIG. 1.
  • FIG. 6 is an equivalent circuit diagram illustrating a configuration of a circuit formed in a pixel region of a display pixel including three pixels of an R pixel, a G pixel, and a B pixel in Embodiment 2.
  • FIG. FIG. 6 is a block diagram illustrating an overall configuration of a liquid crystal display device according to a second embodiment.
  • FIG. 34 is an equivalent circuit diagram showing a detailed configuration of the pixel memory MR shown in FIG. 33.
  • It is a signal waveform diagram of the memory drive selection lines SEL1, SEL2, SEL3, and SELm in the row and m-th row.
  • FIG. 11 is a signal waveform diagram when black display is performed for a display pixel having a value of in-memory data MD of “1” in the liquid crystal display devices according to the second and third embodiments.
  • FIG. 11 is a signal waveform diagram when white display is performed for a display pixel whose value of data in memory MD is “0” in the liquid crystal display devices according to the second and third embodiments.
  • FIG. 10 is an equivalent circuit diagram illustrating a configuration of a circuit formed in a pixel region of a display pixel including three pixels of an R pixel, a G pixel, and a B pixel in the third embodiment.
  • FIG. 40 is an equivalent circuit diagram showing a detailed configuration of the pixel memory MR shown in FIG. 39.
  • FIG. 1 is a block diagram showing the overall configuration of the liquid crystal display device according to the present embodiment.
  • the present liquid crystal display device 1 includes a liquid crystal panel provided with a memory circuit (pixel memory MR), and is a memory type liquid crystal display device that performs a refresh operation during a data holding period after writing a data signal potential (image data). For example, by switching between a multi-color (multi-gradation) display mode (normal operation mode) used for screen display during mobile phone operation and a memory operation mode used for screen display during mobile phone standby Operate.
  • a multi-color (multi-gradation) display mode normal operation mode
  • memory operation mode used for screen display during mobile phone standby Operate.
  • the present liquid crystal display device 1 has a transmissive mode in which light from a light source (backlight) provided on the back side of the display panel is output to the outside through the display panel, and the backlight is turned off to display Illumination light (external light) is guided inside the panel, and this is reflected by a reflective layer (reflective electrode) to switch the display mode to display light and display.
  • a light source backlight
  • Illumination light external light
  • a reflective layer reflective electrode
  • the liquid crystal display device 1 includes a gate driver / CS driver 2 (scanning signal line driving circuit / holding capacity wiring driving circuit), a control signal buffer circuit 3, a driving signal generation circuit / video signal generation circuit 4 (display control circuit), and a demultiplexer. 5 and a pixel array 6. Further, the liquid crystal display device 1 includes a gate line (scanning signal line) GL (i), a CS line (holding capacitor line) CSL (i), a data transfer control line (data transfer line) DT (i), and a refresh output control line. (Refresh line) RC (i), source line (data signal line) SL (j), and output signal line vd (k) are provided. Note that i is an integer of 1 ⁇ i ⁇ n, j is an integer of 1 ⁇ j ⁇ m, and k is an integer of 1 ⁇ k ⁇ l ⁇ m.
  • the pixel array 6 has a configuration in which pixels 7 including a pixel memory MR are arranged in a matrix of n rows and m columns. Each pixel memory MR has a function of holding image data independently. Corresponding to the pixel memory MR located at the intersection of the i row and the j column, the gate line GL (i), the data transfer control line DT (i), the refresh output control line RC (i), the CS line CSL (i) , And a source line SL (j). A specific configuration of the pixel memory MR will be described later.
  • the gate driver / CS driver 2 is a drive circuit that drives the pixels 7 for n rows via the gate line GL (i) and the CS line CSL (i).
  • the gate line GL (i) and the CS line CSL (i) are connected to the m pixels 7 in the i-th row.
  • the control signal buffer circuit 3 is a drive circuit that drives the pixels 7 for n rows via the data transfer control line DT (i) and the refresh output control line RC (i).
  • the drive signal generation circuit / video signal generation circuit 4 is a control drive circuit for performing image display (normal operation) and memory operation, and includes not only timing used for memory operation but also gate start pulse used for normal operation, It can also serve as a circuit that generates timing such as a gate clock, a source start pulse, and a source clock.
  • the drive signal generation circuit / video signal generation circuit 4 outputs a multi-grayscale video signal from the video output terminal in the normal operation mode (memory circuit non-operation), and the source via the output signal line vd (k) and the demultiplexer 5 Drive line SL (j). Further, the drive signal generation circuit / video signal generation circuit 4 outputs a signal s1 for driving and controlling the gate driver / CS driver 2 at the same time. As a result, image data is written to each pixel 7 to perform multi-gradation display.
  • the drive signal generation circuit / video signal generation circuit 4 outputs image data held in the pixel 7 from the video output terminal to the output signal line vd (k) (k is 1 ⁇ k ⁇ l ⁇ m) from the video output terminal in the memory operation mode.
  • a signal s2 for driving / controlling the gate driver / CS driver 2 and a signal s3 for driving / controlling the control signal buffer circuit 3 are output through the demultiplexer 5 and the source line SL (j). To do.
  • the image data is written into the pixel 7 for display and holding, or the image data held in the pixel 7 is read out.
  • Image data output from the video output terminal to the output signal line vd (k) by the drive signal generation circuit / video signal generation circuit 4 in the memory operation mode is represented by a first potential level and a second potential level. It is a binary level.
  • the demultiplexer 5 distributes and outputs the image data output to the output signal line vd (k) to the corresponding source line SL (j).
  • the drive signal generation circuit / video signal generation circuit 4 and the demultiplexer 5 also have a function as a general source driver (data signal line drive circuit).
  • the source driver 41 is also referred to as necessary.
  • CS driving a driving method called “CS driving” is performed, and a pixel formed by a pixel electrode for realizing a liquid crystal display and a common electrode (COM) facing the liquid crystal via the liquid crystal display.
  • This is a method in which a liquid crystal is driven independently by a capacitor Cpix and a storage capacitor (auxiliary capacitor) Cs formed by a pixel electrode and a CS line (storage capacitor line) CSL in the pixel.
  • a driving method in which the common electrode COM connected to the pixel capacitor Cpix and the voltage of the CS line CSL connected to the holding capacitor Cs change synchronously There are a driving method in which the COM and the CS line CSL have the same potential and the changing timing is the same, and a driving method in which the common electrode COM and the CS line CSL have different potentials but the changing timing is the same.
  • one display pixel P is configured by three pixels 7 (R pixel, G pixel, and B pixel) corresponding to R (red), G (green), and B (blue), respectively.
  • the configuration of each display pixel P is the same.
  • FIG. 2 is a block diagram schematically showing display pixels P for two rows and two columns
  • FIG. 3 is a diagram schematically showing an AB cross section of the R pixel in FIG. In FIG. 3, the signal lines are omitted for convenience.
  • Each pixel 7 includes a transmissive display area (T; first area) for displaying in the transmissive mode and a reflective display area (R; second area) for displaying in the reflective mode.
  • the area ratio between the region (T) and the reflective display region (R) is the same for all the pixels 7.
  • the area of the transmissive display region (T) is larger than the area of the reflective display region (R) in one pixel 7.
  • the liquid crystal display device 1 includes an active matrix substrate 20 and a counter substrate 30 that are arranged to face each other, and a liquid crystal layer 40 that is provided between the substrates 20 and 30. .
  • the active matrix substrate 20 includes a plurality of gate lines GL (i), data transfer control lines DT (i), refresh output control lines RC (i), CS provided on the glass substrate 21 so as to extend in parallel with each other.
  • a switching element transistor transistor N1 in FIG. 28 to be described later
  • An interlayer insulating film 22 (see FIG. 3) is laminated so as to cover the transistor, and a pixel electrode 23 is provided on the interlayer insulating film 22.
  • the pixel electrode 23 includes a transmissive electrode 23T provided in the transmissive display area (T) and a reflective electrode 23R provided in the reflective display area (R).
  • a black matrix (not shown) and a color filter 32 are formed on a glass substrate 31, and a common electrode (com, counter electrode) 33 is formed thereon, and an alignment film (covering film) is further covered therewith. (Not shown) is formed. Note that the color filter 32 is formed only in the transmissive display region (T), and is not formed in the reflective display region (R).
  • the retardation (the product ⁇ n ⁇ d of the refractive index anisotropy ⁇ n of the liquid crystal molecules and the thickness d of the liquid crystal layer) in each region can be made substantially the same, so that the transmissive display region (T ) And the voltage-reflectance characteristic of the reflective display region (R) can be made substantially the same. Thereby, it is possible to prevent the display quality from being lowered due to the difference in retardation.
  • the area of the transmissive display area (T) is larger than the area of the reflective display area (R).
  • the area ratio between the transmissive display region (T) and the reflective display region (R) may be changed, for example, by making the area larger than the area of the transmissive display region (T).
  • FIG. 4 is a block diagram illustrating a configuration of a source driver according to the liquid crystal display device 1. 4 has a configuration in which a data decoder 42 is provided in a conventional source driver.
  • FIG. 5 is a timing chart of signals input to and output from the source driver 41.
  • the source driver 41 synchronizes the image data Data_R (0: 5), G (0: 5), and B (0: 5) input via the data decoder 42 with one horizontal scanning period (1H) in synchronization with the clock CK.
  • 1st latch unit 43 for latching and storing
  • 2nd latch unit 44 for storing image data stored in 1st latch unit 43 based on a transfer instruction signal (TRF) inputted separately
  • 2nd latch unit 44 Is composed of a DAC (Digital Analogue Converter) 45 for converting digital data to analog data (D / A conversion), and a buffer unit 46 for amplifying the output of the DAC 45. ing.
  • DAC Digital Analogue Converter
  • the image data Date_R (0: 5), G (0: 5), and B (0: 5) are respectively Data_R (0: 5) and the lower bits (MSB) of the 6-bit digital data of the red signal. ) To the higher order bits (MSB), which represents a total of 6 bits. Similarly, Data_G (0: 5) represents 6 bits of the green signal and Data_B (0: 5) represents 6 bits of the blue signal. . Therefore, when representing 8-bit data, it is expressed as Data_R (0: 7).
  • FIG. 6 is a circuit diagram of the data decoder 42
  • FIG. 7 is a circuit diagram of a sub-decoder 47 provided in the data decoder 42.
  • SEL indicates an operation mode selection signal
  • BW1 and BW0 indicate monochrome level signals (binary levels).
  • SEL is at the Low (L) level, it is driven in the transmission mode
  • SEL is at the High (H) level, it is driven in the reflection mode.
  • the backlight is turned on, and the image data Data_R (0: 5), G (0: 5) regardless of the potential levels of BW1 and BW0. , B (0: 5) is captured.
  • each of the image data Date_R (0: 5), G (0: 5), and B (0: 5) is first taken into the 1st latch unit 43 at the rising edge of the clock CK.
  • image data for 1H in the (i ⁇ 1) th row is stored in the 1st latch unit 43.
  • the image data of the (i-2) -th row is stored in the 2nd latch unit 44, D / A conversion is performed by the DAC 45, and the respective source lines SL (1), SL are passed through the buffer unit 46.
  • the TRF signal is input, and the (i ⁇ 1) -th row image data stored in the 1st latch unit 43 is the 2nd latch unit 44. Forwarded to After the transfer, sampling of the image data Data_R (0: 5), G (0: 5), and B (0: 5) of the i-th row is performed.
  • GL (i ⁇ 2), GL (i ⁇ 1), GL (i), and GL (i + 1) are scanning signals supplied to the gate lines
  • GL (i ⁇ 2) is (i ⁇ 2) It has a role of driving each pixel in the row and transferring image data output from the source driver 41 to each pixel. By repeating the above operation, multicolor display in the transmission mode is performed.
  • FIG. 8 shows a display state of one display pixel P in the above operation.
  • multicolor display of one display pixel P is performed by multicolor display in the transmissive display region T and monochrome display in the reflective display region R.
  • the backlight is turned off, and the image data Data_R (5), G (5), and B (5) are BW1, It is determined by the combination of the potential levels of BW0.
  • the image data Data_R (0: 4), G (0: 4), and B (0: 4) are basically at the L level or the H level, but they do not contribute as display data. It doesn't matter.
  • the image data Data_R (0: 5), G (0: 5), and B (0: 5) including the determined image data Date_R (5), G (5), and B (5) are the same as those in FIG. Operation is performed.
  • FIG. 9 is a table showing a relationship between combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and the display state of one display pixel P.
  • the reflection mode four levels of gradation can be displayed by combining the black and white display of the three pixels constituting one display pixel P. That is, in the reflection mode, by adjusting the potential levels of BW1 and BW0, it is possible to display four levels of gradation in monochrome display.
  • the image data Data_R (5), G (5) determined from the combination of the potential levels (binary levels: “1”, “0”) of BW1 and BW0.
  • B (5) is based on the configuration of the sub-decoder 47. A modification of the subdecoder 47 shown in FIG. 7 will be described below.
  • FIG. 10 is a circuit diagram of the sub-decoder 47 according to the first modification.
  • the sub-decoder 47 in FIG. 10 includes an AND circuit and an OR circuit.
  • FIG. 11 is a table showing a relationship between combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and the display state of one display pixel P.
  • FIG. 12 is a circuit diagram of the sub-decoder 47 according to the second modification.
  • the sub-decoder 47 in FIG. 12 includes an AND circuit and an OR circuit.
  • FIG. 13 is a table showing a relationship between combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and the display state of one display pixel P.
  • the sub-decoder 47 according to the modification 2 can display in four stages by combining the black and white display of the three pixels constituting one display pixel P as in the case of the sub-decoder 47 of FIG. become.
  • FIG. 14 is a circuit diagram of the sub-decoder 47 according to the third modification.
  • the sub-decoder 47 in FIG. 14 includes an AND circuit and an OR circuit.
  • FIG. 15 is a table showing a relationship among combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and the display state of one display pixel P.
  • FIG. 16 is a circuit diagram of the sub-decoder 47 according to the fourth modification.
  • FIG. 17 is a table showing a relationship among combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and the display state of one display pixel P.
  • the sub-decoder 47 according to the modified example 4 can also display four levels by combining the black and white display of the three pixels constituting one display pixel P, as in the case of the sub-decoder 47 of FIG. become.
  • FIG. 18 is a circuit diagram of the sub-decoder 47 according to the fifth modification.
  • the sub-decoder 47 in FIG. 18 includes an AND circuit and an OR circuit.
  • FIG. 19 is a table showing a relationship among combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and the display state of one display pixel P.
  • the sub-decoder 47 according to the modified example 5 can display in four stages by combining the black and white display of the three pixels constituting one display pixel P as in the case of the sub-decoder 47 of FIG. become.
  • FIG. 20 is a circuit diagram of the sub-decoder 47 according to the sixth modification.
  • the sub-decoder 47 in FIG. 20 includes an AND circuit and an OR circuit.
  • FIG. 21 is a table showing a relationship between combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and the display state of one display pixel P.
  • the sub-decoder 47 according to the modified example 6 can display in four stages by combining the black and white display of the three pixels constituting one display pixel P as in the case of the sub-decoder 47 of FIG. become.
  • FIG. 22 is a circuit diagram of the sub-decoder 47 according to the modified example 7.
  • the sub-decoder 47 in FIG. 22 includes an AND circuit and an OR circuit.
  • FIG. 23 is a table showing a relationship between combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and the display state of one display pixel P.
  • the sub-decoder 47 according to the modified example 7 can display in four stages by combining the black and white display of the three pixels constituting one display pixel P, as in the case of the sub-decoder 47 of FIG. become.
  • FIG. 24 is a circuit diagram of the sub-decoder 47 according to the modification 8.
  • FIG. 25 is a table showing the relationship between combinations of potential levels of BW1 and BW0, image data Data_R (5), G (5), and B (5) and the display state of one display pixel P.
  • the sub-decoder 47 according to the modified example 8 can display in four stages by combining the black and white display of the three pixels constituting one display pixel P as in the case of the sub-decoder 47 of FIG. become.
  • FIG. 26 is a circuit diagram showing a modification of the data decoder 42
  • FIG. 27 is a circuit diagram of the selector circuit 48.
  • the selector circuit 48 receives the operation mode selection signal SEL and the inverted signal SELB.
  • SEL is at L level, that is, in the transparent mode
  • the input image data Data_R (0: 4), G (0: 4), and B (0: 4) pass through the selector circuit 48 as they are.
  • SEL is at the H level, that is, in the reflection mode
  • the image data Data_R (0: 4), G (0: 4), and B (0: 4) are fixed at the H level (VDD). Thereby, the operation
  • the display pixel P is configured by three pixels (R pixel, G pixel, and B pixel) is taken as an example.
  • the liquid crystal display device of the present invention is not limited to this.
  • the present invention is not limited, and may include four or more pixels including a W pixel corresponding to W (white), a Y pixel corresponding to Y (yellow), and the like. That is, when the display pixel P is composed of x (x is an integer equal to or greater than 1) pixels, gradation display in (x + 1) stages is possible.
  • FIG. 28 is an equivalent circuit diagram showing a configuration of the pixel memory MR according to the liquid crystal display device 1.
  • the pixel memory MR includes a switch circuit SW1, a first data holding unit DS1, a data transfer unit TS1, a second data holding unit DS2, and a refresh output control unit RS1.
  • the switch circuit SW1 includes a transistor N1 (first transistor) which is an N-channel TFT.
  • the first data holding unit DS1 includes a capacitor Ca1 (first holding capacitor).
  • the data transfer unit TS1 includes a transistor N2 (second transistor) that is an N-channel TFT as a transfer element.
  • the second data holding unit DS2 includes a capacitor Cb1 (second holding capacitor).
  • the refresh output control unit RS1 includes a transistor N3 (fourth transistor) that is an N-channel TFT and a transistor N4 (third transistor) that is an N-channel TFT.
  • the capacitance Ca1 is set so that the capacitance value is larger than the capacitance Cb1.
  • all transistors are N-channel TFTs (field effect transistors).
  • the gate line GL (i), the data transfer control line DT (i), the refresh output control line RC (i), the source line SL (j), and CS Line CSL (i) is provided.
  • one drain / source terminal (conduction terminal) of a field effect transistor such as the above TFT is referred to as a first drain / source terminal, and the other drain / source terminal is referred to as a second drain / source terminal.
  • the gate terminal (control terminal) of the transistor N1 is connected to the gate line GL (i), the first drain / source terminal of the transistor N1 is connected to the source line SL (j), and the second drain / source of the transistor N1
  • the terminal is connected to a node PIX (holding node) which is one end of the capacitor Ca1.
  • the other end of the capacitor Ca1 is connected to the CS line CSL (i).
  • the gate terminal of the transistor N2 is connected to the data transfer control line DT (i), the first drain / source terminal of the transistor N2 is connected to the node PIX, and the second drain / source terminal of the transistor N2 is one end of the capacitor Cb1.
  • the other end of the capacitor Cb1 is connected to the CS line CSL (i).
  • the gate terminal of the transistor N3 is connected to the node MRY as the input terminal IN1 of the refresh output control unit RS1, the first drain / source terminal of the transistor N3 is connected to the data transfer control line DT (i), and the second terminal of the transistor N3.
  • the drain / source terminal of the transistor N4 is connected to the first drain / source terminal of the transistor N4.
  • the gate terminal of the transistor N4 is connected to the refresh output control line RC (i), and the second drain / source terminal of the transistor N4 is connected to the node PIX as the output terminal OUT1 of the refresh output control unit RS1.
  • the transistor N3 and the transistor N4 are serially connected to each other so that the transistor N3 is disposed on the input side of the refresh output control unit RS1 between the input of the refresh output control unit RS1 and the output of the refresh output control unit RS1. It is connected to the. Note that the connection positions of the transistor N3 and the transistor N4 may be interchanged, and the transistor N3 and the transistor N4 are in series with each other between the input of the refresh output control unit RS1 and the output of the refresh output control unit RS1. It only has to be connected to.
  • the refresh output control unit RS1 When the transistor N4 is in the ON state, the refresh output control unit RS1 is controlled to perform the first operation. When the transistor N4 is in the OFF state, the refresh output control unit RS1 performs the second operation. Controlled. Since the transistor N3 is an N-channel type, when the refresh output control unit RS1 performs the first operation, the control information that becomes active, that is, the active level is High, and the control information that becomes inactive, that is, inactive. The level is Low.
  • the first operation is performed to the refresh output control unit RS1 in accordance with control information indicating whether the binary level held in the second data holding unit DS2 is the first potential level or the second potential level. This is an operation for selecting whether to enter an active state in which the first data holding unit DS1 is supplied as an output of the refresh output control unit RS1 or to enter an inactive state in which the output of the refresh output control unit RS1 is stopped .
  • the second operation is an operation of stopping the output of the refresh output control unit RS1 regardless of the control information.
  • a liquid crystal capacitor Clc is connected between the node PIX and the counter electrode (common electrode) COM.
  • FIG. 29 is a block diagram schematically showing the configuration of the pixel memory MR.
  • the pixel memory MR includes a switch circuit SW1, a first data holding unit DS1, a data transfer unit TS1, a second data holding unit DS2, a refresh output control unit RS1, and a supply source VS1.
  • a data input line IN1 corresponding to the source line SL (1), a switch control line SC1 corresponding to the gate line GL (1), a storage capacitor line CS1 corresponding to the CS line (1), and data A transfer control line DT1 and a refresh output control line RC1 are provided.
  • the switch circuit SW1 is selectively driven between the data input line IN1 and the first data holding unit DS1 by being driven by the gate driver / CS driver 2 via the switch control line SC1.
  • the first data holding unit DS1 holds a binary level input to the first data holding unit DS1.
  • the data transfer unit TS1 is driven by the control signal buffer circuit 3 via the data transfer control line DT1, whereby the first data holding unit DS1 holds the binary level held in the first data holding unit DS1.
  • the transfer operation for transferring to the second data holding unit DS2 as it is and the non-transfer operation for not performing the transfer operation are selectively performed. Since the signal supplied to the data transfer control line DT1 is common to all the pixel memories MR, the data transfer control line DT1 is not necessarily provided for each row and is not necessarily driven by the control signal buffer circuit 3. It may be driven by the signal generation circuit / video signal generation circuit 4 or others.
  • the second data holding unit DS2 holds the binary level input to the second data holding unit DS2.
  • the refresh output control unit RS1 is selectively controlled to be in a state of performing the first operation or a state of performing the second operation by being driven by the control signal buffer circuit 3 through the refresh output control line RC1. Since the signal supplied to the refresh output control line RC1 is common to all the pixel memories MR, the refresh output control line RC1 is not necessarily provided for each row and driven by the control signal buffer circuit 3. It may be driven by the signal generation circuit / video signal generation circuit 4 or others.
  • the supply source VS1 supplies a set potential to the input of the refresh output control unit RS1.
  • transition of the state of the pixel memory MR will be described with reference to (a) to (h) of FIG.
  • “H” is shown with the first potential level being High
  • “L” is shown with the second potential level being Low, respectively.
  • the portions where “H” and “L” are written side by side in the upper and lower portions indicate the transition state of the potential level when “H” is written in the pixel memory MR, and the lower portion indicates “L” in the pixel memory MR. "Indicates the transition state of the potential level when" "is written.
  • a data writing period T1 is provided. Note that the writing period T1 corresponds to the normal operation mode shown in FIG.
  • the switch circuit SW1 is turned on by the switch control line SC1, and the data input line IN1 is switched to the first data holding unit DS1 via the switch circuit SW1.
  • a binary level to be held represented by either the first potential level or the second potential level corresponding to the data is input.
  • the switch circuit SW1 When the binary level is input to the first data holding unit DS1, the switch circuit SW1 is turned off by the switch control line SC1. At this time, the data transfer control line DT1 sets the data transfer unit TS1 to the ON state, that is, the transfer operation state, and the binary level input to the first data holding unit DS1 is held and the first data holding unit DS1 is held. Is transferred to the second data holding unit DS2 via the data transfer unit TS1. When the binary level is transferred to the second data holding unit DS2, the data transfer unit TS1 is in an OFF state, that is, a state in which a non-transfer operation is performed.
  • a refresh period T2 (data retention period) is provided following the writing period T1.
  • display is performed in the memory operation mode.
  • the first potential level (“H”) is output from the demultiplexer 15 to the data input line IN1.
  • the switch circuit SW1 is turned on by the switch control line SC1, and the first potential is supplied from the data input line IN1 to the first data holding unit DS1 through the switch circuit SW1.
  • a level (“H”) is input.
  • the switch circuit SW1 is turned off by the switch control line SC1.
  • the refresh output control unit RS1 is controlled to perform the first operation by the refresh output control line RC1.
  • the first operation of the refresh output control unit RS1 is performed as a binary level in the second data holding unit DS2, out of the first potential level (“H”) and the second potential level (“L”). It depends on the control information indicating which one is held.
  • the refresh output control unit RS1 stores the first potential level (“H” in the second data holding unit DS2.
  • the first control information indicating that “)” is held is transmitted from the second data holding unit DS2 to the refresh output control unit RS1 to be in an active state, and the input to the refresh output control unit RS1 is captured and refreshed.
  • the operation of supplying the output to the first data holding unit DS1 as the output of the output control unit RS1 is performed.
  • the refresh output control unit RS1 performs this first operation, the potential of the supply source VS1 is at least finally in the period during which the first control information is transmitted to the refresh output control unit RS1.
  • the second potential level (“L”) can be supplied to the input of.
  • the first data holding unit DS1 holds the second potential level ("L") supplied from the refresh output control unit RS1 in a state where it is overwritten on the binary level held so far. To do.
  • the refresh output control unit RS1 when the second potential level (“L”) is held in the second data holding unit DS2, the refresh output control unit RS1 is in an inactive state, and the second data holding unit DS2 has the second potential level.
  • the second control information indicating that the level (“L”) is held is transmitted from the second data holding unit DS2 to the refresh output control unit RS1, thereby stopping the output (“ ⁇ ” in the figure). Is shown).
  • the first data holding unit DS1 continues to hold the first potential level (“H”) held until then.
  • the refresh output control unit RS1 is controlled to perform the second operation by the refresh output control line RC1.
  • the data transfer unit TS1 is set in a transfer operation state by the data transfer control line DT1, and has been held in the first data holding unit DS1 until then.
  • the value data is transferred from the first data holding unit DS1 to the second data holding unit DS2 via the data transfer unit TS1 while being held in the first data holding unit DS1.
  • the data transfer unit TS1 is in an OFF state, that is, a state in which a non-transfer operation is performed.
  • the switch circuit SW1 is turned on by the switch control line SC1, and the first potential is supplied from the data input line IN1 to the first data holding unit DS1 through the switch circuit SW1.
  • a level (“H”) is input.
  • the switch circuit SW1 is turned off by the switch control line SC1.
  • the refresh output control unit RS1 is controlled to perform the first operation by the refresh output control line RC1.
  • the refresh output control unit RS1 is in an active state, and the second potential level (“L”) supplied from the supply source VS1 is changed to the first level.
  • the operation of supplying to one data holding unit DS1 is performed.
  • the first data holding unit DS1 holds the second potential level ("L") supplied from the refresh output control unit RS1 in a state where it is overwritten on the binary level held so far. To do.
  • the refresh output control unit RS1 when the second potential level (“L”) is held in the second data holding unit DS2, the refresh output control unit RS1 is in an inactive state, and the output is stopped. In this case, the first data holding unit DS1 continues to hold the first potential level (“H”) held until then. Thereafter, the refresh output control line RS1 controls the refresh output control unit RS1 to perform the second operation, and the output is stopped.
  • the data transfer unit TS1 is set in a transfer operation state by the data transfer control line DT1, and the binary level that has been held in the first data holding unit DS1 until then is the first level. While being held in one data holding unit DS1, the data is transferred from the first data holding unit DS1 to the second data holding unit DS2 via the data transfer unit TS1. When the binary level is transferred from the first data holding unit DS1 to the second data holding unit DS2, the data transfer unit TS1 is in an OFF state, that is, a state in which a non-transfer operation is performed.
  • FIG. 30H the binary level written in the writing period T1 in FIG. 30A is restored in the first data holding unit DS1 and the second data holding unit DS2. . Therefore, the data written in the writing period T1 is similarly restored even if the operations from (b) to (h) in FIG. 30 are repeated an arbitrary number of times after (h) in FIG.
  • the first potential level is supplied from the data input line IN1 to the first data holding unit DS1 as shown in (c) and (f) of FIG. Since the refresh output control unit RS1 supplies the second potential level from the supply source VS1 to the first data holding unit DS1 as in d) and (g), for example, an inverter is provided to perform the refresh operation. There is no need.
  • the refresh output control unit RS1 that is a circuit can appropriately perform an operation without an increase in current consumption or malfunction.
  • FIG. 31 and 32 show the data write operation of the pixel memory MR.
  • each row of the pixel array 6 is driven (scanned) line-sequentially. Therefore, the writing period T1 is determined for each row, and the writing period T1 for i rows is denoted as T1i.
  • the potential of the node PIX (left side) and the potential of the node MRY (right side) in each period corresponding to (a) to (h) of FIG. 30 are shown together.
  • the gate (GL), the data transfer control line DT (i), and the refresh output control line RC (i) are supplied from the control signal buffer circuit 3 to High (active level) and Low (inactive). Level) is applied.
  • the binary level High potential and Low potential may be set individually for each of the above lines.
  • a binary level consisting of High and Low lower than the High potential of the gate line GL (i) is output to the source line SL (j) from the drive signal generation circuit / video signal generation circuit 4 via the demultiplexer 5.
  • the high potential of the data transfer control line DT (i) is equal to either the high potential of the source line SL (j) or the high potential of the gate line GL (i), and the data transfer control line DT (i) is low.
  • the potential is equal to the low potential of the binary level.
  • the potential (CS potential) supplied by the CS line CSL (i) is constant.
  • a write period T1i (normal operation mode) and a refresh period T2 (memory operation mode) are provided.
  • the writing period T1i starts from a time twi determined for each row.
  • the refresh period T2 is started simultaneously from the time tr for all the rows after the data writing to the pixel memories MR of all the rows is completed.
  • the writing period T1i is a period in which data to be held in the pixel memory MR is written, and is composed of a period t1i and a period t2i that are successively arranged.
  • the refresh period T2 is a period in which the data written in the pixel memory MR is held while being refreshed, and has a period t3 to a period t14 that are successively arranged.
  • the potentials of the gate line GL (i) and the data transfer control line DT (i) are both High.
  • the potential of the refresh output control line RC (i) is Low.
  • the transistors N1 and N2 are turned on, so that the switch circuit SW1 is in a conductive state, the data transfer unit TS1 is in a transfer operation state, and the first potential level (to the node PIX supplied to the source line SL (j) ( Here, “High” is written.
  • the potential of the gate line GL (i) becomes Low, while the potential of the data transfer control line DT (i) remains High.
  • the potential of the refresh output control line RC (i) is Low.
  • the transistor N1 is turned off, so that the switch circuit SW1 is turned off.
  • the data transfer unit TS1 maintains the state in which the transfer operation is performed. Accordingly, the first potential level is transferred from the node PIX to the node MRY, and the nodes PIX and MRY are disconnected from the source line SL (j).
  • the above process corresponds to the state shown in FIG.
  • the refresh period T2 starts.
  • the potential of the source line SL (j) is set to High which is the first potential level.
  • the gate line GL (i), the data transfer control line DT (i), and the refresh output control line RC (i) are driven as described below for all 1 ⁇ i ⁇ n. That is, the refresh operation is performed on all the pixel memories MR all at once (hereinafter, this may be referred to as “all refresh operation”).
  • the data transfer unit TS1 In the refresh period T2, in the period t3, the potential of the gate line GL (i) becomes Low, the potential of the data transfer control line DT (i) becomes Low, and the potential of the refresh output control line RC (i) becomes Low. Accordingly, since the transistor N2 is turned off, the data transfer unit TS1 enters a state in which a non-transfer operation is performed, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold High. The above process corresponds to the state shown in FIG.
  • the potential of the gate line GL (i) becomes High
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, since the transistor N1 is turned on, the switch circuit SW1 is turned on, and the high potential is again written from the source line SL (j) to the node PIX.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, since the transistor N1 is turned off, the switch circuit SW1 is turned off, and the node PIX is disconnected from the source line SL (j) and holds High.
  • period t4 to period t5 corresponds to the state shown in FIG.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) becomes High.
  • the transistor N4 is turned on, and the refresh output control unit RS1 performs the first operation.
  • the transistor N3 is in the ON state, so that the refresh output control unit RS1 is in the active state, and the data transfer control line DT (i) is connected to the node PIX via the transistors N3 and N4. A low potential is supplied.
  • the data transfer control line DT (i) also serves as the supply source VS1 in FIG.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) is low.
  • the transistor N4 is turned off, so that the refresh output control unit RS1 performs a second operation, and the node PIX is disconnected from the data transfer control line DT (i) and holds Low.
  • period t6 corresponds to the state shown in FIG.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is high, and the potential of the refresh output control line RC (i) is kept low.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become Low.
  • the potential of the node PIX rises by a slight voltage ⁇ Vx due to the transfer of positive charge from the capacitor Cb1 to the capacitor Ca1 through the transistor N2, but is within the low potential range.
  • This period t8 is a period in which the refreshed binary data is held by both the first data holding unit DS1 and the second data holding unit DS2 connected to each other via the data transfer unit TS1, and is set to be long. Is possible.
  • the potential of the gate line GL (i) remains Low
  • the potential of the data transfer control line DT (i) becomes Low
  • the potential of the refresh output control line RC (i) continues Low.
  • the transistor N2 is turned off, so that the data transfer unit TS1 performs a non-transfer operation, and the node PIX and the node MRY are separated from each other. Both the node PIX and the node MRY hold Low.
  • the potential of the gate line GL (i) becomes High
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, since the transistor N1 is turned on, the switch circuit SW1 is turned on, and the high potential is again written from the source line SL (j) to the node PIX.
  • the potential of the gate line GL (i) becomes Low
  • the potential of the data transfer control line DT (i) continues Low
  • the potential of the refresh output control line RC (i) continues Low. Accordingly, since the transistor N1 is turned off, the switch circuit SW1 is cut off, and the node PIX is disconnected from the source line SL (j) and holds High.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) becomes High.
  • the transistor N4 is turned on, so that the refresh output control unit RS1 is in a state of performing the first operation.
  • the transistor N3 is in the OFF state, so the refresh output control unit RS1 is in an inactive state and the output is stopped. Therefore, the node PIX remains holding High.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is kept low, and the potential of the refresh output control line RC (i) is low. Accordingly, since the transistor N4 is turned off, the refresh output control unit RS1 is in a state of performing the second operation, and the node PIX holds High.
  • the potential of the gate line GL (i) is kept low, the potential of the data transfer control line DT (i) is high, and the potential of the refresh output control unit RS1 is kept low.
  • the transistor N2 is turned on, so that the data transfer unit TS1 is in a transfer operation state.
  • charge movement occurs between the capacitor Ca1 and the capacitor Cb1, and the potentials of both the node PIX and the node MRY become High.
  • the potential of the node PIX decreases by a slight voltage ⁇ Vy due to the transfer of positive charge from the capacitor Ca1 to the capacitor Cb1 via the transistor N2, but is within the High potential range.
  • the above process corresponds to the state shown in FIG.
  • This period t14 is a period in which the refreshed binary data is held by both the first data holding unit DS1 and the second data holding unit DS2 connected to each other via the data transfer unit TS1, and is set to be long. Is possible.
  • the potential of the node PIX is High in the periods t1i to t5 and the periods t10 to t14, and is Low in the periods t6 to t9.
  • the potential of the node MRY is High in the periods t1i to t7 and t14. , And becomes Low during the period t8 to the period t13.
  • a command for all refresh operations may be generated not by an external signal but by a clock generated internally by an oscillator or the like. By doing so, there is an advantage that it is not necessary for the external system to input a refresh command at regular intervals, and a flexible system can be constructed.
  • a dynamic memory circuit using the pixel memory MR it is not necessary to perform a full refresh operation by scanning each gate line GL (i), and can be performed collectively on the entire array.
  • peripheral circuits that are necessary for refreshing while destructively reading the potential of the source line SL (j) can be reduced.
  • FIG. 32 will be described.
  • the potential of the node PIX is Low in the periods t1i to t3 and the periods t12 to t14, and is High in the periods t4 to t11, and the potential of the node MRY is Low in the periods t1i to t7 and the period t14. It becomes High from t8 to period t13.
  • FIGS. 31 and 32 show the state transition of the pixel memory MR, but the operation steps of the pixel memory MR in FIGS. 31 and 32 can be classified as follows. it can.
  • (1) First step (period t1i to period t2i (writing period T1i))
  • a state in which a binary level corresponding to image data is supplied from the drive signal generation circuit / video signal generation circuit 4 to the source line SL (j), and the second operation is performed on the refresh output control unit RS1.
  • the switch circuit SW1 is turned on to write the binary level to the pixel memory MR, the state in which the binary level is written to the pixel memory MR, and a second operation to the refresh output control unit RS1.
  • the data transfer unit TS1 performs a transfer operation.
  • Second step (each of period t3 to period t4 and period t9 to period t10)
  • the switch circuit SW1 is turned on with the refresh output control unit RS1 performing the second operation and the data transfer unit TS1 performing the non-transfer operation.
  • the same binary level as the level corresponding to the control information for setting the refresh output control unit RS1 in the active state is input to the first data holding unit DS1 via the source line SL (j).
  • the third step (each of period t5 to period t6 and period t11 to period t12)
  • the first operation is performed by the refresh output control unit RS1 in a state in which the switch circuit SW1 is shut off and the data transfer unit TS1 is in a non-transfer operation.
  • the supply source VS1 supplies the input of the refresh output control unit RS1 with the binary level of the inversion level corresponding to the control information for making the refresh output control unit RS1 active. To do.
  • the first step is executed, and following the first step, a series of operations (period t3 to period t8) from the start of the second step to the end of the fourth step are performed.
  • the operation is executed once or more.
  • the liquid crystal capacitor Clc in FIG. 28 is a capacitor in which a liquid crystal layer is disposed between the node PIX and the common electrode COM. That is, the node PIX is connected to the pixel electrode.
  • the capacitor Ca1 also functions as a storage capacitor of the pixel 7.
  • the transistor N1 constituting the switch circuit SW1 also functions as a selection element for the pixel 7.
  • the common electrode (counter electrode) COM is provided on the counter substrate facing the matrix substrate on which the circuits constituting the pixel memory MR of FIG. 28 are formed.
  • the common electrode COM may be on the same substrate as the matrix substrate.
  • the refresh operation control unit RS1 is activated in a first operation. Display may be performed in a state where it is not performed.
  • the capacitor Ca1 may function as a storage capacitor by fixing the potential of the data transfer control line DT (i) to Low, or the potential of the data transfer control line DT (i) is set to High.
  • the capacitor Ca1 and the capacitor Cb1 may be combined to function as a storage capacitor.
  • the potential of the refresh output control line RC (i) is fixed to Low and the transistor N4 is held in the OFF state, or the potential of the data transfer control line DT (i) is set to be in the OFF state.
  • the potential of the data transfer control line DT (i) can be prevented from affecting the display gradation of the liquid crystal capacitor Clc determined by the charge accumulated in the first data holding section DS1.
  • the same display performance as that of a liquid crystal display device having no memory function can be realized.
  • the potential Vcom of the counter electrode COM is set so that the potential difference between the pixel potential during positive polarity driving and the counter potential Vcom is equal to the potential difference between the pixel potential during negative polarity driving and the counter potential Vcom ( Optimal counter potential).
  • the potential of the common electrode COM is driven so as to be inverted between High and Low every time the transistor N1 is turned on.
  • the potential of the common electrode COM is low. If the potential of the node PIX is low, the black display is positive, and if the potential of the node PIX is high, the white display is positive. If the potential of the common electrode COM is high and the potential of the node PIX is low, If the negative white display, and the potential of the node PIX is High, the black display is negative.
  • the liquid crystal is driven so that the direction of the liquid crystal applied voltage is reversed while maintaining the display gradation substantially, and the effective value of the liquid crystal applied voltage is constant positive and negative.
  • the AC driving of the liquid crystal becomes possible.
  • the potential (binary value) of the common electrode COM can be configured to be larger than the minimum value of the data signal potential and smaller than the maximum value of the data signal potential. Further, the potential of the common electrode COM may be set to a constant value.
  • the liquid crystal display device 1 can be provided with functions of both the multicolor gradation display mode and the monochrome gradation display (halftone display) mode. Also, in the memory operation mode, by displaying an image with little time change such as a still image, it is possible to stop the circuit such as an amplifier for displaying a multi-tone image by the video signal generation circuit and the data supply operation. Low power consumption can be realized. In the memory operation mode, since the potential (pixel potential) can be refreshed in the pixel, it is not necessary to rewrite the pixel data while charging and discharging the source line SL (i) again, thereby reducing power consumption. be able to.
  • the pixel memory MR as a memory circuit does not include elements that significantly increase power consumption such as through current of an inverter for performing a refresh operation. Can be reduced.
  • the liquid crystal display device 1 in the reflection mode, display is performed using the external light with the backlight turned off, so that power consumption can be greatly reduced. Moreover, in the liquid crystal display device 1, since the color filter is not formed in the area (reflection display area) where display is performed in the reflection mode, the display quality as black and white gradation display (halftone display) can be improved. it can.
  • the liquid crystal display device of the present invention is not limited to the structure shown in the first embodiment.
  • another embodiment of the liquid crystal display device of the present invention will be described.
  • the terms defined in the first embodiment are used in accordance with the definitions in the second embodiment unless otherwise specified.
  • FIG. 34 is a block diagram showing an overall configuration of the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 10 includes a liquid crystal display panel 100 and a display control circuit 200.
  • the liquid crystal display panel 100 includes a source driver (data signal line driving circuit) 300, a gate driver (scanning signal line driving circuit) 400, a display unit 500, and a memory operation driver 600 as a supply voltage generation circuit. .
  • the display control circuit 200 includes a memory drive control unit 20.
  • the display unit 500 includes a source bus line (data signal line), a gate bus line (scanning signal line), a memory drive selection line, a first voltage supply line, a second voltage supply line, and a first power line. , And a second power line.
  • the source bus line is connected to the source driver 300, the gate bus line and the memory drive selection line are connected to the gate driver 400, and the first voltage supply line and the second voltage supply line are connected to the memory drive driver 600.
  • the display unit 500 also includes a plurality of pixels provided corresponding to the intersections of the gate bus lines and the source bus lines.
  • Each pixel includes a pixel electrode for applying a voltage corresponding to an image to be displayed to a liquid crystal capacitor, which will be described later, a common electrode that is a counter electrode provided in common to the plurality of pixels, and a plurality of pixels.
  • the liquid crystal layer is provided in common and is sandwiched between the pixel electrode and the common electrode, and a storage capacitor is added in parallel to the liquid crystal capacitor formed by the pixel electrode and the common electrode as necessary.
  • a memory capable of holding 1-bit data for each display pixel composed of three pixels (R pixel, G pixel, and B pixel) for R (red), G (green), and B (blue).
  • a memory circuit pixel memory MR as a circuit is provided.
  • the display pixel further includes a W pixel, a Y pixel, and the like, and may be composed of four or more pixels. Further, the liquid crystal display device 10 according to the present embodiment will be described as a normally white type.
  • the driving method is switched between the “normal operation mode” and the “memory operation mode” as in the first embodiment.
  • the display control circuit 200 receives image data DAT and an operation mode selection signal M sent from the outside, receives a digital video signal DV, a source start pulse signal SSP and a source clock signal SCK for controlling image display on the display unit 500.
  • the latch strobe signal LS, the gate start pulse signal GSP, the gate clock signal GCK, the first supply voltage control signal SAL, the second supply voltage control signal SBL, and the memory drive control signal SSEL are output.
  • the source driver 300 receives the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 200, and applies a driving video signal to each source bus line. .
  • the gate driver 400 is activated based on the gate start pulse signal GSP and the gate clock signal GCK output from the display control circuit 200 in order to sequentially select each gate bus line by one horizontal scanning period.
  • the application of a scanning signal to each gate bus line is repeated with one vertical scanning period as a cycle.
  • the gate driver 400 selects the gate bus lines sequentially from one horizontal scanning period to the gate start pulse signal GSP and the gate clock signal output from the display control circuit 200.
  • GCK an active scanning signal is sequentially applied to each gate bus line, and the memory drive output from the display control circuit 200 is selected in order to sequentially select each memory drive selection line by one horizontal scanning period.
  • An active signal is sequentially applied to each memory drive selection line based on the control signal SSEL and the gate clock signal GCK.
  • the gate driver 400 stops the application of the active scanning signal to each gate bus line, and applies the active signal to all the memory drive selection lines SEL1 to SELm.
  • the memory driving driver 600 Based on the first supply voltage control signal SAL and the second supply voltage control signal SBL output from the display control circuit 200, the memory driving driver 600 applies the first voltage supply line and the second voltage supply line. Apply a voltage signal.
  • circuit configuration of display pixel The cross-sectional configuration of each pixel of RGB is the same as the configuration shown in FIG.
  • circuit configuration of the display pixel will be described.
  • FIG. 33 is an equivalent circuit diagram showing a configuration of a circuit (hereinafter referred to as “display pixel circuit”) formed in a pixel region of a display pixel including three pixels of an R pixel, a G pixel, and a B pixel.
  • This display pixel circuit includes common portions 50R, 50G, and 50B having a configuration common to the three pixels, and pixel memories MR, MG, and MB as storage circuits.
  • the configuration of the common portions 50R, 50G, and 50B will be described by taking the configuration of the common portion 50R in the R pixel for R as an example.
  • the common unit 50R includes switches SWR1, SWR3, and SWR4 realized by N-type TFTs, a switch SWR2 realized by P-type TFTs, a liquid crystal capacitor 51R, and a holding capacitor 53R.
  • One ends of the liquid crystal capacitor 51R and the holding capacitor 53R are connected to the pixel electrode 55R.
  • the other end of the liquid crystal capacitor 51R is connected to the common electrode 52, and the other end of the storage capacitor 53R is connected to the storage capacitor electrode.
  • the gate terminal is connected to the gate bus line GL
  • the source terminal is connected to the source bus line SLR
  • the drain terminal is connected to the source terminal of the switch SWR2 and the source terminal of the switch SWR4.
  • the gate terminal is connected to the memory drive selection line SEL
  • the drain terminal is connected to the pixel electrode 55R.
  • the source terminal of the switch SWR3 is connected to the pixel memory MR.
  • the switch SWR2 and the switch SWR3 have a voltage signal applied to the pixel electrode 55R between a voltage signal (video signal) applied from the source bus line SLR via the switch SWR1 and a voltage signal applied from the pixel memory MR. Switch with.
  • FIG. 35 is an equivalent circuit diagram showing a detailed configuration of the pixel memory MR.
  • This pixel memory MR includes CMOS switches SWM1 and SWM2 composed of P-type TFTs and N-type TFTs, switches SWM4 and SWM6 realized by N-type TFTs, and switches SWM3, SWM5 and SWM7 realized by P-type TFTs. And.
  • the source terminals of the switches SWM3 and SWM5 are connected to the first power supply line VLCH.
  • the source terminals of the switches SWM4 and SWM6 are connected to the second power supply line VLCL.
  • the gate terminal of the switch SWM7 is connected to the gate bus line GL.
  • a circuit composed of the switches SWM3 and SWM4 and a circuit composed of the switches SWM5 and SWM6 function as an inverter circuit, and the switch SWM7 functions as a transfer gate.
  • the circuit including the switches SWM3, SWM4, SWM5, SWM6, and SWM7 functions as a data holding circuit 59 that holds 1-bit data.
  • the switch SWM1 has an input terminal connected to the first voltage supply line AL, and an output terminal connected to the source terminal of the switch SWR3 and the output terminal of the switch SWM2.
  • the switch SWM2 has an input terminal connected to the second voltage supply line BL, and an output terminal connected to the source terminal of the switch SWR3 and the output terminal of the switch SWM1.
  • the gate terminal of the N-type TFT of the switch SWM1 is connected to the drain terminal of the switch SWR4 and the data holding circuit 59.
  • the gate terminal of the P-type TFT of the switch SWM1 is connected to the gate terminal of the N-type TFT of the switch SWM2 and the data holding circuit 59.
  • the gate terminal of the N-type TFT of the switch SWM2 is connected to the gate terminal of the P-type TFT of the switch SWM1 and the data holding circuit 59.
  • the gate terminal of the P-type TFT of the switch SWM2 is connected to the data holding circuit 59.
  • the above configuration is similarly configured not only on the source line SLR but also on the source lines SLG and SLB, and RGB data is stored in the pixel memories MR, MG, and MB.
  • FIGS. 33, 35, and 36 show the first, second, third, and m-th gate bus lines GL1, GL2, GL3, and GLm, and the first, second, third, and m-th memory drives. It is a signal waveform diagram of selection lines SEL1, SEL2, SEL3, SELm.
  • switching between the normal operation mode and the memory operation mode is performed. This switching is performed based on an operation mode selection signal M sent from the outside to the display control circuit 200.
  • a driving method during normal operation a driving method when switching from normal operation to memory operation, and a driving method during memory operation will be described in order.
  • FIG. 36 normal operation is performed from time t0 to time t1.
  • active signals are sequentially given to the respective gate bus lines GL1 to GLm for a predetermined period.
  • no active signal is applied to the memory drive selection lines SEL1 to SELm.
  • the switches SWR1, SWG1, and SWB1 are turned on. Since no active signal is applied to the memory drive selection line SEL during normal operation, the switches SWR2, SWG2, and SWB2 are in the on state, and the switches SWR3, SWG3, SWB3, and SWR4, SWG4, and SWB4 are in the off state. .
  • writing to the liquid crystal capacitors 51R, 51G, and 51B is performed based on the video signals applied to the source bus lines SLR, SLG, and SLB, respectively. In this manner, video signals are written to the liquid crystal capacitors 51R, 51G, and 51B for all display pixels within one frame period, and a desired image is displayed on the display unit 500.
  • FIG. 36 Driving method when switching from normal operation to memory operation
  • driving for switching from the normal operation to the memory operation is performed.
  • active signals are sequentially given to the respective gate bus lines GL1 to GLm for a predetermined period
  • FIGS. As shown in h), an active signal is sequentially given to each of the memory drive selection lines SEL1 to SELm for a predetermined period.
  • an active signal is applied to the gate bus line GL provided corresponding to the display pixel, and the memory drive selection provided corresponding to the display pixel.
  • an active signal is applied to the line SEL, the switches SWR1, SWG1, and SWB1 are turned on, the switches SWR2, SWG2, and SWB2 are turned off, and the switches SWR3, SWG3, and SWB3 are turned on. Further, the switches SWR4, SWG4, and SWB4 are turned on.
  • the video signals applied to the source bus lines SLR, SLG, SLB are given to the respective pixel memories MR, MG, MB, and the video signals are stored in the pixel memories MR, MG, MB as in-memory data MD. It is stored in the data holding circuit 59.
  • the in-memory data MD is stored in the pixel memories MR, MG, and MG for all display pixels during the period from the time point t1 to the time point t2.
  • the video signal is binarized (when the logic level is divided into high level data and low level data)
  • the in-memory data It is assumed that “1” is stored in the pixel memories MR, MG, and MB as MD, and “0” is stored in the pixel memories MR, MG, and MB as in-memory data MD if the logical level is low.
  • the memory operation is performed from time t2 to time t3.
  • active signals are not given to the gate bus lines GL1 to GLm. Therefore, during this period, the switches SWR1, SWR2, and SWR3 are always off.
  • the value of the in-memory data MD is affected by the video signal supplied by the source bus lines SLR, SLG, and SLB during the memory operation period. Not receive.
  • FIG. 37 is a signal waveform diagram when black display is performed for a display pixel whose value of the data MD in the memory is “1”.
  • the switch SWM7 since no active signal is applied to the gate bus line GL during the memory operation, the switch SWM7 is in the on state regardless of the value of the in-memory data MD. For this reason, the value of the in-memory data MD is held during the period in which the memory operation is performed.
  • first supply voltage a voltage (hereinafter referred to as “first supply voltage”) VAL supplied from the first voltage supply line AL is applied to the pixel electrodes 55R, 55G, and 55B of the pixels.
  • the first supply voltage VAL when the potential Vcont of the common electrode 52 is set to the high potential side (period T11), the first supply voltage VAL The potential is set on the low potential side, and when the potential Vcont of the common electrode 52 is set on the low potential side (period T12), the potential of the first supply voltage VAL is set on the high potential side. Therefore, a high voltage is always applied to the liquid crystal capacitors 51R, 51G, and 51B, and black display is performed for the display pixels including the liquid crystal capacitors 51R, 51G, and 51B.
  • FIG. 38 is a signal waveform diagram when white display is performed for the display pixel whose value of the data MD in the memory is “0”. Focusing on the on / off states of the switches SWM3 to SWM7 in the data holding circuit 59, when the in-memory data MD is “0”, the switch SWM3 is on and the switch SWM4 is off. Therefore, a high-potential power supply voltage is applied from the first power supply line VLCH to the data holding circuit 59 via the switch SWM3. As a result, the switch SWM5 is turned off and the switch SWM6 is turned on. As a result, a low-potential power supply voltage is applied from the second power supply line VLCL to the data holding circuit 59 via the switch SWM6. Note that the switch SWM7 is in an ON state as in the case where the value of the in-memory data MD is “1”. For this reason, the value of the in-memory data MD is held during the period in which the memory operation is performed.
  • the second supply voltage VBL when the potential Vcont of the common electrode 52 is set to the high potential side (period T21), the second supply voltage VBL The potential is set on the high potential side, and when the potential Vcont of the common electrode 52 is set on the low potential side (period T22), the potential of the second supply voltage VBL is set on the low potential side. Therefore, a low voltage is always applied to the liquid crystal capacitors 51R, 51G, and 51B, and white display is performed on the display pixels including the liquid crystal capacitors 51R, 51G, and 51B.
  • one display pixel is composed of three pixels (R pixel, G pixel, and B pixel).
  • the present invention is not limited to this, and further includes a W pixel, a Y pixel, and the like. It may be composed of four or more pixels.
  • Embodiment 3 The liquid crystal display device of the present invention is not limited to the configuration shown in the first and second embodiments. Hereinafter, another embodiment of the liquid crystal display device of the present invention will be described. For convenience of explanation, the terms defined in Embodiments 1 and 2 are used in accordance with the definitions in Embodiment 3 unless otherwise specified.
  • the overall configuration of the liquid crystal display device according to the present embodiment is the same as the configuration shown in FIG.
  • the liquid crystal display device 10 includes a liquid crystal display panel 100 and a display control circuit 200.
  • the liquid crystal display panel 100 includes a source driver (data signal line driving circuit) 300, a gate driver (scanning signal line driving circuit) 400, a display unit 500, and a memory operation driver 600 as a supply voltage generation circuit. .
  • the display control circuit 200 includes a memory drive control unit 20.
  • the display unit 500 includes a source bus line (data signal line), a gate bus line (scanning signal line), a memory drive selection line, a first voltage supply line, a second voltage supply line, and a first power line. , And a second power line.
  • the source bus line is connected to the source driver 300, the gate bus line and the memory drive selection line are connected to the gate driver 400, and the first voltage supply line and the second voltage supply line are connected to the memory drive driver 600.
  • the display unit 500 also includes a plurality of pixels provided corresponding to the intersections of the gate bus lines and the source bus lines.
  • Each pixel includes a pixel electrode for applying a voltage corresponding to an image to be displayed to a liquid crystal capacitor, which will be described later, a common electrode that is a counter electrode provided in common to the plurality of pixels, and a plurality of pixels.
  • the liquid crystal layer is provided in common and is sandwiched between the pixel electrode and the common electrode, and a storage capacitor is added in parallel to the liquid crystal capacitor formed by the pixel electrode and the common electrode as necessary.
  • a memory capable of holding 1-bit data for each display pixel composed of three pixels (R pixel, G pixel, and B pixel) for R (red), G (green), and B (blue).
  • a memory circuit pixel memory MR as a circuit is provided.
  • the display pixel further includes a W pixel, a Y pixel, and the like, and may be composed of four or more pixels. Further, the liquid crystal display device 10 according to the present embodiment will be described as a normally white type.
  • the driving method is switched between the “normal operation mode” and the “memory operation mode” as in the first embodiment.
  • the display control circuit 200 receives image data DAT and an operation mode selection signal M sent from the outside, receives a digital video signal DV, a source start pulse signal SSP and a source clock signal SCK for controlling image display on the display unit 500.
  • the latch strobe signal LS, the gate start pulse signal GSP, the gate clock signal GCK, the first supply voltage control signal SAL, the second supply voltage control signal SBL, and the memory drive control signal SSEL are output.
  • the source driver 300 receives the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 200, and applies a driving video signal to each source bus line. .
  • the gate driver 400 is activated based on the gate start pulse signal GSP and the gate clock signal GCK output from the display control circuit 200 in order to sequentially select each gate bus line by one horizontal scanning period.
  • the application of a scanning signal to each gate bus line is repeated with one vertical scanning period as a cycle.
  • the gate driver 400 selects the gate bus lines sequentially from one horizontal scanning period to the gate start pulse signal GSP and the gate clock signal output from the display control circuit 200.
  • GCK an active scanning signal is sequentially applied to each gate bus line, and the memory drive output from the display control circuit 200 is selected in order to sequentially select each memory drive selection line by one horizontal scanning period.
  • An active signal is sequentially applied to each memory drive selection line based on the control signal SSEL and the gate clock signal GCK.
  • the gate driver 400 stops the application of the active scanning signal to each gate bus line, and applies the active signal to all the memory drive selection lines SEL1 to SELm.
  • the memory driving driver 600 Based on the first supply voltage control signal SAL and the second supply voltage control signal SBL output from the display control circuit 200, the memory driving driver 600 applies the first voltage supply line and the second voltage supply line. Apply a voltage signal.
  • circuit configuration of display pixel The cross-sectional configuration of each pixel of RGB is the same as the configuration shown in FIG.
  • circuit configuration of the display pixel will be described.
  • FIG. 39 is an equivalent circuit diagram showing a configuration of a circuit (hereinafter referred to as “display pixel circuit”) formed in a pixel region of a display pixel composed of three pixels of an R pixel, a G pixel, and a B pixel.
  • This display pixel circuit includes common portions 50R, 50G, and 50B having a configuration common to three pixels, a pixel memory MR as a storage circuit, and a switch SWR4 realized by an N-type TFT.
  • the gate terminal is connected to the memory drive selection line SEL
  • the source terminal is connected to the common unit 50R
  • the drain terminal is connected to the pixel memory MR.
  • the source terminals of the switches SWR3, SWG3, and SWB3 in the common units 50R, 50G, and 50B are connected to the pixel memory MR.
  • the configuration of the common portions 50R, 50G, and 50B will be described by taking the configuration of the common portion 50R of the R pixel for R as an example.
  • the common unit 50R includes switches SWR1 and SWR3 realized by N-type TFTs, a switch SWR2 realized by P-type TFTs, a liquid crystal capacitor 51R, and a holding capacitor 53R.
  • One ends of the liquid crystal capacitor 51R and the holding capacitor 53R are connected to the pixel electrode 55R.
  • the other end of the liquid crystal capacitor 51R is connected to the common electrode 52, and the other end of the storage capacitor 53R is connected to the storage capacitor electrode.
  • the gate terminal is connected to the gate bus line GL
  • the source terminal is connected to the source bus line SLR
  • the drain terminal is connected to the source terminal of the switch SWR2 and the source terminal of the switch SWR4.
  • the gate terminal is connected to the memory drive selection line SEL
  • the drain terminal is connected to the pixel electrode 55R.
  • the source terminal of the switch SWR3 is connected to the pixel memory MR.
  • the switch SWR2 and the switch SWR3 have a voltage signal applied to the pixel electrode 55R between a voltage signal (video signal) applied from the source bus line SLR via the switch SWR1 and a voltage signal applied from the pixel memory MR. Switch with.
  • FIG. 40 is an equivalent circuit diagram showing a detailed configuration of the pixel memory MR.
  • This pixel memory MR includes CMOS switches SWM1 and SWM2 composed of P-type TFTs and N-type TFTs, switches SWM4 and SWM6 realized by N-type TFTs, and switches SWM3, SWM5 and SWM7 realized by P-type TFTs. And.
  • the source terminals of the switches SWM3 and SWM5 are connected to the first power supply line VLCH.
  • the source terminals of the switches SWM4 and SWM6 are connected to the second power supply line VLCL.
  • the gate terminal of the switch SWM7 is connected to the gate bus line GL.
  • a circuit composed of the switches SWM3 and SWM4 and a circuit composed of the switches SWM5 and SWM6 function as an inverter circuit, and the switch SWM7 functions as a transfer gate.
  • the circuit including the switches SWM3, SWM4, SWM5, SWM6, and SWM7 functions as a data holding circuit 59 that holds 1-bit data.
  • the switch SWM1 has an input terminal connected to the first voltage supply line AL, and an output terminal connected to the source terminals of the switches SWR3, SWG3, and SWB3 (FIG. 39) and the output terminal of the switch SWM2.
  • the switch SWM2 has an input terminal connected to the second voltage supply line BL, and an output terminal connected to the source terminals of the switches SWR3, SWG3, and SWB3 (FIG. 39) and the output terminal of the switch SWM1.
  • the gate terminal of the N-type TFT of the switch SWM1 is connected to the drain terminal of the switch SWR4 and the data holding circuit 59.
  • the gate terminal of the P-type TFT of the switch SWM1 is connected to the gate terminal of the N-type TFT of the switch SWM2 and the data holding circuit 59.
  • the gate terminal of the N-type TFT of the switch SWM2 is connected to the gate terminal of the P-type TFT of the switch SWM1 and the data holding circuit 59.
  • the gate terminal of the P-type TFT of the switch SWM2 is connected to the data holding circuit 59.
  • FIG. 36 shows the first, second, third, and m-th gate bus lines GL1, GL2, GL3, and GLm, and the first, second, third, and m-th memory drives. It is a signal waveform diagram of selection lines SEL1, SEL2, SEL3, SELm.
  • switching between the normal operation mode and the memory operation mode is performed. This switching is performed based on an operation mode selection signal M sent from the outside to the display control circuit 200.
  • a driving method during normal operation a driving method when switching from normal operation to memory operation, and a driving method during memory operation will be described in order.
  • FIG. 36 normal operation is performed from time t0 to time t1.
  • active signals are sequentially given to the respective gate bus lines GL1 to GLm for a predetermined period.
  • no active signal is applied to the memory drive selection lines SEL1 to SELm.
  • FIG. 36 Driving method when switching from normal operation to memory operation
  • driving for switching from the normal operation to the memory operation is performed.
  • active signals are sequentially given to the respective gate bus lines GL1 to GLm for a predetermined period
  • FIGS. As shown in h), an active signal is sequentially given to each of the memory drive selection lines SEL1 to SELm for a predetermined period.
  • an active signal is applied to the gate bus line GL provided corresponding to the display pixel, and the memory drive selection provided corresponding to the display pixel.
  • an active signal is applied to the line SEL, the switches SWR1, SWG1, and SWB1 are turned on, the switches SWR2, SWG2, and SWB2 are turned off, and the switches SWR3, SWG3, and SWB3 are turned on. Further, the switch SWR4 is turned on.
  • the video signal applied to the source bus line SLR is given to the pixel memory MR, and the video signal is stored in the data holding circuit 59 in the pixel memory MR as in-memory data MD.
  • the in-memory data MD is stored in the pixel memory MR for all the display pixels during the period from the time point t1 to the time point t2.
  • the video signal is binarized (when the logic level is divided into high level data and low level data)
  • the logic level is high
  • the in-memory data it is assumed that “1” is stored in the pixel memory MR as MD and “0” is stored in the pixel memory MR as in-memory data MD if the logical level is low.
  • the memory operation is performed from time t2 to time t3.
  • active signals are not given to the gate bus lines GL1 to GLm. Therefore, during this period, the switch SWR1 is always off. As described above, since the switch SWR1 is turned off, the value of the in-memory data MD is not affected by the video signal supplied by the source bus line SLR during the memory operation.
  • FIG. 37 is a signal waveform diagram when black display is performed for a display pixel whose value of the data MD in the memory is “1”.
  • the switch SWM7 since no active signal is applied to the gate bus line GL during the memory operation, the switch SWM7 is in the on state regardless of the value of the in-memory data MD. For this reason, the value of the in-memory data MD is held during the period in which the memory operation is performed.
  • first supply voltage a voltage (hereinafter referred to as “first supply voltage”) VAL applied from the first voltage supply line AL is applied to the pixel electrodes 55R, 55G, and 55B of each pixel.
  • the first supply voltage VAL when the potential Vcont of the common electrode 52 is set to the high potential side (period T11), the first supply voltage VAL The potential is set on the low potential side, and when the potential Vcont of the common electrode 52 is set on the low potential side (period T12), the potential of the first supply voltage VAL is set on the high potential side. Therefore, a high voltage is always applied to the liquid crystal capacitors 51R, 51G, and 51B, and black display is performed for the display pixels including the liquid crystal capacitors 51R, 51G, and 51B.
  • FIG. 38 is a signal waveform diagram when white display is performed for the display pixel whose value of the data MD in the memory is “0”. Focusing on the on / off states of the switches SWM3 to SWM7 in the data holding circuit 59, when the in-memory data MD is “0”, the switch SWM3 is on and the switch SWM4 is off. Therefore, a high-potential power supply voltage is applied from the first power supply line VLCH to the data holding circuit 59 via the switch SWM3. As a result, the switch SWM5 is turned off and the switch SWM6 is turned on. As a result, a low-potential power supply voltage is applied from the second power supply line VLCL to the data holding circuit 59 via the switch SWM6. Note that the switch SWM7 is in an ON state as in the case where the value of the in-memory data MD is “1”. For this reason, the value of the in-memory data MD is held during the period in which the memory operation is performed.
  • the second supply voltage VBL when the potential Vcont of the common electrode 52 is set to the high potential side (period T21), the second supply voltage VBL The potential is set on the high potential side, and when the potential Vcont of the common electrode 52 is set on the low potential side (period T22), the potential of the second supply voltage VBL is set on the low potential side. Therefore, a low voltage is always applied to the liquid crystal capacitors 51R, 51G, and 51B, and white display is performed on the display pixels including the liquid crystal capacitors 51R, 51G, and 51B.
  • the pixel memory is provided in the R pixel.
  • the present invention is not limited to this, and the pixel memory may be provided in the G pixel or the B pixel.
  • one display pixel is composed of three pixels (R pixel, G pixel, and B pixel).
  • the present invention is not limited to this, and further includes a W pixel, a Y pixel, and the like. It may be composed of four or more pixels.
  • Each of the pixels has a transmissive display area that displays a transmissive mode by transmitting light from a backlight, and a reflective display area that displays a reflective mode using a reflective electrode that reflects external light.
  • the first area may correspond to the transmissive display area, and the second area may correspond to the reflective display area.
  • the backlight can be turned off and display can be performed in the reflective mode in the reflective display area, power consumption can be reduced.
  • the area ratio between the transmissive display area and the reflective display area in one pixel may be the same in all pixels.
  • the backlight in the memory operation mode, the backlight may be turned off to display the reflection mode.
  • each pixel in the memory operation mode, each pixel can be displayed based on image data of a binary potential level.
  • each display pixel may include a pixel to which image data at the first potential level is supplied and a pixel to which image data at the second potential level is supplied. it can.
  • black and white gradation display halftone display
  • R and B pixels black (first potential level) and the G pixel to white (second potential level)
  • black and white gradation display halftone display
  • each display pixel may be configured to perform gradation in four stages by supplying image data of the first potential level or image data of the second potential level to each pixel. it can.
  • the reflective display region is provided with a protrusion that makes a thickness of a part of the liquid crystal layer in the reflective display region smaller than the thickness of the liquid crystal layer in the transmissive display region.
  • a refresh operation can be performed in a data holding period after writing of a data signal potential.
  • the liquid crystal display device may be configured to perform the refresh operation while inverting the polarity of the stored image data in the memory operation mode.
  • a display in the memory operation mode, a display may be performed in a plurality of pixels constituting the display pixel based on image data held in the memory circuit provided in one display pixel. it can.
  • the present invention can be suitably used for a mobile phone display or the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

　ソースライン（ＳＬ（ｉ））を介して供給された画像データに基づき表示を行う通常動作モードと、画素メモリに保持された画像データに基づき表示を行うメモリ動作モードとを含み、各画素は、カラーフィルタ（３２）が形成されている透過表示領域（Ｔ）と、カラーフィルタ（３２）が形成されていない反射表示領域（Ｒ）とを備えている。これにより、低消費電力を図りつつ、メモリ動作時に高品位の白黒表示を行うことができる。

Description

液晶表示装置
　本発明は、画素内にデータの保持が可能なメモリ回路を備えた液晶表示装置に関する。
　近年、液晶表示装置には、画素に書き込まれた画像データを画素内のメモリ回路（画素メモリという）に保持して表示を行う画素メモリを備えた液晶表示装置が提案されている（特許文献１等）。多階調の動画を表示する通常動作においては、データ信号線を介して画素に１フレームごとに新しい画像データに書き換えて表示を行う一方、静止画を表示するメモリ動作においては、書き換え用の画像データを供給することなく、画素メモリに保持した画像データを用いて表示を行う。
　そのため、メモリ動作においては、走査信号線およびデータ信号線を駆動する駆動回路の動作を停止させることが可能になるため、消費電力を大幅に削減することができる。従って、メモリ動作は、携帯電話の待ち受け画面表示などの低消費電力化の要求が強い画像表示の際によく用いられる。
　特許文献１の液晶表示装置では、通常動作において、フルカラーによる中間調表示および動画表示を行う一方、メモリ動作において、ＲＧＢ３つのサブ画素それぞれに対応する２値の各画像データにより８色のカラー表示を行う構成を有している。
日本国公開特許公報「特開２００２－２２９５３２号公報（２００２年８月１６日公開）」
　ところが、上記特許文献１の液晶表示装置では、メモリ動作においてカラー表示が可能であるものの、色数が８色であるため、十分な表示品位を得ることはできない。
　ここで、近年、電子書籍など、文字情報を表示する端末装置が提案されており、このような文字情報は、主として白黒表示を行っている。このような端末装置では、白黒表示として、より高精細な表示品位が要求される。
　今後、液晶表示装置においても、消費電力を削減しつつ、上記文字情報を高精細に表示する機能の追加が予想されるが、従来の技術では、通常動作時のカラー表示と、メモリ動作時の白黒表示とを、低消費電力かつ高品位に行うことは困難である。
　本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、低消費電力を図りつつ、メモリ動作時に高品位の白黒表示を行うことができる、画素メモリを備えた液晶表示装置を実現することにある。
　本発明に係る液晶表示装置は、上記の課題を解決するために、
　各画素に、画像データを保持するメモリ回路が設けられた液晶表示装置であって、
　データ信号線を介して供給された画像データに基づき表示を行う通常動作モードと、上記メモリ回路に保持された画像データに基づき表示を行うメモリ動作モードとを含み、
　各画素は、ＲＧＢ色の何れかに対応するカラーフィルタを備えるとともに、上記カラーフィルタが形成されている第１領域と、上記カラーフィルタが形成されていない第２領域とを備えていることを特徴とする。
　本発明に係る液晶表示装置は、上記の課題を解決するために、
　Ｒ色に対応するＲ画素とＧ色に対応するＧ画素とＢ色に対応するＢ画素とを少なくとも１つずつ含んで構成される表示画素ごとに、画像データを保持するメモリ回路が設けられた液晶表示装置であって、
　データ信号線を介して供給された画像データに基づき表示を行う通常動作モードと、上記メモリ回路に保持された画像データに基づき表示を行うメモリ動作モードとを含み、
　各画素は、ＲＧＢ色の何れかに対応するカラーフィルタを備えるとともに、上記カラーフィルタが形成されている第１領域と、上記カラーフィルタが形成されていない第２領域とを備えていることを特徴とする。
　これらの構成によれば、メモリ動作モードでは、メモリ回路に保持された画像データに基づいて表示を行うため、消費電力を削減することができる。また、上記第２領域では、カラーフィルタが形成されていないため、例えば、メモリ動作モードにおいて、２値レベルのデータにより表示を行う場合には、白黒表示を高品位に行うことができる。
　以上のように、本発明に係る液晶表示装置では、データ信号線を介して供給された画像データに基づき表示を行う通常動作モードと、上記メモリ回路に保持された画像データに基づき表示を行うメモリ動作モードとを含み、各画素は、ＲＧＢ色の何れかに対応するカラーフィルタを備えるとともに、上記カラーフィルタが形成されている第１領域と、上記カラーフィルタが形成されていない第２領域とを備えている構成である。
　これにより、低消費電力を図りつつ、メモリ動作時に高品位の白黒表示を行うことができる、画素メモリを備えた液晶表示装置を実現することができるという効果を奏する。
本発明の実施の形態に係る液晶表示装置の概略構成を示すブロック図である。 図１の液晶表示装置における２行２列分の表示画素Ｐを模式的に示すブロック図である。 図２のＲ画素のＡ－Ｂ断面を模式的に示した図である。 図１の液晶表示装置に係るソースドライバの構成を示すブロック図である。 図４のソースドライバに入出力される信号のタイミングチャートである。 図４のソースドライバにおけるデータデコーダの回路図である。 図６のデータデコーダに設けられるサブデコーダの回路図である。 図５の動作における１表示画素Ｐの表示状態を示している。 ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。 図７のサブデコーダの変形例１に係るサブデコーダの回路図である。 変形例１における、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。 図７のサブデコーダの変形例２に係るサブデコーダの回路図である。 変形例２における、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。 図７のサブデコーダの変形例３に係るサブデコーダの回路図である。 変形例３における、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。 図７のサブデコーダの変形例４に係るサブデコーダの回路図である。 変形例４における、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。 図７のサブデコーダの変形例５に係るサブデコーダの回路図である。 変形例５における、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。 図７のサブデコーダの変形例６に係るサブデコーダの回路図である。 変形例６における、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。 図７のサブデコーダの変形例７に係るサブデコーダの回路図である。 変形例７における、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。 図７のサブデコーダの変形例８に係るサブデコーダの回路図である。 変形例８における、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。 図６のデータデコーダの変形例に係るデータデコーダの回路図である。 図２６のデータデコーダに設けられるセレクタ回路の回路図である。 図１の液晶表示装置に係る画素メモリＭＲの構成を示す等価回路図である。 図１の液晶表示装置に係る画素メモリＭＲの構成を模式的に示すブロック図である。 （ａ）～（ｈ）は、図１の液晶表示装置に係る画素メモリＭＲの状態の遷移を示す図である。 図１の液晶表示装置に係る画素メモリＭＲの書き込み動作を示すタイミングチャートである。 図１の液晶表示装置に係る画素メモリＭＲの書き込み動作を示すタイミングチャートである。 実施の形態２における、Ｒ画素、Ｇ画素、およびＢ画素の３つの画素からなる表示画素の画素領域に形成される回路の構成を示す等価回路図である。 実施の形態２に係る液晶表示装置の全体構成を示すブロック図である。 図３３に示す画素メモリＭＲの詳細な構成を示す等価回路図である。 実施の形態２および３に係る液晶表示装置における、１行目、２行目、３行目、ｍ行目のゲートバスラインＧＬ１、ＧＬ２、ＧＬ３、ＧＬｍ、および１行目、２行目、３行目、ｍ行目のメモリ駆動選択ラインＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬｍの信号波形図である。 実施の形態２および３に係る液晶表示装置における、メモリ内データＭＤの値が「１」である表示画素について黒表示を行う場合の信号波形図である。 実施の形態２および３に係る液晶表示装置における、メモリ内データＭＤの値が「０」である表示画素について白表示を行う場合の信号波形図である。 実施の形態３における、Ｒ画素、Ｇ画素、およびＢ画素の３つの画素からなる表示画素の画素領域に形成される回路の構成を示す等価回路図である。 図３９に示す画素メモリＭＲの詳細な構成を示す等価回路図である。
　〔実施の形態１〕
　本発明の一実施の形態について図面を用いて説明する。図１は、本実施の形態に係る液晶表示装置の全体構成を示すブロック図である。
　本液晶表示装置１は、メモリ回路（画素メモリＭＲ）が設けられた液晶パネルを備え、データ信号電位（画像データ）の書き込み後のデータ保持期間にリフレッシュ動作を行うメモリ型の液晶表示装置であり、例えば、携帯電話の動作時の画面表示等に用いられる多色（多階調）表示モード（通常動作モード）と、携帯電話の待ち受け時の画面表示等に用いられるメモリ動作モードとを切り替えて動作する。また、本液晶表示装置１は、表示パネルの背面側に設けられた光源（バックライト）からの光を、表示パネルを介して外部に出力する透過モードと、バックライトをＯＦＦ状態にして、表示パネルの内部に照明光（外光）を導き、これを反射層（反射電極）で反射することによって表示光を得る反射モードとを切り替えて表示を行う。
　液晶表示装置１は、ゲートドライバ／ＣＳドライバ２（走査信号線駆動回路／保持容量配線駆動回路）、制御信号バッファ回路３、駆動信号発生回路／映像信号発生回路４（表示制御回路）、デマルチプレクサ５、および、画素アレイ６を備えている。また、液晶表示装置１は、ゲートライン（走査信号線）ＧＬ（ｉ）、ＣＳライン（保持容量配線）ＣＳＬ（ｉ）、データ転送制御線（データ転送線）ＤＴ（ｉ）、リフレッシュ出力制御線（リフレッシュ線）ＲＣ（ｉ）、ソースライン（データ信号線）ＳＬ（ｊ）、および、出力信号線ｖｄ（ｋ）を備えている。なお、ｉは１≦ｉ≦ｎの整数、ｊは１≦ｊ≦ｍの整数、ｋは１≦ｋ≦ｌ＜ｍの整数とする。
　画素アレイ６は、画素メモリＭＲを含む画素７がｎ行ｍ列のマトリクス状に配置された構成である。各画素メモリＭＲは画像データを独立に保持する機能を有する。ｉ行とｊ列との交点に位置する画素メモリＭＲに対応して、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、ＣＳラインＣＳＬ（ｉ）、および、ソースラインＳＬ（ｊ）が配されている。画素メモリＭＲの具体的な構成については後述する。
　ゲートドライバ／ＣＳドライバ２は、ゲートラインＧＬ（ｉ）およびＣＳラインＣＳＬ（ｉ）を介してｎ行分の画素７を駆動する駆動回路である。ゲートラインＧＬ（ｉ）およびＣＳラインＣＳＬ（ｉ）は、ｉ行目のｍ個の各画素７に接続されている。
　制御信号バッファ回路３は、データ転送制御線ＤＴ（ｉ）およびリフレッシュ出力制御線ＲＣ（ｉ）を介してｎ行分の画素７を駆動する駆動回路である。
　駆動信号発生回路／映像信号発生回路４は、画像表示（通常動作）およびメモリ動作を行うための制御駆動回路であり、メモリ動作に用いられるタイミングのみならず、通常動作に用いられるゲートスタートパルス、ゲートクロック、ソーススタートパルス、および、ソースクロックなどのタイミングを生成する回路を兼ねることができる。
　駆動信号発生回路／映像信号発生回路４は、通常動作モード（メモリ回路非動作）時にビデオ出力端子から多階調ビデオ信号を出力し、出力信号線ｖｄ（ｋ）およびデマルチプレクサ５を介してソースラインＳＬ（ｊ）を駆動する。また、駆動信号発生回路／映像信号発生回路４は、同時に、ゲートドライバ／ＣＳドライバ２を駆動・制御する信号ｓ１を出力する。これによって各画素７に画像データを書き込み、多階調の表示を行う。
　また、駆動信号発生回路／映像信号発生回路４は、メモリ動作モード時に、ビデオ出力端子から、画素７内に保持する画像データを出力信号線ｖｄ（ｋ）（ｋは１≦ｋ≦ｌ＜ｍの整数）およびデマルチプレクサ５を介して、ソースラインＳＬ（ｊ）に送出するとともに、ゲートドライバ／ＣＳドライバ２を駆動・制御する信号ｓ２および制御信号バッファ回路３を駆動・制御する信号ｓ３を出力する。これによって、画素７に画像データを書き込んで表示および保持したり、画素７に保持された画像データを読み出したりする。
　但し、画素７に書き込んで画素メモリＭＲに保持した画像データは表示に用いられるだけでもよいので、画素７からの読み出し動作は必ずしも行われなくてよい。駆動信号発生回路／映像信号発生回路４が、メモリ動作モードにおいてビデオ出力端子から出力信号線ｖｄ（ｋ）に出力する画像データは、第１の電位レベルと第２の電位レベルとで表される２値レベルである。
　デマルチプレクサ５は、出力信号線ｖｄ（ｋ）に出力された画像データを、対応するソースラインＳＬ（ｊ）に振り分けて出力する。
　なお、駆動信号発生回路／映像信号発生回路４およびデマルチプレクサ５は、一般的なソースドライバ（データ信号線駆動回路）としての機能も有する。以下では、必要に応じて、ソースドライバ４１とも言う。
　上記の動作に関する説明は、通称ＣＳドライビングと呼ばれる駆動方法を行っており、液晶表示を実現するための画素電極とそれに液晶を介して対峙するコモン（共通）電極（ＣＯＭ）とにより形成される画素容量Ｃｐｉｘと、画素内に画素電極とＣＳライン（保持容量配線）ＣＳＬとで形成される保持容量（補助容量）Ｃｓとが独立して液晶を駆動する方法である。一方、他に一般的な駆動方法として、上記画素容量Ｃｐｉｘに接続されている共通電極ＣＯＭと保持容量Ｃｓに接続されているＣＳラインＣＳＬの電圧とが同期して変化する駆動方法や、共通電極ＣＯＭとＣＳラインＣＳＬとが同電位であり変化するタイミングが同じ駆動方法や、共通電極ＣＯＭとＣＳラインＣＳＬとが異なる電位であるが、変化するタイミングが同じようにする駆動方法などがある。
　（画素の構成）
　次に、液晶表示装置１において、透過モードおよび反射モードで表示を行うための構成について以下に説明する。
　液晶表示装置１では、Ｒ（赤色）・Ｇ（緑色）・Ｂ（青色）それぞれに対応する３つの画素７（Ｒ画素、Ｇ画素、Ｂ画素）で１つの表示画素Ｐを構成しており、各表示画素Ｐの構成は同一である。
　図２は、２行２列分の表示画素Ｐを模式的に示すブロック図であり、図３は、図２のＲ画素のＡ－Ｂ断面を模式的に示した図である。なお、図３では、便宜上、各信号線は省略している。
　各画素７は、透過モードで表示を行う透過表示領域（Ｔ；第１領域）と、反射モードで表示を行う反射表示領域（Ｒ；第２領域）とを含み、１つの画素７における透過表示領域（Ｔ）と反射表示領域（Ｒ）との面積比率は、全ての画素７で互いに等しくなっている。また、図２、図３では、１つの画素７において、透過表示領域（Ｔ）の面積が、反射表示領域（Ｒ）の面積よりも大きくなっている。
　液晶表示装置１は、図３に示すように、互いに対向して配置されたアクティブマトリクス基板２０および対向基板３０と、これら両基板２０、３０の間に設けられた液晶層４０とを備えている。
　アクティブマトリクス基板２０は、ガラス基板２１上に、互いに平行に延びるように設けられた複数本のゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、ＣＳラインＣＳＬ（ｉ）と、これらの信号線に直交する方向に互いに平行に延びるように設けられた複数本のソースラインＳＬ（ｉ）と、ゲートラインＧＬ（ｉ）およびソースラインＳＬ（ｉ）の各交差部分に設けられたスイッチ素子のトランジスタ（後述する図２８のトランジスタＮ１）とを備えている。トランジスタを覆うように層間絶縁膜２２（図３参照）が積層され、その層間絶縁膜２２の上層に画素電極２３が設けられている。画素電極２３は、画素７ごとに、透過表示領域（Ｔ）に設けられる透過電極２３Ｔと、反射表示領域（Ｒ）に設けられる反射電極２３Ｒとにより構成されている。
　対向基板３０は、ガラス基板３１上にブラックマトリクス（図示せず）およびカラーフィルタ３２が形成され、その上層に共通電極（ｃｏｍ、対向電極）３３が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。なお、カラーフィルタ３２は、透過表示領域（Ｔ）にのみ形成されており、反射表示領域（Ｒ）には形成されていない。
　ここで、アクティブマトリクス基板２０には、反射表示領域（Ｒ）において、反射電極２３Ｒと層間絶縁膜２２との間に突起部２４が設けられている。これにより、反射表示領域（Ｒ）の液晶層４０の厚みｄ２が、透過表示領域（Ｔ）の液晶層４０の厚みｄ１よりも小さくなっている（ｄ１＞ｄ２）。具体的には、例えば、ｄ１＝２×ｄ２を満たすように液晶層４０を形成することができる。この構成によれば、それぞれの領域におけるリタデーション（液晶分子の屈折率異方性Δｎと液晶層の厚さｄとの積Δｎ×ｄ）を略同一とすることができるため、透過表示領域（Ｔ）の電圧－透過率特性と、反射表示領域（Ｒ）の電圧－反射率特性とを略同一とすることができる。これにより、リタデーションの差により生じる表示品位の低下を防止することができる。
　なお、図２、図３では、透過表示領域（Ｔ）の面積が、反射表示領域（Ｒ）の面積よりも大きくなっているが、例えば反射特性を大きくしたい場合は反射表示領域（Ｒ）の面積を透過表示領域（Ｔ）の面積よりも大きくするなど、透過表示領域（Ｔ）と反射表示領域（Ｒ）の面積比率を変更しても構わない。
　（通常動作モードについて）
　上記構成の画素メモリＭＲを有する液晶表示装置１の通常動作モードについて、以下に説明する。
　通常動作モードでは、透過モードと反射モードとを切り替えて表示が行われる。図４は、液晶表示装置１に係るソースドライバの構成を示すブロック図である。図４のソースドライバ４１は、従来のソースドライバに、データデコーダ４２が設けられている構成である。図５は、ソースドライバ４１に入出力される信号のタイミングチャートである。
　ソースドライバ４１は、クロックＣＫに同期して、データデコーダ４２を介して入力される画像データＤａｔａ_Ｒ（０：５）、Ｇ（０：５）、Ｂ（０：５）を１水平走査期間（１Ｈ）分ラッチして格納する１ｓｔラッチ部４３と、１ｓｔラッチ部４３に格納された画像データを、別途入力されるｔｒａｎｓｆｅｒ指示信号（ＴＲＦ）に基づいて格納する２ｎｄラッチ部４４と、２ｎｄラッチ部４４に格納された画像データを、デジタルデータからアナログデータに変換（Ｄ／Ａ変換）するためのＤＡＣ（Digital Analogue Converter）４５と、ＤＡＣ４５の出力を電流増幅するためのバッファ部４６と、から構成されている。
　なお、画像データＤａｔｅ_Ｒ（０：５）、Ｇ（０：５）、Ｂ（０：５）は、それぞれ、Ｄａｔａ_Ｒ（０：５）とは、赤色信号の６ビットのデジタルデータの下位ビット（ＭＳＢ）から上位ビット（ＭＳＢ）までの合計６ビットを表す表記であり、同様に、Ｄａｔａ_Ｇ（０：５）は緑色信号の６ビット、Ｄａｔａ_Ｂ（０：５）は青色信号の６ビットを表している。従って、８ビットのデータを表すときはＤａｔａ_Ｒ（０：７）と表記する。
　図６は、データデコーダ４２の回路図であり、図７は、データデコーダ４２に設けられるサブデコーダ４７の回路図である。図６のＳＥＬは、動作モード選択信号を示し、ＢＷ１、ＢＷ０は、白黒レベル信号（２値レベル）を示している。ＳＥＬがＬｏｗ（Ｌ）レベルのときは透過モードで駆動し、ＳＥＬがＨｉｇｈ（Ｈ）レベルのときは反射モードで駆動する。具体的には、ＳＥＬがＬレベルのとき（透過モード）は、バックライトはＯＮ状態になり、ＢＷ１、ＢＷ０の電位レベルに関わらず、画像データＤａｔａ_Ｒ（０：５）、Ｇ（０：５）、Ｂ（０：５）が取り込まれる。一方、ＳＥＬがＨレベルのとき（反射モード）は、バックライトはＯＦＦ状態になり、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）は、ＢＷ１、ＢＷ０の電位レベルの組み合わせにより決定される。
　透過モード（ＳＥＬ：Ｌレベル）では、まず、クロックＣＫの立ち上がりで画像データＤａｔｅ_Ｒ（０：５）、Ｇ（０：５）、Ｂ（０：５）のそれぞれが１ｓｔラッチ部４３に取り込まれる。図５では、（ｉ－１）行目の１Ｈ分の画像データが１ｓｔラッチ部４３に格納されている。このとき、（ｉ－２）行目の画像データは２ｎｄラッチ部４４に格納されており、ＤＡＣ４５によりＤ／Ａ変換が行われ、バッファ部４６を経て、それぞれのソースラインＳＬ（１）、ＳＬ（２）、ＳＬ（３）、…、ＳＬ（ｍ）に出力される。
　次に、１ｓｔラッチ部４３により、ｉ行目のサンプリングが行われる前に、ＴＲＦ信号が入力され、１ｓｔラッチ部４３に格納されている（ｉ－１）行目の画像データが２ｎｄラッチ部４４に転送される。転送後、ｉ行目の画像データＤａｔａ_Ｒ（０：５）、Ｇ（０：５）、Ｂ（０：５）のサンプリングが行われる。
　なお、ＧＬ（ｉ－２）、ＧＬ（ｉ－１）、ＧＬ（ｉ）、ＧＬ（ｉ＋１）は、各ゲートラインに供給される走査信号であり、ＧＬ（ｉ－２）は、（ｉ－２）行目の各画素を駆動し、ソースドライバ４１から出力される画像データを各画素に転送する役割を有する。上記の動作を繰り返し行うことにより、透過モードの多色表示が行われる。
　図８は、上記の動作における１表示画素Ｐの表示状態を示している。図８では、Ｒ画素、Ｇ画素およびＢ画素のそれぞれにおいて、透過表示領域Ｔにおける多色表示と、反射表示領域Ｒにおける白黒表示とにより、１表示画素Ｐの多色表示が行われる。
　一方、反射モード（ＳＥＬ：Ｈレベル）では、バックライトがＯＦＦ状態になり、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）は、図６、図７に示すように、ＢＷ１、ＢＷ０の電位レベルの組み合わせにより決定される。なお、この場合、画像データＤａｔａ_Ｒ（０：４）、Ｇ（０：４）、Ｂ（０：４）は、基本的にはＬレベルまたはＨレベルになるが、表示データとしては寄与しないのでどちらでも構わない。
　決定された画像データＤａｔｅ_Ｒ（５）、Ｇ（５）、Ｂ（５）を含む画像データＤａｔａ_Ｒ（０：５）、Ｇ（０：５）、Ｂ（０：５）について、図５と同様の動作が行われる。
　ここで、ＢＷ１、ＢＷ０の電位レベルの組み合わせにより決定される画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）の具体例を以下に示す。図９は、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。
　例えば、ＢＷ１が「０」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ～Ｃ（図７参照）の出力は「０」になるため、ＲＧＢの各画素の表示は「白」になる（図９の「レベル１」）。次に、ＢＷ１が「０」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ、Ｃの出力は「０」、端子Ｂの出力は「１」になるため、ＲＢの各画素の表示は「白」、Ｇ画素の表示は「黒」になる（図９の「レベル２」）。次に、ＢＷ１が「１」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ、Ｃの出力は「１」、端子Ｂの出力は「０」になるため、ＲＢの各画素の表示は「黒」、Ｇ画素の表示は「白」になる（図９の「レベル３」）。そして、ＢＷ１が「１」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「１」になるため、ＲＧＢの各画素の表示は「黒」になる（図９の「レベル４」）。
　このように、反射モードでは、１表示画素Ｐを構成する３つの画素の白黒表示を組み合わせることにより４段階の階調の表示が可能になる。すなわち、反射モードでは、ＢＷ１、ＢＷ０の電位レベルを調整することにより、白黒表示において４段階の階調の表示が可能になる。
　図６、図７、図９に示したように、ＢＷ１、ＢＷ０の電位レベル（２値レベル：「１」、「０」）の組み合わせから決定される画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）の電位レベルは、サブデコーダ４７の構成に基づいている。そこで、図７に示すサブデコーダ４７の変形例について以下に説明する。
　図１０は、変形例１に係るサブデコーダ４７の回路図である。図１０のサブデコーダ４７は、ＡＮＤ回路およびＯＲ回路により構成されている。図１１は、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。
　例えば、ＢＷ１が「０」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「０」になるため、ＲＧＢの各画素の表示は「白」になる（図１１の「レベル１」）。次に、ＢＷ１が「０」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ、Ｃの出力は「０」、端子Ｂの出力は「１」になるため、ＲＢの各画素の表示は「白」、Ｇ画素の表示は「黒」になる（図１１の「レベル２」）。次に、ＢＷ１が「１」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａの出力は「０」、端子Ｂ、Ｃの出力は「１」になるため、Ｒ画素の表示は「白」、ＧＢの各画素の表示は「黒」になる（図１１の「レベル３」）。そして、ＢＷ１が「１」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「１」になるため、ＲＧＢの各画素の表示は「黒」になる（図１１の「レベル４」）。
　このように、変形例１に係るサブデコーダ４７においても、図７のサブデコーダ４７の場合と同様に、１表示画素Ｐを構成する３つの画素の白黒表示を組み合わせることにより４段階の表示が可能になる。
　図１２は、変形例２に係るサブデコーダ４７の回路図である。図１２のサブデコー４７ダは、ＡＮＤ回路およびＯＲ回路により構成されている。図１３は、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。
　例えば、ＢＷ１が「０」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「０」になるため、ＲＧＢの各画素の表示は「白」になる（図１３の「レベル１」）。次に、ＢＷ１が「０」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ、Ｃの出力は「０」、端子Ｂの出力は「１」になるため、ＲＢの各画素の表示は「白」、Ｇ画素の表示は「黒」になる（図１３の「レベル２」）。次に、ＢＷ１が「１」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ、Ｂの出力は「１」、端子Ｃの出力は「０」になるため、ＲＧの各画素の表示は「黒」、Ｂ画素の表示は「白」になる（図１３の「レベル３」）。そして、ＢＷ１が「１」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「１」になるため、ＲＧＢの各画素の表示は「黒」になる（図１３の「レベル４」）。
　このように、変形例２に係るサブデコーダ４７においても、図７のサブデコーダ４７の場合と同様に、１表示画素Ｐを構成する３つの画素の白黒表示を組み合わせることにより４段階の表示が可能になる。
　図１４は、変形例３に係るサブデコーダ４７の回路図である。図１４のサブデコーダ４７は、ＡＮＤ回路およびＯＲ回路により構成されている。図１５は、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。
　例えば、ＢＷ１が「０」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「０」になるため、ＲＧＢの各画素の表示は「白」になる（図１５の「レベル１」）。次に、ＢＷ１が「０」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａの出力は「１」、端子Ｂ、Ｃの出力は「０」になるため、Ｒ画素の表示は「黒」、ＧＢの各画素の表示は「白」になる（図１５の「レベル２」）。次に、ＢＷ１が「１」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ、Ｃの出力は「１」、端子Ｂの出力は「０」になるため、ＲＢの各画素の表示は「黒」、Ｇ画素の表示は「白」になる（図１５の「レベル３」）。そして、ＢＷ１が「１」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「１」になるため、ＲＧＢの各画素の表示は「黒」になる（図１５の「レベル４」）。
　このように、変形例３に係るサブデコーダ４７においても、図７のサブデコーダ４７の場合と同様に、１表示画素Ｐを構成する３つの画素の白黒表示を組み合わせることにより４段階の表示が可能になる。
　図１６は、変形例４に係るサブデコーダ４７の回路図である。図１７は、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。
　例えば、ＢＷ１が「０」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「０」になるため、ＲＧＢの各画素の表示は「白」になる（図１７の「レベル１」）。次に、ＢＷ１が「０」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａの出力は「１」、端子Ｂ、Ｃの出力は「０」になるため、Ｒ画素の表示は「黒」、ＧＢの各画素の表示は「白」になる（図１７の「レベル２」）。次に、ＢＷ１が「１」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａの出力は「０」、端子Ｂ、Ｃの出力は「１」になるため、Ｒ画素の表示は「白」、ＧＢの各画素の表示は「黒」になる（図１７の「レベル３」）。そして、ＢＷ１が「１」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「１」になるため、ＲＧＢの各画素の表示は「黒」になる（図１７の「レベル４」）。
　このように、変形例４に係るサブデコーダ４７においても、図７のサブデコーダ４７の場合と同様に、１表示画素Ｐを構成する３つの画素の白黒表示を組み合わせることにより４段階の表示が可能になる。
　図１８は、変形例５に係るサブデコーダ４７の回路図である。図１８のサブデコーダ４７は、ＡＮＤ回路およびＯＲ回路により構成されている。図１９は、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。
　例えば、ＢＷ１が「０」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「０」になるため、ＲＧＢの各画素の表示は「白」になる（図１９の「レベル１」）。次に、ＢＷ１が「０」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａの出力は「１」、端子Ｂ、Ｃの出力は「０」になるため、Ｒ画素の表示は「黒」、ＧＢの各サブ画素の表示は「白」になる（図１９の「レベル２」）。次に、ＢＷ１が「１」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ、Ｂの出力は「１」、端子Ｃの出力は「０」になるため、ＲＧの各画素の表示は「黒」、Ｂ画素の表示は「白」になる（図１９の「レベル３」）。そして、ＢＷ１が「１」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「１」になるため、ＲＧＢの各画素の表示は「黒」になる（図１９の「レベル４」）。
　このように、変形例５に係るサブデコーダ４７においても、図７のサブデコーダ４７の場合と同様に、１表示画素Ｐを構成する３つの画素の白黒表示を組み合わせることにより４段階の表示が可能になる。
　図２０は、変形例６に係るサブデコーダ４７の回路図である。図２０のサブデコーダ４７は、ＡＮＤ回路およびＯＲ回路により構成されている。図２１は、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。
　例えば、ＢＷ１が「０」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「０」になるため、ＲＧＢの各画素の表示は「白」になる（図２１の「レベル１」）。次に、ＢＷ１が「０」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ、Ｂの出力は「０」、端子Ｃの出力は「１」になるため、ＲＧの各画素の表示は「白」、Ｂサブ画素の表示は「黒」になる（図２１の「レベル２」）。次に、ＢＷ１が「１」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ、Ｃの出力は「１」、端子Ｂの出力は「０」になるため、ＲＢの各画素の表示は「黒」、Ｇ画素の表示は「白」になる（図２１の「レベル３」）。そして、ＢＷ１が「１」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「１」になるため、ＲＧＢの各画素の表示は「黒」になる（図２１の「レベル４」）。
　このように、変形例６に係るサブデコーダ４７においても、図７のサブデコーダ４７の場合と同様に、１表示画素Ｐを構成する３つの画素の白黒表示を組み合わせることにより４段階の表示が可能になる。
　図２２は、変形例７に係るサブデコーダ４７の回路図である。図２２のサブデコーダ４７は、ＡＮＤ回路およびＯＲ回路により構成されている。図２３は、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。
　例えば、ＢＷ１が「０」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「０」になるため、ＲＧＢの各画素の表示は「白」になる（図２３の「レベル１」）。次に、ＢＷ１が「０」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ、Ｂの出力は「０」、端子Ｃの出力は「１」になるため、ＲＧの各画素の表示は「白」、Ｂ画素の表示は「黒」になる（図２３の「レベル２」）。次に、ＢＷ１が「１」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａの出力は「０」、端子Ｂ、Ｃの出力は「１」になるため、Ｒ画素の表示は「白」、ＧＢの各画素の表示は「黒」になる（図２３の「レベル３」）。そして、ＢＷ１が「１」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「１」になるため、ＲＧＢの各画素の表示は「黒」になる（図２３の「レベル４」）。
　このように、変形例７に係るサブデコーダ４７においても、図７のサブデコーダ４７の場合と同様に、１表示画素Ｐを構成する３つの画素の白黒表示を組み合わせることにより４段階の表示が可能になる。
　図２４は、変形例８に係るサブデコーダ４７の回路図である。図２５は、ＢＷ１、ＢＷ０の電位レベルの組み合わせと、画像データＤａｔａ_Ｒ（５）、Ｇ（５）、Ｂ（５）と、１表示画素Ｐの表示状態との関係を示す表である。
　例えば、ＢＷ１が「０」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「０」になるため、ＲＧＢの各画素の表示は「白」になる（図２５の「レベル１」）。次に、ＢＷ１が「０」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ、Ｂの出力は「０」、端子Ｃの出力は「１」になるため、ＲＧの各画素の表示は「白」、Ｂ画素の表示は「黒」になる（図２５の「レベル２」）。次に、ＢＷ１が「１」で、ＢＷ０が「０」の場合、サブデコーダ４７の端子Ａ、Ｂの出力は「１」、端子Ｃの出力は「０」になるため、ＲＧの各画素の表示は「黒」、Ｂの各画素の表示は「白」になる（図２５の「レベル３」）。そして、ＢＷ１が「１」で、ＢＷ０が「１」の場合、サブデコーダ４７の端子Ａ～Ｃの出力は「１」になるため、ＲＧＢの各画素の表示は「黒」になる（図２５の「レベル４」）。
　このように、変形例８に係るサブデコーダ４７においても、図７のサブデコーダ４７の場合と同様に、１表示画素Ｐを構成する３つの画素の白黒表示を組み合わせることにより４段階の表示が可能になる。
　ここで、図６に示したデータデコーダ４２において、セレクタ回路４８が設けられていても良い。図２６は、データデコーダ４２の変形例を示す回路図であり、図２７は、セレクタ回路４８の回路図である。
　図２７に示すように、セレクタ回路４８には、動作モード選択信号ＳＥＬと、この反転信号ＳＥＬＢが入力される。ＳＥＬがＬレベルの場合、すなわち、透過モードの場合は、入力された画像データＤａｔａ_Ｒ（０：４）、Ｇ（０：４）、Ｂ（０：４）が、セレクタ回路４８をそのまま通過する一方、ＳＥＬがＨレベルの場合、すなわち、反射モードの場合は、画像データＤａｔａ_Ｒ（０：４）、Ｇ（０：４）、Ｂ（０：４）は、Ｈレベル（ＶＤＤ）に固定される。これにより、反射モードにおける動作を安定させることができる。
　ところで、上述した実施の形態では、表示画素Ｐが、３つの画素（Ｒ画素、Ｇ画素、Ｂ画素）で構成されている場合を例に挙げたが、本発明の液晶表示装置は、これに限定されず、さらにＷ（白色）に対応するＷ画素や、Ｙ（黄色）に対応するＹ画素などを含み、４つあるいはそれ以上の画素で構成されていても良い。すなわち、表示画素Ｐがｘ（ｘは１以上の整数）個の画素で構成されている場合、（ｘ＋１）段階の階調表示が可能となる。
　（メモリ動作モードについて）
　次に、画素メモリＭＲを有する液晶表示装置１のメモリ動作モードについて説明する。なお、メモリ動作モードでは、上述した反射モードにおいて書き込まれたデータ信号電位（画像データ）を画素メモリＭＲで保持し、データ保持期間にリフレッシュ動作を行いながら表示を行う。
　図２８は、液晶表示装置１に係る画素メモリＭＲの構成を示す等価回路図である。
　画素メモリＭＲは、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、および、リフレッシュ出力制御部ＲＳ１を備えている。
　スイッチ回路ＳＷ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ１（第１トランジスタ）からなる。第１データ保持部ＤＳ１は容量Ｃａ１（第１保持容量）からなる。データ転送部ＴＳ１は転送素子としてのＮチャネル型のＴＦＴであるトランジスタＮ２（第２トランジスタ）からなる。第２データ保持部ＤＳ２は容量Ｃｂ１（第２保持容量）からなる。リフレッシュ出力制御部ＲＳ１は、Ｎチャネル型のＴＦＴであるトランジスタＮ３（第４トランジスタ）と、Ｎチャネル型のＴＦＴであるトランジスタＮ４（第３トランジスタ）とからなる。容量Ｃａ１は容量Ｃｂ１よりも容量値が大きくなるように設定されている。
　図２８の画素メモリＭＲでは、全てのトランジスタがＮチャネル型のＴＦＴ（電界効果トランジスタ）で構成されている。
　また、各画素メモリＭＲを駆動する信号線として、前述のゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、リフレッシュ出力制御線ＲＣ（ｉ）、ソースラインＳＬ（ｊ）、および、ＣＳラインＣＳＬ（ｉ）が設けられている。
　ここで、上記のＴＦＴのような電界効果型トランジスタの一方のドレイン／ソース端子（導通端子）を第１のドレイン／ソース端子、他方のドレイン／ソース端子を第２のドレイン／ソース端子と呼ぶものとする。
　トランジスタＮ１のゲート端子（制御端子）はゲートラインＧＬ（ｉ）に接続され、トランジスタＮ１の第１のドレイン／ソース端子はソースラインＳＬ（ｊ）に接続され、トランジスタＮ１の第２のドレイン／ソース端子は容量Ｃａ１の一端であるノードＰＩＸ（保持ノード）に接続されている。容量Ｃａ１の他端はＣＳラインＣＳＬ（ｉ）に接続されている。トランジスタＮ１がＯＮ状態であるときは、スイッチ回路ＳＷ１は導通状態となり、トランジスタＮ１がＯＦＦ状態であるときは、スイッチ回路ＳＷ１は遮断状態となる。
　トランジスタＮ２のゲート端子はデータ転送制御線ＤＴ（ｉ）に接続され、トランジスタＮ２の第１のドレイン／ソース端子はノードＰＩＸに接続され、トランジスタＮ２の第２のドレイン／ソース端子は容量Ｃｂ１の一端であるノードＭＲＹ（保持ノード）に接続されている。容量Ｃｂ１の他端はＣＳラインＣＳＬ（ｉ）に接続されている。トランジスタＮ２がＯＮ状態であるときは、データ転送部ＴＳ１は転送動作を行う状態となり、トランジスタＮ２がＯＦＦ状態であるときは、データ転送部ＴＳ１は非転送動作を行う状態となる。
　トランジスタＮ３のゲート端子はリフレッシュ出力制御部ＲＳ１の入力端子ＩＮ１としてノードＭＲＹに接続され、トランジスタＮ３の第１のドレイン／ソース端子はデータ転送制御線ＤＴ（ｉ）に接続され、トランジスタＮ３の第２のドレイン／ソース端子はトランジスタＮ４の第１のドレイン／ソース端子に接続されている。トランジスタＮ４のゲート端子はリフレッシュ出力制御線ＲＣ（ｉ）に接続され、トランジスタＮ４の第２のドレイン／ソース端子はリフレッシュ出力制御部ＲＳ１の出力端子ＯＵＴ１としてノードＰＩＸに接続されている。すなわち、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間において、トランジスタＮ３がリフレッシュ出力制御部ＲＳ１の入力側に配置されるように、互いに直列に接続されている。なお、トランジスタＮ３とトランジスタＮ４との互いの接続位置は入れ替わっていてもよく、トランジスタＮ３とトランジスタＮ４とは、リフレッシュ出力制御部ＲＳ１の入力とリフレッシュ出力制御部ＲＳ１の出力との間において、互いに直列に接続されていればよい。
　トランジスタＮ４がＯＮ状態であるときは、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御され、トランジスタＮ４がＯＦＦ状態であるときは、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。トランジスタＮ３はＮチャネル型であるため、リフレッシュ出力制御部ＲＳ１が第１の動作を行うときは、アクティブ状態となる制御情報すなわちアクティブレベルは、Ｈｉｇｈであり、非アクティブ状態となる制御情報すなわち非アクティブレベルは、Ｌｏｗである。
　第１の動作は、第２データ保持部ＤＳ２に保持されている２値レベルが第１の電位レベルであるか第２の電位レベルであるかという制御情報に応じて、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給するアクティブ状態となるか、リフレッシュ出力制御部ＲＳ１の出力を停止する非アクティブ状態となるかを選択する動作である。
　第２の動作は、上記制御情報に関わらずリフレッシュ出力制御部ＲＳ１の出力を停止する動作である。
　なお、ノードＰＩＸと対向電極（共通電極）ＣＯＭとの間に、液晶容量Ｃｌｃが接続されている。
　図２９は、画素メモリＭＲの構成を模式的に示すブロック図である。
　画素メモリＭＲは、スイッチ回路ＳＷ１、第１データ保持部ＤＳ１、データ転送部ＴＳ１、第２データ保持部ＤＳ２、リフレッシュ出力制御部ＲＳ１、および、供給源ＶＳ１を備えている。
　また、画素メモリＭＲには、ソースラインＳＬ（１）に相当するデータ入力線ＩＮ１、ゲートラインＧＬ（１）に相当するスイッチ制御線ＳＣ１、ＣＳライン（１）に相当する保持容量配線ＣＳ１、データ転送制御線ＤＴ１、および、リフレッシュ出力制御線ＲＣ１が設けられている。
　スイッチ回路ＳＷ１は、ゲートドライバ／ＣＳドライバ２によりスイッチ制御線ＳＣ１を介して駆動されることによって、データ入力線ＩＮ１と第１データ保持部ＤＳ１との間の導通と遮断とを選択的に行う。
　第１データ保持部ＤＳ１は、第１データ保持部ＤＳ１に入力される２値レベルを保持する。
　データ転送部ＴＳ１は、制御信号バッファ回路３によりデータ転送制御線ＤＴ１を介して駆動されることによって、第１データ保持部ＤＳ１に保持されている２値レベルを第１データ保持部ＤＳ１が保持したまま第２データ保持部ＤＳ２へ転送する転送動作と、上記転送動作を行わない非転送動作とを選択的に行う。なお、データ転送制御線ＤＴ１に供給される信号は全画素メモリＭＲに共通であるので、データ転送制御線ＤＴ１は必ずしも行ごとに設けられて制御信号バッファ回路３によって駆動される必要はなく、駆動信号発生回路／映像信号発生回路４やその他のものによって駆動されてもよい。
　第２データ保持部ＤＳ２は、第２データ保持部ＤＳ２に入力される２値レベルを保持する。
　リフレッシュ出力制御部ＲＳ１は、制御信号バッファ回路３によりリフレッシュ出力制御線ＲＣ１を介して駆動されることによって第１の動作を行う状態または第２の動作を行う状態に選択的に制御される。なお、リフレッシュ出力制御線ＲＣ１に供給される信号は全画素メモリＭＲに共通であるので、リフレッシュ出力制御線ＲＣ１は必ずしも行ごとに設けられて制御信号バッファ回路３によって駆動される必要はなく、駆動信号発生回路／映像信号発生回路４やその他のものによって駆動されてもよい。
　供給源ＶＳ１は、リフレッシュ出力制御部ＲＳ１の入力に、設定された電位の供給を行う。
　次に、画素メモリＭＲの状態の遷移について、図３０の（ａ）～（ｈ）を用いて説明する。ここでは、第１の電位レベルをＨｉｇｈとして「Ｈ」を、第２の電位レベルをＬｏｗとして「Ｌ」を、それぞれ図に示している。また、上下に「Ｈ」および「Ｌ」が並んで記載されている箇所は、上段が画素メモリＭＲに「Ｈ」を書き込む場合の電位レベルの遷移状態を示し、下段が画素メモリＭＲに「Ｌ」を書き込む場合の電位レベルの遷移状態を示す。
　データの書き込みモードにおいては、まず、データの書き込み期間Ｔ１が設けられる。なお、書き込み期間Ｔ１では、図６に示した通常動作モードに相当する。
　書き込み期間Ｔ１においては、図３０の（ａ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、データに対応した第１の電位レベルと第２の電位レベルとのいずれかで表される保持対象の２値レベルが入力される。
　第１データ保持部ＤＳ１に２値レベルが入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。またこのとき、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１がＯＮ状態すなわち転送動作する状態とされ、第１データ保持部ＤＳ１に入力された２値レベルは保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に２値レベルが転送される。第２データ保持部ＤＳ２に２値レベルが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
　また、書き込み期間Ｔ１に続いて、リフレッシュ期間Ｔ２（データ保持期間）が設けられる。リフレッシュ期間Ｔ２では、メモリ動作モードにより表示が行われる。
　図３０の（ｂ）に示すように、リフレッシュ期間Ｔ２においては、まず、デマルチプレクサ１５からデータ入力線ＩＮ１に、第１の電位レベル（「Ｈ」）を出力しておく。
　そして、図３０の（ｃ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベル（「Ｈ」）が入力される。第１データ保持部ＤＳ１に第１の電位レベル（「Ｈ」）が入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
　次いで、図３０の（ｄ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第１の動作を行う状態に制御される。リフレッシュ出力制御部ＲＳ１の第１の動作は、このときに第２データ保持部ＤＳ２に２値レベルとして第１の電位レベル（「Ｈ」）と第２の電位レベル（「Ｌ」）とのうちのいずれが保持されているかを表す制御情報に応じて異なる。
　すなわち、第２データ保持部ＤＳ２に第１の電位レベル（「Ｈ」）が保持されている場合には、リフレッシュ出力制御部ＲＳ１は、第２データ保持部ＤＳ２に第１の電位レベル（「Ｈ」）が保持されていることを示す第１の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることによりアクティブ状態となり、リフレッシュ出力制御部ＲＳ１への入力を取り込んでリフレッシュ出力制御部ＲＳ１の出力として第１データ保持部ＤＳ１に供給する動作を行う。リフレッシュ出力制御部ＲＳ１がこの第１の動作を行うとき、供給源ＶＳ１の電位は、第１の制御情報がリフレッシュ出力制御部ＲＳ１に伝達されている期間において少なくとも最終的にはリフレッシュ出力制御部ＲＳ１の入力に第２の電位レベル（「Ｌ」）を供給することができるように設定されている。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベル（「Ｌ」）を保持する。
　一方、第２データ保持部ＤＳ２に第２の電位レベル（「Ｌ」）が保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、第２データ保持部ＤＳ２に第２の電位レベル（「Ｌ」）が保持されていることを示す第２の制御情報が第２データ保持部ＤＳ２からリフレッシュ出力制御部ＲＳ１に伝達されることにより、出力を停止した状態（図中「×」で示す）となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベル（「Ｈ」）を保持し続ける。
　その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態に制御される。
　リフレッシュ期間Ｔ２では、次いで、図３０の（ｅ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値データは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２にデータが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
　次いで、図３０の（ｆ）に示すように、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１がＯＮ状態とされ、データ入力線ＩＮ１からスイッチ回路ＳＷ１を介して第１データ保持部ＤＳ１に、第１の電位レベル（「Ｈ」）が入力される。第１データ保持部ＤＳ１に第１の電位レベル（「Ｈ」）が入力されると、スイッチ制御線ＳＣ１によってスイッチ回路ＳＷ１はＯＦＦ状態とされる。
　次いで、図３０の（ｇ）に示すように、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第１の動作を行う状態に制御される。第２データ保持部ＤＳ２に第１の電位レベルが保持されている場合には、リフレッシュ出力制御部ＲＳ１はアクティブ状態となり、供給源ＶＳ１から供給される第２の電位レベル（「Ｌ」）を第１データ保持部ＤＳ１に供給する動作を行う。この場合には、第１データ保持部ＤＳ１は、それまで保持していた２値レベルに上書きされる状態で、リフレッシュ出力制御部ＲＳ１から供給された第２の電位レベル（「Ｌ」）を保持する。一方、第２データ保持部ＤＳ２に第２の電位レベル（「Ｌ」）が保持されている場合には、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。この場合には、第１データ保持部ＤＳ１はそれまで保持していた第１の電位レベル（「Ｈ」）を保持し続ける。その後、リフレッシュ出力制御線ＲＣ１によってリフレッシュ出力制御部ＲＳ１が第２の動作を行う状態に制御され、出力を停止した状態となる。
　次いで、図３０の（ｈ）に示すように、データ転送制御線ＤＴ１によってデータ転送部ＴＳ１が転送動作する状態とされ、それまで第１データ保持部ＤＳ１に保持されていた２値レベルは、第１データ保持部ＤＳ１に保持されたまま、第１データ保持部ＤＳ１からデータ転送部ＴＳ１を介して第２データ保持部ＤＳ２に転送される。第１データ保持部ＤＳ１から第２データ保持部ＤＳ２に２値レベルが転送されると、データ転送部ＴＳ１はＯＦＦ状態すなわち非転送動作を行う状態とされる。
　上記の一連の動作により、図３０の（ｈ）では、第１データ保持部ＤＳ１および第２データ保持部ＤＳ２において、図３０の（ａ）の書き込み期間Ｔ１で書き込んだ２値レベルが復元される。従って、図３０の（ｈ）の後に図３０の（ｂ）～（ｈ）までの動作を任意数繰り返しても書き込み期間Ｔ１で書き込んだデータが同様に復元される。
　ここで、書き込み期間Ｔ１に第１の電位レベル（「Ｈ」）が書き込まれた場合には、図３０の（ｄ）と図３０の（ｆ）とで１回ずつレベル反転されてリフレッシュされることにより、第１の電位レベル（「Ｈ」）に復元され、書き込み期間Ｔ１に第２の電位レベル（「Ｌ」）が書き込まれた場合には、図３０の（ｃ）と図３０の（ｇ）とで１回ずつ反転されてリフレッシュされることにより、第２の電位レベル（「Ｌ」）に復元される。
　なお、第１の電位レベルをＬｏｗ、第２の電位レベルをＨｉｇｈとする場合には、上述の動作論理を反転させればよい。
　上記構成によれば、リフレッシュ期間Ｔ２において、図３０の（ｃ）・（ｆ）のようにデータ入力線ＩＮ１から第１データ保持部ＤＳ１に第１の電位レベルを供給するとともに、図３０の（ｄ）・（ｇ）のようにリフレッシュ出力制御部ＲＳ１が供給源ＶＳ１から第１データ保持部ＤＳ１に第２の電位レベルを供給するようにしたので、リフレッシュ動作を行うために、例えばインバータを備える必要がない。
　従って、データ転送部ＴＳ１に用いられるデータ転送素子にオフリーク電流が存在して第２データ保持部ＤＳ２のデータ保持ノードの電位が変動しても、当該データ保持ノードの電位に基づいてリフレッシュ動作を行う回路であるリフレッシュ出力制御部ＲＳ１に、消費電流の増加や誤動作のない動作を適切に行わせることができる。
　（画素メモリＭＲの動作）
　次に、上記構成の画素メモリＭＲの動作について、タイミングチャートを用いて具体的に説明する。なお、ここでは、画素メモリＭＲの基本的な動作説明を主とするため、上述した寄生容量に起因した電位変動は考慮しないものとする。
　図３１および図３２に、画素メモリＭＲのデータの書き込み動作を示す。本実施の形態では、画素アレイ６の各行を線順次に駆動（走査）する。従って、書き込み期間Ｔ１は行ごとに決められており、ｉ行の書き込み期間Ｔ１をＴ１ｉと表記する。図３１では書き込み期間Ｔ１ｉに第１のデータとしての「１」＝Ｈｉｇｈが書き込まれる場合を示し、図３２では書き込み期間Ｔ１ｉに第２のデータとしての「０」＝Ｌｏｗが書き込まれる場合を示している。また、図３１および図３２の下方に、図３０の（ａ）～（ｈ）に対応する各期間におけるノードＰＩＸの電位（左側）およびノードＭＲＹの電位（右側）を併せて示した。
　図３１においては、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣ（ｉ）には、制御信号バッファ回路３からＨｉｇｈ（アクティブレベル）とＬｏｗ（非アクティブレベル）とからなる２値レベルの電位が印加される。上記２値レベルのＨｉｇｈ電位およびＬｏｗ電位については、上記の各線に個別に設定されてもよい。ソースラインＳＬ（ｊ）には、デマルチプレクサ５を介して駆動信号発生回路／映像信号発生回路４から、ゲートラインＧＬ（ｉ）のＨｉｇｈ電位より低いＨｉｇｈとＬｏｗとからなる２値レベルが出力される。データ転送制御線ＤＴ（ｉ）のＨｉｇｈ電位は、ソースラインＳＬ（ｊ）のＨｉｇｈ電位と、ゲートラインＧＬ（ｉ）のＨｉｇｈ電位とのいずれかに等しく、データ転送制御線ＤＴ（ｉ）のＬｏｗ電位は、上記２値レベルのＬｏｗ電位に等しい。また、ＣＳラインＣＳＬ（ｉ）が供給する電位（ＣＳ電位）は一定である。
　データの書き込み動作に対しては、書き込み期間Ｔ１ｉ（通常動作モード）とリフレッシュ期間Ｔ２（メモリ動作モード）とが設けられている。書き込み期間Ｔ１ｉは行ごとに決められた時刻ｔｗｉから開始される。リフレッシュ期間Ｔ２は全行の画素メモリＭＲへのデータ書き込みが終了した後に、全行に対して時刻ｔｒから一斉に開始される。書き込み期間Ｔ１ｉは、画素メモリＭＲに保持させようとするデータを書き込む期間であり、順に連続する期間ｔ１ｉおよび期間ｔ２ｉからなる。リフレッシュ期間Ｔ２は、画素メモリＭＲに書き込んだデータをリフレッシュしながら保持する期間であり、順に連続する期間ｔ３～期間ｔ１４を有している。
　書き込み期間Ｔ１ｉにおいて、期間ｔ１ｉではゲートラインＧＬ（ｉ）およびデータ転送制御線ＤＴ（ｉ）の電位がともにＨｉｇｈとなる。リフレッシュ出力制御線ＲＣ（ｉ）の電位はＬｏｗである。これによりトランジスタＮ１・Ｎ２がＯＮ状態になるため、スイッチ回路ＳＷ１は導通状態、データ転送部ＴＳ１は転送動作する状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）に供給された第１の電位レベル（ここではＨｉｇｈとする）が書き込まれる。期間ｔ２ｉではゲートラインＧＬ（ｉ）の電位がＬｏｗとなる一方、データ転送制御線ＤＴ（ｉ）の電位はＨｉｇｈを持続する。リフレッシュ出力制御線ＲＣ（ｉ）の電位はＬｏｗである。これによりトランジスタＮ１がＯＦＦ状態になるため、スイッチ回路ＳＷ１は遮断状態になる。また、トランジスタＮ２がＯＮ状態を持続するため、データ転送部ＴＳ１は転送動作する状態を維持する。従って、ノードＰＩＸからノードＭＲＹに第１の電位レベルが転送されるとともに、ノードＰＩＸ・ＭＲＹはソースラインＳＬ（ｊ）から切り離される。上記過程は、図３０の（ａ）の状態に相当する。
　次に、リフレッシュ期間Ｔ２が開始される。リフレッシュ期間Ｔ２では、ソースラインＳＬ（ｊ）の電位は、第１の電位レベルであるＨｉｇｈとされる。また、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣ（ｉ）については、１≦ｉ≦ｎの全てについて以下に説明する駆動が行われる。すなわち、全画素メモリＭＲについて一斉にリフレッシュ動作を行う（以下、これを「全リフレッシュ動作」と呼ぶことがある）。
　リフレッシュ期間Ｔ２において、期間ｔ３では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗとなり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗとなる。これにより、トランジスタＮ２がＯＦＦ状態となるため、データ転送部ＴＳ１は非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＨｉｇｈが保持される。上記過程は図３０の（ｂ）の状態に相当する。
　期間ｔ４では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これにより、トランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１が導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨｉｇｈ電位が書き込まれる。
　期間ｔ５では、ゲートラインＧＬ（ｉ）の電位がＬｏｗとなり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これにより、トランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１が遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨｉｇｈを保持する。
　期間ｔ４～期間ｔ５の過程は図３０の（ｃ）の状態に相当する。
　期間ｔ６では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これにより、トランジスタＮ４がＯＮ状態になり、リフレッシュ出力制御部ＲＳ１は第１の動作を行う。また、ノードＭＲＹの電位がＨｉｇｈであることからトランジスタＮ３はＯＮ状態であるので、リフレッシュ出力制御部ＲＳ１がアクティブ状態となり、データ転送制御線ＤＴ（ｉ）からトランジスタＮ３・Ｎ４を介してノードＰＩＸにＬｏｗ電位が供給される。データ転送制御線ＤＴ（ｉ）は、図２９における供給源ＶＳ１を兼ねている。
　期間ｔ７では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになる。これにより、トランジスタＮ４がＯＦＦ状態になるので、リフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸは、データ転送制御線ＤＴ（ｉ）から切り離されてＬｏｗを保持する。
　期間ｔ６～期間ｔ７の過程は図３０の（ｄ）の状態に相当する。
　期間ｔ８では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これにより、トランジスタＮ２がＯＮ状態となるため、データ転送部ＴＳ１が転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＬｏｗとなる。ノードＰＩＸの電位は、容量Ｃｂ１からトランジスタＮ２を介して容量Ｃａ１に正電荷が移動することにより、若干の電圧ΔＶｘだけ上昇するが、Ｌｏｗの電位範囲内にある。
　この期間ｔ８はリフレッシュされた２値データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。
　期間ｔ９では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗになり、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これにより、トランジスタＮ２がＯＦＦ状態となるため、データ転送部ＴＳ１が非転送動作を行う状態となり、ノードＰＩＸとノードＭＲＹとは互いに切り離される。ノードＰＩＸとノードＭＲＹとには、ともにＬｏｗが保持される。期間ｔ８～期間ｔ９の上記過程は図３０の（ｅ）の状態に相当する。
　期間ｔ１０では、ゲートラインＧＬ（ｉ）の電位がＨｉｇｈになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これにより、トランジスタＮ１がＯＮ状態となるため、スイッチ回路ＳＷ１は導通状態となり、ノードＰＩＸにソースラインＳＬ（ｊ）から再びＨｉｇｈ電位が書き込まれる。
　期間ｔ１１では、ゲートラインＧＬ（ｉ）の電位がＬｏｗになり、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗを持続する。これにより、トランジスタＮ１がＯＦＦ状態となるため、スイッチ回路ＳＷ１は遮断状態となり、ノードＰＩＸは、ソースラインＳＬ（ｊ）から切り離されてＨｉｇｈを保持する。
　期間ｔ１０～期間ｔ１１の過程は図３０の（ｆ）の状態に相当する。
　期間ｔ１２では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＨｉｇｈになる。これにより、トランジスタＮ４がＯＮ状態になるため、リフレッシュ出力制御部ＲＳ１は第１の動作を行う状態となる。また、ノードＭＲＹの電位がＬｏｗであることからトランジスタＮ３はＯＦＦ状態であるので、リフレッシュ出力制御部ＲＳ１は非アクティブ状態となり、出力を停止した状態となる。従って、ノードＰＩＸはＨｉｇｈを保持したままとなる。
　期間ｔ１３では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＬｏｗを持続し、リフレッシュ出力制御線ＲＣ（ｉ）の電位がＬｏｗになる。これにより、トランジスタＮ４はＯＦＦ状態となるため、ためリフレッシュ出力制御部ＲＳ１は第２の動作を行う状態となり、ノードＰＩＸはＨｉｇｈを保持する。
　期間ｔ１２～期間ｔ１３の上記過程は図３０の（ｇ）の状態に相当する。
　期間ｔ１４では、ゲートラインＧＬ（ｉ）の電位がＬｏｗを持続し、データ転送制御線ＤＴ（ｉ）の電位がＨｉｇｈになり、リフレッシュ出力制御部ＲＳ１の電位がＬｏｗを持続する。これにより、トランジスタＮ２がＯＮ状態となるため、データ転送部ＴＳ１は転送動作する状態となる。このとき、容量Ｃａ１と容量Ｃｂ１との間で電荷の移動が起こり、ノードＰＩＸおよびノードＭＲＹの両方の電位がＨｉｇｈとなる。ノードＰＩＸの電位は、容量Ｃａ１からトランジスタＮ２を介して容量Ｃｂ１に正電荷が移動することにより、若干の電圧ΔＶｙだけ低下するが、Ｈｉｇｈの電位範囲内にある。上記過程は図３０の（ｈ）の状態に相当する。
　この期間ｔ１４はリフレッシュされた２値データを、データ転送部ＴＳ１を介して互いに接続された第１データ保持部ＤＳ１と第２データ保持部ＤＳ２との両方によって保持する期間であり、長く設定することが可能である。
　以上の動作により、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ５および期間ｔ１０～期間ｔ１４でＨｉｇｈ、期間ｔ６～期間ｔ９でＬｏｗとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ７および期間ｔ１４でＨｉｇｈ、期間ｔ８～期間ｔ１３でＬｏｗとなる。
　この後、リフレッシュ期間Ｔ２を継続する場合には、期間ｔ３～期間ｔ１４の動作を繰り返す。新たなデータを書き込む場合には、リフレッシュ期間Ｔ２を終了して全リフレッシュ動作モードを解除する。
　以上が、図３１についての説明である。
　なお、全リフレッシュ動作の命令を、外部からの信号ではなく、発振器等にて内部で発生させたクロックにより生成するようにしてもよい。そうすることで外部システムが一定時間毎にリフレッシュ命令を入力する必要がなくなり、柔軟なシステム構築ができるという利点がある。画素メモリＭＲを用いたダイナミックメモリ回路においては、全リフレッシュ動作を、ゲートラインＧＬ（ｉ）ごとにスキャンすることによって行う必要がなく、アレイ全体に一括で行うことができるため、一般の従来のダイナミックメモリ回路においてソースラインＳＬ（ｊ）の電位を破壊読み出ししながらリフレッシュするのに必要となるような周辺回路を削減することができる。
　次に、図３２についての説明を行う。
　図３２では、書き込み期間Ｔ１ｉに画素メモリＭＲに第２の電位レベルとしてのＬｏｗを書き込むが、書き込み期間Ｔ１ｉにソースラインＳＬ（ｊ）の電位をＬｏｗとする他は、各期間における、ゲートラインＧＬ（ｉ）、データ転送制御線ＤＴ（ｉ）、および、リフレッシュ出力制御線ＲＣ（ｉ）の電位変化は、図３１と同様である。
　これにより、ノードＰＩＸの電位は、期間ｔ１ｉ～期間ｔ３および期間ｔ１２～期間ｔ１４でＬｏｗ、期間ｔ４～期間ｔ１１でＨｉｇｈとなり、ノードＭＲＹの電位は、期間ｔ１ｉ～期間ｔ７および期間ｔ１４でＬｏｗ、期間ｔ８～期間ｔ１３でＨｉｇｈとなる。
　なお、図３０の（ａ）～（ｈ）は画素メモリＭＲの状態遷移を表すものであったが、図３１および図３２における画素メモリＭＲの動作ステップとしては、以下のように区分することができる。
　（１）第１のステップ（期間ｔ１ｉ～期間ｔ２ｉ（書き込み期間Ｔ１ｉ））
　第１のステップでは、駆動信号発生回路／映像信号発生回路４からソースラインＳＬ（ｊ）に画像データに対応する２値レベルを供給した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより画素メモリＭＲに上記２値レベルを書き込み、画素メモリＭＲに上記２値レベルが書き込まれた状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
　（２）第２のステップ（期間ｔ３～期間ｔ４と期間ｔ９～期間ｔ１０とのそれぞれ）
　第２のステップでは、第１ステップに続いて、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてスイッチ回路ＳＷ１を導通させることにより、リフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルと同じ２値レベルをソースラインＳＬ（ｊ）を介して第１データ保持部ＤＳ１に入力する。
　（３）第３のステップ（期間ｔ５～期間ｔ６と期間ｔ１１～期間ｔ１２とのそれぞれ）
　第３のステップでは、第２ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、データ転送部ＴＳ１に非転送動作を行わせた状態としてリフレッシュ出力制御部ＲＳ１によって第１の動作を行うとともに、第１の動作の終了時には供給源ＶＳ１からリフレッシュ出力制御部ＲＳ１の入力にリフレッシュ出力制御部ＲＳ１をアクティブ状態とする制御情報に相当するレベルの反転レベルの２値レベルを供給している状態とする。
　（４）第４のステップ（期間ｔ７～期間ｔ８と期間ｔ１３～期間ｔ１４とのそれぞれ）
　第４のステップでは、第３ステップに続いて、スイッチ回路ＳＷ１を遮断した状態、かつ、リフレッシュ出力制御部ＲＳ１に第２の動作を行わせた状態としてデータ転送部ＴＳ１によって転送動作を行う。
　そして、書き込み動作全体としては、まず第１ステップを実行し、第１のステップに続いて、第２のステップの開始から第４のステップの終了までの一連の動作（期間ｔ３～期間ｔ８）を１回以上実行する動作となる。
　ここで、図２８の液晶容量Ｃｌｃは、ノードＰＩＸと共通電極ＣＯＭとの間に液晶層が配置されてなる容量である。すなわち、ノードＰＩＸは画素電極に接続されている。このとき、容量Ｃａ１は画素７の保持容量としても機能する。また、スイッチ回路ＳＷ１を構成するトランジスタＮ１は画素７の選択素子としても機能する。共通電極（対向電極）ＣＯＭは、図２８の画素メモリＭＲを構成する各回路が形成されるマトリクス基板に対向する対向基板上に設けられる。但し、共通電極ＣＯＭはマトリクス基板と同一基板上にあってもよい。
　画素メモリＭＲにおいて、多階調表示モード（透過モード）では、画素に２値レベルよりも電位レベル数の多いデータ信号を供給して、リフレッシュ出力制御部ＲＳ１にアクティブ状態となる第１の動作を行わせない状態で表示を行えばよい。多階調表示モードでは、データ転送制御線ＤＴ（ｉ）の電位をＬｏｗに固定することにより容量Ｃａ１のみを保持容量として機能させてもよいし、データ転送制御線ＤＴ（ｉ）の電位をＨｉｇｈに固定することにより、容量Ｃａ１と容量Ｃｂ１とを合わせて保持容量として機能させてもよい。
　また、リフレッシュ出力制御線ＲＣ（ｉ）の電位をＬｏｗに固定してトランジスタＮ４をＯＦＦ状態に保持することにより、もしくは、データ転送制御線ＤＴ（ｉ）の電位をトランジスタＮ３がＯＦＦ状態となるように高く設定することにより、データ転送制御線ＤＴ（ｉ）の電位が第１データ保持部ＤＳ１に蓄積された電荷によって決められる液晶容量Ｃｌｃの表示階調に影響を与えないようにすることができ、メモリ機能を持たない液晶表示装置と同一の表示性能を実現することができる。
　これに対して、メモリ動作モード（反射モード）では、第１データ保持部の電位に応じた表示を行うことができる。液晶はＡＣ的に極性を反転させない場合、焼きつきや液晶の劣化を引き起こすため、液晶をオンしているとき（白表示）および液晶をオフしているとき（黒表示）のどちらの場合でも、液晶に印加させる電圧の絶対値を同じにしながら極性を反転させる必要がある。そのため、対向電極ＣＯＭの電位Ｖｃｏｍは、正極性駆動時の画素電位と対向電位Ｖｃｏｍとの電位差と、負極性駆動時の画素電位と対向電位Ｖｃｏｍとの電位差とが等しくなるように設定される（最適対向電位）。
　なお、図３１および図３２では、共通電極ＣＯＭの電位は、トランジスタＮ１がＯＮ状態となるごとにＨｉｇｈとＬｏｗとの間で反転するように駆動される。ここで、共通電極ＣＯＭのＨｉｇｈ電位は上記２値レベルのＨｉｇｈ電位に等しく、共通電極ＣＯＭのＬｏｗ電位は上記２値レベルのＬｏｗ電位に等しいとすると、共通電極ＣＯＭの電位がＬｏｗであるときに、ノードＰＩＸの電位がＬｏｗならば正極性の黒表示、ノードＰＩＸの電位がＨｉｇｈならば正極性の白表示となり、共通電極ＣＯＭの電位がＨｉｇｈであるときに、ノードＰＩＸの電位がＬｏｗならば負極性の白表示、ノードＰＩＸの電位がＨｉｇｈならば負極性の黒表示となる。
　従って、ノードＰＩＸの電位がリフレッシュされるごとに、表示階調をほぼ維持したまま液晶印加電圧の向きが反転するように液晶が駆動されることになり、液晶印加電圧の実効値が正負で一定となる液晶の交流駆動が可能になる。また、共通電極ＣＯＭの電位（２値）はともに、データ信号電位の最小値よりも大きく、データ信号電位の最大値よりも小さい構成とすることもできる。また、共通電極ＣＯＭの電位は、一定の値に設定されていても良い。
　以上のように、本実施の形態によれば、液晶表示装置１に多色階調表示モードと白黒階調表示（中間調表示）モードとの両方の機能を持たせることができる。また、メモリ動作モード時には、静止画など時間変化の少ない画像を表示することで、映像信号発生回路で多階調画像を表示するためのアンプ等の回路やデータ供給動作を停止させることができるため、低消費電力を実現することができる。また、メモリ動作モード時には、画素内で電位（画素電位）をリフレッシュすることができるため、再度ソースラインＳＬ（ｉ）を充放電しながら画素のデータを書き換える必要がないため、消費電力を削減することができる。また、画素内でデータ極性を反転することができるため、極性反転時に反転したデータをソースラインＳＬ（ｉ）に充放電しながらデータを書き換える必要がないため、消費電力を削減することができる。また、メモリ回路としての画素メモリＭＲには、リフレッシュ動作を行うためのインバータの貫通電流などといった消費電力が莫大に増加する要素が存在しないため、メモリ動作モード自体の消費電力を従来よりも大幅に削減することができる。
　また、液晶表示装置１では、反射モードにおいて、バックライトをＯＦＦ状態にして外光を利用して表示を行うため、消費電力を大幅に削減することができる。また、液晶表示装置１では、反射モードで表示を行う領域（反射表示領域）には、カラーフィルタが形成されていないため、白黒階調表示（中間調表示）としての表示品位を向上させることができる。
　〔実施の形態２〕
　本発明の液晶表示装置は、上記実施の形態１に示した構成に限定されるものではない。以下では、本発明の液晶表示装置の他の形態について説明する。なお、説明の便宜上、実施の形態１において定義した用語については、特に断らない限り実施の形態２においてもその定義に則って用いるものとする。
　図３４は、本実施の形態に係る液晶表示装置の全体構成を示すブロック図である。本液晶表示装置１０は、液晶表示パネル１００と表示制御回路２００とを備えている。液晶表示パネル１００には、ソースドライバ（データ信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と表示部５００と供給電圧生成回路としてのメモリ動作用ドライバ６００とが含まれている。
　表示制御回路２００には、メモリ駆動制御部２０が含まれている。表示部５００には、ソースバスライン（データ信号線）、ゲートバスライン（走査信号線）、後述するメモリ駆動選択ライン、第１の電圧供給ライン、第２の電圧供給ライン、第１の電源ライン、および第２の電源ラインが含まれている。なお、ソースバスラインはソースドライバ３００に接続され、ゲートバスラインおよびメモリ駆動選択ラインはゲートドライバ４００に接続され、第１の電圧供給ラインおよび第２の電圧供給ラインはメモリ駆動用ドライバ６００に接続されている。表示部５００は、また、ゲートバスラインとソースバスラインとの交差点にそれぞれ対応して設けられた複数個の画素を含んでいる。各画素は、表示すべき画像に応じた電圧を後述の液晶容量に印加するための画素電極と、上記複数の画素に共通的に設けられた対向電極である共通電極と、上記複数の画素に共通的に設けられ画素電極と共通電極との間に挟持された液晶層とからなり、必要に応じて、画素電極と共通電極とによって形成される液晶容量に並列に保持容量が付加される。また、Ｒ（赤色）用、Ｇ（緑色）用、およびＢ（青色）用の３つの画素（Ｒ画素、Ｇ画素、Ｂ画素）からなる表示画素ごとに１ビットのデータの保持が可能な記憶回路としてのメモリ回路（画素メモリＭＲ）が設けられている。なお、表示画素は、さらにＷ画素やＹ画素などを含み、４つあるいはそれ以上の画素で構成されていても良い。また、本実施形態に係る液晶表示装置１０はノーマリーホワイト型であるものとして説明する。
　本実施形態に係る液晶表示装置１０においては、上記実施形態１と同様、駆動方法が「通常動作モード」と「メモリ動作モード」とで切り替えられる。
　表示制御回路２００は、外部から送られる画像データＤＡＴと動作モード選択信号Ｍとを受け取り、デジタル映像信号ＤＶと、表示部５００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、第１の供給電圧制御信号ＳＡＬ、第２の供給電圧制御信号ＳＢＬ、およびメモリ駆動制御信号ＳＳＥＬとを出力する。
　ソースドライバ３００は、表示制御回路２００から出力されたデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインに駆動用の映像信号を印加する。
　ゲートドライバ４００は、通常動作時には、各ゲートバスラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号の各ゲートバスラインへの印加を１垂直走査期間を周期として繰り返す。通常動作からメモリ動作に切り替わる際には、ゲートドライバ４００は、各ゲートバスラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号を各ゲートバスラインに順次に印加するとともに、各メモリ駆動選択ラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたメモリ駆動制御信号ＳＳＥＬとゲートクロック信号ＧＣＫとに基づいて、アクティブな信号を各メモリ駆動選択ラインに順次に印加する。メモリ動作時には、ゲートドライバ４００は、各ゲートバスラインへのアクティブな走査信号の印加を停止し、全てのメモリ駆動選択ラインＳＥＬ１～ＳＥＬｍにアクティブな信号を印加する。
　メモリ駆動用ドライバ６００は、表示制御回路２００から出力された第１の供給電圧制御信号ＳＡＬおよび第２の供給電圧制御信号ＳＢＬに基づいて、第１の電圧供給ラインおよび第２の電圧供給ラインに電圧信号を印加する。
　（表示画素の回路構成）
　ＲＧＢの各画素の断面構成は、図３に示した構成と同じである。以下では、表示画素の回路構成について説明する。
　図３３は、Ｒ画素、Ｇ画素、およびＢ画素の３つの画素からなる表示画素の画素領域に形成される回路（以下、「表示画素回路」という。）の構成を示す等価回路図である。この表示画素回路は、３つの画素に共通的な構成の共通部５０Ｒ、５０Ｇ、および５０Ｂと、記憶回路としての画素メモリＭＲ、ＭＧ、およびＭＢとを備えている。共通部５０Ｒ、５０Ｇ、および５０Ｂの構成については、Ｒ用のＲ画素における共通部５０Ｒの構成を例に挙げて説明する。共通部５０Ｒは、Ｎ型ＴＦＴで実現されるスイッチＳＷＲ１、ＳＷＲ３およびＳＷＲ４と、Ｐ型ＴＦＴで実現されるスイッチＳＷＲ２と、液晶容量５１Ｒと、保持容量５３Ｒとを備えている。液晶容量５１Ｒおよび保持容量５３Ｒの一端は画素電極５５Ｒと接続されている。また、液晶容量５１Ｒの他端は共通電極５２と接続され、保持容量５３Ｒの他端は保持容量電極５４と接続されている。
　共通部５０Ｒ内のスイッチＳＷＲ１については、ゲート端子はゲートバスラインＧＬと接続され、ソース端子はソースバスラインＳＬＲと接続され、ドレイン端子はスイッチＳＷＲ２のソース端子とスイッチＳＷＲ４のソース端子とに接続されている。スイッチＳＷＲ２およびスイッチＳＷＲ３については、ともにゲート端子がメモリ駆動選択ラインＳＥＬと接続され、ドレイン端子が画素電極５５Ｒと接続されている。また、スイッチＳＷＲ３のソース端子は画素メモリＭＲと接続されている。このように構成されていることにより、スイッチＳＷＲ２とスイッチＳＷＲ３とによって切替回路が実現されている。すなわち、スイッチＳＷＲ２とスイッチＳＷＲ３とは、画素電極５５Ｒに与えられる電圧信号を、スイッチＳＷＲ１を介してソースバスラインＳＬＲから与えられる電圧信号（映像信号）と画素メモリＭＲから与えられる電圧信号との間で切り替える。
　次に、画素メモリＭＲの詳細な構成について説明する。図３５は、画素メモリＭＲの詳細な構成を示す等価回路図である。この画素メモリＭＲは、Ｐ型ＴＦＴとＮ型ＴＦＴとからなるＣＭＯＳスイッチＳＷＭ１およびＳＷＭ２と、Ｎ型ＴＦＴで実現されるスイッチＳＷＭ４およびＳＷＭ６と、Ｐ型ＴＦＴで実現されるスイッチＳＷＭ３、ＳＷＭ５、およびＳＷＭ７とを備えている。
　スイッチＳＷＭ３およびＳＷＭ５のソース端子は、第１の電源ラインＶＬＣＨと接続されている。一方、スイッチＳＷＭ４およびＳＷＭ６のソース端子は、第２の電源ラインＶＬＣＬと接続されている。スイッチＳＷＭ７のゲート端子は、ゲートバスラインＧＬと接続されている。スイッチＳＷＭ３とＳＷＭ４とからなる回路およびスイッチＳＷＭ５とＳＷＭ６とからなる回路はインバータ回路として機能し、スイッチＳＷＭ７はトランスファゲートとして機能している。以上のような構成により、スイッチＳＷＭ３、ＳＷＭ４、ＳＷＭ５、ＳＷＭ６、およびＳＷＭ７からなる回路は、１ビットのデータを保持するデータ保持回路５９として機能している。
　スイッチＳＷＭ１については、入力端子は第１の電圧供給ラインＡＬと接続され、出力端子はスイッチＳＷＲ３のソース端子とスイッチＳＷＭ２の出力端子とに接続されている。スイッチＳＷＭ２については、入力端子は第２の電圧供給ラインＢＬと接続され、出力端子はスイッチＳＷＲ３のソース端子とスイッチＳＷＭ１の出力端子とに接続されている。
　スイッチＳＷＭ１のＮ型ＴＦＴのゲート端子は、スイッチＳＷＲ４のドレイン端子とデータ保持回路５９とに接続されている。スイッチＳＷＭ１のＰ型ＴＦＴのゲート端子は、スイッチＳＷＭ２のＮ型ＴＦＴのゲート端子とデータ保持回路５９とに接続されている。スイッチＳＷＭ２のＮ型ＴＦＴのゲート端子は、スイッチＳＷＭ１のＰ型ＴＦＴのゲート端子とデータ保持回路５９とに接続されている。スイッチＳＷＭ２のＰ型ＴＦＴのゲート端子は、データ保持回路５９に接続されている。
　上記構成がソースラインＳＬＲだけではなく、ソースラインＳＬＧ、ＳＬＢにも同様に構成されており、ＲＧＢそれぞれのデータが画素メモリＭＲ、ＭＧ、およびＭＢに格納される。
　（駆動方法）
　次に、図３３、図３５および図３６を参照しつつ、本実施形態における駆動方法について説明する。なお、本実施形態に係る液晶表示装置１０にはｍ本のゲートバスラインが設けられているものとして説明する。図３６は、１行目、２行目、３行目、ｍ行目のゲートバスラインＧＬ１、ＧＬ２、ＧＬ３、ＧＬｍ、および１行目、２行目、３行目、ｍ行目のメモリ駆動選択ラインＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬｍの信号波形図である。本実施形態においては、上述のとおり、通常動作モードとメモリ動作モードとの切り替えが行われる。この切り替えは、外部から表示制御回路２００に送られる動作モード選択信号Ｍに基づいて行われる。以下、通常動作時の駆動方法、通常動作からメモリ動作に切り替える際の駆動方法、およびメモリ動作時の駆動方法について順に説明する。
　（通常動作時の駆動方法）
　図３６において、時点ｔ０から時点ｔ１までは通常動作が行われている。通常動作時には、図３６（ａ）～（ｄ）に示すように、各ゲートバスラインＧＬ１～ＧＬｍに順次に所定の期間ずつアクティブな信号が与えられる。一方、通常動作時には、メモリ駆動選択ラインＳＥＬ１～ＳＥＬｍにアクティブな信号が与えられることはない。
　ここで、或る表示画素に着目すると、当該表示画素に対応して設けられているゲートバスラインＧＬにアクティブな信号が印加されると、スイッチＳＷＲ１、ＳＷＧ１、およびＳＷＢ１がオン状態になる。通常動作時にはメモリ駆動選択ラインＳＥＬにアクティブな信号が与えられることはないので、スイッチＳＷＲ２、ＳＷＧ２、およびＳＷＢ２はオン状態、スイッチＳＷＲ３、ＳＷＧ３、ＳＷＢ３、および、ＳＷＲ４、ＳＷＧ４、ＳＷＢ４はオフ状態になる。これにより、ソースバスラインＳＬＲ、ＳＬＧ、およびＳＬＢにそれぞれ印加されている映像信号に基づいて、液晶容量５１Ｒ、５１Ｇ、および５１Ｂへの書き込みが行われる。このようにして、１フレーム期間内に全ての表示画素について液晶容量５１Ｒ、５１Ｇ、および５１Ｂへの映像信号の書き込みが行われ、表示部５００に所望の画像が表示される。
　（通常動作からメモリ動作に切り替わる際の駆動方法）
　図３６において、時点ｔ１から時点ｔ２までの期間には、通常動作からメモリ動作に切り替えるための駆動が行われている。この期間には、図３６の（ａ）～（ｄ）に示すように、各ゲートバスラインＧＬ１～ＧＬｍに順次に所定の期間ずつアクティブな信号が与えられるとともに、図３６の（ｅ）～（ｈ）に示すように、各メモリ駆動選択ラインＳＥＬ１～ＳＥＬｍに順次に所定の期間ずつアクティブな信号が与えられる。
　ここで、或る表示画素に着目すると、当該表示画素に対応して設けられているゲートバスラインＧＬにアクティブな信号が印加され、かつ、当該表示画素に対応して設けられているメモリ駆動選択ラインＳＥＬにアクティブな信号が印加されると、スイッチＳＷＲ１、ＳＷＧ１、およびＳＷＢ１はオン状態、スイッチＳＷＲ２、ＳＷＧ２、およびＳＷＢ２はオフ状態、スイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３はオン状態になる。また、スイッチＳＷＲ４、ＳＷＧ４、ＳＷＢ４はオン状態になる。これにより、ソースバスラインＳＬＲ、ＳＬＧ、ＳＬＢに印加されている映像信号がそれぞれの画素メモリＭＲ、ＭＧ、ＭＢに与えられ、当該映像信号はメモリ内データＭＤとして画素メモリＭＲ、ＭＧ、ＭＢ内のデータ保持回路５９に格納される。
　このようにして、時点ｔ１から時点ｔ２までの期間に、全ての表示画素について画素メモリＭＲ、ＭＧ、ＭＧにメモリ内データＭＤが格納される。なお、以下においては、映像信号を２値化した場合（論理レベルがハイレベルのデータと論理レベルがローレベルのデータとに分けた場合）に、その論理レベルがハイレベルであればメモリ内データＭＤとして「１」が画素メモリＭＲ、ＭＧ、ＭＢに格納され、当該論理レベルがローレベルであればメモリ内データＭＤとして「０」が画素メモリＭＲ、ＭＧ、ＭＢに格納されるものとして説明する。
　（メモリ動作時の駆動方法）
　図３６において、時点ｔ２から時点ｔ３まではメモリ動作が行われている。メモリ動作時には、図３６の（ａ）～（ｄ）に示すように、ゲートバスラインＧＬ１～ＧＬｍにアクティブな信号が与えられることはない。このため、この期間中には、スイッチＳＷＲ１、ＳＷＲ２、ＳＷＲ３は常にオフ状態となる。このように、スイッチＳＷＲ１、ＳＷＲ２、ＳＷＲ３はオフ状態になるので、メモリ動作が行われている期間中にメモリ内データＭＤの値がソースバスラインＳＬＲ、ＳＬＧ、ＳＬＢによって供給される映像信号の影響を受けることはない。
　一方、この期間中、図３６の（ｅ）～（ｈ）に示すように、全てのメモリ駆動選択ラインＳＥＬ１～ＳＥＬｍにアクティブな信号が与えられる。このため、メモリ動作が行われている期間中には、スイッチＳＷＲ２、ＳＷＧ２、およびＳＷＢ２は常にオフ状態となり、スイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３は常にオン状態となる。これにより、画素メモリＭＲ、ＭＧ、ＭＢ内のスイッチＳＷＭ１の出力端子またはスイッチＳＷＭ２の出力端子から出力される電圧信号に基づいて、液晶容量５１Ｒ、５１Ｇ、５１Ｂへの書き込みが行われる。このように、メモリ動作時には、液晶容量５１Ｒ、５１Ｇ、５１Ｂには、それぞれの画素メモリＭＲ、ＭＧ、ＭＢの電圧信号に基づいて書き込みが行われる。このため、メモリ動作時には、白黒表示が行われる。以下、メモリ動作について、例を挙げて詳しく説明する。
　図３７は、メモリ内データＭＤの値が「１」である表示画素について黒表示を行う場合の信号波形図である。ところで、直流電圧の印加による液晶の劣化を防ぐため、共通電極５２については、通常動作時においてもメモリ動作時においても、反転駆動が行われる。すなわち、共通電極５２の電位Ｖｃｏｎｔは、所定の間隔で高電位と低電位とに切り替えられている。
　データ保持回路５９内のスイッチＳＷＭ３～ＳＷＭ７のオン／オフ状態に着目すると、メモリ内データＭＤが「１」の時、スイッチＳＷＭ３はオフ状態となり、スイッチＳＷＭ４はオン状態となる。このため、スイッチＳＷＭ４を介して、第２の電源ラインＶＬＣＬからデータ保持回路５９内に低電位の電源電圧が与えられる。これにより、スイッチＳＷＭ５はオン状態となり、スイッチＳＷＭ６はオフ状態となる。その結果、スイッチＳＷＭ５を介して、第１の電源ラインＶＬＣＨからデータ保持回路５９内に高電位の電源電圧が与えられる。また、上述のようにメモリ動作時にはゲートバスラインＧＬにアクティブな信号が与えられることはないので、スイッチＳＷＭ７については、メモリ内データＭＤの値にかかわらずオン状態となっている。このため、メモリ動作が行われている期間中、メモリ内データＭＤの値は保持される。
　以上のように、スイッチＳＷＭ４を介してデータ保持回路５９内に低電位の電源電圧が与えられるので、スイッチＳＷＭ１のＰ型ＴＦＴはオン状態となり、スイッチＳＷＭ２のＮ型ＴＦＴはオフ状態となる。一方、スイッチＳＷＭ５を介してデータ保持回路５９内に高電位の電源電圧が与えられ、かつ、スイッチＳＷＭ７がオン状態となっているので、スイッチＳＷＭ１のＮ型ＴＦＴはオン状態となり、スイッチＳＷＭ２のＰ型ＴＦＴはオフ状態となる。これにより、スイッチＳＷＭ１はオン状態となり、スイッチＳＷＭ２はオフ状態となる。その結果、第１の電圧供給ラインＡＬから与えられる電圧（以下、「第１の供給電圧」という。）ＶＡＬが画素の画素電極５５Ｒ、５５Ｇ、および５５Ｂに印加される。
　本実施形態においては、図３７の（ｂ）および（ｃ）に示すように、共通電極５２の電位Ｖｃｏｎｔが高電位側に設定されている時（期間Ｔ１１）には第１の供給電圧ＶＡＬの電位は低電位側に設定され、共通電極５２の電位Ｖｃｏｎｔが低電位側に設定されている時（期間Ｔ１２）には第１の供給電圧ＶＡＬの電位は高電位側に設定されている。このため、液晶容量５１Ｒ、５１Ｇ、および５１Ｂには常に高い電圧が印加され、当該液晶容量５１Ｒ、５１Ｇ、および５１Ｂを含む表示画素については黒表示が行われる。
　図３８は、メモリ内データＭＤの値が「０」である表示画素について白表示を行う場合の信号波形図である。データ保持回路５９内のスイッチＳＷＭ３～ＳＷＭ７のオン／オフ状態に着目すると、メモリ内データＭＤが「０」の時、スイッチＳＷＭ３はオン状態となり、スイッチＳＷＭ４はオフ状態となる。このため、スイッチＳＷＭ３を介して、第１の電源ラインＶＬＣＨからデータ保持回路５９内に高電位の電源電圧が与えられる。これにより、スイッチＳＷＭ５はオフ状態となり、スイッチＳＷＭ６はオン状態となる。その結果、スイッチＳＷＭ６を介して、第２の電源ラインＶＬＣＬからデータ保持回路５９内に低電位の電源電圧が与えられる。なお、スイッチＳＷＭ７については、メモリ内データＭＤの値が「１」の時と同様、オン状態となっている。このため、メモリ動作が行われている期間中、メモリ内データＭＤの値は保持される。
　以上のように、スイッチＳＷＭ３を介してデータ保持回路５９内に高電位の電源電圧が与えられるので、スイッチＳＷＭ１のＰ型ＴＦＴはオフ状態となり、スイッチＳＷＭ２のＮ型ＴＦＴはオン状態となる。一方、スイッチＳＷＭ６を介してデータ保持回路５９内に低電位の電源電圧が与えられ、かつ、スイッチＳＷＭ７がオン状態となっているので、スイッチＳＷＭ１のＮ型ＴＦＴはオフ状態となり、スイッチＳＷＭ２のＰ型ＴＦＴはオン状態となる。これにより、スイッチＳＷＭ１はオフ状態となり、スイッチＳＷＭ２はオン状態となる。その結果、第２の電圧供給ラインＢＬから与えられる電圧信号（以下、「第２の供給電圧」という。）が画素の画素電極５５Ｒ、５５Ｇ、および５５Ｂに印加される。
　本実施形態においては、図３８の（ｂ）および（ｄ）に示すように、共通電極５２の電位Ｖｃｏｎｔが高電位側に設定されている時（期間Ｔ２１）には第２の供給電圧ＶＢＬの電位は高電位側に設定され、共通電極５２の電位Ｖｃｏｎｔが低電位側に設定されている時（期間Ｔ２２）には第２の供給電圧ＶＢＬの電位は低電位側に設定されている。このため、液晶容量５１Ｒ、５１Ｇ、および５１Ｂには常に低い電圧が印加され、当該液晶容量５１Ｒ、５１Ｇ、および５１Ｂを含む表示画素については白表示が行われる。
　なお、本実施形態では、１つの表示画素が３つの画素（Ｒ画素、Ｇ画素、Ｂ画素）で構成されているが、これに限定されるものではなく、さらにＷ画素やＹ画素などを含み、４つあるいはそれ以上の画素で構成されていても良い。
　以上のような構成及び駆動方法を用いた場合であっても、上記実施の形態１と同様、低消費電力を図りつつ、メモリ動作時に高品位の白黒表示を行うことができる。
　〔実施の形態３〕
　本発明の液晶表示装置は、上記実施の形態１および２に示した構成に限定されるものではない。以下では、本発明の液晶表示装置の他の形態について説明する。なお、説明の便宜上、実施の形態１および２において定義した用語については、特に断らない限り実施の形態３においてもその定義に則って用いるものとする。
　本実施の形態に係る液晶表示装置の全体構成は、図３４に示した構成と同一である。本液晶表示装置１０は、液晶表示パネル１００と表示制御回路２００とを備えている。液晶表示パネル１００には、ソースドライバ（データ信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と表示部５００と供給電圧生成回路としてのメモリ動作用ドライバ６００とが含まれている。
　表示制御回路２００には、メモリ駆動制御部２０が含まれている。表示部５００には、ソースバスライン（データ信号線）、ゲートバスライン（走査信号線）、後述するメモリ駆動選択ライン、第１の電圧供給ライン、第２の電圧供給ライン、第１の電源ライン、および第２の電源ラインが含まれている。なお、ソースバスラインはソースドライバ３００に接続され、ゲートバスラインおよびメモリ駆動選択ラインはゲートドライバ４００に接続され、第１の電圧供給ラインおよび第２の電圧供給ラインはメモリ駆動用ドライバ６００に接続されている。表示部５００は、また、ゲートバスラインとソースバスラインとの交差点にそれぞれ対応して設けられた複数個の画素を含んでいる。各画素は、表示すべき画像に応じた電圧を後述の液晶容量に印加するための画素電極と、上記複数の画素に共通的に設けられた対向電極である共通電極と、上記複数の画素に共通的に設けられ画素電極と共通電極との間に挟持された液晶層とからなり、必要に応じて、画素電極と共通電極とによって形成される液晶容量に並列に保持容量が付加される。また、Ｒ（赤色）用、Ｇ（緑色）用、およびＢ（青色）用の３つの画素（Ｒ画素、Ｇ画素、Ｂ画素）からなる表示画素ごとに１ビットのデータの保持が可能な記憶回路としてのメモリ回路（画素メモリＭＲ）が設けられている。なお、表示画素は、さらにＷ画素やＹ画素などを含み、４つあるいはそれ以上の画素で構成されていても良い。また、本実施形態に係る液晶表示装置１０はノーマリーホワイト型であるものとして説明する。
　本実施形態に係る液晶表示装置１０においては、上記実施形態１と同様、駆動方法が「通常動作モード」と「メモリ動作モード」とで切り替えられる。
　表示制御回路２００は、外部から送られる画像データＤＡＴと動作モード選択信号Ｍとを受け取り、デジタル映像信号ＤＶと、表示部５００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、第１の供給電圧制御信号ＳＡＬ、第２の供給電圧制御信号ＳＢＬ、およびメモリ駆動制御信号ＳＳＥＬとを出力する。
　ソースドライバ３００は、表示制御回路２００から出力されたデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインに駆動用の映像信号を印加する。
　ゲートドライバ４００は、通常動作時には、各ゲートバスラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号の各ゲートバスラインへの印加を１垂直走査期間を周期として繰り返す。通常動作からメモリ動作に切り替わる際には、ゲートドライバ４００は、各ゲートバスラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号を各ゲートバスラインに順次に印加するとともに、各メモリ駆動選択ラインを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力されたメモリ駆動制御信号ＳＳＥＬとゲートクロック信号ＧＣＫとに基づいて、アクティブな信号を各メモリ駆動選択ラインに順次に印加する。メモリ動作時には、ゲートドライバ４００は、各ゲートバスラインへのアクティブな走査信号の印加を停止し、全てのメモリ駆動選択ラインＳＥＬ１～ＳＥＬｍにアクティブな信号を印加する。
　メモリ駆動用ドライバ６００は、表示制御回路２００から出力された第１の供給電圧制御信号ＳＡＬおよび第２の供給電圧制御信号ＳＢＬに基づいて、第１の電圧供給ラインおよび第２の電圧供給ラインに電圧信号を印加する。
　（表示画素の回路構成）
　ＲＧＢの各画素の断面構成は、図３に示した構成と同じである。以下では、表示画素の回路構成について説明する。
　図３９は、Ｒ画素、Ｇ画素、およびＢ画素の３つの画素からなる表示画素の画素領域に形成される回路（以下、「表示画素回路」という。）の構成を示す等価回路図である。この表示画素回路は、３つの画素に共通的な構成の共通部５０Ｒ、５０Ｇ、および５０Ｂと、記憶回路としての画素メモリＭＲと、Ｎ型ＴＦＴで実現されるスイッチＳＷＲ４とを備えている。スイッチＳＷＲ４については、ゲート端子はメモリ駆動選択ラインＳＥＬと接続され、ソース端子は共通部５０Ｒと接続され、ドレイン端子は画素メモリＭＲと接続されている。また、共通部５０Ｒ、５０Ｇ、および５０Ｂ内のスイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３のソース端子は、画素メモリＭＲと接続されている。
　共通部５０Ｒ、５０Ｇ、および５０Ｂの構成については、Ｒ用のＲ画素の共通部５０Ｒの構成を例に挙げて説明する。共通部５０Ｒは、Ｎ型ＴＦＴで実現されるスイッチＳＷＲ１およびＳＷＲ３と、Ｐ型ＴＦＴで実現されるスイッチＳＷＲ２と、液晶容量５１Ｒと、保持容量５３Ｒとを備えている。液晶容量５１Ｒおよび保持容量５３Ｒの一端は画素電極５５Ｒと接続されている。また、液晶容量５１Ｒの他端は共通電極５２と接続され、保持容量５３Ｒの他端は保持容量電極５４と接続されている。
　共通部５０Ｒ内のスイッチＳＷＲ１については、ゲート端子はゲートバスラインＧＬと接続され、ソース端子はソースバスラインＳＬＲと接続され、ドレイン端子はスイッチＳＷＲ２のソース端子とスイッチＳＷＲ４のソース端子とに接続されている。スイッチＳＷＲ２およびスイッチＳＷＲ３については、ともにゲート端子がメモリ駆動選択ラインＳＥＬと接続され、ドレイン端子が画素電極５５Ｒと接続されている。また、スイッチＳＷＲ３のソース端子は画素メモリＭＲと接続されている。このように構成されていることにより、スイッチＳＷＲ２とスイッチＳＷＲ３とによって切替回路が実現されている。すなわち、スイッチＳＷＲ２とスイッチＳＷＲ３とは、画素電極５５Ｒに与えられる電圧信号を、スイッチＳＷＲ１を介してソースバスラインＳＬＲから与えられる電圧信号（映像信号）と画素メモリＭＲから与えられる電圧信号との間で切り替える。
　次に、画素メモリＭＲの詳細な構成について説明する。図４０は、画素メモリＭＲの詳細な構成を示す等価回路図である。この画素メモリＭＲは、Ｐ型ＴＦＴとＮ型ＴＦＴとからなるＣＭＯＳスイッチＳＷＭ１およびＳＷＭ２と、Ｎ型ＴＦＴで実現されるスイッチＳＷＭ４およびＳＷＭ６と、Ｐ型ＴＦＴで実現されるスイッチＳＷＭ３、ＳＷＭ５、およびＳＷＭ７とを備えている。
　スイッチＳＷＭ３およびＳＷＭ５のソース端子は、第１の電源ラインＶＬＣＨと接続されている。一方、スイッチＳＷＭ４およびＳＷＭ６のソース端子は、第２の電源ラインＶＬＣＬと接続されている。スイッチＳＷＭ７のゲート端子は、ゲートバスラインＧＬと接続されている。スイッチＳＷＭ３とＳＷＭ４とからなる回路およびスイッチＳＷＭ５とＳＷＭ６とからなる回路はインバータ回路として機能し、スイッチＳＷＭ７はトランスファゲートとして機能している。以上のような構成により、スイッチＳＷＭ３、ＳＷＭ４、ＳＷＭ５、ＳＷＭ６、およびＳＷＭ７からなる回路は、１ビットのデータを保持するデータ保持回路５９として機能している。
　スイッチＳＷＭ１については、入力端子は第１の電圧供給ラインＡＬと接続され、出力端子はスイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３（図３９）のソース端子とスイッチＳＷＭ２の出力端子とに接続されている。スイッチＳＷＭ２については、入力端子は第２の電圧供給ラインＢＬと接続され、出力端子はスイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３（図３９）のソース端子とスイッチＳＷＭ１の出力端子とに接続されている。
　スイッチＳＷＭ１のＮ型ＴＦＴのゲート端子は、スイッチＳＷＲ４のドレイン端子とデータ保持回路５９とに接続されている。スイッチＳＷＭ１のＰ型ＴＦＴのゲート端子は、スイッチＳＷＭ２のＮ型ＴＦＴのゲート端子とデータ保持回路５９とに接続されている。スイッチＳＷＭ２のＮ型ＴＦＴのゲート端子は、スイッチＳＷＭ１のＰ型ＴＦＴのゲート端子とデータ保持回路５９とに接続されている。スイッチＳＷＭ２のＰ型ＴＦＴのゲート端子は、データ保持回路５９に接続されている。
　（駆動方法）
　次に、図３６、図３９および図４０を参照しつつ、本実施形態における駆動方法について説明する。なお、本実施形態に係る液晶表示装置１０にはｍ本のゲートバスラインが設けられているものとして説明する。図３６は、１行目、２行目、３行目、ｍ行目のゲートバスラインＧＬ１、ＧＬ２、ＧＬ３、ＧＬｍ、および１行目、２行目、３行目、ｍ行目のメモリ駆動選択ラインＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬｍの信号波形図である。本実施形態においては、上述のとおり、通常動作モードとメモリ動作モードとの切り替えが行われる。この切り替えは、外部から表示制御回路２００に送られる動作モード選択信号Ｍに基づいて行われる。以下、通常動作時の駆動方法、通常動作からメモリ動作に切り替える際の駆動方法、およびメモリ動作時の駆動方法について順に説明する。
　（通常動作時の駆動方法）
　図３６において、時点ｔ０から時点ｔ１までは通常動作が行われている。通常動作時には、図３６（ａ）～（ｄ）に示すように、各ゲートバスラインＧＬ１～ＧＬｍに順次に所定の期間ずつアクティブな信号が与えられる。一方、通常動作時には、メモリ駆動選択ラインＳＥＬ１～ＳＥＬｍにアクティブな信号が与えられることはない。
　ここで、或る表示画素に着目すると、当該表示画素に対応して設けられているゲートバスラインＧＬにアクティブな信号が印加されると、スイッチＳＷＲ１、ＳＷＧ１、およびＳＷＢ１がオン状態になる。通常動作時にはメモリ駆動選択ラインＳＥＬにアクティブな信号が与えられることはないので、スイッチＳＷＲ２、ＳＷＧ２、およびＳＷＢ２はオン状態、スイッチＳＷＲ３、ＳＷＧ３、ＳＷＢ３、およびＳＷＲ４はオフ状態になる。これにより、ソースバスラインＳＬＲ、ＳＬＧ、およびＳＬＢにそれぞれ印加されている映像信号に基づいて、液晶容量５１Ｒ、５１Ｇ、および５１Ｂへの書き込みが行われる。このようにして、１フレーム期間内に全ての表示画素について液晶容量５１Ｒ、５１Ｇ、および５１Ｂへの映像信号の書き込みが行われ、表示部５００に所望の画像が表示される。
　（通常動作からメモリ動作に切り替わる際の駆動方法）
　図３６において、時点ｔ１から時点ｔ２までの期間には、通常動作からメモリ動作に切り替えるための駆動が行われている。この期間には、図３６の（ａ）～（ｄ）に示すように、各ゲートバスラインＧＬ１～ＧＬｍに順次に所定の期間ずつアクティブな信号が与えられるとともに、図３６の（ｅ）～（ｈ）に示すように、各メモリ駆動選択ラインＳＥＬ１～ＳＥＬｍに順次に所定の期間ずつアクティブな信号が与えられる。
　ここで、或る表示画素に着目すると、当該表示画素に対応して設けられているゲートバスラインＧＬにアクティブな信号が印加され、かつ、当該表示画素に対応して設けられているメモリ駆動選択ラインＳＥＬにアクティブな信号が印加されると、スイッチＳＷＲ１、ＳＷＧ１、およびＳＷＢ１はオン状態、スイッチＳＷＲ２、ＳＷＧ２、およびＳＷＢ２はオフ状態、スイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３はオン状態になる。また、スイッチＳＷＲ４はオン状態になる。これにより、ソースバスラインＳＬＲに印加されている映像信号が画素メモリＭＲに与えられ、当該映像信号はメモリ内データＭＤとして画素メモリＭＲ内のデータ保持回路５９に格納される。
　このようにして、時点ｔ１から時点ｔ２までの期間に、全ての表示画素について画素メモリＭＲにメモリ内データＭＤが格納される。なお、以下においては、映像信号を２値化した場合（論理レベルがハイレベルのデータと論理レベルがローレベルのデータとに分けた場合）に、その論理レベルがハイレベルであればメモリ内データＭＤとして「１」が画素メモリＭＲに格納され、当該論理レベルがローレベルであればメモリ内データＭＤとして「０」が画素メモリＭＲに格納されるものとして説明する。
　（メモリ動作時の駆動方法）
　図３６において、時点ｔ２から時点ｔ３まではメモリ動作が行われている。メモリ動作時には、図３６の（ａ）～（ｄ）に示すように、ゲートバスラインＧＬ１～ＧＬｍにアクティブな信号が与えられることはない。このため、この期間中には、スイッチＳＷＲ１は常にオフ状態となる。このように、スイッチＳＷＲ１はオフ状態になるので、メモリ動作が行われている期間中にメモリ内データＭＤの値がソースバスラインＳＬＲによって供給される映像信号の影響を受けることはない。
　一方、この期間中、図３６の（ｅ）～（ｈ）に示すように、全てのメモリ駆動選択ラインＳＥＬ１～ＳＥＬｍにアクティブな信号が与えられる。このため、メモリ動作が行われている期間中には、スイッチＳＷＲ２、ＳＷＧ２、およびＳＷＢ２は常にオフ状態となり、スイッチＳＷＲ３、ＳＷＧ３、およびＳＷＢ３は常にオン状態となる。これにより、画素メモリＭＲ内のスイッチＳＷＭ１の出力端子またはスイッチＳＷＭ２の出力端子から出力される電圧信号に基づいて、液晶容量５１Ｒ、５１Ｇ、および５１Ｂへの書き込みが行われる。このように、メモリ動作時には、液晶容量５１Ｒ、５１Ｇ、および５１Ｂには共通の電圧信号に基づいて書き込みが行われる。このため、メモリ動作時には、白黒表示が行われる。以下、メモリ動作について、例を挙げて詳しく説明する。
　図３７は、メモリ内データＭＤの値が「１」である表示画素について黒表示を行う場合の信号波形図である。ところで、直流電圧の印加による液晶の劣化を防ぐため、共通電極５２については、通常動作時においてもメモリ動作時においても、反転駆動が行われる。すなわち、共通電極５２の電位Ｖｃｏｎｔは、所定の間隔で高電位と低電位とに切り替えられている。
　データ保持回路５９内のスイッチＳＷＭ３～ＳＷＭ７のオン／オフ状態に着目すると、メモリ内データＭＤが「１」の時、スイッチＳＷＭ３はオフ状態となり、スイッチＳＷＭ４はオン状態となる。このため、スイッチＳＷＭ４を介して、第２の電源ラインＶＬＣＬからデータ保持回路５９内に低電位の電源電圧が与えられる。これにより、スイッチＳＷＭ５はオン状態となり、スイッチＳＷＭ６はオフ状態となる。その結果、スイッチＳＷＭ５を介して、第１の電源ラインＶＬＣＨからデータ保持回路５９内に高電位の電源電圧が与えられる。また、上述のようにメモリ動作時にはゲートバスラインＧＬにアクティブな信号が与えられることはないので、スイッチＳＷＭ７については、メモリ内データＭＤの値にかかわらずオン状態となっている。このため、メモリ動作が行われている期間中、メモリ内データＭＤの値は保持される。
　以上のように、スイッチＳＷＭ４を介してデータ保持回路５９内に低電位の電源電圧が与えられるので、スイッチＳＷＭ１のＰ型ＴＦＴはオン状態となり、スイッチＳＷＭ２のＮ型ＴＦＴはオフ状態となる。一方、スイッチＳＷＭ５を介してデータ保持回路５９内に高電位の電源電圧が与えられ、かつ、スイッチＳＷＭ７がオン状態となっているので、スイッチＳＷＭ１のＮ型ＴＦＴはオン状態となり、スイッチＳＷＭ２のＰ型ＴＦＴはオフ状態となる。これにより、スイッチＳＷＭ１はオン状態となり、スイッチＳＷＭ２はオフ状態となる。その結果、第１の電圧供給ラインＡＬから与えられる電圧（以下、「第１の供給電圧」という。）ＶＡＬが各画素の画素電極５５Ｒ、５５Ｇ、および５５Ｂに印加される。
　本実施形態においては、図３７の（ｂ）および（ｃ）に示すように、共通電極５２の電位Ｖｃｏｎｔが高電位側に設定されている時（期間Ｔ１１）には第１の供給電圧ＶＡＬの電位は低電位側に設定され、共通電極５２の電位Ｖｃｏｎｔが低電位側に設定されている時（期間Ｔ１２）には第１の供給電圧ＶＡＬの電位は高電位側に設定されている。このため、液晶容量５１Ｒ、５１Ｇ、および５１Ｂには常に高い電圧が印加され、当該液晶容量５１Ｒ、５１Ｇ、および５１Ｂを含む表示画素については黒表示が行われる。
　図３８は、メモリ内データＭＤの値が「０」である表示画素について白表示を行う場合の信号波形図である。データ保持回路５９内のスイッチＳＷＭ３～ＳＷＭ７のオン／オフ状態に着目すると、メモリ内データＭＤが「０」の時、スイッチＳＷＭ３はオン状態となり、スイッチＳＷＭ４はオフ状態となる。このため、スイッチＳＷＭ３を介して、第１の電源ラインＶＬＣＨからデータ保持回路５９内に高電位の電源電圧が与えられる。これにより、スイッチＳＷＭ５はオフ状態となり、スイッチＳＷＭ６はオン状態となる。その結果、スイッチＳＷＭ６を介して、第２の電源ラインＶＬＣＬからデータ保持回路５９内に低電位の電源電圧が与えられる。なお、スイッチＳＷＭ７については、メモリ内データＭＤの値が「１」の時と同様、オン状態となっている。このため、メモリ動作が行われている期間中、メモリ内データＭＤの値は保持される。
　以上のように、スイッチＳＷＭ３を介してデータ保持回路５９内に高電位の電源電圧が与えられるので、スイッチＳＷＭ１のＰ型ＴＦＴはオフ状態となり、スイッチＳＷＭ２のＮ型ＴＦＴはオン状態となる。一方、スイッチＳＷＭ６を介してデータ保持回路５９内に低電位の電源電圧が与えられ、かつ、スイッチＳＷＭ７がオン状態となっているので、スイッチＳＷＭ１のＮ型ＴＦＴはオフ状態となり、スイッチＳＷＭ２のＰ型ＴＦＴはオン状態となる。これにより、スイッチＳＷＭ１はオフ状態となり、スイッチＳＷＭ２はオン状態となる。その結果、第２の電圧供給ラインＢＬから与えられる電圧信号（以下、「第２の供給電圧」という。）が各画素の画素電極５５Ｒ、５５Ｇ、および５５Ｂに印加される。
　本実施形態においては、図３８の（ｂ）および（ｄ）に示すように、共通電極５２の電位Ｖｃｏｎｔが高電位側に設定されている時（期間Ｔ２１）には第２の供給電圧ＶＢＬの電位は高電位側に設定され、共通電極５２の電位Ｖｃｏｎｔが低電位側に設定されている時（期間Ｔ２２）には第２の供給電圧ＶＢＬの電位は低電位側に設定されている。このため、液晶容量５１Ｒ、５１Ｇ、および５１Ｂには常に低い電圧が印加され、当該液晶容量５１Ｒ、５１Ｇ、および５１Ｂを含む表示画素については白表示が行われる。
　なお、本実施形態では、画素メモリがＲ画素に設けられているが、これに限定されるものではなく、Ｇ画素あるいはＢ画素に設けられていても良い。
　また、本実施形態では、１つの表示画素が３つの画素（Ｒ画素、Ｇ画素、Ｂ画素）で構成されているが、これに限定されるものではなく、さらにＷ画素やＹ画素などを含み、４つあるいはそれ以上の画素で構成されていても良い。
　以上のような構成及び駆動方法を用いた場合であっても、上記実施の形態１および２と同様、低消費電力を図りつつ、メモリ動作時に高品位の白黒表示を行うことができる。
　上記液晶表示装置では、
　上記各画素は、バックライトからの光を透過することによって透過モードの表示を行う透過表示領域と、外光を反射する反射電極によって反射モードの表示を行う反射表示領域とを有し、
　上記第１領域は上記透過表示領域に対応し、上記第２領域は上記反射表示領域に対応する構成とすることもできる。
　上記の構成によれば、バックライトをＯＦＦ状態にして、反射表示領域において、反射モードで表示を行うことができるため、消費電力を削減することができる。
　上記液晶表示装置では、１つの画素における上記透過表示領域と反射表示領域との面積比率は、全ての画素で等しい構成とすることもできる。
　これにより、各画素の透過表示領域における表示品位のばらつき、および、各画素の反射表示領域における表示品位のばらつきを抑えることができる。
　上記液晶表示装置では、上記メモリ動作モードでは、上記バックライトがオフ状態になり、上記反射モードの表示を行う構成とすることもできる。
　これにより、液晶表示装置の消費電力を削減することができる。
　上記液晶表示装置では、上記メモリ動作モードでは、各画素において、２値の電位レベルの画像データに基づいて表示を行う構成とすることもできる。
　これにより、バックライトがＯＦＦ状態になるメモリ動作モードにおいて、白黒表示が可能となる。
　上記液晶表示装置では、
　少なくとも、Ｒ色に対応するＲ画素と、Ｇ色に対応するＧ画素と、Ｂ色に対応するＢ画素とを１つずつ含む複数の表示画素において、
　上記メモリ動作モードでは、各表示画素において、第１の電位レベルの画像データが供給される画素と、第２の電位レベルの画像データが供給される画素とが含まれている構成とすることもできる。
　これにより、各表示画素において、白黒の階調表示（中間調表示）が可能となる。例えば、Ｒ画素およびＢ画素を黒（第１の電位レベル）、Ｇ画素を白（第２の電位レベル）とすることにより、１表示画素として、白黒の階調表示（中間調表示）が可能となる（図９等参照）。
　上記液晶表示装置では、
　Ｒ色に対応するＲ画素と、Ｇ色に対応するＧ画素と、Ｂ色に対応するＢ画素とを１つずつ含んで構成される複数の表示画素において、
　上記メモリ動作モードでは、各画素に、第１の電位レベルの画像データまたは第２の電位レベルの画像データが供給されることにより、各表示画素において４段階の階調を行う構成とすることもできる。
　上記の構成によれば、１つの表示画素が３つの画素で構成されているため、４段階の階調表示が可能となる（図９等参照）。
　上記液晶表示装置では、上記反射表示領域には、該反射表示領域における液晶層の一部の厚さを上記透過表示領域における液晶層の厚さよりも小さくする突起部が設けられている構成とすることもできる。
　これにより、リタデーションの差により生じる表示品位の低下を防止することができる。なお、透過表示領域の液晶層の厚みをｄ１、反射表示領域の液晶層の厚みをｄ２とした場合、ｄ１＝２×ｄ２を満たすように液晶層を形成することがより好ましい。
　上記液晶表示装置では、上記メモリ動作モードでは、データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行う構成とすることもできる。
　これにより、消費電力を削減しつつ、リフレッシュ動作を行うことができる。
　上記液晶表示装置では、上記メモリ動作モードでは、保持した画像データの極性を反転させながら上記リフレッシュ動作を行う構成とすることもできる。
　これにより、極性反転時に反転した画像データをソースラインに充放電しながらデータを書き換える必要がないため、消費電力を削減することができる。
　上記液晶表示装置では、上記メモリ動作モードでは、１つの表示画素に設けられた上記メモリ回路に保持された画像データに基づき、該表示画素を構成する複数の画素において表示を行う構成とすることもできる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、携帯電話のディスプレイなどに好適に使用することができる。
１，１０　液晶表示装置
２　ゲートドライバ／ＣＳドライバ（走査信号線駆動回路／保持容量配線駆動回路）
３　制御信号バッファ回路
４　駆動信号発生回路／映像信号発生回路（表示制御回路）
５　デマルチプレクサ
６　画素アレイ
７　画素
２０　アクティブマトリクス基板
２３　画素電極
２３Ｔ　透過電極
２３Ｒ　反射電極
２４　突起部
３０　対向基板
３２　カラーフィルタ
３３　対向電極（共通電極）
４０　液晶層
４１　ソースドライバ
４２　データデコーダ
４３　１ｓｔラッチ部
４４　２ｎｄラッチ部
４５　ＤＡＣ
４６　バッファ部
４７　サブデコーダ
４８　セレクタ回路
１００　液晶表示パネル
２００　表示制御回路
３００　ソースドライバ
４００　ゲートドライバ
５００　表示部
６００　メモリ駆動用ドライバ
Ｔ　透過表示領域（第１領域）
Ｒ　反射表示領域（第２領域）
ＣＯＭ　対向電極（共通電極）
ＧＬ　ゲートライン（走査信号線）
ＣＳＬ　ＣＳライン（保持容量配線）
ＤＴ　データ転送制御線（データ転送線）
ＲＣ　リフレッシュ出力制御線（リフレッシュ線）
ＳＬ　ソースライン（データ信号線）
ＭＲ　画素メモリ（メモリ回路）
ＳＷ１　スイッチ回路
ＤＳ１　第１データ保持部
ＴＳ１　データ転送部
ＤＳ２　第２データ保持部
ＲＳ１　リフレッシュ出力制御部
ＶＳ１　供給源
Ｎ１～Ｎ４　トランジスタ（Ｎチャネル型の電界効果トランジスタ）
Ｎ１　トランジスタ（第１トランジスタ）
Ｎ２　トランジスタ（第２トランジスタ）
Ｎ３　トランジスタ（第３トランジスタ）
Ｎ４　トランジスタ（第４トランジスタ）
Ｃａ１　容量（第１保持容量）
Ｃｂ１　容量（第２保持容量）
ＰＩＸ　画素電極の電位（画素電位）
ＳＥＬ　動作モード選択信号

Claims (12)

  1. 　各画素に、画像データを保持するメモリ回路が設けられた液晶表示装置であって、
    　データ信号線を介して供給された画像データに基づき表示を行う通常動作モードと、上記メモリ回路に保持された画像データに基づき表示を行うメモリ動作モードとを含み、
    　各画素は、ＲＧＢ色の何れかに対応するカラーフィルタを備えるとともに、上記カラーフィルタが形成されている第１領域と、上記カラーフィルタが形成されていない第２領域とを備えていることを特徴とする液晶表示装置。
  2. 　Ｒ色に対応するＲ画素とＧ色に対応するＧ画素とＢ色に対応するＢ画素とを少なくとも１つずつ含んで構成される表示画素ごとに、画像データを保持するメモリ回路が設けられた液晶表示装置であって、
    　データ信号線を介して供給された画像データに基づき表示を行う通常動作モードと、上記メモリ回路に保持された画像データに基づき表示を行うメモリ動作モードとを含み、
    　各画素は、ＲＧＢ色の何れかに対応するカラーフィルタを備えるとともに、上記カラーフィルタが形成されている第１領域と、上記カラーフィルタが形成されていない第２領域とを備えていることを特徴とする液晶表示装置。
  3. 　上記各画素は、バックライトからの光を透過することによって透過モードの表示を行う透過表示領域と、外光を反射する反射電極によって反射モードの表示を行う反射表示領域とを有し、
    　上記第１領域は上記透過表示領域に対応し、上記第２領域は上記反射表示領域に対応することを特徴する請求項１または２に記載の液晶表示装置。
  4. 　１つの画素における上記透過表示領域と反射表示領域との面積比率は、全ての画素で等しいことを特徴とする請求項３に記載の液晶表示装置。
  5. 　上記メモリ動作モードでは、上記バックライトがオフ状態になり、上記反射モードの表示を行うことを特徴とする請求項３に記載の液晶表示装置。
  6. 　上記メモリ動作モードでは、各画素において、２値の電位レベルの画像データに基づいて表示を行うことを特徴とする請求項５に記載の液晶表示装置。
  7. 　少なくとも、Ｒ色に対応するＲ画素と、Ｇ色に対応するＧ画素と、Ｂ色に対応するＢ画素とを１つずつ含む複数の表示画素において、
    　上記メモリ動作モードでは、各表示画素において、第１の電位レベルの画像データが供給される画素と、第２の電位レベルの画像データが供給される画素とが含まれていることを特徴とする請求項６に記載の液晶表示装置。
  8. 　Ｒ色に対応するＲ画素と、Ｇ色に対応するＧ画素と、Ｂ色に対応するＢ画素とを１つずつ含んで構成される複数の表示画素において、
    　上記メモリ動作モードでは、各画素に、第１の電位レベルの画像データまたは第２の電位レベルの画像データが供給されることにより、各表示画素において４段階の階調の表示が可能であることを特徴とする請求項６に記載の液晶表示装置。
  9. 　上記反射表示領域には、該反射表示領域における液晶層の一部の厚さを上記透過表示領域における液晶層の厚さよりも小さくする突起部が設けられていることを特徴とする請求項３に記載の液晶表示装置。
  10. 　上記メモリ動作モードでは、データ信号電位の書き込み後のデータ保持期間にリフレッシュ動作を行うことを特徴とする請求項１に記載の液晶表示装置。
  11. 　上記メモリ動作モードでは、保持した画像データの極性を反転させながら上記リフレッシュ動作を行うことを特徴とする請求項１０に記載の液晶表示装置。
  12. 　上記メモリ動作モードでは、１つの表示画素に設けられた上記メモリ回路に保持された画像データに基づき、該表示画素を構成する複数の画素において表示を行うことを特徴とする請求項２に記載の液晶表示装置。
PCT/JP2011/076005 2010-11-17 2011-11-10 液晶表示装置 WO2012067020A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010257093 2010-11-17
JP2010-257093 2010-11-17

Publications (1)

Publication Number Publication Date
WO2012067020A1 true WO2012067020A1 (ja) 2012-05-24

Family

ID=46083953

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/076005 WO2012067020A1 (ja) 2010-11-17 2011-11-10 液晶表示装置

Country Status (1)

Country Link
WO (1) WO2012067020A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004252307A (ja) * 2003-02-21 2004-09-09 Seiko Epson Corp 電気光学パネル、その駆動回路及び駆動方法、並びに電子機器
JP2005092017A (ja) * 2003-09-19 2005-04-07 Ricoh Co Ltd 空間光変調装置および画像表示装置
JP2006071865A (ja) * 2004-09-01 2006-03-16 Seiko Epson Corp 電気光学装置、電子機器、および電気光学装置の駆動方法
JP2007322649A (ja) * 2006-05-31 2007-12-13 Hitachi Displays Ltd 画像表示装置
JP2009069491A (ja) * 2007-09-13 2009-04-02 Mitsubishi Electric Corp 液晶表示装置、及び液晶表示装置の駆動方法
JP2009110006A (ja) * 2000-03-30 2009-05-21 Seiko Epson Corp 表示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009110006A (ja) * 2000-03-30 2009-05-21 Seiko Epson Corp 表示装置
JP2004252307A (ja) * 2003-02-21 2004-09-09 Seiko Epson Corp 電気光学パネル、その駆動回路及び駆動方法、並びに電子機器
JP2005092017A (ja) * 2003-09-19 2005-04-07 Ricoh Co Ltd 空間光変調装置および画像表示装置
JP2006071865A (ja) * 2004-09-01 2006-03-16 Seiko Epson Corp 電気光学装置、電子機器、および電気光学装置の駆動方法
JP2007322649A (ja) * 2006-05-31 2007-12-13 Hitachi Displays Ltd 画像表示装置
JP2009069491A (ja) * 2007-09-13 2009-04-02 Mitsubishi Electric Corp 液晶表示装置、及び液晶表示装置の駆動方法

Similar Documents

Publication Publication Date Title
KR100786440B1 (ko) 화상 표시 장치
JP5019668B2 (ja) 表示装置及びその制御方法
JP5452616B2 (ja) 画素回路及び表示装置
CN102725788B (zh) 像素电路和显示装置
TWI277944B (en) Liquid crystal display driving methodology with improved power consumption
JP2002196358A (ja) 液晶表示装置、駆動回路、駆動方法および電子機器
JP2004309669A (ja) アクティブマトリクス型表示装置とその駆動方法
JP5346379B2 (ja) 画素回路及び表示装置
KR20070111041A (ko) 액정표시장치 및 이의 구동방법
WO2010143612A1 (ja) 画素回路および表示装置
WO2011114580A1 (ja) 画素回路及び表示装置
WO2010143613A1 (ja) 画素回路および表示装置
WO2007069715A1 (ja) 表示装置およびその駆動方法
JP2007286237A (ja) 表示装置
WO2012132630A1 (ja) 液晶表示装置
JP5485282B2 (ja) 表示装置および表示装置の駆動方法
WO2011033811A1 (ja) 表示装置および表示装置の駆動方法
US9111811B2 (en) Analog memory cell circuit for the LTPS TFT-LCD
JP5301673B2 (ja) 液晶表示装置およびその駆動方法
JP2001159883A (ja) 電気光学装置の駆動方法、駆動回路および電気光学装置ならびに電子機器
KR101543320B1 (ko) 액정표시장치의 구동방법
WO2011033812A1 (ja) 表示装置および表示装置の駆動方法
KR20080017626A (ko) 액정표시장치
JP4605199B2 (ja) 液晶表示装置及びその駆動方法
WO2012147662A1 (ja) 液晶表示装置及びその駆動方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11841000

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11841000

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP