JPWO2009084280A1 - 表示駆動回路、表示装置及び表示駆動方法 - Google Patents
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Abstract
Description
10 液晶表示パネル(表示パネル)
11 ソースバスライン(データ信号線)
12 ゲートライン(走査信号線)
13 TFT(スイッチング素子)
14 画素電極
15 CSバスライン(容量結合配線)
20 ソースドライバ(データ信号線駆動回路)
30 ゲートドライバ(走査信号線駆動回路)
40 CSドライバ(容量結合配線駆動回路)
41 メモリ回路
42 転送スイッチ回路(転送回路)
43 アナログスイッチ回路(スイッチ回路)
44,45 安定化回路
46 昇圧回路
47 リフレッシュ回路
48 転送クロック昇圧回路(クロック昇圧回路)
41a トランジスタ(第1のトランジスタ)
41b トランジスタ(第2のトランジスタ)
42a トランジスタ(第3のトランジスタ)
42b トランジスタ(第4のトランジスタ)
43a トランジスタ(第5のトランジスタ)
43b トランジスタ(第6のトランジスタ)
462a トランジスタ(第7のトランジスタ)
462b トランジスタ(第8のトランジスタ)
471a トランジスタ(第9のトランジスタ)
473a トランジスタ(第10のトランジスタ)
471b トランジスタ(第11のトランジスタ)
473b トランジスタ(第12のトランジスタ)
44a トランジスタ(第13のトランジスタ)
44b トランジスタ(第14のトランジスタ)
48a トランジスタ(第15のトランジスタ)
41c コンデンサ(第1の容量素子)
41d コンデンサ(第2の容量素子)
461a コンデンサ(第3の容量素子)
461b コンデンサ(第4の容量素子)
472a コンデンサ(第5の容量素子)
472b コンデンサ(第6の容量素子)
48b コンデンサ(第7の容量素子)
474 トランジスタ(容量低減スイッチ回路)
図3は、実施例1におけるCSドライバ40′の概略構成を示すブロック図であり、図4は、その詳細を示す回路図であり、図5は、CSドライバ40′における各種信号の波形を示すタイミングチャートである。
図11は、実施例2におけるCSドライバ40′の構成を示す回路図である。実施例2のCSドライバ40′は、実施例1のCSドライバ40′において、さらに、電位安定化回路44及び45を備えた構成である。
図12は、実施例3におけるCSドライバ40′の構成を示す回路図であり、図13は、該CSドライバ40′における各種信号の波形を示すタイミングチャートである。本実施例3では、実施例2におけるCSドライバ40′において、さらに、昇圧回路46(46a及び46b)を備えた構成である。
図16は、実施例4におけるCSドライバ40′の構成を示す回路図であり、図17は、該CSドライバ40′における各種信号の波形を示すタイミングチャートである。本実施例4では、実施例3におけるCSドライバ40′において、さらに、リフレッシュ回路47(47a及び47b)を備えた構成である。
図19は、実施例5におけるCSドライバ40′の構成を示す回路図であり、図20は、該CSドライバ40′における各種信号の波形を示すタイミングチャートである。本実施例5では、実施例4におけるCSドライバ40′において、さらに、転送クロック昇圧回路48(クロック昇圧回路)を備えた構成である。
Claims (22)
- 走査信号線と、この走査信号線によってオン/オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極と、この画素電極と容量結合された容量結合配線とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を備えた表示パネルを駆動して、前記画素電極の電位に応じた階調表示を行わせるための表示駆動回路において、
前記走査信号線を駆動する走査信号線駆動回路と、
映像信号に対応するデータ信号を出力するデータ信号線駆動回路と、
前記データ信号の極性に応じて定められた方向へ電位が切り替わる電位シフト信号を出力する容量結合配線駆動回路とを備え、
前記容量結合配線駆動回路は、前記走査信号線駆動回路から出力される当該行の出力信号に基づいて、当該行の電位シフト信号を出力することを特徴とする表示駆動回路。 - 前記容量結合配線駆動回路は、前記走査信号線駆動回路から前記出力信号が出力されてから、少なくとも1水平走査期間経過した後に、前記電位シフト信号を出力することを特徴とする請求の範囲第1項に記載の表示駆動回路。
- 前記容量結合配線駆動回路は、前記走査信号線駆動回路から前記出力信号が出力されてから、前記電位シフト信号を出力するまでの期間を、少なくとも1水平走査期間とするための転送回路を備えていることを特徴とする請求の範囲第2項に記載の表示駆動回路。
- 前記容量結合配線駆動回路は、
前記走査信号線駆動回路から出力される前記出力信号の電位レベルの変化に応じた第1の信号を記憶するとともに前記転送回路に出力するメモリ回路と、
前記メモリ回路から出力される前記第1の信号に対して少なくとも1水平走査期間の転送期間を付与して第2の信号として出力する前記転送回路と、
前記転送回路から出力される前記第2の信号の電位レベルに基づいて前記電位シフト信号を生成するスイッチ回路とを備えていることを特徴とする請求の範囲第3項に記載の表示駆動回路。 - 前記メモリ回路は、
第1の電極に第1の入力信号が入力され、制御電極に前記走査信号線駆動回路の出力信号が入力される第1のトランジスタと、
前記第1のトランジスタの第2の電極と、基準電圧が供給される基準電源線との間に接続される第1の容量素子と、
第1の電極に第2の入力信号が入力され、制御電極が前記第1のトランジスタの制御電極に接続される第2のトランジスタと、
前記第2のトランジスタの第2の電極と、基準電圧が供給される基準電源線との間に接続される第2の容量素子とを備え、
前記転送回路は、
第1の電極が前記第1のトランジスタの第2の電極に接続され、制御電極にクロック信号が入力される第3のトランジスタと、
第1の電極が前記第2のトランジスタの第2の電極に接続され、制御電極に前記クロック信号が入力される第4のトランジスタとを備え、
前記スイッチ回路は、
制御電極が前記第3のトランジスタの第2の電極に接続され、第1の電極が出力端子に接続され、第2の電極に第1の電源電圧が入力される第5のトランジスタと、
制御電極が前記第4のトランジスタの第2の電極に接続され、第1の電極が出力端子に接続され、第2の電極に第2の電源電圧が入力される第6のトランジスタとを備えていることを特徴とする請求の範囲第4項に記載の表示駆動回路。 - 前記容量結合配線駆動回路は、
前記走査信号線駆動回路の出力信号が、第1の電位レベルから、トランジスタをオンさせる電位レベルである第2の電位レベルに変化した時点で、前記第1の信号の電位レベルを、前記第1の電位レベルから前記第2の電位レベルに変化させ、
前記クロック信号の電位レベルが変化して前記第3のトランジスタがオンした後に、前記第1の信号を前記第2の信号として出力し、
前記第2の信号が、前記第1の電位レベルから前記第2の電位レベルに変化した時点で、前記第1の電源電圧の電位レベルの信号を前記電位シフト信号として出力することを特徴とする請求の範囲第5項に記載の表示駆動回路。 - 前記容量結合配線駆動回路は、
前記走査信号線駆動回路の出力信号が、第1の電位レベルから、トランジスタをオンさせる電位レベルである第2の電位レベルに変化した時点で、前記第1の信号の電位レベルを、前記第2の電位レベルから前記第1の電位レベルに変化させ、
前記クロック信号の電位レベルが変化して前記第4のトランジスタがオンした後に、前記第1の信号を前記第2の信号として出力し、
前記第2の信号が、前記第1の電位レベルから前記第2の電位レベルに変化した時点で、前記第2の電源電圧の電位レベルの信号を前記電位シフト信号として出力することを特徴とする請求の範囲第5項に記載の表示駆動回路。 - 前記容量結合配線駆動回路は、さらに、前記メモリ回路から出力される前記第1の信号の電位レベルを引き上げるとともに、電位レベルを引き上げた該第1の信号を前記転送回路に入力する昇圧回路を備えていることを特徴とする請求の範囲第4項に記載の表示駆動回路。
- 前記メモリ回路は、
第1の電極に第1の入力信号が入力され、制御電極に前記走査信号線駆動回路の出力信号が入力される第1のトランジスタと、
前記第1のトランジスタの第2の電極と、基準電圧が供給される基準電源線との間に接続される第1の容量素子と、
第1の電極に第2の入力信号が入力され、制御電極が前記第1のトランジスタの制御電極に接続される第2のトランジスタと、
前記第2のトランジスタの第2の電極と、基準電圧が供給される基準電源線との間に接続される第2の容量素子とを備え、
前記昇圧回路は、
第1の電極に、トランジスタをオンさせる電位レベルである第2の電位レベルを有する所定の電圧が入力され、制御電極が前記第1のトランジスタの第2の電極に接続される第7のトランジスタと、
前記第7のトランジスタの前記制御電極と、クロック信号が供給されるクロック信号線との間に接続される第3の容量素子と、
第1の電極に、前記第2の電位レベルを有する所定の電圧が入力され、制御電極が前記第2のトランジスタの第2の電極に接続される第8のトランジスタと、
前記第8のトランジスタの前記制御電極と、前記クロック信号が供給されるクロック信号線との間に接続される第4の容量素子とを備え、
前記転送回路は、
第1の電極が前記第7のトランジスタの第2の電極に接続され、制御電極に前記クロック信号が入力される第3のトランジスタと、
第1の電極が前記第8のトランジスタの第2の電極に接続され、制御電極に前記クロック信号が入力される第4のトランジスタとを備え、
前記スイッチ回路は、
制御電極が前記第3のトランジスタの第2の電極に接続され、第1の電極が出力端子に接続され、第2の電極に第1の電源電圧が入力される第5のトランジスタと、
制御電極が前記第4のトランジスタの第2の電極に接続され、第1の電極が出力端子に接続され、第2の電極に第2の電源電圧が入力される第6のトランジスタとを備えていることを特徴とする請求の範囲第8項に記載の表示駆動回路。 - 前記容量結合配線駆動回路は、さらに、前記メモリ回路から出力される前記第1の信号の電位レベルを1水平走査期間以上おきに引き上げるとともに、引き上げが行われない期間では、前記第1の信号の電位レベルを保持するリフレッシュ回路を備えていることを特徴とする請求の範囲第4項に記載の表示駆動回路。
- 前記メモリ回路は、
第1の電極に第1の入力信号が入力され、制御電極に前記走査信号線駆動回路の出力信号が入力される第1のトランジスタと、
前記第1のトランジスタの第2の電極と、基準電圧が供給される基準電源線との間に接続される第1の容量素子と、
第1の電極に第2の入力信号が入力され、制御電極が前記第1のトランジスタの制御電極に接続される第2のトランジスタと、
前記第2のトランジスタの第2の電極と、基準電圧が供給される基準電源線との間に接続される第2の容量素子とを備え、
前記リフレッシュ回路は、
第1の電極に、トランジスタをオンさせる電位レベルである第2の電位レベルを有する所定の電圧が入力され、制御電極が前記第1のトランジスタの第2の電極に接続される第9のトランジスタと、
前記第9のトランジスタの第2の電極と、クロック信号が供給されるクロック信号線との間に接続される第5の容量素子と、
第1の電極に、前記第2の電位レベルを有する所定の電圧が入力され、制御電極が前記第9のトランジスタの第2の電極に接続され、第2の電極が前記第1のトランジスタの第2の電極に接続される第10のトランジスタと、
第1の電極に、前記第2の電位レベルを有する所定の電圧が入力され、制御電極が前記第2のトランジスタの第2の電極に接続される第11のトランジスタと、
前記第11のトランジスタの第2の電極と、前記クロック信号が供給されるクロック信号線との間に接続される第6の容量素子と、
第1の電極に、前記第2の電位レベルを有する所定の電圧が入力され、制御電極が前記第11のトランジスタの第2の電極に接続され、第2の電極が前記第1のトランジスタの第2の電極に接続される第12のトランジスタとを備え、
前記転送回路は、
制御電極が前記第10のトランジスタの制御電極に接続され、第1の電極に、前記第2の電位レベルを有する所定の電圧が入力される第7のトランジスタと、
第1の電極が前記第7のトランジスタの第2の電極に接続され、制御電極に前記クロック信号が入力される第3のトランジスタと、
制御電極が前記第12のトランジスタの制御電極に接続され、第1の電極に、前記第2の電位レベルを有する所定の電圧が入力される第8のトランジスタと、
第1の電極が前記第8のトランジスタの第2の電極に接続され、制御電極に前記クロック信号が入力される第4のトランジスタとを備え、
前記スイッチ回路は、
制御電極が前記第3のトランジスタの第2の電極に接続され、第1の電極が出力端子に接続され、第2の電極に第1の電源電圧が入力される第5のトランジスタと、
制御電極が前記第4のトランジスタの第2の電極に接続され、第1の電極が出力端子に接続され、第2の電極に第2の電源電圧が入力される第6のトランジスタとを備えていることを特徴とする請求の範囲第10項に記載の表示駆動回路。 - 前記容量結合配線駆動回路は、さらに、前記リフレッシュ回路における容量負荷を低減するための容量低減スイッチ回路を備えていることを特徴とする請求の範囲第10項または第11項に記載の表示駆動回路。
- 前記メモリ回路は、
第1の電極に第1の入力信号が入力され、制御電極に前記走査信号線駆動回路の出力信号が入力される第1のトランジスタと、
前記第1のトランジスタの第2の電極と、基準電圧が供給される基準電源線との間に接続される第1の容量素子と、
第1の電極に第2の入力信号が入力され、制御電極が前記第1のトランジスタの制御電極に接続される第2のトランジスタと、
前記第2のトランジスタの第2の電極と、基準電圧が供給される基準電源線との間に接続される第2の容量素子とを備え、
前記容量低減スイッチ回路は、
第1の電極にクロック信号が入力され、制御電極が前記第1のトランジスタの第2の電極に接続される第16のトランジスタと、
第1の電極に前記クロック信号が入力され、制御電極が前記第2のトランジスタの第2の電極に接続される第17のトランジスタとを備え、
前記リフレッシュ回路は、
第1の電極に、前記第2の電位レベルを有する所定の電圧が入力され、第2の電極が第5の容量素子を介して前記第16のトランジスタの第2の電極に接続され、制御電極が前記第1のトランジスタの第2の電極に接続される第9のトランジスタと、
第1の電極に、前記第2の電位レベルを有する所定の電圧が入力され、制御電極が前記第9のトランジスタの第2の電極に接続され、第2の電極が前記第1のトランジスタの第2の電極に接続される第10のトランジスタと、
第1の電極に、前記第2の電位レベルを有する所定の電圧が入力され、第2の電極が第6の容量素子を介して前記第17のトランジスタの第2の電極に接続され、制御電極が前記第2のトランジスタの第2の電極に接続される第11のトランジスタと、
第1の電極に、前記第2の電位レベルを有する所定の電圧が入力され、制御電極が前記第11のトランジスタの第2の電極に接続され、第2の電極が前記第2のトランジスタの第2の電極に接続される第12のトランジスタとを備え、
前記転送回路は、
制御電極が前記第10のトランジスタの制御電極に接続され、第1の電極に、前記第2の電位レベルを有する所定の電圧が入力される第7のトランジスタと、
第1の電極が前記第7のトランジスタの第2の電極に接続され、制御電極に前記クロック信号が入力される第3のトランジスタと、
制御電極が前記第12のトランジスタの制御電極に接続され、第1の電極に、前記第2の電位レベルを有する所定の電圧が入力される第8のトランジスタと、
第1の電極が前記第8のトランジスタの第2の電極に接続され、制御電極に前記クロック信号が入力される第4のトランジスタとを備え、
前記スイッチ回路は、
制御電極が前記第3のトランジスタの第2の電極に接続され、第1の電極が出力端子に接続され、第2の電極に第1の電源電圧が入力される第5のトランジスタと、
制御電極が前記第4のトランジスタの第2の電極に接続され、第1の電極が出力端子に接続され、第2の電極に第2の電源電圧が入力される第6のトランジスタとを備えていることを特徴とする請求の範囲第12項に記載の表示駆動回路。 - 前記容量結合配線駆動回路は、さらに、前記第1の信号及び前記第2の信号の少なくとも何れか一方の第1の電位レベルを固定するための電位安定化回路を備えていることを特徴とする請求の範囲第5項から第13項の何れか1項に記載の表示駆動回路。
- 前記電位安定化回路は、
第1の電極に、前記第1の電位レベルに対応する基準電圧が入力され、制御電極が前記第2のトランジスタの第2の電極に接続され、第2の電極が前記第1のトランジスタの第2の電極に接続される第13のトランジスタと、
第1の電極に基準電圧が入力され、制御電極が前記第1のトランジスタの第2の電極に接続され、第2の電極が前記第2のトランジスタの第2の電極に接続される、前記第1のトランジスタに並列に配置される第14のトランジスタとを備えていることを特徴とする請求の範囲第14項に記載の表示駆動回路。 - 前記電位安定化回路は、
前記第1のトランジスタから出力された信号が、第1の電位レベルから、トランジスタをオンさせる電位レベルである第2の電位レベルに変化した時点で、前記第2のトランジスタから出力された信号の電位レベルを、前記基準電圧に固定する一方、
前記第2のトランジスタから出力された信号が、前記第1の電位レベルから前記第2の電位レベルに変化した時点で、前記第1のトランジスタから出力された信号の電位レベルを、前記基準電圧に固定することを特徴とする請求の範囲第15項に記載の表示駆動回路。 - 前記容量結合配線駆動回路は、さらに、前記メモリ回路から出力された前記第1の信号の電位レベルを引き上げるとともに、電位レベルを引き上げた該第1の信号を前記第2の信号として前記スイッチ回路に入力するクロック昇圧回路を備えていることを特徴とする請求の範囲第5項から第16項の何れか1項に記載の表示駆動回路。
- 前記クロック昇圧回路は、
一端に、前記クロック信号が供給されるクロック信号線が接続される第7の容量素子と、
第1の電極に基準電圧が供給され、制御電極に反転クロック信号が入力され、第2の電極が、前記第3及び第4のトランジスタの制御電極と、前記第7の容量素子の他端とに接続される第15のトランジスタとを備えていることを特徴とする請求の範囲第17項に記載の表示駆動回路。 - 前記第2のトランジスタの第1の電極と、前記第5のトランジスタの制御電極とが互いに接続され、前記第2の信号が前記第2の入力信号として、前記第2のトランジスタの第1の電極に入力されることを特徴とする請求の範囲第5項から第18項の何れか1項に記載の表示駆動回路。
- 請求の範囲第1項から第19項の何れか1項に記載の表示駆動回路と、前記表示パネルとを備えることを特徴とする表示装置。
- 前記表示装置は、液晶表示装置であることを特徴とする請求の範囲第20項に記載の表示装置。
- 走査信号線と、この走査信号線によってオン/オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極と、この画素電極と容量結合された容量結合配線とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を備えた表示パネルを駆動して、前記画素電極の電位に応じた階調表示を行わせるための表示駆動方法において、
前記走査信号線を駆動する走査信号線駆動処理と、
映像信号に対応するデータ信号を出力するデータ信号線駆動処理と、
前記データ信号の極性に応じて定められた方向へ電位が切り替わる電位シフト信号を出力する容量結合配線駆動処理とを含み、
前記容量結合配線駆動処理では、前記走査信号線駆動処理により出力される当該行の出力信号に基づいて、当該行の電位シフト信号を出力することを特徴とする表示駆動方法。
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