WO2011045954A1 - 表示駆動回路、表示装置及び表示駆動方法 - Google Patents

表示駆動回路、表示装置及び表示駆動方法 Download PDF

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悦雄 山本
成 古田
村上　祐一郎
業天　誠二郎
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シャープ株式会社
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Definitions

  • the present invention relates to driving of a display device such as a liquid crystal display device having an active matrix liquid crystal display panel, and more particularly to driving a display panel in a display device adopting a driving method called CC (Charge-Coupling) driving.
  • the present invention relates to a display driving circuit and a display driving method.
  • Patent Document 1 Conventionally, a CC driving method employed in an active matrix type liquid crystal display device is disclosed in, for example, Patent Document 1.
  • the CC drive will be described by taking the disclosed contents of Patent Document 1 as an example.
  • FIG. 57 shows a configuration of a device that realizes CC driving.
  • FIG. 58 shows operation waveforms of various signals in CC driving of the apparatus of FIG.
  • the liquid crystal display device that performs CC driving includes an image display unit 110, a source line driving circuit 111, a gate line driving circuit 112, and a CS bus line driving circuit 113.
  • the image display unit 110 includes a plurality of source lines (signal lines) 101, a plurality of gate lines (scanning lines) 102, a switching element 103, a pixel electrode 104, and a plurality of CS (capacity storage) bus lines (common electrodes).
  • Line) 105 storage capacitor 106, liquid crystal 107, and counter electrode 109.
  • a switching element 103 is disposed in the vicinity of an intersection where the plurality of source lines 101 and the plurality of gate lines 102 intersect.
  • a pixel electrode 104 is connected to the switching element 103.
  • the CS bus line 105 is paired with and parallel to the gate line 102.
  • the storage capacitor 106 has one end connected to the pixel electrode 104 and the other end connected to the CS bus line 105.
  • the counter electrode 109 is provided to face the pixel electrode 104 through the liquid crystal 107.
  • the source line driving circuit 111 drives the source line 101, and the gate line driving circuit 112 is provided to drive the gate line 102.
  • the CS bus line driving circuit 113 is provided for driving the CS bus line 105.
  • the switching element 103 is made of amorphous silicon (a-Si), polycrystalline polysilicon (p-Si), single crystal silicon (c-Si), or the like. Due to such a structure, a capacitor 108 is formed between the gate and drain of the switching element 103. The capacitor 108 causes a phenomenon that the gate pulse from the gate line 102 shifts the potential of the pixel electrode 104 to the negative side.
  • a-Si amorphous silicon
  • p-Si polycrystalline polysilicon
  • c-Si single crystal silicon
  • the potential Vg of a certain gate line 102 is Von only in the H period (horizontal scanning period) in which the gate line 102 is selected, and is set to Voff in the other periods. Retained.
  • the amplitude of the potential Vs of the source line 101 varies depending on the video signal to be displayed, but the polarity is inverted every H period with the counter electrode potential Vcom as the center, and in the adjacent H period related to the same gate line 102
  • the waveform is reversed (line inversion drive). Note that FIG. 58 assumes a case where a uniform video signal is input, and thus the potential Vs changes with a constant amplitude.
  • the potential Vd of the pixel electrode 104 is the same as the potential Vs of the source line 101 during the period in which the potential Vg is Von, so that the potential Vd is slightly through the gate-drain capacitance 108 at the moment when the potential Vg becomes Voff. Shift to the negative side.
  • the potential Vc of the CS bus line 105 is Ve + during the H period in which the corresponding gate line 102 is selected and the next H period. Further, the potential Vc further switches to Ve ⁇ in the next H period, and then holds Ve ⁇ until the next field. By this switching, the potential Vd is shifted to the negative side via the storage capacitor 106.
  • the circuit configuration in the source line driver circuit 111 can be simplified and the power consumption can be reduced.
  • Japanese Patent Publication Japanese Laid-Open Patent Publication No. 2001-83943 (published on March 30, 2001)”
  • FIG. 59 is a timing chart showing the operation of the liquid crystal display device for explaining the cause.
  • GSP is a gate start pulse that defines the timing of vertical scanning
  • GCK1 (CK) and GCK2 (CKB) are gate clocks that define the operation timing of the shift register output from the control circuit.
  • the period from the fall of GSP to the next fall corresponds to one vertical scanning period (1 V period).
  • a period from the rising edge of GCK1 to the rising edge of GCK2 and a period from the rising edge of GCK2 to the rising edge of GCK1 are one horizontal scanning period (1H period).
  • CMI is a polarity signal whose polarity is inverted every horizontal scanning period.
  • a source signal S (video signal) supplied from a source line driver circuit 111 to a certain source line 101 (a source line 101 provided in the x-th column), a gate line driver circuit 112, and a CS bus.
  • the gate signal G1 and the CS signal CS1 which are supplied from the line driving circuit 113 to the gate line 102 and the CS bus line 105 provided in the first row, respectively, and the potential Vpix1 of the pixel electrode provided in the first row and the xth column. They are shown in this order.
  • FIG. a source signal S video signal supplied from a source line driver circuit 111 to a certain source line 101 (a source line 101 provided in the x-th column), a gate line driver circuit 112, and a CS bus.
  • the gate signal G1 and the CS signal CS1 which are supplied from the line driving circuit 113 to the gate line 102 and the CS bus line 105 provided in the first row, respectively, and the potential Vpix1 of the pixel electrode provided in the first row
  • FIG. 59 shows gate signals G2 and CS signal CS2 supplied to the gate line 102 and CS bus line 105 provided in the second row, and pixel electrodes provided in the second row and x-th column, respectively.
  • the potential Vpix2 is illustrated in this order.
  • the gate signal G3 and the CS signal CS3 supplied to the gate line 102 and the CS bus line 105 provided in the third row, respectively, and the pixel provided in the third row and the x-th column.
  • the electrode potential Vpix3 is illustrated in this order.
  • the first frame of the display video is the first frame
  • the previous frame is the initial state.
  • all of the source line driving circuit 111, the gate line driving circuit 112, and the CS bus line driving circuit 113 are in a preparation stage or a stop state before entering a normal operation. Therefore, the gate signals G1, G2, and G3 are fixed to a gate off potential (potential for turning off the gate of the switching element 103), and the CS signals CS1, CS2, and CS3 are fixed to one potential (for example, low level).
  • the source line driving circuit 111 In the first frame after the initial state, all of the source line driving circuit 111, the gate line driving circuit 112, and the CS bus line driving circuit 113 perform normal operation. As a result, the source signal S has an amplitude corresponding to the gradation indicated by the video signal, and becomes a signal whose polarity is inverted every 1H period.
  • the gate signals G1, G2, and G3 are set to a gate-on potential (a potential for turning on the gate of the switching element 103) in the first, second, and third 1H periods in the active period (effective scanning period) of each frame. In other periods, the gate-off potential is obtained.
  • the CS signals CS1, CS2, and CS3 are inverted after the corresponding gate signals G1, G2, and G3 fall, and have waveforms that are in reverse relation to each other. Specifically, in an odd frame, the CS signal CS2 rises after the corresponding gate signal G2 falls, and the CS signals CS1 and CS3 fall after the corresponding gate signals G1 and G3 fall. In the even frame, the CS signal CS2 falls after the corresponding gate signal G2 falls, and the CS signals CS1 and CS3 rise after the corresponding gate signals G1 and G3 fall.
  • the rising and falling relationships of the CS signals CS1, CS2, and CS3 in the odd and even frames may be opposite to the above relationship.
  • the CS signal CS1, CS2, CS3 may be inverted after the falling edge of the gate signals G1, G2, G3, that is, after the corresponding horizontal scanning period.
  • the CS signals CS1, CS2, CS3 are synchronized with the rising edge of the gate signal of the next row. Then flip.
  • the CS signals CS1, CS2, and CS3 are all fixed at one potential (low level in FIG. 59) in the initial state, the potentials Vpix1 and Vpix3 are in an irregular state.
  • the CS signal CS2 is the same as the other odd frames (third, fifth frame,%) In that the CS signal CS2 rises after the fall of the corresponding gate signal G2, but the CS signal CS1, CS3 differs from the other odd frames (third, fifth frame,...) In that it holds the same potential (low level in FIG. 59) after the corresponding gate signals G1, G3 fall.
  • the potential change of the CS signal CS2 occurs normally in the pixel electrode 104 of the second row, the potential Vpix2 is subjected to a potential shift caused by the potential change of the CS signal CS2, while the first row.
  • the potentials of the CS signals CS1 and CS3 do not change, so that the potentials Vpix1 and Vpix3 are not subjected to a potential shift (shaded area in FIG. 59).
  • Patent Document 2 discloses a technique that can suppress the occurrence of such horizontal stripes.
  • the technique of Patent Document 2 will be described below with reference to FIGS. 60 is a block diagram showing the configuration of the drive circuit (gate line drive circuit 30 and CS bus line drive circuit 40) disclosed in Patent Document 2, and FIG. 61 is a timing showing waveforms of various signals of the liquid crystal display device.
  • FIG. 62 is a timing chart showing waveforms of various signals inputted to and outputted from the CS bus line driving circuit.
  • the CS bus line driving circuit 40 includes a plurality of CS circuits 41, 42, 43,..., 4n corresponding to each row.
  • Each of the CS circuits 41, 42, 43, ..., 4n includes D latch circuits 41a, 42a, 43a, ..., 4na, and OR circuits 41b, 42b, 43b, ..., 4nb, respectively.
  • the CS circuits 41 and 42 corresponding to the first and second rows will be described.
  • the input signals to the CS circuit 41 are the gate signals G1 and G2, the polarity signal POL, and the reset signal RESET, and the input signals to the CS circuit 42 are the gate signals G2 and G3, the polarity signal POL, and the reset signal RESET. is there.
  • the polarity signal POL and the reset signal RESET are input from a control circuit (not shown).
  • the OR circuit 41b outputs the signal g1 shown in FIG. 62 when the gate signal G1 of the corresponding gate line 12 and the gate signal G2 of the gate line 12 of the next row are input.
  • the OR circuit 42b receives the gate signal G2 of the corresponding gate line 12 and the gate signal G3 of the gate line 12 of the next row, and outputs the signal g2 shown in FIG.
  • the reset signal RESET is input to the terminal CL of the D latch circuit 41a, the polarity signal POL is input to the terminal D, and the output g1 of the OR circuit 41b is input to the clock terminal CK.
  • the D latch circuit 41a receives an input state of the polarity signal POL input to the terminal D in accordance with a change in potential level of the signal g1 input to the clock terminal CK (low level ⁇ high level or high level ⁇ low level). (Low level or high level) is output as a CS signal CS1 indicating a change in potential level.
  • the D latch circuit 41a changes the input state (low level or high level) of the polarity signal POL input to the terminal D when the potential level of the signal g1 input to the clock terminal CK is high level.
  • the input state (low level or high level) of the polarity signal POL input to the terminal D at the time of change is latched. Then, the latched state is maintained until the potential level of the signal g1 input to the clock terminal CK becomes a high level. Then, it is output from the terminal Q of the D latch circuit 41a as a CS signal CS1 indicating the change in potential level shown in FIG.
  • the reset signal RESET and the polarity signal POL are input to the terminal CL and the terminal D of the D latch circuit 42a, and the output g2 of the OR circuit 42b is input to the clock terminal CK.
  • the CS signal CS2 indicating the change in the potential level shown in FIG. 62 is output from the terminal Q of the D latch circuit 42a.
  • the potentials of the CS signals CS1 and CS2 at the time when the gate signals of the first row and the second row fall are different from each other. Therefore, as shown in FIG. 61, the potential Vpix1 receives a potential shift due to the potential change of the CS signal CS1, and the potential Vpix2 receives a potential shift due to the potential change of the CS signal CS2. Thereby, the horizontal streak composed of light and dark for each line as shown in FIG. 59 can be eliminated.
  • Patent Document 2 is based on line (1H) inversion driving that inverts the polarity of the voltage of the pixel electrode for each row (one line, one horizontal scanning period), and the CS signal potential is set to one row. Since the driving is performed so as to be different for each row, the potential of the CS signal cannot be changed for every two rows, for example. For this reason, when the above driving method is applied to a display device that converts the resolution of a video signal to a high resolution (for example, double angle) and displays it, there is a problem that horizontal stripes appear in the displayed video.
  • line (1H) inversion driving that inverts the polarity of the voltage of the pixel electrode for each row (one line, one horizontal scanning period)
  • the CS signal potential is set to one row. Since the driving is performed so as to be different for each row, the potential of the CS signal cannot be changed for every two rows, for example. For this reason, when the above driving method is applied to a display device that converts the resolution of a video signal to a high
  • FIG. 63A shows the display image and the polarity of the signal potential supplied to the corresponding pixel electrode in normal driving
  • FIG. 63B shows the upper left column of FIG.
  • the display video and the polarity of the signal potential supplied to the pixel electrode when the resolution of the video signal corresponding to the display video is doubled in the row direction and the column direction (double angle display) are shown.
  • signals having the same polarity and the same potential (gradation) are supplied to the pixel electrodes of a plurality of pixels adjacent in the column direction (scanning direction) according to the conversion magnification.
  • the source signal S supplied to the pixel electrode of each pixel arranged in the third column to the sixth row / fourth column has the same polarity (here, negative polarity) and potential (gradation).
  • FIG. 64 is a timing chart showing waveforms of various signals when a double-angle display drive is performed in a conventional liquid crystal display device.
  • Symbols “A” to “SA” shown in the source signal S of FIG. 64 correspond to one horizontal scanning period, and indicate the signal potential (gradation) in each horizontal scanning period.
  • the first and second horizontal scanning periods are positive and have the same signal potential (“A”)
  • the third and fourth horizontal scanning periods are It has a negative polarity and the same signal potential (“ka”).
  • the first and second horizontal scanning periods are negative in polarity and have the same signal potential (“I”)
  • the third and fourth horizontal scanning periods are They have positive polarity and the same signal potential ("ki”).
  • the above example is a case where the conversion magnification is 2 ⁇ , but for example, even when the conversion magnification is 3 ⁇ , or when the resolution is converted only in the column direction, a horizontal streak appears in the display image. It will be.
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to produce brightness and darkness generated in a display image when a display device that performs CC driving converts a video signal resolution to a high resolution and performs display. It is an object of the present invention to provide a display driving circuit and a display driving method capable of eliminating the horizontal streak and improving the display quality.
  • the display drive circuit converts the resolution of the video signal to a high resolution and displays the data, and supplies the storage capacitor wiring signal to the storage capacitor wiring that forms the capacitor and the pixel electrode included in the pixel.
  • a display driving circuit for use in a display device that changes a signal potential written from a signal line to a pixel electrode in a direction corresponding to the polarity of the signal potential.
  • the signal potential of the same polarity and the same gradation is supplied to the electrode, and the direction of the change of the signal potential written from the data signal line to the pixel electrode is different for every n adjacent rows according to the polarity of the signal potential.
  • Set It is characterized in that.
  • the display drive circuit In the display drive circuit, the signal potential written to the pixel electrode is changed in the direction corresponding to the polarity of the signal potential by the storage capacitor wiring signal. Thereby, CC drive is realized. Further, the display driving circuit performs display by converting the resolution of the video signal at least n times (n is an integer of 2 or more) in the column direction. Thereby, high-resolution conversion driving (n-fold display driving) is realized.
  • the direction of the change in the signal potential written from the data signal line to the pixel electrode differs for every n adjacent rows in accordance with the polarity of the signal potential.
  • the direction of the change in the signal potential written to the pixel electrode is the polarity of the signal potential.
  • it is different for every two adjacent rows.
  • the horizontal streaks formed of light and dark in the display image can be eliminated. Therefore, in a display device that performs CC driving, when performing high resolution conversion driving (n-fold display driving), it is possible to improve the display quality by eliminating the horizontal stripes that appear in the display image.
  • a display device includes any one of the display drive circuits described above and a display panel.
  • the display driving method converts the resolution of a video signal into a high resolution for display, and supplies a storage capacitor wiring signal to a storage capacitor wiring forming a pixel electrode and a capacitor included in the pixel, thereby providing data.
  • a display driving method for driving a display device in which a signal potential written from a signal line to a pixel electrode is changed in a direction corresponding to the polarity of the signal potential, where the extending direction of the scanning signal line is a row direction.
  • the resolution of the video signal is converted at least n times (n is an integer of 2 or more) in the column direction, it is included in n pixels adjacent in the column direction corresponding to n scanning signal lines adjacent to each other.
  • a signal potential having the same polarity and the same gradation is supplied to each pixel electrode, and the direction of the change of the signal potential written from the data signal line to the pixel electrode is determined for every adjacent n rows in accordance with the polarity of the signal potential. Different It is characterized by causing.
  • the same effect as that obtained by the configuration of the display driving circuit can be obtained.
  • the display driving circuit and the display driving method according to the present invention as described above, from the data signal line to the pixel electrode when performing display by converting the resolution of the video signal at least n times in the column direction in CC driving.
  • the direction of change of the written signal potential is changed for each adjacent n rows in accordance with the polarity of the signal potential.
  • FIG. 2 is an equivalent circuit diagram illustrating an electrical configuration of each pixel in the liquid crystal display device of FIG. 1.
  • FIG. 3 is a block diagram illustrating configurations of a gate line driving circuit and a CS bus line driving circuit in Embodiment 1.
  • 3 is a timing chart showing waveforms of various signals of the liquid crystal display device 1 in Embodiment 1.
  • FIG. 2 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit of the liquid crystal display device 1 according to the first embodiment. The correspondence relationship between the polarity signal and shift register input to the CS circuit in the first embodiment and the CS signal output from the CS circuit is shown.
  • 6 is a timing chart showing waveforms of various signals when performing a three-line (3H) inversion drive in the liquid crystal display device 1 in Example 2.
  • 5 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit of the liquid crystal display device 1 of Example 2.
  • the correspondence relationship between the polarity signal input to the CS circuit and the shift register output in the second embodiment and the CS signal output from the CS circuit is shown.
  • It is a block diagram which shows the structure of the gate line drive circuit in Example 3, and a CS bus line drive circuit.
  • 12 is a timing chart showing waveforms of various signals when performing two-line (2H) inversion driving in the liquid crystal display device 1 in Example 3.
  • 10 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit of the liquid crystal display device 1 of Example 3.
  • 10 shows the correspondence between the polarity signal and shift register output input to the CS circuit in Example 3 and the CS signal output from the CS circuit.
  • 10 is a timing chart showing waveforms of various signals when performing a three-line (3H) inversion drive in the liquid crystal display device 1 in Example 4.
  • 10 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit of the liquid crystal display device 1 of Example 4.
  • 10 shows the correspondence between the polarity signal and shift register output input to the CS circuit in Example 4 and the CS signal output from the CS circuit.
  • 10 is a block diagram illustrating a configuration of a gate line driving circuit and a CS bus line driving circuit in Embodiment 5.
  • 10 is a timing chart showing waveforms of various signals when performing two-line (2H) inversion driving in the liquid crystal display device 1 in Example 5.
  • 10 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit of the liquid crystal display device 1 of Example 5.
  • 10 shows the correspondence relationship between the polarity signal and shift register output input to the CS circuit in Example 5 and the CS signal output from the CS circuit.
  • FIG. 10 is a timing chart showing waveforms of various signals when performing 3-line (3H) inversion driving in the liquid crystal display device 1 in Example 5.
  • FIG. 1 is a timing chart showing waveforms of various signals when performing 3-line (3H) inversion driving in the liquid crystal display device 1 in Example 5.
  • FIG. 10 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit of the liquid crystal display device 1 of Example 6.
  • the correspondence relationship between the polarity signal and shift register output input to the CS circuit in the sixth embodiment and the CS signal output from the CS circuit is shown.
  • 16 is a timing chart showing waveforms of various signals when performing a four-line (4H) inversion drive in the liquid crystal display device 2 in Example 7.
  • FIG. 10 is a block diagram illustrating a configuration of a gate line driving circuit and a CS bus line driving circuit in Example 7. 10 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit of the liquid crystal display device 2 of Example 7.
  • FIG. 10 shows the correspondence relationship between the polarity signal and shift register output input to the CS circuit in the seventh embodiment and the CS signal output from the CS circuit.
  • 16 is a timing chart showing waveforms of various signals when performing 2-line (2H) inversion driving in the liquid crystal display device 3 in Example 8.
  • FIG. 10 is a block diagram illustrating configurations of a gate line driving circuit and a CS bus line driving circuit according to an eighth embodiment. 10 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit of the liquid crystal display device 3 of Example 8.
  • FIG. 10 shows a correspondence relationship between a polarity signal and a shift register output input to the CS circuit in Example 8 and a CS signal output from the CS circuit.
  • FIG. 10 is a timing chart showing waveforms of various signals when performing 3-line (3H) inversion driving in the liquid crystal display device 3 in Example 9.
  • FIG. 10 is a block diagram illustrating a configuration of a gate line driving circuit and a CS bus line driving circuit in Example 9. 10 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit of the liquid crystal display device 3 of Example 9. 10 shows a correspondence relationship between a polarity signal and a shift register output input to the CS circuit in Example 9 and a CS signal output from the CS circuit. It is a block diagram which shows the structure of the gate line drive circuit in Example 10, and a CS bus line drive circuit.
  • FIG. 24 is a timing chart showing waveforms of various signals when performing three-line (3H) inversion driving in the liquid crystal display device 3 in Example 10.
  • 10 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit of the liquid crystal display device 3 of Example 10. The correspondence relationship between the polarity signal input to the CS circuit and the shift register output in the tenth embodiment and the CS signal output from the CS circuit is shown.
  • FIG. 22 is a block diagram illustrating configurations of a gate line driving circuit and a CS bus line driving circuit in Example 11.
  • 22 is a timing chart illustrating waveforms of various signals when performing two-line (2H) inversion driving in the liquid crystal display device 3 in Example 11.
  • FIG. 10 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit of the liquid crystal display device 3 of Example 11.
  • the correspondence relationship between the polarity signal input to the CS circuit and the shift register output in the eleventh embodiment and the CS signal output from the CS circuit is shown.
  • 22 is a timing chart illustrating waveforms of various signals when performing three-line (3H) inversion driving in the liquid crystal display device 4 in Example 12.
  • FIG. 22 is a block diagram illustrating configurations of a gate line driving circuit and a CS bus line driving circuit in Example 12.
  • 20 shows waveforms of various signals inputted to and outputted from the CS bus line driving circuit of the liquid crystal display device 4 in Example 12.
  • FIG. 24 is a timing chart illustrating waveforms of various signals when performing three-line (3H) inversion driving in the liquid crystal display device 4 in Example 13. It is a block diagram which shows the structure of the gate line drive circuit in Example 13, and a CS bus line drive circuit.
  • FIG. 16 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit of the liquid crystal display device 4 in Example 13.
  • FIG. The correspondence relationship between the polarity signal input to the CS circuit and the shift register output in the thirteenth embodiment and the CS signal output from the CS circuit is shown.
  • FIG. 53 is a block diagram showing a configuration of a liquid crystal display device including the gate line driving circuit shown in FIG. 52.
  • FIG. 53 is a block diagram showing a configuration of a shift register circuit configuring the gate line driving circuit shown in FIG. 52.
  • FIG. 55 is a circuit diagram showing a configuration of a flip-flop constituting the shift register circuit shown in FIG. 54.
  • 56 is a timing chart showing an operation of the flip-flop shown in FIG. 55.
  • It is a block diagram which shows the structure of the conventional liquid crystal display device which performs CC drive. It is a timing chart which shows the waveform of various signals in the said conventional liquid crystal display device.
  • Fig. 61 is a timing chart showing waveforms of various signals of a liquid crystal display device including the drive circuit of Fig. 60.
  • FIG. 61 is a timing chart showing waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit shown in FIG. 60.
  • the conventional liquid crystal display device it is a figure which shows the polarity of the signal potential supplied to a pixel electrode, (a) shows the polarity of the signal potential supplied to the pixel electrode in normal driving, (b) The polarity of the signal potential supplied to the pixel electrode when the resolution of the video signal is doubled (double angle display) is shown for the display video in the upper left column (the portion surrounded by the dotted line) of a). It is a timing chart which shows the waveform of various signals in the case of performing a double angle display drive in the conventional liquid crystal display device.
  • FIGS. 1 is a block diagram showing the overall configuration of the liquid crystal display device 1
  • FIG. 2 is an equivalent circuit diagram showing the electrical configuration of the pixels of the liquid crystal display device 1.
  • the liquid crystal display device 1 includes an active matrix type liquid crystal display panel 10 corresponding to a display panel, a data signal line driving circuit, a scanning signal line driving circuit, a storage capacitor line driving circuit, and a control circuit of the present invention, and a source bus line driving.
  • a circuit 20, a gate line driving circuit 30, a CS bus line driving circuit 40, and a control circuit 50 are provided.
  • the liquid crystal display panel 10 is configured by sandwiching liquid crystal between an active matrix substrate (not shown) and a counter substrate, and has a large number of pixels P arranged in a matrix.
  • the liquid crystal display panel 10 is formed on the active matrix substrate on the source bus line 11, the gate line 12, the thin film transistor (corresponding to the data signal line, the scanning signal line, the switching element, the pixel electrode, and the storage capacitor line of the present invention, respectively.
  • the TFT 13 is shown only in FIG. 2 and is omitted in FIG.
  • One source bus line 11 is formed in each column so as to be parallel to each other in the column direction (vertical direction), and one gate line 12 is provided in each row so as to be parallel to each other in the row direction (lateral direction).
  • Each book is formed.
  • the TFT 13 and the pixel electrode 14 are formed corresponding to the intersections of the source bus line 11 and the gate line 12, respectively.
  • the source electrode s of the TFT 13 is the source bus line 11, the gate electrode g is the gate line 12.
  • Drain electrodes d are connected to the pixel electrodes 14 respectively.
  • a liquid crystal capacitor 17 is formed between the pixel electrode 14 and the counter electrode 19 via a liquid crystal.
  • the gate of the TFT 13 is turned on by the gate signal (scanning signal) supplied to the gate line 12, and when the source signal (data signal) from the source bus line 11 is written to the pixel electrode 14, A potential corresponding to the source signal is applied.
  • the gate signal scanning signal
  • the source signal data signal
  • the source bus line 11 is written to the pixel electrode 14
  • a potential corresponding to the source signal is applied.
  • One CS bus line 15 is formed in each row so as to be parallel to each other in the row direction (lateral direction), and is arranged to make a pair with the gate line 12.
  • Each CS bus line 15 is capacitively coupled to the pixel electrode 14 by forming a storage capacitor 16 (also referred to as “auxiliary capacitor”) between the pixel electrode 14 arranged in each row.
  • a pull-in capacitor 18 is formed between the gate electrode g and the drain electrode d, so that the potential of the pixel electrode 14 is affected by the potential change of the gate line 12 (pull-in). Will receive. However, for the sake of simplification of explanation, the above influence is not considered.
  • the liquid crystal display panel 10 configured as described above is driven by the source bus line driving circuit 20, the gate line driving circuit 30, and the CS bus line driving circuit 40.
  • the control circuit 50 supplies various signals necessary for driving the liquid crystal display panel 10 to the source bus line driving circuit 20, the gate line driving circuit 30, and the CS bus line driving circuit 40.
  • the gate line driving circuit 30 sequentially outputs a gate signal for turning on the TFT 13 to the gate line 12 of the row in synchronization with the horizontal scanning period of each row. Details of the gate line driving circuit 30 will be described later.
  • the source bus line driving circuit 20 outputs a source signal to each source bus line 11.
  • the source signal is a signal obtained by assigning a video signal supplied from the outside of the liquid crystal display device 1 to the source bus line driving circuit 20 via the control circuit 50 to each column in the source bus line driving circuit 20 and performing boosting or the like. It is.
  • the source bus line drive circuit 20 performs the so-called n-line (nH) inversion drive so as to invert the polarity of the source signal to be output in synchronization with the vertical scanning period and the polarity of all pixels in the same row.
  • nH n-line
  • FIG. 4 showing the drive timing of 2-line (2H) inversion drive
  • the polarity of the source signal S in the horizontal scanning period of the first row and the second row and the horizontal scanning period of the third row and the fourth row.
  • the polarity of the source signal S is reversed between the horizontal scanning period of the first row in the first frame and the horizontal scanning period of the first row in the second frame. That is, in the n line (nH) inversion driving, the polarity of the source signal S (the polarity of the potential of the pixel electrode) is inverted every n lines (n rows).
  • the source bus line driving circuit 20 converts signals of the same polarity and the same gradation for each of n rows (n lines) in order to display the video signal resolution at least in the column direction with high resolution (n times). Output potential.
  • the source signal S output to the first row and the source signal S output to the second row are:
  • the voltage polarity and gradation are equal to each other, and the source signal S output to the third row and the source signal S output to the fourth row have the same voltage polarity and gradation.
  • one row (one line) corresponds to one horizontal scanning period, but the present invention is not limited to this.
  • the CS bus line driving circuit 40 outputs a CS signal corresponding to the storage capacitor wiring signal of the present invention to each CS bus line 15.
  • This CS signal is a signal in which the potential switches between two values (potential level high and low) (rising or falling), and when the TFT 13 in the row is switched from on to off (when the gate signal falls) ) Is controlled to be different for each n-line. Details of the CS bus line driving circuit 40 will be described later.
  • the control circuit 50 controls the gate line driving circuit 30, the source bus line driving circuit 20, and the CS bus line driving circuit 40 described above to output signals shown in FIG. 4 from these circuits.
  • the present liquid crystal display device having the above configuration is configured to convert the resolution of the video signal at least n times in the column direction (n is an integer of 2 or more) and to perform n-line inversion driving.
  • the resolution of the video signal is converted to n times in the column direction and the row direction.
  • the present invention is not limited to this, and is converted to n times only in the column direction. It may be configured to.
  • an example in which the display is converted to n times in the column direction and the row direction and displayed (n-fold angle display driving) is taken as an example.
  • FIG. 4 is a timing chart showing waveforms of various signals in the liquid crystal display device 1 that performs double-angle display driving.
  • GSP is a gate start pulse that defines the timing of vertical scanning
  • GCK1 (CK) and GCK2 (CKB) are gate clocks that define the operation timing of the shift register output from the control circuit 50. Show.
  • the period from the fall of GSP to the next fall corresponds to one vertical scanning period (1 V period).
  • a period from the rising edge of GCK1 to the rising edge of GCK2 and a period from the rising edge of GCK2 to the rising edge of GCK1 are one horizontal scanning period (1H period).
  • CMI1 and CMI2 are polarity signals whose polarities are inverted according to a predetermined timing.
  • the source signal S (video signal) supplied from the source bus line driving circuit 20 to a certain source bus line 11 (source bus line 11 provided in the x-th column), the gate line driving circuit 30 and CS
  • the waveform Vpix1 is illustrated in this order.
  • the gate signal G2 and CS signal CS2 supplied to the gate line 12 and CS bus line 15 provided in the second row, respectively, and the potential waveform Vpix2 of the pixel electrode 14 provided in the second row and x-th column are shown in this order.
  • the gate signal G3 and the CS signal CS3 supplied to the gate line 12 and the CS bus line 15 provided in the third row, respectively, and the potential waveform Vpix3 of the pixel electrode 14 provided in the third row and the xth column are illustrated in this order.
  • the gate signal G4, the CS signal CS4, the potential waveform Vpix4, and the gate signal G5, the CS signal CS5, and the potential waveform Vpix5 are illustrated in this order.
  • Vpix1, Vpix2, Vpix3, Vpix4, and Vpix5 indicate the potential of the counter electrode 19.
  • the first frame of the display video is the first frame
  • the previous frame is the initial state.
  • the CS signals CS1 to CS5 are all fixed at one potential (low level in FIG. 4).
  • the CS signal CS1 in the first row is at a high level when the corresponding gate signal G1 (corresponding to the output SRO1 of the corresponding shift register circuit SR1) falls
  • the CS signal CS2 in the second row is
  • the CS signal CS3 in the third row is at the low level when the corresponding gate signal G3 falls
  • the CS signal CS3 in the fourth row is at the low level when the corresponding gate signal G3 falls.
  • the CS signal CS5 in the fifth row is at the high level when the corresponding gate signal G5 falls.
  • the source signal S is a signal having an amplitude corresponding to the gradation indicated by the video signal and having the polarity inverted every two horizontal scanning periods (2H). Further, the source signal S has the same potential (gradation) every two horizontal scanning periods (2H). That is, the symbols “A” to “SA” in FIG. 4 correspond to one horizontal scanning period, and indicate the signal potential (gradation) in each one horizontal scanning period. For example, in the first frame, the first and second horizontal scanning periods are negative in polarity and have the same signal potential (gradation) (“A”), and the third and fourth horizontal scan periods. The scanning period has a positive polarity and the same signal potential (“ka”).
  • the first and second horizontal scanning periods are positive in polarity and have the same signal potential ("I")
  • the third and fourth horizontal scanning periods are They have negative polarity and the same signal potential ("ki").
  • the gate signals G1 to G5 become the gate-on potential in the first to fifth 1H periods in the active period (effective scanning period) of each frame, and become the gate-off potential in the other periods.
  • the CS signals CS1 to CS5 are switched between high and low after the corresponding gate signals G1 to G5 fall. Specifically, in the first frame, each of the CS signals CS1 and CS2 falls after the corresponding gate signals G1 and G2 fall, and each of the CS signals CS3 and CS4 receives the corresponding gate signals G3 and G4. Stand up after falling. In the second frame, this relationship is reversed, and each of the CS signals CS1 and CS2 rises after the corresponding gate signals G1 and G2 fall, and each of the CS signals CS3 and CS4 has a corresponding gate signal G3. It falls after G4 falls.
  • the potentials of the CS signals at the time when the gate signal falls differ from each other every two rows corresponding to the polarity of the source signal S.
  • the potentials Vpix1 to Vpix5 of the pixel electrode 14 are all appropriately shifted by the CS signals CS1 to CS5. Therefore, when the source signal S of the same gradation is input, the potential difference between the counter electrode potential and the shifted pixel electrode 14 is the same for the positive polarity and the negative polarity.
  • source signals having negative polarity and the same potential are written to pixels corresponding to two adjacent rows, and the next two adjacent rows after the two rows.
  • a source signal having a positive polarity and the same potential (gradation) is written to the pixel corresponding to the above, and the potential of the CS signal corresponding to the first two rows is during writing to the pixels corresponding to the first two rows. Without reversing the polarity, the polarity is reversed in the negative direction after writing, and the polarity is not reversed until the next writing.
  • the potential of the CS signal corresponding to the next two rows is written to the pixel corresponding to the next two rows. The polarity is not reversed, but the polarity is reversed in the positive direction after writing, and the polarity is not reversed until the next writing. Thereby, 2-line inversion driving is realized in CC driving.
  • the potential Vpix1 to Vpix5 of the pixel electrode 14 can be appropriately shifted by the CS signals CS1 to CS5 even in the double-angle display driving (two-line inversion driving).
  • the potentials of the supplied pixel electrodes 14 can be made equal, and the occurrence of horizontal stripes shown in FIG. 64 can be eliminated.
  • FIG. 3 shows the configuration of the gate line driving circuit 30 and the CS bus line driving circuit 40.
  • the CS bus line driving circuit 40 includes a plurality of CS circuits 41, 42, 43,..., 4n corresponding to each row.
  • Each of the CS circuits 41, 42, 43, ..., 4n includes D latch circuits 41a, 42a, 43a, ..., 4na, and OR circuits (logic circuits) 41b, 42b, 43b, ..., 4nb, respectively.
  • the gate line driving circuit 30 includes a plurality of shift register circuits SR1, SR2, SR3,.
  • the gate line driving circuit 30 and the CS bus line driving circuit 40 are formed on one end side of the liquid crystal display panel.
  • the present invention is not limited to this, and each is formed on a different side. Also good.
  • the input signals to the CS circuit 41 are shift register outputs SRO1 and SRO2, the polarity signal CMI1 and the reset signal RESET corresponding to the gate signals G1 and G2.
  • the input signals to the CS circuit 42 are the gate signals G2 and G3.
  • the corresponding shift register outputs SRO2 and SRO3, the polarity signal CMI2, and the reset signal RESET, and the input signals to the CS circuit 43 are the shift register outputs SRO3 and SRO4, the polarity signal CMI1 and the reset corresponding to the gate signals G3 and G4.
  • the signal RESET and the input signals to the CS circuit 44 are shift register outputs SRO4 and SRO5 corresponding to the gate signals G4 and G5, the polarity signal CMI2, and the reset signal RESET.
  • each CS circuit receives the corresponding n-row shift register output SROn and the next-row shift register output SROn + 1, and the polarity signal CMI1 and the polarity signal CMI2 for each row. It is input alternately.
  • the polarities of the polarity signals CMI1 and CMI2 are inverted in two horizontal scanning periods, and their phases are shifted by one horizontal scanning period (see FIG. 4).
  • the polarity signals CMI1 and CMI2 and the reset signal RESET are input from the control circuit 50.
  • CS circuits 42 and 43 corresponding to the second and third rows will be mainly given as an example.
  • the reset signal CLSET is input to the reset terminal CL of the D latch circuit 42a, the polarity signal CMI2 (holding target signal) is input to the data terminal D (second input unit), and the clock terminal CK (first signal).
  • the output of the OR circuit 42b is input to the input section.
  • the D latch circuit 42a receives an input state of the polarity signal CMI2 input to the data terminal D in accordance with a change in the potential level of the signal input to the clock terminal CK (from low level to high level or from high level to low level). (Low level or high level) is output as a CS signal CS2 indicating a change in potential level.
  • the D latch circuit 42a changes the input state (low level or high level) of the polarity signal CMI2 input to the data terminal D when the potential level of the signal input to the clock terminal CK is high level. Output.
  • the D latch circuit 42a inputs the polarity signal CMI2 input to the terminal D at the time of the change (low level or high level). Level) is latched, and the latched state is held until the potential level of the signal input to the clock terminal CK next becomes high.
  • the D latch circuit 42a is output from the output terminal Q as a CS signal CS2 indicating a change in potential level.
  • a reset signal RESET and a polarity signal CMI1 are input to the reset terminal CL and the data terminal D of the D latch circuit 43a, respectively.
  • the output of the OR circuit 43b is input to the clock terminal CK of the D latch circuit 43a.
  • a CS signal CS3 indicating a change in potential level is output from the output terminal Q (output unit) of the D latch circuit 43a.
  • the OR circuit 42b receives the output signal SRO2 of the shift register circuit SR2 in the corresponding row and the output signal SRO3 of the shift register circuit SR3 in the next row, and outputs the signal M2 shown in FIG. Further, the OR circuit 43b outputs the signal M3 shown in FIG. 5 when the output signal SRO3 of the shift register circuit SR3 in the corresponding row and the output signal SRO4 of the shift register circuit SR4 in the next row are input.
  • the shift register output SRO input to each OR circuit is generated by a known method in the gate line driving circuit 30 including the D-type flip-flop circuit shown in FIG.
  • the gate line driving circuit 30 sequentially shifts the gate start pulse GSP supplied from the control circuit 50 to the next-stage shift register circuit SR at the timing of the gate clock GCK having a period of one horizontal scanning period.
  • FIG. 5 shows waveforms of various signals inputted to and outputted from the CS bus line driving circuit 40 of the liquid crystal display device 1 of the first embodiment.
  • the polarity signal CMI2 is input to the terminal D of the D latch circuit 42a in the CS circuit 42, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS2 output from the output terminal Q of the D latch circuit 42a is held at a low level.
  • the shift register output SRO2 corresponding to the gate signal G2 supplied to the gate line 12 of the second row is output from the shift register circuit SR2 and input to one terminal of the OR circuit 42b in the CS circuit 42.
  • the potential change (low to high) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO2 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until there is a potential change (from high to low) of the shift register output SRO2 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (high to low) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, the input state of the polarity signal CMI2 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M2 becomes high level.
  • the shift register output SRO3 that has been shifted to the third row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 42b.
  • the shift register output SRO3 is also input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the clock terminal CK of the D latch circuit 42a receives the potential change (low to high) of the shift register output SRO3 in the signal M2, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS2 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO3 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (high level) of the shift register output SRO2 is transferred.
  • the input state (low level) of the polarity signal CMI2 when the input signal (low level) is input is latched, and the low level is held until the signal M2 next becomes the high level.
  • the potential change (low to high) of the shift register output SRO3 is input to the clock terminal CK of the D latch circuit 42a, and the input state of the polarity signal CMI2 input to the data terminal D at this time, that is, the high level Is transferred. That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until the potential change (from high to low) of the shift register output SRO3 input to the clock terminal CK (period in which the signal M2 is high level).
  • the polarity signal CMI1 is latched by the shift register outputs SRO1 and SRO2, thereby outputting the CS signal CS1 shown in FIG.
  • the polarity signal CMI1 is input to the data terminal D of the D latch circuit 43a in the CS circuit 43, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS3 output from the output terminal Q of the D latch circuit 43a is held at a low level.
  • the shift register output SRO3 corresponding to the gate signal G3 supplied to the gate line 12 of the third row is output from the shift register circuit SR3 and input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the potential change (low to high) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the data terminal D at this time, that is, the low level is transferred.
  • the low level is output until there is a potential change (high to low) of the shift register output SRO3 in the signal M3 input to the clock terminal CK next (period in which the signal M3 is high level).
  • the shift register output SRO4 shifted to the fourth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 43b.
  • the shift register output SRO4 is also input to one terminal of the OR circuit 44b in the CS circuit 44.
  • the clock terminal CK of the D latch circuit 43a receives the potential change (low to high) of the shift register output SRO4 in the signal M3. Transferred. That is, at the timing when the shift register output SRO4 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level. Then, the high level is output until the potential change (high to low) of the shift register output SRO4 in the signal M3 input to the clock terminal CK next (period in which the signal M3 is high level). Next, when the potential change (high to low) of the shift register output SRO4 in the signal M3 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M3 becomes high level in the second frame.
  • the input state (high level) of the polarity signal CMI1 input to the data terminal D is transferred during the high level period of the shift register output SRO3 in the signal M3, and then the potential change (high level) of the shift register output SRO3.
  • the input state (high level) of the polarity signal CMI1 when the signal M3 is input to the low level is latched, and the high level is maintained until the signal M3 becomes the next high level.
  • the potential change (low to high) of the shift register output SRO4 is input to the clock terminal CK of the D latch circuit 43a, and the input state of the polarity signal CMI1 input to the data terminal D at this time, that is, the low level Is transferred. That is, at the timing when the shift register output SRO4 changes in potential (from low to high), the potential of the CS signal CS3 switches from high level to low level.
  • the low level is output until there is a potential change (high to low) of the shift register output SRO4 input to the clock terminal CK next (period in which the signal M3 is high level).
  • the potential change (from high to low) of the shift register output SRO4 is input to the clock terminal CK
  • the input state of the polarity signal CMI1 at this time that is, the low level is latched. Thereafter, the low level is maintained until the signal M3 becomes high level in the third frame.
  • the polarity signal CMI2 is latched by the shift register outputs SRO4 and SRO5, thereby outputting the CS signal CS4 shown in FIG.
  • the CS circuit 41, 42, 43,..., 4n corresponding to each row has the gate signal of the row fall for all frames in 2H inversion driving (TFT 13 is switched from on to off).
  • TFT 13 is switched from on to off.
  • the potential level of the CS signal at the time can be switched between high and low after the gate signal of the row falls.
  • the CS signal CSn output to the CS bus line 15 in the nth row includes the potential level of the polarity signal CMI1 at the rising edge of the gate signal Gn in the nth row and the (n + 1) th row.
  • the CS signal CSn + 1 which is generated by latching the potential level of the polarity signal CMI1 when the gate signal G (n + 1) rises, is output to the CS bus line 15 in the (n + 1) th row. It is generated by latching the potential level of the polarity signal CMI2 when the gate signal G (n + 1) rises and the potential level of the polarity signal CMI2 when the gate signal G (n + 2) in the (n + 2) th row rises.
  • the CS signal CSn + 2 output to the (n + 2) -th row CS bus line 15 includes the potential level of the polarity signal CMI1 at the rising edge of the (n + 2) -th row gate signal G (n + 2) and the (n + 3) -th row.
  • the CS signal CSn + 3 generated by latching the potential level of the polarity signal CMI1 when the gate signal G (n + 3) of the row rises and output to the CS bus line 15 of the (n + 3) th row is the (n + 3) th row.
  • the CS bus line driving circuit 40 can be appropriately operated, so that an irregular waveform that causes horizontal stripes can be eliminated. It is possible to achieve the effect of improving the display quality by eliminating the horizontal stripes formed in the display image.
  • FIG. 6 shows a correspondence relationship between the polarity signal CMI1 (or CMI2) and the shift register output SROn input to the CS circuit 4n and the CS signal CSn output from the CS circuit 4n.
  • symbols A to L each correspond to one horizontal scanning period, and indicate the polarity (positive polarity or negative polarity) in each horizontal scanning period.
  • the second horizontal scanning period “B” has a negative polarity
  • the third horizontal scanning period “C” has a negative polarity
  • the fourth horizontal scanning period “D” has a positive polarity.
  • the fifth horizontal scanning period “E” the polarity is positive.
  • symbols 1 to 12 each correspond to one horizontal scanning period and indicate the polarity in each horizontal scanning period.
  • the first horizontal scanning period “1” has a positive polarity
  • the second horizontal scanning period “2” has a positive polarity
  • the third horizontal scanning period “3” has a negative polarity
  • the fourth horizontal scanning period “4” the polarity is negative.
  • the polarities of CMI1 and CMI2 are inverted every two horizontal scanning periods, and their phases are shifted by one horizontal scanning period.
  • CMI1 and CMI2 are alternately input to the CS circuit 4n for each row. For example, as shown in FIG. 3, CMI1 is input to the CS circuit 41, CMI2 is input to the CS circuit 42, and CMI1 is input to the CS circuit 43.
  • the shift register output SROn of the nth row and the shift register output SROn + 1 of the (n + 1) th row are input to the clock terminal CK.
  • the CMI input is latched, and the CMI input to the data terminal D is latched in the (n + 1) th horizontal scanning period.
  • the CS circuit 41 captures the positive polarity of “A” of CMI1 in the first horizontal scanning period and captures the negative polarity of “B” of CMI1 in the second horizontal scanning period.
  • the CS circuit 42 captures the positive polarity of “2” of CMI2 in the second horizontal scanning period and captures the negative polarity of “3” of CMI2 in the third horizontal scanning period.
  • the CS circuit 43 captures the negative polarity of “C” of CMI1 in the third horizontal scanning period and captures the positive polarity of “D” in CMI1 in the fourth horizontal scanning period.
  • the CS circuit 44 captures the negative polarity of “4” of CMI2 in the fourth horizontal scanning period and captures the positive polarity of “5” in CMI2 in the fifth horizontal scanning period. In this way, the CS signals CSn shown in FIGS. 4 and 5 are output.
  • FIG. 7 is a timing chart showing waveforms of various signals when the liquid crystal display device 1 shown in FIG. In FIG. 7, the timing at which the polarity is inverted for each of CMI1 and CMI2 is different from that in FIG.
  • the CS signals CS1 to CS7 are all fixed at one potential (low level in FIG. 7).
  • the CS signal CS1 in the first row is at a high level when the corresponding gate signal G1 falls
  • the CS signal CS2 in the second row is at a high level when the corresponding gate signal G2 falls.
  • the CS signal CS3 in the third row is at the high level when the corresponding gate signal G3 falls.
  • the CS signal CS4 in the fourth row is at a low level when the corresponding gate signal G4 falls
  • the CS signal CS5 in the fifth row is at a low level when the corresponding gate signal G5 falls.
  • the CS signal CS6 in the sixth row is at a low level when the corresponding gate signal G6 falls.
  • the CS signal CS7 in the seventh row is at a high level when the corresponding gate signal G7 falls.
  • the source signal S is a signal having an amplitude corresponding to the gradation indicated by the video signal and having the polarity inverted every 3H period. Further, the source signal S has the same potential every three horizontal scanning periods (3H). That is, the symbols “A” to “SA” in FIG. 7 each correspond to one horizontal scanning period and indicate the signal potential (gradation) in each horizontal scanning period. For example, in the first frame, the first, second, and third horizontal scanning periods are negative in polarity and have the same signal potential (“A”). The sixth horizontal scanning period has a positive polarity and the same signal potential (“ka”). In the second frame, the first, second, and third horizontal scanning periods are positive in polarity and have the same signal potential ("I").
  • the sixth horizontal scanning period has a negative polarity and the same signal potential (“ki”).
  • the gate signals G1 to G7 become the gate-on potential in the first to seventh 1H periods in the active period (effective scanning period) of each frame, and become the gate-off potential in the other periods.
  • the CS signals CS1 to CS7 are switched between high and low after the corresponding gate signals G1 to G7 fall. Specifically, in the first frame, each of the CS signals CS1, CS2, and CS3 falls after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 corresponds. It rises after the gate signals G4, G5, G6 to fall. In the second frame, this relationship is reversed, and each of the CS signals CS1, CS2, and CS3 rises after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 It falls after the corresponding gate signals G4, G5, G6 fall.
  • the potentials of the CS signals at the time when the gate signal falls differ from each other every three rows corresponding to the polarity of the source signal S.
  • the potentials Vpix1 to Vpix7 of the pixel electrode 14 are all appropriately shifted by the CS signals CS1 to CS7. Therefore, when the source signal S of the same gradation is input, the potential difference between the counter electrode potential and the shifted pixel electrode 14 is the same for the positive polarity and the negative polarity.
  • source signals having negative polarity and the same potential are written to pixels corresponding to three adjacent rows, and pixels corresponding to the next three adjacent rows of the three rows.
  • a source signal having a positive polarity and the same potential is written, and the potential of the CS signal corresponding to the first three rows is not inverted during writing to the pixels corresponding to the first three rows after writing.
  • the polarity is reversed in the negative direction and the polarity is not reversed until the next writing.
  • the potential of the CS signal corresponding to the next three rows is not reversed during writing to the pixels corresponding to the next three rows.
  • the polarity is reversed in the positive direction after writing, and the polarity is not reversed until the next writing.
  • 3-line inversion driving is realized in CC driving.
  • the potential Vpix1 to Vpix7 of the pixel electrode 14 can be appropriately shifted by the CS signals CS1 to CS7 even in the triple-size display driving (three-line inversion driving).
  • the potentials of the supplied pixel electrodes 14 can be made equal, and the occurrence of horizontal stripes shown in FIG. 64 can be eliminated. As a result, display quality can be improved.
  • the polarity inversion timings of the polarity signals CMI1 and CMI2 are different from those of the first embodiment, and other configurations are the same as those shown in FIG. Are identical.
  • Each CS circuit receives a corresponding n-row shift register output SROn and a shift register output SROn + 1 of the next row, and a polarity signal CMI1 and a polarity signal CMI2 are alternately input for each row.
  • the polarity inversion timing of the polarity signals CMI1 and CMI2 is set as shown in FIG.
  • FIG. 8 shows waveforms of various signals inputted to and outputted from the CS bus line driving circuit 40 of the liquid crystal display device 1 according to the second embodiment.
  • the operation of the first frame will be described using the CS circuits 42, 43, and 44 corresponding to the second to fourth rows as examples.
  • the polarity signal CMI2 is input to the terminal D of the D latch circuit 42a in the CS circuit 42, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS2 output from the output terminal Q of the D latch circuit 42a is held at a low level.
  • the shift register output SRO2 corresponding to the gate signal G2 supplied to the gate line 12 of the second row is output from the shift register circuit SR2 and input to one terminal of the OR circuit 42b in the CS circuit 42.
  • the potential change (low to high) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO2 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until there is a potential change (from high to low) of the shift register output SRO2 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (high to low) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, the input state of the polarity signal CMI2 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M2 becomes high level.
  • the shift register output SRO3 that has been shifted to the third row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 42b.
  • the shift register output SRO3 is also input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the clock terminal CK of the D latch circuit 42a receives the potential change (low to high) of the shift register output SRO3 in the signal M2, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS2 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO3 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (high level) of the shift register output SRO2 is transferred.
  • the input state (low level) of the polarity signal CMI2 when the input signal (low level) is input is latched, and the low level is held until the signal M2 next becomes the high level.
  • the potential change (low to high) of the shift register output SRO3 is input to the clock terminal CK of the D latch circuit 42a, and the input state of the polarity signal CMI2 input to the data terminal D at this time, that is, the high level Is transferred. That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until the potential change (from high to low) of the shift register output SRO3 input to the clock terminal CK (period in which the signal M2 is high level).
  • the polarity signal CMI1 is latched by the shift register outputs SRO1 and SRO2, thereby outputting the CS signal CS1 shown in FIG.
  • the polarity signal CMI1 is input to the terminal D of the D latch circuit 43a in the CS circuit 43, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS3 output from the output terminal Q of the D latch circuit 43a is held at a low level.
  • the shift register output SRO3 corresponding to the gate signal G3 supplied to the gate line 12 of the third row is output from the shift register circuit SR3 and input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the potential change (low to high) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level.
  • the high level is output until the potential change (high to low) of the shift register output SRO3 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level).
  • the potential change (high to low) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M3 becomes high level.
  • the shift register output SRO4 shifted to the fourth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 43b.
  • the shift register output SRO4 is also input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the clock terminal CK of the D latch circuit 43a receives a change in potential of the shift register output SRO4 (from low to high) in the signal M3. Transferred. That is, at the timing when the shift register output SRO4 changes in potential (from low to high), the potential of the CS signal CS3 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO4 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level). Next, when the potential change (high to low) of the shift register output SRO4 in the signal M3 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the low level is latched. Thereafter, the low level is maintained until the signal M3 becomes high level in the second frame.
  • the potential change (high level) of the shift register output SRO3 is transferred.
  • the input state (low level) of the polarity signal CMI1 when the input signal (low level) is input is latched, and the low level is maintained until the signal M3 becomes the next high level.
  • the potential change (low to high) of the shift register output SRO4 is input to the clock terminal CK of the D latch circuit 43a, and the input state of the polarity signal CMI1 input to the data terminal D at this time, that is, the high level Is transferred. That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level. The high level is output until the potential change (from high to low) of the shift register output SRO4 input to the clock terminal CK (period in which the signal M3 is high level).
  • the polarity signal CMI2 is input to the data terminal D of the D latch circuit 44a in the CS circuit 44, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS4 output from the output terminal Q of the D latch circuit 44a is held at a low level.
  • the shift register output SRO4 in the fourth row is output from the shift register circuit SR4 and input to one terminal of the OR circuit 44b in the CS circuit 44. Then, the potential change (low to high) of the shift register output SRO4 in the signal M4 is input to the clock terminal CK, and the input state of the polarity signal CMI2 input to the data terminal D at this time, that is, the low level is transferred. The Then, the low level is output until there is a potential change (high to low) of the shift register output SRO4 in the signal M4 input to the clock terminal CK next (period in which the signal M4 is high level).
  • the shift register output SRO5 shifted to the fifth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 44b.
  • the shift register output SRO5 is also input to one terminal of the OR circuit 45b in the CS circuit 45.
  • the clock terminal CK of the D latch circuit 44a receives the potential change (low to high) of the shift register output SRO5 in the signal M4, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the high level is Transferred. That is, at the timing when the shift register output SRO5 changes in potential (from low to high), the potential of the CS signal CS4 switches from low level to high level. Then, the high level is output until the potential change (high to low) of the shift register output SRO5 in the signal M4 input to the clock terminal CK next (period in which the signal M4 is high level).
  • the input state (high level) of the polarity signal CMI2 input to the data terminal D is transferred during the high level period of the shift register output SRO4 in the signal M4, and then the potential change (high level) of the shift register output SRO4.
  • the input state (high level) of the polarity signal CMI2 when the signal M4 is input to the low level is latched, and the high level is maintained until the signal M4 next becomes the high level.
  • the potential change (low to high) of the shift register output SRO5 is input to the clock terminal CK of the D latch circuit 44a, and the input state of the polarity signal CMI2 input to the data terminal D at this time, that is, the low level. Is transferred. That is, at the timing when the shift register output SRO5 changes in potential (from low to high), the potential of the CS signal CS4 switches from high level to low level.
  • the low level is output until there is a potential change (high to low) of the shift register output SRO5 input to the clock terminal CK next (period in which the signal M4 is high level).
  • the potential change (from high to low) of the shift register output SRO5 is input to the clock terminal CK
  • the input state of the polarity signal CMI2 at this time that is, the low level is latched. Thereafter, the low level is maintained until the signal M4 becomes high level in the third frame.
  • the CS signal at the time when the gate signal of the corresponding row falls (when the TFT 13 is switched from on to off).
  • the potential level falls after the gate signal of the row falls
  • the CS at the time when the gate signal of the corresponding row falls (when the TFT 13 is switched from on to off).
  • the potential level of the signal rises after the gate signal of the row falls.
  • the liquid crystal display device 1 having the configuration shown in FIG. 3 can perform 3H inversion driving by adjusting the polarity inversion timing of the polarity signals CMI1, CMI2.
  • the CS bus line driving circuit 40 can be properly operated, so that an irregular waveform that causes horizontal stripes can be eliminated. It is possible to achieve the effect of improving the display quality by eliminating the horizontal stripes formed in the display video.
  • FIG. 9 shows a correspondence relationship between the polarity signal CMI1 (or CMI2) input to the CS circuit 4n, the shift register output SROn, and the CS signal CSn output from the CS circuit 4n.
  • symbols A to L each correspond to one horizontal scanning period and indicate the polarity in each horizontal scanning period.
  • the second horizontal scanning period “B” has a negative polarity
  • the third horizontal scanning period “C” has a positive polarity
  • the fourth horizontal scanning period “D” has a negative polarity.
  • the fifth horizontal scanning period “E” the polarity is negative.
  • symbols 1 to 12 each correspond to one horizontal scanning period and indicate the polarity in each horizontal scanning period.
  • the first horizontal scanning period “1” has a positive polarity
  • the second horizontal scanning period “2” has a positive polarity
  • the third horizontal scanning period “3” has a negative polarity.
  • CMI1 and CMI2 are alternately input to the CS circuit 4n for each row.
  • CMI1 is input to the CS circuit 41
  • CMI2 is input to the CS circuit 42
  • CMI1 is input to the CS circuit 43.
  • the shift register output SROn of the nth row and the shift register output SROn + 1 of the (n + 1) th row are input to the clock terminal CK.
  • the CMI input is latched, and the CMI input to the data terminal D is latched in the (n + 1) th horizontal scanning period.
  • the CS circuit 41 captures the positive polarity of “A” of CMI1 in the first horizontal scanning period and captures the negative polarity of “B” of CMI1 in the second horizontal scanning period.
  • the CS circuit 42 captures the positive polarity of “2” of CMI2 in the second horizontal scanning period and captures the negative polarity of “3” of CMI2 in the third horizontal scanning period.
  • the CS circuit 43 captures the positive polarity of “C” of CMI1 in the third horizontal scanning period and captures the negative polarity of “D” of CMI1 in the fourth horizontal scanning period.
  • the CS circuit 44 captures the negative polarity of “4” of CMI2 in the fourth horizontal scanning period and captures the positive polarity of “5” in CMI2 in the fifth horizontal scanning period. In this way, the CS signals CSn shown in FIGS. 7 and 8 are output.
  • the liquid crystal display device 1 shown in FIG. 3 also uses the two polarity signals CMI1 and CMI2 having the same polarity inversion timing or different from each other, thereby providing 2H inversion driving and 3H. Inversion driving is possible.
  • 4H,..., NH (n line) inversion driving can be realized by adjusting the polarity inversion timing of the polarity signals CMI1 and CMI2.
  • quadruple,..., N-fold display driving can be realized by adjusting the polarity inversion timing of the polarity signals CMI1 and CMI2.
  • the n-row CS circuit 4n receives the corresponding n-row shift register output SROn and the next (n + 1) -row shift register output SROn + 1.
  • the liquid crystal display device 1 of the present invention is not limited to this.
  • the n-th row CS circuit 4n includes a corresponding n-th row shift register output SROn and the (n + 2) th
  • the configuration may be such that the shift register output SROn + 2 of the row is input. That is, the shift register output SRO1 of the corresponding row and the shift register output SRO3 of the third row are input to the CS circuit 41.
  • FIG. 11 is a timing chart showing waveforms of various signals in the liquid crystal display device 1 having such a configuration and performing double-angle display.
  • the CS signals CS1 to CS5 are all fixed at one potential (low level in FIG. 11).
  • the CS signal CS1 in the first row is at a high level when the corresponding gate signal G1 falls
  • the CS signal CS2 in the second row is at a high level when the corresponding gate signal G2 falls.
  • the CS signal CS3 in the third row is low level when the corresponding gate signal G3 falls
  • the CS signal CS4 in the fourth row is low level when the corresponding gate signal G4 falls.
  • the CS signal CS5 in the fifth row is at the high level when the corresponding gate signal G5 falls.
  • the source signal S is a signal having an amplitude corresponding to the gradation indicated by the video signal and having a polarity inverted every 2H.
  • the CS signals CS1 to CS5 are switched between high and low after the corresponding gate signals G1 to G5 fall. Specifically, in the first frame, each of the CS signals CS1 and CS2 falls after the corresponding gate signals G1 and G2 fall, and each of the CS signals CS3 and CS4 receives the corresponding gate signals G3 and G4. Stand up after falling. In the second frame, this relationship is reversed, and each of the CS signals CS1 and CS2 rises after the corresponding gate signals G1 and G2 fall, and each of the CS signals CS3 and CS4 has a corresponding gate signal G3. It falls after G4 falls.
  • the input signals to the CS circuit 41 are shift register outputs SRO1 and SRO3 corresponding to the gate signals G1 and G3, the polarity signal CMI1, and the reset signal RESET.
  • the input signals to the CS circuit 42 are the gate signals G2 and G4.
  • the corresponding shift register outputs SRO2 and SRO4, the polarity signal CMI1, and the reset signal RESET, and the input signals to the CS circuit 43 are the shift register outputs SRO3 and SRO5, the polarity signal CMI2 and the reset corresponding to the gate signals G3 and G5.
  • the signal RESET and the input signals to the CS circuit 44 are shift register outputs SRO4 and SRO6 corresponding to the gate signals G4 and G6, the polarity signal CMI2, and the reset signal RESET.
  • the polarity signal CMI1 and the polarity signal CMI2 are alternately input to each CS circuit every two rows. That is, as described above, CMI1 is input to the CS circuits 41 and 42, CMI2 is input to the CS circuits 43 and 44, and CMI1 is input to the CS circuits 45 and 46.
  • the polarity signals CMI1 and CMI2 are inverted in polarity in two horizontal scanning periods, and have the same phase. Therefore, in this embodiment, only one of the polarity signals CMI1 and CMI2 may be used to input to each CS circuit.
  • FIG. 12 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit 40 of the liquid crystal display device 1 according to the third embodiment.
  • the polarity signal CMI1 is input to the terminal D of the D latch circuit 42a in the CS circuit 42, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS2 output from the output terminal Q of the D latch circuit 42a is held at a low level.
  • the shift register output SRO2 corresponding to the gate signal G2 supplied to the gate line 12 of the second row is output from the shift register circuit SR2 and input to one terminal of the OR circuit 42b in the CS circuit 42.
  • the potential change (low to high) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO2 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until there is a potential change (from high to low) of the shift register output SRO2 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (from high to low) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M2 becomes high level.
  • the shift register output SRO4 shifted to the fourth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 42b.
  • the shift register output SRO4 is also input to one terminal of the OR circuit 44b in the CS circuit 44.
  • the clock terminal CK of the D latch circuit 42a receives the potential change (low to high) of the shift register output SRO4 in the signal M2, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO4 changes in potential (from low to high), the potential of the CS signal CS2 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO4 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the polarity signal CMI2 is input to the data terminal D of the D latch circuit 43a in the CS circuit 43, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS3 output from the output terminal Q of the D latch circuit 43a is held at a low level.
  • the shift register output SRO3 in the third row is output from the shift register circuit SR3 and input to one terminal of the OR circuit 43b in the CS circuit 43. Then, the potential change (low to high) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, and the input state of the polarity signal CMI2 input to the data terminal D at this time, that is, the low level is transferred. The Then, the low level is output until there is a potential change (high to low) of the shift register output SRO3 in the signal M3 input to the clock terminal CK next (period in which the signal M3 is high level).
  • the shift register output SRO5 shifted to the fifth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 43b.
  • the shift register output SRO5 is also input to one terminal of the OR circuit 45b in the CS circuit 45.
  • the clock terminal CK of the D latch circuit 43a receives the potential change (low to high) of the shift register output SRO5 in the signal M3.
  • the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the high level is Transferred. That is, at the timing when the shift register output SRO5 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level. Then, the high level is output until the potential change (high to low) of the shift register output SRO5 in the signal M3 input to the clock terminal CK next (period in which the signal M3 is high level).
  • the CS signal CSn output to the CS bus line 15 in the nth row has the potential level of the polarity signal CMI1 at the rising edge of the gate signal Gn in the nth row and the ( The CS signal generated by latching the potential level of the polarity signal CMI1 at the rise of the gate signal G (n + 2) of the (n + 2) th row and output to the CS bus line 15 of the (n + 1) th row is (n + 1) th.
  • the CS signal output to the (n + 2) -th row CS bus line 15 includes the potential level of the polarity signal CMI2 when the gate signal G (n + 2) in the (n + 2) -th row rises, and the (n + 4) -th row.
  • the CS signal generated by latching the potential level of the polarity signal CMI2 at the rise of the gate signal G (n + 4) of the first and second signals and output to the CS bus line 15 of the (n + 3) th row is the gate signal of the (n + 3) th row. It is generated by latching the potential level of the polarity signal CMI2 at the rise of G (n + 3) and the potential level of the polarity signal CMI2 at the rise of the gate signal G (n + 5) of the (n + 5) th row.
  • the CS bus line driving circuit 40 can be appropriately operated, so that an irregular waveform that causes horizontal stripes can be eliminated. It is possible to achieve the effect of improving the display quality by eliminating the horizontal stripes formed in the display image.
  • FIG. 13 shows a correspondence relationship between the polarity signal CMI1 (or CMI2) input to the CS circuit 4n, the shift register output SROn, and the CS signal CSn output from the CS circuit 4n.
  • symbols A to L each correspond to one horizontal scanning period and indicate the polarity in each one horizontal scanning period.
  • the second horizontal scanning period “B” has a positive polarity
  • the third horizontal scanning period “C” has a negative polarity
  • the fourth horizontal scanning period “D” has a negative polarity.
  • the fifth horizontal scanning period “E” the polarity is positive.
  • symbols 1 to 12 each correspond to one horizontal scanning period and indicate the polarity in each horizontal scanning period.
  • the first horizontal scanning period “1” has a positive polarity
  • the second horizontal scanning period “2” has a positive polarity
  • the third horizontal scanning period “3” has a negative polarity.
  • CMI1 and CMI2 are alternately input to the CS circuit 4n every two rows.
  • CMI1 is input to the CS circuits 41 and 42
  • CMI2 is input to the CS circuits 43 and 44
  • CMI1 is input to the CS circuits 45 and 46.
  • the shift register output SROn of the n-th row and the shift register output SROn + 2 of the (n + 2) -th row are input to the clock terminal CK, and therefore input to the data terminal D in the n-th horizontal scanning period.
  • the CMI is latched, and the CMI input to the data terminal D is latched in the (n + 2) th horizontal scanning period.
  • the CS circuit 41 captures the positive polarity of “A” of CMI1 in the first horizontal scanning period and captures the negative polarity of “C” of CMI1 in the third horizontal scanning period.
  • the CS circuit 42 captures the positive polarity of “B” of CMI1 during the second horizontal scanning period and captures the negative polarity of “D” of CMI1 during the fourth horizontal scanning period.
  • the CS circuit 43 captures the negative polarity of “3” of CMI2 in the third horizontal scanning period and captures the positive polarity of “5” in CMI2 in the fifth horizontal scanning period.
  • the CS circuit 44 captures the negative polarity of “4” of CMI2 in the fourth horizontal scanning period and captures the positive polarity of “6” in CMI2 in the sixth horizontal scanning period. In this way, the CS signals CSn shown in FIGS. 11 and 12 are output.
  • FIG. 14 is a timing chart showing waveforms of various signals when the liquid crystal display device 1 shown in FIG. In FIG. 14, the timing at which the polarities of CMI1 and CMI2 are inverted is different from that in FIG.
  • the CS signals CS1 to CS7 are all fixed at one potential (low level in FIG. 14).
  • the CS signal CS1 in the first row is at a high level when the corresponding gate signal G1 falls
  • the CS signal CS2 in the second row is at a high level when the corresponding gate signal G2 falls.
  • the CS signal CS3 in the third row is at the high level when the corresponding gate signal G3 falls.
  • the CS signal CS4 in the fourth row is at a low level when the corresponding gate signal G4 falls
  • the CS signal CS5 in the fifth row is at a low level when the corresponding gate signal G5 falls.
  • the CS signal CS6 in the sixth row is at a low level when the corresponding gate signal G6 falls.
  • the CS signal CS7 in the seventh row is at a high level when the corresponding gate signal G7 falls.
  • the source signal S is a signal having an amplitude corresponding to the gradation indicated by the video signal and having the polarity inverted every 3H period. Further, the source signal S has the same potential every three horizontal scanning periods (3H). That is, the symbols “A” to “SA” in FIG. 14 each correspond to one horizontal scanning period, and indicate the signal potential (gradation) in each one horizontal scanning period. For example, in the first frame, the first, second, and third horizontal scanning periods are negative in polarity and have the same signal potential (“A”). The sixth horizontal scanning period has a positive polarity and the same signal potential (“ka”). In the second frame, the first, second, and third horizontal scanning periods are positive in polarity and have the same signal potential ("I").
  • the sixth horizontal scanning period has a negative polarity and the same signal potential (“ki”).
  • the gate signals G1 to G7 become the gate-on potential in the first to seventh 1H periods in the active period (effective scanning period) of each frame, and become the gate-off potential in the other periods.
  • the CS signals CS1 to CS7 are switched between high and low after the corresponding gate signals G1 to G7 fall. Specifically, in the first frame, each of the CS signals CS1, CS2, and CS3 falls after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 corresponds. It rises after the gate signals G4, G5, G6 to fall. In the second frame, this relationship is reversed, and each of the CS signals CS1, CS2, and CS3 rises after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 It falls after the corresponding gate signals G4, G5, G6 fall.
  • the potentials of the CS signals at the time when the gate signal falls differ from each other every three rows corresponding to the polarity of the source signal S. Also for the frame, the potentials Vpix1 to Vpix7 of the pixel electrode 14 are all appropriately shifted by the CS signals CS1 to CS7. Therefore, when the source signal S of the same gradation is input, the potential difference between the counter electrode potential and the potential of the pixel electrode 14 after the shift is the same for the positive polarity and the negative polarity.
  • source signals having negative polarity and the same potential are written to pixels corresponding to three adjacent rows, and pixels corresponding to the next three adjacent rows of the three rows.
  • a positive polarity source signal having the same potential and a positive polarity source signal are written, and the polarity of the CS signal potential corresponding to the first three rows is inverted during writing to the pixels corresponding to the first three rows.
  • the polarity of the CS signal corresponding to the next three rows is reversed during the writing to the pixels corresponding to the next three rows. Without inversion, the polarity is inverted in the positive direction after writing, and the polarity is not inverted until the next writing. Thereby, 3-line inversion driving is realized in CC driving.
  • the potential Vpix1 to Vpix7 of the pixel electrode 14 can be appropriately shifted by the CS signals CS1 to CS7 even in the triple-size display driving (three-line inversion driving).
  • the potentials of the supplied pixel electrodes 14 can be made equal, and the occurrence of horizontal stripes shown in FIG. 64 can be eliminated.
  • the polarity inversion timing of the polarity signals CMI1 and CMI2 is different from that of the third embodiment, and other configurations are the configurations shown in FIG. Is the same.
  • Each CS circuit is supplied with the corresponding n rows of shift register outputs SROn and (n + 2) rows of shift register outputs SROn + 2, and the polarity signal CMI1 and the polarity signal CMI2 are alternately input every two rows.
  • CMI1 is input to the CS circuits 41 and 42
  • CMI2 is input to the CS circuits 43 and 44
  • CMI1 is input to the CS circuits 45 and 46.
  • the polarity inversion timing of the polarity signals CMI1 and CMI2 is set as shown in FIG.
  • FIG. 15 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit 40 of the liquid crystal display device 1 according to the fourth embodiment.
  • the operation of the first frame will be described using the CS circuits 42, 43, and 44 corresponding to the second to fourth rows as examples.
  • the polarity signal CMI1 is input to the terminal D of the D latch circuit 42a in the CS circuit 42, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS2 output from the output terminal Q of the D latch circuit 42a is held at a low level.
  • the shift register output SRO2 corresponding to the gate signal G2 supplied to the gate line 12 of the second row is output from the shift register circuit SR2 and input to one terminal of the OR circuit 42b in the CS circuit 42.
  • the potential change (low to high) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO2 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until there is a potential change (from high to low) of the shift register output SRO2 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (from high to low) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M2 becomes high level.
  • the shift register output SRO4 shifted to the fourth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 42b.
  • the shift register output SRO4 is also input to one terminal of the OR circuit 44b in the CS circuit 44.
  • the clock terminal CK of the D latch circuit 42a receives the potential change (low to high) of the shift register output SRO4 in the signal M2, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO4 changes in potential (from low to high), the potential of the CS signal CS2 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO4 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the polarity signal CMI2 is input to the terminal D of the D latch circuit 43a in the CS circuit 43, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS3 output from the output terminal Q of the D latch circuit 43a is held at a low level.
  • the shift register output SRO3 corresponding to the gate signal G3 supplied to the gate line 12 of the third row is output from the shift register circuit SR3 and input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the potential change (low to high) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level.
  • the high level is output until the potential change (high to low) of the shift register output SRO3 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level).
  • the potential change (high to low) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, the input state of the polarity signal CMI2 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M3 becomes high level.
  • the shift register output SRO5 that has been shifted to the fifth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 43b.
  • the shift register output SRO5 is also input to one terminal of the OR circuit 45b in the CS circuit 45.
  • the clock terminal CK of the D latch circuit 43a receives the potential change (low to high) of the shift register output SRO5 in the signal M3.
  • the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO5 changes in potential (from low to high), the potential of the CS signal CS3 switches from high level to low level.
  • the low level is output until the potential change (high to low) of the shift register output SRO5 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level).
  • the polarity signal CMI2 is input to the data terminal D of the D latch circuit 44a in the CS circuit 44, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS4 output from the output terminal Q of the D latch circuit 44a is held at a low level.
  • shift register output SRO4 of four rows is output from shift register circuit SR4 and input to one terminal of OR circuit 44b in CS circuit 44. Then, the potential change (low to high) of the shift register output SRO4 in the signal M4 is input to the clock terminal CK, and the input state of the polarity signal CMI2 input to the data terminal D at this time, that is, the low level is transferred. The Then, the low level is output until there is a potential change (high to low) of the shift register output SRO4 in the signal M4 input to the clock terminal CK next (period in which the signal M4 is high level).
  • the shift register output SRO6 that has been shifted to the sixth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 44b.
  • the shift register output SRO6 is also input to one terminal of the OR circuit 46b in the CS circuit 46.
  • the clock terminal CK of the D latch circuit 44a receives the potential change (low to high) of the shift register output SRO6 in the signal M4, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the high level is Transferred. That is, at the timing when the shift register output SRO6 changes in potential (from low to high), the potential of the CS signal CS4 switches from low level to high level. Then, the high level is output until the potential change (high to low) of the shift register output SRO6 in the signal M4 input to the clock terminal CK next (period in which the signal M4 is high level).
  • the CS signal at the time when the gate signal of the corresponding row falls (when the TFT 13 is switched from on to off) by the above operation.
  • the potential level falls after the gate signal of the row falls, and in the fourth to sixth rows, the CS at the time when the gate signal of the corresponding row falls (when the TFT 13 is switched from on to off).
  • the potential level of the signal rises after the gate signal of the row falls.
  • the 3H inversion drive can be performed by adjusting the polarity inversion timing of the polarity signals CMI1 and CMI2.
  • the CS bus line driving circuit 40 can be properly operated, so that an irregular waveform that causes horizontal stripes can be eliminated. It is possible to achieve the effect of improving the display quality by eliminating the horizontal stripes formed in the display video.
  • FIG. 16 shows the correspondence relationship between the polarity signal CMI1 (or CMI2) input to the CS circuit 4n, the shift register output SROn, and the CS signal CSn output from the CS circuit 4n.
  • symbols A to L each correspond to one horizontal scanning period and indicate the polarity in each one horizontal scanning period.
  • the second horizontal scanning period “B” has a positive polarity
  • the third horizontal scanning period “C” has a negative polarity
  • the fourth horizontal scanning period “D” has a negative polarity
  • the fifth horizontal scanning period “E” the polarity is negative.
  • symbols 1 to 12 each correspond to one horizontal scanning period and indicate the polarity in each horizontal scanning period.
  • the first horizontal scanning period “1” has a positive polarity
  • the second horizontal scanning period “2” has a positive polarity
  • the third horizontal scanning period “3” has a positive polarity.
  • CMI1 and CMI2 are alternately input to the CS circuit 4n every two rows.
  • CMI1 is input to the CS circuits 41 and 42
  • CMI2 is input to the CS circuits 43 and 44
  • CMI1 is input to the CS circuits 45 and 46.
  • the shift register output SROn of the nth row and the shift register output SROn + 2 of the (n + 2) th row are input to the clock terminal CK, they are input to the data terminal D in the nth horizontal scanning period.
  • the CMI is latched, and the CMI input to the data terminal D is latched in the (n + 2) th horizontal scanning period.
  • the CS circuit 41 captures the positive polarity of “A” of CMI1 in the first horizontal scanning period and captures the negative polarity of “C” of CMI1 in the third horizontal scanning period.
  • the CS circuit 42 captures the positive polarity of “B” of CMI1 during the second horizontal scanning period and captures the negative polarity of “D” of CMI1 during the fourth horizontal scanning period.
  • the CS circuit 43 captures the positive polarity of “3” of CMI2 in the third horizontal scanning period and captures the negative polarity of “5” of CMI2 in the fifth horizontal scanning period.
  • the CS circuit 44 captures the negative polarity of “4” of CMI2 in the fourth horizontal scanning period and captures the positive polarity of “6” in CMI2 in the sixth horizontal scanning period. In this way, the CS signals CSn shown in FIGS. 14 and 15 are output.
  • the liquid crystal display device 1 shown in FIG. Inversion driving is possible.
  • 4H,..., NH inversion driving can be realized by adjusting the polarity inversion timing of the polarity signals CMI1, CMI2.
  • double-size display driving and triple-size display driving are possible.
  • quadruple,..., N-fold display driving can be realized by adjusting the polarity inversion timing of the polarity signals CMI1 and CMI2.
  • the n-row CS circuit 4n is supplied with the corresponding n-row shift register output SROn and the (n + 2) -th shift register output SR0 + 2.
  • the liquid crystal display device of the present invention is not limited to this.
  • the n-th row CS circuit 4n includes a corresponding n-th row shift register output SROn and a (n + 3) -th row shift register.
  • the output SRO + 3 may be input. That is, the shift register output SRO1 of the corresponding row and the shift register output SRO4 of the fourth row are input to the CS circuit 41.
  • the CS signals CS1 to CS5 are all fixed at one potential (low level in FIG. 18).
  • the CS signal CS1 in the first row is at a high level when the corresponding gate signal G1 falls
  • the CS signal CS2 in the second row is at a high level when the corresponding gate signal G2 falls.
  • the CS signal CS3 in the third row is low level when the corresponding gate signal G3 falls
  • the CS signal CS4 in the fourth row is low level when the corresponding gate signal G4 falls.
  • the CS signal CS5 in the fifth row is at the high level when the corresponding gate signal G5 falls.
  • the source signal S is a signal having an amplitude corresponding to the gradation indicated by the video signal and having a polarity inverted every 2H period.
  • the CS signals CS1 to CS5 are switched between high and low after the corresponding gate signals G1 to G5 fall. Specifically, in the first frame, each of the CS signals CS1 and CS2 falls after the corresponding gate signals G1 and G2 fall, and each of the CS signals CS3 and CS4 receives the corresponding gate signals G3 and G4. Stand up after falling. In the second frame, this relationship is reversed, and each of the CS signals CS1 and CS2 rises after the corresponding gate signals G1 and G2 fall, and each of the CS signals CS3 and CS4 has a corresponding gate signal G3. It falls after G4 falls.
  • the shift register outputs SRO1 and SRO4 corresponding to the gate signals G1 and G4, the polarity signal CMI1, and the reset signal RESET are input to the CS circuit 41, and the gate signal G2 is input to the CS circuit 42.
  • the shift register outputs SRO2 and SRO5 corresponding to G5, the polarity signal CMI1, and the reset signal RESET are input, and the CS circuit 43 receives the shift register outputs SRO3 and SRO6 corresponding to the gate signals G3 and G6, the polarity signal CMI1, and the reset.
  • the signal RESET is input, and shift register outputs SRO4 and SRO7 corresponding to the gate signals G4 and G7, the polarity signal CMI2, and the reset signal RESET are input to the CS circuit 44.
  • the polarity signal CMI1 and the polarity signal CMI2 are alternately input to each CS circuit every three rows. That is, as described above, CMI1 is input to the CS circuits 41, 42, and 43, CMI2 is input to the CS circuits 44, 45, and 46, and CMI1 is input to the CS circuits 47, 48, and 49.
  • the polarity of the polarity signals CMI1 and CMI2 is inverted at the timing shown in FIG.
  • FIG. 19 shows waveforms of various signals inputted to and outputted from the CS bus line driving circuit 40 of the liquid crystal display device 1 according to the fifth embodiment.
  • the polarity signal CMI1 is input to the terminal D of the D latch circuit 42a in the CS circuit 42, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS2 output from the output terminal Q of the D latch circuit 42a is held at a low level.
  • the shift register output SRO2 corresponding to the gate signal G2 supplied to the gate line 12 of the second row is output from the shift register circuit SR2 and input to one terminal of the OR circuit 42b in the CS circuit 42.
  • the potential change (low to high) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO2 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until there is a potential change (from high to low) of the shift register output SRO2 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (from high to low) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M2 becomes high level.
  • the shift register output SRO5 shifted to the fifth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 42b.
  • the shift register output SRO5 is also input to one terminal of the OR circuit 45b in the CS circuit 45.
  • the clock terminal CK of the D latch circuit 42a receives the potential change (low to high) of the shift register output SRO5 in the signal M2, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO5 changes in potential (from low to high), the potential of the CS signal CS2 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO5 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the polarity signal CMI1 is input to the data terminal D of the D latch circuit 43a in the CS circuit 43, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS3 output from the output terminal Q of the D latch circuit 43a is held at a low level.
  • the shift register output SRO3 in the third row is output from the shift register circuit SR3 and input to one terminal of the OR circuit 43b in the CS circuit 43. Then, the potential change (low to high) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the data terminal D at this time, that is, the low level is transferred. The Then, the low level is output until there is a potential change (high to low) of the shift register output SRO3 in the signal M3 input to the clock terminal CK next (period in which the signal M3 is high level).
  • the shift register output SRO6 shifted to the sixth row in the gate line driving circuit 30 is inputted to the other terminal of the OR circuit 43b.
  • the shift register output SRO6 is also input to one terminal of the OR circuit 46b in the CS circuit 46.
  • the clock terminal CK of the D latch circuit 43a receives the potential change (low to high) of the shift register output SRO6 in the signal M3, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the high level is Transferred. That is, at the timing when the shift register output SRO6 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level. Then, the high level is output until the potential change (high to low) of the shift register output SRO6 in the signal M3 input to the clock terminal CK next (period in which the signal M3 is high level).
  • the CS signal output to the CS bus line 15 in the nth row includes the potential level of the polarity signal CMI1 at the rising edge of the gate signal Gn in the nth row and the (n + 3) th )
  • the CS signal generated by latching the potential level of the polarity signal CMI1 at the rise of the gate signal G (n + 3) of the row and output to the CS bus line 15 of the (n + 1) th row is the (n + 1) th row.
  • the CS signal output to the CS bus line 15 in the (n + 2) row includes the potential level of the polarity signal CMI1 when the gate signal G (n + 2) in the (n + 2) row and the gate signal in the (n + 5) row.
  • the CS signal generated by latching the potential level of the polarity signal CMI1 at the rise of G (n + 5) and outputted to the CS bus line 15 in the (n + 3) row is the gate signal G (n + 3) in the (n + 3) row.
  • the CS bus line driving circuit 40 can be appropriately operated, so that an irregular waveform that causes horizontal stripes can be eliminated. It is possible to achieve the effect of improving the display quality by eliminating the horizontal stripes formed in the display image.
  • FIG. 20 shows a correspondence relationship between the polarity signal CMI1 (or CMI2) input to the CS circuit 4n, the shift register output SROn, and the CS signal CSn output from the CS circuit 4n.
  • symbols A to L each correspond to one horizontal scanning period, and indicate the polarity in each horizontal scanning period.
  • the second horizontal scanning period “B” has a positive polarity
  • the third horizontal scanning period “C” has a negative polarity
  • the fourth horizontal scanning period “D” has a negative polarity.
  • the fifth horizontal scanning period “E” the polarity is negative.
  • symbols 1 to 12 each correspond to one horizontal scanning period and indicate the polarity in each horizontal scanning period.
  • the first horizontal scanning period “1” has a negative polarity
  • the second horizontal scanning period “2” has a positive polarity
  • the third horizontal scanning period “3” has a positive polarity.
  • the fourth horizontal scanning period “4” the polarity is negative.
  • CMI1 and CMI2 are set so that the polarity inversion timing has the relationship shown in FIG. CMI1 and CMI2 are alternately input to the CS circuit 4n every three rows.
  • CMI1 is input to the CS circuits 41, 42, and 43
  • CMI2 is input to the CS circuits 44, 45, and 46
  • CMI1 is input to the CS circuits 47, 48, and 49.
  • the shift register output SROn of the n-th row and the shift register output SROn + 2 of the (n + 2) -th row are input to the clock terminal CK, and therefore input to the data terminal D in the n-th horizontal scanning period.
  • the CMI is latched, and the CMI input to the data terminal D is latched in the (n + 2) th horizontal scanning period.
  • the CS circuit 41 captures the positive polarity of “A” of CMI1 in the first horizontal scanning period and captures the negative polarity of “D” of CMI1 in the fourth horizontal scanning period.
  • the CS circuit 42 captures the positive polarity of “B” of CMI1 during the second horizontal scanning period, and captures the negative polarity of “E” of CMI1 during the fifth horizontal scanning period.
  • the CS circuit 43 captures the negative polarity of “C” of CMI1 in the third horizontal scanning period and captures the positive polarity of “F” of CMI1 in the sixth horizontal scanning period.
  • the CS circuit 44 captures the negative polarity of “4” of CMI2 in the fourth horizontal scanning period and captures the positive polarity of “7” in CMI2 in the seventh horizontal scanning period. In this way, the CS signals CSn shown in FIGS. 18 and 19 are output.
  • FIG. 21 is a timing chart showing waveforms of various signals when the liquid crystal display device 1 shown in FIG.
  • the polarities of CMI1 and CMI2 are inverted every three horizontal scanning periods (3H), and their phases are set to be the same. Therefore, in this embodiment, only one of the polarity signals CMI1 and CMI2 may be used to input to each CS circuit.
  • the CS signals CS1 to CS7 are all fixed at one potential (low level in FIG. 21).
  • the CS signal CS1 in the first row is at a high level when the corresponding gate signal G1 falls
  • the CS signal CS2 in the second row is at a high level when the corresponding gate signal G2 falls.
  • the CS signal CS3 in the third row is at the high level when the corresponding gate signal G3 falls.
  • the CS signal CS4 in the fourth row is at a low level when the corresponding gate signal G4 falls
  • the CS signal CS5 in the fifth row is at a low level when the corresponding gate signal G5 falls.
  • the CS signal CS6 in the sixth row is at a low level when the corresponding gate signal G6 falls.
  • the CS signal CS7 in the seventh row is at a high level when the corresponding gate signal G7 falls.
  • the source signal S is a signal having an amplitude corresponding to the gradation indicated by the video signal and having the polarity inverted every 3H period. Further, the source signal S has the same potential every three horizontal scanning periods (3H). That is, the symbols “A” to “SA” in FIG. 21 correspond to one horizontal scanning period, respectively, and indicate the signal potential (gradation) in each one horizontal scanning period. For example, in the first frame, the first, second, and third horizontal scanning periods are negative in polarity and have the same signal potential (“A”). The sixth horizontal scanning period has a positive polarity and the same signal potential (“ka”). In the second frame, the first, second, and third horizontal scanning periods are positive in polarity and have the same signal potential ("I").
  • the sixth horizontal scanning period “ki” has a negative polarity and the same signal potential (“ki”).
  • the gate signals G1 to G7 become the gate-on potential in the first to seventh 1H periods in the active period (effective scanning period) of each frame, and become the gate-off potential in the other periods.
  • the CS signals CS1 to CS7 are switched between high and low after the corresponding gate signals G1 to G7 fall. Specifically, in the first frame, each of the CS signals CS1, CS2, and CS3 falls after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 corresponds. It rises after the gate signals G4, G5, G6 to fall. In the second frame, this relationship is reversed, and each of the CS signals CS1, CS2, and CS3 rises after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 It falls after the corresponding gate signals G4, G5, G6 fall.
  • the potentials of the CS signals at the time when the gate signal falls differ from each other every three rows corresponding to the polarity of the source signal S. Also for the frame, the potentials Vpix1 to Vpix7 of the pixel electrode 14 are all appropriately shifted by the CS signals CS1 to CS7. Therefore, when the source signal S of the same gradation is input, the potential difference between the counter electrode potential and the shifted pixel electrode 14 is the same for the positive polarity and the negative polarity.
  • source signals having negative polarity and the same potential are written to pixels corresponding to three adjacent rows, and pixels corresponding to the next three adjacent rows of the three rows.
  • a source signal having a positive polarity and the same potential is written, and the potential of the CS signal corresponding to the first three rows is not inverted during writing to the pixels corresponding to the first three rows after writing.
  • the polarity is reversed in the negative direction and the polarity is not reversed until the next writing.
  • the potential of the CS signal corresponding to the next three rows is not reversed during writing to the pixels corresponding to the next three rows.
  • the polarity is reversed in the positive direction after writing, and the polarity is not reversed until the next writing.
  • 3-line inversion driving is realized in CC driving.
  • the potential Vpix1 to Vpix7 of the pixel electrode 14 can be appropriately shifted by the CS signals CS1 to CS7 even in the triple-size display driving (three-line inversion driving).
  • the potentials of the supplied pixel electrodes 14 can be made equal, and the occurrence of horizontal stripes shown in FIG. 64 can be eliminated.
  • the polarity inversion timing of the polarity signals CMI1 and CMI2 is different from that of the fifth embodiment, and other configurations are the configurations shown in FIG. Is the same.
  • Each CS circuit receives n rows of shift register outputs SROn and (n + 3) rows of shift register outputs SROn + 3, and polarity signals CMI1 and CMI2 are alternately input every three rows. The That is, as described above, CMI1 is input to the CS circuits 41, 42, and 43, CMI2 is input to the CS circuits 44, 45, and 46, and CMI1 is input to the CS circuits 47, 48, and 49.
  • the polarity signals CMI1 and CMI2 are set as shown in FIG.
  • FIG. 22 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit 40 of the liquid crystal display device 1 according to the sixth embodiment.
  • the operation of the first frame will be described using the CS circuits 42, 43, and 44 corresponding to the second to fourth rows as examples.
  • the polarity signal CMI1 is input to the terminal D of the D latch circuit 42a in the CS circuit 42, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS2 output from the output terminal Q of the D latch circuit 42a is held at a low level.
  • the shift register output SRO2 corresponding to the gate signal G2 supplied to the two gate lines 12 is output from the shift register circuit SR2 and input to one terminal of the OR circuit 42b in the CS circuit 42. Then, the potential change (low to high) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO2 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until there is a potential change (from high to low) of the shift register output SRO2 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (from high to low) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M2 becomes high level.
  • the shift register output SRO5 shifted to the fifth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 42b.
  • the shift register output SRO5 is also input to one terminal of the OR circuit 45b in the CS circuit 45.
  • the clock terminal CK of the D latch circuit 42a receives the potential change (low to high) of the shift register output SRO5 in the signal M2, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO5 changes in potential (from low to high), the potential of the CS signal CS2 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO5 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the polarity signal CMI1 is input to the terminal D of the D latch circuit 43a in the CS circuit 43, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS3 output from the output terminal Q of the D latch circuit 43a is held at a low level.
  • the shift register output SRO3 corresponding to the gate signal G3 supplied to the gate line 12 of the third row is output from the shift register circuit SR3 and input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the potential change (low to high) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level.
  • the high level is output until the potential change (high to low) of the shift register output SRO3 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level).
  • the potential change (high to low) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M3 becomes high level.
  • the shift register output SRO6 shifted to the sixth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 43b.
  • the shift register output SRO6 is also input to one terminal of the OR circuit 45b in the CS circuit 46.
  • the potential change (low to high) of the shift register output SRO6 in the signal M3 is input. Transferred. That is, at the timing when the shift register output SRO6 changes in potential (from low to high), the potential of the CS signal CS3 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO6 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level). Next, when the potential change (high to low) of the shift register output SRO6 in the signal M3 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the low level is latched. Thereafter, the low level is maintained until the signal M3 becomes high level in the second frame.
  • the polarity signal CMI2 is input to the data terminal D of the D latch circuit 44a in the CS circuit 44, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS4 output from the output terminal Q of the D latch circuit 44a is held at a low level.
  • shift register output SRO4 of four rows is output from shift register circuit SR4 and input to one terminal of OR circuit 44b in CS circuit 44. Then, the potential change (low to high) of the shift register output SRO4 in the signal M4 is input to the clock terminal CK, and the input state of the polarity signal CMI2 input to the data terminal D at this time, that is, the low level is transferred. The Then, the low level is output until there is a potential change (high to low) of the shift register output SRO4 in the signal M4 input to the clock terminal CK next (period in which the signal M4 is high level).
  • the shift register output SRO7 shifted to the seventh row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 44b.
  • the shift register output SRO7 is also input to one terminal of the OR circuit 47b in the CS circuit 47.
  • the clock terminal CK of the D latch circuit 44a receives the potential change (low to high) of the shift register output SRO7 in the signal M4, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the high level is Transferred. That is, at the timing when the shift register output SRO7 changes in potential (from low to high), the potential of the CS signal CS4 switches from low level to high level. Then, the high level is output until the potential change (high to low) of the shift register output SRO7 in the signal M4 input to the clock terminal CK next (a period in which the signal M4 is high level).
  • the CS signal at the time when the gate signal of the corresponding row falls (when the TFT 13 is switched from on to off).
  • the potential level falls after the gate signal of the row falls
  • the CS at the time when the gate signal of the corresponding row falls (when the TFT 13 is switched from on to off).
  • the potential level of the signal rises after the gate signal of the row falls.
  • the 3H inversion drive can be performed by adjusting the polarity inversion timing of the polarity signals CMI1 and CMI2.
  • the CS bus line driving circuit 40 can be properly operated, so that an irregular waveform that causes horizontal stripes can be eliminated. It is possible to achieve the effect of improving the display quality by eliminating the horizontal stripes formed in the display video.
  • FIG. 23 shows the correspondence relationship between the polarity signal CMI1 (or CMI2) input to the CS circuit 4n, the shift register output SROn, and the CS signal CSn output from the CS circuit 4n.
  • symbols A to L each correspond to one horizontal scanning period and indicate the polarity in each one horizontal scanning period.
  • the second horizontal scanning period “B” has a positive polarity
  • the third horizontal scanning period “C” has a positive polarity
  • the fourth horizontal scanning period “D” has a negative polarity.
  • the fifth horizontal scanning period “E” the polarity is negative.
  • symbols 1 to 12 each correspond to one horizontal scanning period and indicate the polarity in each horizontal scanning period.
  • the first horizontal scanning period “1” has a positive polarity
  • the second horizontal scanning period “2” has a positive polarity
  • the third horizontal scanning period “3” has a positive polarity.
  • CMI1 and CMI2 are alternately input to the CS circuit 4n every three rows.
  • CMI1 is input to the CS circuits 41, 42, and 43
  • CMI2 is input to the CS circuits 44, 45, and 46
  • CMI1 is input to the CS circuits 47, 48, and 49.
  • the shift register output SROn of the n-th row and the shift register output SROn + 3 of the (n + 3) -th row are input to the clock terminal CK, and therefore input to the data terminal D in the n-th horizontal scanning period.
  • the CMI is latched and the CMI input to the data terminal D is latched in the (n + 3) th horizontal scanning period.
  • the CS circuit 41 captures the positive polarity of “A” of CMI1 in the first horizontal scanning period and captures the negative polarity of “D” of CMI1 in the fourth horizontal scanning period.
  • the CS circuit 42 captures the positive polarity of “B” of CMI1 during the second horizontal scanning period, and captures the negative polarity of “E” of CMI1 during the fifth horizontal scanning period.
  • the CS circuit 43 captures the positive polarity of “C” of CMI1 during the third horizontal scanning period and captures the negative polarity of “F” of CMI1 during the sixth horizontal scanning period.
  • the CS circuit 44 captures the negative polarity of “4” of CMI2 in the fourth horizontal scanning period and captures the positive polarity of “7” in CMI2 in the seventh horizontal scanning period. In this way, the CS signals CSn shown in FIGS. 21 and 22 are output.
  • the liquid crystal display device 1 shown in FIG. 17 also uses two polarity signals CMI1 and CMI2 having the same polarity inversion timing or different from each other, thereby providing 2H inversion driving and 3H. Inversion driving is possible. Similarly, 4H,..., NH inversion driving can be realized by adjusting the polarity inversion timing of the polarity signals CMI1, CMI2. As a result, double-size display driving and triple-size display driving are possible. Similarly, quadruple,..., N-fold display driving can be realized by adjusting the polarity inversion timing of the polarity signals CMI1 and CMI2. [Embodiment 2] The following will describe another embodiment of the present invention with reference to FIGS. For convenience of explanation, members having the same functions as those shown in the first embodiment are given the same reference numerals, and explanation thereof is omitted. In addition, the terms defined in Embodiment 1 are used in accordance with the definitions in this example unless otherwise specified.
  • the schematic configuration of the liquid crystal display device 2 according to the present embodiment is the same as that of the liquid crystal display device 1 according to the first embodiment shown in FIGS. Therefore, the description of the schematic configuration is omitted, and the details of the gate line driving circuit 30 and the CS bus line driving circuit 40 will be described below.
  • one signal line for inputting the polarity signal CMI from the control circuit 50 (see FIG. 1) to the CS bus line driving circuit 40 is provided. Then, by adjusting the polarity inversion frequency of the polarity signal CMI, n line inversion (nH) driving for n-fold angle display driving is realized.
  • nH line inversion
  • the polarity signal CMI is set to one of CMI1 and CMI2, and the polarity inversion timing is set every 2H. It is.
  • the polarity signal CMI is set to one of CMI1 and CMI2, and the polarity inversion timing is set every 3H. is there.
  • the shift register output SROm of the own stage (m-th stage) is connected to the clock terminal CK of the m-th stage latch circuit CSLm.
  • the logical sum (output of the OR circuit) with the (m + n) -th shift register output SROm + n is input, and the polarity inversion timing of the polarity signal CMI input to the data terminal D is set to the n horizontal scanning period (nH). do it.
  • nH horizontal scanning period
  • FIG. 24 is a timing chart showing waveforms of various signals in the liquid crystal display device 2 that performs 4-line (4H) inversion driving.
  • GSP indicates a gate start pulse that defines the timing of vertical scanning
  • GCK1 (CK) and GCK2 (CKB) indicate a gate clock that defines the operation timing of the shift register output from the control circuit 50.
  • the period from the fall of GSP to the next fall corresponds to one vertical scanning period (1 V period).
  • a period from the rising edge of GCK1 to the rising edge of GCK2 and a period from the rising edge of GCK2 to the rising edge of GCK1 are one horizontal scanning period (1H period).
  • the polarity of the polarity signal CMI is inverted in 4 horizontal scanning periods (4H).
  • the source signal S (video signal) supplied from the source bus line driving circuit 20 to a certain source bus line 11 (the source bus line 11 provided in the x-th column), the gate line driving circuit 30 and CS
  • the waveform Vpix1 is illustrated in this order.
  • the gate signal G2 and CS signal CS2 supplied to the gate line 12 and CS bus line 15 provided in the second row, respectively, and the potential waveform Vpix2 of the pixel electrode 14 provided in the second row and x-th column are shown in this order. Show. The same applies to the third to ninth rows.
  • the broken lines in the potentials Vpix1 to Vpix9 indicate the potential of the counter electrode 19.
  • the first frame of the display video is the first frame, and the previous frame is the initial state.
  • the CS signals CS1 to CS9 are all fixed at one potential (low level in FIG. 24).
  • the CS signals CS1 to CS4 in the first to fourth rows correspond to the corresponding gate signals G1 (corresponding to the output SRO1 of the corresponding shift register circuit SR1) to G4 (the output SRO4 of the corresponding shift register circuit SR4).
  • the CS signals CS5 to CS8 in the 5th to 8th rows are at the low level when the corresponding gate signals G5 to G8 fall, respectively.
  • the CS signal CS9 is at a high level when the corresponding gate signal G9 falls.
  • the source signal S is a signal having an amplitude corresponding to the gradation indicated by the video signal and having a polarity inverted every four horizontal scanning periods (4H). Further, the source signal S has the same potential every two horizontal scanning periods (2H). That is, the symbols “A” to “SA” in FIG. 24 each correspond to one horizontal scanning period, and indicate the signal potential (gradation) in each horizontal scanning period. For example, in the first frame, the first to fourth horizontal scanning periods are negative in polarity and have the same signal potential (“A”), and the fifth to eighth horizontal scanning periods are They have a positive polarity and the same signal potential (“ka”).
  • the first to fourth horizontal scanning periods are positive in polarity and have the same signal potential ("I")
  • the fifth to eighth horizontal scanning periods are They have negative polarity and the same signal potential ("ki").
  • the gate signals G1 to G9 become the gate-on potential in the first to ninth 1H periods in the active period (effective scanning period) of each frame, and become the gate-off potential in the other periods.
  • the CS signals CS1 to CS9 are switched between high and low after the corresponding gate signals G1 to G9 fall. Specifically, in the first frame, each of the CS signals CS1 to CS4 falls after the corresponding gate signal G1 to G4 falls, and each of the CS signals CS5 to CS8 corresponds to the corresponding gate signal G5 to G8. Rises after falling, and the CS signal CS9 falls after the corresponding gate signal G9 falls.
  • each of the CS signals CS1 to CS4 rises after the corresponding gate signal G1 to G4 falls, and each of the CS signals CS5 to CS8 corresponds to the corresponding gate signal G5 to It falls after G8 falls, and the CS signal CS9 rises after the corresponding gate signal G9 falls.
  • the potentials of the CS signals at the time when the gate signal falls differ from each other every four rows corresponding to the polarity of the source signal S.
  • the potentials Vpix1 to Vpix9 of the pixel electrode 14 are all appropriately shifted by the CS signals CS1 to CS9. Therefore, when the source signal S of the same gradation is input, the potential difference between the counter electrode potential and the shifted pixel electrode 14 is the same for the positive polarity and the negative polarity.
  • source signals having negative polarity and the same potential are written to pixels corresponding to four adjacent rows in the same pixel column, and pixels corresponding to the next adjacent four rows of the four rows.
  • a source signal having a positive polarity and the same potential is written, and the potentials of the CS signals CS1 to CS4 corresponding to the first four rows are not inverted during writing to the pixels corresponding to the first four rows.
  • the polarity is inverted in the minus direction and the polarity is not inverted until the next writing.
  • the potentials of the CS signals CS5 to CS8 corresponding to the next four rows are during writing to the pixels corresponding to the next four rows.
  • the polarity is reversed in the plus direction after writing, and the polarity is not reversed until the next writing.
  • quadruple-angle display driving is realized in CC driving.
  • the potentials Vpix1 to Vpix9 of the pixel electrode 14 can be appropriately shifted by the CS signals CS1 to CS9, so that the horizontal stripes formed in the display image can be eliminated.
  • FIG. 25 shows the configuration of the gate line driving circuit 30 and the CS bus line driving circuit 40.
  • the CS bus line driving circuit 40 includes a plurality of CS circuits 41, 42, 43,... Corresponding to each row. Each CS circuit 41, 42, 43,... Includes D latch circuits 41a, 42a, 43a,..., And OR circuits 41b, 42b, 43b,.
  • the gate line driving circuit 30 includes a plurality of shift register circuits SR1, SR2, SR3,.
  • the gate line driving circuit 30 and the CS bus line driving circuit 40 are formed on one end side of the liquid crystal display panel. However, the present invention is not limited to this, and each is formed on a different side. Also good.
  • the input signals to the CS circuit 41 are shift register outputs SRO1 and SRO5 corresponding to the gate signals G1 and G5, the polarity signal CMI, and the reset signal RESET.
  • the input signals to the CS circuit 42 are the gate signals G2 and G6.
  • the corresponding shift register outputs SRO2 and SRO6, the polarity signal CMI, and the reset signal RESET, and the input signals to the CS circuit 43 are the shift register outputs SRO3 and SRO7, the polarity signal CMI, and the reset corresponding to the gate signals G3 and G7.
  • the signal RESET and the input signals to the CS circuit 44 are the shift register outputs SRO4 and SRO8 corresponding to the gate signals G4 and G8, the polarity signal CMI, and the reset signal RESET.
  • each CS circuit receives the shift register output SROm of the corresponding m-th row and the shift register output SROm + 4 of the (m + 4) -th row, and also receives the polarity signal CMI.
  • the polarity of the polarity signal CMI is inverted in four horizontal scanning periods (see FIG. 24).
  • the polarity signal CMI and the reset signal RESET are input from the control circuit 50.
  • CS circuits 44 and 45 corresponding mainly to the fourth and fifth rows will be described as an example.
  • the reset signal RESET is input to the reset terminal CL of the D latch circuit 44a, the polarity signal CMI is input to the data terminal D, and the output of the OR circuit 44b is input to the clock terminal CK.
  • the D latch circuit 44a receives an input state of the polarity signal CMI input to the data terminal D in accordance with a change in potential level of the signal input to the clock terminal CK (from low level to high level or from high level to low level). (Low level or high level) is output as a CS signal CS4 indicating a change in potential level.
  • the D latch circuit 44a changes the input state (low level or high level) of the polarity signal CMI input to the data terminal D when the potential level of the signal input to the clock terminal CK is high level. Output.
  • the D latch circuit 44a inputs the polarity signal CMI input to the terminal D at the time of the change (low level or high level). Level) is latched, and the latched state is held until the potential level of the signal input to the clock terminal CK next becomes a high level.
  • the D latch circuit 44a is output from the output terminal Q as a CS signal CS4 indicating a change in potential level.
  • a reset signal RESET and a polarity signal CMI are input to the reset terminal CL and the data terminal D of the D latch circuit 45a, respectively.
  • the output of the OR circuit 45b is input to the clock terminal CK of the D latch circuit 45a.
  • a CS signal CS5 indicating a change in potential level is output from the output terminal Q of the D latch circuit 45a.
  • the OR circuit 44b outputs the signal M4 shown in FIG. 26 when the output signal SRO4 of the corresponding shift register circuit SR4 in the fourth row and the output signal SRO8 of the shift register circuit SR8 in the eighth row are input. . Further, the OR circuit 45b receives the output signal SRO5 of the shift register circuit SR5 in the corresponding row and the output signal SRO9 of the shift register circuit SR9 in the ninth row, and outputs the signal M5 shown in FIG. .
  • the shift register output SRO input to each OR circuit is generated by a known method in the gate line driving circuit 30 including the D-type flip-flop circuit shown in FIG.
  • the gate line driving circuit 30 sequentially shifts the gate start pulse GSP supplied from the control circuit 50 to the next-stage shift register circuit SR at the timing of the gate clock GCK having a period of one horizontal scanning period.
  • FIG. 26 shows waveforms of various signals inputted to and outputted from the CS bus line driving circuit 40 of the liquid crystal display device 2 of Example 7.
  • the polarity signal CMI is input to the terminal D of the D latch circuit 44a in the CS circuit 44, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS4 output from the output terminal Q of the D latch circuit 44a is held at a low level.
  • the shift register output SRO4 corresponding to the gate signal G4 supplied to the gate line 12 of the fourth row is output from the shift register circuit SR4 and input to one terminal of the OR circuit 44b in the CS circuit 44.
  • the potential change (low to high) of the shift register output SRO4 in the signal M4 is input to the clock terminal CK, and the input state of the polarity signal CMI input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO4 changes in potential (from low to high), the potential of the CS signal CS4 switches from low level to high level.
  • a high level is output until the potential change (high to low) of the shift register output SRO4 in the signal M4 input to the clock terminal CK (period in which the signal M4 is high level).
  • the potential change (high to low) of the shift register output SRO4 in the signal M4 is input to the clock terminal CK, the input state of the polarity signal CMI at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M4 becomes high level.
  • the shift register output SRO8 shifted to the eighth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 44b.
  • the shift register output SRO8 is also input to one terminal of the OR circuit 48b in the CS circuit 48.
  • the clock terminal CK of the D latch circuit 44a receives the potential change (low to high) of the shift register output SRO8 in the signal M4.
  • the input state of the polarity signal CMI input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO8 changes in potential (from low to high), the potential of the CS signal CS4 switches from high level to low level.
  • the low level is output until the potential change (high to low) of the shift register output SRO8 in the signal M4 input to the clock terminal CK (period in which the signal M4 is high level).
  • the polarity signal CMI is input to the data terminal D of the D latch circuit 45a in the CS circuit 45, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS5 output from the output terminal Q of the D latch circuit 45a is held at a low level.
  • the shift register output SRO5 corresponding to the gate signal G5 supplied to the gate line 12 in the fifth row is output from the shift register circuit SR5 and input to one terminal of the OR circuit 45b in the CS circuit 45.
  • the potential change (low to high) of the shift register output SRO5 in the signal M5 is input to the clock terminal CK, and the input state of the polarity signal CMI input to the data terminal D at this time, that is, the low level is transferred.
  • a low level is output until there is a potential change (from a high level to a low level) of the shift register output SRO5 in the signal M5 input to the clock terminal CK next (period in which the signal M5 is at a high level).
  • the shift register output SRO9 that has been shifted to the ninth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 45b.
  • the shift register output SRO9 is also input to one terminal of the OR circuit 49b in the CS circuit 49.
  • the clock terminal CK of the D latch circuit 45a receives the potential change (low to high) of the shift register output SRO9 in the signal M5, and the input state of the polarity signal CMI input to the terminal D at this time, that is, the high level is Transferred. That is, at the timing when the shift register output SRO9 changes in potential (from low to high), the potential of the CS signal CS5 switches from low level to high level. Then, the high level is output until the potential change (high to low) of the shift register output SRO9 in the signal M5 input to the clock terminal CK next (period in which the signal M5 is high level).
  • the sixth to eighth lines have the same waveform as the fifth line as shown in FIG.
  • the polarity of the polarity signal CMI is reversed, so the first to fourth rows have the same waveform as the fifth to eighth rows in the first frame.
  • the fifth to eighth rows have the same waveform as the first to fourth rows in the first frame. From the third frame onward, for each row, the waveform of the first frame and the second frame is alternately repeated.
  • the CS circuits 41, 42, 43,..., 4n corresponding to each row when the gate signal of the row falls for all frames in 4H inversion driving (TFT 13 is switched from on to off).
  • the potential level of the CS signal at the time can be switched between high and low after the gate signal of the row falls.
  • the CS signal CSm output to the CS bus line 15 in the m-th row has the potential level of the polarity signal CMI at the rising edge of the gate signal Gm in the m-th row and the (m + 4) -th row.
  • the CS signal CSm + 1 generated by latching the potential level of the polarity signal CMI when the gate signal G (m + 4) rises, and output to the CS bus line 15 of the (m + 1) th row is the CS signal CSm + 1 of the (m + 1) th row. It is generated by latching the potential level of the polarity signal CMI when the gate signal G (m + 1) rises and the potential level of the polarity signal CMI when the gate signal G (m + 5) in the (m + 5) th row rises.
  • the CS bus line driving circuit 40 can be appropriately operated.
  • the effect of improving the display quality by preventing the occurrence of horizontal stripes formed in the display image can be achieved.
  • FIG. 27 shows a correspondence relationship between the polarity signal CMI and the shift register output SRO input to the CS circuit and the CS signal CS output from the CS circuit.
  • the symbols A to L each correspond to one horizontal scanning period and indicate the polarity (positive polarity or negative polarity) in each horizontal scanning period.
  • the second horizontal scanning period “B” has a positive polarity
  • the third horizontal scanning period “C” has a positive polarity
  • the fourth horizontal scanning period “D” has a positive polarity.
  • the fifth horizontal scanning period “E” the polarity is negative.
  • the polarity of CMI is inverted every four horizontal scanning periods.
  • the CS circuit 41 corresponding to the first row captures the positive polarity of CMI “A” during the first horizontal scanning period and captures the negative polarity of CMI “E” during the fifth horizontal scanning period.
  • the CS circuit 42 corresponding to the second row captures the positive polarity of “B” of CMI in the second horizontal scanning period and captures the negative polarity of “F” of CMI in the sixth horizontal scanning period.
  • the CS circuit 43 corresponding to the third row captures the positive polarity of CMI “C” in the third horizontal scanning period, and captures the negative polarity of CMI “G” in the seventh horizontal scanning period.
  • the CS circuit 44 corresponding to the fourth row captures the positive polarity of CMI “D” during the fourth horizontal scanning period and captures the negative polarity of CMI “H” during the eighth horizontal scanning period.
  • the CS circuit 45 corresponding to the fifth row captures the negative polarity of “E” of CMI in the fifth horizontal scanning period and captures the positive polarity of “I” of CMI in the ninth horizontal scanning period. In this way, the CS signals CS shown in FIGS. 24 and 26 are output.
  • Embodiment 3 The following will describe another embodiment of the present invention with reference to FIGS. For convenience of explanation, members having the same functions as those shown in the first embodiment are given the same reference numerals, and explanation thereof is omitted. In addition, the terms defined in Embodiment 1 are used in accordance with the definitions in this example unless otherwise specified.
  • the schematic configuration of the liquid crystal display device 3 according to the present embodiment is the same as that of the liquid crystal display device 1 according to the first embodiment shown in FIGS. Therefore, the description of the schematic configuration is omitted, and the details of the gate line driving circuit 30 and the CS bus line driving circuit 40 will be described below.
  • the present liquid crystal display device 3 as in the first embodiment, two signal lines for inputting the polarity signal CMI from the control circuit 50 (see FIG. 1) to the CS bus line driving circuit 40 are provided.
  • the polarity signals CMI1 and CMI2 input to each signal line have waveforms in which their polarities are reversed.
  • FIG. 28 is a timing chart showing waveforms of various signals in the liquid crystal display device 3 that performs 2-line (2H) inversion driving.
  • the polarity signals CMI1 and CMI2 are set such that the polarities are inverted every horizontal scanning period (1H) and the polarities are reversed.
  • the CS signals CS1 to CS5 are all fixed at one potential (low level in FIG. 28).
  • the CS signal CS1 in the first row is at a high level when the corresponding gate signal G1 (corresponding to the output SRO1 of the corresponding shift register circuit SR1) falls, and the CS signal CS2 in the second row is
  • the CS signal CS3 in the third row is at the low level when the corresponding gate signal G3 falls
  • the CS signal CS3 in the fourth row is at the low level when the corresponding gate signal G3 falls.
  • the CS signal CS5 in the fifth row is at the high level when the corresponding gate signal G5 falls.
  • the source signal S is a signal having an amplitude corresponding to the gradation indicated by the video signal and having the polarity inverted every two horizontal scanning periods (2H). Further, the source signal S has the same potential every two horizontal scanning periods (2H). That is, the symbols “A” to “SA” in FIG. 28 correspond to one horizontal scanning period, and indicate the signal potential (gradation) in each horizontal scanning period. For example, in the first frame, the first and second horizontal scanning periods are negative in polarity and have the same signal potential (“A”), and the third and fourth horizontal scanning periods are They have positive polarity and the same signal potential (“ka”).
  • the first and second horizontal scanning periods are positive in polarity and have the same signal potential ("I")
  • the third and fourth horizontal scanning periods are They have negative polarity and the same signal potential ("ki").
  • the amplitude of the source signal S is constant.
  • the gate signals G1 to G5 become the gate-on potential in the first to fifth 1H periods in the active period (effective scanning period) of each frame, and become the gate-off potential in the other periods.
  • the CS signals CS1 to CS5 are switched between high and low after the corresponding gate signals G1 to G5 fall. Specifically, in the first frame, each of the CS signals CS1 and CS2 falls after the corresponding gate signals G1 and G2 fall, and each of the CS signals CS3 and CS4 receives the corresponding gate signals G3 and G4. Stand up after falling. In the second frame, this relationship is reversed, and each of the CS signals CS1 and CS2 rises after the corresponding gate signals G1 and G2 fall, and each of the CS signals CS3 and CS4 has a corresponding gate signal G3. It falls after G4 falls.
  • FIG. 29 shows the configuration of the gate line driving circuit 30 and the CS bus line driving circuit 40.
  • the CS bus line driving circuit 40 includes a plurality of CS circuits 41, 42, 43,..., 4n corresponding to each row.
  • Each of the CS circuits 41, 42, 43, ..., 4n includes D latch circuits 41a, 42a, 43a, ..., 4na, and OR circuits 41b, 42b, 43b, ..., 4nb, respectively.
  • the gate line driving circuit 30 includes a plurality of shift register circuits SR1, SR2, SR3,.
  • the gate line driving circuit 30 and the CS bus line driving circuit 40 are formed on one end side of the liquid crystal display panel.
  • the present invention is not limited to this, and each is formed on a different side. Also good.
  • Input signals to the CS circuit 41 are shift register outputs SRO1 and SRO2 corresponding to the gate signals G1 and G2, a polarity signal CMI1, and a reset signal RESET, and an input signal to the CS circuit 42 is to the gate signals G2 and G3.
  • the corresponding shift register outputs SRO2 and SRO3, the polarity signal CMI2, and the reset signal RESET, and the input signals to the CS circuit 43 are the shift register outputs SRO3 and SRO4, the polarity signal CMI2 and the reset corresponding to the gate signals G3 and G4.
  • the signal RESET and the input signals to the CS circuit 44 are shift register outputs SRO4 and SRO5 corresponding to the gate signals G4 and G5, the polarity signal CMI1, and the reset signal RESET.
  • each CS circuit receives the corresponding n-row shift register output SROn and the next-row shift register output SROn + 1, and the polarity signal CMI1 and the polarity signal CMI2 every two rows. It is input alternately.
  • the polarity signals CMI1 and CMI2 and the reset signal RESET are input from the control circuit 50.
  • FIG. 30 illustrates waveforms of various signals that are input to and output from the CS bus line driving circuit 40 of the liquid crystal display device 3 according to the eighth embodiment.
  • the polarity signal CMI2 is input to the terminal D of the D latch circuit 42a in the CS circuit 42, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS2 output from the output terminal Q of the D latch circuit 42a is held at a low level.
  • the shift register output SRO2 corresponding to the gate signal G2 supplied to the gate line 12 of the second row is output from the shift register circuit SR2 and input to one terminal of the OR circuit 42b in the CS circuit 42.
  • the potential change (low to high) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO2 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until there is a potential change (from high to low) of the shift register output SRO2 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (high to low) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, the input state of the polarity signal CMI2 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M2 becomes high level.
  • the shift register output SRO3 that has been shifted to the third row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 42b.
  • the shift register output SRO3 is also input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the clock terminal CK of the D latch circuit 42a receives the potential change (low to high) of the shift register output SRO3 in the signal M2, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS2 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO3 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (high level) of the shift register output SRO2 is transferred.
  • the input state (low level) of the polarity signal CMI2 when the input signal (low level) is input is latched, and the low level is held until the signal M2 next becomes the high level.
  • the potential change (low to high) of the shift register output SRO3 is input to the clock terminal CK of the D latch circuit 42a, and the input state of the polarity signal CMI2 input to the data terminal D at this time, that is, the high level Is transferred. That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until the potential change (from high to low) of the shift register output SRO3 input to the clock terminal CK (period in which the signal M2 is high level).
  • the polarity signal CMI1 is latched by the shift register outputs SRO1 and SRO2, thereby outputting the CS signal CS1 shown in FIG.
  • the polarity signal CMI2 is input to the data terminal D of the D latch circuit 43a in the CS circuit 43, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS3 output from the output terminal Q of the D latch circuit 43a is held at a low level.
  • the shift register output SRO3 corresponding to the gate signal G3 supplied to the gate line 12 of the third row is output from the shift register circuit SR3 and input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the potential change (low to high) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, and the input state of the polarity signal CMI2 input to the data terminal D at this time, that is, the low level is transferred.
  • the low level is output until there is a potential change (high to low) of the shift register output SRO3 in the signal M3 input to the clock terminal CK next (period in which the signal M3 is high level).
  • the shift register output SRO4 shifted to the fourth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 43b.
  • the shift register output SRO4 is also input to one terminal of the OR circuit 44b in the CS circuit 44.
  • the clock terminal CK of the D latch circuit 43a receives the potential change (low to high) of the shift register output SRO4 in the signal M3. Transferred. That is, at the timing when the shift register output SRO4 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level. Then, the high level is output until the potential change (high to low) of the shift register output SRO4 in the signal M3 input to the clock terminal CK next (period in which the signal M3 is high level). Next, when the potential change (high to low) of the shift register output SRO4 in the signal M3 is input to the clock terminal CK, the input state of the polarity signal CMI2 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M3 becomes high level in the second frame.
  • the input state (high level) of the polarity signal CMI2 input to the data terminal D is transferred during the high level period of the shift register output SRO3 in the signal M3, and then the potential change (high level) of the shift register output SRO3.
  • the input state (high level) of the polarity signal CMI2 when the signal M3 is input to the low level is latched, and the high level is maintained until the signal M3 is next set to the high level.
  • the potential change (low to high) of the shift register output SRO4 is input to the clock terminal CK of the D latch circuit 43a, and the input state of the polarity signal CMI2 input to the data terminal D at this time, that is, the low level Is transferred. That is, at the timing when the shift register output SRO4 changes in potential (from low to high), the potential of the CS signal CS3 switches from high level to low level.
  • the low level is output until there is a potential change (high to low) of the shift register output SRO4 input to the clock terminal CK next (period in which the signal M3 is high level).
  • the input state of the polarity signal CMI2 at this time that is, the low level is latched. Thereafter, the low level is maintained until the signal M3 becomes high level in the third frame.
  • the polarity signal CMI1 is latched by the shift register outputs SRO4 and SRO5, thereby outputting the CS signal CS4 shown in FIG.
  • the CS circuit 41, 42, 43,..., 4n corresponding to each row has the gate signal of the row fall for all frames in 2H inversion driving (TFT 13 is switched from on to off).
  • TFT 13 is switched from on to off.
  • the potential level of the CS signal at the time can be switched between high and low after the gate signal of the row falls.
  • the CS signal CSn output to the CS bus line 15 in the nth row includes the potential level of the polarity signal CMI1 at the rising edge of the gate signal Gn in the nth row and the (n + 1) th row.
  • the CS signal CSn + 1 which is generated by latching the potential level of the polarity signal CMI1 when the gate signal G (n + 1) rises, is output to the CS bus line 15 in the (n + 1) th row. It is generated by latching the potential level of the polarity signal CMI1 when the gate signal G (n + 1) rises and the potential level of the polarity signal CMI1 when the gate signal G (n + 2) of the (n + 2) th row rises.
  • the CS signal CSn + 2 output to the (n + 2) -th row CS bus line 15 includes the potential level of the polarity signal CMI2 at the rise of the (n + 2) -th row gate signal G (n + 2) and the (n + 3) -th row.
  • the CS signal CSn + 3 generated by latching the potential level of the polarity signal CMI2 at the rise of the gate signal G (n + 3) of the row and outputted to the CS bus line 15 of the (n + 3) th row is the (n + 3) th row.
  • the CS bus line driving circuit 40 can be appropriately operated, so that the irregular waveform that causes the horizontal stripes can be eliminated.
  • the effect of improving the display quality by preventing the occurrence of horizontal streaks that appear in the display image can be achieved.
  • FIG. 31 shows a correspondence relationship between the polarity signal CMI1 (or CMI2) and the shift register output SROn input to the CS circuit 4n and the CS signal CSn output from the CS circuit 4n.
  • symbols A to L each correspond to one horizontal scanning period, and indicate the polarity (positive polarity or negative polarity) in each horizontal scanning period.
  • the second horizontal scanning period “B” has a negative polarity
  • the third horizontal scanning period “C” has a positive polarity
  • the fourth horizontal scanning period “D” has a negative polarity.
  • the fifth horizontal scanning period “E” the polarity is positive.
  • symbols 1 to 12 each correspond to one horizontal scanning period and indicate the polarity in each horizontal scanning period.
  • the first horizontal scanning period “1” has a negative polarity
  • the second horizontal scanning period “2” has a positive polarity
  • the third horizontal scanning period “3” has a negative polarity.
  • the polarity is positive.
  • the polarities of CMI1 and CMI2 are reversed every horizontal scanning period, and the polarities of the CMI1 and CMI2 are reversed.
  • CMI1 and CMI2 are alternately input to the CS circuit 4n every two rows. For example, as shown in FIG. 29, CMI1 is input to the CS circuit 41, CMI2 is input to the CS circuit 42, CMI2 is input to the CS circuit 43, and CMI1 is input to the CS circuit 44.
  • the circuit 45 receives CMI1.
  • the data terminal D is supplied to the data terminal D during the nth horizontal scanning period.
  • the CMI1 (or CMI2) input is latched, and the CMI1 (or CMI2) input to the data terminal D is latched in the (n + 1) th horizontal scanning period.
  • the CS circuit 41 captures the positive polarity of “A” of CMI1 in the first horizontal scanning period and captures the negative polarity of “B” of CMI1 in the second horizontal scanning period.
  • the CS circuit 42 captures the positive polarity of “2” of CMI2 in the second horizontal scanning period and captures the negative polarity of “3” of CMI2 in the third horizontal scanning period.
  • the CS circuit 43 captures the negative polarity of “3” of CMI2 during the third horizontal scanning period and captures the positive polarity of “4” of CMI2 during the fourth horizontal scanning period.
  • the CS circuit 44 captures the negative polarity of “D” of CMI1 during the fourth horizontal scanning period and captures the positive polarity of “E” of CMI1 during the fifth horizontal scanning period. In this way, the CS signals CSn shown in FIGS. 28 and 30 are output.
  • FIG. 32 is a timing chart showing waveforms of various signals in the liquid crystal display device 3 that performs 3-line (3H) inversion driving.
  • the polarity signals CMI1 and CMI2 are set so that the polarities are inverted every horizontal scanning period (1H) and the polarities are reversed.
  • the CS signals CS1 to CS7 are all fixed at one potential (low level in FIG. 32).
  • the CS signal CS1 in the first row is at a high level when the corresponding gate signal G1 falls
  • the CS signal CS2 in the second row is at a high level when the corresponding gate signal G2 falls.
  • the CS signal CS3 in the third row is at the high level when the corresponding gate signal G3 falls.
  • the CS signal CS4 in the fourth row is at a low level when the corresponding gate signal G4 falls
  • the CS signal CS5 in the fifth row is at a low level when the corresponding gate signal G5 falls.
  • the CS signal CS6 in the sixth row is at a low level when the corresponding gate signal G6 falls.
  • the CS signal CS7 in the seventh row is at a high level when the corresponding gate signal G7 falls.
  • the source signal S is a signal having an amplitude corresponding to the gradation indicated by the video signal and having the polarity inverted every 3H period. Further, the source signal S has the same potential every three horizontal scanning periods (3H). That is, the symbols “A” to “SA” in FIG. 32 correspond to one horizontal scanning period, and indicate the signal potential (gradation) in each one horizontal scanning period. For example, in the first frame, the first, second, and third horizontal scanning periods are negative in polarity and have the same signal potential (“A”). The sixth horizontal scanning period has a positive polarity and the same signal potential (“ka”). In the second frame, the first, second, and third horizontal scanning periods are positive in polarity and have the same signal potential ("I").
  • the sixth horizontal scanning period has a negative polarity and the same signal potential (“ki”).
  • the gate signals G1 to G7 become the gate-on potential in the first to seventh 1H periods in the active period (effective scanning period) of each frame, and become the gate-off potential in the other periods.
  • the CS signals CS1 to CS7 are switched between high and low after the corresponding gate signals G1 to G7 fall. Specifically, in the first frame, each of the CS signals CS1, CS2, and CS3 falls after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 corresponds. It rises after the gate signals G4, G5, G6 to fall. In the second frame, this relationship is reversed, and each of the CS signals CS1, CS2, and CS3 rises after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 It falls after the corresponding gate signals G4, G5, G6 fall.
  • FIG. 33 shows the configuration of the gate line driving circuit 30 and the CS bus line driving circuit 40.
  • the input signals to the CS circuit 41 are shift register outputs SRO1 and SRO2, the polarity signal CMI1 and the reset signal RESET corresponding to the gate signals G1 and G2.
  • the input signals to the CS circuit 42 are the gate signals G2 and G3.
  • the corresponding shift register outputs SRO2 and SRO3, the polarity signal CMI2, and the reset signal RESET, and the input signals to the CS circuit 43 are the shift register outputs SRO3 and SRO4, the polarity signal CMI1 and the reset corresponding to the gate signals G3 and G4.
  • the signal RESET and the input signals to the CS circuit 44 are shift register outputs SRO4 and SRO5 corresponding to the gate signals G4 and G5, the polarity signal CMI1, and the reset signal RESET.
  • each CS circuit receives the corresponding n-row shift register output SROn and the next-row shift register output SROn + 1, and the polarity signal CMI1 and the polarity signal CMI2 are regularly (first). From the nth row, CMI1 ⁇ CMI2 ⁇ CMI1 ⁇ CMI1 ⁇ CMI2 ⁇ CMI1). The polarity signals CMI1 and CMI2 and the reset signal RESET are input from the control circuit 50.
  • FIG. 34 shows waveforms of various signals that are inputted to and outputted from the CS bus line driving circuit 40 of the liquid crystal display device 3 according to the ninth embodiment.
  • the polarity signal CMI2 is input to the terminal D of the D latch circuit 42a in the CS circuit 42, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS2 output from the output terminal Q of the D latch circuit 42a is held at a low level.
  • the shift register output SRO2 corresponding to the gate signal G2 supplied to the gate line 12 of the second row is output from the shift register circuit SR2 and input to one terminal of the OR circuit 42b in the CS circuit 42.
  • the potential change (low to high) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO2 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until there is a potential change (from high to low) of the shift register output SRO2 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (high to low) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, the input state of the polarity signal CMI2 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M2 becomes high level.
  • the shift register output SRO3 that has been shifted to the third row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 42b.
  • the shift register output SRO3 is also input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the clock terminal CK of the D latch circuit 42a receives the potential change (low to high) of the shift register output SRO3 in the signal M2, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS2 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO3 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (high level) of the shift register output SRO2 is transferred.
  • the input state (low level) of the polarity signal CMI2 when the input signal (low level) is input is latched, and the low level is held until the signal M2 next becomes the high level.
  • the potential change (low to high) of the shift register output SRO3 is input to the clock terminal CK of the D latch circuit 42a, and the input state of the polarity signal CMI2 input to the data terminal D at this time, that is, the high level Is transferred. That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until the potential change (from high to low) of the shift register output SRO3 input to the clock terminal CK (period in which the signal M2 is high level).
  • the polarity signal CMI1 is latched by the shift register outputs SRO1 and SRO2, thereby outputting the CS signal CS1 shown in FIG.
  • the polarity signal CMI1 is input to the terminal D of the D latch circuit 43a in the CS circuit 43, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS3 output from the output terminal Q of the D latch circuit 43a is held at a low level.
  • the shift register output SRO3 corresponding to the gate signal G3 supplied to the gate line 12 of the third row is output from the shift register circuit SR3 and input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the potential change (low to high) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level.
  • the high level is output until the potential change (high to low) of the shift register output SRO3 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level).
  • the potential change (high to low) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M3 becomes high level.
  • the shift register output SRO4 shifted to the fourth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 43b.
  • the shift register output SRO4 is also input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the clock terminal CK of the D latch circuit 43a receives a change in potential of the shift register output SRO4 (from low to high) in the signal M3. Transferred. That is, at the timing when the shift register output SRO4 changes in potential (from low to high), the potential of the CS signal CS3 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO4 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level). Next, when the potential change (high to low) of the shift register output SRO4 in the signal M3 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the low level is latched. Thereafter, the low level is maintained until the signal M3 becomes high level in the second frame.
  • the potential change (high level) of the shift register output SRO3 is transferred.
  • the input state (low level) of the polarity signal CMI1 when the input signal (low level) is input is latched, and the low level is maintained until the signal M3 becomes the next high level.
  • the potential change (low to high) of the shift register output SRO4 is input to the clock terminal CK of the D latch circuit 43a, and the input state of the polarity signal CMI1 input to the data terminal D at this time, that is, the high level Is transferred. That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level. The high level is output until the potential change (from high to low) of the shift register output SRO4 input to the clock terminal CK (period in which the signal M3 is high level).
  • the polarity signal CMI1 is input to the data terminal D of the D latch circuit 44a in the CS circuit 44, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS4 output from the output terminal Q of the D latch circuit 44a is held at a low level.
  • the shift register output SRO4 in the fourth row is output from the shift register circuit SR4 and input to one terminal of the OR circuit 44b in the CS circuit 44. Then, the potential change (low to high) of the shift register output SRO4 in the signal M4 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the data terminal D at this time, that is, the low level is transferred. The Then, the low level is output until there is a potential change (high to low) of the shift register output SRO4 in the signal M4 input to the clock terminal CK next (period in which the signal M4 is high level).
  • the shift register output SRO5 shifted to the fifth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 44b.
  • the shift register output SRO5 is also input to one terminal of the OR circuit 45b in the CS circuit 45.
  • the clock terminal CK of the D latch circuit 44a receives the potential change (low to high) of the shift register output SRO5 in the signal M4. Transferred. That is, at the timing when the shift register output SRO5 changes in potential (from low to high), the potential of the CS signal CS4 switches from low level to high level. Then, the high level is output until the potential change (high to low) of the shift register output SRO5 in the signal M4 input to the clock terminal CK next (period in which the signal M4 is high level). Next, when the potential change (high to low) of the shift register output SRO5 in the signal M4 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M4 becomes high level in the second frame.
  • the potential change (high level) of the shift register output SRO4 is transferred.
  • the input state (high level) of the polarity signal CMI2 when the signal M4 is input to the low level is latched, and the high level is maintained until the signal M4 is next set to the high level.
  • the potential change (low to high) of the shift register output SRO5 is input to the clock terminal CK of the D latch circuit 44a, and the input state of the polarity signal CMI1 input to the data terminal D at this time, that is, the low level Is transferred. That is, at the timing when the shift register output SRO5 changes in potential (from low to high), the potential of the CS signal CS4 switches from high level to low level.
  • the low level is output until there is a potential change (high to low) of the shift register output SRO5 input to the clock terminal CK next (period in which the signal M4 is high level).
  • the potential change (from high to low) of the shift register output SRO5 is input to the clock terminal CK
  • the input state of the polarity signal CMI1 at this time that is, the low level is latched. Thereafter, the low level is maintained until the signal M4 becomes high level in the third frame.
  • the polarity signal CMI2 is latched by the shift register outputs SRO5 and SRO6, thereby outputting the CS signal CS5 shown in FIG.
  • 3H inversion driving can be performed by adjusting the connection relationship between the polarity signals CMI1 and CMI2 and each CS circuit. .
  • the CS bus line driving circuit 40 can be properly operated, so that an irregular waveform that causes horizontal stripes can be eliminated. It is possible to achieve the effect of improving the display quality by eliminating the horizontal stripes formed in the display video.
  • FIG. 35 shows a correspondence relationship between the polarity signal CMI1 (or CMI2) input to the CS circuit 4n, the shift register output SROn, and the CS signal CSn output from the CS circuit 4n.
  • the symbols A to L each correspond to one horizontal scanning period and indicate the polarity (positive polarity or negative polarity) in each horizontal scanning period.
  • the second horizontal scanning period “B” has a negative polarity
  • the third horizontal scanning period “C” has a positive polarity
  • the fourth horizontal scanning period “D” has a negative polarity.
  • the fifth horizontal scanning period “E” the polarity is positive.
  • symbols 1 to 12 each correspond to one horizontal scanning period and indicate the polarity in each horizontal scanning period.
  • the first horizontal scanning period “1” has a negative polarity
  • the second horizontal scanning period “2” has a positive polarity
  • the third horizontal scanning period “3” has a negative polarity.
  • the polarity is positive.
  • the polarities of CMI1 and CMI2 are reversed every horizontal scanning period, and the polarities of the CMI1 and CMI2 are reversed.
  • CMI1 and CMI2 are regular to each CS circuit (CS circuit 41: CMI1, CS circuit 42: CMI2, CS circuit 43: CMI1, CS circuit 44: CMI1, CS circuit 45: CMI2, CS circuit 46: CMI1) Is input.
  • the shift register output SROn of the nth row and the shift register output SROn + 1 of the (n + 1) th row are input to the clock terminal CK.
  • the CMI input is latched, and the CMI input to the data terminal D is latched in the (n + 1) th horizontal scanning period.
  • the CS circuit 41 captures the positive polarity of “A” of CMI1 in the first horizontal scanning period and captures the negative polarity of “B” of CMI1 in the second horizontal scanning period.
  • the CS circuit 42 captures the positive polarity of “2” of CMI2 in the second horizontal scanning period and captures the negative polarity of “3” of CMI2 in the third horizontal scanning period.
  • the CS circuit 43 captures the positive polarity of “C” of CMI1 in the third horizontal scanning period and captures the negative polarity of “D” of CMI1 in the fourth horizontal scanning period.
  • the CS circuit 44 captures the negative polarity of “D” of CMI1 during the fourth horizontal scanning period and captures the positive polarity of “E” of CMI1 during the fifth horizontal scanning period. In this way, the CS signals CSn shown in FIGS. 32 and 34 are output.
  • 2H inversion driving and 3H inversion driving can be performed by using two polarity signals CMI1 and CMI2 having different phases.
  • 4H,..., NH (n line) inversion driving can be realized by adjusting the connection relationship between the polarity signals CMI1, CMI2 and the CS circuit 4n.
  • double-size display driving and triple-size display driving are possible.
  • quadruple,..., N-fold display driving can be realized by adjusting the polarity inversion timing of the polarity signals CMI1 and CMI2.
  • FIG. 37 is a timing chart showing waveforms of various signals in the liquid crystal display device 3.
  • the polarity signals CMI1 and CMI2 are set such that the polarities are inverted every two horizontal scanning periods (2H) and the polarities are reversed.
  • the CS signals CS1 to CS7 are all fixed at one potential (low level in FIG. 37).
  • the CS signal CS1 in the first row is at a high level when the corresponding gate signal G1 falls
  • the CS signal CS2 in the second row is at a high level when the corresponding gate signal G2 falls.
  • the CS signal CS3 in the third row is at the high level when the corresponding gate signal G3 falls.
  • the CS signal CS4 in the fourth row is at a low level when the corresponding gate signal G4 falls
  • the CS signal CS5 in the fifth row is at a low level when the corresponding gate signal G5 falls.
  • the CS signal CS6 in the sixth row is at a low level when the corresponding gate signal G6 falls.
  • the CS signal CS7 in the seventh row is at a high level when the corresponding gate signal G7 falls.
  • the source signal S is a signal having an amplitude corresponding to the gradation indicated by the video signal and having the polarity inverted every 3H period. Further, the source signal S has the same potential every three horizontal scanning periods (3H). That is, the symbols “A” to “SA” in FIG. 37 each correspond to one horizontal scanning period, and indicate the signal potential (gradation) in each horizontal scanning period. For example, in the first frame, the first, second, and third horizontal scanning periods are negative in polarity and have the same signal potential (“A”). The sixth horizontal scanning period has a positive polarity and the same signal potential (“ka”). In the second frame, the first, second, and third horizontal scanning periods are positive in polarity and have the same signal potential ("I").
  • the sixth horizontal scanning period has a negative polarity and the same signal potential (“ki”).
  • the gate signals G1 to G7 become the gate-on potential in the first to seventh 1H periods in the active period (effective scanning period) of each frame, and become the gate-off potential in the other periods.
  • the CS signals CS1 to CS7 are switched between high and low after the corresponding gate signals G1 to G7 fall. Specifically, in the first frame, each of the CS signals CS1, CS2, and CS3 falls after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 corresponds. It rises after the gate signals G4, G5, G6 to fall. In the second frame, this relationship is reversed, and each of the CS signals CS1, CS2, and CS3 rises after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 It falls after the corresponding gate signals G4, G5, G6 fall.
  • FIG. 36 shows the configuration of the gate line driving circuit 30 and the CS bus line driving circuit 40.
  • Each CS circuit receives the corresponding n rows of shift register outputs SROn and (n + 2) rows of shift register outputs SROn + 2, and also receives the polarity signal CMI1 or the polarity signal CMI2.
  • FIG. FIG. 38 illustrates waveforms of various signals that are input to and output from the CS bus line driving circuit 40 of the liquid crystal display device 3 according to the tenth embodiment.
  • the operation of the first frame will be described using the CS circuits 42, 43, and 44 corresponding to the second to fourth rows as examples.
  • the polarity signal CMI1 is input to the terminal D of the D latch circuit 42a in the CS circuit 42, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS2 output from the output terminal Q of the D latch circuit 42a is held at a low level.
  • the shift register output SRO2 corresponding to the gate signal G2 supplied to the gate line 12 of the second row is output from the shift register circuit SR2 and input to one terminal of the OR circuit 42b in the CS circuit 42.
  • the potential change (low to high) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO2 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until there is a potential change (from high to low) of the shift register output SRO2 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (from high to low) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M2 becomes high level.
  • the shift register output SRO4 shifted to the fourth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 42b.
  • the shift register output SRO4 is also input to one terminal of the OR circuit 44b in the CS circuit 44.
  • the clock terminal CK of the D latch circuit 42a receives the potential change (low to high) of the shift register output SRO4 in the signal M2, and the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO4 changes in potential (from low to high), the potential of the CS signal CS2 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO4 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the polarity signal CMI1 is latched by the shift register outputs SRO1 and SRO3, thereby outputting the CS signal CS1 shown in FIG.
  • the polarity signal CMI2 is input to the terminal D of the D latch circuit 43a in the CS circuit 43, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS3 output from the output terminal Q of the D latch circuit 43a is held at a low level.
  • the shift register output SRO3 corresponding to the gate signal G3 supplied to the gate line 12 of the third row is output from the shift register circuit SR3 and input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the potential change (low to high) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level.
  • the high level is output until the potential change (high to low) of the shift register output SRO3 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level).
  • the potential change (high to low) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, the input state of the polarity signal CMI2 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M3 becomes high level.
  • the shift register output SRO5 that has been shifted to the fifth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 43b.
  • the shift register output SRO5 is also input to one terminal of the OR circuit 45b in the CS circuit 45.
  • the clock terminal CK of the D latch circuit 43a receives the potential change (low to high) of the shift register output SRO5 in the signal M3.
  • the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO5 changes in potential (from low to high), the potential of the CS signal CS3 switches from high level to low level.
  • the low level is output until the potential change (high to low) of the shift register output SRO5 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level).
  • the polarity signal CMI1 is input to the data terminal D of the D latch circuit 44a in the CS circuit 44, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS4 output from the output terminal Q of the D latch circuit 44a is held at a low level.
  • shift register output SRO4 of four rows is output from shift register circuit SR4 and input to one terminal of OR circuit 44b in CS circuit 44. Then, the potential change (low to high) of the shift register output SRO4 in the signal M4 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the data terminal D at this time, that is, the low level is transferred. The Then, the low level is output until there is a potential change (high to low) of the shift register output SRO4 in the signal M4 input to the clock terminal CK next (period in which the signal M4 is high level).
  • the shift register output SRO6 that has been shifted to the sixth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 44b.
  • the shift register output SRO6 is also input to one terminal of the OR circuit 46b in the CS circuit 46.
  • the clock terminal CK of the D latch circuit 44a receives the potential change (low to high) of the shift register output SRO6 in the signal M4.
  • the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the high level is Transferred. That is, at the timing when the shift register output SRO6 changes in potential (from low to high), the potential of the CS signal CS4 switches from low level to high level. Then, the high level is output until the potential change (high to low) of the shift register output SRO6 in the signal M4 input to the clock terminal CK next (period in which the signal M4 is high level).
  • the polarity signal CMI2 is latched by the shift register outputs SRO5 and SRO7, thereby outputting the CS signal CS5 shown in FIG.
  • the CS bus line driving circuit 40 can be properly operated, so that an irregular waveform that causes horizontal stripes can be eliminated. It is possible to achieve the effect of improving the display quality by eliminating the horizontal stripes formed in the display image.
  • FIG. 39 shows a correspondence relationship between the polarity signal CMI1 (or CMI2) input to the CS circuit 4n, the shift register output SROn, and the CS signal CSn output from the CS circuit 4n.
  • the symbols A to L each correspond to one horizontal scanning period, and indicate the polarity in each one horizontal scanning period.
  • the second horizontal scanning period “B” has a positive polarity
  • the third horizontal scanning period “C” has a negative polarity
  • the fourth horizontal scanning period “D” has a negative polarity.
  • the polarity is positive.
  • symbols 1 to 12 each correspond to one horizontal scanning period and indicate the polarity in each horizontal scanning period.
  • the first horizontal scanning period “1” has a negative polarity
  • the second horizontal scanning period “2” has a negative polarity
  • the third horizontal scanning period “3” has a positive polarity.
  • the fourth horizontal scanning period “4” the polarity is positive.
  • CMI1 and CMI2 are input to the CS circuit 4n according to a predetermined rule.
  • the shift register output SROn of the n-th row and the shift register output SROn + 2 of the (n + 2) -th row are input to the clock terminal CK, and therefore input to the data terminal D in the n-th horizontal scanning period.
  • the CMI is latched, and the CMI input to the data terminal D is latched in the (n + 2) th horizontal scanning period.
  • the CS circuit 41 captures the positive polarity of “A” of CMI1 in the first horizontal scanning period and captures the negative polarity of “C” of CMI1 in the third horizontal scanning period.
  • the CS circuit 42 captures the positive polarity of “B” of CMI1 during the second horizontal scanning period and captures the negative polarity of “D” of CMI1 during the fourth horizontal scanning period.
  • the CS circuit 43 captures the positive polarity of “3” of CMI2 in the third horizontal scanning period and captures the negative polarity of “5” of CMI2 in the fifth horizontal scanning period.
  • the CS circuit 44 captures the negative polarity of “D” of CMI1 during the fourth horizontal scanning period and captures the positive polarity of “F” of CMI1 during the sixth horizontal scanning period. In this way, the CS signals CSn shown in FIGS. 37 and 38 are output.
  • the liquid crystal display device 3 that performs the double-angle display driving shown in the eighth embodiment may be configured as follows. In other words, the shift register output SROn of the corresponding nth row and the shift register output SROn + 3 of the (n + 3) th row are input to the CS circuit 4n of the nth row.
  • FIG. 40 shows the configuration of the gate line driving circuit 30 and the CS bus line driving circuit 40.
  • the shift register output SRO2 and the shift register output SRO5 in the fifth row are input to the OR circuit 42b of the CS circuit 42, and the polarity signal CMI1 is supplied to the terminal D of the D latch circuit 42a.
  • the shift register output SRO3 and the shift register output SRO6 in the sixth row are input to the OR circuit 43b of the CS circuit 43, and the polarity signal CMI2 is applied to the terminal D of the D latch circuit 43a.
  • FIG. 41 is a timing chart showing waveforms of various signals in the liquid crystal display device 3 having such a configuration and performing double-angle display driving.
  • the polarity signals CMI1 and CMI2 are set so that the polarities are reversed every two horizontal scanning periods (2H) and the polarities are reversed.
  • FIG. 42 illustrates waveforms of various signals that are input to and output from the CS bus line driving circuit 40 of the liquid crystal display device 3 according to the eleventh embodiment.
  • FIG. 43 shows a correspondence relationship between the polarity signal CMI1 (or CMI2) input to the CS circuit 4n, the shift register output SROn, and the CS signal CSn output from the CS circuit 4n. Since the operation of the CS circuit is the same as that of each of the above-described embodiments (particularly, the fifth embodiment), description thereof is omitted here. [Embodiment 4] The following will describe another embodiment of the present invention with reference to FIGS. For convenience of explanation, members having the same functions as those shown in the first embodiment are given the same reference numerals, and explanation thereof is omitted. In addition, the terms defined in Embodiment 1 are used in accordance with the definitions in this example unless otherwise specified.
  • the schematic configuration of the liquid crystal display device 4 according to the present embodiment is the same as that of the liquid crystal display device 1 according to the first embodiment shown in FIGS. Therefore, the description of the schematic configuration is omitted, and the details of the gate line driving circuit 30 and the CS bus line driving circuit 40 will be described below.
  • a plurality of signal lines for inputting the polarity signal CMI from the control circuit 50 (see FIG. 1) to the CS bus line driving circuit 40 are provided.
  • the number of polarity signals CMI and the polarity inversion timing (frequency) are adjusted in order to realize n line inversion (nH) driving for n-fold angle display driving.
  • nH line inversion
  • FIG. 44 is a timing chart showing waveforms of various signals in the liquid crystal display device 4 that performs 3-line (3H) inversion driving.
  • the polarity signals CMI1, CMI2, and CMI3 are inverted in polarity every three horizontal scanning periods (3H), CMI1 and CMI2 are shifted by one horizontal scanning period (1H), and CMI2 and CMI3 are one horizontal scanning. The period (1H) has shifted.
  • the CS signals CS1 to CS7 are all fixed at one potential (low level in FIG. 44).
  • the CS signal CS1 in the first row is at a high level when the corresponding gate signal G1 falls
  • the CS signal CS2 in the second row is at a high level when the corresponding gate signal G2 falls.
  • the CS signal CS3 in the third row is at the high level when the corresponding gate signal G3 falls.
  • the CS signal CS4 in the fourth row is at a low level when the corresponding gate signal G4 falls
  • the CS signal CS5 in the fifth row is at a low level when the corresponding gate signal G5 falls.
  • the CS signal CS6 in the sixth row is at a low level when the corresponding gate signal G6 falls.
  • the CS signal CS7 in the seventh row is at a high level when the corresponding gate signal G7 falls.
  • the source signal S is a signal having an amplitude corresponding to the gradation indicated by the video signal and having the polarity inverted every 3H period. Further, the source signal S has the same potential every three horizontal scanning periods (3H). That is, the symbols “A” to “SA” in FIG. 44 correspond to one horizontal scanning period, and indicate the signal potential (gradation) in each horizontal scanning period. For example, in the first frame, the first, second, and third horizontal scanning periods are negative in polarity and have the same signal potential (“A”). The sixth horizontal scanning period has a positive polarity and the same signal potential (“ka”). In the second frame, the first, second, and third horizontal scanning periods are positive in polarity and have the same signal potential ("I").
  • the sixth horizontal scanning period has a negative polarity and the same signal potential (“ki”).
  • the gate signals G1 to G7 become the gate-on potential in the first to seventh 1H periods in the active period (effective scanning period) of each frame, and become the gate-off potential in the other periods.
  • the CS signals CS1 to CS7 are switched between high and low after the corresponding gate signals G1 to G7 fall. Specifically, in the first frame, each of the CS signals CS1, CS2, and CS3 falls after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 corresponds. It rises after the gate signals G4, G5, G6 to fall. In the second frame, this relationship is reversed, and each of the CS signals CS1, CS2, and CS3 rises after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 It falls after the corresponding gate signals G4, G5, G6 fall.
  • FIG. 45 shows the configuration of the gate line driving circuit 30 and the CS bus line driving circuit 40.
  • Input signals to the CS circuit 41 are shift register outputs SRO1 and SRO2 corresponding to the gate signals G1 and G2, a polarity signal CMI1, and a reset signal RESET, and an input signal to the CS circuit 42 is to the gate signals G2 and G3.
  • the corresponding shift register outputs SRO2 and SRO3, the polarity signal CMI2, and the reset signal RESET, and the input signals to the CS circuit 43 are the shift register outputs SRO3 and SRO4, the polarity signal CMI3, and the reset corresponding to the gate signals G3 and G4.
  • the signal RESET and the input signals to the CS circuit 44 are shift register outputs SRO4 and SRO5 corresponding to the gate signals G4 and G5, the polarity signal CMI1, and the reset signal RESET.
  • each CS circuit is supplied with the corresponding n-row shift register output SROn and the next-row shift register output SROn + 1, and the polarity signal CMI1 and the polarity signal CMI2 are regularly (first). From the nth row, CMI1 ⁇ CMI2 ⁇ CMI3 ⁇ CMI1 ⁇ CMI2 ⁇ CMI3).
  • the polarity signals CMI1, CMI2, CMI3 and the reset signal RESET are input from the control circuit 50.
  • FIG. 46 shows waveforms of various signals inputted to and outputted from the CS bus line driving circuit 40 of the liquid crystal display device 4 of Example 12.
  • the polarity signal CMI2 is input to the terminal D of the D latch circuit 42a in the CS circuit 42, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS2 output from the output terminal Q of the D latch circuit 42a is held at a low level.
  • the shift register output SRO2 corresponding to the gate signal G2 supplied to the gate line 12 of the second row is output from the shift register circuit SR2 and input to one terminal of the OR circuit 42b in the CS circuit 42.
  • the potential change (low to high) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO2 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until there is a potential change (from high to low) of the shift register output SRO2 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (high to low) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, the input state of the polarity signal CMI2 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M2 becomes high level.
  • the shift register output SRO3 that has been shifted to the third row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 42b.
  • the shift register output SRO3 is also input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the clock terminal CK of the D latch circuit 42a receives the potential change (low to high) of the shift register output SRO3 in the signal M2, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS2 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO3 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (high level) of the shift register output SRO2 is transferred.
  • the input state (low level) of the polarity signal CMI2 when the input signal (low level) is input is latched, and the low level is held until the signal M2 next becomes the high level.
  • the potential change (low to high) of the shift register output SRO3 is input to the clock terminal CK of the D latch circuit 42a, and the input state of the polarity signal CMI2 input to the data terminal D at this time, that is, the high level Is transferred. That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until the potential change (from high to low) of the shift register output SRO3 input to the clock terminal CK (period in which the signal M2 is high level).
  • the polarity signal CMI1 is latched by the shift register outputs SRO1 and SRO2, thereby outputting the CS signal CS1 shown in FIG.
  • the polarity signal CMI3 is input to the terminal D of the D latch circuit 43a in the CS circuit 43, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS3 output from the output terminal Q of the D latch circuit 43a is held at a low level.
  • the shift register output SRO3 corresponding to the gate signal G3 supplied to the gate line 12 of the third row is output from the shift register circuit SR3 and input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the potential change (low to high) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, and the input state of the polarity signal CMI3 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level.
  • the high level is output until the potential change (high to low) of the shift register output SRO3 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level).
  • the potential change (high to low) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, the input state of the polarity signal CMI3 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M3 becomes high level.
  • the shift register output SRO4 shifted to the fourth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 43b.
  • the shift register output SRO4 is also input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the clock terminal CK of the D latch circuit 43a receives the potential change (low to high) of the shift register output SRO4 in the signal M3.
  • the input state of the polarity signal CMI3 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO4 changes in potential (from low to high), the potential of the CS signal CS3 switches from high level to low level.
  • the low level is output until the potential change (high to low) of the shift register output SRO4 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level).
  • the input state (low level) of the polarity signal CMI3 input to the data terminal D is transferred during the high level period of the shift register output SRO3 in the signal M3, and then the potential change (high level) of the shift register output SRO3.
  • the input state (low level) of the polarity signal CMI3 when the input signal (low level) is input is latched, and the low level is maintained until the signal M3 becomes the next high level.
  • the potential change (low to high) of the shift register output SRO4 is input to the clock terminal CK of the D latch circuit 43a, and the input state of the polarity signal CMI3 input to the data terminal D at this time, that is, the high level Is transferred. That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level. The high level is output until the potential change (from high to low) of the shift register output SRO4 input to the clock terminal CK (period in which the signal M3 is high level).
  • the polarity signal CMI1 is input to the data terminal D of the D latch circuit 44a in the CS circuit 44, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS4 output from the output terminal Q of the D latch circuit 44a is held at a low level.
  • the shift register output SRO4 in the fourth row is output from the shift register circuit SR4 and input to one terminal of the OR circuit 44b in the CS circuit 44. Then, the potential change (low to high) of the shift register output SRO4 in the signal M4 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the data terminal D at this time, that is, the low level is transferred. The Then, the low level is output until there is a potential change (high to low) of the shift register output SRO4 in the signal M4 input to the clock terminal CK next (period in which the signal M4 is high level).
  • the shift register output SRO5 shifted to the fifth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 44b.
  • the shift register output SRO5 is also input to one terminal of the OR circuit 45b in the CS circuit 45.
  • the clock terminal CK of the D latch circuit 44a receives the potential change (low to high) of the shift register output SRO5 in the signal M4. Transferred. That is, at the timing when the shift register output SRO5 changes in potential (from low to high), the potential of the CS signal CS4 switches from low level to high level. Then, the high level is output until the potential change (high to low) of the shift register output SRO5 in the signal M4 input to the clock terminal CK next (period in which the signal M4 is high level). Next, when the potential change (high to low) of the shift register output SRO5 in the signal M4 is input to the clock terminal CK, the input state of the polarity signal CMI1 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M4 becomes high level in the second frame.
  • the potential change (high level) of the shift register output SRO4 is transferred.
  • the input state (high level) of the polarity signal CMI2 when the signal M4 is input to the low level is latched, and the high level is maintained until the signal M4 is next set to the high level.
  • the potential change (low to high) of the shift register output SRO5 is input to the clock terminal CK of the D latch circuit 44a, and the input state of the polarity signal CMI1 input to the data terminal D at this time, that is, the low level Is transferred. That is, at the timing when the shift register output SRO5 changes in potential (from low to high), the potential of the CS signal CS4 switches from high level to low level.
  • the low level is output until there is a potential change (high to low) of the shift register output SRO5 input to the clock terminal CK next (period in which the signal M4 is high level).
  • the potential change (from high to low) of the shift register output SRO5 is input to the clock terminal CK
  • the input state of the polarity signal CMI1 at this time that is, the low level is latched. Thereafter, the low level is maintained until the signal M4 becomes high level in the third frame.
  • the polarity signal CMI2 is latched by the shift register outputs SRO5 and SRO6, thereby outputting the CS signal CS5 shown in FIG.
  • the CS bus line driving circuit 40 can be properly operated, so that the irregular waveform that causes the horizontal stripes can be eliminated.
  • FIG. 47 shows the correspondence between the polarity signal (any one of CMI1, CMI2, and CMI3) input to the CS circuit 4n, the shift register output SROn, and the CS signal CSn output from the CS circuit 4n.
  • the symbols A to L each correspond to one horizontal scanning period, and indicate the polarity (positive polarity or negative polarity) in each horizontal scanning period.
  • the first horizontal scanning period “A” has a positive polarity
  • the second horizontal scanning period “B” has a negative polarity
  • the third horizontal scanning period “C” has a negative polarity.
  • the fourth horizontal scanning period “D” the polarity is negative.
  • symbols 1 to 12 each correspond to one horizontal scanning period and indicate the polarity in each horizontal scanning period.
  • the first horizontal scanning period “1” has a positive polarity
  • the second horizontal scanning period “2” has a positive polarity
  • the third horizontal scanning period “3” has a negative polarity.
  • the polarity is negative.
  • symbols a to l each correspond to one horizontal scanning period and indicate the polarity in each one horizontal scanning period.
  • the first horizontal scanning period “a” has a positive polarity
  • the second horizontal scanning period “b” has a positive polarity
  • the third horizontal scanning period “c” has a positive polarity.
  • the polarity is negative.
  • the polarities of CMI1, CMI2, and CMI3 are inverted every three horizontal scanning periods, the phases of CMI1 and CMI2 are shifted by one horizontal scanning period, and the phases of CMI2 and CMI3 are shifted by one horizontal scanning period. .
  • CMI1, CMI2, and CMI3 are regularly arranged in each CS circuit (CS circuit 41: CMI1, CS circuit 42: CMI2, CS circuit 43: CMI3, CS circuit 44: CMI1, CS circuit 45: CMI2, CS circuit 46: CMI3).
  • the shift register output SROn of the nth row and the shift register output SROn + 1 of the (n + 1) th row are input to the clock terminal CK.
  • the CMI input is latched, and the CMI input to the data terminal D is latched in the (n + 1) th horizontal scanning period.
  • the CS circuit 41 captures the positive polarity of “A” of CMI1 in the first horizontal scanning period and captures the negative polarity of “B” of CMI1 in the second horizontal scanning period.
  • the CS circuit 42 captures the positive polarity of “2” of CMI2 in the second horizontal scanning period and captures the negative polarity of “3” of CMI2 in the third horizontal scanning period.
  • the CS circuit 43 captures the positive polarity of “C” of CMI3 in the third horizontal scanning period and captures the negative polarity of “d” of CMI3 in the fourth horizontal scanning period.
  • the CS circuit 44 captures the negative polarity of “D” of CMI1 during the fourth horizontal scanning period and captures the positive polarity of “E” of CMI1 during the fifth horizontal scanning period. In this way, the CS signals CSn shown in FIGS. 44 and 46 are output.
  • 3H inversion driving is possible.
  • 4H,..., NH (n line) inversion driving can be realized by changing the number of frequency and polarity signals.
  • the four polarity signals CMI1 to CMI4 are used, the frequency of each polarity signal is set so that the polarity is inverted every 4H, and each polarity signal is sequentially input to each CS circuit. do it.
  • quadruple,..., N-fold display driving can be realized by adjusting the polarity inversion timing of the polarity signals CMI1 and CMI2.
  • the shift register output SROn of the corresponding nth row and the shift register output SROn + 1 of the next row ((n + 1) th row) are input to the CS circuit 4n of the nth row.
  • the liquid crystal display device 4 of the present invention is not limited to this.
  • the n-th row CS circuit 4n is connected to the corresponding n-th row shift register output SROn and the (( The configuration may be such that n + 3) rows of shift register outputs SROn + 3 are input. That is, the corresponding shift register output SRO1 in the first row and shift register output SRO4 in the fourth row are input to the CS circuit 41.
  • FIG. 48 is a timing chart showing waveforms of various signals in the liquid crystal display device 4 having such a configuration and performing triple-size display driving.
  • the polarities of the polarity signals CMI1, CMI2, and CMI3 are inverted every three horizontal scanning periods (3H), and CMI1 and CMI2 are shifted by one horizontal scanning period (1H).
  • CMI2 and CMI3 are shifted by one horizontal scanning period (1H).
  • the polarity inversion timing of the polarity signals CMI1, CMI2, and CMI3 of the thirteenth embodiment is different from that of the twelfth embodiment.
  • the CS signals CS1 to CS7 are all fixed at one potential (low level in FIG. 48).
  • the CS signal CS1 in the first row is at a high level when the corresponding gate signal G1 falls
  • the CS signal CS2 in the second row is at a high level when the corresponding gate signal G2 falls.
  • the CS signal CS3 in the third row is at the high level when the corresponding gate signal G3 falls.
  • the CS signal CS4 in the fourth row is at a low level when the corresponding gate signal G4 falls
  • the CS signal CS5 in the fifth row is at a low level when the corresponding gate signal G5 falls.
  • the CS signal CS6 in the sixth row is at a low level when the corresponding gate signal G6 falls.
  • the CS signal CS7 in the seventh row is at a high level when the corresponding gate signal G7 falls.
  • the source signal S is a signal having an amplitude corresponding to the gradation indicated by the video signal and having the polarity inverted every 3H period. Further, the source signal S has the same potential every three horizontal scanning periods (3H). That is, the symbols “A” to “SA” in FIG. 48 each correspond to one horizontal scanning period and indicate the signal potential (gradation) in each horizontal scanning period. For example, in the first frame, the first, second, and third horizontal scanning periods are negative in polarity and have the same signal potential (“A”). The sixth horizontal scanning period has a positive polarity and the same signal potential (“ka”). In the second frame, the first, second, and third horizontal scanning periods are positive in polarity and have the same signal potential ("I").
  • the sixth horizontal scanning period has a negative polarity and the same signal potential (“ki”).
  • the gate signals G1 to G7 become the gate-on potential in the first to seventh 1H periods in the active period (effective scanning period) of each frame, and become the gate-off potential in the other periods.
  • the CS signals CS1 to CS7 are switched between high and low after the corresponding gate signals G1 to G7 fall. Specifically, in the first frame, each of the CS signals CS1, CS2, and CS3 falls after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 corresponds. It rises after the gate signals G4, G5, G6 to fall. In the second frame, this relationship is reversed, and each of the CS signals CS1, CS2, and CS3 rises after the corresponding gate signals G1, G2, and G3 fall, and each of the CS signals CS4, CS5, and CS6 It falls after the corresponding gate signals G4, G5, G6 fall.
  • FIG. 49 shows the configuration of the gate line drive circuit 30 and the CS bus line drive circuit 40.
  • the input signals to the CS circuit 41 are shift register outputs SRO1 and SRO4 corresponding to the gate signals G1 and G4, the polarity signal CMI1, and the reset signal RESET.
  • the input signals to the CS circuit 42 are the gate signals G2 and G5.
  • the corresponding shift register outputs SRO2 and SRO5, the polarity signal CMI2, and the reset signal RESET, and the input signals to the CS circuit 43 are the shift register outputs SRO3 and SRO6, the polarity signal CMI3, and the reset corresponding to the gate signals G3 and G6.
  • the signal RESET and the input signals to the CS circuit 44 are the shift register outputs SRO4 and SRO7 corresponding to the gate signals G4 and G7, the polarity signal CMI1, and the reset signal RESET.
  • each CS circuit receives the corresponding n-row shift register output SROn and the next-row shift register output SROn + 3, and the polarity signals CMI1, CMI2, and CMI3 are output for each row.
  • the data are sequentially input (from the nth row, CMI1, CMI2, CMI3, CMI1, CMI2, and CMI3).
  • the polarity signals CMI1, CMI2, CMI3 and the reset signal RESET are input from the control circuit 50.
  • the polarity signal CMI2 is input to the terminal D of the D latch circuit 42a in the CS circuit 42, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS2 output from the output terminal Q of the D latch circuit 42a is held at a low level.
  • the shift register output SRO2 corresponding to the gate signal G2 supplied to the gate line 12 of the second row is output from the shift register circuit SR2 and input to one terminal of the OR circuit 42b in the CS circuit 42.
  • the potential change (low to high) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO2 changes in potential (from low to high), the potential of the CS signal CS2 switches from low level to high level.
  • the high level is output until there is a potential change (from high to low) of the shift register output SRO2 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the potential change (high to low) of the shift register output SRO2 in the signal M2 is input to the clock terminal CK, the input state of the polarity signal CMI2 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M2 becomes high level.
  • the shift register output SRO5 shifted to the fifth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 42b.
  • the shift register output SRO5 is also input to one terminal of the OR circuit 45b in the CS circuit 45.
  • the clock terminal CK of the D latch circuit 42a receives the potential change (low to high) of the shift register output SRO5 in the signal M2, and the input state of the polarity signal CMI2 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO5 changes in potential (from low to high), the potential of the CS signal CS2 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO5 in the signal M2 input to the clock terminal CK (period in which the signal M2 is high level).
  • the polarity signal CMI3 is input to the terminal D of the D latch circuit 43a in the CS circuit 43, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS3 output from the output terminal Q of the D latch circuit 43a is held at a low level.
  • the shift register output SRO3 corresponding to the gate signal G3 supplied to the gate line 12 of the third row is output from the shift register circuit SR3 and input to one terminal of the OR circuit 43b in the CS circuit 43.
  • the potential change (low to high) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, and the input state of the polarity signal CMI3 input to the terminal D at this time, that is, the high level is transferred. . That is, at the timing when the shift register output SRO3 changes in potential (from low to high), the potential of the CS signal CS3 switches from low level to high level.
  • the high level is output until the potential change (high to low) of the shift register output SRO3 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level).
  • the potential change (high to low) of the shift register output SRO3 in the signal M3 is input to the clock terminal CK, the input state of the polarity signal CMI3 at this time, that is, the high level is latched. Thereafter, the high level is maintained until the signal M3 becomes high level.
  • the shift register output SRO6 shifted to the sixth row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 43b.
  • the shift register output SRO6 is also input to one terminal of the OR circuit 45b in the CS circuit 46.
  • the clock terminal CK of the D latch circuit 43a receives the potential change (low to high) of the shift register output SRO6 in the signal M3, and the input state of the polarity signal CMI3 input to the terminal D at this time, that is, the low level is Transferred. That is, at the timing when the shift register output SRO6 changes in potential (from low to high), the potential of the CS signal CS3 switches from high level to low level. The low level is output until the potential change (high to low) of the shift register output SRO6 in the signal M3 input to the clock terminal CK (period in which the signal M3 is high level).
  • the polarity signal CMI1 is input to the data terminal D of the D latch circuit 44a in the CS circuit 44, and the reset signal RESET is input to the reset terminal CL.
  • RESET the potential of the CS signal CS4 output from the output terminal Q of the D latch circuit 44a is held at a low level.
  • shift register output SRO4 of four rows is output from shift register circuit SR4 and input to one terminal of OR circuit 44b in CS circuit 44. Then, the potential change (low to high) of the shift register output SRO4 in the signal M4 is input to the clock terminal CK, and the input state of the polarity signal CMI1 input to the data terminal D at this time, that is, the low level is transferred. The Then, the low level is output until there is a potential change (high to low) of the shift register output SRO4 in the signal M4 input to the clock terminal CK next (period in which the signal M4 is high level).
  • the shift register output SRO7 shifted to the seventh row in the gate line driving circuit 30 is input to the other terminal of the OR circuit 44b.
  • the shift register output SRO7 is also input to one terminal of the OR circuit 47b in the CS circuit 47.
  • the clock terminal CK of the D latch circuit 44a receives the potential change (low to high) of the shift register output SRO7 in the signal M4.
  • the input state of the polarity signal CMI1 input to the terminal D at this time, that is, the high level is Transferred. That is, at the timing when the shift register output SRO7 changes in potential (from low to high), the potential of the CS signal CS4 switches from low level to high level. Then, the high level is output until the potential change (high to low) of the shift register output SRO7 in the signal M4 input to the clock terminal CK next (a period in which the signal M4 is high level).
  • the CS signal at the time when the gate signal of the corresponding row falls (when the TFT 13 is switched from on to off).
  • the potential level falls after the gate signal of the row falls
  • the CS at the time when the gate signal of the corresponding row falls (when the TFT 13 is switched from on to off).
  • the potential level of the signal rises after the gate signal of the row falls.
  • the n-th row CS circuit 4n is supplied to the corresponding n-th row shift register output SROn and the row (in the above example) (the (n + 1) -th row) after the next row (in the above example).
  • nH inversion driving in the above example, 3H inversion driving
  • nH inversion driving is possible by adjusting the polarity inversion timing of the polarity signals CMI1, CMI2, and CMI3. It becomes.
  • FIG. 51 shows a correspondence relationship between the polarity signal (any one of CMI1, CMI2, and CMI3) input to the CS circuit 4n, the shift register output SROn, and the CS signal CSn output from the CS circuit 4n.
  • the symbols A to L each correspond to one horizontal scanning period, and indicate the polarity (positive polarity or negative polarity) in each horizontal scanning period.
  • the first horizontal scanning period “A” has a positive polarity
  • the second horizontal scanning period “B” has a positive polarity
  • the third horizontal scanning period “C” has a positive polarity.
  • the fourth horizontal scanning period “D” the polarity is negative.
  • symbols 1 to 12 each correspond to one horizontal scanning period and indicate the polarity in each horizontal scanning period.
  • the first horizontal scanning period “1” has a negative polarity
  • the second horizontal scanning period “2” has a positive polarity
  • the third horizontal scanning period “3” has a positive polarity.
  • the polarity is positive.
  • symbols a to l each correspond to one horizontal scanning period and indicate the polarity in each one horizontal scanning period.
  • the first horizontal scanning period “a” has a negative polarity
  • the second horizontal scanning period “b” has a negative polarity
  • the third horizontal scanning period “c” has a positive polarity.
  • the polarity is positive.
  • the polarities of CMI1, CMI2, and CMI3 are inverted every three horizontal scanning periods, the phases of CMI1 and CMI2 are shifted by one horizontal scanning period, and the phases of CMI2 and CMI3 are shifted by one horizontal scanning period. .
  • CMI1, CMI2, and CMI3 are regularly arranged in each CS circuit (CS circuit 41: CMI1, CS circuit 42: CMI2, CS circuit 43: CMI3, CS circuit 44: CMI1, CS circuit 45: CMI2, CS circuit 46: CMI3).
  • the data terminal D is supplied to the data terminal D during the nth horizontal scanning period.
  • the CMI input is latched, and the CMI input to the data terminal D is latched in the (n + 3) th horizontal scanning period.
  • the CS circuit 41 captures the positive polarity of “A” of CMI1 in the first horizontal scanning period and captures the negative polarity of “D” of CMI1 in the fourth horizontal scanning period.
  • the CS circuit 42 captures the positive polarity of “2” of CMI2 in the second horizontal scanning period and captures the negative polarity of “5” of CMI2 in the fifth horizontal scanning period.
  • the CS circuit 43 captures the positive polarity of “C” of CMI3 in the third horizontal scanning period and captures the negative polarity of “f” of CMI3 in the sixth horizontal scanning period.
  • the CS circuit 44 captures the negative polarity of “D” of CMI1 during the fourth horizontal scanning period and captures the positive polarity of “G” of CMI1 during the seventh horizontal scanning period. In this way, the CS signals CSn shown in FIGS. 48 and 50 are output.
  • 3H inversion driving can be performed.
  • 4H,..., NH (n line) inversion driving can be realized by changing the number of frequency and polarity signals.
  • the frequency of each polarity signal is set so that the polarity is inverted every 4H, and each polarity signal is sequentially input to each CS circuit. do it.
  • quadruple,..., N-fold display driving can be realized by adjusting the polarity inversion timing of the polarity signals CMI1 and CMI2.
  • the gate line driving circuit 30 in the liquid crystal display device according to the present invention may be configured as shown in FIG.
  • FIG. 53 is a block diagram showing a configuration of a liquid crystal display device including the gate line driving circuit 30.
  • FIG. 54 is a block diagram showing a configuration of the shift register circuit 301 included in the gate line driving circuit 30.
  • the shift register circuit 301 at each stage includes a flip-flop RS-FF and switch circuits SW1 and SW2.
  • FIG. 55 is a circuit diagram showing a configuration of the flip-flop RS-FF.
  • the flip-flop RS-FF includes a P-channel transistor p2 and an N-channel transistor n3 that constitute a CMOS circuit, a P-channel transistor p1 and an N-channel transistor n1 that constitute a CMOS circuit, and a P-channel transistor p3.
  • the terminal is connected to the gate of p3 and the gate of n2, and the RB terminal is connected to p
  • the source of p2, and the gate of n4, the source of n1 and the drain of n4 are connected, the INIT terminal is connected to the source of n4, the source of p1 is connected to VDD, and the source of n2 is set to VSS It is a connected configuration.
  • p2, n3, p1, and n1 constitute a latch circuit LC
  • FIG. 56 is a timing chart showing the operation of the flip-flop RS-FF.
  • Vdd of the RB terminal is output to the Q terminal
  • n1 is turned ON
  • INIT (Low) is output to the QB terminal.
  • SB signal becomes High and p3 is turned off and n2 is turned on
  • the state of t1 is maintained.
  • p1 is turned ON and Vdd (High) is output to the QB terminal.
  • the QB terminal of the flip-flop RS-FF is connected to the N-channel side gate of the switch circuit SW1 and the P-channel side gate of the switch circuit SW2, and one conduction electrode of the switch circuit SW1 is connected to VDD.
  • the other conductive electrode of the switch circuit SW1 is connected to the OUTB terminal which is the output terminal of this stage and one conductive electrode of the switch circuit SW2, and the other conductive electrode of the switch circuit SW2 is used for clock signal input. Connected to the CKB terminal.
  • the switch SW2 when the QB signal of the flip-flop FF is Low, the switch SW2 is OFF and the switch circuit SW1 is ON, so that the OUTB signal is High, and when the QB signal is High, the switch circuit SW2 is ON. Since the switch circuit SW1 is turned off, the CKB signal is captured and output from the OUTB terminal.
  • the OUTB terminal of its own stage is connected to the SB terminal of the next stage, and the OUTB terminal of the next stage is connected to the RB terminal of its own stage.
  • the OUTB terminal of the n stage shift register circuit SRn is connected to the SB terminal of the (n + 1) stage shift register circuit SRn + 1
  • the OUTB terminal of the (n + 1) stage shift register circuit SRn + 1 is connected to the n stage shift register circuit SRn.
  • the GSPB signal is input to the SB terminal of the first stage SR1 of the shift register circuit SR.
  • odd-numbered CKB terminals and even-numbered CKB terminals are connected to different GCK lines (GCK supply lines), and the INIT terminals of the respective stages supply a common INIT line (INIT signal). Line).
  • the CKB terminal of the n-stage shift register circuit SRn is connected to the GCK2 line
  • the CKB terminal of the (n + 1) -stage shift register circuit SRn + 1 is connected to the GCK1 line
  • the INIT terminals of the shift register circuits SRn + 1 are connected to a common INIT signal line.
  • the display drive circuit converts the resolution of the video signal to a high resolution and displays the data, and supplies the storage capacitor wiring signal to the storage capacitor wiring that forms the capacitor and the pixel electrode included in the pixel.
  • a display driving circuit for use in a display device that changes a signal potential written from a signal line to a pixel electrode in a direction corresponding to the polarity of the signal potential.
  • the signal potential of the same polarity and the same gradation is supplied to the electrode, and the direction of the change of the signal potential written from the data signal line to the pixel electrode is different for every n adjacent rows according to the polarity of the signal potential.
  • Set It is characterized in that.
  • the display drive circuit In the display drive circuit, the signal potential written to the pixel electrode is changed in the direction corresponding to the polarity of the signal potential by the storage capacitor wiring signal. Thereby, CC drive is realized. Further, the display driving circuit performs display by converting the resolution of the video signal at least n times (n is an integer of 2 or more) in the column direction. Thereby, high-resolution conversion driving (n-fold display driving) is realized.
  • the direction of the change in the signal potential written from the data signal line to the pixel electrode differs for every n adjacent rows in accordance with the polarity of the signal potential.
  • the direction of the change in the signal potential written to the pixel electrode is the polarity of the signal potential.
  • it is different for every two adjacent rows.
  • the horizontal streaks formed of light and dark in the display image can be eliminated. Therefore, in a display device that performs CC driving, when performing high resolution conversion driving (n-fold display driving), it is possible to improve the display quality by eliminating the horizontal stripes that appear in the display image.
  • the display driving circuit includes a shift register including a plurality of stages provided corresponding to each of the plurality of scanning signal lines, and one holding circuit is provided corresponding to each stage of the shift register.
  • the holding target signal is input to the holding circuit, the output signal of the own stage and the output signal of the subsequent stage from the own stage are input to the logic circuit corresponding to the own stage, and when the output of the logic circuit becomes active,
  • the corresponding holding circuit captures the holding target signal and holds it, supplies the output signal of the own stage to the scanning signal line connected to the pixel corresponding to the own stage, and outputs the output of the holding circuit corresponding to the own stage.
  • the holding capacitor wiring that forms the capacitor and the pixel electrode of the pixel corresponding to the own stage is supplied as the holding capacitor wiring signal, and the phase of the holding target signal input to the plurality of holding circuits, and another plurality of holding circuits Enter in May be configured such that by varying the holding object the phase of the signal.
  • the display driving circuit includes a shift register including a plurality of stages provided corresponding to each of the plurality of scanning signal lines, and one holding circuit is provided corresponding to each stage of the shift register.
  • the holding target signal is input to the holding circuit
  • the output signal of the own stage and the output signal of the stage subsequent to the next stage are input to the logic circuit corresponding to the own stage, and the output of the logic circuit is activated automatically.
  • the holding circuit corresponding to the stage captures and holds the above holding target signal, supplies the output signal of the own stage to the scanning signal line connected to the pixel corresponding to the own stage, and the holding circuit corresponding to the own stage.
  • the output may be supplied as the storage capacitor wiring signal to the storage capacitor wiring that forms the capacitor and the pixel electrode of the pixel corresponding to the stage.
  • each holding circuit holds the holding target signal at each holding timing at which output signals at different stages in the shift register become active
  • the holding target signal is a signal whose polarity is inverted at a predetermined timing, and the polarity of the holding target signal when the output signal of the own stage input to the logic circuit becomes active and the input to the logic circuit It is also possible to adopt a configuration in which the polarity of the hold target signal when the output signal of the succeeding stage becomes active is different from each other.
  • the first holding target signal is input to one holding circuit, and the second holding target signal is input to the other holding circuit. It can also be set as the structure currently made.
  • the first and second hold target signals may have different polarity inversion timings.
  • the holding circuit corresponding to the own stage includes a first input unit that inputs an output signal of the shift register of the own stage, a second input unit that inputs the holding target signal, and a self-stage.
  • An output unit for outputting the storage capacitor line signal to the corresponding storage capacitor line, and the second input unit when the output signal of the own stage input to the first input unit becomes active The first potential of the input retention target signal is output as the first potential of the storage capacitor wiring signal, and the period in which the output signal of the own stage input to the first input unit is active is In response to a change in the potential of the retention target signal input to the second input unit, the potential of the storage capacitor wiring signal changes, and the output signal of the own stage input to the first input unit.
  • the second input section when becomes inactive The second potential of the power has been the holding object signal may be configured to output as a second potential of the retention capacitor line signal.
  • the m-th stage output signal and the (m + n) -th stage output signal of the shift register are input to the logic circuit corresponding to the m-th stage and input to the m-th stage holding circuit.
  • the polarity of the held signal to be held can be reversed every n horizontal scanning periods.
  • each holding circuit may be configured as a D latch circuit or a memory circuit.
  • a display device includes any one of the display drive circuits described above and a display panel.
  • the display driving method converts the resolution of a video signal into a high resolution for display, and supplies a storage capacitor wiring signal to a storage capacitor wiring forming a pixel electrode and a capacitor included in the pixel, thereby providing data.
  • a display driving method for driving a display device in which a signal potential written from a signal line to a pixel electrode is changed in a direction corresponding to the polarity of the signal potential, where the extending direction of the scanning signal line is a row direction.
  • the resolution of the video signal is converted at least n times (n is an integer of 2 or more) in the column direction, it is included in n pixels adjacent in the column direction corresponding to n scanning signal lines adjacent to each other.
  • a signal potential having the same polarity and the same gradation is supplied to each pixel electrode, and the direction of the change of the signal potential written from the data signal line to the pixel electrode is determined for every adjacent n rows in accordance with the polarity of the signal potential. Different It is characterized by causing.
  • the same effect as that obtained by the configuration of the display driving circuit can be obtained.
  • the display device according to the present invention is preferably a liquid crystal display device.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and combinations thereof are also included in the embodiments of the present invention.
  • the present invention can be particularly preferably applied to driving an active matrix liquid crystal display device.
  • Liquid crystal display device 10 Liquid crystal display panel (display panel) 11 Source bus line (data signal line) 12 Gate line (scanning signal line) 13 TFT (switching element) 14 Pixel electrode 15 CS bus line (retention capacitor wiring) 20 Source bus line drive circuit (data signal line drive circuit) 30 Gate line driving circuit (scanning signal line driving circuit) 40 CS bus line drive circuit (holding capacity wiring drive circuit) 4n CS circuit 4na D latch circuit (holding circuit, holding capacitor wiring drive circuit) 4nb OR circuit (logic circuit) 50 Control circuit (control circuit) SR shift register circuit CMI polarity signal (holding target signal)

Abstract

　映像信号の解像度を高解像度に変換して表示させる（解像度変換駆動）とともに、ＣＣ駆動を行う表示装置において、映像信号の解像度を２倍に変換する（２倍角表示）場合に、ゲートラインの延伸方向を行方向として、隣り合う２本のゲートラインに対応する、列方向（走査方向）に隣り合う２個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、ソースラインから画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合う２行ごとに異ならせる。これにより、ＣＣ駆動を行う表示装置において、（ｎ倍角表示）を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図る。

Description

表示駆動回路、表示装置及び表示駆動方法
　本発明は、例えばアクティブマトリクス型液晶表示パネルを有する液晶表示装置等の表示装置の駆動に関し、特に、ＣＣ（Charge Coupling）駆動と称される駆動方式を採用した表示装置における表示パネルを駆動するための表示駆動回路及び表示駆動方法に関するものである。
　従来、アクティブマトリクス方式の液晶表示装置において採用されるＣＣ駆動方式は、例えば特許文献１に開示されている。この特許文献１の開示内容を例にとり、ＣＣ駆動について説明する。
　図５７は、ＣＣ駆動を実現する装置の構成を示す。図５８は、図５７の装置のＣＣ駆動における各種信号の動作波形を示す。
　図５７に示すように、ＣＣ駆動を行う液晶表示装置は、画像表示部１１０と、ソースライン駆動回路１１１と、ゲートライン駆動回路１１２と、ＣＳバスライン駆動回路１１３とを備えている。
　画像表示部１１０は、複数のソースライン（信号線）１０１と、複数のゲートライン（走査線）１０２と、スイッチング素子１０３と、画素電極１０４と、複数のＣＳ（Capacity Storage）バスライン（共通電極線）１０５と、保持容量１０６と、液晶１０７と、対向電極１０９とを含んでいる。複数のソースライン１０１と複数のゲートライン１０２とが交差する交点近傍には、スイッチング素子１０３が配置されている。このスイッチング素子１０３には画素電極１０４が接続されている。
　ＣＳバスライン１０５は、ゲートライン１０２と対をなしかつ平行に配置されている。保持容量１０６は、画素電極１０４に一端が接続され、他端がＣＳバスライン１０５に接続されている。対向電極１０９は、液晶１０７を介して画素電極１０４と対向するように設けられている。
　ソースライン駆動回路１１１はソースライン１０１を駆動し、ゲートライン駆動回路１１２はゲートライン１０２を駆動するために設けられている。また、ＣＳバスライン駆動回路１１３はＣＳバスライン１０５を駆動するために設けられている。
　スイッチング素子１０３は、非晶質シリコン（ａ－Ｓｉ）、多結晶ポリシリコン（ｐ－Ｓｉ）、単結晶シリコン（ｃ－Ｓｉ）などによって形成されている。このような構造上、スイッチング素子１０３のゲート－ドレイン間に容量１０８が形成される。この容量１０８により、ゲートライン１０２からのゲートパルスが画素電極１０４の電位を負側にシフトする現象が発生する。
　図５８に示すように、上記の液晶表示装置において、あるゲートライン１０２の電位Ｖｇは、当該ゲートライン１０２が選択されているＨ期間（水平走査期間）においてのみＶｏｎとなり、その他の期間はＶｏｆｆに保持される。ソースライン１０１の電位Ｖｓは、表示する映像信号によってその振幅は異なるが、対向電極電位Ｖｃｏｍを中心にＨ期間毎に極性が反転し、かつ、同一のゲートライン１０２に関する隣接するＨ期間では極性が逆転した波形となる（ライン反転駆動）。なお、図５８では、一様な映像信号が入力されている場合を想定しているので、電位Ｖｓは一定の振幅で変化する。
　画素電極１０４の電位Ｖｄは、電位ＶｇがＶｏｎの期間ではスイッチング素子１０３が導通するので、ソースライン１０１の電位Ｖｓと同電位となり、電位ＶｇがＶｏｆｆとなる瞬間、ゲート－ドレイン間容量１０８を通じて僅かに負側にシフトする。
　ＣＳバスライン１０５の電位Ｖｃは、対応するゲートライン１０２が選択されているＨ期間及びその次のＨ期間はＶｅ＋である。また、電位Ｖｃは、さらにその次のＨ期間においてＶｅ－へ切り替わり、その後次のフィールドまでＶｅ－を保持する。この切り替わりにより、電位Ｖｄは、保持容量１０６を介して負側にシフトされることになる。
　その結果、電位Ｖｄは電位Ｖｓよりも大きな振幅で変化することになるので、電位Ｖｓの変化振幅をより小さくすることができる。これにより、ソースライン駆動回路１１１における回路構成の簡略化及び消費電力の削減を図ることができる。
日本国公開特許公報「特開２００１－８３９４３号公報（２００１年３月３０日公開）」 国際公開公報「ＷＯ２００９／０５０９２６号公報（２００９年４月２３日公開）」
　上記のライン反転駆動及びＣＣ駆動を採用した液晶表示装置においては、表示開始後の最初のフレームにおいて、１行（液晶表示装置の１水平ライン）毎の明暗からなる横筋が観察されるという不具合が生じる。
　図５９は、その原因を説明するための上記液晶表示装置の動作を示すタイミングチャートである。
　図５９において、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）は制御回路から出力されるシフトレジスタの動作タイミングを規定するゲートクロックである。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。ＣＭＩは、１水平走査期間ごとに極性が反転する極性信号である。
　また、図５９には、ソースライン駆動回路１１１から、あるソースライン１０１（第ｘ列に設けられたソースライン１０１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３から第１行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ１をこの順に図示している。同様に、図５９には、第２行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ２をこの順に図示している。さらに、同様に、図５９には、第３行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３、第３行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ３をこの順に図示している。
　なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３における破線は対向電極１０９の電位を示している。
　以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態とする。初期状態では、ソースライン駆動回路１１１、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３の何れもが、通常動作に入る前の準備段階あるいは停止状態にある。そのため、ゲート信号Ｇ１，Ｇ２，Ｇ３はゲートオフ電位（スイッチング素子１０３のゲートをオフする電位）に固定され、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は一方の電位（例えばローレベル）に固定されている。
　初期状態の後の第１フレームでは、ソースライン駆動回路１１１、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３の何れもが通常動作を行う。これにより、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１Ｈ期間毎に極性が反転する信号となる。
　なお、図５９では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。また、ゲート信号Ｇ１，Ｇ２，Ｇ３は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１、第２及び第３番目の１Ｈ期間においてゲートオン電位（スイッチング素子１０３のゲートをオンする電位）となり、その他の期間においてゲートオフ電位となる。
　そして、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は、対応するゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がり後に反転し、かつ、その反転方向が互いに逆の関係となるような波形をとる。具体的には、奇数フレームでは、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち下がることになる。また、偶数フレームでは、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち上がることになる。
　なお、奇数フレームおよび偶数フレームにおけるＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３の立ち上がり及び立ち下がりの関係は上記の関係と逆であってもよい。また、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３の反転するタイミングは、ゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がり以降、すなわち対応する水平走査期間以降であればよく、例えば、次行のゲート信号の立ち上がりに同期して反転する。
　ところが、第１フレームについては、初期状態においてＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３が何れも一方の電位（図５９ではローレベル）に固定されていることから、電位Ｖｐｉｘ１，Ｖｐｉｘ３が変則的な状態となる。具体的には、ＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２の立ち下がりの後に立ち上がることになる点では他の奇数フレーム（第３，第５フレーム，…）と同じであるが、ＣＳ信号ＣＳ１，ＣＳ３は、対応するゲート信号Ｇ１，Ｇ３の立ち下がりの後において同一電位（図５９ではローレベル）を保持している点において他の奇数フレーム（第３，第５フレーム，…）とは異なる。
　そのため、第１フレームにおいて、第２行の画素電極１０４では、ＣＳ信号ＣＳ２の電位変化が通常通りに起こるため、電位Ｖｐｉｘ２はＣＳ信号ＣＳ２の電位変化に起因する電位シフトを受ける一方、第１行及び第３行の画素電極１０４では、ＣＳ信号ＣＳ１，ＣＳ３の電位変化が起こらないため、電位Ｖｐｉｘ１，Ｖｐｉｘ３は電位シフトを受けないことになる（図５９の斜線部）。その結果、同一階調のソース信号Ｓが入力されているにもかかわらず、電位Ｖｐｉｘ１，Ｖｐｉｘ３と、電位Ｖｐｉｘ２とが異なるために、第１行及び第３行と第２行との間で輝度差が生じてしまう。この輝度差は、画像表示部全体としては奇数行と偶数行との間の輝度差として現れることになる。そのため、第１フレームの映像には、１行毎の明暗からなる横筋が観察されてしまうことになる。
　このような横筋の発生を抑えることができる技術が特許文献２に開示されている。特許文献２の技術について、図６０～図６２を用いて以下に説明する。図６０は、特許文献２に示される駆動回路（ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０）の構成を示すブロック図であり、図６１は、液晶表示装置の各種信号の波形を示すタイミングチャートであり、図６２は、ＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。
　図５９に示すように、ＣＳバスライン駆動回路４０は、その内部に複数のＣＳ回路４１，４２，４３，…，４ｎを、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…，４ｎは、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…，４ｎａ、ＯＲ回路４１ｂ，４２ｂ，４３ｂ，…，４ｎｂを備えている。以下では、第１及び第２行に対応するＣＳ回路４１・４２を挙げて説明する。
　ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２、極性信号ＰＯＬ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３、極性信号ＰＯＬ、及びリセット信号ＲＥＳＥＴである。極性信号ＰＯＬ及びリセット信号ＲＥＳＥＴは、コントロール回路（図示せず）から入力される。
　ＯＲ回路４１ｂは、対応するゲートライン１２のゲート信号Ｇ１、及び次行のゲートライン１２のゲート信号Ｇ２が入力されることにより、図６２に示す信号ｇ１を出力する。また、ＯＲ回路４２ｂは、対応するゲートライン１２のゲート信号Ｇ２、及び次行のゲートライン１２のゲート信号Ｇ３が入力されることにより、図６２に示す信号ｇ２を出力する。
　Ｄラッチ回路４１ａの端子ＣＬにはリセット信号ＲＥＳＥＴが入力され、端子Ｄには極性信号ＰＯＬが入力され、クロック端子ＣＫにはＯＲ回路４１ｂの出力ｇ１が入力される。Ｄラッチ回路４１ａは、クロック端子ＣＫに入力される信号ｇ１の電位レベルの変化（ローレベル→ハイレベル、又はハイレベル→ローレベル）に応じて、端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ１として出力する。具体的には、Ｄラッチ回路４１ａは、クロック端子ＣＫに入力される信号ｇ１の電位レベルがハイレベルのときは、端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）を出力し、クロック端子ＣＫに入力される信号ｇ１の電位レベルがハイレベルからローレベルに変化すると、変化した時点の端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力される信号ｇ１の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路４１ａの端子Ｑから、図６２に示す、電位レベルの変化を示すＣＳ信号ＣＳ１として出力される。
　また、Ｄラッチ回路４２ａの端子ＣＬ及び端子Ｄには、同様に、リセット信号ＲＥＳＥＴ及び極性信号ＰＯＬが入力され、クロック端子ＣＫには、ＯＲ回路４２ｂの出力ｇ２が入力される。これにより、Ｄラッチ回路４２ａの端子Ｑから、図６２に示す、電位レベルの変化を示すＣＳ信号ＣＳ２が出力される。
　上記構成によれば、第１行及び第２行のゲート信号が立ち下がる時点のそれぞれのＣＳ信号ＣＳ１及びＣＳ２の電位が互いに異なるようになる。そのため、図６１に示すように、電位Ｖｐｉｘ１は、ＣＳ信号ＣＳ１の電位変化に起因する電位シフトを受け、電位Ｖｐｉｘ２は、ＣＳ信号ＣＳ２の電位変化に起因する電位シフトを受けることになる。これにより、図５９に示すような１行毎の明暗からなる横筋を解消することができる。
　ところが、上記特許文献２の技術は、１行（１ライン、１水平走査期間）ごとに画素電極の電圧の極性を反転させるライン（１Ｈ）反転駆動を前提としており、ＣＳ信号の電位を１行ごとに異ならせるように駆動するものであるため、ＣＳ信号の電位を、例えば２行ごとに異ならせることはできない。そのため、映像信号の解像度を高解像度（例えば、２倍角）に変換して表示する表示装置に上記の駆動方式を適用すると、表示映像に明暗からなる横筋が発生するという問題がある。
　以下、解像度変換駆動において横筋が発生する原因について説明する。図６３の（ａ）は、通常駆動における、表示映像とこれに対応する画素電極に供給される信号電位の極性とを示し、（ｂ）は、（ａ）の左上欄（点線囲み部分）の表示映像と、これに対応する映像信号の解像度を行方向および列方向に２倍に変換（２倍角表示）した場合の画素電極に供給される信号電位の極性とを示している。
　解像度変換駆動では、変換倍率に応じて、列方向（走査方向）に隣り合う複数の画素の画素電極に、同一極性かつ同一電位（階調）の信号が供給される。例えば、２倍角表示の場合では、図６３の（ａ）に示す第３行・第２列に配される画素の画素電極に供給されるソース信号Ｓと、（ｂ）に示す第５行・第３列～第６行・第４列に配される各画素の画素電極に供給されるソース信号Ｓとは、互いに極性（ここでは、マイナス極性）および電位（階調）が等しくなる。
　図６４は、従来の液晶表示装置において、２倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。図６４のソース信号Ｓに示す記号「あ」～「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目および第２番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「あ」）を示し、第３番目および第４番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目および第２番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「い」）であり、第３番目および第４番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「き」）となっている。このように、２倍角表示の解像度変換駆動の場合には、２行（２ライン）ごとに画素電極の電圧の極性が反転するため、ライン（１Ｈ）反転駆動を行う表示装置では、表示映像に明暗からなる横筋が発生することになる（図６４の斜線部）。
　上記の例は、変換倍率が２倍角の場合であるが、例えば変換倍率を３倍角とした場合、あるいは、列方向のみ解像度を変換した場合でも同様に、表示映像に明暗からなる横筋が発生することになる。
　すなわち、従来の技術では、ＣＣ駆動を行う液晶表示装置において、映像信号の解像度を高解像度に変換して表示（ｎ（ｎは２以上の整数）倍表示）を行う場合、表示映像に明暗からなる横筋が発生するという問題がある。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＣＣ駆動を行う表示装置において、映像信号の解像度を高解像度に変換して表示を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図ることができる表示駆動回路及び表示駆動方法を提供することにある。
　本発明に係る表示駆動回路は、映像信号の解像度を高解像度に変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置に用いられる表示駆動回路であって、走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴としている。
　上記表示駆動回路では、保持容量配線信号によって、画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる。これにより、ＣＣ駆動が実現される。また、上記表示駆動回路では、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換して表示を行う。これにより、高解像度変換駆動（ｎ倍表示駆動）が実現される。
　そして、上記構成によれば、データ信号線から画素電極に書き込まれた信号電位の変化の向きが、該信号電位の極性に応じて、隣り合うｎ行ごとに異なることになる。例えば、映像信号の解像度を列方向および行方向に２倍に変換して表示を行う場合（２倍角表示駆動）には、画素電極に書き込まれた信号電位の変化の向きが、信号電位の極性に応じて、隣り合う２行ごとに異なることになる。これにより、表示映像に生じる明暗からなる横筋（図６４参照）を解消することができる。よって、ＣＣ駆動を行う表示装置において、高解像度変換駆動（ｎ倍表示駆動）を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図ることができる。
　本発明に係る表示装置は、上記何れかの表示駆動回路と、表示パネルとを備えることを特徴としている。
　本発明に係る表示駆動方法は、映像信号の解像度を高解像度に変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置を駆動するための表示駆動方法であって、走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴としている。
　上記表示駆動方法によれば、上記表示駆動回路の構成により奏する効果と同様の効果を得ることができる。
　本発明に係る表示駆動回路及び表示駆動方法は、以上のように、ＣＣ駆動において、映像信号の解像度を少なくとも列方向にｎ倍に変換して表示を行う場合に、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせる構成である。これにより、ＣＣ駆動を行う表示装置において、映像信号の解像度をｎ倍に変換して表示を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図ることができる。
本発明の実施の一形態に係る液晶表示装置の構成を示すブロック図である。 図１の液晶表示装置における各画素の電気的構成を示す等価回路図である。 実施例１におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例１における液晶表示装置１の各種信号の波形を示すタイミングチャートである。 実施例１の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。 実施例１におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。 実施例２における液晶表示装置１において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。 実施例２の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。 実施例２におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。 実施例３におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例３における液晶表示装置１において、２ライン（２Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。 実施例３の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。 実施例３におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。 実施例４における液晶表示装置１において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。 実施例４の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。 実施例４におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。 実施例５におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例５における液晶表示装置１において、２ライン（２Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。 実施例５の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。 実施例５におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。 実施例５における液晶表示装置１において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。 実施例６の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。 実施例６におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。 実施例７における液晶表示装置２において、４ライン（４Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。 実施例７におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例７の液晶表示装置２のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。 実施例７におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。 実施例８における液晶表示装置３において、２ライン（２Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。 実施例８におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例８の液晶表示装置３のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。 実施例８におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。 実施例９における液晶表示装置３において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。 実施例９におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例９の液晶表示装置３のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。 実施例９におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。 実施例１０におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例１０における液晶表示装置３において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。 実施例１０の液晶表示装置３のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。 実施例１０におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。 実施例１１におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例１１における液晶表示装置３において、２ライン（２Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。 実施例１１の液晶表示装置３のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。 実施例１１におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。 実施例１２における液晶表示装置４において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。 実施例１２におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例１２おける液晶表示装置４のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。 実施例１２におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。 実施例１３における液晶表示装置４において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。 実施例１３におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。 実施例１３おける液晶表示装置４のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。 実施例１３におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。 本発明の液晶表示装置におけるゲートライン駆動回路の他の構成を示すブロック図である。 図５２に示すゲートライン駆動回路を備える液晶表示装置の構成を示すブロック図である。 図５２に示すゲートライン駆動回路を構成するシフトレジスタ回路の構成を示すブロック図である。 図５４に示すシフトレジスタ回路を構成するフリップフロップの構成を示す回路図である。 図５５に示すフリップフロップの動作を示すタイミングチャートである。 ＣＣ駆動を行う従来の液晶表示装置の構成を示すブロック図である。 上記従来の液晶表示装置における各種信号の波形を示すタイミングチャートである。 上記従来の液晶表示装置における各種信号の波形を示すタイミングチャートである。 上記従来の液晶表示装置におけるゲートライン駆動回路及びＣＳバスライン駆動回路の他の構成を示すブロック図である。 図６０の駆動回路を備える液晶表示装置の各種信号の波形を示すタイミングチャートである。 図６０に示すＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。 従来の液晶表示装置において、画素電極に供給される信号電位の極性を示す図であり、（ａ）は、通常駆動における画素電極に供給される信号電位の極性を示し、（ｂ）は、（ａ）の左上欄（点線囲み部分）の表示映像について、映像信号の解像度を２倍に変換（２倍角表示）した場合の画素電極に供給される信号電位の極性を示している。 従来の液晶表示装置において、２倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。
〔実施の形態１〕
　本発明の一実施形態について、図１～図２４に基づいて説明すれば、以下のとおりである。
　まず、図１及び図２に基づいて本発明の表示装置に相当する液晶表示装置１の構成について説明する。なお、図１は液晶表示装置１の全体構成を示すブロック図であり、図２は液晶表示装置１の画素の電気的構成を示す等価回路図である。
　液晶表示装置１は、本発明の表示パネル、データ信号線駆動回路、走査信号線駆動回路、保持容量配線駆動回路、及び制御回路にそれぞれ相当するアクティブマトリクス型の液晶表示パネル１０、ソースバスライン駆動回路２０、ゲートライン駆動回路３０、ＣＳバスライン駆動回路４０、及びコントロール回路５０を備えている。
　液晶表示パネル１０は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素Ｐを有している。
　そして、液晶表示パネル１０は、アクティブマトリクス基板上に、本発明のデータ信号線、走査信号線、スイッチング素子、画素電極、及び保持容量配線にそれぞれ相当するソースバスライン１１、ゲートライン１２、薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」と称する）１３、画素電極１４、及びＣＳバスライン１５を備え、対向基板上に対向電極１９を備えている。なお、ＴＦＴ１３は、図２にのみ図示し、図１では省略している。
　ソースバスライン１１は、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されており、ゲートライン１２は行方向（横方向）に互いに平行となるように各行に１本ずつ形成されている。ＴＦＴ１３及び画素電極１４は、ソースバスライン１１とゲートライン１２との各交点に対応してそれぞれ形成されており、ＴＦＴ１３のソース電極ｓがソースバスライン１１に、ゲート電極ｇがゲートライン１２に、ドレイン電極ｄが画素電極１４にそれぞれ接続されている。また、画素電極１４は、対向電極１９との間に液晶を介して液晶容量１７を形成している。
　これにより、ゲートライン１２に供給されるゲート信号（走査信号）によってＴＦＴ１３のゲートがオンし、ソースバスライン１１からのソース信号（データ信号）が画素電極１４に書き込まれると、画素電極１４に上記ソース信号に応じた電位が付与される。この結果、画素電極１４と対向電極１９との間に介在する液晶に対して上記ソース信号に応じた電圧が印加されることによって、上記ソース信号に応じた階調表示を実現することができる。
　ＣＳバスライン１５は、行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、ゲートライン１２と対をなすように配置されている。この各ＣＳバスライン１５は、それぞれ各行に配置された画素電極１４との間に保持容量１６（「補助容量」ともいう）が形成されることにより、画素電極１４と容量結合されている。
　なお、ＴＦＴ１３には、その構造上、ゲート電極ｇとドレイン電極ｄとの間に引込容量１８が形成されてしまうことから、画素電極１４の電位はゲートライン１２の電位変化による影響（引き込み）を受けることになる。しかしながら、ここでは、説明の簡略化のため、上記影響については考慮しないこととする。
　上記のように構成される液晶表示パネル１０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０によって駆動される。また、コントロール回路５０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０に、液晶表示パネル１０の駆動に必要な各種の信号を供給する。
　本実施形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。そのために、ゲートライン駆動回路３０は、ＴＦＴ１３をオンするためのゲート信号を各行の水平走査期間に同期して当該行のゲートライン１２に対して順次出力する。このゲートライン駆動回路３０の詳細については後述する。
　ソースバスライン駆動回路２０は、各ソースバスライン１１に対してソース信号を出力する。このソース信号は、液晶表示装置１の外部からコントロール回路５０を介してソースバスライン駆動回路２０に供給された映像信号を、ソースバスライン駆動回路２０において各列に割り当て、昇圧等を施した信号である。
　また、ソースバスライン駆動回路２０は、いわゆるｎライン（ｎＨ）反転駆動を行うために、出力するソース信号の極性を、垂直走査期間に同期して反転させつつ、同一行の全ての画素について極性が同一であり、かつｎラインごとに逆転するようにしている。例えば、２ライン（２Ｈ）反転駆動の駆動タイミングを示す図４では、第１行および第２行の水平走査期間と、第３行および第４行の水平走査期間とでは、ソース信号Ｓの極性は反転しており、また、第１フレームにおける第１行の水平走査期間と、第２フレームにおける第１行の水平走査期間とでは、ソース信号Ｓの極性は逆転している。すなわち、ｎライン（ｎＨ）反転駆動では、ｎライン（ｎ行）ごとにソース信号Ｓの極性（画素電極の電位の極性）が反転する。
　さらに、ソースバスライン駆動回路２０は、映像信号の解像度を少なくとも列方向に高解像度（ｎ倍）に変換して表示させるために、ｎ行（ｎライン）ずつ、同一極性かつ同一階調の信号電位を出力する。例えば、映像信号の解像度を列方向および行方向に２倍に変換して表示を行う場合には、第１行に出力されるソース信号Ｓと、第２行に出力されるソース信号Ｓとは、互いに、電圧極性および階調が等しく、第３行に出力されるソース信号Ｓと、第４行に出力されるソース信号Ｓとは、互いに、電圧極性および階調が等しくなっている。なお、以下では、１行（１ライン）は１水平走査期間に対応するものとして説明するが、本発明はこれに限定されるものではない。
　ＣＳバスライン駆動回路４０は、本発明の保持容量配線信号に相当するＣＳ信号を各ＣＳバスライン１５に対して出力する。このＣＳ信号は、電位が２値（電位レベルの高低）の間で切り替わる（立ち上がり又は立ち下がり）信号であり、当該行のＴＦＴ１３がオンからオフに切り替えられた時点（ゲート信号が立ち下がった時点）の電位が、ｎラインごとに互いに異なるように制御されている。このＣＳバスライン駆動回路４０の詳細については後述する。
　コントロール回路５０は、上述したゲートライン駆動回路３０、ソースバスライン駆動回路２０、ＣＳバスライン駆動回路４０を制御することにより、これら各回路から図４に示す信号を出力させる。
　上記構成を備える本液晶表示装置は、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換するとともに、ｎライン反転駆動を行う構成である。なお、本実施形態に係る液晶表示装置では、映像信号の解像度を列方向および行方向にｎ倍に変換する構成であるが、これに限定されるものではなく、列方向のみにｎ倍に変換する構成であってもよい。以下では、列方向および行方向にｎ倍に変換して表示（ｎ倍角表示駆動）する形態を例に挙げる。
　（実施例１）
　図４は、２倍角表示駆動を行う液晶表示装置１における各種信号の波形を示すタイミングチャートである。図４では、図５４と同じく、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はコントロール回路５０から出力されるシフトレジスタの動作タイミングを規定するゲートクロックを示している。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。ＣＭＩ１，ＣＭＩ２は、所定のタイミングに従って極性が反転する極性信号である。
　また、図４では、ソースバスライン駆動回路２０からあるソースバスライン１１（第ｘ列に設けられたソースバスライン１１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０から第１行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ１をこの順に図示している。第２行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ２をこの順に図示している。第３行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３、第３行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ３をこの順に図示している。第４行および第５行も同様に、ゲート信号Ｇ４、ＣＳ信号ＣＳ４、電位波形Ｖｐｉｘ４、および、ゲート信号Ｇ５、ＣＳ信号ＣＳ５、電位波形Ｖｐｉｘ５、をこの順に図示している。
　なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３，Ｖｐｉｘ４，Ｖｐｉｘ５における破線は対向電極１９の電位を示している。
　以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態とする。図４に示すように、初期状態においては、ＣＳ信号ＣＳ１～ＣＳ５は何れも一方の電位（図４ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。
　ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２水平走査期間（２Ｈ）毎に極性が反転する信号となる。また、ソース信号Ｓは、２水平走査期間（２Ｈ）ずつ同一の電位（階調）となる。すなわち、図４の記号「あ」～「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目および第２番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（階調）（「あ」）であり、第３番目および第４番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目および第２番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第３番目および第４番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１～Ｇ５は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１～第５番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
　そして、ＣＳ信号ＣＳ１～ＣＳ５は、対応するゲート信号Ｇ１～Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
　このように、２倍角表示駆動を行う液晶表示装置１では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して２行ごとに互いに異なっているため、第１フレームについて、画素電極１４の電位Ｖｐｉｘ１～Ｖｐｉｘ５は何れもＣＳ信号ＣＳ１～ＣＳ５よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う２行に対応する画素に、マイナス極性でかつ同一電位（階調）のソース信号が書き込まれるとともに、該２行の次の隣り合う２行に対応する画素に、プラス極性でかつ同一電位（階調）のソース信号が書き込まれ、最初の２行に対応するＣＳ信号の電位は、上記最初の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の２行に対応するＣＳ信号の電位は、上記次の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において２ライン反転駆動が実現される。
　そして、上記構成によれば、２倍角表示駆動（２ライン反転駆動）においても、画素電極１４の電位Ｖｐｉｘ１～Ｖｐｉｘ５をＣＳ信号ＣＳ１～ＣＳ５よって適正にシフトすることができるため、同一の信号電位が供給される画素電極１４の電位を等しくすることができ、図６４に示す横筋の発生を解消することができる。
　ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
　図３は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳバスライン駆動回路４０は、複数のＣＳ回路４１，４２，４３，…，４ｎを、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…，４ｎは、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…，４ｎａ、及びＯＲ回路（論理回路）４１ｂ，４２ｂ，４３ｂ，…，４ｎｂを備えている。ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎを備えている。なお、図３では、ゲートライン駆動回路３０およびＣＳバスライン駆動回路４０は、液晶表示パネルの一方端側に形成されているが、これに限定されず、それぞれが互いに異なる側に形成されていてもよい。
　ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ２、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ３、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ４に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ５に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ５、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、１行ごとに交互に入力される。極性信号ＣＭＩ１，ＣＭＩ２は、２水平走査期間で極性が反転するとともに、互いの位相が１水平走査期間分ずれている（図４参照）。極性信号ＣＭＩ１，ＣＭＩ２およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
　以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げる。
　Ｄラッチ回路４２ａのリセット端子ＣＬには、リセット信号ＲＥＳＥＴが入力され、データ端子Ｄ（第２の入力部）には、極性信号ＣＭＩ２（保持対象信号）が入力され、クロック端子ＣＫ（第１の入力部）には、ＯＲ回路４２ｂの出力が入力される。このＤラッチ回路４２ａは、クロック端子ＣＫに入力される信号の電位レベルの変化（ローレベルからハイレベル又はハイレベルからローレベル）に応じて、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ２として出力する。
　具体的には、Ｄラッチ回路４２ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルのときは、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル又はハイレベル）を出力する。また、Ｄラッチ回路４２ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルからローレベルに変化すると、変化した時点の端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力される信号の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路４２ａは、出力端子Ｑから、電位レベルの変化を示すＣＳ信号ＣＳ２として出力される。
　Ｄラッチ回路４３ａのリセット端子ＣＬ及びデータ端子Ｄには、同様に、それぞれリセット信号ＲＥＳＥＴ及び極性信号ＣＭＩ１が入力される。一方、Ｄラッチ回路４３ａのクロック端子ＣＫには、ＯＲ回路４３ｂの出力が入力される。これにより、Ｄラッチ回路４３ａの出力端子Ｑ（出力部）から、電位レベルの変化を示すＣＳ信号ＣＳ３が出力される。
　ＯＲ回路４２ｂは、対応する行のシフトレジスタ回路ＳＲ２の出力信号ＳＲＯ２、及び次行のシフトレジスタ回路ＳＲ３の出力信号ＳＲＯ３が入力されることにより、図５に示す信号Ｍ２を出力する。また、ＯＲ回路４３ｂは、対応する行のシフトレジスタ回路ＳＲ３の出力信号ＳＲＯ３、及び次行のシフトレジスタ回路ＳＲ４の出力信号ＳＲＯ４が入力されることにより、図５に示す信号Ｍ３を出力する。
　なお、各ＯＲ回路に入力されるシフトレジスタ出力ＳＲＯは、図３に示す、Ｄタイプのフリップフロップ回路を備えるゲートライン駆動回路３０において、周知の方法により生成される。ゲートライン駆動回路３０は、コントロール回路５０から供給されたゲートスタートパルスＧＳＰを、１水平走査期間の周期を有するゲートクロックＧＣＫのタイミングで順次次段のシフトレジスタ回路ＳＲにシフトさせる。
　図５は、実施例１の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
　まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
　その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
　Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
　次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
　なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図５に示すＣＳ信号ＣＳ１を出力する。
　次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
　その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
　次に、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
　Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
　第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ１の入力状態（ハイレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ハイレベルを保持する。
　次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。
　そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
　なお、第４行では、シフトレジスタ出力ＳＲＯ４，ＳＲＯ５で極性信号ＣＭＩ２をラッチすることにより、図５に示すＣＳ信号ＣＳ４を出力する。
　このように、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、２Ｈ反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
　すなわち、本実施例１では、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。また、第（ｎ＋２）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋２は、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋３）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋３は、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。
　これにより、２倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
　ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図６は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）およびシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎとの対応関係を示している。
　また、図６のＣＭＩ１について、記号Ａ～Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、プラス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１～１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。このように、ＣＭＩ１，ＣＭＩ２は、２水平走査期間ごとに極性が反転するとともに、互いの位相が１水平走査期間分ずれている。また、ＣＭＩ１，ＣＭＩ２は、１行ごとに交互にＣＳ回路４ｎに入力される。例えば、図３に示すように、ＣＳ回路４１にはＣＭＩ１が入力され、ＣＳ回路４２にはＣＭＩ２が入力され、ＣＳ回路４３にはＣＭＩ１が入力される。
　ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のプラス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のプラス極性を取り込む。このようにして、図４および図５に示す各ＣＳ信号ＣＳｎを出力する。
　（実施例２）
　図７は、図３に示した液晶表示装置１において、３倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。図７では、ＣＭＩ１，ＣＭＩ２それぞれについて、極性が反転するタイミングが図４とは異なっている。
　図７に示すように、初期状態においては、ＣＳ信号ＣＳ１～ＣＳ７は何れも一方の電位（図７ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
　ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図７の記号「あ」～「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１～Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１～第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
　そして、ＣＳ信号ＣＳ１～ＣＳ７は、対応するゲート信号Ｇ１～Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
　このように、３倍角表示駆動を行う液晶表示装置１では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して３行ごとに互いに異なっているため、第１フレームについて、画素電極１４の電位Ｖｐｉｘ１～Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１～ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う３行に対応する画素に、マイナス極性でかつ同一電位のソース信号が書き込まれるとともに、該３行の次の隣り合う３行に対応する画素に、プラス極性でかつ同一電位のソース信号が書き込まれ、最初の３行に対応するＣＳ信号の電位は、上記最初の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の３行に対応するＣＳ信号の電位は、上記次の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において３ライン反転駆動が実現される。
　そして、上記構成によれば、３倍角表示駆動（３ライン反転駆動）においても、画素電極１４の電位Ｖｐｉｘ１～Ｖｐｉｘ７をＣＳ信号ＣＳ１～ＣＳ７よって適正にシフトすることができるため、同一の信号電位が供給される画素電極１４の電位を等しくすることができ、図６４に示す横筋の発生を解消することができる。その結果、表示品位の向上を図ることができる。
　ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
　本実施例２のゲートライン駆動回路３０及びＣＳバスライン駆動回路４０では、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングが実施例１とは異なっており、それ以外の構成は、図３に示す構成と同一である。各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、１行ごとに交互に入力される。極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングは、図７に示すように設定されている。
　ここでは、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の接続に関する説明は省略し、３倍角表示駆動を行う液晶表示装置１について、図７および図８を用いて説明する。図８は、実施例２の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２～第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
　まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
　その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
　Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
　次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
　なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図８に示すＣＳ信号ＣＳ１を出力する。
　次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
　その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
　Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ１の入力状態（ローレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ローレベルを保持する。
　次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
　次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
　その後、シフトレジスタ回路ＳＲ４から第４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
　次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
　Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
　第２フレームでは、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ハイレベル）がラッチされ、信号Ｍ４が次にハイレベルになるまで、ハイレベルを保持する。
　次に、Ｄラッチ回路４４ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ハイレベルからローレベルに切り替わる。
　そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
　上記の動作により、図７および図８に示すように、第１～第３行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち下がり、第４～第６行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち上がる。
　以上のように、本実施例２では、図３に示す構成を有する液晶表示装置１において、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
　ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図９は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
　図９のＣＭＩ１について、記号Ａ～Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。ＣＭＩ２について、記号１～１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、１行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１にはＣＭＩ１が入力され、ＣＳ回路４２にはＣＭＩ２が入力され、ＣＳ回路４３にはＣＭＩ１が入力される。
　ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のプラス極性を取り込む。このようにして、図７および図８に示す各ＣＳ信号ＣＳｎを出力する。
　上記実施例１および実施例２に示したように、図３に示す液晶表示装置１においても、極性反転タイミングが同一あるいは互いに異なる２つの極性信号ＣＭＩ１，ＣＭＩ２を用いることにより、２Ｈ反転駆動および３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ（ｎライン）反転駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
　（実施例３）
　上記実施例１および実施例２では、ｎ行のＣＳ回路４ｎに、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力される構成であるが、本発明の液晶表示装置１は、これに限定されず、例えば、図１０に示すように、第ｎ行のＣＳ回路４ｎに、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力される構成であってもよい。すなわち、ＣＳ回路４１に、対応する行のシフトレジスタ出力ＳＲＯ１と、第３行のシフトレジスタ出力ＳＲＯ３とが入力される。図１１は、このような構成を備え、２倍角表示を行う液晶表示装置１における各種信号の波形を示すタイミングチャートである。図１１に示すように、初期状態においては、ＣＳ信号ＣＳ１～ＣＳ５は何れも一方の電位（図１１ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２Ｈ毎に極性が反転する信号となる。
　そして、ＣＳ信号ＣＳ１～ＣＳ５は、対応するゲート信号Ｇ１～Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
　これにより、２Ｈ反転駆動が実現されるとともに、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
　ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
　ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ３に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ３、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ４に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ５に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ５、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ６に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ６、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴである。極性信号ＣＭＩ１および極性信号ＣＭＩ２は、２行ごとに交互に各ＣＳ回路に入力される。すなわち、上述のように、ＣＳ回路４１，４２にはＣＭＩ１が入力され、ＣＳ回路４３，４４にはＣＭＩ２が入力され、ＣＳ回路４５，４６にはＣＭＩ１が入力される。極性信号ＣＭＩ１，ＣＭＩ２は、２水平走査期間で極性が反転するとともに、互いの位相が同一に設定されている。よって、本実施例では、極性信号ＣＭＩ１，ＣＭＩ２の何れか一方のみを用いて、各ＣＳ回路に入力する構成としてもよい。
　以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げて、第１フレームの動作について説明する。図１２は、実施例３の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
　まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
　その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
　Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
　その後、シフトレジスタ回路ＳＲ３から第３行のシフトレジスタ出力ＳＲＯ３が出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
　次に、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
　Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
　以上のように、本実施例３では、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成される。また、第（ｎ＋２）行のＣＳバスライン１５に出力されるＣＳ信号は、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、第（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成され、第（ｎ＋３）行のＣＳバスライン１５に出力されるＣＳ信号は、（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、第（ｎ＋５）行のゲート信号Ｇ（ｎ＋５）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。
　これにより、２倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
　ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図１３は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
　図１３のＣＭＩ１について、記号Ａ～Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１～１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、２行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１，４２にはＣＭＩ１が入力され、ＣＳ回路４３，４４にはＣＭＩ２が入力され、ＣＳ回路４５，４６にはＣＭＩ１が入力される。
　ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋２）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のプラス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第６水平走査期間でＣＭＩ２の「６」のプラス極性を取り込む。このようにして、図１１および図１２に示す各ＣＳ信号ＣＳｎを出力する。
　（実施例４）
　図１４は、図１０に示した液晶表示装置１において、３倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。図１４では、ＣＭＩ１，ＣＭＩ２について、極性が反転するタイミングが図１１とは異なっている。
　図１４に示すように、初期状態においては、ＣＳ信号ＣＳ１～ＣＳ７は何れも一方の電位（図１４ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
　ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図１４の記号「あ」～「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１～Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１～第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
　そして、ＣＳ信号ＣＳ１～ＣＳ７は、対応するゲート信号Ｇ１～Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
　このように、３倍角表示駆動を行う液晶表示装置１では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して３行ごとに互いに異なっているため、第１フレームについても、画素電極１４の電位Ｖｐｉｘ１～Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１～ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う３行に対応する画素に、マイナス極性でかつ同一電位のソース信号が書き込まれるとともに、該３行の次の隣り合う３行に対応する画素に、プラス極性でかつ同一電位のソース信号プラス極性のソース信号が書き込まれ、最初の３行に対応するＣＳ信号の電位は、上記最初の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の３行に対応するＣＳ信号の電位は、上記次の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において３ライン反転駆動が実現される。
　そして、上記構成によれば、３倍角表示駆動（３ライン反転駆動）においても、画素電極１４の電位Ｖｐｉｘ１～Ｖｐｉｘ７をＣＳ信号ＣＳ１～ＣＳ７よって適正にシフトすることができるため、同一の信号電位が供給される画素電極１４の電位を等しくすることができ、図６４に示す横筋の発生を解消することができる。
　ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
　本実施例４のゲートライン駆動回路３０及びＣＳバスライン駆動回路４０では、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングが実施例３のそれとは異なっており、それ以外の構成は、図１０に示す構成と同一である。各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、２行ごとに交互に入力される。すなわち、上述のように、ＣＳ回路４１，４２にはＣＭＩ１が入力され、ＣＳ回路４３，４４にはＣＭＩ２が入力され、ＣＳ回路４５，４６にはＣＭＩ１が入力される。極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングは、図１４に示すように設定されている。
　ここでは、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の接続に関する説明は省略し、３倍角表示駆動を行う液晶表示装置１について、図１４および図１５を用いて説明する。図１５は、実施例４の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２～第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
　まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
　その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
　Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
　その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
　Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
　その後、シフトレジスタ回路ＳＲ４から４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
　次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４６ｂの一方の端子にも入力される。
　Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
　上記の動作により、図１４および図１５に示すように、第１～第３行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち下がり、第４～第６行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち上がる。
　以上のように、本実施例４では、図１０に示す構成を有する液晶表示装置において、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
　ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図１６は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
　図１６のＣＭＩ１について、記号Ａ～Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。ＣＭＩ２について、記号１～１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、２行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１，４２にはＣＭＩ１が入力され、ＣＳ回路４３，４４にはＣＭＩ２が入力され、ＣＳ回路４５，４６にはＣＭＩ１が入力される。
　ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋２）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ２の「３」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第６水平走査期間でＣＭＩ２の「６」のプラス極性を取り込む。このようにして、図１４および図１５に示す各ＣＳ信号ＣＳｎを出力する。
　上記実施例３および実施例４に示したように、図１０に示す液晶表示装置１においても、極性反転タイミングが同一あるいは互いに異なる２つの極性信号ＣＭＩ１，ＣＭＩ２を用いることにより、２Ｈ反転駆動および３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ反転駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
　（実施例５）
　上記実施例３および実施例４では、ｎ行のＣＳ回路４ｎに、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋２）行のシフトレジスタ出力ＳＲＯ＋２とが入力される構成であるが、本発明の液晶表示装置は、これに限定されず、例えば、図１７に示すように、第ｎ行のＣＳ回路４ｎに、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋３）行のシフトレジスタ出力ＳＲＯ＋３とが入力される構成であってもよい。すなわち、ＣＳ回路４１に、対応する行のシフトレジスタ出力ＳＲＯ１と、第４行のシフトレジスタ出力ＳＲＯ４とが入力される。図１８は、このような構成を備え、２倍角表示駆動を実現する液晶表示装置１における各種信号の波形を示すタイミングチャートである。図１８に示すように、初期状態においては、ＣＳ信号ＣＳ１～ＣＳ５は何れも一方の電位（図１８ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２Ｈ期間毎に極性が反転する信号となる。
　そして、ＣＳ信号ＣＳ１～ＣＳ５は、対応するゲート信号Ｇ１～Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
　これにより、２Ｈ反転駆動が実現されるとともに、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
　ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
　図１７に示すように、ＣＳ回路４１には、ゲート信号Ｇ１，Ｇ４に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴが入力され、ＣＳ回路４２には、ゲート信号Ｇ２，Ｇ５に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ５、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴが入力され、ＣＳ回路４３には、ゲート信号Ｇ３，Ｇ６に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ６、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴが入力され、ＣＳ回路４４には、ゲート信号Ｇ４，Ｇ７に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ７、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴが入力される。極性信号ＣＭＩ１および極性信号ＣＭＩ２は、３行ごとに交互に各ＣＳ回路に入力される。すなわち、上述のように、ＣＳ回路４１，４２，４３にはＣＭＩ１が入力され、ＣＳ回路４４，４５，４６にはＣＭＩ２が入力され、ＣＳ回路４７，４８，４９にはＣＭＩ１が入力される。極性信号ＣＭＩ１，ＣＭＩ２は、図１８に示すタイミングで極性が反転する。
　以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げて、第１フレームの動作について説明する。図１９は、実施例５の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
　まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
　その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
　Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
　その後、シフトレジスタ回路ＳＲ３から第３行のシフトレジスタ出力ＳＲＯ３が出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
　次に、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４６ｂの一方の端子にも入力される。
　Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
　以上のように、本実施例５では、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号は、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号は、（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成される。また、（ｎ＋２）行のＣＳバスライン１５に出力されるＣＳ信号は、（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、（ｎ＋５）行のゲート信号Ｇ（ｎ＋５）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、（ｎ＋３）行のＣＳバスライン１５に出力されるＣＳ信号は、（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、（ｎ＋６）行のゲート信号Ｇ（ｎ＋６）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。
　これにより、２倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
　ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図２０は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
　図２０のＣＭＩ１について、記号Ａ～Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。ＣＭＩ２について、記号１～１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。ＣＭＩ１，ＣＭＩ２は、極性反転タイミングが図２０に示す関係になるように設定される。また、ＣＭＩ１，ＣＭＩ２は、３行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１，４２，４３にはＣＭＩ１が入力され、ＣＳ回路４４，４５，４６にはＣＭＩ２が入力され、ＣＳ回路４７，４８，４９にはＣＭＩ１が入力される。
　ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋２）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込むとともに、第６水平走査期間でＣＭＩ１の「Ｆ」のプラス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第７水平走査期間でＣＭＩ２の「７」のプラス極性を取り込む。このようにして、図１８および図１９に示す各ＣＳ信号ＣＳｎを出力する。
　（実施例６）
　図２１は、図１７に示した液晶表示装置１において、３倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。図２１では、ＣＭＩ１，ＣＭＩ２は、３水平走査期間（３Ｈ）ごとに極性が反転し、互いの位相が同一に設定されている。よって、本実施例では、極性信号ＣＭＩ１，ＣＭＩ２の何れか一方のみを用いて、各ＣＳ回路に入力する構成としてもよい。
　図２１に示すように、初期状態においては、ＣＳ信号ＣＳ１～ＣＳ７は何れも一方の電位（図２１ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
　ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図２１の記号「あ」～「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間「き」は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１～Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１～第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
　そして、ＣＳ信号ＣＳ１～ＣＳ７は、対応するゲート信号Ｇ１～Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
　このように、３倍角表示駆動を行う液晶表示装置１では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して３行ごとに互いに異なっているため、第１フレームについても、画素電極１４の電位Ｖｐｉｘ１～Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１～ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う３行に対応する画素に、マイナス極性でかつ同一電位のソース信号が書き込まれるとともに、該３行の次の隣り合う３行に対応する画素に、プラス極性でかつ同一電位のソース信号が書き込まれ、最初の３行に対応するＣＳ信号の電位は、上記最初の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の３行に対応するＣＳ信号の電位は、上記次の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において３ライン反転駆動が実現される。
　そして、上記構成によれば、３倍角表示駆動（３ライン反転駆動）においても、画素電極１４の電位Ｖｐｉｘ１～Ｖｐｉｘ７をＣＳ信号ＣＳ１～ＣＳ７よって適正にシフトすることができるため、同一の信号電位が供給される画素電極１４の電位を等しくすることができ、図６４に示す横筋の発生を解消することができる。
　ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
　本実施例６のゲートライン駆動回路３０及びＣＳバスライン駆動回路４０では、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングが実施例５のそれとは異なっており、それ以外の構成は、図１７に示す構成と同一である。各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、３行ごとに交互に入力される。すなわち、上述のように、ＣＳ回路４１，４２，４３にはＣＭＩ１が入力され、ＣＳ回路４４，４５，４６にはＣＭＩ２が入力され、ＣＳ回路４７，４８，４９にはＣＭＩ１が入力される。極性信号ＣＭＩ１，ＣＭＩ２は、図２１に示すように設定されている。
　ここでは、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の接続に関する説明は省略し、３倍角表示駆動を行う液晶表示装置１について、図２１および図２２を用いて説明する。図２２は、実施例６の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２～第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
　まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
　その後、２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
　Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
　その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４５ｂの一方の端子にも入力される。
　Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
　その後、シフトレジスタ回路ＳＲ４から４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
　次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第７行にシフトされたシフトレジスタ出力ＳＲＯ７が入力される。なお、このシフトレジスタ出力ＳＲＯ７は、ＣＳ回路４７におけるＯＲ回路４７ｂの一方の端子にも入力される。
　Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ７が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
　上記の動作により、図２１および図２２に示すように、第１～第３行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち下がり、第４～第６行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち上がる。
　以上のように、本実施例６では、図１７に示す構成を有する液晶表示装置において、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
　ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図２３は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
　図２３のＣＭＩ１について、記号Ａ～Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。ＣＭＩ２について、記号１～１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、３行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１，４２，４３にはＣＭＩ１が入力され、ＣＳ回路４４，４５，４６にはＣＭＩ２が入力され、ＣＳ回路４７，４８，４９にはＣＭＩ１が入力される。
　ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋３）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のプラス極性を取り込むとともに、第６水平走査期間でＣＭＩ１の「Ｆ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第７水平走査期間でＣＭＩ２の「７」のプラス極性を取り込む。このようにして、図２１および図２２に示す各ＣＳ信号ＣＳｎを出力する。
　上記実施例５および実施例６に示したように、図１７に示す液晶表示装置１においても、極性反転タイミングが同一あるいは互いに異なる２つの極性信号ＣＭＩ１，ＣＭＩ２を用いることにより、２Ｈ反転駆動および３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ反転駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
〔実施の形態２〕
　本発明の他の実施形態について、図２５～図２７に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
　本実施の形態に係る液晶表示装置２の概略構成は、図１及び図２に示した実施の形態１に係る液晶表示装置１と同一である。よって、概略構成の説明は省略し、以下では、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の詳細について説明する。本液晶表示装置２では、コントロール回路５０（図１参照）からＣＳバスライン駆動回路４０に極性信号ＣＭＩを入力するための信号線が１本設けられている。そして、極性信号ＣＭＩの極性反転の周波数を調整することにより、ｎ倍角表示駆動を行うためのｎライン反転（ｎＨ）駆動を実現する構成である。ここで、２Ｈ反転駆動の場合は、図１０および図１１に示す構成において、極性信号ＣＭＩを、ＣＭＩ１及びＣＭＩ２の何れか一方にするとともに、その極性反転タイミングを２Ｈごとに設定することで実現可能である。また、３Ｈ反転駆動の場合は、図１７および図２１に示す駆動において、極性信号ＣＭＩを、ＣＭＩ１及びＣＭＩ２の何れか一方にするとともに、その極性反転タイミングを３Ｈごとに設定することで実現可能である。
　このように、単相の極性信号ＣＭＩによりｎライン（ｎＨ）反転駆動を実現するには、第ｍ段のラッチ回路ＣＳＬｍのクロック端子ＣＫに、自段（第ｍ段）のシフトレジスタ出力ＳＲＯｍと、第（ｍ＋ｎ）段のシフトレジスタ出力ＳＲＯｍ＋ｎとの論理和（ＯＲ回路の出力）を入力し、かつ、データ端子Ｄに入力する極性信号ＣＭＩの極性反転タイミングをｎ水平走査期間（ｎＨ）に設定すればよい。以下では、代表例として、４倍角表示駆動を行うための４Ｈ反転駆動を実現するための構成について説明する。
　（実施例７）
　図２４は、４ライン（４Ｈ）反転駆動を行う液晶表示装置２における各種信号の波形を示すタイミングチャートである。図２４では、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はコントロール回路５０から出力されるシフトレジスタの動作タイミングを規定するゲートクロックを示している。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。極性信号ＣＭＩは、４水平走査期間（４Ｈ）で極性が反転する。
　また、図２４では、ソースバスライン駆動回路２０からあるソースバスライン１１（第ｘ列に設けられたソースバスライン１１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０から第１行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ１をこの順に図示している。第２行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ２をこの順に図示している。第３行～第９行についても同様である。
　なお、電位Ｖｐｉｘ１～Ｖｐｉｘ９における破線は対向電極１９の電位を示している。
　以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態とする。図２４に示すように、初期状態においては、ＣＳ信号ＣＳ１～ＣＳ９は何れも一方の電位（図２４ではローレベル）に固定されている。第１フレームでは、第１行～第４行のＣＳ信号ＣＳ１～ＣＳ４は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）～Ｇ４（対応するシフトレジスタ回路ＳＲ４の出力ＳＲＯ４に相当）それぞれが立ち下がる時点でハイレベルであり、第５行～第８行のＣＳ信号ＣＳ５～ＣＳ８は、対応するゲート信号Ｇ５～Ｇ８が立ち下がる時点でローレベルであり、第９行のＣＳ信号ＣＳ９は、対応するゲート信号Ｇ９が立ち下がる時点でハイレベルとなっている。
　ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、４水平走査期間（４Ｈ）毎に極性が反転する信号となる。また、ソース信号Ｓは、２水平走査期間（２Ｈ）ずつ同一の電位となる。すなわち、図２４の記号「あ」～「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目～第４番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第５番目～第８番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目～第４番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第５番目～第８番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１～Ｇ９は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１～第９番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
　そして、ＣＳ信号ＣＳ１～ＣＳ９は、対応するゲート信号Ｇ１～Ｇ９の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１～ＣＳ４のそれぞれは、対応するゲート信号Ｇ１～Ｇ４が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ５～ＣＳ８のそれぞれは、対応するゲート信号Ｇ５～Ｇ８が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ９は、対応するゲート信号Ｇ９が立ち下がった後に立ち下がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１～ＣＳ４のそれぞれは、対応するゲート信号Ｇ１～Ｇ４が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ５～ＣＳ８のそれぞれは、対応するゲート信号Ｇ５～Ｇ８が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ９は、対応するゲート信号Ｇ９が立ち下がった後に立ち上がる。
　このように、４倍角表示駆動を行う液晶表示装置２では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して４行ごとに互いに異なっているため、第１フレームについて、画素電極１４の電位Ｖｐｉｘ１～Ｖｐｉｘ９は何れもＣＳ信号ＣＳ１～ＣＳ９よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う４行に対応する画素に、マイナス極性でかつ同一電位のソース信号が書き込まれるとともに、該４行の次の隣り合う４行に対応する画素に、プラス極性でかつ同一電位のソース信号が書き込まれ、最初の４行に対応するＣＳ信号ＣＳ１～ＣＳ４の電位は、上記最初の４行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の４行に対応するＣＳ信号ＣＳ５～ＣＳ８の電位は、上記次の４行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において４倍角表示駆動が実現される。また、上記構成によれば、画素電極１４の電位Ｖｐｉｘ１～Ｖｐｉｘ９をＣＳ信号ＣＳ１～ＣＳ９よって適正にシフトすることができるため、表示映像に生じる明暗からなる横筋を解消することもできる。
　ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
　図２５は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳバスライン駆動回路４０は、複数のＣＳ回路４１，４２，４３，…を、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…は、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…、及びＯＲ回路４１ｂ，４２ｂ，４３ｂ，…を備えている。ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，…を備えている。なお、図２５では、ゲートライン駆動回路３０およびＣＳバスライン駆動回路４０は、液晶表示パネルの一方端側に形成されているが、これに限定されず、それぞれが互いに異なる側に形成されていてもよい。
　ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ５に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ５、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ６に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ６、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ７に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ７、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ８に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ８、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応する第ｍ行のシフトレジスタ出力ＳＲＯｍと、第（ｍ＋４）行のシフトレジスタ出力ＳＲＯｍ＋４とが入力されるとともに、極性信号ＣＭＩが入力される。極性信号ＣＭＩは、４水平走査期間で極性が反転する（図２４参照）。極性信号ＣＭＩおよびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
　以下では、便宜上、主として第４及び第５行に対応するＣＳ回路４４，４５を例に挙げる。
　Ｄラッチ回路４４ａのリセット端子ＣＬには、リセット信号ＲＥＳＥＴが入力され、データ端子Ｄには、極性信号ＣＭＩが入力され、クロック端子ＣＫには、ＯＲ回路４４ｂの出力が入力される。このＤラッチ回路４４ａは、クロック端子ＣＫに入力される信号の電位レベルの変化（ローレベルからハイレベル又はハイレベルからローレベル）に応じて、データ端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ４として出力する。
　具体的には、Ｄラッチ回路４４ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルのときは、データ端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を出力する。また、Ｄラッチ回路４４ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルからローレベルに変化すると、変化した時点の端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力される信号の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路４４ａは、出力端子Ｑから、電位レベルの変化を示すＣＳ信号ＣＳ４として出力される。
　Ｄラッチ回路４５ａのリセット端子ＣＬ及びデータ端子Ｄには、同様に、それぞれリセット信号ＲＥＳＥＴ及び極性信号ＣＭＩが入力される。一方、Ｄラッチ回路４５ａのクロック端子ＣＫには、ＯＲ回路４５ｂの出力が入力される。これにより、Ｄラッチ回路４５ａの出力端子Ｑから、電位レベルの変化を示すＣＳ信号ＣＳ５が出力される。
　ＯＲ回路４４ｂは、対応する第４行のシフトレジスタ回路ＳＲ４の出力信号ＳＲＯ４、及び、第８行のシフトレジスタ回路ＳＲ８の出力信号ＳＲＯ８が入力されることにより、図２６に示す信号Ｍ４を出力する。また、ＯＲ回路４５ｂは、対応する行のシフトレジスタ回路ＳＲ５の出力信号ＳＲＯ５、及び、第９行のシフトレジスタ回路ＳＲ９の出力信号ＳＲＯ９が入力されることにより、図２６に示す信号Ｍ５を出力する。
　なお、各ＯＲ回路に入力されるシフトレジスタ出力ＳＲＯは、図２４に示す、Ｄタイプのフリップフロップ回路を備えるゲートライン駆動回路３０において、周知の方法により生成される。ゲートライン駆動回路３０は、コントロール回路５０から供給されたゲートスタートパルスＧＳＰを、１水平走査期間の周期を有するゲートクロックＧＣＫのタイミングで順次次段のシフトレジスタ回路ＳＲにシフトさせる。
　図２６は、実施例７の液晶表示装置２のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
　まず、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａの端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
　その後、第４行のゲートライン１２に供給されるゲート信号Ｇ４に対応するシフトレジスタ出力ＳＲＯ４がシフトレジスタ回路ＳＲ４から出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第８行にシフトされたシフトレジスタ出力ＳＲＯ８が入力される。なお、このシフトレジスタ出力ＳＲＯ８は、ＣＳ回路４８におけるＯＲ回路４８ｂの一方の端子にも入力される。
　Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ８の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ８が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ８の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ８の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　なお、第１行～第３行では、図２６に示すように、上記第４行と同一の波形となる。
　次に、第５行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４５におけるＤラッチ回路４５ａのデータ端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４５ａの出力端子Ｑから出力されるＣＳ信号ＣＳ５の電位はローレベルで保持される。
　その後、第５行のゲートライン１２に供給されるゲート信号Ｇ５に対応するシフトレジスタ出力ＳＲＯ５がシフトレジスタ回路ＳＲ５から出力され、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ５におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ５におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ５がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ５におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ５がハイレベルになるまで、ローレベルを保持する。
　次に、ＯＲ回路４５ｂの他方の端子に、ゲートライン駆動回路３０において第９行にシフトされたシフトレジスタ出力ＳＲＯ９が入力される。なお、このシフトレジスタ出力ＳＲＯ９は、ＣＳ回路４９におけるＯＲ回路４９ｂの一方の端子にも入力される。
　Ｄラッチ回路４５ａのクロック端子ＣＫには、信号Ｍ５におけるシフトレジスタ出力ＳＲＯ９の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ９が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ５の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ５におけるシフトレジスタ出力ＳＲＯ９の電位変化（ハイからロー）があるまで（信号Ｍ５がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ５におけるシフトレジスタ出力ＳＲＯ９の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ５が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
　なお、第６行～第８行では、図２６に示すように、上記第５行と同一の波形となる。また、第２フレームでは、図２４に示すように、極性信号ＣＭＩの極性が逆転するため、第１行～第４行については、第１フレームにおける第５行～第８行と同一の波形となり、第５行～第８行については、第１フレームにおける第１行～第４行と同一の波形となる。第３フレーム以降は、各行について、第１フレームおよび第２フレームの波形を交互に繰り返す動作となる。
　このように、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、４Ｈ反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
　すなわち、本実施例７では、第ｍ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｍは、第ｍ行のゲート信号Ｇｍの立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｍ＋４）行のゲート信号Ｇ（ｍ＋４）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成され、第（ｍ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｍ＋１は、第（ｍ＋１）行のゲート信号Ｇ（ｍ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｍ＋５）行のゲート信号Ｇ（ｍ＋５）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成される。
　これにより、４倍角表示駆動を行う液晶表示装置２においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋の発生を防止して表示品位の向上を図るという効果を奏することができる。
　ここで、ＣＳ回路に入力される極性信号ＣＭＩと、シフトレジスタ出力ＳＲＯとの関係について説明する。図２７は、ＣＳ回路に入力される極性信号ＣＭＩおよびシフトレジスタ出力ＳＲＯと、ＣＳ回路から出力されるＣＳ信号ＣＳの対応関係を示している。
　図２７のＣＭＩについて、記号Ａ～Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、プラス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。このように、ＣＭＩは、４水平走査期間ごとに極性が反転する。
　ＣＳ回路では、クロック端子ＣＫに、第ｍ行のシフトレジスタ出力ＳＲＯｍと第（ｍ＋４）行のシフトレジスタ出力ＳＲＯｍ＋４とが入力されるため、ｍ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｍ＋４）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、第１行に対応するＣＳ回路４１では、第１水平走査期間でＣＭＩの「Ａ」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩの「Ｅ」のマイナス極性を取り込む。第２行に対応するＣＳ回路４２では、第２水平走査期間でＣＭＩの「Ｂ」のプラス極性を取り込むとともに、第６水平走査期間でＣＭＩの「Ｆ」のマイナス極性を取り込む。第３行に対応するＣＳ回路４３では、第３水平走査期間でＣＭＩの「Ｃ」のプラス極性を取り込むとともに、第７水平走査期間でＣＭＩの「Ｇ」のマイナス極性を取り込む。第４行に対応するＣＳ回路４４では、第４水平走査期間でＣＭＩの「Ｄ」のプラス極性を取り込むとともに、第８水平走査期間でＣＭＩの「Ｈ」のマイナス極性を取り込む。第５行に対応するＣＳ回路４５では、第５水平走査期間でＣＭＩの「Ｅ」のマイナス極性を取り込むとともに、第９水平走査期間でＣＭＩの「Ｉ」のプラス極性を取り込む。このようにして、図２４および図２６に示す各ＣＳ信号ＣＳを出力する。
〔実施の形態３〕
　本発明の他の実施形態について、図２８～図４３に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
　本実施の形態に係る液晶表示装置３の概略構成は、図１及び図２に示した実施の形態１に係る液晶表示装置１と同一である。よって、概略構成の説明は省略し、以下では、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の詳細について説明する。本液晶表示装置３では、実施形態１と同様、コントロール回路５０（図１参照）からＣＳバスライン駆動回路４０に極性信号ＣＭＩを入力するための信号線が２本設けられている。各信号線に入力される極性信号ＣＭＩ１，ＣＭＩ２は、互いの極性が逆転した波形となっている。この構成において、ｎ倍角表示駆動を行うためのｎライン反転（ｎＨ）駆動を実現するために、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整するとともに、各行のラッチ回路ＣＳＬに入力する極性信号ＣＭＩ１，ＣＭＩ２を設定する。以下、具体例について説明する。
　（実施例８）
　図２８は、２ライン（２Ｈ）反転駆動を行う液晶表示装置３における各種信号の波形を示すタイミングチャートである。図２８では、極性信号ＣＭＩ１，ＣＭＩ２は、１水平走査期間（１Ｈ）ごとに極性が反転するとともに、互いの極性が逆転するように設定されている。
　図２８に示すように、初期状態においては、ＣＳ信号ＣＳ１～ＣＳ５は何れも一方の電位（図２８ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。
　ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２水平走査期間（２Ｈ）毎に極性が反転する信号となる。また、ソース信号Ｓは、２水平走査期間（２Ｈ）ずつ同一の電位となる。すなわち、図２８の記号「あ」～「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目および第２番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第３番目および第４番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目および第２番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第３番目および第４番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。また、図２８では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。一方、ゲート信号Ｇ１～Ｇ５は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１～第５番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
　そして、ＣＳ信号ＣＳ１～ＣＳ５は、対応するゲート信号Ｇ１～Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
　これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
　ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
　図２９は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳバスライン駆動回路４０は、複数のＣＳ回路４１，４２，４３，…，４ｎを、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…，４ｎは、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…，４ｎａ、及びＯＲ回路４１ｂ，４２ｂ，４３ｂ，…，４ｎｂを備えている。ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎを備えている。なお、図２９では、ゲートライン駆動回路３０およびＣＳバスライン駆動回路４０は、液晶表示パネルの一方端側に形成されているが、これに限定されず、それぞれが互いに異なる側に形成されていてもよい。
　ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ２、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ３、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ４に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ４、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ５に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ５、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、２行ごとに交互に入力される。極性信号ＣＭＩ１，ＣＭＩ２およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
　以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げる。図３０は、実施例８の液晶表示装置３のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
　まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
　その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
　Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
　次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
　なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図３０に示すＣＳ信号ＣＳ１を出力する。
　次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
　その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
　次に、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
　Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
　第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ハイレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ハイレベルを保持する。
　次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。
　そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
　なお、第４行では、シフトレジスタ出力ＳＲＯ４，ＳＲＯ５で極性信号ＣＭＩ１をラッチすることにより、図３０に示すＣＳ信号ＣＳ４を出力する。
　このように、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、２Ｈ反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
　すなわち、本実施例８では、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成される。また、第（ｎ＋２）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋２は、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成され、第（ｎ＋３）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋３は、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。
　これにより、２倍角表示駆動を行う液晶表示装置３においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋の発生を防止して表示品位の向上を図るという効果を奏することができる。
　ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図３１は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）およびシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
　図３１のＣＭＩ１について、記号Ａ～Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１～１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、プラス極性となっている。このように、ＣＭＩ１，ＣＭＩ２は、１水平走査期間ごとに極性が反転するとともに、互いの極性が逆転している。また、ＣＭＩ１，ＣＭＩ２は、２行ごとに交互にＣＳ回路４ｎに入力される。例えば、図２９に示すように、ＣＳ回路４１にはＣＭＩ１が入力され、ＣＳ回路４２にはＣＭＩ２が入力され、ＣＳ回路４３にはＣＭＩ２が入力され、ＣＳ回路４４にはＣＭＩ１が入力され、ＣＳ回路４５にはＣＭＩ１が入力される。
　ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩ１（あるいはＣＭＩ２）をラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩ１（あるいはＣＭＩ２）をラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込むとともに、第４水平走査期間でＣＭＩ２の「４」のプラス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のプラス極性を取り込む。このようにして、図２８および図３０に示す各ＣＳ信号ＣＳｎを出力する。
　（実施例９）
　図３２は、３ライン（３Ｈ）反転駆動を行う液晶表示装置３における各種信号の波形を示すタイミングチャートである。図３２では、実施例８と同様、極性信号ＣＭＩ１，ＣＭＩ２は、１水平走査期間（１Ｈ）ごとに極性が反転するとともに、互いの極性が逆転するように設定されている。
　図３２に示すように、初期状態においては、ＣＳ信号ＣＳ１～ＣＳ７は何れも一方の電位（図３２ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
　ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図３２の記号「あ」～「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１～Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１～第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
　そして、ＣＳ信号ＣＳ１～ＣＳ７は、対応するゲート信号Ｇ１～Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
　これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
　ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
　図３３は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ２、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ３、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ４に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ５に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ５、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、規則的（第ｎ行から、ＣＭＩ１→ＣＭＩ２→ＣＭＩ１→ＣＭＩ１→ＣＭＩ２→ＣＭＩ１）に入力される。極性信号ＣＭＩ１，ＣＭＩ２およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
　以下では、便宜上、主として第２～第４行に対応するＣＳ回路４２，４３，４４を例に挙げる。図３４は、実施例９の液晶表示装置３のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
　まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
　その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
　Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
　次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
　なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図３４に示すＣＳ信号ＣＳ１を出力する。
　次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
　その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
　Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ１の入力状態（ローレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ローレベルを保持する。
　次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
　次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
　その後、シフトレジスタ回路ＳＲ４から第４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
　次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
　Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
　第２フレームでは、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ハイレベル）がラッチされ、信号Ｍ４が次にハイレベルになるまで、ハイレベルを保持する。
　次に、Ｄラッチ回路４４ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ハイレベルからローレベルに切り替わる。
　そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
　なお、第５行では、シフトレジスタ出力ＳＲＯ５，ＳＲＯ６で極性信号ＣＭＩ２をラッチすることにより、図３４に示すＣＳ信号ＣＳ５を出力する。
　以上のように、本実施例９では、図３３に示す構成を有する液晶表示装置３において、極性信号ＣＭＩ１，ＣＭＩ２と各ＣＳ回路との接続関係を調整することにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置３においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
　ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図３５は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
　図３５のＣＭＩ１について、記号Ａ～Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１～１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、プラス極性となっている。このように、ＣＭＩ１，ＣＭＩ２は、１水平走査期間ごとに極性が反転するとともに、互いの極性が逆転している。また、ＣＭＩ１，ＣＭＩ２は、各ＣＳ回路に規則的（ＣＳ回路４１：ＣＭＩ１、ＣＳ回路４２：ＣＭＩ２、ＣＳ回路４３：ＣＭＩ１、ＣＳ回路４４：ＣＭＩ１、ＣＳ回路４５：ＣＭＩ２、ＣＳ回路４６：ＣＭＩ１）に入力される。
　ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のプラス極性を取り込む。このようにして、図３２および図３４に示す各ＣＳ信号ＣＳｎを出力する。
　上記実施例８および実施例９に示したように、互いに位相が異なる２つの極性信号ＣＭＩ１，ＣＭＩ２を用いることにより、２Ｈ反転駆動および３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ（ｎライン）反転駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２とＣＳ回路４ｎとの接続関係を調整することにより実現可能となる。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
　（実施例１０）
　３ライン（３Ｈ）反転駆動を行う他の液晶表示装置３について説明する。図３７は、この液晶表示装置３における各種信号の波形を示すタイミングチャートである。なお、図３７では、極性信号ＣＭＩ１，ＣＭＩ２は、２水平走査期間（２Ｈ）ごとに極性が反転するとともに、互いの極性が逆転するように設定されている。
　図３７に示すように、初期状態においては、ＣＳ信号ＣＳ１～ＣＳ７は何れも一方の電位（図３７ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
　ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図３７の記号「あ」～「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１～Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１～第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
　そして、ＣＳ信号ＣＳ１～ＣＳ７は、対応するゲート信号Ｇ１～Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
　これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
　ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
　図３６は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるとともに、極性信号ＣＭＩ１あるいは極性信号ＣＭＩ２が入力される。
　ここでは、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の接続に関する説明は省略し、３Ｈ反転駆動について、図３７および図３８を用いて説明する。図３８は、実施例１０の液晶表示装置３のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２～第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
　まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
　その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
　Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ３で極性信号ＣＭＩ１をラッチすることにより、図３８に示すＣＳ信号ＣＳ１を出力する。
　次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
　その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
　Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
　その後、シフトレジスタ回路ＳＲ４から４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
　次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４６ｂの一方の端子にも入力される。
　Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
　なお、第５行では、シフトレジスタ出力ＳＲＯ５，ＳＲＯ７で極性信号ＣＭＩ２をラッチすることにより、図３８に示すＣＳ信号ＣＳ５を出力する。
　これにより、３倍角表示駆動を行う液晶表示装置３においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
　ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図３９は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
　図３９のＣＭＩ１について、記号Ａ～Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１～１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、マイナス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、プラス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、所定の規則に従って、ＣＳ回路４ｎに入力される。
　ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋２）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ２の「３」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第６水平走査期間でＣＭＩ１の「Ｆ」のプラス極性を取り込む。このようにして、図３７および図３８に示す各ＣＳ信号ＣＳｎを出力する。
　（実施例１１）
　実施例８に示した２倍角表示駆動を行う液晶表示装置３を以下の構成としてもよい。すなわち、第ｎ行のＣＳ回路４ｎに、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力される構成である。
　図４０は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。例えば、ＣＳ回路４２のＯＲ回路４２ｂには、シフトレジスタ出力ＳＲＯ２と、第５行のシフトレジスタ出力ＳＲＯ５とが入力され、Ｄラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１される。ＣＳ回路４３のＯＲ回路４３ｂには、シフトレジスタ出力ＳＲＯ３と、第６行のシフトレジスタ出力ＳＲＯ６とが入力され、Ｄラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ２される。
　図４１は、このような構成を備え、２倍角表示駆動を行う液晶表示装置３における各種信号の波形を示すタイミングチャートである。なお、極性信号ＣＭＩ１，ＣＭＩ２は、２水平走査期間（２Ｈ）ごとに極性が反転するとともに、互いの極性が逆転するように設定されている。
　図４２は、実施例１１の液晶表示装置３のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。図４３は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。ＣＳ回路の動作は上述した各実施例（特に、実施例５）と同様であるため、ここでは説明を省略する。
〔実施の形態４〕
　本発明の他の実施形態について、図４４～図５１に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
　本実施の形態に係る液晶表示装置４の概略構成は、図１及び図２に示した実施の形態１に係る液晶表示装置１と同一である。よって、概略構成の説明は省略し、以下では、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の詳細について説明する。本液晶表示装置４では、コントロール回路５０（図１参照）からＣＳバスライン駆動回路４０に極性信号ＣＭＩを入力するための信号線が、複数本設けられている。この構成において、ｎ倍角表示駆動を行うためのｎライン反転（ｎＨ）駆動を実現するために、極性信号ＣＭＩの本数を調整するとともに、極性反転タイミング（周波数）を調整する。以下、具体例について説明する。
　（実施例１２）
　図４４は、３ライン（３Ｈ）反転駆動を行う液晶表示装置４における各種信号の波形を示すタイミングチャートである。図４４では、極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、３水平走査期間（３Ｈ）ごとに極性が反転するとともに、ＣＭＩ１およびＣＭＩ２が１水平走査期間（１Ｈ）ずれており、ＣＭＩ２およびＣＭＩ３が１水平走査期間（１Ｈ）ずれている。
　図４４に示すように、初期状態においては、ＣＳ信号ＣＳ１～ＣＳ７は何れも一方の電位（図４４ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
　ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図４４の記号「あ」～「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１～Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１～第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
　そして、ＣＳ信号ＣＳ１～ＣＳ７は、対応するゲート信号Ｇ１～Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
　これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
　ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
　図４５は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ２、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ３、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ４に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ４、極性信号ＣＭＩ３、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ５に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ５、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、規則的（第ｎ行から、ＣＭＩ１→ＣＭＩ２→ＣＭＩ３→ＣＭＩ１→ＣＭＩ２→ＣＭＩ３）に入力される。極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
　以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げる。図４６は、実施例１２の液晶表示装置４のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
　まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
　その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
　Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
　次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
　なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図４６に示すＣＳ信号ＣＳ１を出力する。
　次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ３が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
　その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
　Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ３の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ３の入力状態（ローレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ローレベルを保持する。
　次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
　次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
　その後、シフトレジスタ回路ＳＲ４から第４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
　次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
　Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
　第２フレームでは、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ハイレベル）がラッチされ、信号Ｍ４が次にハイレベルになるまで、ハイレベルを保持する。
　次に、Ｄラッチ回路４４ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ハイレベルからローレベルに切り替わる。
　そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
　なお、第５行では、シフトレジスタ出力ＳＲＯ５，ＳＲＯ６で極性信号ＣＭＩ２をラッチすることにより、図４６に示すＣＳ信号ＣＳ５を出力する。
　以上のように、本実施例１２では、３Ｈごとに極性が反転するとともに互いの位相がずれている極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３を用いることにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置４においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる上記変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
　ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図４７は、ＣＳ回路４ｎに入力される極性信号（ＣＭＩ１，ＣＭＩ２およびＣＭＩ３の何れか）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
　図４７のＣＭＩ１について、記号Ａ～Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第１番目の水平走査期間「Ａ」では、プラス極性であり、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性となっている。ＣＭＩ２について、記号１～１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。ＣＭＩ３について、記号ａ～ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「ａ」では、プラス極性であり、第２番目の水平走査期間「ｂ」では、プラス極性であり、第３番目の水平走査期間「ｃ」では、プラス極性であり、第４番目の水平走査期間「ｄ」では、マイナス極性となっている。このように、ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、３水平走査期間ごとに極性が反転するとともに、ＣＭＩ１およびＣＭＩ２の位相が１水平走査期間ずれており、ＣＭＩ２およびＣＭＩ３の位相が１水平走査期間ずれている。また、ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、各ＣＳ回路に規則的（ＣＳ回路４１：ＣＭＩ１、ＣＳ回路４２：ＣＭＩ２、ＣＳ回路４３：ＣＭＩ３、ＣＳ回路４４：ＣＭＩ１、ＣＳ回路４５：ＣＭＩ２、ＣＳ回路４６：ＣＭＩ３）に入力される。
　ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ３の「ｃ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ３の「ｄ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のプラス極性を取り込む。このようにして、図４４および図４６に示す各ＣＳ信号ＣＳｎを出力する。
　上記実施例１２に示したように、周波数の異なる複数の極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３を用いることにより、３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ（ｎライン）反転駆動についても同様に、周波数及び極性信号の本数を変えることにより実現可能となる。例えば、４Ｈ反転駆動では、４つの極性信号ＣＭＩ１～ＣＭＩ４を利用し、各極性信号の周波数を４Ｈごとに極性が反転するように設定するとともに、各極性信号を各ＣＳ回路へ順次入力する構成とすればよい。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
　（実施例１３）
　上記実施例１２では、第ｎ行のＣＳ回路４ｎに、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行（第（ｎ＋１）行）のシフトレジスタ出力ＳＲＯｎ＋１とが入力される構成であるが、本発明の液晶表示装置４は、これに限定されず、例えば、図４９に示すように、第ｎ行のＣＳ回路４ｎに、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力される構成であってもよい。すなわち、ＣＳ回路４１に、対応する第１行のシフトレジスタ出力ＳＲＯ１と、第４行のシフトレジスタ出力ＳＲＯ４とが入力される。図４８は、このような構成を備え、３倍角表示駆動を行う液晶表示装置４における各種信号の波形を示すタイミングチャートである。なお、図４８では、実施例１２と同様、極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、３水平走査期間（３Ｈ）ごとに極性が反転するとともに、ＣＭＩ１およびＣＭＩ２が１水平走査期間（１Ｈ）ずれており、ＣＭＩ２およびＣＭＩ３が１水平走査期間（１Ｈ）ずれている。また、本実施例１３の極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３の極性反転タイミングが、実施例１２とは異なっている。
　図４８に示すように、初期状態においては、ＣＳ信号ＣＳ１～ＣＳ７は何れも一方の電位（図４８ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
　ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図４８の記号「あ」～「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１～Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１～第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
　そして、ＣＳ信号ＣＳ１～ＣＳ７は、対応するゲート信号Ｇ１～Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
　これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
　ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
　図４９は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ４に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ５に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ５、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ６に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ６、極性信号ＣＭＩ３、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ７に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ７、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋３とが入力されるとともに、極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３が、１行ごとに順次（第ｎ行から、ＣＭＩ１→ＣＭＩ２→ＣＭＩ３→ＣＭＩ１→ＣＭＩ２→ＣＭＩ３）に入力される。極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
　以下では、便宜上、第２～第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
　まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
　その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
　Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ３が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
　その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
　続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４５ｂの一方の端子にも入力される。
　Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
　次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
　その後、シフトレジスタ回路ＳＲ４から４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
　次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第７行にシフトされたシフトレジスタ出力ＳＲＯ７が入力される。なお、このシフトレジスタ出力ＳＲＯ７は、ＣＳ回路４７におけるＯＲ回路４７ｂの一方の端子にも入力される。
　Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ７が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
　上記の動作により、図４９および図５０に示すように、第１～第３行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち下がり、第４～第６行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち上がる。
　以上のように、本実施例１３では、第ｎ行のＣＳ回路４ｎに、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、次行（第（ｎ＋１）行）よりも後の行（上記例では第（ｎ＋３）行）のシフトレジスタ出力ＳＲＯｎ＋αとが入力される構成においても、極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３の極性反転タイミングを調整することにより、ｎＨ反転駆動（上記例では３Ｈ反転駆動）が可能となる。
　ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図５１は、ＣＳ回路４ｎに入力される極性信号（ＣＭＩ１，ＣＭＩ２およびＣＭＩ３の何れか）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
　図５１のＣＭＩ１について、記号Ａ～Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第１番目の水平走査期間「Ａ」では、プラス極性であり、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性となっている。ＣＭＩ２について、記号１～１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、プラス極性となっている。ＣＭＩ３について、記号ａ～ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「ａ」では、マイナス極性であり、第２番目の水平走査期間「ｂ」では、マイナス極性であり、第３番目の水平走査期間「ｃ」では、プラス極性であり、第４番目の水平走査期間「ｄ」では、プラス極性となっている。このように、ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、３水平走査期間ごとに極性が反転するとともに、ＣＭＩ１およびＣＭＩ２の位相が１水平走査期間ずれており、ＣＭＩ２およびＣＭＩ３の位相が１水平走査期間ずれている。また、ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、各ＣＳ回路に規則的（ＣＳ回路４１：ＣＭＩ１、ＣＳ回路４２：ＣＭＩ２、ＣＳ回路４３：ＣＭＩ３、ＣＳ回路４４：ＣＭＩ１、ＣＳ回路４５：ＣＭＩ２、ＣＳ回路４６：ＣＭＩ３）に入力される。
　ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋３）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ３の「ｃ」のプラス極性を取り込むとともに、第６水平走査期間でＣＭＩ３の「ｆ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第７水平走査期間でＣＭＩ１の「Ｇ」のプラス極性を取り込む。このようにして、図４８および図５０に示す各ＣＳ信号ＣＳｎを出力する。
　上記実施例１３に示したように、周波数の異なる複数の極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３を用いることにより、３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ（ｎライン）反転駆動についても同様に、周波数及び極性信号の本数を変えることにより実現可能となる。例えば、４Ｈ反転駆動では、４つの極性信号ＣＭＩ１～ＣＭＩ４の利用し、各極性信号の周波数を４Ｈごとに極性が反転するように設定するとともに、各極性信号を各ＣＳ回路へ順次入力する構成とすればよい。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
　本発明に係る液晶表示装置におけるゲートライン駆動回路３０は、図５２に示す構成としてもよい。図５３は、このゲートライン駆動回路３０を備える液晶表示装置の構成を示すブロック図である。図５４は、ゲートライン駆動回路３０を構成するシフトレジスタ回路３０１の構成を示すブロック図である。各段のシフトレジスタ回路３０１は、フリップフロップＲＳ－ＦＦと、スイッチ回路ＳＷ１，ＳＷ２を備えている。図５５は、フリップフロップＲＳ－ＦＦの構成を示す回路図である。
　図５５に示すように、フリップフロップＲＳ－ＦＦは、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２およびＮチャネルトランジスタｎ３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１およびＮチャネルトランジスタｎ１と、Ｐチャネルトランジスタｐ３と、Ｎチャネルトランジスタｎ２と、Ｎチャネルトランジスタ４と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ２のゲートとｎ３のゲートとｐ１のドレインとｎ１のドレインとＱＢ端子とが接続されるとともに、ｐ２のドレインとｎ３のドレインとｐ３のドレインとｐ１のゲートとｎ１のゲートとＱ端子とが接続され、ｎ３のソースとｎ２のドレインとが接続され、ＳＢ端子がｐ３のゲートとｎ２のゲートとに接続され、ＲＢ端子がｐ３のソースとｐ２のソースとｎ４のゲートに接続され、ｎ１のソースとｎ４のドレインが接続され、ＩＮＩＴ端子がｎ４のソースに接続され、ｐ１のソースがＶＤＤに接続され、ｎ２のソースがＶＳＳに接続されている構成である。ここでは、ｐ２、ｎ３、ｐ１およびｎ１がラッチ回路ＬＣを構成し、ｐ３がセットトランジスタＳＴ、ｎ２、ｎ４がラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
　図５６は、フリップフロップＲＳ－ＦＦの動作を示すタイミングチャートである。例えば、図５６のｔ１では、Ｑ端子にＲＢ端子のＶｄｄが出力されてｎ１がＯＮしてＱＢ端子にはＩＮＩＴ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ３がＯＦＦしてｎ２がＯＮするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ｐ１がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。
　図５４に示すように、フリップフロップＲＳ－ＦＦのＱＢ端子は、スイッチ回路ＳＷ１のＮチャネル側ゲートと、スイッチ回路ＳＷ２のＰチャネル側ゲートとに接続され、スイッチ回路ＳＷ１の一方の導通電極がＶＤＤに接続され、スイッチ回路ＳＷ１の他方の導通電極が、この段の出力端子であるＯＵＴＢ端子とスイッチ回路ＳＷ２の一方の導通電極とに接続され、スイッチ回路ＳＷ２の他方の導通電極がクロック信号入力用のＣＫＢ端子に接続されている。
　シフトレジスタ回路３０１では、フリップフロップＦＦのＱＢ信号がＬｏｗの期間は、スイッチＳＷ２がＯＦＦでスイッチ回路ＳＷ１がＯＮするためＯＵＴＢ信号はＨｉｇｈとなり、ＱＢ信号がＨｉｇｈの期間は、スイッチ回路ＳＷ２がＯＮしてスイッチ回路ＳＷ１がＯＦＦするため、ＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。
　シフトレジスタ回路３０１では、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子が自段のＲＢ端子に接続されている。例えば、ｎ段のシフトレジスタ回路ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１のＯＵＴＢ端子がｎ段のシフトレジスタ回路ＳＲｎのＲＢ端子に接続されている。なお、シフトレジスタ回路ＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＩＮＩＴ端子は共通のＩＮＩＴライン（ＩＮＩＴ信号を供給するライン）に接続されている。例えば、ｎ段のシフトレジスタ回路ＳＲｎのＣＫＢ端子はＧＣＫ２ラインに接続され、（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１ラインに接続され、ｎ段のシフトレジスタ回路ＳＲｎおよび（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１それぞれのＩＮＩＴ端子は共通のＩＮＩＴ信号ラインに接続されている。
　本発明に係る表示駆動回路は、映像信号の解像度を高解像度に変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置に用いられる表示駆動回路であって、走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴としている。
　上記表示駆動回路では、保持容量配線信号によって、画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる。これにより、ＣＣ駆動が実現される。また、上記表示駆動回路では、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換して表示を行う。これにより、高解像度変換駆動（ｎ倍表示駆動）が実現される。
　そして、上記構成によれば、データ信号線から画素電極に書き込まれた信号電位の変化の向きが、該信号電位の極性に応じて、隣り合うｎ行ごとに異なることになる。例えば、映像信号の解像度を列方向および行方向に２倍に変換して表示を行う場合（２倍角表示駆動）には、画素電極に書き込まれた信号電位の変化の向きが、信号電位の極性に応じて、隣り合う２行ごとに異なることになる。これにより、表示映像に生じる明暗からなる横筋（図６４参照）を解消することができる。よって、ＣＣ駆動を行う表示装置において、高解像度変換駆動（ｎ倍表示駆動）を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図ることができる。
　上記表示駆動回路では、複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と自段よりも後段の出力信号とが、自段に対応する論理回路に入力され、上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせている構成とすることもできる。
　上記表示駆動回路では、複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と次段よりも後段の段の出力信号とが、自段に対応する論理回路に入力され、上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給する構成とすることもできる。
　上記表示駆動回路では、各保持回路は、上記シフトレジスタにおける互いに異なる段の出力信号がアクティブになるそれぞれの保持タイミングで上記保持対象信号を保持し、
　上記保持対象信号は、所定のタイミングで極性が反転する信号であって、上記論理回路に入力される自段の出力信号がアクティブになるときの該保持対象信号の極性と、該論理回路に入力される後段の出力信号がアクティブになるときの該保持対象信号の極性とが互いに異なっている構成とすることもできる。
　上記表示駆動回路では、同一の水平走査期間で保持動作を行う２つの保持回路について、一方の保持回路には第１保持対象信号が入力され、他方の保持回路には第２保持対象信号が入力されている構成とすることもできる。
　上記表示駆動回路では、上記第１及び第２保持対象信号は、それぞれの極性反転タイミングが互いに異なっている構成とすることもできる。
　上記表示駆動回路では、自段に対応する保持回路は、自段のシフトレジスタの出力信号を入力する第１の入力部と、上記保持対象信号を入力する第２の入力部と、自段に対応する保持容量配線に上記保持容量配線信号を出力する出力部とを備え、上記第１の入力部に入力された上記自段の出力信号がアクティブになったときの上記第２の入力部に入力された上記保持対象信号の第１の電位を、上記保持容量配線信号の第１の電位として出力し、上記第１の入力部に入力された上記自段の出力信号がアクティブである期間は、上記第２の入力部に入力された上記保持対象信号の電位の変化に応じて、上記保持容量配線信号の電位が変化し、上記第１の入力部に入力された上記自段の出力信号が非アクティブになったときの上記第２の入力部に入力された上記保持対象信号の第２の電位を、上記保持容量配線信号の第２の電位として出力する構成とすることもできる。
　上記表示駆動回路では、上記シフトレジスタの第ｍ段の出力信号と第（ｍ＋ｎ）段の出力信号とが、第ｍ段に対応する論理回路に入力されるとともに、第ｍ段の保持回路に入力される上記保持対象信号の極性がｎ水平走査期間ごとに反転する構成とすることもできる。
　上記表示駆動回路では、上記各保持回路は、Ｄラッチ回路あるいはメモリ回路として構成されている構成とすることもできる。
　本発明に係る表示装置は、上記何れかの表示駆動回路と、表示パネルとを備えることを特徴としている。
　本発明に係る表示駆動方法は、映像信号の解像度を高解像度に変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置を駆動するための表示駆動方法であって、走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴としている。
　上記表示駆動方法によれば、上記表示駆動回路の構成により奏する効果と同様の効果を得ることができる。
　なお、本発明に係る表示装置は、液晶表示装置であることが望ましい。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
　本発明は、アクティブマトリクス型液晶表示装置の駆動に特に好適に適用できる。
１　　　液晶表示装置（表示装置）
１０　　液晶表示パネル（表示パネル）
１１　　ソースバスライン（データ信号線）
１２　　ゲートライン（走査信号線）
１３　　ＴＦＴ（スイッチング素子）
１４　　画素電極
１５　　ＣＳバスライン（保持容量配線）
２０　　ソースバスライン駆動回路（データ信号線駆動回路）
３０　　ゲートライン駆動回路（走査信号線駆動回路）
４０　　ＣＳバスライン駆動回路（保持容量配線駆動回路）
４ｎ　　ＣＳ回路
４ｎａ　Ｄラッチ回路（保持回路、保持容量配線駆動回路）
４ｎｂ　ＯＲ回路（論理回路）
５０　　コントロール回路（制御回路）
ＳＲ　　シフトレジスタ回路
ＣＭＩ　極性信号（保持対象信号）

Claims (11)

  1. 　映像信号の解像度を高解像度に変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置に用いられる表示駆動回路であって、
    　走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、
    　データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴とする表示駆動回路。
  2. 　複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、
    　上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
    　自段の出力信号と自段よりも後段の出力信号とが、自段に対応する論理回路に入力され、
    　上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    　自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、
    　複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする請求項１に記載の表示駆動回路。
  3. 　複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、
    　上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
    　自段の出力信号と次段よりも後段の段の出力信号とが、自段に対応する論理回路に入力され、
    　上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
    　自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給することを特徴とする請求項１に記載の表示駆動回路。
  4. 　各保持回路は、上記シフトレジスタにおける互いに異なる段の出力信号がアクティブになるそれぞれの保持タイミングで上記保持対象信号を保持し、
    　上記保持対象信号は、所定のタイミングで極性が反転する信号であって、上記論理回路に入力される自段の出力信号がアクティブになるときの該保持対象信号の極性と、該論理回路に入力される後段の出力信号がアクティブになるときの該保持対象信号の極性とが互いに異なっていることを特徴とする請求項２または３に記載の表示駆動回路。
  5. 　同一の水平走査期間で保持動作を行う２つの保持回路について、一方の保持回路には第１保持対象信号が入力され、他方の保持回路には第２保持対象信号が入力されていることを特徴とする請求項２に記載の表示駆動回路。
  6. 　上記第１及び第２保持対象信号は、それぞれの極性反転タイミングが互いに異なっていることを特徴とする請求項５に記載の表示駆動回路。
  7. 　自段に対応する保持回路は、
    　自段のシフトレジスタの出力信号を入力する第１の入力部と、上記保持対象信号を入力する第２の入力部と、自段に対応する保持容量配線に上記保持容量配線信号を出力する出力部とを備え、
    　上記第１の入力部に入力された上記自段の出力信号がアクティブになったときの上記第２の入力部に入力された上記保持対象信号の第１の電位を、上記保持容量配線信号の第１の電位として出力し、
    　上記第１の入力部に入力された上記自段の出力信号がアクティブである期間は、上記第２の入力部に入力された上記保持対象信号の電位の変化に応じて、上記保持容量配線信号の電位が変化し、
    　上記第１の入力部に入力された上記自段の出力信号が非アクティブになったときの上記第２の入力部に入力された上記保持対象信号の第２の電位を、上記保持容量配線信号の第２の電位として出力する
    ことを特徴とする請求項２または３に記載の表示駆動回路。
  8. 　上記シフトレジスタの第ｍ段の出力信号と第（ｍ＋ｎ）段の出力信号とが、第ｍ段に対応する論理回路に入力されるとともに、第ｍ段の保持回路に入力される上記保持対象信号の極性がｎ水平走査期間ごとに反転することを特徴とする請求項２または３に記載の表示駆動回路。
  9. 　上記各保持回路は、Ｄラッチ回路あるいはメモリ回路として構成されていることを特徴とする請求項２～８の何れか１項に記載の表示駆動回路。
  10. 　請求項１～９の何れか１項に記載の表示駆動回路と、表示パネルとを備えることを特徴とする表示装置。
  11. 　映像信号の解像度を高解像度に変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置を駆動するための表示駆動方法であって、
    　走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、
    　データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴とする表示駆動方法。
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