KR102148479B1 - 액정표시장치 - Google Patents

Abstract

본 발명에 따른 액정표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차되고 그 교차 영역마다 액정셀이 형성된 액정표시패널; 데이터전압을 발생하는 데이터 구동회로; 2 수평기간의 펄스폭을 갖는 스캔펄스를 발생하고, 상기 스캔펄스를 공급하여 상기 게이트라인들을 2개씩 동시에 구동시키는 게이트 구동회로; 다수의 오드 디먹스 스위치들과 다수의 이븐 디먹스 스위치들을 포함하여 상기 데이터 구동회로의 1 출력 채널으로부터 입력되는 데이터전압을 다수의 데이터라인들에 시분할 공급하는 샘플링 스위칭회로; 및 상기 스캔펄스가 인가되는 타이밍 구간 내에서, 상기 오드 디먹스 스위치들의 턴 온 타임을 제어하는 오드 디먹스 제어펄스들과 상기 이븐 디먹스 스위치들의 턴 온 타임을 제어하는 이븐 디먹스 제어펄스들을 부분적으로 중첩시키는 제어펄스 발생회로를 구비한다.

Description

액정표시장치{Liquid Crystal Display}

본 발명은 액정표시장치에 관한 것으로, 특히 데이터 구동회로의 출력 채널수를 줄일 수 있는 액정표시장치에 관한 것이다.

액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과 이 액정표시패널을 구동하기 위한 구동회로들을 구비한다.

액정표시패널에는 도 1에서 보는 바와 같이 게이트라인(GL)과 데이터라인(DL)이 교차되고 그 게이트라인(GL)과 데이터라인(GL)의 교차부에 액정셀(Clc)을 구동하기 위한 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 형성된다. TFT는 게이트라인(GL)을 통해 공급되는 스캔펄스(SP)에 응답하여 데이터라인을 통해 공급되는 데이터전압(Vd)을 액정셀(Clc)의 화소전극(Ep)에 공급한다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 소스전극은 데이터라인(DL)에 접속되며, 드레인전극은 액정셀(Clc)의 화소전극(Ep)에 접속된다. 액정셀(Clc)은 화소전극(Ep)에 공급되는 데이터전압(Vd)과 공통전극(Ec)에 공급되는 공통전압(Vcom)의 전위차에 따라 계조를 표시한다. 공통전극(Ec)은 액정셀(Clc)에 전계를 인가하는 방식에 따라 액정표시패널의 상부 유리기판 또는 하부 유리기판에 형성되며, 공통전극(Ec)과 액정셀(Clc) 화소전극(Ep) 사이에는 액정셀(Clc)의 충전 전압을 유지시키기 위한 스토리지 커패시터(Storage Capacitor : Cst)가 형성된다.

액정표시장치는 디지털 비디오 데이터를 아날로그 데이터전압으로 변환하여 액정표시패널의 데이터라인들에 공급하기 위한 데이터 구동회로를 포함한다. 통상, 데이터 구동회로(10)의 출력 채널들(S1~S9)은 도 2와 같이 액정표시패널(20)에 형성된 데이터라인들(D1~D9)에 1:1로 접속된다. 그런데, 데이터 구동회로는 다른 부품들에 비해 고가이므로, 데이터 구동회로의 출력 채널들과 데이터라인들을 1:2, 1:3, 1:4, 1:5 또는 그 이상의 비율로 접속시켜 데이터 구동회로의 출력 채널수를 줄이기 위한 시도가 계속적으로 이뤄지고 있다.

도 3은 데이터 구동회로(10)의 출력 채널들(S1,S2,S3)이 종래 샘플링 스위칭회로(30)를 통해 데이터라인들(D1~D9)에 1:3으로 접속되는 일 예를 보여준다. 샘플링 스위칭회로(30)는 1개의 출력 채널을 통해 출력되는 데이터전압을 시분할하여 3개의 데이터라인들에 분배한다. 샘플링 스위칭회로(30) 내에서의 시분할 동작은, 디먹스 제어펄스들(DM1,DM2,DM3)에 의해 순차적으로 턴 온 되는 디먹스 스위치들(MT1,MT2,MT3)에 의해 이루어진다.

디먹스 제어펄스들(DM1,DM2,DM3)은 도 4와 같이 1 수평기간(1H) 내에서 순차적이며 서로 비중첩되도록 발생된다. 그리고, 디먹스 제어펄스들(DM1,DM2,DM3) 각각의 발생 주기는 대략 1 수평기간(1H)이다. 도 4에서, 'Hsync'는 1 수평기간(1H)의 정의를 위해 사용되는 수평 동기신호를, '①'은 이웃한 게이트라인들에 인가되는 스캔펄스들 간의 간격을, '②' 및 '⑤'는 스캔펄스와 디먹스 제어펄스 간의 간격을, '③'은 디먹스 제어펄스의 펄스폭(디먹스 스위치의 턴 온 기간에 대응)을, '④'는 이웃한 디먹스 제어펄스들 간의 간격을 지시한다.

한편, 액정표시패널의 해상도가 높아질수록 아래의 표 1과 같이 1 수평기간(1H)의 폭은 좁아지고, 그 결과 디먹스 제어펄스들에 대한 타이밍 마진을 확보하기가 어려워진다. 특히, 도 4의 '④' 간격이 확보되지 않으면 시간적으로 분리되어 공급되어야 할 RGB 데이터전압들이 서로 뒤섞여 원하지 않는 충전 결과를 초래하게 된다.

	수직해상도	수평해상도	1H time[usec]	디먹스 스위치 턴-온 타임[usec]
				1:2분배방식	1:3분배방식	1:6분배방식
VGA	480	640	24.51	10.75	6.84	3.21
WVGA	480	800	19.84	8.42	5.28	2.43
qHD	540	960	16.67	6.83	4.22	1.90
WSVGA	600	1024	15.66	6.33	3.89	1.74
WXGA	768	1280	12.63	4.81	2.88	1.23
WSXGA+	1050	1680	9.69	3.34	1.90	0.74
HD1080	1080	1920	8.50	2.75	1.50	0.54

따라서, 본 발명의 목적은 액정표시패널이 고해상도화되더라도 디먹스 제어펄스들에 대한 타이밍 마진을 확보할 수 있도록 한 액정표시장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차되고 그 교차 영역마다 액정셀이 형성된 액정표시패널; 데이터전압을 발생하는 데이터 구동회로; 2 수평기간의 펄스폭을 갖는 스캔펄스를 발생하고, 상기 스캔펄스를 공급하여 상기 게이트라인들을 2개씩 동시에 구동시키는 게이트 구동회로; 다수의 오드 디먹스 스위치들과 다수의 이븐 디먹스 스위치들을 포함하여 상기 데이터 구동회로의 1 출력 채널으로부터 입력되는 데이터전압을 다수의 데이터라인들에 시분할 공급하는 샘플링 스위칭회로; 및 상기 스캔펄스가 인가되는 타이밍 구간 내에서, 상기 오드 디먹스 스위치들의 턴 온 타임을 제어하는 오드 디먹스 제어펄스들과 상기 이븐 디먹스 스위치들의 턴 온 타임을 제어하는 이븐 디먹스 제어펄스들을 부분적으로 중첩시키는 제어펄스 발생회로를 구비한다.

상기 데이터라인들 중 1 데이터라인에 공통으로 연결된 오드 디먹스 스위치 및 이븐 디먹스 스위치를 각각 제어하기 위한 오드 디먹스 제어펄스 및 이븐 디먹스 제어펄스는, 상기 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서 부분적으로 중첩된다.

서로 다른 데이터라인에 연결된 디먹스 스위치들을 제어하기 위한 디먹스 제어펄스들은 서로 비 중첩된다.

상기 샘플링 스위칭회로는, 상기 데이터 구동회로의 1 출력 채널마다 접속된 3개의 오드 디먹스 스위치들과 3개의 이븐 디먹스 스위치들을 포함하고, 상기 디먹스 스위치들의 스위칭 동작에 따라 상기 데이터전압을 시분할하여 제1 내지 제3 데이터라인들에 분배한다.

상기 3개의 오드 디먹스 스위치들은, 상기 제1 데이터라인에 연결되어 제1 오드 디먹스 제어펄스에 따라 턴 온 되는 제1 오드 디먹스 스위치, 상기 제2 데이터라인에 연결되어 제2 오드 디먹스 제어펄스에 따라 턴 온 되는 제2 오드 디먹스 스위치, 및 상기 제3 데이터라인에 연결되어 제3 오드 디먹스 제어펄스에 따라 턴 온 되는 제3 오드 디먹스 스위치를 구비하고; 상기 3개의 이븐 디먹스 스위치들은, 상기 제1 데이터라인에 연결되어 제1 이븐 디먹스 제어펄스에 따라 턴 온 되는 제1 이븐 디먹스 스위치, 상기 제2 데이터라인에 연결되어 제2 이븐 디먹스 제어펄스에 따라 턴 온 되는 제2 이븐 디먹스 스위치, 및 상기 제3 데이터라인에 연결되어 제3 이븐 디먹스 제어펄스에 따라 턴 온 되는 제3 이븐 디먹스 스위치를 구비한다.

상기 제1 오드 디먹스 스위치는 상기 제1 데이터라인을 통해 상기 액정표시패널의 기수번째 표시라인에 형성된 제1 색 액정셀에 연결되고, 상기 제1 이븐 디먹스 스위치는 상기 제1 데이터라인을 통해 상기 액정표시패널의 우수번째 표시라인에 형성된 제1 색 액정셀에 연결되며; 상기 제2 오드 디먹스 스위치는 상기 제2 데이터라인을 통해 상기 액정표시패널의 기수번째 표시라인에 형성된 제2 색 액정셀에 연결되고, 상기 제2 이븐 디먹스 스위치는 상기 제2 데이터라인을 통해 상기 액정표시패널의 우수번째 표시라인에 형성된 제2 색 액정셀에 연결되며; 상기 제3 오드 디먹스 스위치는 상기 제3 데이터라인을 통해 상기 액정표시패널의 기수번째 표시라인에 형성된 제3 색 액정셀에 연결되고, 상기 제3 이븐 디먹스 스위치는 상기 제3 데이터라인을 통해 상기 액정표시패널의 우수번째 표시라인에 형성된 제3 색 액정셀에 연결된다.

상기 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서, 상기 제1 오드 디먹스 제어펄스와 상기 제1 이븐 디먹스 제어펄스를 서로 부분적으로 중첩되고; 상기 제2 오드 디먹스 제어펄스와 상기 제2 이븐 디먹스 제어펄스를 서로 부분적으로 중첩되며; 상기 제3 오드 디먹스 제어펄스와 상기 제3 이븐 디먹스 제어펄스를 서로 부분적으로 중첩된다.

본 발명은 스캔펄스의 펄스폭을 2 수평기간으로 확장하고, 스캔펄스의 인가되는 타이밍 구간 내에서 디먹스 제어펄스들의 일부를 중첩시킴으로써, 디먹스 제어펄스들의 타이밍 마진을 확보할 수 있다.

도 1은 액정표시패널에 형성되는 화소의 등가 회로도.
도 2는 데이터 구동회로의 출력 채널들이 액정표시패널에 형성된 데이터라인들에 1:1로 접속되는 예를 보여주는 도면.
도 3은 데이터 구동회로의 출력 채널들이 종래 샘플링 스위칭회로를 통해 데이터라인들에 1:3으로 접속되는 일 예를 보여주는 도면.
도 4는 도 3에 도시된 샘플링 스위칭회로를 구동하기 위한 디먹스 제어펄스들의 구동 타이밍을 보여주는 도면.
도 5는 본 발명의 실시예에 따른 액정표시장치를 보여주는 블록도.
도 6 및 도 7은 데이터 구동회로, 샘플링 스위칭회로, 및 액정표시패널 간 접속 관계를 보여주는 도면들.
도 8은 본 발명에 따른 스캔펄스의 공급 타이미을 보여주는 도면.
도 9는 스캔펄스가 인가되는 타이밍 구간 내에서, 오드 디먹스 제어펄스들과 이븐 디먹스 제어펄스들의 발생 타이밍을 보여주는 도면.

이하, 도 5 내지 도 9를 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.

도 5는 본 발명의 실시예에 따른 액정표시장치를 보여주는 블록도이다.

도 5를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(100), 샘플링 스위칭회로(102), 데이터 구동회로(110), 게이트 구동회로(120), 타이밍 콘트롤러(130), 및 제어펄스 발생회로(140) 등을 구비한다.

액정표시패널(100)은 두 장의 유리기판 사이에 배치된 액정분자들을 구비한다. 이 액정표시패널(100)에는 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차 구조에 의해 매트릭스 형태로 m×n (m,n은 양의 정수)개의 액정셀들(Clc)이 배치된다.

액정표시패널(100)의 하부 유리기판에는 m 개의 데이터라인들(D1 내지 Dm), n개의 게이트라인들(G1 내지 Gn), TFT들, TFT들에 각각 접속된 액정셀(Clc)의 화소전극(1), 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이(104)가 형성된다. 화소 어레이에는 화상 표시를 위한 다수의 픽셀들이 포함되어 있다. 픽셀들 각각은 적색 구현을 위한 다수의 R 액정셀과, 녹색 구현을 위한 다수의 G 액정셀과, 청색 구현을 위한 다수의 B 액정셀을 포함한다.

액정표시패널(100)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.

액정표시패널(100)의 상부 유리기판과 하부 유리기판 각각에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다.

데이터 구동회로(110)는 타이밍 콘트롤러(130)의 제어하에 입력 디지털 비디오 데이터(R,G,B)를 아날로그 데이터전압으로 변환한다. 그리고, 데이터 구동회로(110)는 이 데이터전압을 m/k(k는 3 이상의 양의 정수) 개의 출력 채널들을 통해 m/k 개의 소스 버스라인들에 공급한다. 본 발명의 실시예에서는 k가 3인 경우에 한해 설명하고 있으나, 본 발명의 기술적 사상에 이에 한정되지 않음에 주의하여야 한다.

샘플링 스위칭회로(102)는 m/3 개의 소스 버스라인들과 m개의 데이터라인들(D1~Dm) 사이에 접속되어 소스 버스라인들로부터 입력되는 데이터전압을 시분할하여 1:3 비율로 데이터라인들(D1~Dm)에 분배한다. 샘플링 스위칭회로(102)는 m/3 개의 소스 버스라인들로부터 입력되는 데이터전압을 m 개의 데이터라인들(D1 내지 Dm/3)에 분배함으로써 데이터 구동회로(110)의 출력 채널 개수를 데이터라인들에 비해 1/3만큼 줄인다. 특히, 샘플링 스위칭회로(102)는 다수의 오드 디먹스 스위치들과 다수의 이븐 디먹스 스위치들을 포함하여 데이터 구동회로(110)의 1 출력 채널으로부터 입력되는 데이터전압을 다수의 데이터라인들(D1~Dm)에 시분할 공급할 수 있다.

제어펄스 발생회로(140)는 타이밍 콘트롤러(130)의 제어하에 샘플링 스위칭회로(102)에 포함된 디먹스 스위치들의 턴-온 타임을 제어하기 위한 디먹스 제어펄스들(DMO1~DMO3, DME1~DME3)을 발생한다. 오드 디먹스 제어펄스들(DMO1~DMO3)은 오드 디먹스 스위치들의 턴 온 타임을 제어하기 위한 것이고, 이븐 디먹스 제어펄스들(DME1~DME3)은 이븐 디먹스 스위치들의 턴 온 타임을 제어하기 위한 것이다. 제어펄스 발생회로(140)는 디먹스 제어펄스들(DMO1~DMO3, DME1~DME3)에 대한 타이밍 마진 확보를 위해, 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서, 오드 디먹스 제어펄스들(DMO1~DMO3)과 이븐 디먹스 제어펄스들(DME1~DME3)을 부분적으로 중첩시키는 특징이 있다.

게이트 구동회로(120)는 타이밍 콘트롤러(130)의 제어하에 2 수평기간의 펄스폭을 갖는 스캔펄스를 발생하고, 상기 스캔펄스를 라인 순차 방식에 따라 이웃한 2개의 게이트라인들(G1G2,G3G4,...Gn-1Gn)에 동시에 공급한다. 즉, 게이트 구동회로(120)는 게이트라인들을 2개씩(G1G2,G3G4,...Gn-1Gn) 동시에 구동하여 데이터전압이 공급되는 화소 어레이(104)의 표시라인들을 선택한다. 게이트 구동회로(120)의 동작에 의해, 화소 어레이(104)에서 표시라인들은 2개씩 동시에 구동된다. 게이트 구동회로(120)는 스캔펄스를 순차적으로 발생하는 쉬프트 레지스터와, 스캔펄스의 전압을 액정셀의 구동에 적합한 레벨로 쉬프트시키기 위한 레벨 쉬프터 등을 포함한다. 게이트 구동회로(120)의 쉬프트 레지스터는 액정표시패널(100)에서 화소 어레이(104)의 바깥의 비 표시영역에 직접 형성될 수 있다. 레벨 쉬프터는 타이밍 콘트롤러(130)와 함께 콘트롤 인쇄회로기판(미도시)에 실장될 수 있다.

타이밍 콘트롤러(130)는 시스템(미도시)으로부터 공급되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블신호(DE) 및 클럭신호(DCLK) 등을 이용하여 데이터 구동회로(110), 게이트 구동회로(120) 및 제어펄스 발생회로(140)의 동작 타이밍을 제어한다.

데이터 구동회로(110)를 제어하기 위한 데이터 제어신호(DDC)에는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 쉬프트 클럭(Source Shift Clock : SSC), 소스 출력 인이에블신호(Source Output Enable : SOE), 극성제어신호(Polarity : POL) 등이 포함된다. 게이트 구동회로(120)를 제어하기 위한 게이트 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭(Gate Shift Clock : GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등이 포함된다.

타이밍 콘트롤러(130)는 시스템으로부터 입력되는 디지털 비디오 데이터(RGB)를 액정표시패널(100)의 화소 어레이(104)에 맞게 정렬하여 데이터 구동회로(110)에 공급한다.

도 6 및 도 7은 데이터 구동회로, 샘플링 스위칭회로, 및 액정표시패널 간 접속 관계를 보여주는 도면들이다. 도 8은 본 발명에 따른 스캔펄스의 공급 타이미을 보여준다. 그리고, 도 9는 스캔펄스가 인가되는 타이밍 구간 내에서, 오드 디먹스 제어펄스들과 이븐 디먹스 제어펄스들의 발생 타이밍을 보여준다.

본 발명은 디먹스 제어펄스들의 타이밍 마진을 확보하기 위해, 도 6 및 도 7과 같은 접속 구조를 갖는다.

샘플링 스위칭회로(102)는, 데이터 구동회로(110)의 1 출력 채널(S1,S2 등)마다 접속된 오드 스위치 유닛(GMT1)과 이븐 스위치 유닛(GMT2)을 포함한다. 오드 스위치 유닛(GMT1)은 화소 어레이(104)의 기수번째 표시라인들(OL)에 배치된 액정셀들에 연결되고, 이븐 스위치 유닛(GMT2)은 화소 어레이(104)의 우수번째 표시라인들(EL)에 배치된 액정셀들에 연결된다. 도 6 및 도 7에서, R1,R2는 적색(R) 컬러를 구현하는 R 액정셀을 의미하고, G1,G2는 녹색(G) 컬러를 구현하는 G 액정셀을 의미하며, B1,B2는 청색(B) 컬러를 구현하는 B 액정셀을 의미한다.

오드 스위치 유닛(GMT1)은 3개의 오드 디먹스 스위치들(MT1_O,MT2_O,MT3_O)로 이루어지고, 이븐 스위치 유닛(GMT2)은 3개의 이븐 디먹스 스위치들(MT1_E,MT2_E,MT3_E)로 이루어진다.

3개의 오드 디먹스 스위치들(MT1_O,MT2_O,MT3_O)은 제1 데이터라인(D1)에 연결되어 제1 오드 디먹스 제어펄스(DMO1)에 따라 턴 온 되는 제1 오드 디먹스 스위치(MT1_O), 제2 데이터라인(D2)에 연결되어 제2 오드 디먹스 제어펄스(DMO2)에 따라 턴 온 되는 제2 오드 디먹스 스위치(MT2_O), 및 제3 데이터라인(D3)에 연결되어 제3 오드 디먹스 제어펄스(DMO3)에 따라 턴 온 되는 제3 오드 디먹스 스위치(MT3_O)를 포함한다.

그리고, 3개의 이븐 디먹스 스위치들(MT1_E,MT2_E,MT3_E)은 제1 데이터라인(D1)에 연결되어 제1 이븐 디먹스 제어펄스(DME1)에 따라 턴 온 되는 제1 이븐 디먹스 스위치(MT1_E), 제2 데이터라인(D2)에 연결되어 제2 이븐 디먹스 제어펄스(DME2)에 따라 턴 온 되는 제2 이븐 디먹스 스위치(MT2_E), 및 제3 데이터라인(D3)에 연결되어 제3 이븐 디먹스 제어펄스(DME3)에 따라 턴 온 되는 제3 이븐 디먹스 스위치(MT3_E)를 포함한다.

여기서, 제1 오드 디먹스 스위치(MT1_O)는 제1 데이터라인(D1)을 통해 화소 어레이(104)의 기수번째 표시라인(OL,L#1,L#3)에 형성된 제1 색(R) 액정셀에 연결되고, 상기 제1 이븐 디먹스 스위치(MT1_E)는 상기 제1 데이터라인(D1)을 통해 화소 어레이(104)의 우수번째 표시라인(EL,L#2,L#4)에 형성된 제1 색(R) 액정셀에 연결된다.

제2 오드 디먹스 스위치(MT2_O)는 제2 데이터라인(D2)을 통해 화소 어레이(104)의 기수번째 표시라인(OL,L#1,L#3)에 형성된 제2 색(G) 액정셀에 연결되고, 제2 이븐 디먹스 스위치(MT2_E)는 제2 데이터라인(D2)을 통해 화소 어레이(104)의 우수번째 표시라인(EL,L#2,L#4)에 형성된 제2 색(G) 액정셀에 연결된다.

제3 오드 디먹스 스위치(MT3_O)는 제3 데이터라인(D3)을 통해 화소 어레이(104)의 기수번째 표시라인(OL,L#1,L#3)에 형성된 제3 색(B) 액정셀에 연결되고, 제3 이븐 디먹스 스위치(MT3_E)는 제3 데이터라인(D3)을 통해 화소 어레이(104)의 우수번째 표시라인(EL,L#2,L#4)에 형성된 제3 색(B) 액정셀에 연결된다.

이러한 접속 구조 하에서, 본 발명은 도 8과 같이 스캔펄스의 펄스폭을 2 수평기간(2H)으로 확장하고, 스캔펄스의 인가되는 타이밍 구간 내에서 디먹스 제어펄스들의 일부를 중첩시킴으로써, 디먹스 제어펄스들의 타이밍 마진을 확보한다. 디먹스 구조하에서 서로 다른 컬러를 표시하는 RGB 데이터전압은 서로 간의 뒤섞임 방지를 위해 반드시 시간적으로 분리되어 공급되어야 한다. 만약 그렇지 않으면 RGB 데이터전압의 뒤섞임으로 인해 컬러 왜곡이 생긴다. 하지만, 동일 컬러를 표시하는 데이터전압들 간에는 어느 정도 데이터가 뒤섞이더라도 컬러 왜곡이 초래되지는 않는다. 도 9에는 소정 기간 중첩되어 연속 공급되는 R 데이터전압들(RD_O,RD_E), 소정 기간 중첩되어 공급되는 G 데이터전압들(GD_O,GD_E), 및 소정 기간 중첩되어 공급되는 B 데이터전압들(BD_O,BD_E)의 공급 타이밍이 도시되어 있다.

동일 컬러를 표시하는 데이터전압들은 동일한 데이터라인을 통해 액정셀들에 공급되며, 다른 컬러를 표시하는 데이터전압들은 서로 다른 데이터라인을 통해 액정셀들에 공급된다.

본 발명은 동일 데이터라인에 공급되는 데이터전압을 시분할 제어하는 디먹스 제어펄스들을 부분적으로 중첩시킴으로써, 스캔펄스 인가 기간(2H) 내에서 나머지 디먹스 제어펄스들에 대한 타이밍 마진을 충분히 확보할 수 있다. 즉, 본 발명은 동일 데이터라인에 공통으로 연결된 오드 디먹스 스위치 및 이븐 디먹스 스위치를 각각 제어하기 위한 오드 디먹스 제어펄스 및 이븐 디먹스 제어펄스를, 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서 부분적으로 중첩시킨다.

구체적으로, 본 발명은 도 9에 도시된 것처럼, 상기 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서, 제1 오드 디먹스 제어펄스(DMO1)와 제1 이븐 디먹스 제어펄스(DME1)를 서로 부분적으로 중첩시키고, 제2 오드 디먹스 제어펄스(DMO2)와 제2 이븐 디먹스 제어펄스(DME1)를 서로 부분적으로 중첩시키며, 상기 제3 오드 디먹스 제어펄스와 상기 제3 이븐 디먹스 제어펄스를 서로 부분적으로 중첩시킨다.

본 발명은 상기와 같 확보된 타이밍 마진을 통해, 도 9와 같이 서로 다른 데이터라인에 연결된 디먹스 스위치들을 제어하기 위한 디먹스 제어펄스들을 서로서로 비 중첩시키면서 또한, 각각을 비교적 충분한 펄스폭으로 생성할 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 액정표시패널 102 : 샘플링 스위칭회로
104 : 화소 어레이 110 : 데이터 구동회로
120 : 게이트 구동회로 130 : 타이밍 콘트롤러
140 : 제어펄스 발생회로

Claims (7)

1. 다수의 데이터라인들과 다수의 게이트라인들이 교차되고 그 교차 영역마다 액정셀이 형성된 액정표시패널;
   데이터전압을 발생하는 데이터 구동회로;
   2 수평기간의 펄스폭을 갖는 스캔펄스를 발생하고, 상기 스캔펄스를 공급하여 상기 게이트라인들을 2개씩 동시에 구동시키는 게이트 구동회로;
   다수의 오드 디먹스 스위치들과 다수의 이븐 디먹스 스위치들을 포함하여 상기 데이터 구동회로의 1 출력 채널으로부터 입력되는 데이터전압을 다수의 데이터라인들에 시분할 공급하는 샘플링 스위칭회로; 및
   상기 스캔펄스가 인가되는 타이밍 구간 내에서, 상기 오드 디먹스 스위치들의 턴 온 타임을 제어하는 오드 디먹스 제어펄스들과 상기 이븐 디먹스 스위치들의 턴 온 타임을 제어하는 이븐 디먹스 제어펄스들을 부분적으로 중첩시키는 제어펄스 발생회로를 구비하고,
   상기 데이터라인들 중 1 데이터라인에 공통으로 연결된 오드 디먹스 스위치 및 이븐 디먹스 스위치를 각각 제어하기 위한 오드 디먹스 제어펄스 및 이븐 디먹스 제어펄스는, 상기 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서 부분적으로 중첩되는 것을 특징으로 하는 액정표시장치
2. 삭제
3. 제 1 항에 있어서,
   서로 다른 데이터라인에 연결된 디먹스 스위치들을 제어하기 위한 디먹스 제어펄스들은 서로 비 중첩되는 것을 특징으로 하는 액정표시장치.
4. 제 1 항에 있어서,
   상기 샘플링 스위칭회로는,
   상기 데이터 구동회로의 1 출력 채널마다 접속된 3개의 오드 디먹스 스위치들과 3개의 이븐 디먹스 스위치들을 포함하고, 상기 디먹스 스위치들의 스위칭 동작에 따라 상기 데이터전압을 시분할하여 제1 내지 제3 데이터라인들에 분배하는 것을 특징으로 하는 액정표시장치.
5. 제 4 항에 있어서,
   상기 3개의 오드 디먹스 스위치들은, 상기 제1 데이터라인에 연결되어 제1 오드 디먹스 제어펄스에 따라 턴 온 되는 제1 오드 디먹스 스위치, 상기 제2 데이터라인에 연결되어 제2 오드 디먹스 제어펄스에 따라 턴 온 되는 제2 오드 디먹스 스위치, 및 상기 제3 데이터라인에 연결되어 제3 오드 디먹스 제어펄스에 따라 턴 온 되는 제3 오드 디먹스 스위치를 구비하고;
   상기 3개의 이븐 디먹스 스위치들은, 상기 제1 데이터라인에 연결되어 제1 이븐 디먹스 제어펄스에 따라 턴 온 되는 제1 이븐 디먹스 스위치, 상기 제2 데이터라인에 연결되어 제2 이븐 디먹스 제어펄스에 따라 턴 온 되는 제2 이븐 디먹스 스위치, 및 상기 제3 데이터라인에 연결되어 제3 이븐 디먹스 제어펄스에 따라 턴 온 되는 제3 이븐 디먹스 스위치를 구비하는 것을 특징으로 하는 액정표시장치.
6. 제 5 항에 있어서,
   상기 제1 오드 디먹스 스위치는 상기 제1 데이터라인을 통해 상기 액정표시패널의 기수번째 표시라인에 형성된 제1 색 액정셀에 연결되고, 상기 제1 이븐 디먹스 스위치는 상기 제1 데이터라인을 통해 상기 액정표시패널의 우수번째 표시라인에 형성된 제1 색 액정셀에 연결되며;
   상기 제2 오드 디먹스 스위치는 상기 제2 데이터라인을 통해 상기 액정표시패널의 기수번째 표시라인에 형성된 제2 색 액정셀에 연결되고, 상기 제2 이븐 디먹스 스위치는 상기 제2 데이터라인을 통해 상기 액정표시패널의 우수번째 표시라인에 형성된 제2 색 액정셀에 연결되며;
   상기 제3 오드 디먹스 스위치는 상기 제3 데이터라인을 통해 상기 액정표시패널의 기수번째 표시라인에 형성된 제3 색 액정셀에 연결되고, 상기 제3 이븐 디먹스 스위치는 상기 제3 데이터라인을 통해 상기 액정표시패널의 우수번째 표시라인에 형성된 제3 색 액정셀에 연결되는 것을 특징으로 하는 액정표시장치.
7. 제 4 항에 있어서,
   상기 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서,
   상기 제1 오드 디먹스 제어펄스와 상기 제1 이븐 디먹스 제어펄스는 서로 부분적으로 중첩되고;
   상기 제2 오드 디먹스 제어펄스와 상기 제2 이븐 디먹스 제어펄스는 서로 부분적으로 중첩되며;
   상기 제3 오드 디먹스 제어펄스와 상기 제3 이븐 디먹스 제어펄스는 서로 부분적으로 중첩되는 것을 특징으로 하는 액정표시장치.

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