KR102575688B1 - 표시 장치 - Google Patents

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Abstract

표시 장치는, 제1 스캔 라인, 제2 스캔 라인 및 제1 데이터 라인과 연결된 제1 픽셀, 상기 제1 스캔 라인 및 제2 데이터 라인과 연결된 제2 픽셀, 선택 신호들에 응답해서 제1 채널을 상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 어느 하나에 전기적으로 연결하는 선택 회로를 포함하며, 상기 제1 스캔 라인으로 제공되는 제1 스캔 신호 및 상기 제2 스캔 라인으로 제공되는 제2 스캔 신호의 펄스 폭은 1 수평 주기보다 길다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널과 표시 패널을 구동하는 데이터 구동회로 및 스캔 구동회로를 포함한다. 표시 패널은 복수의 스캔 라인들, 복수의 데이터 라인들 및 복수의 픽셀들을 포함한다. 복수의 픽셀 각각은 스위칭 트랜지스터, 액정 커패시터 및 스토리지 커패시터를 포함한다. 데이터 구동회로는 데이터 라인들에 데이터 구동 신호를 출력하고, 스캔 구동회로는 스캔 라인들을 구동하기 위한 스캔 구동 신호를 출력한다.
이러한 표시 장치는 스캔 구동회로에 의해서 소정 스캔 라인을 구동한 후, 데이터 구동회로에 의해서 영상 신호에 대응하는 데이터 전압을 데이터 라인들로 제공하는 것에 의해서 영상을 표시할 수 있다.
최근 표시 패널의 크기가 커짐에 따라서 데이터 라인의 수가 많아지고 있다. 한정된 크기를 갖는 데이터 구동회로 IC가 구동할 수 있는 데이터 라인의 수는 제한적이므로 표시 패널의 크기가 커짐에 따라서 표시 장치에서 필요로 하는 데이터 구동회로 IC의 수가 많아진다.
따라서 본 발명의 목적은 필요로 하는 데이터 구동회로 IC의 수를 줄일 수 있는 표시 장치를 제공하는데 있다.
본 발명의 목적은 데이터 구동회로 IC의 수를 줄이더라도 표시 영상의 품질 저하를 방지할 수 있는 표시 장치의 구동 방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 표시 장치는: 제1 스캔 라인, 제2 스캔 라인 및 제1 데이터 라인과 연결된 제1 픽셀, 상기 제1 스캔 라인 및 제2 데이터 라인과 연결된 제2 픽셀, 선택 신호들에 응답해서 제1 채널을 상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 어느 하나에 전기적으로 연결하는 선택 회로를 포함한다. 상기 제1 스캔 라인으로 제공되는 제1 스캔 신호 및 상기 제2 스캔 라인으로 제공되는 제2 스캔 신호의 펄스 폭은 1 수평 주기보다 길다.
이 실시예에 있어서, 상기 제1 스캔 신호 및 상기 제2 스캔 신호는 순차적으로 활성화되고, 상기 제1 스캔 신호의 활성 구간 및 상기 제2 스캔 신호의 활성 구간은 일부 중첩한다.
이 실시예에 있어서, 상기 제1 픽셀은, 상기 제1 스캔 라인과 연결된 제1 픽셀 회로 및 상기 제2스캔 신호에 응답해서 상기 제1 데이터 라인으로부터의 제1 데이터 신호를 상기 제1 픽셀 회로로 제공하는 제1 스위칭 회로를 포함한다.
이 실시예에 있어서, 상기 제1 픽셀 회로는, 상기 제1 스위칭 회로와 연결된 제1 전극, 제 1 노드와 연결된 제2 전극 및 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제1 트랜지스터, 제1 전압을 수신하는 제1 전극, 제2 노드와 연결된 제2 전극 및 상기 제1 노드와 연결된 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결된 커패시터, 및 상기 제2 노드와 연결된 일단 및 제2 전압을 수신하는 타단을 포함하는 제1 발광 소자를 포함한다.
이 실시예에 있어서, 상기 제1 트랜지스터는 PMOS 트랜지스터이다. 상기 제1 스위칭 회로는, 상기 제1 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 상기 제2 스캔 라인과 연결된 게이트 전극을 포함하는 NMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제2 스캔 라인을 통해 전달되는 상기 제2 스캔 신호가 비활성 상태이고, 상기 제1 스캔 라인을 통해 전달되는 상기 제1 스캔 신호가 활성 상태일 때 상기 제1 데이터 라인을 통해 전달되는 제1 데이터 신호는 상기 제1 노드로 전달된다.
이 실시예에 있어서, 상기 제2 스캔 라인을 통해 전달되는 상기 제2 스캔 신호가 비활성 상태이고, 상기 제1 스캔 라인을 통해 전달되는 상기 제1 스캔 신호가 활성 상태인 구간은 상기 1 수평 주기와 같다.
이 실시예에 있어서, 상기 제1 스캔 라인을 통해 전달되는 상기 제1 스캔 신호가 활성 상태일 때 상기 제2 데이터 라인을 통해 전달되는 제2 데이터 신호는 상기 제2 픽셀로 전달된다.
이 실시예에 있어서, 상기 제1 트랜지스터는 NMOS 트랜지스터이다. 상기 제1 스위칭 회로는, 상기 제1 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 상기 제2 스캔 라인과 연결된 게이트 전극을 포함하는 PMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제2 스캔 라인, 제3 스캔 라인 및 상기 제1 데이터 라인과 연결된 제3 픽셀, 상기 제2 스캔 라인 및 제2 데이터 라인과 연결된 제4 픽셀을 더 포함한다. 상기 제3 픽셀은, 상기 제2 스캔 라인과 연결된 제3 픽셀 회로 및 상기 제3 스캔 신호에 응답해서 상기 제1 데이터 라인으로부터의 제1 데이터 신호를 상기 제3 픽셀 회로로 제공하는 제2 스위칭 회로를 포함한다.
이 실시예에 있어서, 상기 제3 픽셀 회로는, 상기 제2 스위칭 회로와 연결된 제1 전극, 제 3 노드와 연결된 제2 전극 및 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제3 트랜지스터, 상기 제1 전압을 수신하는 제1 전극, 제4 노드와 연결된 제2 전극 및 상기 제1 노드와 연결된 게이트 전극을 포함하는 제4 트랜지스터, 상기 제3 노드와 상기 제4 노드 사이에 연결된 커패시터, 및 상기 제4 노드와 연결된 일단 및 상기 제2 전압을 수신하는 타단을 포함하는 제2 발광 소자를 포함한다.
이 실시예에 있어서, 상기 제1 트랜지스터는 PMOS 트랜지스터이고, 상기 제3 트랜지스터는 NMOS 트랜지스터이다. 상기 제1 스위칭 회로는, 상기 제1 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 상기 제2 스캔 라인과 연결된 게이트 전극을 포함하는 PMOS 트랜지스터를 포함한다. 상기 제2 스위칭 회로는 상기 제1 데이터 라인과 연결된 제1 전극, 상기 제3 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 상기 제3 스캔 라인과 연결된 게이트 전극을 포함하는 NMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제1 스캔 신호 및 상기 제3 스캔 신호는 제1 레벨의 액티브 구간을 포함하고, 상기 제2 스캔 신호는 제2 레벨의 액티브 구간을 포함한다.
이 실시예에 있어서, 상기 제2 픽셀은 제3 스캔 라인에 더 연결된다. 상기 제2 픽셀은, 상기 제1 스캔 라인과 연결된 제2 픽셀 회로, 및 상기 제3 스캔 라인으로 제공되는 제3스캔 신호에 응답해서 상기 제2 데이터 라인으로부터의 제2 데이터 신호를 상기 제2 픽셀 회로로 제공하는 제1 스위칭 회로를 포함한다.
이 실시예에 있어서, 상기 제2 스캔 신호 및 상기 제3 스캔 신호는 순차적으로 활성화되고, 상기 제2 스캔 신호의 활성 구간 및 상기 제3 스캔 신호의 활성 구간은 일부 중첩한다.
이 실시예에 있어서, 상기 제1 스캔 라인을 상기 제1 스캔 신호로 구동하고, 상기 제2 스캔 라인을 상기 제2 스캔 신호로 구동하는 게이트 구동회로, 상기 제1 채널로 제1 데이터 신호 및 제2 데이터 신호를 순차적으로 출력하는 데이터 구동회로, 및 상기 데이터 구동회로 및 상기 게이트 구동회로를 제어하는 구동 컨트롤러를 더 포함한다.
이 실시예에 있어서, 상기 선택 신호들은 제1 선택 신호 및 제2 선택 신호를 포함한다. 상기 선택 회로는, 상기 제1 선택 신호에 응답해서 상기 제1 채널을 상기 제1 데이터 라인에 전기적으로 연결하는 제1 스위칭 소자, 및 상기 제2 선택 신호에 응답해서 상기 제1 채널을 상기 제2 데이터 라인에 전기적으로 연결하는 제2 스위칭 소자를 포함한다.
본 발명의 다른 실시예에 따른 표시 장치는: 선택 신호들에 응답해서 제1 채널을 제1 데이터 라인 및 제2 데이터 라인 중 어느 하나에 전기적으로 연결하는 선택 회로, 제1 스캔 라인과 연결된 제1 픽셀, 상기 제1 데이터 라인과 상기 제1 픽셀 사이에 연결되고, 제2 스캔 라인으로부터의 제2 스캔 신호에 응답해서 상기 제1 데이터 라인으로부터의 제1 데이터 신호를 상기 제1 픽셀 회로로 제공하는 제1 스위칭 회로, 및 상기 제1 스캔 라인 및 상기 제2 데이터 라인과 연결된 제2 픽셀을 포함한다. 상기 제1 스캔 라인으로 제공되는 제1 스캔 신호 및 상기 제2 스캔 라인으로 제공되는 제2 스캔 신호의 펄스 폭은 1 수평 주기보다 길다.
이 실시예에 있어서, 상기 제1 스캔 신호 및 상기 제2 스캔 신호는 순차적으로 활성화되고, 상기 제1 스캔 신호의 활성 구간 및 상기 제2 스캔 신호의 활성 구간은 일부 중첩한다.
이 실시예에 있어서, 상기 제2 스캔 라인을 통해 전달되는 상기 제2 스캔 신호가 비활성 상태이고, 상기 제1 스캔 라인을 통해 전달되는 상기 제1 스캔 신호가 활성 상태인 구간은 상기1 수평 주기와 같다.
이와 같은 구성을 갖는 표시 장치는 선택 회로를 포함하여 데이터 구동회로 IC의 수를 감소시킬 수 있다. 특히, 본 발명의 표시 장치는 픽셀들 각각으로 데이터 전압을 제공하는 시간을 충분히 확보함으로써 픽셀 충전율 감소를 최소화할 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 구성을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 픽셀의 회로도이다.
도 3은 도 2에 도시된 픽셀을 포함하는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 다른 실시예에 따른 제1 및 제2 픽셀들의 회로도이다.
도 5는 도 4에 도시된 제1 및 제2 픽셀들을 포함하는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 선택 회로 및 제1 및 제2 픽셀들의 회로도이다.
도 7은 도 6에 도시된 제1 및 제2 픽셀들을 포함하는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 또다른 실시예에 따른 제1 및 제2 픽셀들의 회로도이다.
도 9는 도 8에 도시된 제1 및 제2 픽셀들을 포함하는 는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 다른 실시 예에 따른 표시 장치의 구성을 개략적으로 나타내는 도면이다.
도 11은 본 발명의 다른 실시예에 따른 제1 내지 제4 픽셀들의 회로도이다.
도 12는 도 11에 도시된 제1 내지 제4 픽셀들을 포함하는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 구성을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 구동 컨트롤러(120), 스캔 구동회로(130), 데이터 구동회로(140), 선택 회로(150) 및 전원 공급부(160)를 포함한다.
표시 패널(110)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다. 본 실시예에서 표시 패널(110)은 유기발광 표시 패널로 설명된다. 한편, 액정 표시 패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시 패널(110)은 제1 방향(DR1)으로 신장하는 복수의 스캔 라인들(SL1~SLn), 제2 방향(DR2)으로 신장하는 복수의 데이터 라인들(DL1~DLm) 및 복수의 스캔 라인들(SL1~SLn)과 복수의 데이터 라인들(DL1~DLm)에 각각 연결된 복수의 픽셀들(PXa, PXb)을 포함한다. 도 1에는 복수 개의 스캔 라인들(SL1~SLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.
도 1에는 복수 개의 픽셀들(PXa~PXb) 중 일부만이 도시되었다. 복수 개의 픽셀들(PXa~PXb)은 복수 개의 스캔 라인들(SL1~SLn) 중 대응하는 스캔 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.
복수 개의 픽셀들(PXa~PXb)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 픽셀들(PXa~PXb)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
도 1에 도시된 예에서, 홀수 번째 데이터 라인들(DL1, ... ,DLm-1) 각각에는 제1 픽셀(PXa)이 연결되고, 짝수 번째 데이터 라인들(DL2, ... ,DLm) 각각에는 제2 픽셀(PXb)이 연결된다. 제1 픽셀(PXa)은 대응하는 스캔 라인뿐만 아니라 대응하는 스캔 라인과 인접한 스캔 라인에 더 연결된다. 예를 들어, 스캔 라인(SL1) 및 데이터 라인(DL1)에 연결된 제1 픽셀(PXa)은 스캔 라인(SL1)과 인접한 스캔 라인(SL2)에도 연결된다.
구동 컨트롤러(120)는 외부로부터 제공된 영상 신호(RGB) 및 제어 신호(CTRL)에 응답해서 데이터 신호(RGB_DATA) 및 제1 제어 신호(DCS)를 데이터 구동회로(140)로 제공하고, 제2 제어 신호(SCS)를 스캔 구동회로(130)로 제공한다. 또한 구동 컨트롤러(120)는 제1 선택 신호(SEL1) 및 제2 선택 신호(SEL2)를 선택 회로(150)로 제공하고, 제3 제어 신호(VCS)를 전원 공급부(160)로 제공한다.
스캔 구동회로(130)는 구동 컨트롤러(120)로부터의 제2 제어 신호(SCS)에 응답해서 복수의 스캔 라인들(SL1~SLn)을 순차적으로 구동한다. 스캔 구동회로(130)는 표시 패널(110)의 일측에 ASG(Amorphous Silicon Gate) 회로 또는 OSG(Oxide Semiconductor TFT Gate) 회로로 실장될 수 있다.
데이터 구동회로(140)는 구동 컨트롤러(120)로부터의 데이터 신호(RGB_DATA) 및 제1 제어 신호(DCS)에 응답해서 복수의 채널들(CH1~CHw)로 데이터 출력 신호들(D1~Dw)을 출력한다.
선택 회로(150)는 제1 및 제2 선택 신호들(SEL1, SEL2)에 응답해서 데이터 구동회로(140)의 복수의 채널들(CH1~CHw)을 데이터 라인들(DL1~DLm)에 선택적으로 전기적으로 연결한다. 예컨대, 선택 회로(150)는 제1 및 제2 선택 신호들(SEL1, SEL2)에 응답해서 채널(CH1)을 데이터 라인(DL1) 및 데이터 라인(DL2) 중 어느 하나에 전기적으로 연결하고, 채널(CHm)을 데이터 라인(DLm-1) 및 데이터 라인(DLm) 중 어느 하나에 전기적으로 연결한다. 선택 회로(150)는 데이터 구동회로(140)와 인접한 표시 패널(110)의 소정 영역에 구성되거나 별도의 회로 기판 상에 구성될 수 있다.
선택 회로(150)는 데이터 라인들(DL1~DLm)에 각각 대응하는 복수의 트랜지스터들(DT1~DTm)을 포함한다. 트랜지스터들(DT1~DTm) 각각은 데이터 구동회로(140)의 복수의 채널들(CH1~CHw) 중 대응하는 채널과 연결된 제1 전극, 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된 제2 전극 및 제1 및 제2 선택 신호들(SEL1, SEL2) 중 대응하는 선택 신호와 연결된 게이트 전극을 포함한다.
트랜지스터들(DT1~DTm) 중 홀수 번째 트랜지스터들은 홀수 번째 데이터 라인들과 각각 연결되고, 제1 선택 신호(SEL1)에 응답해서 동작한다. 트랜지스터들(DT1~DTm) 중 짝수 번째 트랜지스터들은 짝수 번째 데이터 라인들과 연결되고, 제2 선택 신호(SEL2)에 응답해서 동작한다.
예컨대, 데이터 구동 회로(140)로부터 채널(CH1)을 통해 출력되는 데이터 출력 신호(D1)는 선택 회로(150)를 통해 데이터 라인들(DL1, DL2) 중 어느 하나로 제공되며, 데이터 출력 신호(Dw)는 선택 회로(150)를 통해 데이터 라인들(DLm-1, DLm) 중 어느 하나로 제공된다. 데이터 구동회로(140)는 하나의 채널을 통해 출력되는 데이터 출력 신호로 2개의 데이터 라인들을 구동할 수 있다. 그러므로 하나의 채널을 통해 출력되는 데이터 출력 신호로 1개의 데이터 라인들을 구동하는 것에 비해 데이터 구동회로(140)의 채널 수를 감소시킬 수 있다.
전원 공급부(160)는 제1 및 제2 픽셀들(PXa, PXb)의 동작에 필요한 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)을 공급한다.

도 2는 본 발명의 일 실시예에 따른 제1 및 제2 픽셀들의 회로도이다.
도 2를 참조하면, 선택 회로(150)는 트랜지스터들(DTj, DTj+1)을 포함한다. 트랜지스터(DTj)는 i번째 채널(CHi)에 연결된 제1 전극, j번째 데이터 라인(DLj)에 연결된 제2 전극 및 제1 선택 신호(SEL1)와 연결된 게이트 전극을 포함한다. 트랜지스터(DTj+1)는 i번째 채널(CHi)에 연결된 제1 전극, j+1번째 데이터 라인(DLj+1)에 연결된 제2 전극 및 제2 선택 신호(SEL2)와 연결된 게이트 전극을 포함한다(단, i 및 j는 각각 양의 정수).
제1 픽셀(PXa)은 k번째 스캔 라인(SLk), k+1번째 스캔 라인(SLk+1) 및 j번째 데이터 라인(DLj)과 연결된다(단, k는 양의 정수). 제2 픽셀(PXb)은 k번째 스캔 라인(SLk) 및 j+1번째 데이터 라인(DLj+1)과 연결된다.
제1 픽셀(PXa)는 제1 스위칭 트랜지스터(T13) 및 제1 픽셀 회로(PX1a)를 포함한다. 제1 스위칭 트랜지스터(T13)는 k+1번째 스캔 라인(SLk+1)과 연결된다. 제1 스위칭 트랜지스터(T13)는 k+1번째 스캔 라인(SLk+1)을 통해 수신되는 스캔 신호(Sk+1)에 응답해서 j번째 데이터 라인(DLj)으로부터의 데이터 신호(Di)를 제1 픽셀 회로(PX1a)로 제공한다.
제1 픽셀 회로(PX1a)는 제1 트랜지스터(T11), 제2 트랜지스터(T12), 커패시터(C11) 및 유기 전계 발광 다이오드(EL1)를 포함한다. 제1 트랜지스터(T11)는 제1 스위칭 트랜지스터(T13)와 연결된 제1 전극, 제1 노드(N11)와 연결된 제2 전극 및 k번째 스캔 라인(SLk)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T12)는 제1 전원 전압(ELVDD)과 연결된 제1 전극, 제2 노드(N12)와 연결된 제2 전극 및 제1 노드(N11)와 연결된 게이트 전극을 포함한다. 커패시터(C11)는 제1 노드(N11)와 제2 노드(N12) 사이에 연결된다.
유기 전계 발광 다이오드(EL1)는 제2 노드(N12)와 연결된 애노드 전극 및 제2 전원 전압(ELVSS)을 수신하는 캐소드 전극을 포함한다. 유기 전계 발광 다이오드(EL1)는 캐소 드전극과 애노드 전극 사이에 형성되는 유기 발광층을 포함할 수 있다. 유기 발광층은 정공수송층, 발광층 및 전자수송층으로 구성될 수 있다.
제1 스위칭 트랜지스터(T13)는 j번째 데이터 라인(DLj)과 연결된 제1 전극, 제1 픽셀 회로(PX1a) 내 제1 트랜지스터(T11)의 제1 전극과 연결된 제2 전극 및 k+1번째 스캔 라인(SLk+1)과 연결된 게이트 전극을 포함한다.
제1 트랜지스터(T11) 및 제2 트랜지스터(T12)가 각각 PMOS 트랜지스터일 때 제1 스위칭 트랜지스터(T13)는 NMOS 트랜지스터이다.
제1 스위칭 트랜지스터(T13) 및 제1 트랜지스터(T11)가 모두 턴 온되어서 j번째 데이터 라인(DLj)으로부터 제공되는 데이터 신호(Di)가 제1 노드(N11)로 전달되면 제2 트랜지스터(T12)가 턴 온될 수 있다. 그러므로 데이터 신호(Di)에 따라서 유기 전계 발광 다이오드(EL1)를 통해 흐르는 전류의 양이 조절되어 영상의 계조가 표시될 수 있다. 커패시터(C11)는 제2 트랜지스터(T12)의 게이트 전극에 인가되는 데이터 신호(Di)를 한 프레임동안 유지시킨다.
제2 픽셀(PXb)은 제1 트랜지스터(T21), 제2 트랜지스터(T22), 커패시터(C21) 및 유기 전계 발광 다이오드(EL2)를 포함한다. 제1 트랜지스터(T21)는 j+1 번째 데이터 라인(DLj+1)과 연결된 제1 전극, 제1 노드(N21)와 연결된 제2 전극 및 k번째 스캔 라인(SLk)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T22)는 제1 전원 전압(ELVDD)과 연결된 제1 전극, 제2 노드(N22)와 연결된 제2 전극 및 제1 노드(N21)와 연결된 게이트 전극을 포함한다. 커패시터(C21)는 제1 노드(N21)와 제2 노드(N22) 사이에 연결된다. 유기 전계 발광 다이오드(EL2)는 제2 노드(N22)와 연결된 일단 및 제2 전원 전압(ELVSS)을 수신하는 타단을 포함한다. 제1 트랜지스터(T21) 및 제2 트랜지스터(T22)는 각각 PMOS 트랜지스터이다.

도 3은 도 2에 도시된 픽셀을 포함하는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 3을 참조하면, k번째 스캔 라인(SLk)으로 제공되는 스캔 신호(Sk) 및 k+1번째 스캔 라인(SLk+1)으로 제공되는 스캔 신호(Sk+1)는 순차적으로 로우 레벨로 활성화된다. 스캔 신호(Sk) 및 스캔 신호(Sk+1) 각각의 활성 구간(AP)은 1수평 주기(1H)보다 길다. 1 수평 주기(1H)는 도 1에 도시된 표시 패널(110)에서 어느 하나의 스캔 라인과 연결된 픽셀들이 모두 구동되는 시간이다. 즉, 1 수평 주기(1H)는 데이터 구동회로(140)에 의해서 채널들(CH1~CHw)로 데이터 신호들(D1~Dw)이 제공되는 시간이다.
스캔 신호(Sk) 및 스캔 신호(Sk+1) 각각의 활성 구간(AP)은 일부 중첩된다. 도 3에 도시된 예에서, 스캔 신호(Sk) 및 스캔 신호(Sk+1) 각각의 활성 구간(AP)은 대락 1.5H이고, 0.5H 시간동안 중첩된다. 그러나, 스캔 신호(Sk) 및 스캔 신호(Sk+1) 각각의 활성 구간(AP)은 이에 한정되지 않는다.
제1 선택 신호(SEL1) 및 제2 선택 신호(SEL2)는 서로 상보적인 신호들이다. 예컨대, 제1 선택 신호(SEL1)가 하이 레벨이면, 제2 선택 신호(SEL2)는 로우 레벨이고, 제1 선택 신호(SEL1)가 로우 레벨이면, 제2 선택 신호(SEL2)는 하이 레벨이다. 제1 선택 신호(SEL1)가 로우 레벨인 동안, 트랜지스터(DTj)를 통해 데이터 신호(Di)가 데이터 라인(DLj)으로 제공된다. 제2 선택 신호(SEL2)가 로우 레벨인 동안, 트랜지스터(DTj+1)를 통해 데이터 신호(Di)가 데이터 라인(DLj+1)으로 제공된다. 채널(CHi)을 통해 전달되는 데이터 신호(Di)는 선택 회로(150)를 통해 데이터 라인들(DLj, DLj+1)로 순차적으로 제공될 수 있다.
스캔 신호(Sk)가 로우 레벨이고, 스캔 신호(Sk+1)가 하이 레벨이면, 제1 스위칭 트랜지스터(T13) 및 제1 트랜지스터(T11)가 모두 턴 온된다. 이때 트랜지스터(DTj)를 통해 j번째 데이터 라인(DLj)으로 전달된 데이터 신호(Di)는 제1 스위칭 트랜지스터(T13) 및 제1 트랜지스터(T11)를 통해 제1 노드(N11)로 전달되어서 유기 전계 발광 다이오드(EL1)가 발광하게 된다.
스캔 신호(Sk)가 로우 레벨이고, 스캔 신호(Sk+1)가 하이 레벨인 구간은 1 수평 주기(1H) 만큼의 시간에 해당하므로 제1 픽셀(PXa) 내 제1 노드(N11)로 데이터 신호(DATA(j))가 제공되는 데이터 기입 시간(tWa)은 1 수평 주기(1H) 만큼 확보될 수 있다. 스캔 신호(Sk+1)가 로우 레벨로 천이하면, 제1 스위칭 트랜지스터(T13)는 턴 오프된다.
제2 선택 신호(SEL2)에 응답해서 선택 회로(150) 내 트랜지스터(DTj+1)가 턴 온되면 데이터 신호(Di)는 j+1번째 데이터 라인(DLj+1)으로 전달된다. 스캔 신호(Sk)가 로우 레벨인 동안 제2 픽셀(PXb) 내 제1 트랜지스터(T21)가 턴 온되어 제1 트랜지스터(T21)를 통해 전달된 데이터 신호(Di)에 의해서 유기 전계 발광 다이오드(EL2)가 발광하게 된다.
제2 선택 신호(SEL2)가 로우 레벨로 천이하고 나서부터 스캔 신호(Sk)가 하이 레벨로 천이할 때까지 제2 픽셀(PXb) 내 제1 노드(N21)로 데이터 신호(DATA(j+1))가 제공되는 데이터 기입 시간(tWb)은 1 수평 주기(1H) 만큼 확보될 수 있다. 스캔 신호(Sk)가 하이 레벨로 천이하면 제1 트랜지스터(T21)는 턴 오프된다.
이와 같이, 제1 픽셀(PXa)의 데이터 기입 시간(tWa) 및 제2 픽셀(PXb)의 데이터 기입 시간(tWb)이 각각 1 수평 주기(1H)에 대응하는 시간만큼 확보됨으로써 픽셀 충전율 감소를 최소화할 수 있다.

도 4는 본 발명의 다른 실시예에 따른 제1 및 제2 픽셀들의 회로도이다.
도 4를 참조하면, 선택 회로(150) 및 제1 픽셀(PXa)은 도 2에 도시된 선택 회로(150) 및 제1 픽셀(PXa)과 동일한 회로 구성을 가지므로 동일한 인출부호를 병기하고 중복되는 설명은 생략한다.
제2 픽셀(PXb)은 제2 스위칭 트랜지스터(T23) 및 제2 픽셀 회로(PX2b)를 포함한다. 제2 스위칭 트랜지스터(T23)는 k+2번째 스캔 라인(SLk+2)과 연결된다. 제2 스위칭 트랜지스터(T23)는 k+2번째 스캔 라인(SLk+2)을 통해 수신되는 스캔 신호(Sk+2)에 응답해서 j+1번째 데이터 라인(DLj+1)으로부터의 데이터 신호(Di)를 제2 픽셀 회로(PX2b)로 제공한다.
제2 픽셀 회로(PX2b)는 제1 트랜지스터(T21), 제2 트랜지스터(T22), 커패시터(C21) 및 유기 전계 발광 다이오드(EL2)를 포함한다. 제1 트랜지스터(T21)는 제2 스위칭 트랜지스터(T23)와 연결된 제1 전극, 제1 노드(N21)와 연결된 제2 전극 및 k번째 스캔 라인(SLk)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T22)는 제1 전원 전압(ELVSS)과 연결된 제1 전극, 제2 노드(N22)와 연결된 제2 전극 및 제1 노드(N21)와 연결된 게이트 전극을 포함한다. 커패시터(C21)는 제1 노드(N21)와 제2 노드(N22) 사이에 연결된다. 유기 전계 발광 다이오드(EL2)는 제2 노드(N22)와 연결된 일단 및 제2 전원 전압(ELVDD)을 수신하는 타단을 포함한다.
제2 스위칭 트랜지스터(T23)는 j+1번째 데이터 라인(DLj+1)과 연결된 제1 전극, 제2 픽셀 회로(PX2b) 내 제1 트랜지스터(T21)의 제1 전극과 연결된 제2 전극 및 k+2번째 스캔 라인(SLk+2)과 연결된 게이트 전극을 포함한다. 제1 트랜지스터(T21) 및 제2 트랜지스터(T22)가 각각 PMOS 트랜지스터일 때 제2 스위칭 트랜지스터(T23)는 NMOS 트랜지스터이다.

도 5는 도 4에 도시된 제1 및 제2 픽셀들을 포함하는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 4 및 도 5를 참조하면, k번째 스캔 라인(SLk)으로 제공되는 스캔 신호(Sk) 및 k+1번째 스캔 라인(SLk+1)으로 제공되는 스캔 신호(Sk+1)는 순차적으로 로우 레벨로 활성화된다. 스캔 신호(Sk) 및 스캔 신호(Sk+1) 각각의 활성 구간(AP)은 1수평 주기(1H)보다 길다. 1 수평 주기(1H)는 도 1에 도시된 표시 패널(110)에서 어느 하나의 스캔 라인과 연결된 픽셀들이 모두 구동되는 시간이다. 즉, 1 수평 주기(1H)는 데이터 구동회로(140)에 의해서 채널들(CH1~CHw)로 데이터 신호들(D1~Dw)이 제공되는 시간이다.
스캔 신호(Sk)가 로우 레벨이고, 스캔 신호(Sk+1)가 하이 레벨이면, 제1 스위칭 트랜지스터(T13) 및 제1 트랜지스터(T11)가 모두 턴 온된다. 이때 트랜지스터(DTj)를 통해 j번째 데이터 라인(DLj)으로 전달된 데이터 신호(Di)는 제1 스위칭 트랜지스터(T13) 및 제1 트랜지스터(T11)를 통해 제1 노드(N11)로 전달되어서 유기 전계 발광 다이오드(EL1)가 발광하게 된다.
스캔 신호(Sk)가 로우 레벨이고, 스캔 신호(Sk+1)가 하이 레벨인 구간은 1 수평 주기(1H) 만큼의 시간에 해당하므로 제1 픽셀(PXa) 내 제1 노드(N11)로 데이터 신호(DATA(j))가 제공되는 데이터 기입 시간(tWa)은 1 수평 주기(1H) 만큼 확보될 수 있다. 스캔 신호(Sk+1)가 로우 레벨로 천이하면, 제1 스위칭 트랜지스터(T13)는 턴 오프된다.
스캔 신호(Sk)가 로우 레벨이고, 제3 스캔 신호(Sk+2)가 하이 레벨이면, 제2 스위칭 트랜지스터(T23) 및 제1 트랜지스터(T21)가 모두 턴 온된다. 스캔 신호(Sk)가 로우 레벨이고, 제3 스캔 신호(Sk+2)가 하이 레벨인 구간은 1.5 수평 주기(1.5H) 만큼의 시간에 해당한다. 제2 선택 신호(SEL2)에 응답해서 선택 회로(150) 내 트랜지스터(DTj+1)가 턴 온되면 데이터 신호(Di)는 j+1번째 데이터 라인(DLj+1), 제2 스위칭 트랜지스터(T23) 및 제1 트랜지스터(T21)를 통해 제1 노드(N21)로 전달된다. 제2 선택 신호(SEL2)가 로우 레벨로 천이한 시점부터 스캔 신호(Sk)가 하이 레벨로 천이할 때까지 제2 픽셀(PXb) 내 제1 노드(N21)로 데이터 신호(DATA(j+1))가 제공되는 데이터 기입 시간(tWb)은 1 수평 주기(1H) 만큼 확보될 수 있다. 스캔 신호(Sk)가 하이 레벨로 천이하면 제1 트랜지스터(T21)는 턴 오프된다.
이와 같이, 제1 픽셀(PXa)의 데이터 기입 시간(tWa) 및 제2 픽셀(PXb)의 데이터 기입 시간(tWb)이 각각 1 수평 주기(1H)에 대응하는 시간만큼 확보됨으로써 픽셀 충전율 감소를 최소화할 수 있다.

도 6은 본 발명의 다른 실시예에 따른 선택 회로 및 제1 및 제2 픽셀들의 회로도이다.
도 6을 참조하면, 선택 회로(150a)는 트랜지스터들(STj, STj+1)을 포함한다. 트랜지스터(STj)는 PMOS 트랜지스터이고, 트랜지스터(STj+1)는 NMOS 트랜지스터이다. 트랜지스터들(STj, STj+1)은 제1 선택 신호(SEL1)에 응답해서 채널(CHi)을 데이터 라인들(DLj, DLj+1) 중 어느 하나에 전기적으로 연결한다. 예컨대, 제1 선택 신호(SEL1)가 로우 레벨이면, 트랜지스터(STj)가 턴 온되어서 채널(CHi)을 통해 수신되는 데이터 신호(Di)는 데이터 라인(DLj)으로 전달된다. 제1 선택 신호(SEL1)가 하이 레벨이면, 트랜지스터(STj+1)가 턴 온되어서 채널(CHi)을 통해 수신되는 데이터 신호(Di)는 데이터 라인(DLj+1)으로 전달된다.
제1 픽셀(PXa)은 k번째 스캔 라인(SLk), k+1번째 스캔 라인(SLk+1) 및 j번째 데이터 라인(DLj)과 연결된다(단, k는 양의 정수). 제2 픽셀(PXb)은 k번째 스캔 라인(SLk) 및 j+1번째 데이터 라인(DLj+1)과 연결된다.
제1 픽셀(PXa)는 제1 스위칭 트랜지스터(T33) 및 제1 픽셀 회로(PX1a)를 포함한다. 제1 픽셀 회로(PX1a)는 제1 트랜지스터(T31), 제2 트랜지스터(T32), 커패시터(C31) 및 유기 전계 발광 다이오드(EL3)를 포함한다. 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)가 각각 NMOS 트랜지스터일 때 제1 스위칭 트랜지스터(T33)는 PMOS 트랜지스터이다.
제2 픽셀(PXb)는 제1 트랜지스터(T41), 제2 트랜지스터(T42), 커패시터(C41) 및 유기 전계 발광 다이오드(EL4)를 포함한다. 제1 트랜지스터(T41) 및 제2 트랜지스터(T42)는 각각 NMOS 트랜지스터이다.

도 7은 도 6에 도시된 제1 및 제2 픽셀들을 포함하는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 6 및 도 7을 참조하면, k번째 스캔 라인(SLk)으로 제공되는 스캔 신호(Sk) 및 k+1번째 스캔 라인(SLk+1)으로 제공되는 스캔 신호(Sk+1)는 순차적으로 하이 레벨로 활성화된다. 스캔 신호(Sk) 및 스캔 신호(Sk+1) 각각의 활성 구간(AP)은 1수평 주기(1H)보다 길다. 1 수평 주기(1H)는 도 1에 도시된 표시 패널(110)에서 어느 하나의 스캔 라인과 연결된 픽셀들이 모두 구동되는 시간이다. 즉, 1 수평 주기(1H)는 데이터 구동회로(140)에 의해서 채널들(CH1~CHw)로 데이터 신호들(D1~Dw)이 제공되는 시간이다.
스캔 신호(Sk) 및 스캔 신호(Sk+1) 각각의 활성 구간(AP)은 일부 중첩된다. 도 7에 도시된 예에서, 스캔 신호(Sk) 및 스캔 신호(Sk+1) 각각의 활성 구간(AP)은 대락 1.5H이고, 0.5H 시간동안 중첩된다. 그러나, 스캔 신호(Sk) 및 스캔 신호(Sk+1) 각각의 활성 구간(AP)은 이에 한정되지 않는다.
제1 선택 신호(SEL1)가 로우 레벨인 동안, 트랜지스터(STj)를 통해 데이터 신호(Di)가 데이터 라인(DLj)으로 제공된다. 제1 선택 신호(SEL1)가 하이 레벨인 동안, 트랜지스터(STj+1)를 통해 데이터 신호(Di)가 데이터 라인(DLj+1)으로 제공된다. 채널(CHi)을 통해 전달되는 데이터 신호(Di)는 선택 회로(150a)를 통해 데이터 라인들(DLj, DLj+1)로 순차적으로 제공될 수 있다.
스캔 신호(Sk)가 하이 레벨이고, 스캔 신호(Sk+1)가 로우 레벨인 구간은 1 수평 주기(1H) 만큼의 시간에 해당하므로 제1 픽셀(PXa) 내 제1 노드(N31)로 데이터 신호(DATA(j))가 제공되는 데이터 기입 시간(tWa)은 1 수평 주기(1H) 만큼 확보될 수 있다. 스캔 신호(Sk+1)가 로우 레벨로 천이하면, 제1 스위칭 트랜지스터(T33)는 턴 오프된다.
제1 선택 신호(SEL1)가 하이 레벨로 천이하고 나서부터 스캔 신호(Sk)가 로우 레벨로 천이할 때까지 제2 픽셀(PXb) 내 제1 노드(N41)로 데이터 신호(DATA(j+1))가 제공되는 데이터 기입 시간(tWb)은 1 수평 주기(1H) 만큼 확보될 수 있다. 스캔 신호(Sk)가 하이 레벨로 천이하면 제1 트랜지스터(T41)는 턴 오프된다.
이와 같이, 제1 픽셀(PXa)의 데이터 기입 시간(tWa) 및 제2 픽셀(PXb)의 데이터 기입 시간(tWb)이 각각 1 수평 주기(1H)에 대응하는 시간만큼 확보됨으로써 픽셀 충전율 감소를 최소화할 수 있다.

도 8은 본 발명의 또다른 실시예에 따른 제1 및 제2 픽셀들의 회로도이다.
도 8을 참조하면, 선택 회로(150a) 및 제1 픽셀(PXa)은 도 6에 도시된 선택 회로(150a) 및 제1 픽셀(PXa)과 동일한 회로 구성을 가지므로 동일한 인출부호를 병기하고 중복되는 설명은 생략한다.
제2 픽셀(PXb)은 제2 스위칭 트랜지스터(T43) 및 제2 픽셀 회로(PX2b)를 포함한다. 제2 스위칭 트랜지스터(T43)는 k+2번째 스캔 라인(SLk+2)과 연결된다. 제2 스위칭 트랜지스터(T43)는 k+1번째 스캔 라인(SLk+1)을 통해 수신되는 스캔 신호(Sk+1)에 응답해서 j+1번째 데이터 라인(DLj+1)으로부터의 데이터 신호(Di)를 제2 픽셀 회로(PX2b)로 제공한다.
제2 픽셀 회로(PX2b)는 제1 트랜지스터(T41), 제2 트랜지스터(T42), 커패시터(C41) 및 유기 전계 발광 다이오드(EL4)를 포함한다. 제1 트랜지스터(T41)는 제2 스위칭 트랜지스터(T43)와 연결된 제1 전극, 제1 노드(N41)와 연결된 제2 전극 및 k번째 스캔 라인(SLk)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T42)는 제1 전원 전압(ELVDD)과 연결된 제1 전극, 제2 노드(N42)와 연결된 제2 전극 및 제1 노드(N41)와 연결된 게이트 전극을 포함한다. 커패시터(C41)는 제1 노드(N41)와 제2 노드(N42) 사이에 연결된다. 유기 전계 발광 다이오드(EL4)는 제2 노드(N42)와 연결된 일단 및 제2 전원 전압(ELVSS)을 수신하는 타단을 포함한다.
제2 스위칭 트랜지스터(T43)는 j+1번째 데이터 라인(DLj+1)과 연결된 제1 전극, 제2 픽셀 회로(PX2b) 내 제1 트랜지스터(T41)의 제1 전극과 연결된 제2 전극 및 k+2번째 스캔 라인(SLk+2)과 연결된 게이트 전극을 포함한다. 제1 트랜지스터(T41) 및 제2 트랜지스터(T43)가 각각 NMOS 트랜지스터일 때 제2 스위칭 트랜지스터(T24)는 PMOS 트랜지스터이다.

도 9는 도 8에 도시된 제1 및 제2 픽셀들을 포함하는 는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 8 및 도 9를 참조하면, k번째 스캔 라인(SLk)으로 제공되는 스캔 신호(Sk) 및 k+1번째 스캔 라인(SLk+1)으로 제공되는 스캔 신호(Sk+1)는 순차적으로 하이 레벨로 활성화된다. 스캔 신호(Sk) 및 스캔 신호(Sk+1) 각각의 활성 구간(AP)은 1수평 주기(1H)보다 길다. 1 수평 주기(1H)는 도 1에 도시된 표시 패널(110)에서 어느 하나의 스캔 라인과 연결된 픽셀들이 모두 구동되는 시간이다.
제1 선택 신호(SEL1)가 로우 레벨인 동안, 트랜지스터(STj)를 통해 데이터 신호(Di)가 데이터 라인(DLj)으로 제공된다. 제1 선택 신호(SEL1)가 하이 레벨인 동안, 트랜지스터(STj+1)를 통해 데이터 신호(Di)가 데이터 라인(DLj+1)으로 제공된다. 채널(CHi)을 통해 전달되는 데이터 신호(Di)는 선택 회로(150a)를 통해 데이터 라인들(DLj, DLj+1)로 순차적으로 제공될 수 있다.
스캔 신호(Sk)가 하이 레벨이고, 스캔 신호(Sk+1)가 로우 레벨인 구간은 1 수평 주기(1H) 만큼의 시간에 해당하므로 제1 픽셀(PXa) 내 제1 노드(N31)로 데이터 신호(DATA(j))가 제공되는 데이터 기입 시간(tWa)은 1 수평 주기(1H) 만큼 확보될 수 있다. 스캔 신호(Sk+1)가 로우 레벨로 천이하면, 제1 스위칭 트랜지스터(T33)는 턴 오프된다.
스캔 신호(Sk)가 하이 레벨이고, 제3 스캔 신호(Sk+2)가 로우 레벨이면, 제2 스위칭 트랜지스터(T43) 및 제1 트랜지스터(T41)가 모두 턴 온된다. 스캔 신호(Sk)가 하이 레벨이고, 제3 스캔 신호(Sk+2)가 로우 레벨인 구간은 1.5 수평 주기(1.5H) 만큼의 시간에 해당한다. 하이 레벨의 제1 선택 신호(SEL1)에 응답해서 선택 회로(150a) 내 트랜지스터(STj+1)가 턴 온되면 데이터 신호(Di)는 j+1번째 데이터 라인(DLj+1), 제2 스위칭 트랜지스터(T43) 및 제1 트랜지스터(T41)를 통해 제1 노드(N41)로 전달된다. 제1 선택 신호(SEL1)가 하이 레벨로 천이한 시점부터 스캔 신호(Sk)가 로우 레벨로 천이할 때까지 제2 픽셀(PXb) 내 제1 노드(N41)로 데이터 신호(DATA(j+1))가 제공되는 데이터 기입 시간(tWb)은 1 수평 주기(1H) 만큼 확보될 수 있다. 스캔 신호(Sk)가 하이 레벨로 천이하면 제1 트랜지스터(T21)는 턴 오프된다.
이와 같이, 제1 픽셀(PXa)의 데이터 기입 시간(tWa) 및 제2 픽셀(PXb)의 데이터 기입 시간(tWb)이 각각 1 수평 주기(1H)에 대응하는 시간만큼 확보됨으로써 픽셀 충전율 감소를 최소화할 수 있다.

도 10은 본 발명의 다른 실시 예에 따른 표시 장치의 구성을 개략적으로 나타내는 도면이다.
도 10을 참조하면, 표시 장치(200)는 표시 패널(210), 구동 컨트롤러(220), 스캔 구동회로(230), 데이터 구동회로(240), 선택 회로(250) 및 전원 공급부(260)를 포함한다.
도 10에 도시된 구동 컨트롤러(220), 스캔 구동회로(230), 데이터 구동회로(240), 선택 회로(250) 및 전원 공급부(260)는 도 1에 도시된 구동 컨트롤러(120), 스캔 구동회로(130), 데이터 구동회로(140), 선택 회로(150) 및 전원 공급부(160)와 동일한 구성을 가지므로 중복되는 설명은 생략한다.
표시 패널(210)은 제1 방향(DR1)으로 신장하는 복수의 스캔 라인들(SL1~SLn), 제2 방향(DR2)으로 신장하는 복수의 데이터 라인들(DL1~DLm) 및 복수의 스캔 라인들(SL1~SLn)과 복수의 데이터 라인들(DL1~DLm)에 각각 연결된 복수의 픽셀들(PXa, PXb, PXc, PXd)을 포함한다. 도 10에는 복수 개의 스캔 라인들(SL1~SLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.
복수 개의 픽셀들(PXa, PXb, PXc, PXd)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 픽셀들(PXa, PXb, PXc, PXd)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
도 10에 도시된 예에서, 홀수 번째 데이터 라인들(DL1, ... ,DLm-1) 각각에는 제1 픽셀(PXa) 및 제3 픽셀(PXc)이 제2 방향(DR2)으로 번갈아 순차적으로 연결된다. 짝수 번째 데이터 라인들(DL2, ... ,DLm) 각각에는 제2 픽셀(PXb) 및 제4 픽셀(PXd)이 제2 방향(DR2)으로 번갈아 순차적으로 연결된다. 제1 픽셀(PXa) 및 제3 픽셀(PXc)은 대응하는 스캔 라인뿐만 아니라 대응하는 스캔 라인과 인접한 스캔 라인에 더 연결된다. 예를 들어, 스캔 라인(SL1) 및 데이터 라인(DL1)에 연결된 제1 픽셀(PXa)은 스캔 라인(SL1)과 인접한 스캔 라인(SL2)에도 연결된다. 스캔 라인(SL2) 및 데이터 라인(DL1)에 연결된 제3 픽셀(PXc)은 스캔 라인(SL2)과 인접한 스캔 라인(SL3)에도 연결된다.

도 11은 본 발명의 다른 실시예에 따른 제1 내지 제4 픽셀들의 회로도이다.
도 11을 참조하면, 선택 회로(250)는 트랜지스터들(QTj, QTj+1)을 포함한다. 트랜지스터(QTj)는 i번째 채널(CHi)에 연결된 제1 전극, j번째 데이터 라인(DLj)에 연결된 제2 전극 및 제1 선택 신호(SEL1)와 연결된 게이트 전극을 포함한다. 트랜지스터(QTj+1)는 i번째 채널(CHi)에 연결된 제1 전극, j+1번째 데이터 라인(DLj+1)에 연결된 제2 전극 및 제2 선택 신호(SEL2)와 연결된 게이트 전극을 포함한다(단, i 및 j는 각각 양의 정수).
제1 픽셀(PXa)은 k번째 스캔 라인(SLk), k+1번째 스캔 라인(SLk+1) 및 j번째 데이터 라인(DLj)과 연결된다(단, k는 양의 정수). 제2 픽셀(PXb)은 k번째 스캔 라인(SLk) 및 j+1번째 데이터 라인(DLj+1)과 연결된다. 제3 픽셀(PXc)은 k+1번째 스캔 라인(SLk+1), k+2번째 스캔 라인(SLk+2) 및 j번째 데이터 라인(DLj)과 연결된다(단, k는 양의 정수). 제4 픽셀(PXd)은 k+1번째 스캔 라인(SLk) 및 j+1번째 데이터 라인(DLj+1)과 연결된다.
제1 픽셀(PXa)는 제1 스위칭 트랜지스터(T53) 및 제1 픽셀 회로(PX1a)를 포함한다. 제1 스위칭 트랜지스터(T53)는 k+1번째 스캔 라인(SLk+1)과 연결된다. 제1 스위칭 트랜지스터(T53)는 k+1번째 스캔 라인(SLk+1)을 통해 수신되는 스캔 신호(Sk+1)에 응답해서 j번째 데이터 라인(DLj)으로부터의 데이터 신호(Di)를 제1 픽셀 회로(PX1a)로 제공한다.
제1 픽셀 회로(PX1a)는 제1 트랜지스터(T51), 제2 트랜지스터(T52), 커패시터(C51) 및 유기 전계 발광 다이오드(EL5)를 포함한다. 제1 트랜지스터(T51)는 제1 스위칭 트랜지스터(T53)와 연결된 제1 전극, 제1 노드(N51)와 연결된 제2 전극 및 k번째 스캔 라인(SLk)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T52)는 제1 전원 전압(ELVDD)과 연결된 제1 전극, 제2 노드(N52)와 연결된 제2 전극 및 제1 노드(N51)와 연결된 게이트 전극을 포함한다. 커패시터(C51)는 제1 노드(N51)와 제2 노드(N52) 사이에 연결된다.
제1 스위칭 트랜지스터(T53)는 j번째 데이터 라인(DLj)과 연결된 제1 전극, 제1 픽셀 회로(PX1a) 내 제1 트랜지스터(T51)의 제1 전극과 연결된 제2 전극 및 k+1번째 스캔 라인(SLk+1)과 연결된 게이트 전극을 포함한다.
제1 트랜지스터(T51), 제2 트랜지스터(T52), 제1 스위칭 트랜지스터(T53) 각각은 NMOS 트랜지스터이다.
제2 픽셀(PXb)은 제1 트랜지스터(T61), 제2 트랜지스터(T62), 커패시터(C61) 및 유기 전계 발광 다이오드(EL6)를 포함한다. 제1 트랜지스터(T61)는 j+1 번째 데이터 라인과 연결된 제1 전극, 제1 노드(N61)와 연결된 제2 전극 및 k번째 스캔 라인(SLk)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T62)는 제1 전원 전압(ELVDD)과 연결된 제1 전극, 제2 노드(N62)와 연결된 제2 전극 및 제1 노드(N61)와 연결된 게이트 전극을 포함한다. 커패시터(C61)는 제1 노드(N61)와 제2 노드(N62) 사이에 연결된다. 유기 전계 발광 다이오드(EL6)는 제2 노드(N62)와 연결된 일단 및 제2 전원 전압(ELVDD)을 수신하는 타단을 포함한다. 제1 트랜지스터(T61) 및 제2 트랜지스터(T62)는 각각 NMOS 트랜지스터이다.
제3 픽셀(PXc)는 제1 스위칭 트랜지스터(T73) 및 제3 픽셀 회로(PX3c)를 포함한다. 제1 스위칭 트랜지스터(T73)는 k+2번째 스캔 라인(SLk+2)과 연결된다. 제1 스위칭 트랜지스터(T73)는 k+2번째 스캔 라인(SLk+2)을 통해 수신되는 스캔 신호(Sk+2)에 응답해서 j번째 데이터 라인(DLj)으로부터의 데이터 신호(Di)를 제3 픽셀 회로(PX3c)로 제공한다.
제3 픽셀 회로(PX3c)는 제1 트랜지스터(T71), 제2 트랜지스터(T72), 커패시터(C71) 및 유기 전계 발광 다이오드(EL7)를 포함한다. 제1 트랜지스터(T71)는 제1 스위칭 트랜지스터(T73)와 연결된 제1 전극, 제1 노드(N71)와 연결된 제2 전극 및 k+1번째 스캔 라인(SLk+1)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T72)는 제1 전원 전압(ELVDD)과 연결된 제1 전극, 제2 노드(N72)와 연결된 제2 전극 및 제1 노드(N71)와 연결된 게이트 전극을 포함한다. 커패시터(C71)는 제1 노드(N71)와 제2 노드(N72) 사이에 연결된다.
제1 스위칭 트랜지스터(T73)는 j번째 데이터 라인(DLj)과 연결된 제1 전극, 제3 픽셀 회로(PX3a) 내 제1 트랜지스터(T71)의 제1 전극과 연결된 제2 전극 및 k+2번째 스캔 라인(SLk+2)과 연결된 게이트 전극을 포함한다.
제1 트랜지스터(T71), 제2 트랜지스터(T72), 제1 스위칭 트랜지스터(T73) 각각은 PMOS 트랜지스터이다.
제4 픽셀(PXd)은 제1 트랜지스터(T81), 제2 트랜지스터(T82), 커패시터(C81) 및 유기 전계 발광 다이오드(EL8)를 포함한다. 제1 트랜지스터(T81)는 j+1 번째 데이터 라인과 연결된 제1 전극, 제1 노드(N81)와 연결된 제2 전극 및 k+1번째 스캔 라인(SLk+1)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T82)는 제1 전원 전압(ELVDD)과 연결된 제1 전극, 제2 노드(N82)와 연결된 제2 전극 및 제1 노드(N81)와 연결된 게이트 전극을 포함한다. 커패시터(C81)는 제1 노드(N81)와 제2 노드(N82) 사이에 연결된다. 유기 전계 발광 다이오드(EL8)는 제2 노드(N82)와 연결된 일단 및 제2 전원 전압(ELVSS)을 수신하는 타단을 포함한다. 제1 트랜지스터(T81) 및 제2 트랜지스터(T82)는 각각 PMOS 트랜지스터이다.

도 12는 도 11에 도시된 제1 내지 제4 픽셀들을 포함하는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 11 및 도 12를 참조하면, k-1번째 스캔 라인(SLk-1)부터 k+2번째 스캔 라인(SLk+2)으로 제공되는 스캔 신호들(Sk-1~Sk+2)은 순차적으로 활성화된다. k-1번째 스캔 라인(SLk-1)으로 제공되는 스캔 신호(Sk-1) 및 k+1번째 스캔 라인(SLk+1)으로 제공되는 스캔 신호(Sk+1)는 각각 로우 레벨로 활성화된다. k번째 스캔 라인(SLk)으로 제공되는 스캔 신호(Sk) 및 k+2번째 스캔 라인(SLk+2)으로 제공되는 스캔 신호(Sk+2)는 각각 하이 레벨로 활성화된다.
예를 들어, k번째 스캔 라인(SLk)과 연결된 제1 픽셀 회로(PX1a) 내 제1 트랜지스터(T51)와 제2 트랜지스터(T52) 및 제2 픽셀(PXb) 내 제1 트랜지스터(T61)와 제2 트랜지스터(T62)가 각각 NMOS 트랜지스터이므로, k번째 스캔 라인(SLk)으로 제공되는 스캔 신호(Sk)는 하이 레벨로 활성화된다.
또한 k+1번째 스캔 라인(SLk+1)과 연결된 제3 픽셀 회로(PX3c) 내 제1 트랜지스터(T71)와 제2 트랜지스터(T72) 및 제4 픽셀(PXd) 내 제1 트랜지스터(T81)와 제2 트랜지스터(T82)가 각각 PMOS 트랜지스터이므로, k+1번째 스캔 라인(SLk+1)으로 제공되는 스캔 신호(Sk+1)는 로우 레벨로 활성화된다. 스캔 신호들(Sk-1~Sk+2) 각각의 활성 구간 1수평 주기(1H)보다 길다.
인접한 스캔 라인들로 제공되는 스캔 신호들의 활성 구간은 일부 중첩된다. 예를 들어, 스캔 신호(Sk) 및 스캔 신호(Sk+1) 각각의 활성 구간(AP)은 일부 중첩된다.
제1 선택 신호(SEL1) 및 제2 선택 신호(SEL2)는 서로 상보적인 신호들이다. 예컨대, 제1 선택 신호(SEL1)가 하이 레벨이면, 제2 선택 신호(SEL2)는 로우 레벨이고, 제1 선택 신호(SEL1)가 로우 레벨이면, 제2 선택 신호(SEL2)는 하이 레벨이다. 제1 선택 신호(SEL1)가 로우 레벨인 동안, 트랜지스터(QTj)를 통해 데이터 신호(Di)가 데이터 라인(DLj)으로 제공된다. 제2 선택 신호(SEL2)가 로우 레벨인 동안, 트랜지스터(QTj+1)를 통해 데이터 신호(Di)가 데이터 라인(DLj+1)으로 제공된다. 채널(CHi)을 통해 전달되는 데이터 신호(Di)는 선택 회로(250)를 통해 데이터 라인들(DLj, DLj+1)로 순차적으로 제공될 수 있다.
스캔 신호(Sk)와 스캔 신호(Sk+1)가 모두 하이 레벨이면, 제1 스위칭 트랜지스터(T53) 및 제1 트랜지스터(T51)가 모두 턴 온된다. 이때 트랜지스터(QTj)를 통해 j번째 데이터 라인(DLj)으로 전달된 데이터 신호(Di)는 제1 스위칭 트랜지스터(T53) 및 제1 트랜지스터(T51)를 통해 제1 노드(N51)로 전달되어서 유기 전계 발광 다이오드(EL5)가 발광하게 된다.
스캔 신호(Sk) 및 스캔 신호(Sk+1)가 모두 하이 레벨인 구간은 1 수평 주기(1H) 만큼의 시간에 해당하므로 제1 픽셀(PXa) 내 제1 노드(N51)로 데이터 신호(DATA(j))가 제공되는 데이터 기입 시간(tWa)은 1 수평 주기(1H) 만큼 확보될 수 있다. 스캔 신호(Sk+1)가 로우 레벨로 천이하면, 제1 스위칭 트랜지스터(T53)는 턴 오프된다.
제2 선택 신호(SEL2)에 응답해서 선택 회로(250) 내 트랜지스터(QTj+1)가 턴 온되면 데이터 신호(Di)는 j+1번째 데이터 라인(DLj+1)으로 전달된다. 스캔 신호(Sk)가 하이 레벨인 동안 제2 픽셀(PXb) 내 제1 트랜지스터(T61)가 턴 온되어 제1 트랜지스터(T61)를 통해 전달된 데이터 신호(Di)에 의해서 유기 전계 발광 다이오드(EL6)가 발광하게 된다.
제2 선택 신호(SEL2)가 로우 레벨로 천이하고 나서부터 스캔 신호(Sk)가 로우 레벨로 천이할 때까지 제2 픽셀(PXb) 내 제1 노드(N61)로 데이터 신호(DATA(j+1))가 제공되는 데이터 기입 시간(tWb)은 1 수평 주기(1H) 만큼 확보될 수 있다. 스캔 신호(Sk)가 로우 레벨로 천이하면 제1 트랜지스터(T61)는 턴 오프된다.
스캔 신호(Sk+1)와 스캔 신호(Sk+2)가 모두 로우 레벨이면, 제1 스위칭 트랜지스터(T73) 및 제1 트랜지스터(T71)가 모두 턴 온된다. 이때 트랜지스터(DTj)를 통해 j번째 데이터 라인(DLj)으로 전달된 데이터 신호(Di)는 제3 스위칭 트랜지스터(T73) 및 제1 트랜지스터(T71)를 통해 제1 노드(N71)로 전달되어서 유기 전계 발광 다이오드(EL7)가 발광하게 된다.
스캔 신호(Sk+1) 및 스캔 신호(Sk+2)가 모두 로우 레벨인 구간은 1 수평 주기(1H) 만큼의 시간에 해당하므로 제3 픽셀 회로(PX3c) 내 제1 노드(N71)로 데이터 신호(DATA(j))가 제공되는 데이터 기입 시간(tWc)은 1 수평 주기(1H) 만큼 확보될 수 있다. 스캔 신호(Sk+2)가 하이 레벨로 천이하면, 제1 스위칭 트랜지스터(T73)는 턴 오프된다.
제2 선택 신호(SEL2)에 응답해서 선택 회로(250) 내 트랜지스터(QTj+1)가 턴 온되면 데이터 신호(Di)는 j+1번째 데이터 라인(DLj+1)으로 전달된다. 스캔 신호(Sk+1)가 로우 레벨인 동안 제4 픽셀(PXd) 내 제1 트랜지스터(T81)가 턴 온되어 제1 트랜지스터(T81)를 통해 전달된 데이터 신호(Di)에 의해서 유기 전계 발광 다이오드(EL8)가 발광하게 된다.
제2 선택 신호(SEL2)가 로우 레벨로 천이하고 나서부터 스캔 신호(Sk+1)가 하이 레벨로 천이할 때까지 제4 픽셀(PXd) 내 제1 노드(N81)로 데이터 신호(DATA(j+1))가 제공되는 데이터 기입 시간(tWd)은 1 수평 주기(1H) 만큼 확보될 수 있다. 스캔 신호(Sk+1)가 로우 레벨로 천이하면 제1 트랜지스터(T81)는 턴 오프된다.
이와 같이, 제1 픽셀(PXa) 내지 제4 픽셀(PXd)의 데이터 기입 시간들(tWa, tWb, tWc, tWd) 각각이 1 수평 주기(1H)에 대응하는 시간만큼 확보됨으로써 픽셀 충전율 감소를 최소화할 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
100, 200: 표시 장치 110, 210: 표시 패널
120, 220: 구동 컨트롤러 130, 230: 스캔 구동회로
140, 240: 데이터 구동회로 250, 350: 선택 회로
160, 260: 전원 공급부

Claims (20)

  1. 제1 스캔 라인, 제2 스캔 라인 및 제1 데이터 라인과 연결된 제1 픽셀;
    상기 제1 스캔 라인 및 제2 데이터 라인과 연결된 제2 픽셀;
    선택 신호들에 응답해서 제1 채널을 상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 어느 하나에 전기적으로 연결하는 선택 회로를 포함하되,
    상기 제1 스캔 라인으로 제공되는 제1 스캔 신호 및 상기 제2 스캔 라인으로 제공되는 제2 스캔 신호의 펄스 폭은 1 수평 주기보다 길며,
    상기 제1 픽셀은,
    제1 전극, 제1 노드와 연결된 제2 전극 및 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 노드와 연결된 제1 발광 회로; 및
    상기 제1 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 상기 제2 스캔 라인과 연결된 게이트 전극을 포함하는 제1 스위칭 트랜지스터를 포함하고,
    상기 제1 트랜지스터 및 상기 제1 스위칭 트랜지스터 중 어느 하나는 PMOS 트랜지스터이고, 다른 하나는 NMOS 트랜지스터인 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 스캔 신호 및 상기 제2 스캔 신호는 순차적으로 활성화되고, 상기 제1 스캔 신호의 활성 구간 및 상기 제2 스캔 신호의 활성 구간은 일부 중첩하는 것을 특징으로 하는 표시 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 발광 회로는,
    제1 전압을 수신하는 제1 전극, 제2 노드와 연결된 제2 전극 및 상기 제1 노드와 연결된 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결된 커패시터; 및
    상기 제2 노드와 연결된 일단 및 제2 전압을 수신하는 타단을 포함하는 제1 발광 소자를 포함하는 것을 특징으로 하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 제1 트랜지스터는 PMOS 트랜지스터이고, 상기 제1 스위칭 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 표시 장치.
  6. 제 4 항에 있어서,
    상기 제2 스캔 라인을 통해 전달되는 상기 제2 스캔 신호가 비활성 상태이고, 상기 제1 스캔 라인을 통해 전달되는 상기 제1 스캔 신호가 활성 상태일 때 상기 제1 데이터 라인을 통해 전달되는 제1 데이터 신호는 상기 제1 노드로 전달되는 것을 특징으로 하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제2 스캔 라인을 통해 전달되는 상기 제2 스캔 신호가 비활성 상태이고, 상기 제1 스캔 라인을 통해 전달되는 상기 제1 스캔 신호가 활성 상태인 구간은 상기1 수평 주기와 같은 것을 특징으로 하는 표시 장치.
  8. 제 6 항에 있어서,
    상기 제1 스캔 라인을 통해 전달되는 상기 제1 스캔 신호가 활성 상태일 때 상기 제2 데이터 라인을 통해 전달되는 제2 데이터 신호는 상기 제2 픽셀로 전달되는 것을 특징으로 하는 표시 장치.
  9. 제 4 항에 있어서,
    상기 제1 트랜지스터는 NMOS 트랜지스터이고, 상기 제1 스위칭 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 표시 장치.
  10. 제1 스캔 라인, 제2 스캔 라인 및 제1 데이터 라인과 연결된 제1 픽셀;
    상기 제1 스캔 라인 및 제2 데이터 라인과 연결된 제2 픽셀;
    상기 제2 스캔 라인, 제3 스캔 라인 및 상기 제1 데이터 라인과 연결된 제3 픽셀;
    상기 제2 스캔 라인 및 상기 제2 데이터 라인과 연결된 제4 픽셀; 및
    선택 신호들에 응답해서 제1 채널을 상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 어느 하나에 전기적으로 연결하는 선택 회로를 포함하되,
    상기 제1 스캔 라인으로 제공되는 제1 스캔 신호 및 상기 제2 스캔 라인으로 제공되는 제2 스캔 신호의 펄스 폭은 1 수평 주기보다 길며,
    상기 제1 픽셀은,
    제1 전극, 제1 노드와 연결된 제2 전극 및 상기 제1 스캔 라인과 연결된 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 노드와 연결된 제1 발광 회로; 및
    상기 제1 데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 상기 제2 스캔 라인과 연결된 게이트 전극을 포함하는 제1 스위칭 트랜지스터를 포함하며,
    상기 제3 픽셀은,
    제1 전극, 제3 노드와 연결된 제2 전극 및 상기 제2 스캔 라인과 연결된 게이트 전극을 포함하는 제3 트랜지스터;
    상기 제3 노드와 연결된 제2 발광 회로; 및
    상기 제1 데이터 라인과 연결된 제1 전극, 상기 제3 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 상기 제3 스캔 라인과 연결된 게이트 전극을 포함하는 제2 스위칭 트랜지스터를 포함하며,
    상기 제1 스위칭 트랜지스터 및 상기 제2 스위칭 트랜지스터 중 어느 하나는 PMOS 트랜지스터이고, 다른 하나는 NMOS 트랜지스터인 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 제2 발광 회로는,
    제1 전압을 수신하는 제1 전극, 제4 노드와 연결된 제2 전극 및 상기 제3 노드와 연결된 게이트 전극을 포함하는 제4 트랜지스터;
    상기 제3 노드와 상기 제4 노드 사이에 연결된 커패시터; 및
    상기 제4 노드와 연결된 일단 및 제2 전압을 수신하는 타단을 포함하는 제2 발광 소자를 포함하는 것을 특징으로 하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 제1 트랜지스터는 PMOS 트랜지스터이고, 상기 제3 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제1 스캔 신호 및 상기 제3 스캔 라인으로 제공되는 제3 스캔 신호는 제1 레벨의 액티브 구간을 포함하고, 상기 제2 스캔 신호는 제2 레벨의 액티브 구간을 포함하는 것을 특징으로 하는 표시 장치.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 제2 스캔 신호 및 상기 제3 스캔 신호는 순차적으로 활성화되고, 상기 제2 스캔 신호의 활성 구간 및 상기 제3 스캔 신호의 활성 구간은 일부 중첩하는 것을 특징으로 하는 표시 장치.
  16. 제 1 항에 있어서,
    상기 제1 스캔 라인을 상기 제1 스캔 신호로 구동하고, 상기 제2 스캔 라인을 상기 제2 스캔 신호로 구동하는 게이트 구동회로;
    상기 제1 채널로 제1 데이터 신호 및 제2 데이터 신호를 순차적으로 출력하는 데이터 구동회로; 및
    상기 데이터 구동회로 및 상기 게이트 구동회로를 제어하는 구동 컨트롤러를 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제 1 항에 있어서,
    상기 선택 신호들은 제1 선택 신호 및 제2 선택 신호를 포함하고,
    상기 선택 회로는,
    상기 제1 선택 신호에 응답해서 상기 제1 채널을 상기 제1 데이터 라인에 전기적으로 연결하는 제1 스위칭 소자; 및
    상기 제2 선택 신호에 응답해서 상기 제1 채널을 상기 제2 데이터 라인에 전기적으로 연결하는 제2 스위칭 소자를 포함하는 것을 특징으로 하는 표시 장치.
  18. 선택 신호들에 응답해서 제1 채널을 제1 데이터 라인 및 제2 데이터 라인 중 어느 하나에 전기적으로 연결하는 선택 회로;
    제1 스캔 라인과 연결된 제1 픽셀;
    상기 제1 데이터 라인과 상기 제1 픽셀 사이에 연결되고, 제2 스캔 라인으로부터의 제2 스캔 신호에 응답해서 상기 제1 데이터 라인으로부터의 제1 데이터 신호를 상기 제1 픽셀로 제공하는 제1 스위칭 회로; 및
    상기 제1 스캔 라인 및 상기 제2 데이터 라인과 연결된 제2 픽셀을 포함하고,
    상기 제1 스캔 라인으로 제공되는 제1 스캔 신호 및 상기 제2 스캔 라인으로 제공되는 제2 스캔 신호의 펄스 폭은 1 수평 주기보다 길며,
    상기 제1 스캔 신호 및 상기 제2 스캔 신호는 순차적으로 활성화되고, 상기 제1 스캔 신호의 활성 구간 및 상기 제2 스캔 신호의 활성 구간은 일부 중첩하고,
    상기 제2 스캔 라인을 통해 전달되는 상기 제2 스캔 신호가 비활성 상태이고, 상기 제1 스캔 라인을 통해 전달되는 상기 제1 스캔 신호가 활성 상태인 구간은 상기 1 수평 주기와 같은 것을 특징으로 하는 표시 장치.
  19. 삭제
  20. 삭제
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