KR20140122221A - 시프트 레지스터, 디스플레이 장치, 게이트 구동 회로, 및 구동 방법 - Google Patents

시프트 레지스터, 디스플레이 장치, 게이트 구동 회로, 및 구동 방법 Download PDF

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Abstract

시프트 레지스터, 디스플레이 장치, 게이트 구동 회로 및 구동 방법이 제공되는데, 시프트 레지스터는 복수의 스테이지의 시프트 레지스터 회로들(SR0-SRn)을 포함하고, 복수의 스테이지의 시프트 레지스터 회로들(SR0-SRn) 중의 N번째 스테이지의 시프트 레지스터 회로는 프리차징 회로(1), 풀-업 회로(2), 리셋 회로(3) 및 유지 회로를 포함하고, 유지 회로는 게이트가 제1 제어 신호 단자(CK)에 접속되고 소스 및 드레인이 서로 접속되어 있는 제8 트랜지스터(M8)를 구비한다. 시프트 레지스터가 실현될 뿐만 아니라, 회로의 동작 기간이 감소되며, 이는 임계 전압이 시프트되는 문제를 해결할 수 있다. 또한, 소스 및 드레인이 단락되는 트랜지스터를 이용하여 풀-다운 노드에 대한 제어 신호의 제어가 실현되어, 풀-다운 노드에서의 전위는 제1 제어 신호가 하이 레벨에 있을 때 빠르게 상승하고, 제1 제어 신호가 로우 레벨에 있을 때는 감소된 하강 범위를 가지며, 이는 회로의 더욱 양호한 제어를 실현할 수 있다.

Description

시프트 레지스터, 디스플레이 장치, 게이트 구동 회로, 및 구동 방법{SHIFT REGISTER, DISPLAY APPARATUS, GATE DRIVING CIRCUIT, AND DRIVING METHOD}
본 개시는 액정 디스플레이 분야에 관한 것으로, 더 구체적으로는 시프트 레지스터, 디스플레이 장치, 게이트 구동 회로, 및 구동 방법에 관한 것이다.
박막 트랜지스터 액정 디스플레이(TFT-LCD)에서, 한 프레임의 이미지를 디스플레이하기 위한 기본 원리는 각 행의 픽셀들에 대해 요구되는 신호들이 데이터 드라이버에 의해 위로부터 아래로 순차적으로 출력되며, 각 행의 픽셀들은 게이트 드라이버에 의해 위로부터 아래로 순차적으로 소정의 펄스 폭을 갖는 구형파(square wave)가 그에 입력됨으로써 게이팅된다는 것이다. 기존의 제조 방법은 게이트 구동 IC와 데이터 구동 IC를 COG(chip on glass) 프로세스에 의해 유리 패널 상에 본딩하는 것이다. 해상도가 높을 때, 소형의 박막 트랜지스터 액정 디스플레이는 게이트 드라이버 및 데이터 드라이버의 출력을 더 많이 갖고, 구동 IC들의 길이가 증가할 것이며, 이는 모듈 구동 IC용 본딩 프로세스에 불리하다. 최근, 게이트 구동 IC는 게이트 구동 회로의 설계를 통해, 기존 프로세스에 어떤 프로세스 및 비용을 추가하지 않으면서, 어레이 기판 프로세스를 가지고 유리 패널 상에 제조된다. 기본 게이트 구동 회로 내의 시프트 레지스터 유닛의 회로 원리도가 도 1에 도시되어 있다. 그러나, 이 회로가 비교적 긴 동작 기간을 가졌을 때, 전압 임계값 시프트의 문제를 발생하여, 제어 신호들에 의해 회로를 잘 제어하지 못한다.
본 개시에 의해 해결하고자 하는 기술적 현안은 회로의 동작 기간을 감소시키고, 전압 임계값의 시프트 문제를 해결하며, 제어 신호들에 의한 회로의 더 나은 제어를 실현할 수 있는 시프트 레지스터, 디스플레이 장치, 게이트 구동 회로 및 구동 방법을 어떻게 제공할 것인가이다.
상술한 기술적 문제를 해결하기 위해, 본 개시의 양태에 따르면, 복수의 스테이지의 시프트 레지스터 회로들을 포함하는 시프트 레지스터가 제공되는데, 복수의 스테이지의 시프트 레지스터 회로들 중에서 N번째 스테이지의 시프트 레지스터 회로는,
풀-업 회로(pulling-up circuit)를 프리차징(pre-charging)하기 위한 프리차징 회로;
프리차징이 완료된 후 출력 단자가 하이 레벨을 출력할 수 있게 하기 위한 풀-업 회로;
출력 단자가 하이 레벨을 출력한 후 N번째 스테이지의 시프트 레지스터 회로를 리셋하기 위한 리셋 회로; 및
N번째 스테이지의 시프트 레지스터 회로가 리셋된 후 N번째 스테이지의 시프트 레지스터 회로의 출력 전위를 유지(retaining)하기 위한 유지 회로
를 포함하고,
프리차징 회로의 제어 단자 및 입력 단자는 이전 스테이지의 시프트 레지스터 회로의 출력 단자에 접속되고, 프리차지 회로의 출력 단자는 리셋 회로의 입력 단자에 접속되고;
풀-업 회로의 입력 단자는 제1 제어 신호 단자에 접속되고;
리셋 회로의 제어 단자는 다음 스테이지의 시프트 레지스터 회로의 출력 단자에 접속되고, 리셋 회로의 출력 단자는 접지되고;
유지 회로는 프리차징 회로의 출력 단자, 리셋 회로의 입력 단자, 풀-업 회로의 제어 단자 및 풀-업 회로의 출력 단자에 접속되고, 제1 제어 단자는 제1 제어 신호 단자에 접속되고, 제2 제어 단자는 제2 제어 신호 단자에 접속되며;
유지 회로는 게이트가 제1 제어 신호 단자에 접속되고 소스 및 드레인이 서로 접속되는 제8 트랜지스터를 구비한다.
선택적으로, 유지 회로는 제1 유지 회로 및 제2 유지 회로를 포함하고, 제8 트랜지스터는 제1 유지 회로 내에 배치된다.
선택적으로, 제1 유지 회로는 제5 트랜지스터 및 제8 트랜지스터를 포함하고, 제8 트랜지스터의 게이트는 유지 회로의 제1 제어 단자이고, 제8 트랜지스터의 소스 및 드레인은 제5 트랜지스터의 소스에 접속되고, 제5 트랜지스터의 게이트는 풀-업 회로의 제어 단자에 접속되며, 제5 트랜지스터의 드레인은 접지되고;
제2 유지 회로는 제4 트랜지스터, 제6 트랜지스터 및 제7 트랜지스터를 포함하고, 제4 트랜지스터의 게이트는 유지 회로의 제2 제어 단자이고, 제4 트랜지스터의 소스는 제6 트랜지스터의 소스 및 풀-업 회로의 출력 단자에 접속되고, 제4 트랜지스터의 드레인은 접지되고, 제6 트랜지스터의 게이트는 제7 트랜지스터의 게이트에 접속되고, 제6 트랜지스터의 드레인은 접지되고, 제7 트랜지스터의 소스는 프리차징 회로의 출력 단자, 리셋 회로의 입력 단자 및 풀-업 회로의 제어 단자에 접속되고, 제7 트랜지스터의 드레인은 접지되며;
제1 유지 회로는 풀-다운 노드를 통해 제2 유지 회로에 접속되고, 풀-다운 노드는 제8 트랜지스터의 소스 및 드레인, 제5 트랜지스터의 소스, 제6 트랜지스터의 게이트 및 제7 트랜지스터의 게이트에 접속된다.
선택적으로, 제1 유지 회로는 제5 트랜지스터 및 제8 트랜지스터를 포함하고, 제8 트랜지스터의 게이트는 유지 회로의 제1 제어 단자이고, 제8 트랜지스터의 소스 및 드레인은 제5 트랜지스터의 소스에 접속되고, 제5 트랜지스터의 게이트는 풀-업 회로의 제어 단자에 접속되며, 제5 트랜지스터의 드레인은 접지되고;
제2 유지 회로는 제4 트랜지스터, 제6 트랜지스터 및 제7 트랜지스터를 포함하고, 제4 트랜지스터의 게이트는 유지 회로의 제2 제어 단자에 접속되고, 제4 트랜지스터의 소스는 제7 트랜지스터의 소스 및 풀-업 회로의 출력 단자에 접속되고, 제4 트랜지스터의 드레인은 접지되고, 제6 트랜지스터의 게이트는 제7 트랜지스터의 게이트에 접속되고, 제6 트랜지스터의 소스는 프리차징 회로의 출력 단자, 리셋 회로의 입력 단자 및 풀-업 회로의 제어 단자에 접속되고, 제6 트랜지스터의 드레인은 제7 트랜지스터의 소스에 접속되고, 제7 트랜지스터의 드레인은 접지되며;
제1 유지 회로는 풀-다운 노드를 통해 제2 유지 회로에 접속되고, 풀-다운 노드는 제8 트랜지스터의 소스 및 드레인, 제5 트랜지스터의 소스, 제6 트랜지스터의 게이트 및 제7 트랜지스터의 게이트에 접속된다.
선택적으로, 프리차징 회로는 게이트가 제어 단자이고 소스가 입력 단자이며 드레인이 출력 단자인 제1 트랜지스터를 포함한다.
선택적으로, 리셋 회로는 게이트가 제어 단자이고 소스가 입력 단자이며 드레인이 출력 단자인 제2 트랜지스터를 포함한다.
선택적으로, 풀-업 회로는 제3 트랜지스터 및 커패시터를 포함하고, 제3 트랜지스터의 게이트는 제어 단자이고, 소스는 입력 단자이며, 드레인은 출력 단자이고, 제3 트랜지스터의 게이트 및 드레인은 커패시터의 2개의 단자에 각각 접속된다.
본 개시의 다른 양태에 따르면, 시프트 레지스터를 포함하는 게이트 구동 회로가 더 제공된다.
본 개시의 또 다른 양태에 따르면, 게이트 구동 회로를 포함하는 디스플레이 장치가 더 제공된다.
본 개시의 다른 양태에 따르면, 게이트 구동 방법이 더 제공되는데, 그 방법은,
S1: 프리차징 회로에 의해 풀-업 회로를 프리차징하는 단계;
S2: 풀-업 회로에 의해 시프트 레지스터 회로의 전위를 풀-업하고, 시프트 레지스터 회로에 의해 하이 레벨을 출력하는 단계;
S3: 리셋 회로에 의해 시프트 레지스터 회로를 리셋하는 단계; 및
S4: 시프트 레지스터 회로가 리셋된 후 유지 회로에 의해 시프트 레지스터 회로의 출력 전위를 유지하는 단계
를 포함한다.
단계 S4에서, 유지 회로 내의 제8 트랜지스터의 등가 용량은 제8 트랜지스터의 턴 온 또는 오프에 따라 달라지고, 제8 트랜지스터가 턴 온될 때의 등가 용량은 제8 트랜지스터가 턴 오프될 때의 등가 용량보다 크다.
본 개시의 실시예들에 따른 시프트 레지스터, 디스플레이 장치, 게이트 구동 회로 및 구동 방법에서, 시프트 레지스터링이 제공될 뿐만 아니라, 회로의 동작 기간이 감소되고, 이는 전압 임계값들의 시프트의 문제를 해결할 수 있다. 또한, 소스 및 드레인이 단락된 트랜지스터를 이용하여, 제어 신호에 의한 풀-다운 노드의 제어가 실현되고, 그에 의해, 풀-다운 노드에서의 전위는 제1 제어 신호가 하이 레벨에 있을 때 급속하게 상승하며, 제1 제어 신호가 로우 레벨에 있을 때는 감소된 하강 범위(reduced descending range)를 가지며, 그에 따라 제어 신호에 의한 회로의 더 나은 제어가 실현될 수 있다.
도 1은 종래 기술의 GOA 회로의 시프트 레지스터 유닛 회로의 원리를 도시하는 개략도이다.
도 2는 본 개시의 실시예들에 따른 시프트 레지스터 회로의 원리를 도시하는 개략도이다.
도 3은 본 개시의 제1 실시예에 따른 시프트 레지스터 유닛의 회로 원리를 도시하는 개략도이다.
도 4는 본 개시의 실시예들에 따른 시프트 레지스터 유닛 회로의 타이밍 파형도이다.
도 5는 본 개시의 실시예들에 따른 시프트 레지스터 회로의 타이밍 파형도이다.
도 6은 본 개시의 제2 실시예에 따른 시프트 레지스터 유닛의 회로 원리를 도시하는 개략도이다.
도 7은 본 개시의 실시예들에 따른 게이트 구동 방법의 단계들을 도시하는 개략도이다.
본 개시의 구체적인 구현이 이하의 도면들 및 실시예들에 연계하여 상세하게 더 설명될 것이다. 이하의 실시예들은 본 개시의 범위를 한정하기 위한 것이 아니라 본 개시의 원리를 설명하기 위해서만 이용된다.
제1 실시예
본 실시예에 따른 시프트 레지스터는 복수의 스테이지의 시프트 레지스터 회로들을 포함한다. 도 2에 도시된 바와 같이, 도면의 SR0-SRn은 n개 스테이지 중 각 스테이지의 시프트 레지스터 회로를 나타내고, GL0-GLn은 n개 스테이지의 시프트 레지스터 회로들의 출력 단자들이고, STV는 시작 신호이다. 각 스테이지의 시프트 레지스터 내에서, 이전 스테이지로부터의 출력을 시작 신호(STV)로서 이용하고, 다음 스테이지로부터의 출력을 리셋 신호(RST)로서 이용한다. n개 스테이지의 시프트 레지스터 회로들은 듀얼 클럭(CK 및 CKB) 하에서 동작하고, 위로부터 아래로 게이트 구동의 스캐닝 출력을 실현한다.
도 3에 도시된 바와 같이, 복수의 스테이지의 시프트 레지스터 회로들 중에서 N번째 스테이지의 시프트 레지스터 회로는:
풀-업 회로를 프리차징하기 위한 프리차징 회로(1);
프리차징이 완료된 후 출력 단자(OUTPUT)가 하이 레벨을 출력할 수 있게 하기 위한 풀-업 회로(2);
출력 단자(OUTPUT)가 하이 레벨을 출력한 후 N번째 스테이지의 시프트 레지스터 회로를 리셋하기 위한 리셋 회로(3);
N번째 스테이지의 시프트 레지스터 회로가 리셋된 후 N번째 스테이지의 시프트 레지스터 회로의 출력 전위를 유지하기 위한 유지 회로
를 포함하고, N은 1보다 큰 자연수이다.
프리차징 회로(1)의 제어 단자 및 입력 단자는 이전 스테이지의 시프트 레지스터 회로의 출력 단자(N-1_OUT)에 접속되고, 프리차징 회로의 출력 단자는 리셋 회로(3)의 입력 단자에 접속되고;
풀-업 회로(2)의 입력 단자는 제1 제어 신호 단자(CK)에 접속되고;
리셋 회로(3)의 제어 단자는 다음 스테이지의 시프트 레지스터 회로의 출력 단자(N+1_OUT)과 접속되고, 리셋 회로의 출력 단자는 접지되고;
유지 회로는 프리차징 회로(1)의 출력 단자, 리셋 회로(3)의 입력 단자, 풀-업 회로(2)의 제어 단자 및 풀-업 회로(2)의 출력 단자에 접속되고, 제1 제어 단자는 제1 제어 신호 단자(CK)에 접속되고, 제2 제어 단자는 제2 제어 신호 단자(CKB)에 접속되며;
유지 회로는, 게이트가 제1 제어 신호 단자에 접속되고 소스 및 드레인이 서로 접속되어 있는 제8 트랜지스터(M8)를 구비한다.
유지 회로는 제1 유지 회로(4A) 및 제2 유지 회로(4B)를 포함하고, 제8 트랜지스터(M8)는 제1 유지 회로(4A) 내에 배치된다.
제1 유지 회로(4A)는 제5 트랜지스터(M5) 및 제8 트랜지스터(M8)를 포함하고, 제8 트랜지스터(M8)의 제어 단자는 유지 회로의 제1 제어 단자이고, 제8 트랜지스터(M8)의 소스 및 드레인은 제5 트랜지스터(M5)의 소스에 접속되고, 제5 트랜지스터(M5)의 게이트는 풀-업 회로(2)의 제어 단자에 접속되며, 제5 트랜지스터(M5)의 드레인은 접지되고;
제2 유지 회로(4B)는 제4 트랜지스터(M4), 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)를 포함하고, 제4 트랜지스터(M4)의 게이트는 유지 회로의 제2 제어 단자이고, 제4 트랜지스터(M4)의 소스는 제6 트랜지스터(M6)의 소스 및 풀-업 회로(2)의 출력 단자에 접속되고, 제4 트랜지스터(M4)의 드레인은 접지되고, 제6 트랜지스터(M6)의 게이트는 제7 트랜지스터(M7)의 게이트에 접속되고, 제6 트랜지스터(M6)의 드레인은 접지되고, 제7 트랜지스터(M7)의 소스는 프리차징 회로(1)의 출력 단자, 리셋 회로(3)의 입력 단자 및 풀-업 회로(2)의 제어 단자에 접속되고, 제7 트랜지스터(M7)의 드레인은 접지되며;
제1 유지 회로(4A)는 제8 트랜지스터(M8)의 소스 및 드레인, 제5 트랜지스터(M5)의 소스, 제6 트랜지스터(M6)의 게이트 및 제7 트랜지스터(M7)의 게이트에 접속되는 풀-다운 노드(PD)를 통해 제2 유지 회로(4B)와 접속된다.
도면에서, PU는 풀-업 노드를 나타내는 한편, PD는 풀-다운 노드를 나타내고, 제1 제어 신호 단자(CK) 및 제2 제어 신호 단자(CKB)로부터 입력되는 신호들은 차동 입력되는 듀얼 클럭 신호들이다.
예시적인 실시예에서, 프리차징 회로(1)는 게이트가 제어 단자이고 소스가 입력 단자이며 드레인이 출력 단자인 제1 트랜지스터(M1)을 포함한다.
리셋 회로(3)는 게이트가 제어 단자이고 소스가 입력 단자이며 드레인이 출력 단자인 제2 트랜지스터(M2)를 포함한다.
풀-업 회로(2)는 제3 트랜지스터(M3) 및 커패시터(C1)를 포함하고, 제3 트랜지스터(M3)의 게이트는 제어 단자이고, 소스는 입력 단자이며, 드레인은 출력 단자이고, 제3 트랜지스터(M3)의 게이트 및 드레인은 커패시터(C1)의 2개의 단자에 각각 접속된다.
선택적으로, 위에서 설명된 트랜지스터들(제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터)은 박막 트랜지스터들이다.
구체적으로, 본 개시의 제1 실시예에 따른 시프트 레지스터에서는, 도 4에 도시된 바와 같이, 클럭 신호의 제1 기간 동안, 제1 제어 신호 단자(CK)가 로우 레벨을 출력하고, 제2 제어 신호 단자(CKB)는 하이 레벨을 출력하고, 이전 스테이지의 시프트 레지스터 회로의 출력(N-1_OUT)은 하이 레벨이고, 다음 스테이지의 시프트 레지스터 회로의 출력(N+1_OUT)은 로우 레벨이다. 트랜지스터들 M2, M6, M7 및 M8이 턴 오프되는 한편, 트랜지스터들 M1 및 M4는 턴 온된다. 이전 스테이지의 시프트 레지스터 회로의 출력(N-1_OUT)은 트랜지스터 M1을 경유하여 트랜지스터 M3의 게이트를 프리차지하고, 따라서 풀-업 노드(PU)에서의 전압이 상승한다. 제2 제어 신호 단자(CK)는 로우 레벨에 있고, 풀-업 노드(PU)는 풀-다운 노드(PD)를 풀-다운하여, 풀-다운 노드(PD)에서의 전압은 로우 레벨에 있게 되고, 트랜지스터들 M6 및 M7 둘 다가 턴 오프됨으로써, 트랜지스터 M3의 게이트(풀-업 노드(PU))가 프리차지 상태로 유지되고, 출력 단자(OUTPUT)에서의 전압은 로우 레벨로 남아있게 된다.
클럭 신호의 제2 기간 내에서, 회로가 프리차지된 후, 제1 제어 신호 단자(CK)는 하이 레벨을 출력하고, 제2 제어 신호 단자(CKB)는 로우 레벨을 출력하고, 이전 스테이지의 시프트 레지스터 회로의 출력(N-1_OUT)은 로우 레벨이고, 다음 스테이지의 시프트 레지스터 회로의 출력(N+1_OUT)은 로우 레벨이다. 트랜지스터들 M1, M2 및 M4가 턴 오프된다. 커패시터(C1)의 부스트 효과(boost effect)로 인해 풀-업 노드(PU)가 상승하고, 트랜지스터 M3가 턴온되고, 출력 단자(OUTPUT)는 하이 레벨 신호를 출력한다. 트랜지스터 M8의 소스 및 드레인은 단락되어, 트랜지스터 M8는 등가의 커패시터가 되고, 제1 제어 신호 단자(CK)의 신호와의 커플링됨에 의해 풀-다운 노드(PD)에서의 전위가 바뀐다. 이 때, 풀-업 노드(PU)는 하이 레벨에 있어, 트랜지스터 M5가 턴 온되고, 트랜지스터들 M8 및 M5의 폭-길이 비(width-length ratio)에 의해 풀-다운 노드(PD)에서의 전위가 낮아지게 하며, 트랜지스터들 M7, M8가 턴 오프된다. 이 스테이지에서, 트랜지스터 M8의 등가 용량의 크기는 트랜지스터가 턴 온될 때의 등가 용량과 동일하다. 풀-업 노드(PU)는 하이 레벨로 남아있고, 출력 단자(OUTPUT)가 하이 레벨을 출력하도록 유지됨으로써, 시프트 레지스터 회로의 이전 스테이지의 출력(N-1_OUT)의 신호가 시프트된다.
클럭 신호의 제3 기간 동안, 이전 스테이지의 시프트 레지스터 회로의 출력(N-1_OUT)은 로우 레벨에 있고, 제1 제어 신호 단자(CK)는 로우 레벨에 있고, 제2 제어 신호 단자(CKB)는 하이 레벨에 있고, 다음 스테이지의 시프트 레지스터 회로의 출력(N+1_OUT)은 하이 레벨에 있고, 트랜지스터 M1이 턴 오프되며, 트랜지스터들 M2 및 M4가 턴 온된다. 풀-업 노드(PU) 및 출력 단자(OUTPUT)는 로우 레벨로 리셋된다.
클럭 신호의 제4 기간 동안, 이전 스테이지의 시프트 레지스터 회로의 출력(N-1_OUT)은 로우 레벨에 있고, 다음 스테이지의 시프트 레지스터 회로의 출력(N+1_OUT)은 로우 레벨에 있으며, 제1 제어 신호 단자(CK)는 하이 레벨에 있고, 제2 제어 신호 단자(CKB)는 로우 레벨에 있다. 트랜지스터들 M1, M2 및 M4가 턴 오프되고, 풀-업 노드(PU)는 로우 레벨에 있으며, 트랜지스터들 M3 및 M5가 턴 오프된다. 트랜지스터 M8의 소스 및 드레인은 단락되어, 트랜지스터 M8이 등가의 커패시터가 된다. 제1 제어 신호 단자(CK)는 하이 레벨에 있고, 풀-다운 노드(PD)는 트랜지스터 M8을 경유하여 제1 제어 신호 단자(CK)에서의 하이 레벨로 커플링되며, 따라서 트랜지스터들 M6 및 M7이 턴 온되고, 풀-업 노드(PU) 및 출력 단자(OUTPUT)가 로우 레벨로 풀 다운된다. 이 스테이지에서, 트랜지스터 M8의 등가 용량의 크기는 트랜지스터가 턴 온된 때의 등가 용량과 동일하고, 트랜지스터가 턴 오프된 때의 등가 용량보다 크다.
클럭 신호의 제5 기간 동안, 이전 스테이지의 시프트 레지스터 회로의 출력(N-1_OUT)은 로우 레벨에 있고, 다음 스테이지의 시프트 레지스터 회로의 출력(N+1_OUT)은 로우 레벨에 있으며, 제1 제어 신호 단자(CK)는 로우 레벨에 있고, 제2 제어 신호 단자(CKB)는 하이 레벨에 있다. 트랜지스터들 M1 및 M2가 턴 오프되고, 풀-업 노드(PU)는 로우 레벨에 있으며, 트랜지스터들 M3 및 M5가 턴 오프된다. 트랜지스터 M4가 턴 온되고, 출력 단자(OUTPUT)가 로우 레벨로 풀-다운된다. 트랜지스터 M8의 소스 및 드레인은 단락되어, 트랜지스터 M8이 등가의 커패시터가 된다. 제1 제어 신호 단자(CK)는 로우 레벨에 있고, 풀-다운 노드(PD)는 트랜지스터 M8을 경유하여 제1 제어 신호 단자(CK)에서의 로우 레벨로 커플링된다. 이 스테이지에서, 트랜지스터 M8의 등가 용량의 크기는 트랜지스터가 턴 오프된 때의 등가 용량과 동일하고, 트랜지스터가 턴 온된 때의 등가 용량보다 작다.
본 개시의 실시예에 따른 시프트 레지스터 회로의 타이밍 파형도가 도 5에 도시되어 있으며, 도면에서, STV는 시작 신호를 나타내고, GL0-GLn은 각각 n개의 스테이지의 시프트 레지스터 회로들의 출력 단자들이다.
본 개시의 실시예들에 따른 시프트 레지스터에서, 회로의 동작 기간이 감소되며, 이는 임계 전압이 시프트되는 문제를 해결할 수 있다. 또한, 소스 및 드레인이 단락되는 트랜지스터를 이용하여, 제어 신호에 의한 풀-다운 노드의 제어가 실현되어, 제1 제어 신호가 하이 레벨에 있을 때 풀-다운 노드에서의 전위는 빠르게 상승하고, 제1 제어 신호가 로우 레벨에 있을 때는 감소된 하강 범위를 가짐으로써, 제어 신호에 의한 회로의 제어를 더욱 양호하게 실현할 수 있다.
제2 실시예
도 6에는 본 개시의 실시예에 따른 시프트 레지스터가 도시되어 있는데, 이것은 이하를 제외하고는 제1 실시예와 실질적으로 동일하다: 제1 유지 회로(4A)는 제5 트랜지스터(M5) 및 제8 트랜지스터(M8)를 포함하고, 제8 트랜지스터(M8)의 제어 단자는 유지 회로의 제1 제어 단자이고, 제8 트랜지스터(M8)의 소스 및 드레인은 제5 트랜지스터(M5)의 소스에 접속되고, 제5 트랜지스터(M5)의 게이트는 풀-업 회로의 제어 단자에 접속되며, 제5 트랜지스터(M5)의 드레인은 접지되고;
제2 유지 회로(4B)는 제4 트랜지스터(M4), 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)를 포함하고, 제4 트랜지스터(M4)의 게이트는 유지 회로의 제2 제어 단자이고, 제4 트랜지스터(M4)의 소스는 제7 트랜지스터(M7)의 소스 및 풀-업 회로(2)의 출력 단자에 접속되고, 제4 트랜지스터(M4)의 드레인은 접지되고, 제6 트랜지스터(M6)의 게이트는 제7 트랜지스터(M7)의 게이트에 접속되고, 제6 트랜지스터(M6)의 소스는 프리차징 회로(1)의 출력 단자, 리셋 회로(3)의 입력 단자 및 풀-업 회로(2)의 제어 단자에 접속되고, 제6 트랜지스터(M6)의 드레인은 제7 트랜지스터(M7)의 소스에 접속되고, 제7 트랜지스터(M7)의 드레인은 접지되며;
제1 유지 회로(4A)는 풀-다운 노드(PD)를 통해 제2 유지 회로(4B)에 접속되고, 풀-다운 노드(PD)는 제8 트랜지스터의 소스 및 드레인, 제5 트랜지스터의 소스, 제6 트랜지스터의 게이트 및 제7 트랜지스터의 게이트에 접속된다.
소스 및 드레인이 단락되는 트랜지스터에 의해 실현되는 용량 결합(capacitive coupling)의 효과를 가지고 본 개시의 실시예들의 방안을 다양하게 할 수 있다. 예를 들어, GOA 양방향 스캔이 프리차징 회로 모듈 및 리셋 회로 모듈의 설계에 의해 실현될 수 있고, 풀-업 노드(PU) 및 출력 단자(OUTPUT)는 적절한 설계에 의해 이전 또는 다음 스테이지의 시프트 레지스터 회로의 출력으로 풀 다운될 수 있고, 또는 4개의 클럭 회로가 본 개시에 따라 유용될 수 있다. 본 개시의 실시예들에 따라 소스 및 드레인이 단락된 트랜지스터에 의한 용량 결합의 효과를 달성하는 어떠한 해법도 본 개시의 범위 내에 해당하는 것으로 고려될 수 있다.
본 개시의 실시예들의 게이트 구동 회로는 시프트 레지스터를 포함한다.
본 개시의 실시예들의 디스플레이 장치는 게이트 구동 회로를 포함한다.
도 7은 본 개시의 실시예들에 따른 게이트 구동 방법의 단계들을 도시하는 개략도이다. 도 7에 도시된 바와 같이, 방법의 동작 프로세스는 다음과 같다.
단계 S1에서, 프리차징 회로가 풀-업 회로를 프리차징하고;
단계 S2에서, 풀-업 회로가 시프트 레지스터 회로의 전위를 풀-업하고, 시프트 레지스터 회로가 하이 레벨을 출력하고;
단계 S3에서, 리셋 회로가 시프트 레지스터 회로를 리셋하고;
단계 S4에서, 유지 회로는 시프트 레지스터 회로가 리셋된 후 시프트 레지스터 회로의 출력 전위를 유지한다.
단계 S4에서, 유지 회로 내의 제8 트랜지스터의 등가 용량은 제8 트랜지스터가 턴 온 또는 오프됨에 따라 변화되고, 제8 트랜지스터가 턴 온될 때의 등가 용량은 제8 트랜지스터가 턴 오프될 때의 등가 용량보다 크다.
상기 실시예들은 설명을 위한 것일 뿐이며, 결코 본 개시의 범위를 한정하지 않는다. 본 기술분야의 숙련된 자들은 본 개시의 취지 또는 범위로부터 벗어나지 않고서 다양한 수정 및 변형을 이루어낼 수 있다. 그러한 변형 및 수정은 본 개시의 범위에 포함되는 것으로 의도된다. 그러므로, 본 개시의 보호 범위는 이하의 청구항들에 의해 정의되어야 한다.

Claims (10)

  1. 복수의 스테이지의 시프트 레지스터 회로들(a plurality of stages of shift register circuits)을 포함하는 시프트 레지스터로서,
    상기 복수의 스테이지의 시프트 레지스터 회로들의 중에서 N번째 스테이지의 시프트 레지스터 회로(Nth stage shift register circuit)는,
    풀-업 회로(pulling-up circuit)를 프리차징(pre-charging)하기 위한 프리차징 회로;
    상기 프리차징이 완료된 후 출력 단자가 하이 레벨을 출력할 수 있도록 하기 위한 풀-업 회로;
    상기 출력 단자가 하이 레벨을 출력한 후 상기 N번째 스테이지의 시프트 레지스터 회로를 리셋하기 위한 리셋 회로; 및
    상기 N번째 스테이지의 시프트 레지스터 회로가 리셋된 후 상기 N번째 스테이지의 시프트 레지스터 회로의 출력 전위를 유지(retaining)하기 위한 유지 회로
    를 포함하고,
    상기 프리차징 회로의 제어 단자 및 입력 단자는 이전 스테이지의 시프트 레지스터 회로의 출력 단자에 접속되고, 상기 프리차징 회로의 출력 단자는 상기 리셋 회로의 입력 단자에 접속되고;
    상기 풀-업 회로의 입력 단자는 제1 제어 신호 단자에 접속되고;
    상기 리셋 회로의 제어 단자는 다음 스테이지의 시프트 레지스터 회로의 출력 단자에 접속되며, 상기 리셋 회로의 출력 단자는 접지되고;
    상기 유지 회로는 상기 프리차징 회로의 출력 단자, 상기 리셋 회로의 입력 단자, 상기 풀-업 회로의 제어 단자 및 상기 풀-업 회로의 출력 단자에 접속되고, 제1 제어 단자는 상기 제1 제어 신호 단자에 접속되고, 제2 제어 단자는 제2 제어 신호 단자에 접속되며;
    상기 유지 회로는 게이트가 상기 제1 제어 신호 단자에 접속되고 소스 및 드레인이 서로 접속되는 있는 제8 트랜지스터를 구비하는 시프트 레지스터.
  2. 제1항에 있어서, 상기 유지 회로는 제1 유지 회로 및 제2 유지 회로를 포함하고, 상기 제8 트랜지스터는 상기 제1 유지 회로 내에 배치되는 시프트 레지스터.
  3. 제2항에 있어서, 상기 제1 유지 회로는 제5 트랜지스터 및 상기 제8 트랜지스터를 포함하고, 상기 제8 트랜지스터의 게이트는 상기 유지 회로의 상기 제1 제어 단자이고, 상기 제8 트랜지스터의 소스 및 드레인은 상기 제5 트랜지스터의 소스에 접속되고, 상기 제5 트랜지스터의 게이트는 상기 풀-업 회로의 제어 단자에 접속되며, 상기 제5 트랜지스터의 드레인은 접지되고;
    상기 제2 유지 회로는 제4 트랜지스터, 제6 트랜지스터 및 제7 트랜지스터를 포함하고, 상기 제4 트랜지스터의 게이트는 상기 유지 회로의 상기 제2 제어 단자이고, 상기 제4 트랜지스터의 소스는 상기 제6 트랜지스터의 소스 및 상기 풀-업 회로의 출력 단자에 접속되고, 상기 제4 트랜지스터의 드레인은 접지되고, 상기 제6 트랜지스터의 게이트는 상기 제7 트랜지스터의 게이트에 접속되고, 상기 제6 트랜지스터의 드레인은 접지되고, 상기 제7 트랜지스터의 소스는 상기 프리차징 회로의 출력 단자, 상기 리셋 회로의 입력 단자 및 상기 풀-업 회로의 제어 단자에 접속되고, 상기 제7 트랜지스터의 드레인은 접지되며;
    상기 제1 유지 회로는 상기 제8 트랜지스터의 소스 및 드레인, 상기 제5 트랜지스터의 소스, 상기 제6 트랜지스터의 게이트 및 상기 제7 트랜지스터의 게이트에 접속되는 풀-다운 노드를 통해 상기 제2 유지 회로에 접속되는 시프트 레지스터.
  4. 제2항에 있어서, 상기 제1 유지 회로는 제5 트랜지스터 및 상기 제8 트랜지스터를 포함하고, 상기 제8 트랜지스터의 제어 단자는 상기 유지 회로의 상기 제1 제어 단자이고, 상기 제8 트랜지스터의 소스 및 드레인은 상기 제5 트랜지스터의 소스에 접속되고, 상기 제5 트랜지스터의 게이트는 상기 풀-업 회로의 제어 단자에 접속되고, 상기 제5 트랜지스터의 드레인은 접지되고;
    상기 제2 유지 회로는 제4 트랜지스터, 제6 트랜지스터 및 제7 트랜지스터를 포함하고, 상기 제4 트랜지스터의 게이트는 상기 유지 회로의 상기 제2 제어 단자에 접속되고, 상기 제4 트랜지스터의 소스는 상기 제7 트랜지스터의 소스 및 상기 풀-업 회로의 출력 단자에 접속되고, 상기 제4 트랜지스터의 드레인은 접지되고, 상기 제6 트랜지스터의 게이트는 상기 제7 트랜지스터의 게이트에 접속되고, 상기 제6 트랜지스터의 소스는 상기 프리차징 회로의 출력 단자, 상기 리셋 회로의 입력 단자 및 상기 풀-업 회로의 제어 단자에 접속되고, 상기 제6 트랜지스터의 드레인은 상기 제7 트랜지스터의 소스에 접속되고, 상기 제7 트랜지스터의 드레인은 접지되며;
    상기 제1 유지 회로는 풀-다운 노드를 통해 상기 제2 유지 회로에 접속되고, 상기 풀-다운 노드는 상기 제8 트랜지스터의 소스 및 드레인, 상기 제5 트랜지스터의 소스, 상기 제6 트랜지스터의 게이트 및 상기 제7 트랜지스터의 게이트에 접속되는 시프트 레지스터.
  5. 제1항에 있어서, 상기 프리차징 회로는 게이트가 제어 단자이고 소스가 입력 단자이며 드레인이 출력 단자인 제1 트랜지스터를 포함하는 시프트 레지스터.
  6. 제1항에 있어서, 상기 리셋 회로는 게이트가 제어 단자이고 소스가 입력 단자이며 드레인이 출력 단자인 제2 트랜지스터를 포함하는 시프트 레지스터.
  7. 제1항에 있어서, 상기 풀-업 회로는 제3 트랜지스터 및 커패시터를 포함하고, 상기 제3 트랜지스터의 게이트는 제어 단자이고, 소스는 입력 단자이고, 드레인은 출력 단자이고, 상기 제3 트랜지스터의 게이트 및 드레인은 상기 커패시터의 2개의 단자에 각각 접속되는 시프트 레지스터.
  8. 제1항 내지 제7항 중 어느 한 항에 따른 시프트 레지스터를 포함하는 게이트 구동 회로.
  9. 제8항에 따른 게이트 구동 회로를 포함하는 디스플레이 장치.
  10. 게이트 구동 방법으로서,
    프리차징 회로에 의해 풀-업 회로를 프리차징하는 단계(S1);
    상기 풀-업 회로에 의해 시프트 레지스터 회로의 전위를 풀-업하고, 상기 시프트 레지스터 회로에 의해 하이 레벨을 출력하는 단계(S2);
    리셋 회로에 의해 상기 시프트 레지스터 회로를 리셋하는 단계(S3); 및
    상기 시프트 레지스터 회로가 리셋된 후 유지 회로에 의해 상기 시프트 레지스터 회로의 출력 전위를 유지하는 단계(S4)
    를 포함하고,
    상기 단계(S4)에서 상기 유지 회로 내의 제8 트랜지스터의 등가 용량은 상기 제8 트랜지스터의 턴 온 또는 오프에 따라 변화되고, 상기 제8 트랜지스터가 턴 온될 때의 등가 용량은 상기 제8 트랜지스터가 턴 오프될 때의 등가 용량보다 큰 게이트 구동 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10410734B2 (en) 2016-10-05 2019-09-10 Silicon Display Technology Shift register

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI514365B (zh) * 2014-04-10 2015-12-21 Au Optronics Corp 閘極驅動電路及移位暫存器
TWI517134B (zh) * 2014-05-06 2016-01-11 友達光電股份有限公司 掃描電路與移位暫存器
EP3151225A4 (en) * 2014-05-28 2018-01-24 Kolonauto Co., Ltd Shift circuit, shift resistor, and display device
CN104537970B (zh) * 2014-11-27 2017-03-15 上海天马微电子有限公司 栅极驱动单元、栅极驱动电路及驱动方法、显示装置
CN104575429A (zh) * 2015-01-30 2015-04-29 合肥京东方光电科技有限公司 移位寄存器单元及驱动方法、栅极驱动电路和显示装置
CN104835442B (zh) * 2015-05-28 2017-09-26 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN105741740B (zh) * 2016-04-27 2019-11-08 京东方科技集团股份有限公司 Goa单元及其驱动方法、goa电路、显示装置
CN106023914A (zh) * 2016-05-16 2016-10-12 京东方科技集团股份有限公司 移位寄存器及其操作方法
KR102490159B1 (ko) * 2016-10-31 2023-01-20 엘지디스플레이 주식회사 게이트 구동 회로와 이를 이용한 인셀 터치 센서를 갖는 표시장치
CN106548740A (zh) * 2016-12-02 2017-03-29 京东方科技集团股份有限公司 移位寄存电路及其驱动方法、栅极驱动电路及显示装置
CN106409211B (zh) * 2016-12-12 2019-06-07 上海天马微电子有限公司 一种栅极驱动电路、阵列基板和显示装置
CN108630155B (zh) 2017-03-24 2019-12-31 合肥鑫晟光电科技有限公司 复位电路、移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN108665860B (zh) * 2017-03-30 2019-11-08 京东方科技集团股份有限公司 一种goa单元及其驱动方法、goa驱动电路、显示装置
TWI606435B (zh) * 2017-04-06 2017-11-21 敦泰電子股份有限公司 閘極線驅動電路及包含其之顯示裝置
TWI625710B (zh) * 2017-04-28 2018-06-01 友達光電股份有限公司 閘極驅動電路與採用其之顯示裝置
CN106920526B (zh) 2017-05-04 2020-02-14 合肥鑫晟光电科技有限公司 移位寄存器及其驱动方法和栅极驱动电路
CN107123403B (zh) * 2017-05-27 2018-08-28 惠科股份有限公司 移位暂存电路及其应用的显示面板
CN107248401B (zh) * 2017-08-08 2020-04-03 京东方科技集团股份有限公司 Goa电路及其驱动方法、显示装置
CN109859698A (zh) * 2018-08-21 2019-06-07 信利半导体有限公司 一种goa驱动电路
CN111937067B (zh) * 2018-11-14 2022-04-22 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
TWI684974B (zh) * 2018-12-27 2020-02-11 友達光電股份有限公司 顯示裝置
CN109584832B (zh) * 2019-01-18 2020-10-27 重庆京东方光电科技有限公司 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN110111831B (zh) * 2019-04-24 2021-08-06 厦门天马微电子有限公司 移位寄存器、栅极驱动电路及显示装置
CN111951715B (zh) * 2019-04-30 2024-03-29 上海和辉光电股份有限公司 像素电路、驱动方法及显示器
CN111627404B (zh) * 2020-06-09 2021-11-23 武汉华星光电技术有限公司 一种goa电路、显示面板和显示装置
CN111754938B (zh) 2020-07-24 2023-11-28 武汉华星光电半导体显示技术有限公司 像素电路及其驱动方法、显示装置
CN114187879B (zh) * 2021-12-31 2023-04-25 长沙惠科光电有限公司 显示面板的驱动电路、阵列基板和显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050008114A1 (en) * 2003-07-09 2005-01-13 Seung-Hwan Moon Shift register, scan driving circuit and display apparatus having the same
KR20050037657A (ko) * 2003-10-20 2005-04-25 삼성전자주식회사 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시장치
KR20100076279A (ko) * 2008-12-26 2010-07-06 삼성전자주식회사 게이트 구동회로, 이를 갖는 표시 장치 및 이 게이트 구동회로의 제조 방법
KR20110076450A (ko) * 2009-12-29 2011-07-06 삼성전자주식회사 게이트 구동회로 및 이를 포함하는 표시장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI229442B (en) * 2002-10-25 2005-03-11 Au Optronics Corp Capacitor in a pixel structure
US7319452B2 (en) 2003-03-25 2008-01-15 Samsung Electronics Co., Ltd. Shift register and display device having the same
JP4895538B2 (ja) * 2004-06-30 2012-03-14 三星電子株式会社 シフトレジスタ、それを有する表示装置、及び、そのシフトレジスタの駆動方法
US7868320B2 (en) * 2005-05-31 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101143004B1 (ko) * 2005-06-13 2012-05-11 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
CN1899202A (zh) 2005-11-08 2007-01-24 乐金电子(天津)电器有限公司 洗碗机的自动排水防止结构
JP2007242129A (ja) * 2006-03-08 2007-09-20 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
JP5079350B2 (ja) * 2006-04-25 2012-11-21 三菱電機株式会社 シフトレジスタ回路
KR101300038B1 (ko) 2006-08-08 2013-08-29 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR101240655B1 (ko) * 2006-09-29 2013-03-08 삼성디스플레이 주식회사 표시 장치의 구동 장치
KR101393635B1 (ko) * 2007-06-04 2014-05-09 삼성디스플레이 주식회사 표시 장치의 구동 장치 및 이를 포함하는 표시 장치
KR101471553B1 (ko) * 2008-08-14 2014-12-10 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 갖는 표시 장치
KR101520807B1 (ko) * 2009-01-05 2015-05-18 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR101022092B1 (ko) * 2009-01-12 2011-03-17 삼성모바일디스플레이주식회사 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치
KR101543281B1 (ko) 2009-02-19 2015-08-11 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
JP5253275B2 (ja) * 2009-04-03 2013-07-31 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー コンデンサマイクの増幅回路
CN101625841A (zh) * 2009-07-29 2010-01-13 友达光电股份有限公司 液晶显示器及其移位寄存装置
CN102467891B (zh) * 2010-10-29 2013-10-09 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动装置及液晶显示器
CN102930812B (zh) * 2012-10-09 2015-08-19 北京京东方光电科技有限公司 移位寄存器、栅线集成驱动电路、阵列基板及显示器
CN102945650B (zh) * 2012-10-30 2015-04-22 合肥京东方光电科技有限公司 一种移位寄存器及阵列基板栅极驱动装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050008114A1 (en) * 2003-07-09 2005-01-13 Seung-Hwan Moon Shift register, scan driving circuit and display apparatus having the same
KR20050037657A (ko) * 2003-10-20 2005-04-25 삼성전자주식회사 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시장치
KR20100076279A (ko) * 2008-12-26 2010-07-06 삼성전자주식회사 게이트 구동회로, 이를 갖는 표시 장치 및 이 게이트 구동회로의 제조 방법
KR20110076450A (ko) * 2009-12-29 2011-07-06 삼성전자주식회사 게이트 구동회로 및 이를 포함하는 표시장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10410734B2 (en) 2016-10-05 2019-09-10 Silicon Display Technology Shift register

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