TWI684974B - 顯示裝置 - Google Patents

Abstract

顯示裝置包括畫素陣列、多條閘極線以及多條解負載線。畫素陣列包括多個顯示列，各顯示列包括多個畫素電路，各畫素電路包括串聯耦接在資料線與顯示畫素間的第一電晶體以及第二電晶體。各畫素電路的第一電晶體的控制端耦接至閘極線的其中之一，並接收閘極驅動信號。各畫素電路的第二電晶體的控制端耦接至解負載線的其中之一，用以接收解負載信號。其中，各畫素電路接收的解負載信號的被致能時期涵蓋各畫素電路接收的閘極驅動信號的被致能時期。

Description

顯示裝置

本發明是有關於一種顯示裝置，且特別是有關於一種高解析度的顯示裝置。

在超高解析度（Ultra High Definition, UHD）的顯示裝置中，基於顯示解析度的提升或更新率的提高，會造成畫素充電時間不足的現象。請參照圖1A以及圖1B，其中圖1A繪示習知技術的超高解析度的顯示裝置的波形圖，圖1B則繪示習知技術的超高解析度的顯示裝置的示意圖。在半邊源極驅動（Half Source driving, HSD）的架構下，顯示裝置100的各個畫素電路110具有電晶體T1以及T2。電晶體T1以及T2共同受控於閘極線G1_O上的閘極驅動信號SG1_O，並將源極線S1上的顯示資料傳送至對應的畫素中。基於電晶體T1以及T2的閘極上的寄生電容的效應，閘極驅動信號SG1_O以及SG1_E的被致能時間（如圖1A所示，閘極驅動信號SG1_O以及SG1_E為高電壓的時間區間）一定程度的被削減。如此一來，在超高解析度的顯示要求下，可能造成畫素充電時間的不足，而影響到顯示的品質。

本發明提供一種顯示裝置，在高解析度的顯示條件下，有效降低薄膜電晶體閘極上寄生電容所造成的負載影響。

本發明的顯示裝置包括畫素陣列、多條閘極線以及多條解負載線。畫素陣列包括多個顯示列，各顯示列包括多個畫素電路，各畫素電路包括串聯耦接在資料線與顯示畫素間的第一電晶體以及第二電晶體。各畫素電路的第一電晶體的控制端耦接至閘極線的其中之一，並接收閘極驅動信號。各畫素電路的第二電晶體的控制端耦接至解負載線的其中之一，用以接收解負載信號。其中，各畫素電路接收的解負載信號的被致能時期涵蓋各畫素電路接收的閘極驅動信號的被致能時期。

基於上述，本發明透過解負載信號以在各畫素電路執行充電操作前，先行導通各畫素電路中的第二電晶體。如此一來，當各畫素電路進行充電操作時，閘極驅動信號所要驅動的閘極驅動線上的寄生電容效應可以被減小，並使各畫素電路的充電操作可以有效完成。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖2，圖2繪示本發明一實施例的顯示裝置的示意圖。顯示裝置200包括由畫素P11~P2N所構成的畫素陣列、閘極線G1_O、G1_E、G2_O、G2_E以及解負載線GDL1。以畫素P11、P12、P21、P22為範例，畫素P11、P12、P21、P22分別具有畫素電路211、212、221以及222。此外，畫素P11~P1N構成一顯示列，畫素P21~P2N則構成另一顯示列。畫素電路211包括電晶體T1、T2；畫素電路212包括電晶體T3、T4、畫素電路221包括電晶體T5、T6；畫素電路222則包括電晶體T7、T8。在本實施例中，以畫素P11為範例進行說明，畫素電路211中的電晶體T1、T2相互串聯耦接在資料線S1以及顯示畫素（未繪示）間，並且，電晶體T1的控制端（閘極）耦接至閘極線G1_E以接收對應的閘極驅動信號，電晶體T2的控制端（閘極）則耦接至解負載線GDL1以接收對應的解負載信號。值得注意的，畫素電路211所接收解負載信號的被致能時期涵蓋閘極驅動信號的被致能時期。

請同步參照圖2以及圖3，其中圖3繪示本發明實施例的顯示裝置的動作波形示意圖。在圖3中，解負載線GDL1上的解負載信號SGDL1的被致能時期（被拉高至高電壓的時間區間）涵蓋閘極線G1_E上的閘極驅動信號SG1_E的被致能時期（被拉高至高電壓的時間區間）。也就是說，在畫素電路211要進行顯示畫素的充電動作前，電晶體T2可先依據被致能的解負載信號SGDL1而被導通，接著，在畫素電路211進行顯示畫素的充電動作時，電晶體T1依據被致能的閘極驅動信號SG1_E而被導通。如此一來，基於閘極驅動信號SG1_E的被致能動作僅需克服電晶體T1控制端上的寄生電容，有效減低負載。電晶體T1可快速的被導通，並執行顯示畫素的充電動作。

在本實施例中，畫素P11、P12、P21、P22可耦接至相同的解負載線GDL1。而畫素P11、P12、P21、P22中的電晶體T1、T3、T5、T7的控制端則分別耦接至閘極線G1_E、G1_O、G2_O以及G2_E。畫素P11、P12、P21、P22中的電晶體T2、T4、T6、T8的控制端則共同耦接至解負載信號SGDL1。其中，閘極線G1_E、G2_E可以為第偶數條的閘極線，閘極線G1_E、G2_E可以為第奇數條的閘極線。在動作細節中，依據圖3的繪示，閘極線G1_O、G1_E、G2_O、G2_E上的閘極驅動信號SG1_O、SG1_E、SG2_O、SG2_E依序被致能，且所有的閘極驅動信號SG1_O、SG1_E、SG2_O、SG2_E的被致能期間，均包括在解負載信號SGDL1的被致能期間中。此外，耦接至第奇數條的閘極線的畫素與耦接至第偶數條的閘極線的畫素可交錯排列。

在本實施例中，一條解負載線GDL1可耦接至一顯示列或相鄰的二顯示列。解負載線GDL1、閘極線G1_O、G1_E、G2_O、G2_E與畫素電路211~222間的配置關係，可由設計者依據實際需求進行設置，圖2的繪示僅只是說明用的範例，不用以限縮本發明的實施範疇。

在解負載信號的產生方式中，在本發明實施例中，解負載信號可由解負載信號產生器來提供。解負載信號產生器包括串聯耦接的多個解負載信號產生電路，其中第N級解負載信號產生電路請參照圖4繪示的本發明實施例的第N級解負載信號產生電路的電路示意圖。第N級解負載信號產生電路400包括電壓選擇器410、下拉電路420以及輸出級電路430。電壓選擇器410依據前級解負載信號SGDL[N-2]或後級解負載信號SGDL[N+2]以提供選擇信號SEL至驅動端DE1以產生驅動信號Q[n]。下拉電路420耦接電壓選擇器410以及驅動端DE2，依據選擇信號SEL以及解負載時脈信號DL_CK1以在驅動端DE2產生驅動信號K[n]。輸出級電路430耦接至驅動端DE1以及驅動端DE2。輸出級電路430依據驅動信號Q[n]、驅動信號K[n]以及反向解負載時脈信號DL_CK3以產生解負載信號SGDL[N]。

在細節上，電壓選擇器410包括電晶體M1以及Ｍ2。電晶體M1的第一端接收掃描方向選擇信號U2D，電晶體M1的第二端透過電晶體M9以耦接至驅動端DE1，電晶體M1的控制端接收前級解負載信號SGDL[N-2]。電晶體M2的第一端接收掃描方向選擇信號D2U，電晶體M2的第二端耦接至電晶體M1的第一端，電晶體M2的控制端接收後級解負載信號SGDL[N+2]。其中，掃描方向選擇信號U2D可用以指示顯示裝置的掃描動作是由面板上方往面板下方的分向來進行。掃描方向選擇信號D2U則可用以指示顯示裝置的掃描動作是由面板下方往面板上方的分向來進行。另外，前級解負載信號SGDL[N-2]以及後級解負載信號SGDL[N+2]的被致能期間不相重疊。

電晶體M1以及M2的其中之一可依據前級解負載信號SGDL[N-2]或後級解負載信號SGDL[N+2]而被導通。在當電晶體M1依據前級解負載信號SGDL[N-2]被導通時（電晶體M2被斷開），電壓選擇器410選擇掃描方向選擇信號U2D以產生選擇信號SEL，相對的，當電晶體M2依據後級解負載信號SGDL[N+2]被導通時（電晶體M1被斷開），電壓選擇器410選擇掃描方向選擇信號D2U以產生選擇信號SEL。

下拉電路420包括電晶體M3~M6以及電阻R1。電晶體M4的第一端接收電源電壓VDD，電晶體M4的控制端接收解負載時脈信號Dl_CK1。電晶體M4的第二端耦接至電阻R1的第一端，電阻R1的第二端耦接至電晶體M3的第一端，並耦接至驅動端DE2。電晶體M3的控制端接收選擇信號SEL，電晶體M3的第二端接收參考電壓XDONB。此外，電晶體M6的第一端透過電晶體M9以耦接驅動端DE1，電晶體M6的控制端耦接至驅動端DE2以接收驅動信號K[n]，電晶體M6的第二端接收參考電壓XDONB。在另一方面，電晶體M5耦接為二極體D1的組態，其中二極體D1的陽極接收重置電壓RST，二極體D1的陰極耦接至驅動端DE2。在此，二極體D1形成一上拉路徑，並使在當電晶體M3斷開時，驅動信號K[n]可維持在一固定的電壓值上（約等於重置電壓RST減去電晶體M5的臨界電壓）。

在本實施例中，電晶體M3可依據選擇信號SEL而被導通。電晶體M3在被導通時，可提供具有相對低電壓的參考電壓XDONB以拉低驅動端DE2上的驅動信號K[n]的電壓值。在當電晶體M3被斷開時，透過導通電晶體M4，則可使電晶體M4以及電阻R1形成一上拉路徑，以上拉驅動端DE2上的驅動信號K[n]的電壓值。而在當驅動信號K[n]的電壓值被拉高時，電晶體M6被導通，電晶體M9與電晶體M6的耦接端點上的電壓值對應被拉低，並使驅動信號Q[n]的電壓值對應被拉低。

在本實施例中，輸出級電路430包括電晶體M7~M11。電晶體M7的第一端接收反向解負載時脈信號DL_CK3，電晶體M7的控制端接收驅動信號Q[n]，電晶體M7的第二端耦接至第N級解負載信號產生電路400的輸出端，電晶體M7並在導通時依據反向解負載時脈信號DL_CK3以拉高解負載信號SGDL[N]的電壓值。電晶體M10形成一電容C1。電容C1的一端耦接至電晶體M7的第二端，電容C1的另一端耦接至電晶體M7的控制端。電晶體M9的一端接收選擇信號SEL，電晶體M9的另一端耦接至驅動端Q[n]，電晶體M9的控制端接收電源電壓VDD，並使電晶體M9實質上為導通的狀態。

另外，電晶體M8的第一端耦接至第N級解負載信號產生電路400的輸出端，電晶體M8的第二端接收參考電壓XDONB，且電晶體M8的控制端接收驅動信號K[n]。在當電晶體M8導通時，解負載信號SGDL[N]的電壓值可依據參考電壓XDONB被拉低。電晶體M11耦接成二極體D2，其中二極體D2的陽極耦接至電晶體M8的第一端，二極體D2的陰極接至電晶體M6的第一端。

進一步說明，請同步參照圖4以及圖5，其中圖5繪示本發明實施例的解負載信號產生電路的波形圖。其中，第N級解負載信號產生電路400可依據時脈信號CK1來執行動作。

在時間區間TP1中，電晶體M1被導通（電晶體M2被斷開）並選擇等於高電壓值的掃描方向選擇信號U2D以產生選擇信號SEL。基於電晶體M9為導通的狀態，驅動信號Q[n]的電壓值對應被拉高，並使電晶體M7被導通。在此同時，由於在時間區間TP1中，反向解負載時脈信號DL_CK3的電壓值為低電壓值，因此，解負載信號SGDL[N]的電壓值維持等於低電壓值。在另一方面，電晶體M3依據高電壓的選擇信號SEL而被導通，驅動信號K[n]的電壓被拉低。

在時間區間TP2中，反向解負載時脈信號CL_CK3的電壓值轉態為高電壓值，如此一來，解負載信號SGDL[N]的電壓值對應轉態為高電壓值，並進入被致能時期。而透過電容C1的電荷泵效應，驅動信號Q[n]的電壓值可被泵高，並使電晶體M7完全被導通。

在時間區間TP3，電晶體M3被導通（電晶體M2被斷開），並選擇等於低電壓值的掃描方向選擇信號D2U以產生選擇信號SEL。基於低電壓值的選擇信號SEL，電晶體M3被斷開。另外，在時間區間TP3中，解負載時脈信號DL_CK3轉態為高電壓準位，並使電晶體M4被導通。驅動端DE2上的驅動信號K[n]對應被拉高，並使電晶體M6、M8被導通，以拉低驅動信號Q[n]以及解負載信號SGDL[N]的電壓值。

由於本發明實施例的解負載信號產生電路是透過多級串接的方式來實施的，第N+2級解負載信號產生電路中的後級驅動信號K[n+2]、Q[n+2]以及後級解負載信號SGDL[N+2]的波形，與第N級解負載信號產生電路中的驅動信號K[n]、Q[n]以及解負載信號SGDL[N]延遲時脈信號CK1的一個週期的波形相同。

關於本發明實施例中，閘極驅動信號的產生方式，則透過閘極驅動器（gate driver）來提供。閘極驅動器包括多個移位暫存電路串聯耦接而成的移位暫存器。關於移位暫存電路的實施細節，請參照圖6繪示的本發明實施例的移位暫存電路的電路示意圖。第N級的移位暫存電路600包括上拉電路610、下拉電路620以及輸出級電路630。上拉電路610耦接至驅動端DE61，上拉電路610依據解負載信號SGDL[n]以拉高驅動端DE61上的驅動信號QD[n]。下拉電路620耦接至驅動端DE61，依據後級解負載信號SGDL[n+2]或驅動信號K[n]以拉低驅動端DE61上的驅動信號QD[n]。輸出級電路630耦接至驅動端DE61以及驅動端DE62，依據驅動信號QD[n]、驅動端DE62上的驅動信號K[n]或後級閘極驅動信號SG[n+1]_O以產生閘極驅動信號SG[n]_O。

在細節上，上拉電路610包括電晶體M61。電晶體M61具有第一端接收電源電壓VDD，電晶體M61的控制端接收解負載信號SGDL[n]，電晶體M61的第二端耦接至驅動端DE61。下拉電路620則包括電晶體M62、M63。電晶體M62具有第一端耦接至驅動端DE61。電晶體M62的第二端接收參考電壓XDONB，電晶體M62的控制端接收後級解負載信號SGDL[n+2]。電晶體M62具有第一端耦接至驅動端DE61，電晶體M62的第二端接收參考電壓XDONB，電晶體M63的控制端接收驅動信號K[n]。在本實施例中，解負載信號SGDL[n]、後級解負載信號SGDL[n+2]、驅動信號K[n]來自對應的解負載信號產生器。依據解負載信號SGDL[n]，可使電晶體M61導通並藉此拉高驅動端DE61上的驅動信號QD[n]的電壓值。而依據後級解負載信號SGDL[n+2]及/或驅動信號K[n]，則可拉低驅動端DE61上的驅動信號QD[n]的電壓值。

在另一方面，輸出級電路630包括電晶體M64~M68。電晶體M65具有第一端以接收時脈信號CK1，電晶體M65的控制端接收驅動信號QD[n]，電晶體M65的第二端耦接至輸出級電路630的輸出端。電晶體M66形成一電容，並串聯耦接在電晶體M65的控制端以及電晶體M65的第二端間。電晶體M67具有第一端耦接至輸出級電路630的輸出端，電晶體M67的第二端接收參考電壓XDONB，電晶體M67的控制端接收驅動信號K[n]。電晶體M68具有第一端耦接至輸出級電路630的輸出端，電晶體M68的第二端接收參考電壓XDONB，電晶體M68的控制端接收後級閘極驅動信號SG[n+1]_O。另外，電晶體M64耦接在電晶體M65的控制端接收驅動信號QD[n]的路徑間。電晶體M64的控制端接收電源電壓VDD，並恆為導通的狀態。

關於動作的細節，請參照圖5、6以及圖7，其中圖7繪示本發明實施例的移位暫存電路的波形圖。在圖7中，時間區間TP71可對應圖5的時間區間TP1，圖7中的時間區間TP72~TP74可對應應圖5的時間區間TP2。

在本實施例中，在時間區間TP71中，電晶體M61依據低電壓的解負載信號SGDL[n]而斷開。而在時間區TP72中，隨著解負載信號SGDL[n]的被拉高，電晶體M61被導通，並使驅動端DE61上的驅動信號QD[n]的電壓值被拉高。基於驅動信號QD[n]的電壓值被拉高，電晶體M65被導通，並使閘極驅動信號SG[n]_O等於時脈信號CK1。接著，在時間區間TP73中，時脈信號CK1轉態為高電壓值，基於電晶體M65維持被導通的條件下，閘極驅動信號SG[n]_O的電壓值被拉高並進入被致能時期。另外，透過電晶體M66所形成的電容，驅動端DE61上的驅動信號QD[n]的電壓值被泵高，並使電晶體M65完全導通。在時間區間TP74中，時脈信號CK1重新轉態為低電壓值，閘極驅動信號SG[n]_O的電壓值被拉低並結束致能時期，驅動端DE61上的驅動信號QD[n]的電壓值則對應被拉低。

由上述的說明不難得知，透過上述的電路設計，解負載信號SGDL[n]的被致能時期（時間區間TP72~TP74）可涵蓋閘極驅動信號SG[n]_O的被致能時期（時間區間TP73），達到解負載的功效。

請參照圖8，圖8繪示本發明實施例的移位暫存器的示意圖。移位暫存器800包括多個移位暫存電路810~840。其中，移位站暫存電路810、820用以分別產生第N級的閘極驅動信號SG[n]_O以及SG[n]_E，移位站暫存電路830、840用以分別產生第N+1級的後級閘極驅動信號SG[n+1]_O以及SG[n+1]_E。閘極驅動信號SG[n]_O以及後級閘極驅動信號SG[n+1]_O用以驅動第N級以及第N+1級的奇數閘極線，閘極驅動信號SG[n]_E以及後級閘極驅動信號SG[n+1]_E則用以驅動第N級以及第N+1級的偶數閘極線。

在此請注意，閘極驅動信號SG[n]_O、SG[n]_E、後級閘極驅動信號SG[n+1]_O以及SG[n+1]_E對應相同的解負載信號SGDL[n]。也就是說，閘極驅動信號SG[n]_O、SG[n]_E、後級閘極驅動信號SG[n+1]_O以及SG[n+1]_E的被致能時期，皆被涵蓋於對應的解負載信號SGDL[n]的被致能時期中。因此，移位暫存電路810~840分別透過接收（透過如圖6繪示的電晶體M65來接收）不同相位的時脈信號CK1~CK4，可產生涵蓋在解負載信號SGDL[n] 的被致能時期中，具有不同相位的SG[n]_O、SG[n]_E、SG[n+1]_O以及SG[n+1]_E。其中時脈信號CK2~CK3可依據遞延時脈信號CK1來依序產生。

綜上所述，本發明透過畫素電路中的第一電晶體以及第二電晶體的控制端，分別受控於閘極驅動信號以及解負載信號，並使顯示畫素充電前，第二電晶體依據解負載信號先行導通，並在顯示畫素充電時，使第一電晶體與第二電晶體同時導通。上述的動作藉由使解負載信號的被致能時期涵蓋閘極驅動信號的被致能時期來達成。如此一來，第一電晶體的導通動作受到閘極線上的寄生電容的影響可以減小，並使顯示畫素具有充足的充電時間。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

200‧‧‧顯示裝置

211、212、221、222‧‧‧畫素電路

400‧‧‧第N級解負載信號產生電路

410‧‧‧電壓選擇器

420‧‧‧下拉電路

430‧‧‧輸出級電路

600‧‧‧第N級的移位暫存電路

610‧‧‧上拉電路

620‧‧‧下拉電路

630‧‧‧輸出級電路

810~840‧‧‧移位暫存電路

P11~P2N‧‧‧畫素

G1_O、G1_E、G2_O、G2_E‧‧‧閘極線

GDL1‧‧‧解負載線

T1~T8‧‧‧電晶體

S1‧‧‧資料線

SGDL1、SGDL[N]‧‧‧解負載信號

SG1_O、SG1_E、SG2_O、SG2_E、SG[n]_O‧‧‧閘極驅動信號

SGDL[N-2]‧‧‧前級解負載信號

SGDL[N+2]‧‧‧後級解負載信號

SG[n+1]_O、SG[n+1]_E‧‧‧後級閘極驅動信號

SEL‧‧‧選擇信號

DE1、DE2、DE61、DE62‧‧‧驅動端

K[n]、Q[n]、QD[n]‧‧‧驅動信號

DL_CK1‧‧‧解負載時脈信號

DL_CK3‧‧‧反向解負載時脈信號

D2U、U2D‧‧‧掃描方向選擇信號

M1~M8、M61~M68‧‧‧電晶體

VDD‧‧‧電源電壓

XDONB‧‧‧參考電壓

D1、D2‧‧‧二極體

RST‧‧‧重置電壓

TP1~TP3、TP71~TP74‧‧‧時間區間

CK1~CK4‧‧‧時脈信號

K[n+2]、Q[n+2]‧‧‧後級驅動信號

圖1A繪示習知技術的超高解析度的顯示裝置的波形圖。 圖1B則繪示習知技術的超高解析度的顯示裝置的示意圖。 圖2繪示本發明一實施例的顯示裝置的示意圖。 圖3繪示本發明實施例的顯示裝置的動作波形示意圖。 圖4繪示的本發明實施例的第N級解負載信號產生電路的電路示意圖。 圖5繪示本發明實施例的解負載信號產生電路的波形圖。 圖6繪示的本發明實施例的移位暫存電路的電路示意圖。 圖7繪示本發明實施例的移位暫存電路的波形圖。 圖8繪示本發明實施例的移位暫存器的示意圖。

200‧‧‧顯示裝置

211、212、221、222‧‧‧畫素電路

P11~P2N‧‧‧畫素

G1_O、G1_E、G2_O、G2_E‧‧‧閘極線

GDL1‧‧‧解負載線

T1~T8‧‧‧電晶體

S1‧‧‧資料線

Claims (14)

1. 一種顯示裝置，包括：一畫素陣列，包括多個顯示列，各該顯示列包括多個畫素電路，各該畫素電路包括串聯耦接在一資料線與一顯示畫素間的一第一電晶體以及一第二電晶體；多條閘極線，其中各該畫素電路的該第一電晶體的控制端耦接至該些閘極線的其中之一，並接收一閘極驅動信號；以及多條解負載線，其中各該畫素電路的該第二電晶體的控制端耦接至該些解負載線的其中之一，用以接收一解負載信號；其中，各該畫素電路接收的該解負載信號的被致能時期涵蓋各該畫素電路接收的該閘極驅動信號的被致能時期，其中同一顯示列的該些畫素電路包括多個第一畫素電路以及多個第二畫素電路，該些閘極線包括一第一閘極線以及一第二閘極線，該第一閘極線耦接至各該第一畫素電路的該第一電晶體，該第二閘極線耦接至各該第二畫素電路的該第一電晶體。
2. 如申請專利範圍第1項所述的顯示裝置，其中該些第一畫素電路分別與該些第二畫素電路交錯排列。
3. 如申請專利範圍第1項所述的顯示裝置，更包括：一解負載信號產生器，耦接至該些解負載線，用以產生各該解負載線上的該解負載信號。
4. 如申請專利範圍第3項所述的顯示裝置，其中該解負載信號產生器包括： 多個解負載信號產生電路，該些解負載信號產生電路相互串聯耦接，其中第N級解負載信號產生電路包括：一電壓選擇器，依據一前級解負載信號或一後級解負載信號以提供一選擇信號至一第一驅動端以產生一第一驅動信號；一下拉電路，耦接該電壓選擇器以及一第二驅動端，依據該選擇信號以及一解負載時脈信號以在該第二驅動端產生一第二驅動信號；以及一輸出級電路，耦接至該第一驅動端以及該第二驅動端，依據該第一驅動信號、該第二驅動信號以及一反向解負載時脈信號以產生該解負載信號。
5. 如申請專利範圍第4項所述的顯示裝置，其中該電壓選擇器包括：一第三電晶體，具有第一端接收一第一掃描方向選擇信號，該第三電晶體的控制端接收該前級解負載信號，該第三電晶體的第二端耦接至該第一驅動端；以及一第四電晶體，具有第一端接收一第二掃描方向選擇信號，該第四電晶體的控制端接收該後級解負載信號，該第四電晶體的第二端耦接至該第一驅動端，其中，該第三電晶體以及該第四電晶體的其中之一導通，並提供該第一掃描方向選擇信號以及該第二掃描方向選擇信號的其中之一以產生該選擇信號。
6. 如申請專利範圍第4項所述的顯示裝置，其中該下拉電路包括：一第三電晶體，具有第一端接收電源電壓，該第三電晶體的控制端接收該解負載時脈信號；一電阻，具有第一端耦接至該第三電晶體的第二端，該電阻的第二端耦接至該第二驅動端；一第四電晶體，具有第一端耦接至該第二驅動端，該第四電晶體的第二端接收一參考電壓，該第四電晶體的控制端接收該選擇信號；以及一第五電晶體，具有第一端耦接至該第一驅動端，該第五電晶體的第二端接收該參考電壓，該第五電晶體的控制端耦接該第二驅動端。
7. 如申請專利範圍第6項所述的顯示裝置，其中該下拉電路更包括：一二極體，陽極接收一重置信號，陰極耦接至該第二驅動端。
8. 如申請專利範圍第6項所述的顯示裝置，其中該輸出級電路包括：一第三電晶體，具有第一端接收該一反向解負載時脈信號，該第三電晶體的控制端接收該第一驅動信號，該第三電晶體的第二端耦接至該解負載信號產生器的輸出端； 一電容，串接在該第三電晶體的控制端以及該第三電晶體的第二端間；一二極體，陽極耦接至該第一驅動端，陰極耦接至該解負載信號產生器的輸出端；以及一第四電晶體，具有第一端耦接至該第N級解負載信號產生電路的輸出端，該第四電晶體的控制端接收該第二驅動信號，該第四電晶體的第二端接收該參考電壓。
9. 如申請專利範圍第8項所述的顯示裝置，其中該輸出級電路更包括：一第五電晶體，耦接在該第三電晶體的控制端接收該第一驅動信號的路徑間，該第五電晶體的控制端接收該電源電壓。
10. 如申請專利範圍第1項所述的顯示裝置，更包括：一閘極驅動器，耦接該些閘極線，用以產生各該閘極線上的該閘極驅動信號。
11. 如申請專利範圍第10項所述的顯示裝置，其中該閘極驅動器包括：多個移位暫存電路，該些移位暫存電路相互串聯耦接，第N級的移位暫存電路包括：一上拉電路，耦接至一第一驅動端，依據該解負載信號以拉高該第一驅動端上的一第一驅動信號； 一下拉電路，耦接至該第一驅動端，依據一後級解負載信號或一第二驅動信號以拉低該第一驅動端上的該第一驅動信號；以及一輸出級電路，耦接至該第一驅動端以及一第二驅動端，依據該第一驅動信號、該第二驅動端上的該第二驅動信號或一後級閘極驅動信號以產生該閘極驅動信號。
12. 如申請專利範圍第11項所述的顯示裝置，其中該上拉電路包括：一第三電晶體，具有第一端接收一電源電壓，該第三電晶體的控制端接收該解負載信號，該第三電晶體的第二端耦接至第一驅動端。
13. 如申請專利範圍第11項所述的顯示裝置，其中該下拉電路包括：一第三電晶體，具有第一端耦接至該第一驅動端，該第三電晶體的第二端接收一參考電壓，該第三電晶體的控制端接收該後級解負載信號；以及一第四電晶體，具有第一端耦接至該第一驅動端，該第四電晶體的第二端接收該參考電壓，該第四電晶體的控制端接收該第二驅動信號。
14. 如申請專利範圍第11項所述的顯示裝置，其中該輸出級電路包括： 一第三電晶體，具有第一端以接收一時脈信號，該第三電晶體的控制端接收該第一驅動信號，該第三電晶體的第二端耦接至該輸出級電路的一輸出端；一電容，串聯耦接在該第三電晶體的控制端以及該第三電晶體的第二端間；一第四電晶體，具有第一端耦接至該輸出端，該第四電晶體的第二端接收一參考電壓，該第四電晶體的控制端接收該第二驅動信號；一第五電晶體，具有第一端耦接至該輸出端，該第五電晶體的第二端接收該參考電壓，該第五電晶體的控制端接收該後級閘極驅動信號；以及一第六電晶體，耦接在該第三電晶體的控制端接收該第一驅動信號的路徑間，該第六電晶體的控制端接收一電源電壓。

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