CN110415635A - 显示装置 - Google Patents

Abstract

显示装置包括像素阵列、多条栅极线以及多条解负载线。像素阵列包括多个显示列，各显示列包括多个像素电路，各像素电路包括串联耦接在数据线与显示像素间的第一晶体管以及第二晶体管。各像素电路的第一晶体管的控制端耦接至栅极线的其中之一，并接收栅极驱动信号。各像素电路的第二晶体管的控制端耦接至解负载线的其中之一，用以接收解负载信号。其中，各像素电路接收的解负载信号的被致能时期涵盖各像素电路接收的栅极驱动信号的被致能时期。

Description

显示装置

技术领域

本发明是有关于一种显示装置，且特别是有关于一种高解析度的显示装置。

背景技术

在超高解析度(Ultra High Definition,UHD)的显示装置中，基于显示解析度的提升或更新率的提高，会造成像素充电时间不足的现象。请参照图1A以及图1B，其中图1A为习知技术的超高解析度的显示装置的波形图，图1B则为习知技术的超高解析度的显示装置的示意图。在半边源极驱动(Half Source driving,HSD)的架构下，显示装置100的各个像素电路110具有晶体管T1以及T2。晶体管T1以及T2共同受控于栅极线G1_O上的栅极驱动信号SG1_O，并将源极线S1上的显示数据传送至对应的像素中。基于晶体管T1以及T2的栅极上的寄生电容的效应，栅极驱动信号SG1_O以及SG1_E的被致能时间(如图1A所示，栅极驱动信号SG1_O以及SG1_E为高电压的时间区间)一定程度的被削减。如此一来，在超高解析度的显示要求下，可能造成像素充电时间的不足，而影响到显示的品质。

发明内容

本发明提供一种显示装置，在高解析度的显示条件下，有效降低薄膜晶体管栅极上寄生电容所造成的负载影响。

本发明的显示装置包括像素阵列、多条栅极线以及多条解负载线。像素阵列包括多个显示列，各显示列包括多个像素电路，各像素电路包括串联耦接在数据线与显示像素间的第一晶体管以及第二晶体管。各像素电路的第一晶体管的控制端耦接至栅极线的其中之一，并接收栅极驱动信号。各像素电路的第二晶体管的控制端耦接至解负载线的其中之一，用以接收解负载信号。其中，各像素电路接收的解负载信号的被致能时期涵盖各像素电路接收的栅极驱动信号的被致能时期。

基于上述，本发明通过解负载信号以在各像素电路执行充电操作前，先行导通各像素电路中的第二晶体管。如此一来，当各像素电路进行充电操作时，栅极驱动信号所要驱动的栅极驱动线上的寄生电容效应可以被减小，并使各像素电路的充电操作可以有效完成。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1A为习知技术的超高解析度的显示装置的波形图。

图1B为习知技术的超高解析度的显示装置的示意图。

图2为本发明一实施例的显示装置的示意图。

图3为本发明实施例的显示装置的动作波形示意图。

图4为的本发明实施例的第N级解负载信号产生电路的电路示意图。

图5为本发明实施例的解负载信号产生电路的波形图。

图6为的本发明实施例的移位寄存电路的电路示意图。

图7为本发明实施例的移位寄存电路的波形图。

图8为本发明实施例的移位寄存器的示意图。

其中，附图标记：

200：显示装置

211、212、221、222：像素电路

400：第N级解负载信号产生电路

410：电压选择器

420：下拉电路

430：输出级电路

600：第N级的移位寄存电路

610：上拉电路

620：下拉电路

630：输出级电路

810～840：移位寄存电路

P11～P2N：像素

G1_O、G1_E、G2_O、G2_E：栅极线

GDL1：解负载线

T1～T8：晶体管

S1：数据线

SGDL1、SGDL[N]：解负载信号

SG1_O、SG1_E、SG2_O、SG2_E、SG[n]_O：栅极驱动信号

SGDL[N-2]：前级解负载信号

SGDL[N+2]：后级解负载信号

SG[n+1]_O、SG[n+1]_E：后级栅极驱动信号

SEL：选择信号

DE1、DE2、DE61、DE62：驱动端

K[n]、Q[n]、QD[n]：驱动信号

DL_CK1：解负载时钟脉冲信号

DL_CK3：反向解负载时钟脉冲信号

D2U、U2D：扫描方向选择信号

M1～M8、M9～M11、M61～M68：晶体管

VDD：电源电压

XDONB：参考电压

D1、D2：二极管

RST：重置电压

TP1～TP3、TP71～TP74：时间区间

CK1～CK4：时钟脉冲信号

K[n+2]、Q[n+2]：后级驱动信号

具体实施方式

下面结合附图对本发明的结构原理和工作原理作具体的描述：

请参照图2，图2为本发明一实施例的显示装置的示意图。显示装置200包括由像素P11～P2N所构成的像素阵列、栅极线G1_O、G1_E、G2_O、G2_E以及解负载线GDL1。以像素P11、P12、P21、P22为范例，像素P11、P12、P21、P22分别具有像素电路211、212、221以及222。此外，像素P11～P1N构成一显示列，像素P21～P2N则构成另一显示列。像素电路211包括晶体管T1、T2；像素电路212包括晶体管T3、T4、像素电路221包括晶体管T5、T6；像素电路222则包括晶体管T7、T8。在本实施例中，以像素P11为范例进行说明，像素电路211中的晶体管T1、T2相互串联耦接在数据线S1以及显示像素(未标示)间，并且，晶体管T1的控制端(栅极)耦接至栅极线G1_E以接收对应的栅极驱动信号，晶体管T2的控制端(栅极)则耦接至解负载线GDL1以接收对应的解负载信号。值得注意的，像素电路211所接收解负载信号的被致能时期涵盖栅极驱动信号的被致能时期。

请同步参照图2以及图3，其中图3为本发明实施例的显示装置的动作波形示意图。在图3中，解负载线GDL1上的解负载信号SGDL1的被致能时期(被拉高至高电压的时间区间)涵盖栅极线G1_E上的栅极驱动信号SG1_E的被致能时期(被拉高至高电压的时间区间)。也就是说，在像素电路211要进行显示像素的充电动作前，晶体管T2可先依据被致能的解负载信号SGDL1而被导通，接着，在像素电路211进行显示像素的充电动作时，晶体管T1依据被致能的栅极驱动信号SG1_E而被导通。如此一来，基于栅极驱动信号SG1_E的被致能动作仅需克服晶体管T1控制端上的寄生电容，有效减低负载。晶体管T1可快速的被导通，并执行显示像素的充电动作。

在本实施例中，像素P11、P12、P21、P22可耦接至相同的解负载线GDL1。而像素P11、P12、P21、P22中的晶体管T1、T3、T5、T7的控制端则分别耦接至栅极线G1_E、G1_O、G2_O以及G2_E。像素P11、P12、P21、P22中的晶体管T2、T4、T6、T8的控制端则共同耦接至解负载信号SGDL1。其中，栅极线G1_E、G2_E可以为第偶数条的栅极线，栅极线G1_E、G2_E可以为第奇数条的栅极线。在动作细节中，依据图3所示，栅极线G1_O、G1_E、G2_O、G2_E上的栅极驱动信号SG1_O、SG1_E、SG2_O、SG2_E依序被致能，且所有的栅极驱动信号SG1_O、SG1_E、SG2_O、SG2_E的被致能期间，均包括在解负载信号SGDL1的被致能期间中。此外，耦接至第奇数条的栅极线的像素与耦接至第偶数条的栅极线的像素可交错排列。

在本实施例中，一条解负载线GDL1可耦接至一显示列或相邻的二显示列。解负载线GDL1、栅极线G1_O、G1_E、G2_O、G2_E与像素电路211～222间的配置关系，可由设计者依据实际需求进行设置，图2所示仅只是说明用的范例，不用以限缩本发明的实施范畴。

在解负载信号的产生方式中，在本发明实施例中，解负载信号可由解负载信号产生器来提供。解负载信号产生器包括串联耦接的多个解负载信号产生电路，其中第N级解负载信号产生电路请参照图4所示的本发明实施例的第N级解负载信号产生电路的电路示意图。第N级解负载信号产生电路400包括电压选择器410、下拉电路420以及输出级电路430。电压选择器410依据前级解负载信号SGDL[N-2]或后级解负载信号SGDL[N+2]以提供选择信号SEL至驱动端DE1以产生驱动信号Q[n]。下拉电路420耦接电压选择器410以及驱动端DE2，依据选择信号SEL以及解负载时钟脉冲信号DL_CK1以在驱动端DE2产生驱动信号K[n]。输出级电路430耦接至驱动端DE1以及驱动端DE2。输出级电路430依据驱动信号Q[n]、驱动信号K[n]以及反向解负载时钟脉冲信号DL_CK3以产生解负载信号SGDL[N]。

在细节上，电压选择器410包括晶体管M1以及M2。晶体管M1的第一端接收扫描方向选择信号U2D，晶体管M1的第二端通过晶体管M9以耦接至驱动端DE1，晶体管M1的控制端接收前级解负载信号SGDL[N-2]。晶体管M2的第一端接收扫描方向选择信号D2U，晶体管M2的第二端耦接至晶体管M1的第一端，晶体管M2的控制端接收后级解负载信号SGDL[N+2]。其中，扫描方向选择信号U2D可用以指示显示装置的扫描动作是由面板上方往面板下方的分向来进行。扫描方向选择信号D2U则可用以指示显示装置的扫描动作是由面板下方往面板上方的分向来进行。另外，前级解负载信号SGDL[N-2]以及后级解负载信号SGDL[N+2]的被致能期间不相重叠。

晶体管M1以及M2的其中之一可依据前级解负载信号SGDL[N-2]或后级解负载信号SGDL[N+2]而被导通。在当晶体管M1依据前级解负载信号SGDL[N-2]被导通时(晶体管M2被断开)，电压选择器410选择扫描方向选择信号U2D以产生选择信号SEL，相对的，当晶体管M2依据后级解负载信号SGDL[N+2]被导通时(晶体管M1被断开)，电压选择器410选择扫描方向选择信号D2U以产生选择信号SEL。

下拉电路420包括晶体管M3～M6以及电阻R1。晶体管M4的第一端接收电源电压VDD，晶体管M4的控制端接收解负载时钟脉冲信号Dl_CK1。晶体管M4的第二端耦接至电阻R1的第一端，电阻R1的第二端耦接至晶体管M3的第一端，并耦接至驱动端DE2。晶体管M3的控制端接收选择信号SEL，晶体管M3的第二端接收参考电压XDONB。此外，晶体管M6的第一端通过晶体管M9以耦接驱动端DE1，晶体管M6的控制端耦接至驱动端DE2以接收驱动信号K[n]，晶体管M6的第二端接收参考电压XDONB。在另一方面，晶体管M5耦接为二极管D1的组态，其中二极管D1的阳极接收重置电压RST，二极管D1的阴极耦接至驱动端DE2。在此，二极管D1形成一上拉路径，并使在当晶体管M3断开时，驱动信号K[n]可维持在一固定的电压值上(约等于重置电压RST减去晶体管M5的临界电压)。

在本实施例中，晶体管M3可依据选择信号SEL而被导通。晶体管M3在被导通时，可提供具有相对低电压的参考电压XDONB以拉低驱动端DE2上的驱动信号K[n]的电压值。在当晶体管M3被断开时，通过导通晶体管M4，则可使晶体管M4以及电阻R1形成一上拉路径，以上拉驱动端DE2上的驱动信号K[n]的电压值。而在当驱动信号K[n]的电压值被拉高时，晶体管M6被导通，晶体管M9与晶体管M6的耦接端点上的电压值对应被拉低，并使驱动信号Q[n]的电压值对应被拉低。

在本实施例中，输出级电路430包括晶体管M7～M11。晶体管M7的第一端接收反向解负载时钟脉冲信号DL_CK3，晶体管M7的控制端接收驱动信号Q[n]，晶体管M7的第二端耦接至第N级解负载信号产生电路400的输出端，晶体管M7并在导通时依据反向解负载时钟脉冲信号DL_CK3以拉高解负载信号SGDL[N]的电压值。晶体管M10形成一电容C1。电容C1的一端耦接至晶体管M7的第二端，电容C1的另一端耦接至晶体管M7的控制端。晶体管M9的一端接收选择信号SEL，晶体管M9的另一端耦接至驱动端Q[n]，晶体管M9的控制端接收电源电压VDD，并使晶体管M9实质上为导通的状态。

另外，晶体管M8的第一端耦接至第N级解负载信号产生电路400的输出端，晶体管M8的第二端接收参考电压XDONB，且晶体管M8的控制端接收驱动信号K[n]。在当晶体管M8导通时，解负载信号SGDL[N]的电压值可依据参考电压XDONB被拉低。晶体管M11耦接成二极管D2，其中二极管D2的阳极耦接至晶体管M8的第一端，二极管D2的阴极接至晶体管M6的第一端。

进一步说明，请同步参照图4以及图5，其中图5为本发明实施例的解负载信号产生电路的波形图。其中，第N级解负载信号产生电路400可依据时钟脉冲信号CK1来执行动作。

在时间区间TP1中，晶体管M1被导通(晶体管M2被断开)并选择等于高电压值的扫描方向选择信号U2D以产生选择信号SEL。基于晶体管M9为导通的状态，驱动信号Q[n]的电压值对应被拉高，并使晶体管M7被导通。在此同时，由于在时间区间TP1中，反向解负载时钟脉冲信号DL_CK3的电压值为低电压值，因此，解负载信号SGDL[N]的电压值维持等于低电压值。在另一方面，晶体管M3依据高电压的选择信号SEL而被导通，驱动信号K[n]的电压被拉低。

在时间区间TP2中，反向解负载时钟脉冲信号CL_CK3的电压值转态为高电压值，如此一来，解负载信号SGDL[N]的电压值对应转态为高电压值，并进入被致能时期。而通过电容C1的电荷泵效应，驱动信号Q[n]的电压值可被泵高，并使晶体管M7完全被导通。

在时间区间TP3，晶体管M3被导通(晶体管M2被断开)，并选择等于低电压值的扫描方向选择信号D2U以产生选择信号SEL。基于低电压值的选择信号SEL，晶体管M3被断开。另外，在时间区间TP3中，解负载时钟脉冲信号DL_CK3转态为高电压准位，并使晶体管M4被导通。驱动端DE2上的驱动信号K[n]对应被拉高，并使晶体管M6、M8被导通，以拉低驱动信号Q[n]以及解负载信号SGDL[N]的电压值。

由于本发明实施例的解负载信号产生电路是通过多级串接的方式来实施的，第N+2级解负载信号产生电路中的后级驱动信号K[n+2]、Q[n+2]以及后级解负载信号SGDL[N+2]的波形，与第N级解负载信号产生电路中的驱动信号K[n]、Q[n]以及解负载信号SGDL[N]延迟时钟脉冲信号CK1的一个周期的波形相同。

关于本发明实施例中，栅极驱动信号的产生方式，则通过栅极驱动器(gatedriver)来提供。栅极驱动器包括多个移位寄存电路串联耦接而成的移位寄存器。关于移位寄存电路的实施细节，请参照图6所示的本发明实施例的移位寄存电路的电路示意图。第N级的移位寄存电路600包括上拉电路610、下拉电路620以及输出级电路630。上拉电路610耦接至驱动端DE61，上拉电路610依据解负载信号SGDL[n]以拉高驱动端DE61上的驱动信号QD[n]。下拉电路620耦接至驱动端DE61，依据后级解负载信号SGDL[n+2]或驱动信号K[n]以拉低驱动端DE61上的驱动信号QD[n]。输出级电路630耦接至驱动端DE61以及驱动端DE62，依据驱动信号QD[n]、驱动端DE62上的驱动信号K[n]或后级栅极驱动信号SG[n+1]_O以产生栅极驱动信号SG[n]_O。

在细节上，上拉电路610包括晶体管M61。晶体管M61具有第一端接收电源电压VDD，晶体管M61的控制端接收解负载信号SGDL[n]，晶体管M61的第二端耦接至驱动端DE61。下拉电路620则包括晶体管M62、M63。晶体管M62具有第一端耦接至驱动端DE61。晶体管M62的第二端接收参考电压XDONB，晶体管M62的控制端接收后级解负载信号SGDL[n+2]。晶体管M62具有第一端耦接至驱动端DE61，晶体管M62的第二端接收参考电压XDONB，晶体管M63的控制端接收驱动信号K[n]。在本实施例中，解负载信号SGDL[n]、后级解负载信号SGDL[n+2]、驱动信号K[n]来自对应的解负载信号产生器。依据解负载信号SGDL[n]，可使晶体管M61导通并藉此拉高驱动端DE61上的驱动信号QD[n]的电压值。而依据后级解负载信号SGDL[n+2]及/或驱动信号K[n]，则可拉低驱动端DE61上的驱动信号QD[n]的电压值。

在另一方面，输出级电路630包括晶体管M64～M68。晶体管M65具有第一端以接收时钟脉冲信号CK1，晶体管M65的控制端接收驱动信号QD[n]，晶体管M65的第二端耦接至输出级电路630的输出端。晶体管M66形成一电容，并串联耦接在晶体管M65的控制端以及晶体管M65的第二端间。晶体管M67具有第一端耦接至输出级电路630的输出端，晶体管M67的第二端接收参考电压XDONB，晶体管M67的控制端接收驱动信号K[n]。晶体管M68具有第一端耦接至输出级电路630的输出端，晶体管M68的第二端接收参考电压XDONB，晶体管M68的控制端接收后级栅极驱动信号SG[n+1]_O。另外，晶体管M64耦接在晶体管M65的控制端接收驱动信号QD[n]的路径间。晶体管M64的控制端接收电源电压VDD，并恒为导通的状态。

关于动作的细节，请参照图5、6以及图7，其中图7为本发明实施例的移位寄存电路的波形图。在图7中，时间区间TP71可对应图5的时间区间TP1，图7中的时间区间TP72～TP74可对应应图5的时间区间TP2。

在本实施例中，在时间区间TP71中，晶体管M61依据低电压的解负载信号SGDL[n]而断开。而在时间区TP72中，随着解负载信号SGDL[n]的被拉高，晶体管M61被导通，并使驱动端DE61上的驱动信号QD[n]的电压值被拉高。基于驱动信号QD[n]的电压值被拉高，晶体管M65被导通，并使栅极驱动信号SG[n]_O等于时钟脉冲信号CK1。接着，在时间区间TP73中，时钟脉冲信号CK1转态为高电压值，基于晶体管M65维持被导通的条件下，栅极驱动信号SG[n]_O的电压值被拉高并进入被致能时期。另外，通过晶体管M66所形成的电容，驱动端DE61上的驱动信号QD[n]的电压值被泵高，并使晶体管M65完全导通。在时间区间TP74中，时钟脉冲信号CK1重新转态为低电压值，栅极驱动信号SG[n]_O的电压值被拉低并结束致能时期，驱动端DE61上的驱动信号QD[n]的电压值则对应被拉低。

由上述的说明不难得知，通过上述的电路设计，解负载信号SGDL[n]的被致能时期(时间区间TP72～TP74)可涵盖栅极驱动信号SG[n]_O的被致能时期(时间区间TP73)，达到解负载的功效。

请参照图8，图8为本发明实施例的移位寄存器的示意图。移位寄存器800包括多个移位寄存电路810～840。其中，移位站寄存电路810、820用以分别产生第N级的栅极驱动信号SG[n]_O以及SG[n]_E，移位站寄存电路830、840用以分别产生第N+1级的后级栅极驱动信号SG[n+1]_O以及SG[n+1]_E。栅极驱动信号SG[n]_O以及后级栅极驱动信号SG[n+1]_O用以驱动第N级以及第N+1级的奇数栅极线，栅极驱动信号SG[n]_E以及后级栅极驱动信号SG[n+1]_E则用以驱动第N级以及第N+1级的偶数栅极线。

在此请注意，栅极驱动信号SG[n]_O、SG[n]_E、后级栅极驱动信号SG[n+1]_O以及SG[n+1]_E对应相同的解负载信号SGDL[n]。也就是说，栅极驱动信号SG[n]_O、SG[n]_E、后级栅极驱动信号SG[n+1]_O以及SG[n+1]_E的被致能时期，皆被涵盖于对应的解负载信号SGDL[n]的被致能时期中。因此，移位寄存电路810～840分别通过接收(通过如图6所示的晶体管M65来接收)不同相位的时钟脉冲信号CK1～CK4，可产生涵盖在解负载信号SGDL[n]的被致能时期中，具有不同相位的SG[n]_O、SG[n]_E、SG[n+1]_O以及SG[n+1]_E。其中时钟脉冲信号CK2～CK3可依据递延时钟脉冲信号CK1来依序产生。

综上所述，本发明通过像素电路中的第一晶体管以及第二晶体管的控制端，分别受控于栅极驱动信号以及解负载信号，并使显示像素充电前，第二晶体管依据解负载信号先行导通，并在显示像素充电时，使第一晶体管与第二晶体管同时导通。上述的动作藉由使解负载信号的被致能时期涵盖栅极驱动信号的被致能时期来达成。如此一来，第一晶体管的导通动作受到栅极线上的寄生电容的影响可以减小，并使显示像素具有充足的充电时间。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (15)

1.一种显示装置，其特征在于，包括：

一像素阵列，包括多个显示列，各该显示列包括多个像素电路，各该像素电路包括串联耦接在一数据线与一显示像素间的一第一晶体管以及一第二晶体管；

多条栅极线，其中各该像素电路的该第一晶体管的控制端耦接至该些栅极线的其中之一，并接收一栅极驱动信号；以及

多条解负载线，其中各该像素电路的该第二晶体管的控制端耦接至该些解负载线的其中之一，用以接收一解负载信号；

其中，各该像素电路接收的该解负载信号的被致能时期涵盖各该像素电路接收的该栅极驱动信号的被致能时期。

2.如权利要求1所述的显示装置，其特征在于，同一显示列的该些像素电路包括多个第一像素电路以及多个第二像素电路，该些栅极线包括一第一栅极线以及一第二栅极线，该第一栅极线耦接至各该第一像素电路的该第一晶体管，该第二栅极线耦接至各该第二像素电路的该第一晶体管。

3.如权利要求2所述的显示装置，其特征在于，该些第一像素电路分别与该些第二像素电路交错排列。

4.如权利要求2所述的显示装置，其特征在于，更包括：

一解负载信号产生器，耦接至该些解负载线，用以产生各该解负载线上的该解负载信号。

5.如权利要求4所述的显示装置，其特征在于，该解负载信号产生器包括：

多个解负载信号产生电路，该些解负载信号产生电路相互串联耦接，其中第N级解负载信号产生电路包括：

一电压选择器，依据一前级解负载信号或一后级解负载信号以提供一选择信号至一第一驱动端以产生一第一驱动信号；

一下拉电路，耦接该电压选择器以及一第二驱动端，依据该选择信号以及一解负载时钟脉冲信号以在该第二驱动端产生一第二驱动信号；以及

一输出级电路，耦接至该第一驱动端以及该第二驱动端，依据该第一驱动信号、该第二驱动信号以及一反向解负载时钟脉冲信号以产生该解负载信号。

6.如权利要求5所述的显示装置，其特征在于，该电压选择器包括：

一第三晶体管，具有第一端接收一第一扫描方向选择信号，该第三晶体管的控制端接收该前级解负载信号，该第三晶体管的第二端耦接至该第一驱动端；以及

一第四晶体管，具有第一端接收一第二扫描方向选择信号，该第四晶体管的控制端接收该后级解负载信号，该第四晶体管的第二端耦接至该第一驱动端，

其中，该第三晶体管以及该第四晶体管的其中之一导通，并提供该第一扫描方向选择信号以及该第二扫描方向选择信号的其中之一以产生该选择信号。

7.如权利要求5所述的显示装置，其特征在于，该下拉电路包括：

一第三晶体管，具有第一端接收电源电压，该第三晶体管的控制端接收该解负载时钟脉冲信号；

一电阻，具有第一端耦接至该第三晶体管的第二端，该电阻的第二端耦接至该第二驱动端；

一第四晶体管，具有第一端耦接至该第二驱动端，该第四晶体管的第二端接收一参考电压，该第四晶体管的控制端接收该选择信号；以及

一第五晶体管，具有第一端耦接至该第一驱动端，该第五晶体管的第二端接收该参考电压，该第五晶体管的控制端耦接该第二驱动端。

8.如权利要求7所述的显示装置，其特征在于，该下拉电路更包括：

一二极管，阳极接收一重置信号，阴极耦接至该第二驱动端。

9.如权利要求7所述的显示装置，其特征在于，该输出级电路包括：

一第三晶体管，具有第一端接收该一反向解负载时钟脉冲信号，该第三晶体管的控制端接收该第一驱动信号，该第三晶体管的第二端耦接至该解负载信号产生器的输出端；

一电容，串接在该第三晶体管的控制端以及该第三晶体管的第二端间；

一二极管，阳极耦接至该第一驱动端，阴极耦接至该解负载信号产生器的输出端；以及

一第四晶体管，具有第一端耦接至该第N级解负载信号产生电路的输出端，该第四晶体管的控制端接收该第二驱动信号，该第四晶体管的第二端接收该参考电压。

10.如权利要求9所述的显示装置，其特征在于，该输出级电路更包括：

一第五晶体管，耦接在该第三晶体管的控制端接收该第一驱动信号的路径间，该第五晶体管的控制端接收该电源电压。

11.如权利要求2所述的显示装置，其特征在于，更包括：

一栅极驱动器，耦接该些栅极线，用以产生各该栅极线上的该栅极驱动信号。

12.如权利要求11所述的显示装置，其特征在于，该栅极驱动器包括：

多个移位寄存电路，该些移位寄存电路相互串联耦接，第N级的移位寄存电路包括：

一上拉电路，耦接至一第一驱动端，依据该解负载信号以拉高该第一驱动端上的一第一驱动信号；

一下拉电路，耦接至该第一驱动端，依据一后级解负载信号或一第二驱动信号以拉低该第一驱动端上的该第一驱动信号；以及

一输出级电路，耦接至该第一驱动端以及一第二驱动端，依据该第一驱动信号、该第二驱动端上的该第二驱动信号或一后级栅极驱动信号以产生该栅极驱动信号。

13.如权利要求12所述的显示装置，其特征在于，该上拉电路包括：

一第三晶体管，具有第一端接收一电源电压，该第三晶体管的控制端接收该解负载信号，该第三晶体管的第二端耦接至第一驱动端。

14.如权利要求12所述的显示装置，其特征在于，该下拉电路包括：

一第三晶体管，具有第一端耦接至该第一驱动端，该第三晶体管的第二端接收一参考电压，该第三晶体管的控制端接收该后级解负载信号；以及

一第四晶体管，具有第一端耦接至该第一驱动端，该第四晶体管的第二端接收该参考电压，该第四晶体管的控制端接收该第二驱动信号。

15.如权利要求12所述的显示装置，其特征在于，该输出级电路包括：

一第三晶体管，具有第一端以接收一时钟脉冲信号，该第三晶体管的控制端接收该第一驱动信号，该第三晶体管的第二端耦接至该输出级电路的一输出端；

一电容，串联耦接在该第三晶体管的控制端以及该第三晶体管的第二端间；

一第四晶体管，具有第一端耦接至该输出端，该第四晶体管的第二端接收该参考电压，该第四晶体管的控制端接收该第二驱动信号；

一第五晶体管，具有第一端耦接至该输出端，该第五晶体管的第二端接收该参考电压，该第五晶体管的控制端接收该后级栅极驱动信号；以及

一第六晶体管，耦接在该第三晶体管的控制端接收该第一驱动信号的路径间，该第六晶体管的控制端接收该电源电压。