CN104698646B - 一种阵列基板、其驱动方法、显示面板及显示装置 - Google Patents

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Abstract

本发明公开了一种阵列基板、其驱动方法、显示面板及显示装置，通过两条栅线来控制充电控制模块的导通与截止，实现在同一时刻，位于同一像素单元组中、且与相同的两条栅线均连接的两个充电控制模块中，只有一个充电控制模块处于导通状态，从而实现在同一时刻，位于同一像素单元组中的每行像素单元中只有一个像素单元可以接收位于该像素单元中的数据线的信号，进而实现显示。由于充电控制模块是通过两条栅线来控制的，因此本发明实施例提供的上述阵列基板与现有阵列基板相比，可以实现在不增加栅线的数量的基础上减少一半的数据线的数量，从而降低成本。

Description

一种阵列基板、其驱动方法、显示面板及显示装置
技术领域
本发明涉及显示技术领域，尤指一种阵列基板、其驱动方法、显示面板及显示装置。
背景技术
TFT-LCD(薄膜场效应晶体管-液晶显示器)、OLED(有机发光二极管)显示装置、电子纸等显示装置的阵列基板采用行列矩阵驱动模式，如图1a所示，由多行栅极线Gate和多列数据线Data交叉形成行列矩阵，并在各交叉处设置薄膜场效应晶体管2，通过薄膜场效应晶体管2实现对行列矩阵中的每个像素单元1的控制。
在分辨率不变的前提下，为了降低产品的成本，可以考虑减少数据线的数量。为达到这一目的，现有技术提出了一种Dual Gate(双栅线)结构的阵列基板，具体如图1b所示，以相邻的两列像素单元1为一像素单元组，各像素单元组中相邻两列像素单元1之间设置一条数据信号线Date，相邻两行像素单元1之间设置两条栅线Gata，各像素单元1通过薄膜场效应晶体管2与对应的一条栅线Gate和数据线Data连接。可以发现上述Dual Gate结构的阵列基板，虽然数据线减少了一半，但是栅线的数量却增加了一倍。
因此，如何在不增加栅线数量的基础上减小数据线的数量是本领域技术人员亟需解决的技术问题。
发明内容
有鉴于此，本发明实施例提供了一种阵列基板、其驱动方法、显示面板及显示装置，用以实现在不增加阵列基板上栅线的数量的基础上减少数据线的数量。
因此，本发明实施例提供的一种阵列基板，包括：呈矩阵排列的多个像素单元；还包括：分别位于各行像素单元上侧的一条栅线和下侧的一条栅线；以每相邻的两列像素单元为一个像素单元组，位于各像素单元组中相邻两列像素单元之间的一条数据信号线；以及与奇数列的各像素单元一一对应的第一充电控制模块，与偶数列的各像素单元一一对应的第二充电控制模块；其中，
所述第一充电控制模块的输出端与对应的像素单元相连，输入端与位于对应的像素单元一侧的数据线相连，第一控制端与位于对应像素单元上侧的栅线相连，第二控制端与位于对应的像素单元下侧的栅线相连；所述第一充电控制模块用于在对应的两条栅线的共同控制下处于导通状态时，将对应的数据线的信号提供给对应的像素单元；
所述第二充电控制模块的输出端与对应的像素单元相连，输入端与位于对应的像素单元一侧的数据线相连，第一控制端与位于对应像素单元上侧的栅线相连，第二控制端与位于对应的像素单元下侧的栅线相连；所述第二充电控制模块用于在对应的两条栅线的共同控制下处于导通状态时，将对应的数据线的信号提供给对应的像素单元；
在同一时刻，位于同一像素单元组、且与相同的两条栅线均连接的第一充电控制模块和第二充电控制模块中，只有第一充电控制模块处于导通状态，或只有第二充电控制模块处于导通状态。
较佳地，在本发明实施例提供的上述阵列基板中，所述第一控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态；所述第二控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态；或者，
所述第一控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态；所述第二控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态。
较佳地，在本发明实施例提供的上述阵列基板中，所述第一充电控制模块具体包括：第一开关晶体管和第二开关晶体管；其中，
所述第一开关晶体管，其栅极为所述第一充电控制模块的第一控制端，漏极为所述第一充电控制模块的输出端，源极与所述第二开关晶体管的漏极相连；
所述第二开关晶体管，其栅极为所述第一充电控制模块的第二控制端，源极为所述第一充电控制模块的输入端；
当所述第一控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态时，所述第一开关晶体管为N型晶体管，所述第二开关晶体管为P型晶体管；
当所述第一控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态时，所述第一开关晶体管为P型晶体管，所述第二开关晶体管为N型晶体管。
较佳地，在本发明实施例提供的上述阵列基板中，第二充电控制模块具体包括：第三开关晶体管和第四开关晶体管；其中
所述第三开关晶体管，其栅极为所述第二充电控制模块的第二控制端，源极为所述第二充电控制模块的输入端，漏极与所述第四开关晶体管的源极相连；
所述第四开关晶体管，其栅极为所述第二充电控制模块的第一控制端，漏极为所述第二充电控制模块的输出端；
当所述第二控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态时，所述第三开关晶体管和所述第四开关晶体管均为N型晶体管；
当所述第二控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态时，所述第三开关晶体管和所述第四开关晶体管均为P型晶体管。
较佳地，在本发明实施例提供的上述阵列基板中，所述第一控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态，所述第二控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态；或者，
所述第一控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态，所述第二控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态。
较佳地，在本发明实施例提供的上述阵列基板中，所述第一充电控制模块具体包括：第一开关晶体管和第二开关晶体管；其中，
所述第一开关晶体管，其栅极为所述第一充电控制模块的第一控制端，漏极为所述第一充电控制模块的输出端，源极与所述第二开关晶体管的漏极相连；
所述第二开关晶体管，其栅极为所述第一充电控制模块的第二控制端，源极为所述第一充电控制模块的输入端；
当所述第一控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态时，所述第一开关晶体管和所述第二开关晶体管均为N型晶体管；
当所述第一控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态时，所述第一开关晶体管和所述第二开关晶体管均为P型晶体管。
较佳地，在本发明实施例提供的上述阵列基板中，第二充电控制模块具体包括：第三开关晶体管和第四开关晶体管；其中
所述第三开关晶体管，其栅极为所述第二充电控制模块的第二控制端，源极为所述第二充电控制模块的输入端，漏极与所述第四开关晶体管的源极相连；
所述第四开关晶体管，其栅极为所述第二充电控制模块的第一控制端，漏极为所述第二充电控制模块的输出端；
当所述第二控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态时，所述第三开关晶体管为P型晶体管，所述第四开关晶体管为N型晶体管；
当所述第二控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态时，所述第三开关晶体管为N型晶体管，所述第四开关晶体管为P型晶体管。
较佳地，在本发明实施例提供的上述阵列基板中，所述第一控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态；所述第二控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态；或者，
所述第一控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态；所述第二控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态。
较佳地，在本发明实施例提供的上述阵列基板中，所述第一充电控制模块具体包括：第一开关晶体管和第二开关晶体管；其中，
所述第一开关晶体管，其栅极为所述第一充电控制模块的第一控制端，漏极为所述第一充电控制模块的输出端，源极与所述第二开关晶体管的漏极相连；
所述第二开关晶体管，其栅极为所述第一充电控制模块的第二控制端，源极为所述第一充电控制模块的输入端；
当所述第一控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态时，所述第一开关晶体管为N型晶体管，所述第二开关晶体管为P型晶体管；
当所述第一控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态时，所述第一开关晶体管为P型晶体管，所述第二开关晶体管为N型晶体管。
较佳地，在本发明实施例提供的上述阵列基板中，第二充电控制模块具体包括：第三开关晶体管和第四开关晶体管；其中
所述第三开关晶体管，其栅极为所述第二充电控制模块的第二控制端，源极为所述第二充电控制模块的输入端，漏极与所述第四开关晶体管的源极相连；
所述第四开关晶体管，其栅极为所述第二充电控制模块的第一控制端，漏极为所述第二充电控制模块的输出端；
当所述第二控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态时，所述第三开关晶体管为N型晶体管，所述第四开关晶体管为P型晶体管；
当所述第二控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态时，所述第三开关晶体管为P型晶体管，所述第四开关晶体管为N型晶体管。
相应地，本发明实施例还提供了一种上述阵列基板的驱动方法，当所述第一控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态，所述第二控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态时，所述驱动方法包括：将驱动一帧画面的时间分为N个时间段，其中，N为所述阵列基板上栅线的数量；
在第1时间段，对第1行栅线输入高电位信号，对其余行栅线输入低电位信号；
在第n时间段，对第n行栅线和第n-1行栅线输入高电位信号，对其余行栅线输入低电位信号；n为大于1且小于或等于N的正整数；
当所述第一控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态，所述第二控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态时，所述驱动方法包括：将驱动一帧画面的时间分为N个时间段，其中，N为所述阵列基板上栅线的数量；
在第1时间段，对第1行栅线输入低电位信号，对其余行栅线输入高电位信号；
在第n时间段，对第n行栅线和第n-1行栅线输入低电位信号，其余行栅线输入高电位信号；n为大于1且小于或等于N的正整数。
相应地，本发明实施例还提供了一种上述阵列基板的驱动方法，当所述第一控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态，所述第二控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态时，所述驱动方法包括：将驱动一帧画面的时间分为N个时间段，其中，N为所述阵列基板上栅线的数量；
在第1时间段，对第1行栅线输入高电位信号，对其余行栅线输入低电位信号；
在第n时间段，对第n行栅线和第n-1行栅线输入高电位信号，对其余行栅线输入低电位信号；n为大于1且小于或等于N的正整数；
当所述第一控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态，所述第二控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态时，所述驱动方法包括：将驱动一帧画面的时间分为N个时间段，其中，N为所述阵列基板上栅线的数量；
在第1时间段，对第1行栅线输入低电位信号，对其余行栅线输入高电位信号；
在第n时间段，对第n行栅线和第n-1行栅线输入低电位信号，对其余行栅线输入高电位信号；n为大于1且小于或等于N的正整数。
相应地，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述任一种阵列基板。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种显示面板。
本发明实施例提供的上述阵列基板、其驱动方法、显示面板及显示装置，通过两条栅线来控制充电控制模块的导通与截止，实现在同一时刻，位于同一像素单元组中、且与相同的两条栅线均连接的两个充电控制模块中，只有一个充电控制模块处于导通状态，从而实现在同一时刻，位于同一像素单元组中的每行像素单元中只有一个像素单元可以接收位于该像素单元中的数据线的信号，进而实现显示。由于充电控制模块是通过两条栅线来控制的，因此本发明实施例提供的上述阵列基板与现有阵列基板相比，可以实现在不增加栅线的数量的基础上减少一半的数据线的数量，从而降低成本。
附图说明
图1a为现有的阵列基板的结构示意图；
图1b为现有的双栅结构的阵列基板的结构示意图；
图2为本发明实施例提供的阵列基板的机构示意图；
图3a为本发明实例一和实例三所提供的阵列基板在显示一帧画面时对应的时序示意图；
图3b为本发明实例二和实例四所提供的阵列基板在显示一帧画面时对应的时序示意图；
图3c为本发明实例五和实例六所提供的阵列基板在显示一帧画面时对应的时序示意图之一；
图3d为本发明实例五和实例六所提供的阵列基板在显示一帧画面时对应的时序示意图之二；
图4a为本发明实例一提供的阵列基板的结构示意图；
图4b为本发明实例二提供的阵列基板的结构示意图；
图4c为本发明实例三提供的阵列基板的结构示意图；
图4d为本发明实例四提供的阵列基板的结构示意图；
图4e为本发明实例五提供的阵列基板的结构示意图；
图4f为本发明实例六提供的阵列基板的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的阵列基板、其驱动方法、显示面板及显示装置的具体实施方式进行详细地说明。
本发明实施例提供的一种阵列基板，如图2所示，包括：呈矩阵排列的多个像素单元01；还包括：分别位于第n行像素单元01上侧的一条栅线Gate n和下侧的一条栅线Gate n+1(其中n为大于0且小于N的正整数，N为阵列基板上所有栅线的数量)；以每相邻的两列像素单元01为一个像素单元组02，位于各像素单元组02中相邻两列像素单元01之间的一条数据信号线Data；以及与奇数列的各像素单元01一一对应的第一充电控制模块031，与偶数列的各像素单元01一一对应的第二充电控制模块032；其中，
第一充电控制模块031的输出端1o与对应的像素单元01相连，输入端1i与位于对应的像素单元01一侧的数据线Data相连，第一控制端1a与位于对应像素单元01上侧的栅线Gate n相连，第二控制端1b与位于对应的像素单元01下侧的栅线Gate n+1相连；第一充电控制模块031用于在对应的两条栅线(Gate n和Gate n+1)的共同控制下处于导通状态时，将对应的数据线Data的信号提供给对应的像素单元01；
第二充电控制模块032的输出端2o与对应的像素单元01相连，输入端2i与位于对应的像素单元01一侧的数据线Data相连，第一控制端2a与位于对应像素单元01上侧的栅线Gate n相连，第二控制端2b与位于对应的像素单元01下侧的栅线Gate n+1相连；第二充电控制模块032用于在对应的两条栅线(Gate n和Gate n+1)的共同控制下处于导通状态时，将对应的数据线Data的信号提供给对应的像素单元01；
在同一时刻，位于同一像素单元组02中、且与相同的两条栅线均连接的第一充电控制模块031和第二充电控制模块032中，只有第一充电控制模块031处于导通状态，或只有第二充电控制模块032处于导通状态。
本发明实施例提供的上述阵列基板，通过两条栅线来控制充电控制模块的导通与截止，实现在同一时刻，位于同一像素单元组中、且与相同的两条栅线均连接的两个充电控制模块中，只有一个充电控制模块处于导通状态，从而实现在同一时刻，位于同一像素单元组中的每行像素单元中只有一个像素单元可以接收位于该像素单元中的数据线的信号，进而实现显示。由于充电控制模块是通过两条栅线来控制的，因此本发明实施例提供的上述阵列基板与现有阵列基板相比，可以实现在不增加栅线的数量的基础上减少一半的数据线的数量，从而降低成本。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
实例一：
较佳地，在本发明实施例提供的上述阵列基板中，第一控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态；第二控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态。
具体地，上述阵列基板在显示一帧画面时对应的时序图如图3a所示，包括N个时间段，在第1时间段，对第1行栅线Gate 1输入高电位信号，其余行栅线输入低电位信号；在第n时间段，对第n行栅线Gate n和第n-1行栅线Gate n-1输入高电位信号，其余行栅线输入低电位信号。其中，n为大于1且小于或等于N的正整数，N为阵列基板上所有栅线的数量。
较佳地，在实例一提供的阵列基板中，如图4a所示，第一充电控制模块031具体可以包括：第一开关晶体管T1和第二开关晶体管T2；其中，
第一开关晶体管T1，其栅极为第一充电控制模块031的第一控制端1a，漏极为第一充电控制模块031的输出端1o，源极与第二开关晶体管T2的漏极相连；
第二开关晶体管T2，其栅极为第一充电控制模块031的第二控制端1b，源极为第一充电控制模块031的输入端1i；
第一开关晶体管T1为N型晶体管，第二开关晶体管T2为P型晶体管。
以上仅是举例说明实例一提供的阵列基板中的第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在实例一提供的上述阵列基板中，如图4a所示，第二充电控制模块032具体可以包括：第三开关晶体管T3和第四开关晶体管T4；其中
第三开关晶体管T3，其栅极为第二充电控制模块032的第二控制端2b，源极为第二充电控制模块的输入端2i，漏极与第四开关晶体管T4的源极相连；
第四开关晶体管T4，其栅极为第二充电控制模块032的第一控制端2a，漏极为第二充电控制模块032的输出端2o；
第三开关晶体管T3和第四开关晶体管T4均为N型晶体管。
以上仅是举例说明实例一提供的阵列基板中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
实例二：
较佳地，在本发明实施例提供的上述阵列基板中，第一控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态；第二控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态。
具体地，上述阵列基板在显示一帧画面时对应的时序图如图3b所示，包括N个时间段，在第1时间段，对第1行栅线Gate 1输入低电位信号，其余行栅线输入高电位信号；在第n时间段，对第n行栅线Gate n和第n-1行栅线Gate n-1输入低电位信号，其余行栅线输入高电位信号。其中，n为大于1且小于或等于N的正整数，N为阵列基板上所有栅线的数量。
较佳地，在实例一提供的阵列基板中，如图4b所示，第一充电控制模块031具体可以包括：第一开关晶体管T1和第二开关晶体管T2；其中，
第一开关晶体管T1，其栅极为第一充电控制模块031的第一控制端1a，漏极为第一充电控制模块031的输出端1o，源极与第二开关晶体管T2的漏极相连；
第二开关晶体管T2，其栅极为第一充电控制模块031的第二控制端1b，源极为第一充电控制模块031的输入端1i；
第一开关晶体管T1为P型晶体管，第二开关晶体管T2为N型晶体管。
以上仅是举例说明实例二提供的阵列基板中的第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在实例二提供的上述阵列基板中，如图4b所示，第二充电控制模块032具体可以包括：第三开关晶体管T3和第四开关晶体管T4；其中
第三开关晶体管T3，其栅极为第二充电控制模块032的第二控制端2b，源极为第二充电控制模块的输入端2i，漏极与第四开关晶体管T4的源极相连；
第四开关晶体管T4，其栅极为第二充电控制模块032的第一控制端2a，漏极为第二充电控制模块032的输出端2o；
第三开关晶体管T3和第四开关晶体管T4均为P型晶体管。
以上仅是举例说明实例二提供的阵列基板中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
实例三：
较佳地，在本发明实施例提供的上述阵列基板中，第一控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态，第二控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态。
具体地，上述阵列基板在显示一帧画面时对应的时序图如图3a所示，包括N个时间段，在第1时间段，对第1行栅线Gate 1输入高电位信号，其余行栅线输入低电位信号；在第n时间段，对第n行栅线Gate n和第n-1行栅线Gate n-1输入高电位信号，其余行栅线输入低电位信号。其中，n为大于1且小于或等于N的正整数，N为阵列基板上所有栅线的数量。
较佳地，在实例三提供的阵列基板中，如图4c所示，第一充电控制模块031具体可以包括：第一开关晶体管T1和第二开关晶体管T2；其中，
第一开关晶体管T1，其栅极为第一充电控制模块031的第一控制端1a，漏极为第一充电控制模块031的输出端1o，源极与第二开关晶体管T2的漏极相连；
第二开关晶体管T2，其栅极为第一充电控制模块031的第二控制端1b，源极为第一充电控制模块031的输入端1i；
第一开关晶体管T1和第二开关晶体管T2均为N型晶体管。
以上仅是举例说明实例三提供的阵列基板中的第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在实例三提供的上述阵列基板中，如图4c所示，第二充电控制模块032具体可以包括：第三开关晶体管T3和第四开关晶体管T4；其中
第三开关晶体管T3，其栅极为第二充电控制模块032的第二控制端2b，源极为第二充电控制模块的输入端2i，漏极与第四开关晶体管T4的源极相连；
第四开关晶体管T4，其栅极为第二充电控制模块032的第一控制端2a，漏极为第二充电控制模块032的输出端2o；
第三开关晶体管T3为P型晶体管，第四开关晶体管T4为N型晶体管。
以上仅是举例说明实例三提供的阵列基板中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
实例四：
较佳地，在本发明实施例提供的上述阵列基板中，第一控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态，第二控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态。
具体地，上述阵列基板在显示一帧画面时对应的时序图如图3b所示，包括N个时间段，在第1时间段，对第1行栅线Gate 1输入低电位信号，其余行栅线输入高电位信号；在第n时间段，对第n行栅线Gate n和第n-1行栅线Gate n-1输入低电位信号，其余行栅线输入高电位信号。其中，n为大于1且小于或等于N的正整数，N为阵列基板上所有栅线的数量。
较佳地，在实例四提供的阵列基板中，如图4d所示，第一充电控制模块031具体可以包括：第一开关晶体管T1和第二开关晶体管T2；其中，
第一开关晶体管T1，其栅极为第一充电控制模块031的第一控制端1a，漏极为第一充电控制模块031的输出端1o，源极与第二开关晶体管T2的漏极相连；
第二开关晶体管T2，其栅极为第一充电控制模块031的第二控制端1b，源极为第一充电控制模块031的输入端1i；
第一开关晶体管T1和第二开关晶体管T2均为P型晶体管。
以上仅是举例说明实例四提供的阵列基板中的第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在实例四提供的上述阵列基板中，如图4d所示，第二充电控制模块032具体可以包括：第三开关晶体管T3和第四开关晶体管T4；其中
第三开关晶体管T3，其栅极为第二充电控制模块032的第二控制端2b，源极为第二充电控制模块的输入端2i，漏极与第四开关晶体管T4的源极相连；
第四开关晶体管T4，其栅极为第二充电控制模块032的第一控制端2a，漏极为第二充电控制模块032的输出端2o；
第三开关晶体管T3为N型晶体管，第四开关晶体管T4为P型晶体管。
以上仅是举例说明实例四提供的阵列基板中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
实例五
较佳地，在本发明实施例提供的上述阵列基板中，第一控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态；第二控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态。
具体地，上述阵列基板在显示一帧画面时对应的时序图如图3c或图3d所示，包括N个时间段，在第n时间段，对第n行栅线输入高电位信号或低电位信号，对其余行栅线输入低电位信号或高电位信号；其中，n为大于0且小于或等于N的正整数。
较佳地，在实例五提供的阵列基板中，如图4e所示，第一充电控制模块031具体可以包括：第一开关晶体管T1和第二开关晶体管T2；其中，
第一开关晶体管T1，其栅极为第一充电控制模块031的第一控制端1a，漏极为第一充电控制模块031的输出端1o，源极与第二开关晶体管T2的漏极相连；
第二开关晶体管T2，其栅极为第一充电控制模块031的第二控制端1b，源极为第一充电控制模块031的输入端1i；
第一开关晶体管为N型晶体管，第二开关晶体管为P型晶体管。
以上仅是举例说明实例五提供的阵列基板中的第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在实例五提供的上述阵列基板中，如图4e所示，第二充电控制模块032具体可以包括：第三开关晶体管T3和第四开关晶体管T4；其中
第三开关晶体管T3，其栅极为第二充电控制模块032的第二控制端2b，源极为第二充电控制模块的输入端2i，漏极与第四开关晶体管T4的源极相连；
第四开关晶体管T4，其栅极为第二充电控制模块032的第一控制端2a，漏极为第二充电控制模块032的输出端2o；
第三开关晶体管T3为N型晶体管，第四开关晶体管T4为P型晶体管。
以上仅是举例说明实例五提供的阵列基板中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
实例六
较佳地，在本发明实施例提供的上述阵列基板中，第一控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态；第二控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态。
具体地，上述阵列基板在显示一帧画面时对应的时序图如图3c或图3d所示，包括N个时间段，在第n时间段，对第n行栅线输入高电位信号或低电位信号，对其余行栅线输入低电位信号或高电位信号；其中，n为大于0且小于或等于N的正整数。
较佳地，在实例五提供的阵列基板中，如图4f所示，第一充电控制模块031具体可以包括：第一开关晶体管T1和第二开关晶体管T2；其中，
第一开关晶体管T1，其栅极为第一充电控制模块031的第一控制端1a，漏极为第一充电控制模块031的输出端1o，源极与第二开关晶体管T2的漏极相连；
第二开关晶体管T2，其栅极为第一充电控制模块031的第二控制端1b，源极为第一充电控制模块031的输入端1i；
第一开关晶体管为P型晶体管，第二开关晶体管为N型晶体管。
以上仅是举例说明实例六提供的阵列基板中的第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在实例六提供的上述阵列基板中，如图4f所示，第二充电控制模块032具体可以包括：第三开关晶体管T3和第四开关晶体管T4；其中
第三开关晶体管T3，其栅极为第二充电控制模块032的第二控制端2b，源极为第二充电控制模块的输入端2i，漏极与第四开关晶体管T4的源极相连；
第四开关晶体管T4，其栅极为第二充电控制模块032的第一控制端2a，漏极为第二充电控制模块032的输出端2o；
第三开关晶体管T3为P型晶体管，第四开关晶体管T4为N型晶体管。
以上仅是举例说明实例六提供的阵列基板中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
基于同一发明构思，本发明实施例还提供了一种上述实例一或实例二所提供的阵列基板的驱动方法。
当阵列基板中的第一控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态，第二控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态时，即实例一的阵列基板的驱动方法包括：将驱动一帧画面的时间分为N个时间段，其中，N为阵列基板上栅线的数量；
在第1时间段，对第1行栅线输入高电位信号，对其余行栅线输入低电位信号；
在第n时间段，对第n行栅线和第n-1行栅线输入高电位信号，对其余行栅线输入低电位信号；n为大于1且小于或等于N的正整数。
当阵列基板中的第一控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态，第二控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态时，即实例二的阵列基板的驱动方法包括：将驱动一帧画面的时间分为N个时间段，其中，N为阵列基板上栅线的数量；
在第1时间段，对第1行栅线输入低电位信号，对其余行栅线输入高电位信号；
在第n时间段，对第n行栅线和第n-1行栅线输入低电位信号，其余行栅线输入高电位信号；n为大于1且小于或等于N的正整数。
基于同一发明构思，本发明实施例还提供了一种上述实例三或实例四所提供的阵列基板的驱动方法。
当阵列基板中的第一控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态，第二控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态时，即实例三的阵列基板的驱动方法包括：将驱动一帧画面的时间分为N个时间段，其中，N为阵列基板上栅线的数量；
在第1时间段，对第1行栅线输入高电位信号，对其余行栅线输入低电位信号；
在第n时间段，对第n行栅线和第n-1行栅线输入高电位信号，对其余行栅线输入低电位信号；n为大于1且小于或等于N的正整数；
当阵列基板中的第一控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态，第二控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态时，即实例四的阵列基板的驱动方法包括：将驱动一帧画面的时间分为N个时间段，其中，N为阵列基板上栅线的数量；
在第1时间段，对第1行栅线输入低电位信号，对其余行栅线输入高电位信号；
在第n时间段，对第n行栅线和第n-1行栅线输入低电位信号，对其余行栅线输入高电位信号；n为大于1且小于或等于N的正整数。
基于同一发明构思，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述阵列基板。由于该显示面板解决问题的原理与前述一种阵列基板相似，因此该显示面板的实施可以参见前述阵列基板的实施，重复之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述显示面板，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述显示面板的实施例，重复之处不再赘述。
本发明实施例提供的一种阵列基板、其驱动方法、显示面板及显示装置，通过两条栅线来控制充电控制模块的导通与截止，实现在同一时刻，位于同一像素单元组中、且与相同的两条栅线均连接的两个充电控制模块中，只有一个充电控制模块处于导通状态，从而实现在同一时刻，位于同一像素单元组中的每行像素单元中只有一个像素单元可以接收位于该像素单元中的数据线的信号，进而实现显示。由于充电控制模块是通过两条栅线来控制的，因此本发明实施例提供的上述阵列基板与现有阵列基板相比，可以实现在不增加栅线的数量的基础上减少一半的数据线的数量，从而降低成本。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种阵列基板，包括：呈矩阵排列的多个像素单元；其特征在于，还包括：分别位于各行像素单元上侧的一条栅线和下侧的一条栅线；以每相邻的两列像素单元为一个像素单元组，位于各像素单元组中相邻两列像素单元之间的一条数据信号线；以及与奇数列的各像素单元一一对应的第一充电控制模块，与偶数列的各像素单元一一对应的第二充电控制模块；其中，
所述第一充电控制模块的输出端与对应的像素单元相连，输入端与位于对应的像素单元一侧的数据线相连，第一控制端与位于对应像素单元上侧的栅线相连，第二控制端与位于对应的像素单元下侧的栅线相连；所述第一充电控制模块用于在对应的两条栅线的共同控制下处于导通状态时，将对应的数据线的信号提供给对应的像素单元；
所述第二充电控制模块的输出端与对应的像素单元相连，输入端与位于对应的像素单元一侧的数据线相连，第一控制端与位于对应像素单元上侧的栅线相连，第二控制端与位于对应的像素单元下侧的栅线相连；所述第二充电控制模块用于在对应的两条栅线的共同控制下处于导通状态时，将对应的数据线的信号提供给对应的像素单元；
在同一时刻，位于同一像素单元组、且与相同的两条栅线均连接的第一充电控制模块和第二充电控制模块中，只有第一充电控制模块处于导通状态，或只有第二充电控制模块处于导通状态。
2.如权利要求1所述的阵列基板，其特征在于，所述第一控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态；所述第二控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态；或者，
所述第一控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态；所述第二控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态。
3.如权利要求2所述的阵列基板，其特征在于，所述第一充电控制模块具体包括：第一开关晶体管和第二开关晶体管；其中，
所述第一开关晶体管，其栅极为所述第一充电控制模块的第一控制端，漏极为所述第一充电控制模块的输出端，源极与所述第二开关晶体管的漏极相连；
所述第二开关晶体管，其栅极为所述第一充电控制模块的第二控制端，源极为所述第一充电控制模块的输入端；
当所述第一控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态时，所述第一开关晶体管为N型晶体管，所述第二开关晶体管为P型晶体管；
当所述第一控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态时，所述第一开关晶体管为P型晶体管，所述第二开关晶体管为N型晶体管。
4.如权利要求2所述的阵列基板，其特征在于，第二充电控制模块具体包括：第三开关晶体管和第四开关晶体管；其中
所述第三开关晶体管，其栅极为所述第二充电控制模块的第二控制端，源极为所述第二充电控制模块的输入端，漏极与所述第四开关晶体管的源极相连；
所述第四开关晶体管，其栅极为所述第二充电控制模块的第一控制端，漏极为所述第二充电控制模块的输出端；
当所述第二控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态时，所述第三开关晶体管和所述第四开关晶体管均为N型晶体管；
当所述第二控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态时，所述第三开关晶体管和所述第四开关晶体管均为P型晶体管。
5.如权利要求1所述的阵列基板，其特征在于，所述第一控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态，所述第二控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态；或者，
所述第一控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态，所述第二控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态。
6.如权利要求5所述的阵列基板，其特征在于，所述第一充电控制模块具体包括：第一开关晶体管和第二开关晶体管；其中，
所述第一开关晶体管，其栅极为所述第一充电控制模块的第一控制端，漏极为所述第一充电控制模块的输出端，源极与所述第二开关晶体管的漏极相连；
所述第二开关晶体管，其栅极为所述第一充电控制模块的第二控制端，源极为所述第一充电控制模块的输入端；
当所述第一控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态时，所述第一开关晶体管和所述第二开关晶体管均为N型晶体管；
当所述第一控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态时，所述第一开关晶体管和所述第二开关晶体管均为P型晶体管。
7.如权利要求5所述的阵列基板，其特征在于，第二充电控制模块具体包括：第三开关晶体管和第四开关晶体管；其中
所述第三开关晶体管，其栅极为所述第二充电控制模块的第二控制端，源极为所述第二充电控制模块的输入端，漏极与所述第四开关晶体管的源极相连；
所述第四开关晶体管，其栅极为所述第二充电控制模块的第一控制端，漏极为所述第二充电控制模块的输出端；
当所述第二控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态时，所述第三开关晶体管为P型晶体管，所述第四开关晶体管为N型晶体管；
当所述第二控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态时，所述第三开关晶体管为N型晶体管，所述第四开关晶体管为P型晶体管。
8.如权利要求1所述的阵列基板，其特征在于，所述第一控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态；所述第二控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态；或者，
所述第一控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态；所述第二控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态。
9.如权利要求8所述的阵列基板，其特征在于，所述第一充电控制模块具体包括：第一开关晶体管和第二开关晶体管；其中，
所述第一开关晶体管，其栅极为所述第一充电控制模块的第一控制端，漏极为所述第一充电控制模块的输出端，源极与所述第二开关晶体管的漏极相连；
所述第二开关晶体管，其栅极为所述第一充电控制模块的第二控制端，源极为所述第一充电控制模块的输入端；
当所述第一控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态时，所述第一开关晶体管为N型晶体管，所述第二开关晶体管为P型晶体管；
当所述第一控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态时，所述第一开关晶体管为P型晶体管，所述第二开关晶体管为N型晶体管。
10.如权利要求8所述的阵列基板，其特征在于，第二充电控制模块具体包括：第三开关晶体管和第四开关晶体管；其中
所述第三开关晶体管，其栅极为所述第二充电控制模块的第二控制端，源极为所述第二充电控制模块的输入端，漏极与所述第四开关晶体管的源极相连；
所述第四开关晶体管，其栅极为所述第二充电控制模块的第一控制端，漏极为所述第二充电控制模块的输出端；
当所述第二控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态时，所述第三开关晶体管为N型晶体管，所述第四开关晶体管为P型晶体管；
当所述第二控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态时，所述第三开关晶体管为P型晶体管，所述第四开关晶体管为N型晶体管。
11.一种如权利要求2-4任一项所述的阵列基板的驱动方法，其特征在于：
当所述第一控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态，所述第二控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态时，所述驱动方法包括：将驱动一帧画面的时间分为N个时间段，其中，N为所述阵列基板上栅线的数量；
在第1时间段，对第1行栅线输入高电位信号，对其余行栅线输入低电位信号；
在第n时间段，对第n行栅线和第n-1行栅线输入高电位信号，对其余行栅线输入低电位信号；n为大于1且小于或等于N的正整数；
当所述第一控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态，所述第二控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态时，一帧时间包括N个时间段，其中，N为所述阵列基板上栅线的数量；
在第1时间段，对第1行栅线输入低电位信号，对其余行栅线输入高电位信号；
在第n时间段，对第n行栅线和第n-1行栅线输入低电位信号，其余行栅线输入高电位信号；n为大于1且小于或等于N的正整数。
12.一种如权利要求5-7任一项所述的阵列基板的驱动方法，其特征在于：
当所述第一控制模块用于在对应的两条栅线的信号均为高电位信号时处于导通状态，所述第二控制模块用于在对应的位于上侧的栅线的信号为高电位信号，对应的位于下侧的栅线的信号为低电位信号时处于导通状态时，一帧时间包括N个时间段，其中，N为所述阵列基板上栅线的数量；
在第1时间段，对第1行栅线输入高电位信号，对其余行栅线输入低电位信号；
在第n时间段，对第n行栅线和第n-1行栅线输入高电位信号，对其余行栅线输入低电位信号；n为大于1且小于或等于N的正整数；
当所述第一控制模块用于在对应的两条栅线的信号均为低电位信号时处于导通状态，所述第二控制模块用于在对应的位于上侧的栅线的信号为低电位信号，对应的位于下侧的栅线的信号为高电位信号时处于导通状态时，一帧时间包括N个时间段，其中，N为所述阵列基板上栅线的数量；
在第1时间段，对第1行栅线输入低电位信号，对其余行栅线输入高电位信号；
在第n时间段，对第n行栅线和第n-1行栅线输入低电位信号，对其余行栅线输入高电位信号；n为大于1且小于或等于N的正整数。
13.一种显示面板，其特征在于，包括如权利要求1-10任一项所述的阵列基板。
14.一种显示装置，其特征在于，包括如权利要求13所述的显示面板。
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