CN108630155A - 复位电路、移位寄存器单元、栅极驱动电路、显示装置以及驱动方法 - Google Patents

复位电路、移位寄存器单元、栅极驱动电路、显示装置以及驱动方法 Download PDF

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Abstract

本公开提供了一种针对移位寄存器单元的复位电路、移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。其中，所述复位电路包括：第一调节控制单元，其输入端经由接地输入端接收地线信号，控制端接收第一控制信号，输出端连接到第一节点；第二调节控制单元，其输入端经由调节信号输入端接收调节信号，控制端接收第二控制信号，输出端连接到所述第一节点；存储单元，其第一端连接到所述第一节点，第二端连接到第二节点，该第二节点连接在用于接收复位信号的复位信号输入端和所述移位寄存器单元的用于接收复位输入的晶体管之间。

Description

复位电路、移位寄存器单元、栅极驱动电路、显示装置以及驱 动方法
技术领域
本公开涉及显示技术领域，具体地涉及一种复位电路、移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。
背景技术
显示装置包括用于驱动像素单元的栅极驱动电路，例如使用栅极驱动阵列(GOA，Gate on Array)技术的栅极驱动电路。栅极驱动电路包括级联的移位寄存器单元(SR单元，或称为栅极驱动单元或GOA单元)，输入的时钟信号通过移位寄存器单元的转换后会依次加在显示装置的每一像素行的栅线上，以逐行控制显示装置的显示。在栅极驱动电路布置中，需要使用之后某一级移位寄存器单元的输出来对之前某一级移位寄存器单元进行复位。比如，在将单级移位寄存器单元作为一组从而只同时开启一行像素单元的情况中，对于第n级移位寄存器单元来讲，需要使用第n+1级移位寄存器单元的输出作为其复位输入。
然而，对于最后几级移位寄存器单元(比如，以上示例情况中的最后一级)来讲，其后并不存在其他的移位寄存器单元，因此需要设置单独的复位移位寄存器单元来实现这一复位功能。这些复位移位寄存器单元并不像之前的移位寄存器单元那样连接有效区域的栅极负载，从而其产生的复位信号的电压较大，这会对最后几级移位寄存器单元的工作特性产生不利的影响。
发明内容
为了解决现有技术中存在的上述问题，本公开提出了一种针对移位寄存器单元的复位电路、移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。
根据本公开的一个方面，提出了一种针对移位寄存器单元的复位电路。该复位电路包括：第一调节控制单元，其输入端经由接地输入端接收地线信号，控制端接收第一控制信号，输出端连接到第一节点；第二调节控制单元，其输入端经由调节信号输入端接收调节信号，控制端接收第二控制信号，输出端连接到所述第一节点；存储单元，其第一端连接到所述第一节点，第二端连接到第二节点，该第二节点连接在用于接收复位信号的复位信号输入端和所述移位寄存器单元的用于接收复位输入的晶体管之间。
在一个实施例中，所述第一调节控制单元和所述第二调节控制单元包括薄膜晶体管，以及所述存储单元包括电容器。
在一个实施例中，在所述第一调节控制单元中，输入端包括源极和漏极中的一个，输出端包括源极和漏极中的另一个，控制端包括栅极，以及在所述第二调节控制单元中，输入端包括源极和漏极中的一个，输出端包括源极和漏极中的另一个，控制端包括栅极。
在一个实施例中，所述第一控制信号与所述移位寄存器单元的栅极驱动输入信号同相，以及所述第二控制信号与所述复位信号同相。
在一个实施例中，所述第一控制信号包括所述栅极驱动输入信号，以及所述第二控制信号包括所述复位信号。
在一个实施例中，所述调节信号包括恒定直流电平调节信号。
在一个实施例中，所述复位信号输入端用于接收来自另一移位寄存器单元的复位信号。
根据本公开的另一方面，提供了一种移位寄存器单元。该移位寄存器单元包括根据上文各实施例所述的复位电路。
根据本公开的另一方面，提供了一种栅极驱动电路。该栅极驱动电路包括级联的N(N为正整数)个移位寄存器单元，其中，所述N个移位寄存器单元中的K(K为正整数)个移位寄存器单元是根据权利要求7所述的移位寄存器单元，所述K个移位寄存器单元是所述N个移位寄存器单元中第N-2K+1个到第N-K个移位寄存器单元。
在一个实施例中，在所述K个移位寄存器单元中的每一个移位寄存器单元的复位电路中，所述复位信号输入端接收来自该移位寄存器单元之后第K级移位寄存器单元的复位信号。
根据本公开的另一方面，提供了一种显示装置。该显示装置包括根据上文所述的栅极驱动电路。
根据本公开的另一方面，提供了一种驱动方法，用于驱动根据上文所述的复位电路。所述驱动方法包括：在第一时段期间，通过所述第一控制信号控制所述第一调节控制单元接通，以使得所述第一节点处的电压为零；在第二时段期间，通过所述第一控制信号控制所述第一调节控制单元关断；在第三时段期间，通过所述第二控制信号控制所述第二调节控制单元接通，使得所述第一节点处的电压等于所述调节信号的电压，同时通过所述复位信号输入端输入所述复位信号，使得所述第二节点处的电压等于所述复位信号的电压减去所述调节信号的电压。
在一个实施例中，所述第一时段、第二时段和第三时段分别等于1/2时钟周期。
附图说明
图1示出了一种栅极驱动电路的级联图。
图2示出了一种移位寄存器单元的电路结构图。
图3示出了图2所示的移位寄存器单元的信号时序图。
图4示出了根据本公开实施例的复位电路的电路结构图。
图5示出了图4所示的复位电路的更为详细的电路结构图。
图6示出了根据本公开实施例的移位寄存器单元的电路结构图。
图7示出了图6所示的移位寄存器单元的信号时序图。
图8示出了根据本公开实施例的栅极驱动电路级联图。
图9示出了根据本公开的另一实施例的栅极驱动电路级联图。
图10示出了根据本公开的另一实施例的栅极驱动电路级联图。
图11示出了根据本公开实施例的复位电路的驱动方法的流程图。
具体实施方式
下面将详细描述本公开的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本公开。在以下描述中，为了提供对本公开的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本公开。在其他实例中，为了避免混淆本公开，未具体描述公知的电路、材料或方法。
在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本公开至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
以下参考附图对本公开进行具体描述。
首先，图1示出了一种栅极驱动电路100的级联图。图2示出了一种示例性移位寄存器单元200的电路结构图。
图1中每次同时开启单个像素行，所以在对移位寄存器单元进行分组时，每个组内只包括单个移位寄存器。图1中所示的栅极驱动电路100包括N级移位寄存器单元。为了便于描述，图中只示出了最后4级的移位寄存器单元SR(N-3)～SR(N)。移位寄存器单元SR(N)为最后一级，其作为附加的复位移位寄存器单元不连接像素负载。在栅极驱动电路100中，除最后一级移位寄存器单元SR(N)之外，每一级移位寄存器单元都实现为移位寄存器单元200。
具体地，移位寄存器单元200包括用于接收栅极驱动输入信号INPUT的第一输入端1、用于接收复位信号RESET的第二输入端2和用于输出输出信号OUTPUT的输出端8。输出端8输出的输出信号OUTPUT即移位寄存器单元200的栅极扫描信号。
对于栅极驱动电路100中的任一级移位寄存器单元200(比如图1中的移位寄存器单元SR(N-1))，其接收的输入信号INPUT是上一级移位寄存器单元(SR(N-2))的输出信号OUTPUT(G(N-2))，其接收的复位信号RESET是下一级(SR(N))的输出信号OUTPUT(G(N))。
移位寄存器单元200包括四个晶体管和一个电容器，即第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和电容器C。
具体地，第一晶体管M1的栅极和源极相连，并连接至第一输入端1。
第二晶体管M2的栅极连接至第二输入端2，漏极与低电平端5连接，用于接收低电平信号VSS。
第一晶体管M1的漏极与第二晶体管M2的源极连接到上拉节点PU。
第三晶体管M3的栅极与时钟端6连接，用于接收时钟信号CLK。M3的栅极经由电容器C与输出端8连接。
第四晶体管M4的栅极也连接到第二输入端2，漏极也连接到低电平端5，源极则连接到输出端8。
图3示出了移位寄存器单元200的信号时序图。图3中的一个时段为1/2个时钟周期。
首先，在时段①中，即上一级移位寄存器单元进行输出时，本级移位寄存器单元200的输入信号INPUT为高电平，第一晶体管M1开启对上拉节点PU预充电。
接下来，在时段②中，本级移位寄存器单元200的时钟信号CLK为高电平，第三晶体管M3开启，使得输出端8的输出信号OUTPUT为高电平。同时，由于自举效应，上拉节点PU的电位被再次升高。
然后，在时段③中，下一级移位寄存器单元输出的输出信号为高电平，即第二输入端2处接收的复位信号RESET为高电平，第二晶体管M2和第四晶体管M4开启，对上拉节点P和输出端8进行放电从而复位。
栅极驱动电路100中的最后一级移位寄存器单元SR(N)不具有像素负载，从而其对上一级移位寄存器单元SR(N-1)产生的复位信号RESET的电压较大，会对SR(N-1)的性能造成不利的影响。
图4示出了根据本公开实施例的复位电路400的电路结构图。该复位电路400可以应用于将接收到如上所述具有较大电压的复位信号RESET的移位寄存器单元(例如图3中的SR(N-1))，从而可控地降低实际施加到移位寄存器单元中关键元件(例如，图2中的第二晶体管M2)上的复位信号的电压值。
如图4所示，所述复位电路400包括第一调节控制单元410、第二调节控制单元420和存储单元430。
第一调节控制单元410的输入端经由接地输入端接收地线信号GND，控制端接收第一控制信号，输出端连接到第一节点N1。
第二调节控制单元420的输入端经由调节信号输入端接收调节信号VNN，控制端接收第二控制信号，输出端连接到所述第一节点N1。
存储单元430的第一端连接到所述第一节点N1，第二端连接到第二节点N2。第二节点N2连接在用于接收来自另一移位寄存器单元(复位电路400所位于的移位寄存器单元之后的某一级移位寄存器单元，比如，在每次开启一行像素的情形中是复位电路400所位于的移位寄存器单元的下一级移位寄存器单元)的复位信号RESET的复位信号输入端和复位电路400所位于的移位寄存器单元中用于接收复位输入的晶体管之间。
在一个实施例中，第一控制信号与复位电路400所位于的移位寄存器单元的栅极驱动输入信号同相，并且第二控制信号与复位信号RESET同相。
在一个优选实施例中，第一控制信号是所述栅极驱动输入信号，并且第二控制信号是所述复位信号RESET。
在一个实施例中，调节信号VNN是恒定直流电平调节信号。在另一实施例中，可根据需要改变调节信号VNN的电压，从而可控地降低实际施加到移位寄存器单元中关键元件上的复位信号的电压值。
图5示出了图4所示的复位电路400的更为详细的电路结构图。
从图5可见，第一调节控制单元410和第二调节控制单元420分别是薄膜晶体管M41和M42。存储单元430是电容器C43。
在一个实施例中，第一调节控制单元410的输入端是M41的源极和漏极中的一个，输出端是M41的源极和漏极中的另一个，控制端是M41的栅极。类似地，第二调节控制单元420的输入端是M42的源极和漏极中的一个，输出端是M42的源极和漏极中的另一个，控制端是M42的栅极。
图6示出了根据本公开实施例的移位寄存器单元600的电路结构图。所述移位寄存器单元600中包括图4(或图5)所示的复位电路400和图2所示的移位寄存器单元200的电路结构。应该理解的是，虽然在图6中将复位电路400与图2中的移位寄存器单元200进行了结合，但这只是示例性的，本公开并不对与复位电路400相结合的移位寄存器单元的具体结构进行限制，在其他实施例中，同样可以将复位电路400与其他类型的移位寄存器单元进行结合，以实现本公开所提出的能够降低施加到关键元件的复位信号的移位寄存器单元。此外，为了便于描述，图6中示出了复位电路400的更为详细的示例性电路结构(图5)。
在图6的电路结构中，通过复位电路400使得在第二输入端2处接收的复位信号RESET在第二节点N2处降低，从而改善了最终施加到第二晶体管M2上的复位信号对M2的不利影响。
图7示出了移位寄存器单元600的信号时序图。图7中的一个时段为1/2个时钟周期。以下结合图7描述图6所示的移位寄存器单元600的时序操作。
首先，在时段①中，作为一帧内移位寄存器单元600的工作时段的开始，输入信号INPUT为高电平。第一控制信号与INPUT同相，因此也为高电平。从而，晶体管M41开启，第一节点N1处的电压PN1＝0V。此时，移位寄存器单元600的时钟信号CLK为低电平，移位寄存器单元600接收的复位信号RESET也为低电平，从而晶体管M42关断。
接下来，在时段②中，移位寄存器单元600的时钟信号CLK为高电平，第三晶体管M3开启，使得输出端8的输出信号OUTPUT为高电平，这意味着，将要为移位寄存器单元600提供RESET信号的移位寄存器单元的输入为高电平。此时，移位寄存器单元600的输入信号INPUT不再为高电平，晶体管M41关断，第一节点N1处的电压PN1保持为0V。
然后，在时段③中，将要为移位寄存器单元600提供RESET信号的移位寄存器单元的输出为高电平，即第二输入端2处接收的复位信号RESET为高电平。由于第二控制信号与复位信号RESET同相，因此，其也为高电平，晶体管M42开启，第一节点N1处的电压PN1变为VNN的电压，例如1/4*Vgl。此时，通过电容器C43的作用，第二节点N2处的电压PN2不是Vreset，而是Vreset-VNN，即Vreset-1/4*Vgl，这使得N2节点电压降低。也就是说，施加到第二晶体管M2的栅极的电压与设置复位电路400之前相比降低了1/4*Vgl。从而，可以通过改变VNN的电压1/4*Vgl的大小来调节施加到第二晶体管M2的栅极上的电压。
图8示出了根据本公开实施例的栅极驱动电路800的级联图。为了与图1中的栅极驱动电路100的结构进行对比，与图1中类似地，每组移位寄存器单元中只包括单个移位寄存器单元，即同时只开启单个移位寄存器单元所对应的像素行。栅极驱动电路800与图1的栅极驱动电路100包括的差别在于将倒数第二级移位寄存器单元SR(N-1)实现为具有复位电路400的移位寄存器单元(例如，图7中的移位寄存器单元700)。从而，移位寄存器单元SR(N-1)还接收GND和VNN，以实现复位电路400的功能。
应该理解的是，尽管图8中只是示出了每组包括单个移位寄存器单元的情形，但这只是示例性的，在其他实施例中，还可以在每组中包括连续的多级移位寄存器单元，从而可以同时开启一组中的多级移位寄存器单元所对应的多个像素行。此时，需要附加地设置一组同样数量的复位移位寄存器对作用到有效区域的最后一组移位寄存器进行复位，而为了降低施加到这一组移位寄存器上的复位电压，需要将该组中的每个移位寄存器单元都实现为具有复位电路400的移位寄存器单元。
一般地，对于包括N(正整数)个级联的移位寄存器单元的栅极驱动电路来讲，如果其中每组移位寄存器单元包括K(正整数)级移位寄存器单元，则所述N个级联移位寄存器单元中倒数第二组K个移位寄存器单元(即，第N-2K+1个到第N-K个)实现为具有复位电路400的移位寄存器单元。
作为示例，图9中示出了每组包括两级移位寄存器单元的栅极驱动电路的情形。图9中的栅极驱动电路包括N级移位寄存器单元，作为示例只示出了其中的最后6级，并通过虚线框示出了这最后6级移位寄存器单元分成3组，每组包括两级移位寄存器单元。
对于每一组移位寄存器单元(非最后一组)，该组中的第一级移位寄存器单元以上一组中第一级移位寄存器单元的输出OUTPUT作为输入INPUT，以下一组中第一级移位寄存器单元的输出OUTPUT作为复位输入RESET。类似地，该组中的第二级移位寄存器单元以上一组中第二级移位寄存器单元的输出OUTPUT作为输入INPUT，以下一组中第二级移位寄存器单元的输出OUTPUT作为复位输入RESET。
最后一组移位寄存器单元SR(N-1)和SR(N)作为附加的复位移位寄存器不连接像素负载，其只用于对倒数第二组移位寄存器单元SR(N-2)和SR(N-3)进行复位。从而，倒数第二组移位寄存器单元SR(N-2)和SR(N-3)均实现为具有复位电路400(图4或图5)的移位寄存器单元，以降低施加到其中的关键元件(如，图2中的第二晶体管M2)上的复位电压。
再例如，图10中示出了每组包括三级移位寄存器单元的栅极驱动电路的情形。图10中的栅极驱动电路包括N级移位寄存器单元，作为示例只示出了其中的最后6级，并通过虚线框示出了这最后6级移位寄存器单元分成2组，每组包括三级移位寄存器单元。
对于每一组移位寄存器单元(非最后一组)，该组中的第一级移位寄存器单元以上一组中第一级移位寄存器单元的输出OUTPUT作为输入INPUT，以下一组中第一级移位寄存器单元的输出OUTPUT作为复位输入RESET。类似地，该组中的第二级移位寄存器单元以上一组中第二级移位寄存器单元的输出OUTPUT作为输入INPUT，以下一组中第二级移位寄存器单元的输出OUTPUT作为复位输入RESET，以及该组中的第三级移位寄存器单元以上一组中第三级移位寄存器单元的输出OUTPUT作为输入INPUT，以下一组中第三级移位寄存器单元的输出OUTPUT作为复位输入RESET。
最后一组移位寄存器单元SR(N-2)、SR(N-1)和SR(N)作为附加的复位移位寄存器不连接像素负载，其只用于对倒数第二组移位寄存器单元SR(N-5)、SR(N-4)和SR(N-3)进行复位。从而，倒数第二组移位寄存器单元SR(N-5)、SR(N-4)和SR(N-3)均实现为具有复位电路400(图4或图5)的移位寄存器单元，以降低施加到其中的关键元件(如，图2中的第二晶体管M2)上的复位电压。
图11示出了根据本公开实施例的复位电路(例如，图4和/或图5中所示的复位电路400)的驱动方法1100的流程图。作为示例，以下参考图5中的电路结构进行描述。
所述驱动方法1100包括以下步骤S1110-S1130：
在S1110中，在第一时段期间(例如图7中的时段①)，通过第一控制信号控制晶体管M41接通，以使得第一节点N1处的电压PN1为0V。
在S1120中，在第二时段期间(例如图7中的时段②)，通过第一控制信号控制晶体管M41关断。此时，第一节点N1处的电压PN1保持为0V。
在S1130中，在第三时段期间(例如图7中的时段③)，通过第二控制信号控制晶体管M42接通，使得第一节点N1处的电压PN1等于所述调节信号VNN的电压(例如1/4*Vgl)。同时，在该时段中还通过复位信号输入端输入复位信号RESET，使得第二节点N2处的电压等于复位信号的电压Vreset减去调节信号的电压1/4*Vgl，即PN2＝Vreset-1/4*Vgl。
上面已经详细说明了本发明提供的复位电路、移位寄存器单元及栅极驱动电路。除此之外，本发明还提供包括上述栅极驱动器的显示装置。具体地，所述显示装置可以为液晶显示装置，例如液晶面板、液晶电视、手机、电子阅读器、液晶显示器等。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种针对移位寄存器单元的复位电路，包括：
第一调节控制单元，其输入端经由接地输入端接收地线信号，控制端接收第一控制信号，输出端连接到第一节点；
第二调节控制单元，其输入端经由调节信号输入端接收调节信号，控制端接收第二控制信号，输出端连接到所述第一节点；
存储单元，其第一端连接到所述第一节点，第二端连接到第二节点，该第二节点连接在用于接收复位信号的复位信号输入端和所述移位寄存器单元的用于接收复位输入的晶体管之间。
2.根据权利要求1所述的复位电路，其中，所述第一调节控制单元和所述第二调节控制单元包括薄膜晶体管，以及所述存储单元包括电容器。
3.根据权利要求2所述的复位电路，其中，
在所述第一调节控制单元中，输入端包括源极和漏极中的一个，输出端包括源极和漏极中的另一个，控制端包括栅极，以及
在所述第二调节控制单元中，输入端包括源极和漏极中的一个，输出端包括源极和漏极中的另一个，控制端包括栅极。
4.根据权利要求1所述的复位电路，其中，所述第一控制信号与所述移位寄存器单元的栅极驱动输入信号同相，以及所述第二控制信号与所述复位信号同相。
5.根据权利要求4所述的复位电路，其中，所述第一控制信号包括所述栅极驱动输入信号，以及所述第二控制信号包括所述复位信号。
6.根据权利要求1所述的复位电路，其中，所述调节信号包括恒定直流电平调节信号。
7.根据权利要求1所述的复位电路，其中，所述复位信号输入端用于接收来自另一移位寄存器单元的复位信号。
8.一种移位寄存器单元，包括根据权利要求1-7中任一项所述的复位电路。
9.一种栅极驱动电路，包括级联的N个移位寄存器单元，其中，所述N个移位寄存器单元中的K个移位寄存器单元是根据权利要求8所述的移位寄存器单元，所述K个移位寄存器单元是所述N个移位寄存器单元中第N-2K+1个到第N-K个移位寄存器单元，其中，K和N为正整数。
10.根据权利要求9所述的栅极驱动电路，其中，在所述K个移位寄存器单元中的每一个移位寄存器单元的复位电路中，所述复位信号输入端接收来自该移位寄存器单元之后第K级移位寄存器单元的复位信号。
11.一种显示装置，包括根据权利要求9或10所述的栅极驱动电路。
12.一种驱动方法，用于驱动根据权利要求1-7中的任一项所述的复位电路，所述驱动方法包括：
在第一时段期间，通过所述第一控制信号控制所述第一调节控制单元接通，以使得所述第一节点处的电压为零；
在第二时段期间，通过所述第一控制信号控制所述第一调节控制单元关断；
在第三时段期间，通过所述第二控制信号控制所述第二调节控制单元接通，使得所述第一节点处的电压等于所述调节信号的电压，同时通过所述复位信号输入端输入所述复位信号，使得所述第二节点处的电压等于所述复位信号的电压减去所述调节信号的电压。
13.根据权利要求12所述的驱动方法，所述第一时段、第二时段和第三时段分别等于1/2时钟周期。
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