CN108877633B - 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、复位模块以及输出模块；由于输入模块具有至少两个输入信号端，且这些输入信号端分别加载时序不同的输入信号，因此可以保证在某个输入信号端的输入信号存在故障时，其它输入信号端可以保证输入模块的正常工作。进而在由这些移位寄存器构成栅极驱动电路时，使得在某一级移位寄存器的输出信号存在问题时，则与其级联的后续移位寄存器在其他输入信号端的作用下正常开启，避免显示不良的问题。

Description

一种移位寄存器、其驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤指一种移位寄存器、其驱动方法、栅极驱动电路及显示装置。

背景技术

随着显示技术的飞速发展，显示面板呈现出了高集成度和低成本的发展趋势。其中，阵列基板行驱动(GOA，Gate Driver on Array)技术将薄膜晶体管(TFT，Thin FilmTransistor)的栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制作工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计。

一般的栅极驱动电路均是由多个级联的移位寄存器组成，由于各级移位寄存器的驱动信号输出端向其他一级移位寄存器的信号输入端输入驱动信号，会产生某一级移位寄存器的输出信号存在问题时，则与其级联的后续移位寄存器均无法开启，造成显示不良的问题。

发明内容

本发明实施例提供一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，用以解决GOA存在显示不良的问题。

本发明实施例提供了一种移位寄存器，包括：输入模块、复位模块以及输出模块；其中，

所述输入模块的控制端具有至少两个且分别与之一一对应的输入信号端相连，所述输入模块的输出端与第一节点相连；所述输入模块用于在各所述输入信号端的控制下将所述输入信号端提供的输入信号传输至所述第一节点，各所述输入信号端分别加载不同时序的输入信号；

所述复位模块的控制端与复位信号端相连，输入端与参考信号端相连，输出端与所述第一节点相连；所述复位模块用于在所述复位信号端的控制下将所述参考信号端提供的参考信号传输至所述第一节点；

所述输出模块的第一控制端与所述第一节点相连，第二控制端与复位信号端相连，第一输入端与时钟信号端相连，第二输入端与所述参考信号端相连，输出端与输出信号端相连；所述输出模块用于在所述第一节点的控制下将所述时钟信号端提供的时钟信号传输至所述输出信号端，在所述复位信号端的控制下将所述参考信号端提供的参考信号传输至所述输出信号端。

可选地，在本发明实施例提供的移位寄存器中，所述输入模块包括：至少两个第一晶体管；其中，

所述第一晶体管的栅极和源极分别与输入信号端相连，各所述第一晶体管连接加载信号时序不同的输入信号端；

所述第一晶体管的漏极与所述第一节点相连。

可选地，在本发明实施例提供的移位寄存器中，所述输入模块包括：第一开关晶体管和第二开关晶体管；其中，

所述第一开关晶体管的栅极和源极均与第一输入信号端相连，漏极与所述第一节点相连；

所述第二开关晶体管的栅极和源极均与第二输入信号端相连，漏极与所述第一节点相连；

所述第一输入信号端和所述第二输入信号端加载的输入信号时序之间存在交叠。

可选地，在本发明实施例提供的移位寄存器中，所述复位模块包括：第二晶体管；其中，

所述第二晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。

可选地，在本发明实施例提供的移位寄存器中，所述输出模块包括：第三晶体管、第四晶体管和电容；其中，

所述第三晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述输出信号端相连；

所述第四开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述输出信号端相连；

所述电容连接于所述第一节点与所述输出信号端之间。

另一方面，本发明实施例还提供了一种栅极驱动电路，包括级联的M个本发明实施例提供的上述任一种移位寄存器；其中，各所述移位寄存器包括N个输入信号端；

第m级的移位寄存器的输出信号端分别与第m+1级至第m+N级的移位寄存器的输入信号端相连；其中，m取值为1到M-N；

第n级的移位寄存器的输出信号端分别与第n-N级的移位寄存器的复位信号端相连；其中，n取值为N+1到M。

可选地，在本发明实施例提供的栅极驱动电路中，各所述移位寄存器包括两个输入信号端；

每级移位寄存器的输出信号端分别与下一级和下两级的移位寄存器的输入信号端相连；

每级移位寄存器的输出信号端与上两级的移位寄存器的复位信号端相连。

可选地，在本发明实施例提供的栅极驱动电路中，第4k+1级的移位寄存器的时钟信号端分别与第一时钟信号线相连，第4k+2级的移位寄存器的时钟信号端分别与第二时钟信号线相连，第4k+3级的移位寄存器的时钟信号端分别与第三时钟信号线相连，第4k+4级的移位寄存器的时钟信号端分别与第四时钟信号线相连；其中，k为整数；

所述第一时钟信号线和第三时钟信号线加载的时钟信号相位相反；所述第二时钟信号线和第四时钟信号线加载的时钟信号相位相反；所述第一时钟信号线和第二时钟信号线加载的时钟信号相位相差π/4。

另一方面，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种栅极驱动电路。

另一方面，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器的驱动方法，包括输入输出阶段、复位阶段；其中，

在所述输入输出阶段，所述输入模块在各所述输入信号端的控制下将所述输入信号输出给第一节点；所述输出模块在所述第一节点的控制下，将所述时钟信号端的时钟信号传输至所述输出信号端；

在所述复位阶段，所述复位模块在所述复位信号端的控制下将所述参考信号端提供的参考信号传输至所述第一节点；所述输出模块在所述复位信号端的控制下将所述参考信号端提供的参考信号传输至所述输出信号端。

本发明有益效果如下：

本发明实施例提供的一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、复位模块以及输出模块；输入模块用于在各输入信号端的控制下将输入信号端提供的输入信号传输至第一节点，各输入信号端分别加载不同时序的输入信号；复位模块用于在复位信号端的控制下将参考信号端提供的参考信号传输至第一节点；输出模块用于在第一节点的控制下将时钟信号端提供的时钟信号传输至输出信号端，在复位信号端的控制下将参考信号端提供的参考信号传输至输出信号端。由于输入模块具有至少两个输入信号端，且这些输入信号端分别加载时序不同的输入信号，因此可以保证在某个输入信号端的输入信号存在故障时，其它输入信号端可以保证输入模块的正常工作，进而在由这些移位寄存器构成栅极驱动电路时，使得在某一级移位寄存器的输出信号存在问题时，则与其级联的后续移位寄存器在其他输入信号的作用下正常开启，避免显示不良的问题。

附图说明

图1为现有技术中移位寄存器的具体电路结构示意图；

图2a为现有技术中栅极驱动电路的结构示意图之一；

图2b为现有技术中栅极驱动电路的结构示意图之一；

图3为本发明实施例提供的移位寄存器的电路结构示意图；

图4为本发明实施例提供的移位寄存器的结构示意图；

图5为本发明实施例提供的移位寄存器的具体电路结构示意图；

图6为图5所示的移位寄存器对应的输入输出时序图；

图7为本发明实施例提供的栅极驱动电路的结构示意图；

图8为图7所示的移位寄存器对应的输入输出时序图；

图9为本发明实施例提供的移位寄存器的驱动方法的流程图。

具体实施方式

现有的移位寄存器，如图1所示，一般包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4以及电容C。现有的栅极驱动电路，如图2a所示，由多个级联的移位寄存器组成，且第n级移位寄存器的输出端与第n+1级移位寄存器的输入信号端连接，此时，如果第n级移位寄存器无输出，则下面级联的移位寄存器均无法正常开启，会出现显示不良的问题。如图2b所示，现有的栅极驱动电路为了实现预充电功能，可以将第n级移位寄存器的输出端与第n+2级移位寄存器的输入信号端连接，此时，如果第n级移位寄存器无输出，则第n+2级移位寄存器无输入，会出现后面间隔级联的移位寄存器均无法正常开启，从而出现横纹显示不良的问题。

基于上述问题，本发明实施例提供了一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，用以解决显示不良的问题。

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。

本发明实施例提供的一种移位寄存器，如图3所示，包括：输入模块1、复位模块2以及输出模块3；其中，

输入模块1的控制端具有至少两个且分别与之一一对应的输入信号端Input1、Input2……相连，输入模块1的输出端与第一节点P1相连；输入模块1用于在输入信号端Input1、Input2……的控制下将输入信号端Input1、Input2……提供的输入信号传输至第一节点P1，输入信号端Input1、Input2……分别加载不同时序的输入信号；

复位模块2的控制端与复位信号端Reset相连，输入端与参考信号端VSS相连，输出端与第一节点P1相连；复位模块2用于在复位信号端Reset的控制下将参考信号端VSS提供的参考信号传输至第一节点P1；

输出模块3的第一控制端与第一节点P1相连，第二控制端与复位信号端Reset相连，第一输入端与时钟信号端CLK相连，第二输入端与参考信号端VSS相连，输出端与输出信号端Output相连；输出模块3用于在第一节点P1的控制下将时钟信号端CLK提供的时钟信号传输至输出信号端Output，在复位信号端Reset的控制下将参考信号端VSS提供的参考信号传输至输出信号端Output。

在本发明实施例提供的上述移位寄存器中，由于输入模块具有至少两个输入信号端，且这些输入信号端分别加载时序不同的输入信号，因此可以保证在某个输入信号端的输入信号存在故障时，其它输入信号端可以保证输入模块的正常工作。进而在由这些移位寄存器构成栅极驱动电路时，使得在某一级移位寄存器的输出信号存在问题时，则与其级联的后续移位寄存器在其他输入信号的作用下正常开启，避免显示不良的问题。

可选地，在本发明实施例提供的移位寄存器中，如图4所示，输入模块1可以具体包括：至少两个第一晶体管T1、T1'……；其中，

第一晶体管T1、T1'……的栅极和源极分别与输入信号端Input1、Input2……相连，各第一晶体管T1、T1'……连接加载信号时序不同的输入信号端……；其中，如图4所示，第一晶体管T1连接输入信号端Input1，第一晶体管T1'连接输入信号端Input2，以此类推；如图6所示，输入信号端Input1、Input2加载的输入信号时序不同(图6未给出其他输入信号端的输入信号时序)；

第一晶体管T1、T1'……的漏极与第一节点P1相连。

具体地，在本发明实施例提供的上述移位寄存器中，第一晶体管T1、T1'……在连接的输入信号端Input1、Input2……的控制下，可以将输入信号端Input1、Input2……提供的输入信号传输至第一节点P1。由于各第一晶体管T1、T1'……之间相对独立，若某个第一晶体管T1、T1'……的输入信号端Input1、Input2……的输入信号存在问题，其他第一晶体管T1、T1'……也可以正常工作，从而保证移位寄存器的正常工作。

具体地，第一晶体管T1、T1'……可以为N型晶体管，也可以为P型晶体管，在此不做限定；当第一晶体管T1、T1'……为N型晶体管时，在输入信号端Input1、Input2……加载高电位时导通，在输入信号端Input1、Input2……加载低电位时截止；当第一晶体管T1、T1'……为P型晶体管时，在输入信号端Input1、Input2……加载低电位时导通，在输入信号端Input1、Input2……加载高电位时截止。

可选地，在本发明实施例提供的移位寄存器中，如图5所示，输入模块1可以具体包括：第一开关晶体管M1和第二开关晶体管M2；其中，

第一开关晶体管M1的栅极和源极均与第一输入信号端Input1相连，漏极与第一节点相连P1；

第二开关晶体管M2的栅极和源极均与第二输入信号端Input2相连，漏极与第一节点相连P1；

如图6所示，第一输入信号端Input1和第二输入信号端Input2加载的输入信号时序之间存在交叠。

具体地，第一开关晶体管M1在第一输入信号端Input1的控制下，将第一输入信号端Input1提供的输入信号传输至第一节点P1；第二开关晶体管M2在第二输入信号端Input2的控制下，将第二输入信号端Input2提供的输入信号传输至第一节点P1。当第一输入信号端Input1或第二输入信号端Input2无法正常工作，另一个输入信号端可以保证输入模块1的正常工作，从而保证第一节点P1具有正常电位。

具体地，第一开关晶体管M1、第二开关晶体管M2可以同时为N型晶体管，也可以同时为P型晶体管，在此不做限定；当第一开关晶体管M1、第二开关晶体管M2为N型晶体管时，第一开关晶体管M1在第一输入信号端Input1加载高电位时导通，在第一输入信号端Input1加载低电位时截止，第二开关晶体管M2在第二输入信号端Input2加载高电位时导通，在第二输入信号端Input2加载低电位时截止；当第一开关晶体管M1、第二开关晶体管M2为P型晶体管时，第一开关晶体管M1在第一输入信号端Input1加载低电位时导通，在第一输入信号端Input1加载高电位时截止，第二开关晶体管M2在第二输入信号端Input2加载低电位时导通，在第二输入信号端Input2加载高电位时截止。

可选地，在本发明实施例提供的移位寄存器中，如图5所示，复位模块2可以具体包括：第二晶体管T2；其中，

第二晶体管T2的栅极与复位信号端Reset相连，源极与参考信号端VSS相连，漏极与第一节点相连P1。

具体地，第二晶体管T2在复位信号端Reset的控制下，将参考信号端VSS提供的参考信号传输至第一节点P1。

具体地，第二晶体管T2可以为N型晶体管，也可以为P型晶体管，在此不做限定；当第二晶体管T2为N型晶体管时，在复位信号端Reset加载高电位时导通，在复位信号端Reset加载低电位时截止；当第二晶体管T2为P型晶体管时，在复位信号端Reset加载低电位时导通，在复位信号端Reset加载高电位时截止。

可选地，在本发明实施例提供的移位寄存器中，如图5所示，输出模块3可以具体包括：第三晶体管T3、第四晶体管T4和电容C；其中，

第三晶体管T3的栅极与第一节点相连P1，源极与时钟信号端CLK相连，漏极与输出信号端Output相连；

第四开关晶体管T4的栅极与复位信号端Reset相连，源极与参考信号端VSS相连，漏极与输出信号端Output相连；

电容C连接于第一节点P1与输出信号端Output之间。

具体地，第三晶体管T3在第一节点的控制下，将时钟信号端CLK提供的时钟信号传输至第一节点P1；第四晶体管T4在复位信号端Reset的控制下，将参考信号端VSS提供的参考信号传输至输出信号端Output；电容C可以在第一节点P1与信号输出端Output的信号的控制下充电或放电，并且由于电容C的自举作用，可以保持第一节点P1与信号输出端Output之间的电压差稳定。

具体地，第三晶体管T3、第四晶体管T4可以为N型晶体管，也可以为P型晶体管，在此不做限定；当第三晶体管T3、第四晶体管T4为N型晶体管时，第三晶体管T3在第一节点P1加载高电位时导通，在第一节点P1加载低电位时截止，第四晶体管T4在复位信号端Reset加载高电位时导通，在复位信号端Reset加载低电位时截止；当第三晶体管T3、第四晶体管T4为P型晶体管时，第三晶体管T3在第一节点P1加载低电位时导通，在第一节点P1加载高电位时截止，第四晶体管T4在复位信号端Reset加载低电位时导通，在复位信号端Reset加载高电位时截止。

以上仅是举例说明本发明实施例提供的移位寄存器中各模块的具体结构，在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

可选地，在本发明实施例提供的上述移位寄存器中，如图5所示，所有晶体管可以均为P型晶体管，也可以均为N型晶体管，以简化制备工艺，在此不作限定。

需要说明的是本发明上述实施例中提到的各晶体管可以是薄膜晶体管(TFT，ThinFilm Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。

下面结合电路时序图对本发明实施例提供的上述移位寄存器和上述栅极驱动电路的工作过程作以详细的描述。下述描述中以1表示高电位信号，0表示低电位信号，其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器和上述栅极驱动电路的工作过程，而不是在具体实施时施加在各晶体管的栅极上的电位。

以图5所示的移位寄存器的结构为例对其工作过程作以描述，其中在图5所示的移位寄存器中，所有晶体管均为N型晶体管，对应的输入输出时序图如图6所示，具体地，

选取如图6所示的输入输出时序图中的第一时段T1、第二时段T2、第三时段T3、第四时段T4以及第五时段T5进行展开描述。

在第一时段T1，Input1＝1，Input2＝0，VSS＝0，CLK＝0，Reset＝0。因此，第一晶体管M1、第三晶体管T3导通，第一晶体管M2、第二晶体管T2、第四晶体管T4截止。导通的第一晶体管M1将第一输入信号端Input1的高电位信号提供给第一节点P1，使第一节点P1的信号为高电位信号，以控制第三晶体管T3导通。导通的第三晶体管T3将时钟信号端CLK的低电位信号提供给输出信号端Output，因此，输出信号端Output输出低电位信号。

在第二时段T2，Input1＝1，Input2＝1，VSS＝0，CLK＝0，Reset＝0。因此，第一晶体管M1、第一晶体管M2、第三晶体管T3导通，第二晶体管T2、第四晶体管T4截止。导通的第一晶体管M1将第一输入信号端Input1的高电位信号提供给第一节点P1，导通的第一晶体管M2将第二输入信号端Input2的高电位信号提供给第一节点P1，使第一节点P1的信号为高电位信号，以控制第三晶体管T3导通。导通的第三晶体管T3将时钟信号端CLK的低电位信号提供给输出信号端Output，因此，输出信号端Output输出低电位信号。

在第三时段T3，Input1＝0，Input2＝1，VSS＝0，CLK＝1，Reset＝0。因此，第一晶体管M2、第三晶体管T3导通，第一晶体管M1、第二晶体管T2、第四晶体管T4截止。导通的第一晶体管M2将第二输入信号端Input2的高电位信号提供给第一节点P1，使第一节点P1的信号为高电位信号，以控制第三晶体管T3导通。导通的第三晶体管T3将时钟信号端CLK的高电位信号提供给输出信号端Output，因此，输出信号端Output输出高电位信号。

在第四时段T4，Input1＝0，Input2＝0，VSS＝0，CLK＝1，Reset＝0。由于电容C的作用，第一节点P1的信号保持前面三个时段的高电位信号，因此，第三晶体管T3持续导通，第一晶体管M1、第一晶体管M2、第二晶体管T2、第四晶体管T4截止。导通的第三晶体管T3将时钟信号端CLK的高电位信号提供给输出信号端Output，因此，输出信号端Output输出高电位信号。

在第五时段T5，Input1＝0，Input2＝0，VSS＝0，CLK＝0，Reset＝1。因此，第二晶体管T2、第四晶体管T4导通，第一晶体管M1、第一晶体管M2、第三晶体管T3截止。导通的第二晶体管T2将参考信号端VSS的低电位信号提供给第一节点P1，使第一节点P1的信号为低电位信号。导通的第四晶体管T4将参考信号端VSS的低电位信号提供给输出信号端Output，因此，输出信号端Output输出低电位信号。

通过上述对时序中五个时段的分析可知，不管是在第一输入信号端Input1无信号输入而第二输入信号端Input2有信号输入的情况下，还是在第一输入信号端Input1有信号输入而第二输入信号端Input2无信号输入的情况下，均可保证在第二时段T2时第一节点P1位于高电位，从而保证移位寄存器的输出信号端Output有输出信号。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图7所示，包括级联的M个本发明实施例提供的移位寄存器：SR(1)、SR(2)、SR(3)、SR(4)…SR(m-2)、SR(m-1)、SR(m)、SR(m+1)……(1≤m≤M-N，M为正整数)；其中，各移位寄存器包括N个输入信号端Input1、Input2……(图7未标出其他输入信号端)；

第m级的移位寄存器的输出信号端Outputm分别与第m+1级至第m+N级的移位寄存器的输入信号端Inputm+1……Inputm+N相连；其中，m取值为1到M-N；

第n级的移位寄存器的输出信号端Outputn分别与第n-N级的移位寄存器的复位信号端Reset相连；其中，n取值为N+1到M。

具体地，在本发明实施例提供的栅极驱动电路中，如图7所示，各移位寄存器可以包括两个输入信号端，分别为第一输入信号端Input1和第二输入信号端Input2；

每级移位寄存器的输出信号端Output分别与下一级的移位寄存器的输入信号端Input2和下两级的移位寄存器的输入信号端Input1相连；

每级移位寄存器的输出信号端Output与上两级的移位寄存器的复位信号端Reset相连。

具体地，上述栅极驱动电路中的每个移位寄存器与本发明实施例提供的移位寄存器在功能和结构上均相同，重复之处不再赘述。

具体地，在本发明实施例提供的栅极驱动电路中，如图7所示，第4k+1级的移位寄存器的时钟信号端分别与第一时钟信号线CLK1相连，第4k+2级的移位寄存器的时钟信号端分别与第二时钟信号线CLK2相连，第4k+3级的移位寄存器的时钟信号端分别与第三时钟信号线CLK3相连，第4k+4级的移位寄存器的时钟信号端分别与第四时钟信号线CLK4相连；其中，k为整数；

第一时钟信号线CLK1和第三时钟信号线CLK3加载的时钟信号相位相反；第二时钟信号线CLK2和第四时钟信号线CLK4加载的时钟信号相位相反；第一时钟信号线CLK1和第二时钟信号线CLK2加载的时钟信号相位相差π/4。

以图7所示的栅极驱动电路的结构为例对其工作过程作以描述，其中，在图7所示的栅极驱动电路中，对应的输入输出是时序图如图8所示，具体地，第一输入信号端Input1的电位一开始为高电位，选取如图8所示输入输出时序图中的第一时段t1、第二时段t2、第三时段t3以及第四时段t4进行展开描述。

在第一时段t1，CLK1＝1，Output1＝1，因此第二级移位寄存器的Input1＝1,Input2＝1,第三级移位寄存器的Input1＝1,移位寄存器实现了对下两级的移位寄存器进行预充电；

在第二时段t2，CLK1＝1，CLK2＝1，Output1＝1，Output2＝1，因此第三级移位寄存器的Input1＝1,Input2＝1；第四级移位寄存器的Input1＝1,移位寄存器实现了对下两级的移位寄存器进行预充电；

在第三时段t3，CLK2＝1，CLK3＝1，Output2＝1，Output3＝1，因此第四级移位寄存器的Input1＝1,Input2＝1；第五级移位寄存器的Input1＝1,移位寄存器实现了对下两级的移位寄存器进行预充电；由于Output3＝1，因此Reset＝1，实现了对第一级移位寄存器进行复位；

在第四时段t4，CL3＝1，CLK4＝1，Output3＝1，Output4＝1，因此第五级移位寄存器的Input1＝1,Input2＝1；第六级移位寄存器的Input1＝1,移位寄存器实现了对下两级的移位寄存器进行预充电；由于Output4＝1，因此Reset＝1，实现了对第二级移位寄存器进行复位。

本发明实施例提供的上述移位寄存器，可以解决某一级移位寄存器出现无输出时，下一级移位寄存器会有另一级移位寄存器的输出对其进行输入，不会发生大范围隔级黑线不良，从而避免横纹不良发生，避免出现显示不良的问题。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的任一种栅极驱动电路。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品的显示面板。该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器的驱动方法，如图9所示，包括输入输出阶段、复位阶段；其中，

S901、在输入输出阶段，输入模块在各输入信号端的控制下将输入信号输出给第一节点；输出模块在第一节点的控制下，将时钟信号端的时钟信号传输至输出信号端；

S902、在复位阶段，复位模块在复位信号端的控制下将参考信号端提供的参考信号传输至第一节点；输出模块在复位信号端的控制下将参考信号端提供的参考信号传输至输出信号端。

本发明实施例提供的上述驱动方法，可以对下两级的移位寄存器进行预充电，避免出现显示不良的问题。

本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、复位模块以及输出模块；输入模块用于在各输入信号端的控制下将输入信号端提供的输入信号传输至第一节点，各输入信号端分别加载不同时序的输入信号；复位模块用于在复位信号端的控制下将参考信号端提供的参考信号传输至第一节点；输出模块用于在第一节点的控制下将时钟信号端提供的时钟信号传输至输出信号端，在复位信号端的控制下将参考信号端提供的参考信号传输至输出信号端。由于输入模块具有至少两个输入信号端，且这些输入信号端分别加载时序不同的输入信号，因此可以保证在某个输入信号端的输入信号存在故障时，其它输入信号端可以保证输入模块的正常工作。进而在由这些移位寄存器构成栅极驱动电路时，使得在某一级移位寄存器的输出信号存在问题时，则与其级联的后续移位寄存器在其他输入信号的作用下正常开启，避免显示不良的问题。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种栅极驱动电路，其特征在于，包括级联的M个移位寄存器；

所述移位寄存器包括：输入模块、复位模块以及输出模块；其中，

所述输入模块的控制端具有至少两个且分别与之一一对应的输入信号端相连，所述输入模块的输出端与第一节点相连；所述输入模块用于在各所述输入信号端的控制下将所述输入信号端提供的输入信号传输至所述第一节点，各所述输入信号端分别加载不同时序的输入信号；

所述复位模块的控制端与复位信号端相连，输入端与参考信号端相连，输出端与所述第一节点相连；所述复位模块用于在所述复位信号端的控制下将所述参考信号端提供的参考信号传输至所述第一节点；

所述输出模块的第一控制端与所述第一节点相连，第二控制端与复位信号端相连，第一输入端与时钟信号端相连，第二输入端与所述参考信号端相连，输出端与输出信号端相连；所述输出模块用于在所述第一节点的控制下将所述时钟信号端提供的时钟信号传输至所述输出信号端，在所述复位信号端的控制下将所述参考信号端提供的参考信号传输至所述输出信号端；其中，

各所述移位寄存器包括N个输入信号端；

第m级的移位寄存器的输出信号端分别与第m+1级至第m+N级的移位寄存器的输入信号端相连；其中，m取值为1到M-N；

第n级的移位寄存器的输出信号端分别与第n-N级的移位寄存器的复位信号端相连；其中，n取值为N+1到M。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述输入模块包括：至少两个第一晶体管；其中，

所述第一晶体管的栅极和源极分别与输入信号端相连，各所述第一晶体管连接加载信号时序不同的输入信号端；

所述第一晶体管的漏极与所述第一节点相连。

3.如权利要求2所述的栅极驱动电路，其特征在于，所述输入模块包括：第一开关晶体管和第二开关晶体管；其中，

所述第一开关晶体管的栅极和源极均与第一输入信号端相连，漏极与所述第一节点相连；

所述第二开关晶体管的栅极和源极均与第二输入信号端相连，漏极与所述第一节点相连；

所述第一输入信号端和所述第二输入信号端加载的输入信号时序之间存在交叠。

4.如权利要求1所述的栅极驱动电路，其特征在于，所述复位模块包括：第二晶体管；其中，

所述第二晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。

5.如权利要求1-4任一项所述的栅极驱动电路，其特征在于，所述输出模块包括：第三晶体管、第四晶体管和电容；其中，

所述第三晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述输出信号端相连；

所述第四晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述输出信号端相连；

所述电容连接于所述第一节点与所述输出信号端之间。

6.如权利要求1所述的栅极驱动电路，其特征在于，各所述移位寄存器包括两个输入信号端；

每级移位寄存器的输出信号端分别与下一级和下两级的移位寄存器的输入信号端相连；

每级移位寄存器的输出信号端与上两级的移位寄存器的复位信号端相连。

7.如权利要求6所述的栅极驱动电路，其特征在于，第4k+1级的移位寄存器的时钟信号端分别与第一时钟信号线相连，第4k+2级的移位寄存器的时钟信号端分别与第二时钟信号线相连，第4k+3级的移位寄存器的时钟信号端分别与第三时钟信号线相连，第4k+4级的移位寄存器的时钟信号端分别与第四时钟信号线相连；其中，k为整数；

所述第一时钟信号线和第三时钟信号线加载的时钟信号相位相反；所述第二时钟信号线和第四时钟信号线加载的时钟信号相位相反；所述第一时钟信号线和第二时钟信号线加载的时钟信号相位相差π/4。

8.一种显示装置，其特征在于，包括如权利要求1-7任一项所述的栅极驱动电路。

9.一种如权利要求1-7任一项所述的栅极驱动电路的驱动方法，其特征在于，包括输入输出阶段、复位阶段；其中，

在所述输入输出阶段，所述输入模块在各所述输入信号端的控制下将所述输入信号输出给第一节点；所述输出模块在所述第一节点的控制下，将所述时钟信号端的时钟信号传输至所述输出信号端；

在所述复位阶段，所述复位模块在所述复位信号端的控制下将所述参考信号端提供的参考信号传输至所述第一节点；所述输出模块在所述复位信号端的控制下将所述参考信号端提供的参考信号传输至所述输出信号端。

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