CN110264940A - 驱动电路 - Google Patents

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Abstract

本发明公开了一种驱动电路，包括至少两栅极驱动单元电路，至少两栅极驱动单元电路中的第N级栅极驱动单元电路包括输入部分、下拉控制部分、下拉部分和驱动部分；下拉控制部分用于产生控制信号，控制信号在预充阶段和上拉阶段为低电平，以将下拉部分中的晶体管关闭，控制信号在下拉及低电平维持阶段为高电平，以将下拉部分中的晶体管开启；下拉部分用于在驱动电路的本级扫描输出端的本级扫描信号输出之后，将第一节点、驱动电路的本级级联输出端和本级扫描输出端的电位下拉至低电位，并在下次输出之前将其保持在低电位。本发明能使得驱动电路的输出更加稳定。

Description

驱动电路
【技术领域】
本发明涉及显示驱动技术领域，特别涉及一种驱动电路。
【背景技术】
传统的驱动电路通过显示面板中的扫描线与显示面板中的像素单元电性连接，所述驱动电路用于驱动所述像素单元显示图像。
传统的驱动电路中包括多个氧化物薄膜晶体管，由于制造工艺的原因，实际生产出的不同批次之间的氧化物薄膜晶体管的阈值电压(Vth)可能存在一定的偏差。
传统的驱动电路受氧化物薄膜晶体管的阈值电压影响较大，这导致了传统的驱动电路输出不稳定，甚至造成驱动电路功能不良。
故，有必要提出一种新的技术方案，以解决上述技术问题。
【发明内容】
本发明的目的在于提供一种驱动电路，其能使得驱动电路的输出更加稳定。
为解决上述问题，本发明的技术方案如下：
一种驱动电路，所述驱动电路包括至少两栅极驱动单元电路，至少两所述栅极驱动单元电路以级联的方式电性连接；至少两所述栅极驱动单元电路中的第N级栅极驱动单元电路与时钟信号端、高电位端、前级扫描输出端、前级级联输出端、第一低电位端、第二低电位端、本级级联输出端以及本级扫描输出端电性连接，第N级栅极驱动单元电路还与第一初始化信号端、第二初始化信号端中的至少一者以及后级级联输出端、复位信号端中的至少一者电性连接，其中，N为大于或等于1的整数；所述第N级栅极驱动单元电路包括输入部分、下拉控制部分、下拉部分和驱动部分；所述输入部分用于对所述第N级栅极驱动单元电路的第一节点进行预充电，以使所述驱动部分中的第五晶体管和第六晶体管提前打开，以及用于将所述下拉控制部分的第二节点及所述下拉部分的第三节点下拉至低电位，以使所述下拉部分中的第四晶体管、第十五晶体管和第十八晶体管提前关闭；所述下拉控制部分用于产生控制信号，所述控制信号在预充阶段和上拉阶段为低电平，以将所述下拉部分中的晶体管关闭，所述控制信号在下拉及低电平维持阶段为高电平，以将下拉部分中的晶体管开启；所述下拉部分用于在所述驱动电路的本级扫描输出端的本级扫描信号输出之后，将所述第一节点、所述驱动电路的本级级联输出端和所述本级扫描输出端的电位下拉至低电位，并在下次输出之前将其保持在低电位；所述驱动部分用于在所述第一节点为高电位时，将所述驱动电路的时钟信号端的时钟信号传递至所述本级级联输出端和所述本级扫描输出端，并且在所述时钟信号端的时钟信号为高电平时，将所述第一节点的电位耦合到更高的电位。
在上述驱动电路中，所述输入部分与所述前级扫描输出端、所述前级级联输出端、所述时钟信号端、所述本级级联输出端和所述第一节点电性连接；所述输入部分包括第一晶体管、第二晶体管和第三晶体管；所述第一晶体管的第一极与所述前级级联输出端以及所述第二晶体管的第一极电性连接，所述第一晶体管的第二极电性连接于所述前级扫描输出端，所述第一晶体管的第三极与所述第二晶体管的第二极以及所述第三晶体管的第二极电性连接，所述第二晶体管的第三极电性连接于所述第一节点，所述第三晶体管的第一极电性连接于所述时钟信号端；所述第三晶体管的第三极电性连接于所述本级级联输出端，或者所述第三晶体管的第一极电性连接于所述时钟信号端。
在上述驱动电路中，所述下拉控制部分与所述第一初始化信号端、所述第二初始化信号端、所述高电位端、所述第一低电位端、所述前级级联输出端、所述本级级联输出端、所述后级级联输出端以及所述第三节点电性连接；所述下拉控制部分包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和耦合电容；所述第七晶体管的第一极电性连接于所述第二初始化信号端，所述第七晶体管的第二极与所述高电位端、所述第八晶体管的第二极和所述第九晶体管的第二极电性连接，所述第七晶体管的第三极与所述第二节点电性连接，所述第八晶体管的第一极电性连接于所述后级级联输出端或所述复位信号端，所述第八晶体管的第三极与所述第七晶体管的第三极、所述第九晶体管的第一极、所述第十晶体管的第二极以及所述耦合电容的第一极电性连接，所述第九晶体管的第三极与所述耦合电容的第二极和所述第三节点电性连接，所述第十晶体管的第一极与所述前级级联输出端和所述第十一晶体管的第一极电性连接，所述第十晶体管的第三极与所述第三节点电性连接，所述第十一晶体管的第二极与所述第十晶体管的第三极电性连接，所述第十一晶体管的第三极与所述第一低电位端电性连接。
在上述驱动电路中，所述下拉控制部分还包括第十二晶体管、第十三晶体管、第十四晶体管，所述第十二晶体管的第一极与所述本级级联输出端以及所述第十三晶体管的第一极电性连接，所述第十二晶体管的第二极与所述第八晶体管的第三极电性连接，所述第十二晶体管的第三极与所述第十三晶体管的第二极、所述第十四晶体管的第二极电性连接，所述第十四晶体管的第一极电性连接于所述第一初始化信号端，所述第十三晶体管的第三极以及所述第十四晶体管的第三极与所述第一低电位端电性连接；或者所述下拉控制部分还包括所述第十四晶体管，所述第十四晶体管的第一极电性连接于所述第一初始化信号端，所述第十四晶体管的第二极电性连接于所述第三节点，所述第十四晶体管的第三极电性连接于所述第一低电位端；或者所述下拉控制部分还包括第十二晶体管、第十三晶体管，所述第十二晶体管的第一极与所述本级级联输出端以及所述第十三晶体管的第一极电性连接，所述第十二晶体管的第二极与所述第八晶体管的第三极电性连接，所述第十二晶体管的第三极与所述第十三晶体管的第二极电性连接，所述第十三晶体管的第三极与所述第一低电位端电性连接。
在上述驱动电路中，所述复位信号端的复位信号用于在所述本级扫描输出端的本级扫描信号输出之后、所述时钟信号端的时钟信号再次跳变为高电平之前，将所述第一节点放电至低电位，所述复位信号还用于在跳变为高电平后，控制所述第八晶体管开启，以对所述第二节点进行充电，以及使所述第九晶体管开启，将所述第三节点上拉至高电位。
在上述驱动电路中，所述下拉部分与所述第一节点、所述第三节点、所述第一低电位端、所述第二低电位端、所述本级级联输出端、所述本级扫描输出端以及所述后级级联输出端电性连接；所述下拉部分包括第四晶体管、第十五晶体管和第十八晶体管；所述第四晶体管的第一极与所述第三节点、所述第十五晶体管的第一极以及所述第十八晶体管的第一极电性连接，所述第四晶体管的第二极电性连接于所述第一节点，所述第四晶体管的第三极与所述第十五晶体管的第二极以及所述本级级联输出端电性连接，所述第十五晶体管的第三极与所述第一低电位端电性连接。
在上述驱动电路中，所述下拉部分还包括第十六晶体管、第十七晶体管；所述第十六晶体管的第一极与所述后级级联输出端、第十七晶体管的第一极电性连接，所述第十六晶体管的第二极与所述本级级联输出端电性连接，所述第十六晶体管的第三极与所述第一低电位端电性连接；所述第十七晶体管的第二极与所述驱动部分的去耦电容的第一极和所述第十八晶体管的第二极电性连接，所述第十七晶体管的第三极与所述第二低电位端以及所述第十八晶体管的第三极电性连接。
在上述驱动电路中，所述驱动部分与所述时钟信号端、第一节点、本级级联输出端、本级扫描输出端电性连接；所述驱动部分包括第五晶体管、第六晶体管和去耦电容；所述第五晶体管的第一极与所述第一节点、所述第六晶体管的第一极以及所述去耦电容的第二极电性连接，所述第五晶体管的第二极与所述时钟信号端以及所述第六晶体管的第二极电性连接，所述第五晶体管的第三极电性连接于所述本级级联输出端，所述第六晶体管的第三极电性连接于所述本级扫描输出端。
在上述驱动电路中，所述时钟信号端的时钟信号为M相时钟信号，其中，M为大于或者等于2的整数；所述第N级栅极驱动单元电路和第N+1级栅极驱动单元电路分别与对应于不同时钟信号的时钟信号端电性连接。
在上述驱动电路中，所述下拉控制部分还用于在初始化阶段和下拉及低电平维持阶段中的下拉阶段利用所述第一初始化信号端的第一初始化信号和所述第二初始化信号端的第二初始化信号，以及所述前级级联输出端的前级级联输出信号和所述后级级联输出端的后级级联输出信号对所述第二节点进行两次自举，以保证所述第三节点在本级输出前后均可以实现满摆幅输出。
相对现有技术，由于本发明的驱动电路采用了新型的下拉控制结构，该下拉控制结构中包括STT防漏电电路结构，因此可以使得驱动电路中的第三节点在晶体管的阈值电压偏正和偏负时均可以上拉至高电位端的电位，从而保证了驱动电路中的下拉晶体管处于良好的开启状态，输出更加稳定，也使得驱动电路可以在更大的阈值电压范围内工作。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下。
【附图说明】
图1为本发明的驱动电路的示意图；
图2为图1所示的驱动电路中的第N级栅极驱动单元电路的第一实施例的电路图；
图3为图2所示的第N级栅极驱动单元电路中的信号的波形图；
图4为图1所示的驱动电路中的第N级栅极驱动单元电路的第二实施例的电路图；
图5为图4所示的第N级栅极驱动单元电路中的信号的波形图；
图6为图1所示的驱动电路中的第N级栅极驱动单元电路的第三实施例的电路图；
图7为图1所示的驱动电路中的第N级栅极驱动单元电路的第四实施例的电路图；
图8为图1所示的驱动电路中的第N级栅极驱动单元电路的第五实施例的电路图；
图9为图8所示的第N级栅极驱动单元电路中的信号的波形图。
【具体实施方式】
本说明书所使用的词语“实施例”意指实例、示例或例证。此外，本说明书和所附权利要求中所使用的冠词“一”一般地可以被解释为“一个或多个”，除非另外指定或从上下文可以清楚确定单数形式。
本发明的驱动电路应用于显示面板中，所述显示面板可以是TFT-LCD(Thin FilmTransistor Liquid Crystal Display，薄膜晶体管液晶显示面板)、OLED(Organic LightEmitting Diode，有机发光二极管显示面板)等。
所述驱动电路与所述显示面板中的像素单元电性连接，所述驱动电路用于向所述像素单元发送驱动信号(扫描信号)，以驱动所述像素单元显示图像。
参考图1、图2和图3，图1为本发明的驱动电路的示意图，图2为图1所示的驱动电路中的第N级栅极驱动单元电路的第一实施例的电路图，图3为图2所示的第N级栅极驱动单元电路中的信号的波形图。
本实施例的驱动电路包括P个(级)级联的栅极驱动单元电路，P个(级)所述栅极驱动单元电路以级联的方式电性连接。即，P个(级)所述栅极驱动单元电路以级联的方式电性连接。如图1所示。其中，P为大于或等于2的整数。
所述驱动电路还包括第一初始化信号端STV1、第二初始化信号端STV2、时钟信号端CLK、高电位端VGH、前级扫描输出端G(N-1)、前级级联输出端C(N-1)、后级级联输出端C(N+1)、第一低电位端VSSL、第二低电位端VSS、本级级联输出端C(N)以及本级扫描输出端G(N)。
所述栅极驱动单元电路用于生成驱动信号(扫描信号)，以控制显示面板的像素单元中的薄膜晶体管开关开启或关闭，从而驱动所述像素单元显示图像。
在本实施例中，对于第N级栅极驱动单元电路而言，术语“前级”是指所述驱动电路中的第N-1级，其中，N为大于或等于1，且小于或等于P的整数，例如，前级扫描输出端G(N-1)是指第N-1级栅极驱动单元电路中的扫描输出端G(N-1)；术语“本级”是指所述驱动电路中的第N级，例如，本级级联输出端C(N)是指第N级栅极驱动单元电路的级联输出端，本级扫描输出端G(N)是指第N级栅极驱动单元电路的扫描输出端；术语“后级”是指所述驱动电路中的第N+1级，例如，后级级联输出端C(N+1)是指第N+1级栅极驱动单元电路的级联输出端。
本实施例中的晶体管(例如：第一晶体管T1、第二晶体管T2和第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17和第十八晶体管T18)可以为薄膜场效应晶体管，晶体管的第一极为薄膜场效应晶体管的栅极，晶体管的第二极可以为薄膜场效应晶体管的漏极或者源级，晶体管的第三极可以为薄膜场效应晶体管的源极或者漏极。本实施例中的晶体管的源极和漏极均可以随晶体管偏置状态的不同而变化。
P个(级)级联的所述栅极驱动单元电路中的第N级栅极驱动单元电路与第一初始化信号端STV1、第二初始化信号端STV2、时钟信号端CLK、高电位端VGH、前级扫描输出端G(N-1)、前级级联输出端C(N-1)、后级级联输出端C(N+1)、第一低电位端VSSL、第二低电位端VSS、本级级联输出端C(N)以及本级扫描输出端G(N)电性连接。
所述第N级栅极驱动单元电路包括输入部分10、下拉控制部分20、驱动部分30、下拉部分40。所述输入部分10与所述下拉控制部分20和所述驱动部分30电性连接，所述下拉控制部分20与所述下拉部分40电性连接，所述下拉部分40与所述驱动部分30电性连接。
所述输入部分10与所述前级扫描输出端G(N-1)、前级级联输出端C(N-1)、时钟信号端CLK、本级级联输出端C(N)和第一节点Q电性连接。其中，所述第一节点Q位于所述输入部分10与所述驱动部分30之间，具体地，所述第一节点Q位于所述输入部分10的第二晶体管T2的第三极与所述驱动部分30的第五晶体管T5的第一极之间。所述输入部分10用于对本级(所述第N级栅极驱动单元电路)的第一节点Q进行预充电，以使所述驱动部分30中的第五晶体管T5和第六晶体管T6提前打开，为本级扫描输出端G(N)的本级扫描信号和本级级联输出端C(N)的本级级联输出信号的输出做准备；同时，所述输入部分10还用于将所述下拉控制部分20的第二节点IQ及所述下拉部分40的第三节点QB下拉至低电位，以使所述下拉部分40中的第四晶体管T4、第十五晶体管T15和第十八晶体管T18提前关闭，避免所述下拉部分40中的晶体管(包括第四晶体管T4、第十五晶体管T15和第十八晶体管T18)在上拉阶段S3的初始时刻产生漏电，从而提高所述驱动电路的驱动速度和减小功耗。
其中，所述第二节点IQ位于所述下拉控制部分20的内部，具体地，所述第二节点IQ位于所述下拉控制部分20的第七晶体管T7的第三极与所述下拉控制部分20的耦合电容CI的第一极之间。所述第三节点QB位于所述下拉部分40的内部(即，所述下拉部分40与所述下拉控制部分20之间)，具体地，所述第三节点QB位于所述下拉部分40的第十八晶体管T18的第一极与所述下拉控制部分20的第十四晶体管T14的第二极之间。
所述输入部分10包括第一晶体管T1、第二晶体管T2和第三晶体管T3。第一晶体管T1的第一极与前级级联输出端C(N-1)以及第二晶体管T2的第一极电性连接，第一晶体管T1的第二极电性连接于前级扫描输出端G(N-1)，第一晶体管T1的第三极与第二晶体管T2的第二极以及第三晶体管T3的第二极电性连接；第二晶体管T2的第三极电性连接于第一节点Q；第三晶体管T3的第一极电性连接于时钟信号端CLK，第三晶体管T3的第三极电性连接于本级级联输出端C(N)。
所述下拉控制部分20与所述第一初始化信号端STV1、第二初始化信号端STV2、高电位端VGH、第一低电位端VSSL、前级级联输出端C(N-1)、本级级联输出端C(N)、后级级联输出端C(N+1)以及第三节点QB电性连接。所述下拉控制部分20用于产生控制所述下拉部分40的控制信号，所述控制信号在预充阶段S2和上拉阶段S3为低电平，以将所述下拉部分40中的晶体管(包括第四晶体管T4、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17和第十八晶体管T18)关闭；所述控制信号在下拉及低电平维持阶段S4为高电平，以将下拉部分40中的晶体管(包括第四晶体管T4、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17和第十八晶体管T18)开启。所述下拉控制部分20包括耦合电容CI，所述耦合电容CI用于使得第二节点IQ随第三节点QB电位的升高而被自举到比高电位端VGH更高的电位，以减小阈值电压偏正时阈值损失对第三节点QB的电位的影响以及增加阈值电压偏负时第三节点QB对漏电的抵抗能力(即，抑制第三节点QB的电荷泄漏)。所述下拉控制部分20用于在初始化阶段S1和下拉及低电平维持阶段S4中的下拉阶段利用所述第一初始化信号端STV1的第一初始化信号和所述第二初始化信号端STV2的第二初始化信号，以及前级级联输出端C(N-1)的前级级联输出信号和后级级联输出端C(N+1)的后级级联输出信号对第二节点IQ进行两次自举，从而保证第三节点QB在本级输出前后均可以实现满摆幅输出，有助于输出的稳定。此外，对于所述第二节点IQ，所述下拉控制部分20采用了STT(Series connected Two-Transistor)防漏电电路结构进行防漏电保护，即，所述下拉控制部分20的第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12和第十三晶体管T13构成两套STT防漏电电路结构，以抑制第二节点IQ的电荷泄漏，所述下拉控制部分20的第七晶体管T7充当两套STT防漏电电路结构的反馈管，以切断第二节点IQ可能存在的漏电通路，防止第二节点IQ漏电，从而增加了所述下拉控制部分20的防漏电能力。STT防漏电电路结构为包括晶体管A、晶体管B和晶体管C的电路的结构，晶体管A、晶体管B和晶体管C为薄膜场效应晶体管，其中，晶体管A的第一极与晶体管B的第一极电性连接，晶体管A的第三极与晶体管B的第二极以及晶体管C的第二极电性连接。
所述下拉控制部分20包括第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14和耦合电容CI。第七晶体管T7的第一极电性连接于第二初始化信号端STV2，第七晶体管T7的第二极与高电位端VGH、第八晶体管T8的第二极和第九晶体管T9的第二极电性连接，第七晶体管T7的第三极与第二节点IQ电性连接；第八晶体管T8的第一极电性连接于后级级联输出端C(N+1)，第八晶体管T8的第三极与第七晶体管T7的第三极、第九晶体管T9的第一极、第十晶体管T10的第二极、第十二晶体管T12的第二极以及耦合电容CI的第一极电性连接；第九晶体管T9的第三极与耦合电容CI的第二极和第三节点QB电性连接；第十晶体管T10的第一极与前级级联输出端C(N-1)和第十一晶体管T11的第一极电性连接，第十晶体管T10的第三极与第三节点QB电性连接；第十一晶体管T11的第二极与第十晶体管T10的第三极、第十二晶体管T12的第三极以及第十三晶体管T13的第二极电性连接，第十一晶体管T11的第三极与第一低电位端VSSL、第十三晶体管T13的第三极以及第十四晶体管T14的第三极电性连接；第十二晶体管T12的第一极与本级级联输出端C(N)以及第十三晶体管T13的第一极电性连接；第十四晶体管T14的第一极电性连接于第一初始化信号端STV1。
所述下拉部分40与第一节点Q、第三节点QB、第一低电位端VSSL、第二低电位端VSS、本级级联输出端C(N)、本级扫描输出端G(N)以及后级级联输出端C(N+1)电性连接。所述下拉部分40包括第四晶体管T4、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17和第十八晶体管T18，所述下拉部分40用于在本级扫描输出端G(N)的本级扫描信号输出之后，将第一节点Q、本级级联输出端C(N)和本级扫描输出端G(N)的电位下拉至低电位，并在下次输出之前将其保持在低电位。在上拉阶段S3，所述下拉部分40的第四晶体管T4、第十五晶体管T15和所述驱动部分30的第五晶体管T5构成STT防漏电电路结构，以防止第一节点Q的漏电，保证上拉速度。在下拉及低电平维持阶段S4，第一节点Q通过第四晶体管T4和第十五晶体管T15与第一低电位端VSSL相连，不处于悬浮状态(即，使得所述第一节点Q保持在低电位)，以减小时钟馈通效应在第一节点Q造成的电位波动，稳定了输出，即，在下拉及低电平维持阶段S4中的低电平维持阶段，所述下拉部分40的第四晶体管T4将第一节点Q和本级级联输出端C(N)连接，稳定第一节点Q的电位从而稳定输出。同时，第十五晶体管T15和第十八晶体管T18在所述下拉控制部分20的控制下分别对本级级联输出端C(N)和本级扫描输出端G(N)持续放电，将输出稳定在低电位。
第四晶体管T4的第一极与第三节点QB、第十五晶体管T15的第一极以及第十八晶体管T18的第一极电性连接，第四晶体管T4的第二极电性连接于第一节点Q，第四晶体管T4的第三极与第十五晶体管T15的第二极、第十六晶体管T16的第二极以及本级级联输出端C(N)电性连接；第十五晶体管T15的第三极与第一低电位端VSSL以及第十六晶体管T16的第三极电性连接；第十六晶体管T16的第一极与后级级联输出端C(N+1)与第十七晶体管T17的第一极电性连接；第十七晶体管T17的第二极与所述驱动部分30的去耦电容CS的第一极和第十八晶体管T18的第二极电性连接，第十七晶体管T17的第三极与第二低电位端VSS以及第十八晶体管T18的第三极电性连接。
所述驱动部分30与所述时钟信号端CLK、第一节点Q、本级级联输出端C(N)、本级扫描输出端G(N)电性连接。所述驱动部分30用于在第一节点Q为高电位时，将时钟信号端CLK的时钟信号传递至本级级联输出端C(N)和本级扫描输出端G(N)，并且在时钟信号端CLK的时钟信号为高电平时，将第一节点Q的电位耦合到更高的电位，从而提高驱动速度。
所述驱动部分30包括第五晶体管T5、第六晶体管T6和去耦电容CS。第五晶体管T5的第一极与第一节点Q、第六晶体管T6的第一极以及去耦电容CS的第二极电性连接，第五晶体管T5的第二极与时钟信号端CLK以及第六晶体管T6的第二极电性连接，第五晶体管T5的第三极电性连接于本级级联输出端C(N)；第六晶体管T6的第三极电性连接于本级扫描输出端G(N)。
所述时钟信号端CLK的时钟信号为M相时钟信号(M为大于或者等于2的整数)。在本实施例中，所述时钟信号端CLK的时钟信号为2相时钟信号，即，所述时钟信号端CKL包括第一时钟信号端CK1和第二时钟信号端CK2，第一时钟信号端CK1中的第一时钟信号与第二时钟信号端CK2中的第二时钟信号不同。所述驱动电路中相邻的两个栅极驱动单元电路分别与对应于不同时钟信号的时钟信号端电性连接，例如，第N级栅极驱动单元电路和第N+1级栅极驱动单元电路分别与第二时钟信号端CK2和第一时钟信号端CK1电性连接，或者，第N级栅极驱动单元电路和第N+1级栅极驱动单元电路分别与第一时钟信号端CK1和第二时钟信号端CK2电性连接。
当所使用的晶体管展现负阈值特性时，优选地，所述第一低电位端VSSL和所述第二低电位端VSS中的信号的电平值不相同，以利用电压反偏减少可能产生的内部漏电，所述第一低电位端VSSL和所述第二低电位端VSS中的信号的低电平的电压差可以随器件性能和实用情况不同而改变。
本实施例中的第N级栅极驱动单元电路采用了具有STT防漏电的可自举的下拉控制结构(STT防漏电电路结构)，无论晶体管的阈值电压偏正或者偏负，第N级栅极驱动单元电路均可在下拉及低电平维持阶段S4输出满摆幅高电平信号，提高了驱动电路的稳定性。具体地，所述第N级栅极驱动单元电路采用新型下拉控制结构，所述下拉控制部分20通过增加上拉晶体管栅极的自举以及STT防漏电电路结构，使得第三节点QB在阈值电压偏正和偏负时均可以上拉至高电位端VGH的电位，从而保证了下拉晶体管(包括第四晶体管T4、第十五晶体管T15、第十八晶体管T18)处于良好的开启状态，输出更加稳定，也使得驱动电路可以在更大的阈值电压范围内工作。当阈值电压为负时，所述第N级栅极驱动单元电路所泄漏的电流更小，多级的所述栅极驱动单元电路级联时仍然可以正常工作，并且延迟时间更短、响应速度更快。
本实施例的驱动电路还减小了上拉阶段S3第一节点Q的漏电，提高了驱动电路在负阈值区的性能。其次，所述驱动电路所需的时钟信号的数量较少，工作速度较快，有利于高分辨率和窄边框的实现。具体地，由于所述第N级栅极驱动单元电路采用新型的下拉结构，将第五晶体管T5复用为STT防漏电电路结构的反馈管，不仅可以防止下拉管对第一节点Q的漏电，而且减小了晶体管的数量。
所述第N级栅极驱动单元电路的时钟信号更加灵活，根据不同的使用情况，可以采用M相时钟信号控制(M为大于或者等于2的整数)。当M＝2时，更加有利于窄边框的实现。当M较大时，有利于减少驱动电路的功耗。
参考图4和图5，图4为图1所示的驱动电路中的第N级栅极驱动单元电路的第二实施例的电路图，图5为图4所示的第N级栅极驱动单元电路中的信号的波形图。
本发明的驱动电路的第二实施例与上述第一实施例相近或相似，不同之处在于：
在本实施例中，所述驱动电路还包括复位信号端C(N+k)。
所述下拉控制部分20中的第八晶体管T8的第一极电性连接于复位信号端C(N+k)，即，在上述第一实施例中，第八晶体管T8的第一极所连接的后级级联输出端C(N+1)替换为复位信号端C(N+k)；第十六晶体管T16的第一极以及第十七晶体管T17的第一极均电性连接于后级级联输出端C(N+1)。
时钟信号端CLK的时钟信号为M相不交叠的时钟信号(M为大于或者等于2的整数)，具体地，在本实施例中，M＝2。复位信号端C(N+k)连接至第N+k级级联输出端，k为大于等于2的整数。为了保证驱动电路的可靠性，优选地，k小于M。为了使得第一节点Q的放电晚于(延迟于)本级级联输出端C(N)的放电，从而利用上拉晶体管(第五晶体管T5和第六晶体管T6)进行放电、减小下降时间，优选地，k大于或者等于2。
在本实施例中，所述下拉控制部分20用于产生控制所述下拉部分40的控制信号，所述控制信号在预充阶段S2和上拉阶段S3为低电平，以将所述下拉部分40中的晶体管(包括第四晶体管T4、第十五晶体管T15和第十八晶体管T18)关闭；所述控制信号在下拉及低电平维持阶段S4为高电平，以将下拉部分40中的晶体管(包括第四晶体管T4、第十五晶体管T15和第十八晶体管T18)开启。
所述第N级栅极驱动单元电路在下拉及低电平维持阶段S4，时钟信号端CLK跳变为低电位，后级级联输出端C(N+1)跳变为高电位，第十六晶体管T16和第十七晶体管T17开启，第十六晶体管T16和第十七晶体管T17分别对本级级联输出端C(N)和本级扫描输出端G(N)放电(输出信号)。此时第一节点Q仍保持高电位，第五晶体管T5和第六晶体管T6保持开启状态，第五晶体管T5和第六晶体管T6分别对本级级联输出端C(N)和本级扫描输出端G(N)放电(输出信号)，提高放电速度。从此直至复位信号端C(N+k)的复位信号跳变为高电平之前，第一节点Q的电位保持在高电位，以将本级级联输出端C(N)和本级扫描输出端G(N)的输出信号持续下拉。为了确保电路的功能正常，复位信号端C(N+k)的复位信号用于在本级扫描输出端G(N)的本级扫描信号输出之后、时钟信号端CLK的时钟信号再次跳变为高电平之前，将第一节点Q放电至低电位，即k小于M。复位信号端C(N+k)的复位信号用于在跳变为高电平后，控制第八晶体管T8开启，以对第二节点IQ进行充电，以及使第九晶体管T9开启，将第三节点QB上拉至高电位。随着第三节点QB的电位的升高，第二节点IQ被自举到更高的电位，因而第三节点QB的电位可以被充分上拉至高电位端VGH的电位。此时，与第三节点QB电性连接的第四晶体管T4、第十五晶体管T15和第十八晶体管T18均开启，第一节点Q通过第四晶体管T4和第十五晶体管T15放电至低电位。此后，第三节点QB保持高电位，第四晶体管T4、第十五晶体管T15和第十八晶体管T18持续开启，第一节点Q、本级级联输出端C(N)以及本级扫描输出端G(N)输出稳定的低电平信号。
参考图6，图6为图1所示的驱动电路中的第N级栅极驱动单元电路的第三实施例的电路图。
本发明的驱动电路的第三实施例与上述第二实施例相近或相似，不同之处在于：
在本实施例中，下拉部分40中去掉了第十六晶体管T16和第十七晶体管T17，即，所述下拉部分40仅包括第四晶体管T4、第十五晶体管T15和第十八晶体管T18。
下拉部分40与第一节点Q、第三节点QB、第一低电位端VSSL、第二低电位端VSS、本级级联输出端C(N)、本级扫描输出端G(N)电性连接。
第四晶体管T4的第一极与第三节点QB、第十五晶体管T15的第一极以及第十八晶体管T18的第一极电性连接，第四晶体管T4的第二极电性连接于第一节点Q，第四晶体管T4的第三极与第十五晶体管T15的第二极以及本级级联输出端C(N)电性连接；第十五晶体管T15的第三极电性连接于第一低电位端VSSL；第十八晶体管T18的第二极电性连接于本级扫描输出端G(N)，第十八晶体管T18的第三极电性连接于第二低电位端VSS。
本实施例的第N级栅极驱动单元电路中的信号的波形图与上述图5相同。
参考图7，图7为图1所示的驱动电路中的第N级栅极驱动单元电路的第四实施例的电路图。
本发明的驱动电路的第四实施例与上述第二实施例或第三实施例相近或相似，不同之处在于：
在本实施例中，当仅适用于阈值电压偏正的场合时，可以将所述下拉控制部20中由本级级联输出端C(N)引入的反馈管(第十二晶体管T12和第十三晶体管T13)去掉，从而简化电路。即，在本实施例中，所述下拉控制部20去掉了第十二晶体管T12和第十三晶体管T13。
下拉部分40中去掉了第十六晶体管T16和第十七晶体管T17，即，所述下拉部分40仅包括第四晶体管T4、第十五晶体管T15和第十八晶体管T18。
下拉控制部分20与所述第一初始化信号端STV1、第二初始化信号端STV2、高电位端VGH、第一低电位端VSSL、前级级联输出端C(N-1)、复位信号端C(N+k)以及第三节点QB电性连接。所述下拉控制部分20包括第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十四晶体管T14和耦合电容CI。第八晶体管T8的第一极电性连接于复位信号端C(N+k)，第八晶体管T8的第三极与第七晶体管T7的第三极、第九晶体管T9的第一极、第十晶体管T10的第二极以及耦合电容CI的第一极电性连接；第十一晶体管T11的第二极与第十晶体管T10的第三极以及第十四晶体管T14的第二极电性连接，第十一晶体管T11的第三极与第一低电位端VSSL以及第十四晶体管T14的第三极电性连接；第十四晶体管T14的第一极电性连接于第一初始化信号端STV1。
本实施例的第N级栅极驱动单元电路中的信号的波形图与上述图5相同。
参考图8和图9，图8为图1所示的驱动电路中的第N级栅极驱动单元电路的第五实施例的电路图，图9为图8所示的第N级栅极驱动单元电路中的信号的波形图。
本发明的驱动电路的第五实施例与上述第三实施例相近或相似，不同之处在于：
在本实施例中，所述下拉控制部分20中去掉了第十四晶体管T14。
下拉部分40中去掉了第十六晶体管T16和第十七晶体管T17，即，所述下拉部分40仅包括第四晶体管T4、第十五晶体管T15和第十八晶体管T18。
所述输入部分10中的第三晶体管T3的第一极、第三极均电性连接于时钟信号端CLK，第三晶体管T3的第二极电性连接于第一晶体管T1的第三极和第一节点Q。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种驱动电路，其特征在于，所述驱动电路包括至少两栅极驱动单元电路，至少两所述栅极驱动单元电路以级联的方式电性连接；
至少两所述栅极驱动单元电路中的第N级栅极驱动单元电路与时钟信号端、高电位端、前级扫描输出端、前级级联输出端、第一低电位端、第二低电位端、本级级联输出端以及本级扫描输出端电性连接，第N级栅极驱动单元电路还与第一初始化信号端、第二初始化信号端中的至少一者以及后级级联输出端、复位信号端中的至少一者电性连接，其中，N为大于或等于1的整数；
所述第N级栅极驱动单元电路包括输入部分、下拉控制部分、下拉部分和驱动部分；
所述输入部分用于对所述第N级栅极驱动单元电路的第一节点进行预充电，以使所述驱动部分中的第五晶体管和第六晶体管提前打开，以及用于将所述下拉控制部分的第二节点及所述下拉部分的第三节点下拉至低电位，以使所述下拉部分中的第四晶体管、第十五晶体管和第十八晶体管提前关闭；
所述下拉控制部分用于产生控制信号，所述控制信号在预充阶段和上拉阶段为低电平，以将所述下拉部分中的晶体管关闭，所述控制信号在下拉及低电平维持阶段为高电平，以将下拉部分中的晶体管开启；
所述下拉部分用于在所述驱动电路的本级扫描输出端的本级扫描信号输出之后，将所述第一节点、所述驱动电路的本级级联输出端和所述本级扫描输出端的电位下拉至低电位，并在下次输出之前将其保持在低电位；
所述驱动部分用于在所述第一节点为高电位时，将所述驱动电路的时钟信号端的时钟信号传递至所述本级级联输出端和所述本级扫描输出端，并且在所述时钟信号端的时钟信号为高电平时，将所述第一节点的电位耦合到更高的电位。
2.根据权利要求1所述的驱动电路，其特征在于，所述输入部分与所述前级扫描输出端、所述前级级联输出端、所述时钟信号端、所述本级级联输出端和所述第一节点电性连接；
所述输入部分包括第一晶体管、第二晶体管和第三晶体管；
所述第一晶体管的第一极与所述前级级联输出端以及所述第二晶体管的第一极电性连接，所述第一晶体管的第二极电性连接于所述前级扫描输出端，所述第一晶体管的第三极与所述第二晶体管的第二极以及所述第三晶体管的第二极电性连接，所述第二晶体管的第三极电性连接于所述第一节点，所述第三晶体管的第一极电性连接于所述时钟信号端；
所述第三晶体管的第三极电性连接于所述本级级联输出端，或者所述第三晶体管的第一极电性连接于所述时钟信号端。
3.根据权利要求1所述的驱动电路，其特征在于，所述下拉控制部分与所述第一初始化信号端、所述第二初始化信号端、所述高电位端、所述第一低电位端、所述前级级联输出端、所述本级级联输出端、所述后级级联输出端以及所述第三节点电性连接；
所述下拉控制部分包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和耦合电容；
所述第七晶体管的第一极电性连接于所述第二初始化信号端，所述第七晶体管的第二极与所述高电位端、所述第八晶体管的第二极和所述第九晶体管的第二极电性连接，所述第七晶体管的第三极与所述第二节点电性连接，所述第八晶体管的第一极电性连接于所述后级级联输出端或所述复位信号端，所述第八晶体管的第三极与所述第七晶体管的第三极、所述第九晶体管的第一极、所述第十晶体管的第二极以及所述耦合电容的第一极电性连接，所述第九晶体管的第三极与所述耦合电容的第二极和所述第三节点电性连接，所述第十晶体管的第一极与所述前级级联输出端和所述第十一晶体管的第一极电性连接，所述第十晶体管的第三极与所述第三节点电性连接，所述第十一晶体管的第二极与所述第十晶体管的第三极电性连接，所述第十一晶体管的第三极与所述第一低电位端电性连接。
4.根据权利要求3所述的驱动电路，其特征在于，所述下拉控制部分还包括第十二晶体管、第十三晶体管、第十四晶体管，所述第十二晶体管的第一极与所述本级级联输出端以及所述第十三晶体管的第一极电性连接，所述第十二晶体管的第二极与所述第八晶体管的第三极电性连接，所述第十二晶体管的第三极与所述第十三晶体管的第二极、所述第十四晶体管的第二极电性连接，所述第十四晶体管的第一极电性连接于所述第一初始化信号端，所述第十三晶体管的第三极以及所述第十四晶体管的第三极与所述第一低电位端电性连接；或者
所述下拉控制部分还包括所述第十四晶体管，所述第十四晶体管的第一极电性连接于所述第一初始化信号端，所述第十四晶体管的第二极电性连接于所述第三节点，所述第十四晶体管的第三极电性连接于所述第一低电位端；或者
所述下拉控制部分还包括第十二晶体管、第十三晶体管，所述第十二晶体管的第一极与所述本级级联输出端以及所述第十三晶体管的第一极电性连接，所述第十二晶体管的第二极与所述第八晶体管的第三极电性连接，所述第十二晶体管的第三极与所述第十三晶体管的第二极电性连接，所述第十三晶体管的第三极与所述第一低电位端电性连接。
5.根据权利要求3所述的驱动电路，其特征在于，所述复位信号端的复位信号用于在所述本级扫描输出端的本级扫描信号输出之后、所述时钟信号端的时钟信号再次跳变为高电平之前，将所述第一节点放电至低电位，所述复位信号还用于在跳变为高电平后，控制所述第八晶体管开启，以对所述第二节点进行充电，以及使所述第九晶体管开启，将所述第三节点上拉至高电位。
6.根据权利要求1所述的驱动电路，其特征在于，所述下拉部分与所述第一节点、所述第三节点、所述第一低电位端、所述第二低电位端、所述本级级联输出端、所述本级扫描输出端以及所述后级级联输出端电性连接；
所述下拉部分包括第四晶体管、第十五晶体管和第十八晶体管；
所述第四晶体管的第一极与所述第三节点、所述第十五晶体管的第一极以及所述第十八晶体管的第一极电性连接，所述第四晶体管的第二极电性连接于所述第一节点，所述第四晶体管的第三极与所述第十五晶体管的第二极以及所述本级级联输出端电性连接，所述第十五晶体管的第三极与所述第一低电位端电性连接。
7.根据权利要求6所述的驱动电路，其特征在于，所述下拉部分还包括第十六晶体管、第十七晶体管；
所述第十六晶体管的第一极与所述后级级联输出端、第十七晶体管的第一极电性连接，所述第十六晶体管的第二极与所述本级级联输出端电性连接，所述第十六晶体管的第三极与所述第一低电位端电性连接；
所述第十七晶体管的第二极与所述驱动部分的去耦电容的第一极和所述第十八晶体管的第二极电性连接，所述第十七晶体管的第三极与所述第二低电位端以及所述第十八晶体管的第三极电性连接。
8.根据权利要求1所述的驱动电路，其特征在于，所述驱动部分与所述时钟信号端、第一节点、本级级联输出端、本级扫描输出端电性连接；
所述驱动部分包括第五晶体管、第六晶体管和去耦电容；
所述第五晶体管的第一极与所述第一节点、所述第六晶体管的第一极以及所述去耦电容的第二极电性连接，所述第五晶体管的第二极与所述时钟信号端以及所述第六晶体管的第二极电性连接，所述第五晶体管的第三极电性连接于所述本级级联输出端，所述第六晶体管的第三极电性连接于所述本级扫描输出端。
9.根据权利要求1所述的驱动电路，其特征在于，所述时钟信号端的时钟信号为M相时钟信号，其中，M为大于或者等于2的整数；
所述第N级栅极驱动单元电路和第N+1级栅极驱动单元电路分别与对应于不同时钟信号的时钟信号端电性连接。
10.根据权利要求1所述的驱动电路，其特征在于，所述下拉控制部分还用于在初始化阶段和下拉及低电平维持阶段中的下拉阶段利用所述第一初始化信号端的第一初始化信号和所述第二初始化信号端的第二初始化信号，以及所述前级级联输出端的前级级联输出信号和所述后级级联输出端的后级级联输出信号对所述第二节点进行两次自举，以保证所述第三节点在本级输出前后均可以实现满摆幅输出。
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