JP2008523425A - アクティブマトリクス型発光デバイスのピクセルをプログラミング及び駆動する方法並びにシステム - Google Patents

Abstract

アクティブマトリクス型発光デバイスのピクセルをプログラミング及び駆動する方法並びにシステムが提供される。該ピクセルは、電圧プログラム型ピクセル回路であり、発光デバイス、駆動トランジスタ及び記憶キャパシタを有する。該ピクセルは、複数の動作サイクルを持つプログラミングサイクルと、駆動サイクルとを有する。プログラミングサイクルの間において、ＯＬＥＤと駆動トランジスタとの間の接続部の電圧は、駆動トランジスタの所望のゲート／ソース電圧が記憶キャパシタに記憶されるように制御される。

Description

本発明は、発光デバイス表示器に、更に詳細には斯かる発光デバイス表示器のための駆動技術に関する。

近年、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン、有機又は他の駆動バックプレーンを備えるアクティブマトリクス型有機発光ダイオード（ＡＭＯＬＥＤ）表示器が、アクティブマトリクス型液晶表示器を超える利点のため一層魅力的となってきている。例えば、ａ−Ｓｉバックプレーンを使用したＡＭＯＬＥＤ表示器は、異なる基板の使用を広げると共に可撓性の表示器を可能にさせるような低温製造法、及び広視野角を持つ高解像度の表示器を生成する低価格製造法を含むような利点を有している。

ＡＭＯＬＥＤ表示器は、行及び列のピクセルのアレイ（各ピクセルが有機発光ダイオード（ＯＬＥＤ）を有する）と、該行及び列のアレイ内に配置されたバックプレーン電子回路とを含んでいる。ＯＬＥＤは電流駆動デバイスであるので、ＡＭＯＬＥＤのピクセル回路は正確且つ一定の駆動電流を供給することができなければならない。

図１は，特許文献１に開示されたピクセル回路を示している。図１のピクセル回路は、ＯＬＥＤ１０と、駆動薄膜トランジスタ（ＴＦＴ）１１と、スイッチＴＦＴ１３と、記憶キャパシタ１４とを含んでいる。駆動ＴＦＴ１１のドレイン端子がＯＬＥＤ１０に接続されている。駆動ＴＦＴ１１のゲート端子はスイッチＴＦＴ１３を介して列ライン１２に接続されている。駆動ＴＦＴ１１のゲート端子と接地点との間に接続された記憶キャパシタ１４は、当該ピクセル回路が列ライン１２から切断された場合に駆動ＴＦＴ１１のゲート端子の電圧を維持するために使用される。ＯＬＥＤ１０を経る電流は、駆動ＴＦＴ１１の特性パラメータに強く依存する。駆動ＴＦＴ１１の特性パラメータ、特にバイアスストレス下の閾電圧、は時間により変化し、このような変化はピクセル毎に相違し得、それにより生じる画像歪は許容できないほど高くなり得る。

特許文献２は、ＯＬＥＤに対して駆動ＴＦＴの閾電圧から独立した電流を供給するような電圧プログラム型ピクセル回路を開示している。このピクセルにおいて、駆動ＴＦＴのゲート／ソース電圧はプログラミング電圧及び駆動ＴＦＴの閾電圧からなっている。該特許文献２の欠点は、ピクセル回路が余分なトランジスタを必要とすると共に複雑であり、この結果、歩留まりが低下し、ピクセル開口が減少し、表示器の寿命が短くなることにある。

ピクセル回路を駆動トランジスタの閾電圧のずれに対して一層不感にさせる他の方法は、特許文献３に開示されたピクセル回路のような電流プログラム型ピクセル回路を使用することである。従来の電流プログラム型ピクセル回路においては、駆動ＴＦＴのゲート／ソース電圧が、次のフレームにおいて自身を介して流れる電流に基づいて自己調整されるので、ＯＬＥＤ電流は該駆動ＴＦＴの電流／電圧特性に余り依存しなくなる。斯かる電流プログラム型ピクセル回路の欠点は、大きなライン容量による列ライン充電時間から、低プログラミング電流レベルに関連するオーバーヘッドが生じる点にある。

米国特許第5,748,169号公報 米国特許第6,229,508号公報 米国特許第6,734,636号公報

本発明の目的は、既存のシステムの上記欠点の少なくとも１つを除去又は軽減するような方法及びシステムを提供することにある。

本発明の一態様によれば、表示システムをプログラミング及び駆動する方法であり、前記表示システムが、
行及び列に配列された複数のピクセル回路を有する表示アレイであって、各ピクセル回路が、電圧供給電極に接続された第１端子と第２端子とを有する発光デバイスと、第１端子と第２端子とを有するキャパシタと、選択ラインに接続されたゲート端子と電圧データを伝送するための信号ラインに接続された第１端子と前記キャパシタの第１端子に接続された第２端子とを有するスイッチトランジスタと、第１ノード（Ａ）において前記スイッチトランジスタの第２端子及び前記キャパシタの第１端子に接続されたゲート端子と第２ノード（Ｂ）において前記発光デバイスの第２端子及び前記キャパシタの第２端子に接続された第１端子と制御可能な電圧供給ラインに接続された第２端子とを有する駆動トランジスタとを有するような表示アレイと、
前記表示アレイを動作させるために前記選択ライン、前記制御可能な電圧供給ライン及び前記信号ラインを駆動するドライバと、
を有するような方法であって、
プログラミングサイクルにおいては、第１動作サイクルにおいて、前記第２ノードを（ＶＲＥＦ−ＶＴ）又は（−ＶＲＥＦ＋ＶＴ）により規定される第１電圧で充電し、ここで、ＶＲＥＦは基準電圧を表す一方、ＶＴは前記駆動トランジスタの閾電圧を表し、第２動作サイクルにおいて、前記第１ノードを（ＶＲＥＦ＋ＶＰ）又は（−ＶＲＥＦ＋ＶＰ）により規定される第２電圧で充電して、前記第１電圧と前記第２電圧との間の差が前記記憶キャパシタに記憶されるようにし、ここで、ＶＰはプログラミング電圧を表し、
駆動サイクルにおいては、前記記憶キャパシタに記憶された電圧を前記駆動トランジスタのゲート端子に供給する、
ような各ステップを有する方法が提供される。

また、本発明の他の態様によれば、表示システムをプログラミング及び駆動する方法であり、前記表示システムが、
行及び列に配列された複数のピクセル回路を有する表示アレイであって、各ピクセル回路が、電圧供給電極に接続された第１端子と第２端子とを有する発光デバイスと、各々が第１端子及び第２端子を有する第１キャパシタ及び第２キャパシタと、第１選択ラインに接続されたゲート端子と前記発光デバイスの第２端子に接続された第１端子と前記第１キャパシタの第１端子に接続された第２端子とを有する第１スイッチトランジスタと、第２選択ラインに接続されたゲート端子と電圧データを伝送するための信号ラインに接続された第１端子と第２端子とを有する第２スイッチトランジスタと、第１ノード（Ａ）において前記発光デバイスの第２端子に接続された第１端子と第２ノード（Ｂ）において前記第１スイッチトランジスタの第２端子及び前記第１キャパシタの第１端子に接続されたゲート端子と制御可能な電圧供給ラインに接続された第２端子とを有する駆動トランジスタとを有し、第３ノード（Ｃ）において前記第２スイッチトランジスタの第２端子が前記第１キャパシタの第２端子及び前記第２キャパシタの第１端子に接続されるような表示アレイと、
前記表示アレイを動作させるために前記第１及び第２選択ライン、前記制御可能な電圧供給ライン並びに前記信号ラインを駆動するドライバと、
を有するような方法であって、
プログラミングサイクルにおいては、第１動作サイクルにおいて、（ＶＴ＋ＶＰ）又は−（ＶＴ＋ＶＰ）を前記第１記憶キャパシタに記憶するように前記第１ノード及び前記第２ノードの各々の電圧を制御し、ここで、ＶＴは前記駆動トランジスタの閾電圧を表す一方、ＶＰはプログラミング電圧を表し、第２動作サイクルにおいて、前記第３ノードを放電し、
駆動サイクルにおいては、前記記憶キャパシタに記憶された電圧を前記駆動トランジスタのゲート端子に供給する、
ような各ステップを有する方法が提供される。

また、本発明の他の態様によれば、
行及び列に配列された複数のピクセル回路を有する表示アレイであって、各ピクセル回路が、電圧供給電極に接続された第１端子と第２端子とを有する発光デバイスと、第１端子と第２端子とを有するキャパシタと、選択ラインに接続されたゲート端子と電圧データを伝送するための信号ラインに接続された第１端子と前記キャパシタの第１端子に接続された第２端子とを有するスイッチトランジスタと、第１ノード（Ａ）において前記スイッチトランジスタの第２端子及び前記キャパシタの第１端子に接続されたゲート端子と第２ノード（Ｂ）において前記発光デバイスの第２端子及び前記キャパシタの第２端子に接続された第１端子と制御可能な電圧供給ラインに接続された第２端子とを有する駆動トランジスタとを有するような表示アレイと、
前記表示アレイを動作させるために前記選択ライン、前記制御可能な電圧供給ライン及び前記信号ラインを駆動するドライバと、
前記ドライバを用いて、前記表示アレイの各行に対しプログラミングサイクル及び駆動サイクルを実行するコントローラと、
を有する表示システムであって、
前記プログラミングサイクルが第１動作サイクル及び第２動作サイクルを含み、
前記第１動作サイクルにおいて、前記第２ノードは（ＶＲＥＦ−ＶＴ）又は（−ＶＲＥＦ＋ＶＴ）により規定される第１電圧で充電され、ここで、ＶＲＥＦは基準電圧を表す一方、ＶＴは前記駆動トランジスタの閾電圧を表し、第２動作サイクルにおいては、前記第１ノードが（ＶＲＥＦ＋ＶＰ）又は（−ＶＲＥＦ＋ＶＰ）により規定される第２電圧で充電されて、前記第１ノード電圧と前記第２ノード電圧との間の差が前記記憶キャパシタに記憶され、ここで、ＶＰはプログラミング電圧を表し、
前記駆動サイクルにおいては、前記記憶キャパシタに記憶された電圧が前記駆動トランジスタのゲート端子に供給される、
ような表示システムが提供される。

また、本発明の他の態様によれば、
行及び列に配列された複数のピクセル回路を有する表示アレイであって、各ピクセル回路が、電圧供給電極に接続された第１端子と第２端子とを有する発光デバイスと、各々が第１端子及び第２端子を有する第１キャパシタ及び第２キャパシタと、第１選択ラインに接続されたゲート端子と前記発光デバイスの第２端子に接続された第１端子と前記第１キャパシタの第１端子に接続された第２端子とを有する第１スイッチトランジスタと、第２選択ラインに接続されたゲート端子と電圧データを伝送するための信号ラインに接続された第１端子と第２端子とを有する第２スイッチトランジスタと、第１ノード（Ａ）において前記発光デバイスの第２端子に接続された第１端子と第２ノード（Ｂ）において前記第１スイッチトランジスタの第２端子及び前記第１キャパシタの第１端子に接続されたゲート端子と制御可能な電圧供給ラインに接続された第２端子とを有する駆動トランジスタとを有し、第３ノード（Ｃ）において前記第２スイッチトランジスタの第２端子が前記第１キャパシタの第２端子及び前記第２キャパシタの第１端子に接続されるような表示アレイと、
前記表示アレイを動作させるために前記第１及び第２選択ライン、前記制御可能な電圧供給ライン並びに前記信号ラインを駆動するドライバと、
前記ドライバを用いて、前記表示アレイの各行に対しプログラミングサイクル及び駆動サイクルを実行するコントローラと、
を有する表示システムであって、
前記プログラミングサイクルは第１動作サイクル及び第２動作サイクルを含み、
前記第１動作サイクルにおいて、前記第１ノード及び前記第２ノードの各々の電圧は前記第１記憶キャパシタに（ＶＴ＋ＶＰ）又は−（ＶＴ＋ＶＰ）を記憶するように制御され、ここで、ＶＴは前記駆動トランジスタの閾電圧を表す一方、ＶＰはプログラミング電圧を表し、前記第２動作サイクルにおいては、前記第３ノードが放電され、
前記駆動サイクルにおいては、前記記憶キャパシタに記憶された電圧が前記駆動トランジスタのゲート端子に供給される、
ような表示システムが提供される。

本発明の上記開示は、必ずしも本発明の全てのフィーチャを記載するものではない。

本発明の他の態様及びフィーチャは、当業者によれば、添付図面に関連する好ましい実施例の下記詳細な説明の精読から容易に明らかとなるであろう。

本発明のこれら及び他のフィーチャは、添付図面を参照した下記の説明から一層明らかとなる。

以下、本発明の実施例を、有機発光ダイオード（ＯＬＥＤ）及び駆動薄膜トランジスタ（ＴＦＴ）を有するピクセルを用いて説明する。しかしながら、該ピクセルはＯＬＥＤ以外の如何なる発光デバイスを含むこともでき、該ピクセルはＴＦＴ以外の如何なる駆動トランジスタを含むこともできる。また、本説明において、“ピクセル回路”及び“ピクセル”は相互に入れ替え可能に使用することができることに注意されたい。

図２は、本発明の一実施例によるプログラミング及び駆動サイクルを示す図である。図２において、ＲＯＷ(j)，ＲＯＷ(j+1)及びＲＯＷ(j+2)の各々は、複数のピクセル回路が行及び列に配列された表示アレイの行を表している。

或るフレームためのプログラミング及び駆動サイクルは、隣のフレームのためのプログラミング及び駆動サイクルの後に生じる。当該フレームのためのＲＯＷにおけるプログラミング及び駆動サイクルは、同一のフレームのための隣のＲＯＷにおけるプログラミング及び駆動サイクルと重なり合う。後に説明するように、プログラミングサイクルの間において、安定したピクセル電流を発生させるために、当該ピクセル回路の時間依存性パラメータ（又は複数のパラメータ）が抽出される。

図３は、本発明の一実施例によるプログラミング及び駆動技術が適用されたピクセル回路２００を示している。該ピクセル回路２００は、ＯＬＥＤ２０と、記憶キャパシタ２１と、駆動トランジスタ２４と、スイッチトランジスタ２６とを含んでいる。ピクセル回路２００は電圧プログラム型ピクセル回路である。トランジスタ２４及び２６の各々は、ゲート端子、第１端子及び第２端子を有している。本説明において、上記第１端子（第２端子）は、限定されるものではないが、ドレイン端子又はソース端子（ソース端子又はドレイン端子）とすることができる。

トランジスタ２４及び２６はｎ型ＴＦＴである。しかしながら、トランジスタ２４及び２６は、ｐ型トランジスタとすることもできる。以下に説明するように、該ピクセル回路２００に適用された駆動技術は、図１４に示すようなｐ型トランジスタを有する相補的ピクセル回路にも適用可能である。トランジスタ２４及び２６は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えばMOSFET）を用いて製造することができる。

駆動トランジスタ２４の第１端子は制御可能な電圧供給ラインＶＤＤに接続されている。該駆動トランジスタ２４の第２端子はＯＬＥＤ２０のアノード電極に接続されている。該駆動トランジスタ２４のゲート端子はスイッチトランジスタ２６を介して信号ラインＶＤＡＴＡに接続されている。記憶キャパシタ２１が、該駆動トランジスタ２４のソース端子とゲート端子との間に接続されている。

トランジスタ２６のゲート端子は選択ラインＳＥＬに接続されている。該スイッチトランジスタ２６の第１端子は信号ラインＶＤＡＴＡに接続されている。該スイッチトランジスタ２６の第２端子は駆動トランジスタ２４のゲート端子に接続されている。ＯＬＥＤ２０のカソード電極は接地電圧供給電極に接続されている。

トランジスタ２４及び２６並びに記憶キャパシタ２１は、ノードＡ１で接続されている。トランジスタ２４、ＯＬＥＤ２０及び記憶キャパシタ２１は、ノードＢ１で接続されている。

図４は、図３のピクセル回路をプログラミング及び駆動するための波形の一例を示すタイミング図を図示している。図３及び４を参照すると、ピクセル回路２００の動作は３つの動作サイクルＸ１１、Ｘ１２及びＸ１３を有するプログラミングサイクルと、１つの動作サイクルＸ１４を有する駆動サイクルとを含んでいる。

プログラミングサイクルにおいて、ノードＢ１は駆動トランジスタ２４の負の閾電圧に充電され、ノードＡ１はプログラミング電圧ＶＰに充電される。

結果として、駆動トランジスタ２４のゲート／ソース電圧は、
ＶＧＳ＝ＶＰ−（−ＶＴ）＝ＶＰ＋ＶＴ （１）
となり、ここで、ＶＧＳは駆動トランジスタ２４のゲート／ソース電圧を表し、ＶＴは駆動トランジスタ２４の閾電圧を表す。

駆動トランジスタ２４は飽和動作体制（saturation regime of operation）にあるので、該トランジスタの電流は主に自身のゲート／ソース電圧により規定される。結果として、該駆動トランジスタ２４の電流は、該トランジスタのゲート／ソース電圧が記憶キャパシタ２１に記憶されているので、ＯＬＥＤの電圧が変化したとしても一定に留まる。

第１動作サイクルＸ１１において：ＶＤＤは補償電圧ＶＣＯＭＰＢとなり、ＶＤＡＴＡは高い正の補償電圧ＶＣＯＭＰＡとなり、ＳＥＬはハイとなる。結果として、ノードＡ１はＶＣＯＭＰＡに充電され、ノードＢ１はＶＣＯＭＰＢに充電される。

第２動作サイクルＸ１２において：ＶＤＡＴＡが基準電圧ＶＲＥＦとなる間、ノードＢ１は駆動トランジスタ２４がオフになるまで該駆動トランジスタ２４を介して放電される。結果として、ノードＢ１の電圧は（ＶＲＥＦ−ＶＴ）に到達する。ＶＤＤは、このサイクルＸ１２の速度を増加させるために正の電圧ＶＨを有する。最適な整定（settling）時間のために、ＶＨは、駆動サイクルの間におけるＶＤＤ上の電圧であるような動作電圧に等しくなるように設定することもできる。

第３動作サイクルＸ１３において：ＶＤＤは動作電圧になる。ＳＥＬがハイである間に、ノードＡ１は（ＶＰ＋ＶＲＥＦ）に充電される。ＯＬＥＤ２０の容量２２は大きいので、ノードＢ１における電圧は前のサイクルＸ１２で発生された電圧に留まる。このように、ノードＢ１の電圧は（ＶＲＥＦ−ＶＴ）となる。従って、駆動トランジスタ２４のゲート／ソース電圧は（ＶＰ＋ＶＴ）となり、このゲート／ソース電圧が記憶キャパシタ２１に記憶される。

第４動作サイクルＸ１４において：ＳＥＬ及びＶＤＡＴＡは零となる。ＶＤＤは第３動作サイクルＸ１３のものと同一である。しかしながら、ＶＤＤは第３動作サイクルＸ１３のものより高くすることもできる。記憶キャパシタ２１に記憶された電圧は、駆動トランジスタ２４のゲート端子に供給される。該駆動トランジスタ２４のゲート／ソース電圧は自身の閾電圧を含むと共にＯＬＥＤ電圧とは独立でもあるので、該ＯＬＥＤ２０の劣化及び駆動トランジスタ２４の非安定性は、該駆動トランジスタ２４及びＯＬＥＤ２０を介して流れる電流の量に影響を与えることはない。

上記ピクセル回路２００が異なる値のＶＣＯＭＰＢ、ＶＣＯＭＰＡ、ＶＰ、ＶＲＥＦ及びＶＨでも動作し得ることに注意されたい。ＶＣＯＭＰＢ、ＶＣＯＭＰＡ、ＶＰ、ＶＲＥＦ及びＶＨはピクセル回路２００の寿命を規定する。このように、これら電圧はピクセルの仕様に従って規定することができる。

図５は、図３及び４に示したピクセル回路及び波形に対する寿命試験結果を示している。該試験において、製造されたピクセル回路は長期間にわたる動作の下に置かれ、その間において、当該駆動方式の安定性を調べるために駆動トランジスタ（図３の２４）の電流が監視された。その結果は、ＯＬＥＤ電流が１２０時間の動作の後にも安定していることを示している。駆動トランジスタのＶＴずれは0.7Ｖである。

図６は、図３のピクセル回路２００を有する表示システムを図示している。図６のＶＤＤ１及びＶＤＤ２は図３のＶＤＤに対応する。図６のＳＥＬ１及びＳＥＬ２は、図３のＳＥＬに対応する。図６のＶＤＡＴＡ１及びＶＤＡＴＡ２は、図３のＶＤＡＴＡに対応する。図６のアレイは、複数の図３のピクセル回路２００を有するアクティブマトリクス型発光ダイオード（ＡＭＯＬＥＤ）表示器である。ピクセル回路は、行及び列、並びに相互接続部４１、４２及び４３（ＶＤＡＴＡ１、ＳＥＬ１、ＶＤＤ１）で配列されている。当該アレイ構造において、ＶＤＡＴＡ１（又はＶＤＡＴＡ２）は共通の列ピクセルの間で共有される一方、ＳＥＬ１（又はＳＥＬ２）及びＶＤＤ１（又はＶＤＤ２）は共通の行ピクセルの間で共有されている。

ドライバ３００はＶＤＡＴＡ１及びＶＤＡＴＡ２を駆動するために設けられている。ドライバ３０２はＶＤＤ１、ＶＤＤ２、ＳＥＬ１及びＳＥＬ２を駆動するために設けられているが、ＶＤＤ及びＳＥＬライン用の該ドライバは別個に構成することもできる。コントローラ３０４は、ドライバ３００及び３０２を、ピクセル回路を上述したようにプログラミング及び駆動するように制御する。図６の表示アレイをプログラミング及び駆動するためのタイミング図は、図２に示したようなものである。各プログラミング及び駆動サイクルは図４のものと同一とすることができる。

図７(a)は、上部発光（top
emission）ピクセルが配置されたアレイ構造の一例を示している。図７(b)は、底部発光（bottom emission）ピクセルが配置されたアレイ構造の一例を図示している。図６のアレイは図７(a)又は７(b)に示すアレイ構造を有することができる。図７(a)において、４００は基板を表し、４０２はピクセル接点を表し、４０３は（上部発光）ピクセル回路を表し、４０４はＯＬＥＤ上の透明上部電極を表している。図７(b)において、４１０は透明基板を表し、４１１は（底部発光）ピクセル回路を表し、４１２は上部電極を表している。ＴＦＴ、記憶キャパシタ、ＳＥＬ、ＶＤＡＴＡ及びＶＤＤラインを含む上記全てのピクセル回路は、一緒に作製される。その後、全ピクセル回路に対してＯＬＥＤが作製される。斯かるＯＬＥＤは、図７(a)及び７(b)に示されるように、対応する駆動トランジスタにビア（例えば、図３のＢ１）を用いて接続される。当該パネルは、上記ＯＬＥＤ上への上部電極の被着により完成され、該上部電極は連続的な層とすることが可能であって、当該設計の複雑さを低減すると共に、全体の表示器をオン／オフし、又は輝度を制御するために使用することができる。

図８は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路２０２を図示している。該ピクセル回路２０２は、ＯＬＥＤ５０と、２つの記憶キャパシタ５２及び５３と、駆動トランジスタ５４と、スイッチトランジスタ５６及び５８とを含んでいる。該ピクセル回路２０２は、上部発光（top emission）の、電圧プログラム型ピクセル回路である。この実施例は、図３のものと略同様に動作する。しかしながら、該ピクセル回路２０２においては、ＯＬＥＤ５０は駆動トランジスタ５４のドレイン端子に接続されている。結果として、該回路はＯＬＥＤ５０のカソードに接続することができる。このように、ＯＬＥＤの堆積はカソードから開始することができる。

トランジスタ５４、５６及び５８はｎ型トランジスタである。しかしながら、トランジスタ５４、５６及び５８はｐ型トランジスタとすることもできる。該ピクセル回路２０２に適用された駆動技術は、図１７に示すようなｐ型トランジスタを有する相補的ピクセル回路に適用することもできる。トランジスタ５４、５６及び５８は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えばMOSFET）を用いて製造することができる。

駆動トランジスタ５４の第１端子はＯＬＥＤ５０のカソード電極に接続されている。該駆動トランジスタ５４の第２端子は制御可能な電圧供給ラインＶＳＳに接続されている。該駆動トランジスタ５４のゲート端子はスイッチトランジスタ５６を介して自身の第１ライン（端子）に接続されている。記憶キャパシタ５２及び５３は、直列であり、駆動トランジスタ５４のゲート端子と共通接地点との間に接続されている。上記電圧供給ラインＶＳＳ上の電圧は制御可能である。上記共通接地点はＶＳＳに接続することができる。

スイッチトランジスタ５６のゲート端子は第１選択ラインＳＥＬ１に接続されている。該スイッチトランジスタ５６の第１端子は駆動トランジスタ５４のドレイン端子に接続されている。該スイッチトランジスタ５６の第２端子は駆動トランジスタ５４のゲート端子に接続されている。

スイッチトランジスタ５８のゲート端子は第２選択ラインＳＥＬ２に接続されている。該スイッチトランジスタ５８の第１端子は信号ラインＶＤＡＴＡに接続されている。該スイッチトランジスタ５８の第２端子は記憶キャパシタ５２及び５３の共有端子（即ち、ノードＣ２）に接続されている。ＯＬＥＤ５０のアノード電極は電圧供給電極ＶＤＤに接続されている。

ＯＬＥＤ５０並びにトランジスタ５４及び５６は、ノードＡ２で接続されている。記憶キャパシタ５２並びにトランジスタ５４及び５６は、ノードＢ２で接続されている。

図９は、図８のピクセル回路２０２をプログラミング及び駆動するための波形の一例を示すタイミング図を図示している。図８及び９を参照すると、該ピクセル回路２０２の動作は、４つの動作サイクルＸ２１、Ｘ２２、Ｘ２３及びＸ２４を有するプログラミングサイクルと、１つの動作サイクルＸ２５を有する駆動サイクルとを含んでいる。

プログラミングサイクルの間において、プログラミング電圧に駆動トランジスタ５４の閾電圧を加えたものが記憶キャパシタ５２に記憶される。駆動トランジスタ５４のソース端子は零となり、第２記憶キャパシタ５３は零に充電される。

結果として、駆動トランジスタ５４のゲート／ソース電圧は：
ＶＧＳ＝ＶＰ＋ＶＴ （２）
となり、ここで、ＶＧＳは駆動トランジスタ５４のゲート／ソース電圧を表し、ＶＰはプログラミング電圧を表し、ＶＴは駆動トランジスタ５４の閾電圧を表す。

第１動作サイクルＸ２１において：ＶＳＳは高い正の電圧となり、ＶＤＡＴＡは零である。ＳＥＬ１及びＳＥＬ２はハイである。従って、ノードＡ２及びＢ２は正の電圧に充電される。

第２動作サイクルＸ２２において：ＳＥＬ１がローであり、スイッチトランジスタ５６がオフである間に、ＶＤＡＴＡは高い正の電圧になる。結果として、ノードＢ２の電圧は増加し（ブートストラッピング）、ノードＡ２はＶＳＳの電圧に充電される。この電圧において、ＯＬＥＤ５０はオフである。

第３動作サイクルＸ２３において：ＶＳＳは基準電圧ＶＲＥＦとなる。ＶＤＡＴＡは(ＶＲＥＦ−ＶＰ)となる。このサイクルの開始時に、ノードＢ２の電圧はノードＡ２の電圧と略等しくなる。何故なら、ＯＬＥＤ５０の容量５１は記憶キャパシタ５２のものより大きいからである。その後に、ノードＢ２の電圧及びノードＡ２の電圧は、駆動トランジスタ５４がオフになるまで、該駆動トランジスタ５４を介して放電される。結果として、駆動トランジスタ５４のゲート／ソース電圧は(ＶＲＥＦ＋ＶＴ)となり、記憶キャパシタ５２に記憶された電圧は(ＶＰ＋ＶＴ)となる。

第４動作サイクルＸ２４において：ＳＥＬ１はローとなる。ＳＥＬ２はハイであり、ＶＤＡＴＡは零であるので、ノードＣ２における電圧は零となる。

第５動作サイクルＸ２５において：ＶＳＳは駆動サイクルの間の自身の動作電圧となる。図５において、ＶＳＳの動作電圧は零である。しかしながら、該電圧は零以外の如何なる電圧とすることもできる。ＳＥＬ２はローである。記憶キャパシタ５２に記憶された電圧は駆動トランジスタ５４のゲート端子に供給される。従って、駆動トランジスタ５４の閾電圧ＶＴ及びＯＬＥＤ５０の電圧からは独立な電流が、駆動トランジスタ５４及びＯＬＥＤ５０を介して流れる。このように、ＯＬＥＤ５０の劣化及び駆動トランジスタ５４の非安定性が、駆動トランジスタ５４及びＯＬＥＤ５０を介して流れる電流の量に影響を与えることはない。

図１０は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路２０４を図示している。該ピクセル回路２０４は、ＯＬＥＤ６０と、２つの記憶キャパシタ６２及び６３と、駆動トランジスタ６４と、スイッチトランジスタ６６及び６８とを含んでいる。該ピクセル回路２０４は、上部発光の、電圧プログラム型ピクセル回路である。このピクセル回路２０４は、図８のものと略同様に動作する。しかしながら、該ピクセル回路２０４を動作させるために、１つの共通の選択ラインが使用され、これは利用可能なピクセル面積及び開口比（aperture ratio ）を増加させる。

トランジスタ６４、６６及び６８はｎ型トランジスタである。しかしながら、トランジスタ６４、６６及び６８はｐ型トランジスタとすることもできる。該ピクセル回路２０４に適用された駆動技術は、図１９に示すようなｐ型トランジスタを有する相補的ピクセル回路に適用することもできる。トランジスタ６４、６６及び６８は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えばMOSFET）を用いて製造することができる。

駆動トランジスタ６４の第１端子はＯＬＥＤ６０のカソード電極に接続されている。該駆動トランジスタ６４の第２端子は制御可能な電圧供給ラインＶＳＳに接続されている。該駆動トランジスタ６４のゲート端子はスイッチトランジスタ６６を介して自身の第１ライン（端子）に接続されている。記憶キャパシタ６２及び６３は、直列であり、駆動トランジスタ６４のゲート端子と共通接地点との間に接続されている。上記電圧供給ラインＶＳＳの電圧は制御可能である。上記共通接地点はＶＳＳに接続することができる。

スイッチトランジスタ６６のゲート端子は選択ラインＳＥＬに接続されている。該スイッチトランジスタ６６の第１端子は駆動トランジスタ６４の第１端子に接続されている。該スイッチトランジスタ６６の第２端子は駆動トランジスタ６４のゲート端子に接続されている。

スイッチトランジスタ６８のゲート端子は前記選択ラインＳＥＬに接続されている。該スイッチトランジスタ６８の第１端子は信号ラインＶＤＡＴＡに接続されている。その第２端子は記憶キャパシタ６２及び６３の共有端子（即ち、ノードＣ３）に接続されている。ＯＬＥＤ６０のアノード電極は電圧供給電極ＶＤＤに接続されている。

ＯＬＥＤ６０並びにトランジスタ６４及び６６は、ノードＡ３で接続されている。記憶キャパシタ６２並びにトランジスタ６４及び６６は、ノードＢ３で接続されている。

図１１は、図１０のピクセル回路２０４をプログラミング及び駆動するための波形の一例を示すタイミング図を図示している。図１０及び１１を参照すると、該ピクセル回路２０４の動作は、３つの動作サイクルＸ３１、Ｘ３２及びＸ３３を有するプログラミングサイクルと、１つの動作サイクルＸ３４を有する駆動サイクルとを含んでいる。

プログラミングサイクルの間において、プログラミング電圧に駆動トランジスタ６４の閾電圧を加えたものが記憶キャパシタ６２に記憶される。駆動トランジスタ６４のソース端子は零となり、記憶キャパシタ６３は零に充電される。

結果として、駆動トランジスタ６４のゲート／ソース電圧は：
ＶＧＳ＝ＶＰ＋ＶＴ （３）
となり、ここで、ＶＧＳは駆動トランジスタ６４のゲート／ソース電圧を表し、ＶＰはプログラミング電圧を表し、ＶＴは駆動トランジスタ６４の閾電圧を表す。

第１動作サイクルＸ３１において：ＶＳＳは高い正の電圧となり、ＶＤＡＴＡは零である。ＳＥＬはハイである。結果として、ノードＡ３及びＢ３は正の電圧に充電される。ＯＬＥＤ６０はオフする。

第２動作サイクルＸ３２において：ＳＥＬはハイである一方、ＶＳＳは基準電圧ＶＲＥＦとなる。ＶＤＡＴＡは(ＶＲＥＦ−ＶＰ)となる。結果として、ノードＢ３の電圧及びノードＡ３の電圧は、駆動トランジスタ６４がオフするまで、該駆動トランジスタ６４を介して放電される。ノードＢ３の電圧は(ＶＲＥＦ＋ＶＴ)となり、記憶キャパシタ６２に記憶された電圧は(ＶＰ＋ＶＴ)となる。

第３動作サイクルＸ３３において：ＳＥＬはＶＭとなる。ＶＭは、スイッチトランジスタ６６がオフとなり、スイッチトランジスタ６８がオンとなるような中間電圧である。ＶＤＡＴＡは零となる。ＳＥＬはＶＭであり、ＶＤＡＴＡは零であるので、ノードＣ３の電圧は零となる。

ＶＭは、
ＶＴ３≪ＶＭ＜ＶＲＥＦ＋ＶＴ１＋ＶＴ２ （ａ）
と定義され、ここで、ＶＴ１は駆動トランジスタ６４の閾電圧を表し、ＶＴ２はスイッチトランジスタ６６の閾電圧を表し、ＶＴ３はスイッチトランジスタ６８の閾電圧を表す。

条件（ａ）は、スイッチ６６がオフされ、スイッチトランジスタ６８がオンされるように強制する。記憶キャパシタ６２に記憶された電圧はそのままに留まる。

第４動作サイクルＸ３４において：ＶＳＳは駆動サイクルの間の自身の動作電圧となる。図１１において、ＶＳＳの動作電圧は零である。しかしながら、ＶＳＳの動作電圧は零以外の如何なる電圧とすることもできる。ＳＥＬはローである。記憶キャパシタ６２に記憶された電圧は駆動トランジスタ６４のゲート端子に供給される。駆動トランジスタ６４はオンとなる。従って、駆動トランジスタ６４の閾電圧ＶＴ及びＯＬＥＤ６０の電圧からは独立な電流が、駆動トランジスタ６４及びＯＬＥＤ６０を介して流れる。このように、ＯＬＥＤ６０の劣化及び駆動トランジスタ６４の非安定性が、駆動トランジスタ６４及びＯＬＥＤ６０を介して流れる電流の量に影響を与えることはない。

図１２は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路２０６を図示している。該ピクセル回路２０６は、ＯＬＥＤ７０と、２つの記憶キャパシタ７２及び７３と、駆動トランジスタ７４と、スイッチトランジスタ７６及び７８とを含んでいる。該ピクセル回路２０６は、上部発光の、電圧プログラム型ピクセル回路である。

トランジスタ７４、７６及び７８はｎ型トランジスタである。しかしながら、トランジスタ７４、７６及び７８はｐ型トランジスタとすることもできる。該ピクセル回路２０６に適用された駆動技術は、図２１に示すようなｐ型トランジスタを有する相補的ピクセル回路に適用することもできる。トランジスタ７４、７６及び７８は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えばMOSFET）を用いて製造することができる。

駆動トランジスタ７４の第１端子はＯＬＥＤ７０のカソード電極に接続されている。該駆動トランジスタ７４の第２端子は共通接地点に接続されている。該駆動トランジスタ７４のゲート端子はスイッチトランジスタ７６を介して自身の第１ライン（端子）に接続されている。記憶キャパシタ７２及び７３は、直列であり、駆動トランジスタ７４のゲート端子と共通接地点との間に接続されている。

スイッチトランジスタ７６のゲート端子は選択ラインＳＥＬに接続されている。該スイッチトランジスタ７６の第１端子は駆動トランジスタ７４の第１端子に接続されている。該スイッチトランジスタ７６の第２端子は駆動トランジスタ７４のゲート端子に接続されている。

スイッチトランジスタ７８のゲート端子は前記選択ラインＳＥＬに接続されている。該スイッチトランジスタ７８の第１端子は信号ラインＶＤＡＴＡに接続されている。その第２端子は記憶キャパシタ７２及び７３の共有端子（即ち、ノードＣ４）に接続されている。ＯＬＥＤ７０のアノード電極は電圧供給電極ＶＤＤに接続されている。該電圧供給電極ＶＤＤの電圧は制御可能である。

ＯＬＥＤ７０並びにトランジスタ７４及び７６は、ノードＡ４で接続されている。記憶キャパシタ７２並びにトランジスタ７４及び７６は、ノードＢ４で接続されている。

図１３は、図１２のピクセル回路２０６をプログラミング及び駆動するための波形の一例を示すタイミング図を図示している。図１２及び１３を参照すると、該ピクセル回路２０６の動作は、４つの動作サイクルＸ４１、Ｘ４２、Ｘ４３及びＸ４４を有するプログラミングサイクルと、１つの動作サイクルＸ４５を有する駆動サイクルとを含んでいる。

プログラミングサイクルの間において、プログラミング電圧に駆動トランジスタ７４の閾電圧を加えたものが記憶キャパシタ７２に記憶される。駆動トランジスタ７４のソース端子は零となり、記憶キャパシタ７３は零に充電される。

結果として、駆動トランジスタ７４のゲート／ソース電圧は：
ＶＧＳ＝ＶＰ＋ＶＴ （４）
となり、ここで、ＶＧＳは駆動トランジスタ７４のゲート／ソース電圧を表し、ＶＰはプログラミング電圧を表し、ＶＴは駆動トランジスタ７４の閾電圧を表す。

第１動作サイクルＸ４１において：ＳＥＬはハイである。ＶＤＡＴＡは低い電圧になる。ＶＤＤが高い間に、ノードＢ４及びＡ４は正の電圧に充電される。

第２動作サイクルＸ４２において：ＳＥＬはローとなる一方、ＶＤＤは基準電圧ＶＲＥＦとなり、ＯＬＥＤ７０はオフである。

第３動作サイクルＸ４３において：ＶＤＡＴＡは(ＶＲＥＦ２−ＶＰ)となり、ここで、ＶＲＥＦ２は基準電圧である。ＶＲＥＦ２は零であると仮定される。しかしながら、ＶＲＥＦ２は、零以外の如何なる電圧とすることができる。ＳＥＬはハイである。従って、このサイクルの開始時においてノードＢ４の電圧とノードＡ４の電圧とは等しくなる。第１記憶キャパシタ７２は十分に大きいので、該キャパシタの電圧が支配的となることに注意されたい。その後、ノードＢ４は、駆動トランジスタ７４がオフするまで、該駆動トランジスタ７４を介して放電される。

結果として、ノードＢ４の電圧はＶＴ（即ち、駆動トランジスタ７４の閾電圧）となる。第１記憶キャパシタ７２に記憶された電圧は、ＶＲＥＦ２＝０の場合、
(ＶＰ−ＶＲＥＦ２＋ＶＴ)＝(ＶＰ＋ＶＴ)となる。

第４動作サイクルＸ４４において：ＳＥＬはＶＭとなり、ここで、ＶＭはスイッチトランジスタ７６がオフとなり、スイッチトランジスタ７８がオンとなるような中間電圧である。ＶＭは、
ＶＴ３≪ＶＭ＜ＶＰ＋ＶＴ （ｂ）
なる条件を満足し、ここで、ＶＴ３はスイッチトランジスタ７８の閾電圧を表す。

ＶＤＡＴＡはＶＲＥＦ２（＝０）となる。ノードＣ４の電圧はＶＲＥＦ２（＝０）となる。

この結果、駆動トランジスタ７４のゲート／ソース電圧ＶＧＳは（ＶＰ＋ＶＴ）となる。ＶＭ＜ＶＰ＋ＶＴであるので、スイッチトランジスタ７６はオフであり、記憶キャパシタ７２に記憶された電圧はＶＰ＋ＶＴに留まる。

第５動作サイクルＸ４５において：ＶＤＤは動作電圧となる。また、ＳＥＬはローである。記憶キャパシタ７２に記憶された電圧は駆動トランジスタ７４のゲートに供給される。従って、駆動トランジスタ７４の閾電圧ＶＴ及びＯＬＥＤ７０の電圧からは独立な電流が、駆動トランジスタ７４及びＯＬＥＤ７０を介して流れる。このように、ＯＬＥＤ７０の劣化及び駆動トランジスタ７４の非安定性が、駆動トランジスタ７４及びＯＬＥＤ７０を介して流れる電流の量に影響を与えることはない。

図１４は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路２０８を図示している。該ピクセル回路２０８は、ＯＬＥＤ８０と、記憶キャパシタ８１と、駆動トランジスタ８４と、スイッチトランジスタ８６とを含んでいる。該ピクセル回路２０８は、図３のピクセル回路２００に対応し、電圧プログラム型ピクセル回路である。

トランジスタ８４及び８６はｐ型トランジスタである。トランジスタ８４及び８６は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば有機ＴＦＴ）、ＣＭＯＳ技術（例えばMOSFET）及びｐ型トランジスタを形成する如何なる他の技術を用いても製造することができる。

駆動トランジスタ８４の第１端子は、制御可能な電圧供給ラインＶＳＳに接続されている。該駆動トランジスタ８４の第２端子はＯＬＥＤ８０のカソード電極に接続されている。該駆動トランジスタ８４のゲート端子はスイッチトランジスタ８６を介して信号ラインＶＤＡＴＡに接続されている。記憶キャパシタ８１は、駆動トランジスタ８４の第２端子とゲート端子との間に接続されている。

スイッチトランジスタ８６のゲート端子は選択ラインＳＥＬに接続されている。該スイッチトランジスタ８６の第１端子は信号ラインＶＤＡＴＡに接続されている。該スイッチトランジスタ８６の第２端子は駆動トランジスタ８４のゲート端子に接続されている。ＯＬＥＤ８０のアノード電極は接地電圧供給電極に接続されている。

記憶キャパシタ８１並びにトランジスタ８４及び８５は、ノードＡ５で接続されている。ＯＬＥＤ８０、記憶キャパシタ８１及び駆動トランジスタ８４は、ノードＢ５で接続されている。

図１５は、図のピクセル回路２０８をプログラミング及び駆動するための波形の一例を示すタイミング図を図示している。図１５は図４に対応する。ＶＤＡＴＡ及びＶＳＳは、プログラミング及びピクセル回路２０８の時間依存性パラメータを補償するために使用され、これらは図４のＶＤＡＴＡ及びＶＤＤと類似している。図１４及び１５を参照すると、ピクセル回路２０８の動作は３つの動作サイクルＸ５１、Ｘ５２及びＸ５３を有するプログラミングサイクルと、１つの動作サイクルＸ５４を有する駆動サイクルとを含んでいる。

プログラミングサイクルの間において、ノードＢ５は駆動トランジスタ８４の正の閾電圧に充電され、ノードＡ５は負のプログラミング電圧に充電される。

結果として、駆動トランジスタ８４のゲート／ソース電圧は、
ＶＧＳ＝−ＶＰ＋（−｜ＶＴ｜）＝−ＶＰ−｜ＶＴ｜ （５）
となり、ここで、ＶＧＳは駆動トランジスタ８４のゲート／ソース電圧を表し、ＶＰはプログラミング電圧を表し、ＶＴは駆動トランジスタ８４の閾電圧を表す。

第１動作サイクルＸ５１において：ＶＳＳは正の補償電圧ＶＣＯＭＰＢとなり、ＶＤＡＴＡは負の補償電圧（−ＶＣＯＭＰＡ）となり、ＳＥＬはローとなる。結果として、スイッチトランジスタ８６はオンとなる。ノードＡ５は（−ＶＣＯＭＰＡ）に充電される。また、ノードＢ５はＶＣＯＭＰＢに充電される。

第２動作サイクルＸ５２において：ＶＤＡＴＡは基準電圧ＶＲＥＦとなる。ノードＢ５は、駆動トランジスタ８４がオフするまで該駆動トランジスタ８４を介して放電される。結果として、ノードＢ５の電圧はＶＲＥＦ＋｜ＶＴ｜に到達する。ＶＳＳは、このサイクルＸ５２の速度を増加させるために負の電圧ＶＬとなる。最適な整定（settling）時間のために、ＶＬは、駆動サイクルの間におけるＶＳＳの電圧であるような動作電圧に等しくなるように選定される。

第３動作サイクルＸ５３において：ＶＳＳがＶＬレベルにあり、ＳＥＬがローである間に、ノードＡ５は（ＶＲＥＦ−ＶＰ）に充電される。ＯＬＥＤ８０の容量８２は大きいので、ノードＢ５の電圧は駆動トランジスタ８４の正の閾電圧に留まる。従って、駆動トランジスタ８４のゲート／ソース電圧は（−ＶＰ−｜ＶＴ｜）となり、これが記憶キャパシタ８１に記憶される。

第４動作サイクルＸ５４において：ＳＥＬ及びＶＤＡＴＡは零となる。ＶＳＳは高い負の電圧（即ち、自身の動作電圧）になる。記憶キャパシタ８１に記憶された電圧が、駆動トランジスタ８４のゲート端子に供給される。従って、ＯＬＥＤ８０の電圧及び駆動トランジスタ８４の閾電圧とは独立な電流が、駆動トランジスタ８４及びＯＬＥＤ８０を介して流れる。このように、該ＯＬＥＤ８０の劣化及び駆動トランジスタ８４の非安定性が、該駆動トランジスタ８４及びＯＬＥＤ８０を介して流れる電流の量に影響を与えることはない。

上記ピクセル回路２０８が異なる値のＶＣＯＭＰＢ、ＶＣＯＭＰＡ、ＶＬ、ＶＲＥＦ及びＶＰでも動作し得ることに注意されたい。ＶＣＯＭＰＢ、ＶＣＯＭＰＡ、ＶＬ、ＶＲＥＦ及びＶＰは該ピクセル回路の寿命を規定する。このように、これら電圧はピクセルの仕様に従って規定することができる。

図１６は、図１４のピクセル回路２０８を有する表示システムを図示している。図１６のＶＳＳ１及びＶＳＳ２は図１４のＶＳＳに対応する。図１６のＳＥＬ１及びＳＥＬ２は、図１４のＳＥＬに対応する。図１６のＶＤＡＴＡ１及びＶＤＡＴＡ２は、図１４のＶＤＡＴＡに対応する。図１６のアレイは、複数の図１４のピクセル回路２０８を有するアクティブマトリクス型発光ダイオード（ＡＭＯＬＥＤ）表示器である。ピクセル回路２０８は、行及び列、並びに相互接続部９１、９２及び９３（ＶＤＡＴＡ１、ＳＥＬ２、ＶＳＳ２）で配列されている。当該アレイ構造において、ＶＤＡＴＡ１（又はＶＤＡＴＡ２）は共通の列ピクセルの間で共有される一方、ＳＥＬ１（又はＳＥＬ２）及びＶＳＳ１（又はＶＳＳ２）は共通の行ピクセルの間で共有されている。

ドライバ３１０はＶＤＡＴＡ１及びＶＤＡＴＡ２を駆動するために設けられている。ドライバ３１２はＶＳＳ１、ＶＳＳ２、ＳＥＬ１及びＳＥＬ２を駆動するために設けられている。コントローラ３１４は、ドライバ３１０及び３１２を制御して、上述したようなプログラミング及び駆動サイクルを実行する。図６の表示アレイをプログラミング及び駆動するためのタイミング図は、図２に示したようなものである。各プログラミング及び駆動サイクルは図１５のものと同一とすることができる。

図１６のアレイは、図７(a)又は７(b)に示されたアレイ構造を有することができる。図１６のアレイは、図６のものと同様の態様で製造することができる。ＴＦＴ、記憶キャパシタ、ＳＥＬ、ＶＤＡＴＡ及びＶＳＳラインを含む上記ピクセル回路の全ては、一緒に作製される。その後、全ピクセル回路に対してＯＬＥＤが作製される。斯かるＯＬＥＤは、対応する駆動トランジスタにビア（例えば、図１４のＢ５）を用いて接続される。当該パネルは、上記ＯＬＥＤ上への上部電極の被着により完成され、該上部電極は連続的な層とすることが可能であって、当該設計の複雑さを低減すると共に、全体の表示器をオン／オフし、又は輝度を制御するために使用することができる。

図１７は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路２１０を図示している。該ピクセル回路２１０は、ＯＬＥＤ１００と、２つの記憶キャパシタ１０２及び１０３と、駆動トランジスタ１０４と、スイッチトランジスタ１０６及び１０８とを含んでいる。該ピクセル回路２１０は、図８のピクセル回路２０２に対応する。

トランジスタ１０４、１０６及び１０８はｐ型トランジスタである。トランジスタ８４及び８６は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば有機ＴＦＴ）、ＣＭＯＳ技術（例えばMOSFET）及びｐ型トランジスタを形成する如何なる他の技術を用いても製造することができる。

図１７において、駆動トランジスタ１０４の端子の一方はＯＬＥＤ１００のアノード電極に接続され、他方の端子は制御可能な電圧供給ラインＶＤＤに接続されている。記憶キャパシタ１０２及び１０３は、直列であり、駆動トランジスタ１０４のゲート端子と電圧供給電極Ｖ２との間に接続されている。Ｖ２は、ＶＤＤに接続することもできる。ＯＬＥＤ１００のカソード電極は、接地電圧供給電極に接続されている。

ＯＬＥＤ１００並びにトランジスタ１０４及び１０６は、ノードＡ６において接続されている。記憶キャパシタ１０２並びにトランジスタ１０４及び１０６は、ノードＢ６で接続されている。トランジスタ１０８並びに記憶キャパシタ１０２及び１０３はノードＣ６で接続されている。

図１８は、図１７のピクセル回路２１０をプログラミング及び駆動するための波形の一例を示すタイミング図を図示している。図１８は図９に対応する。ＶＤＡＴＡ及びＶＤＤは、プログラミング及びピクセル回路２１０の時間依存性パラメータを補償するために使用され、これらは図９のＶＤＡＴＡ及びＶＳＳに類似している。図１７及び１８を参照すると、該ピクセル回路２１０の動作は、４つの動作サイクルＸ６１、Ｘ６２、Ｘ６３及びＸ６４を有するプログラミングサイクルと、１つの動作サイクルＸ６５を有する駆動サイクルとを含んでいる。

プログラミングサイクルの間において、負のプログラミング電圧に駆動トランジスタ１０４の負の閾電圧を加えたものが記憶キャパシタ１０２に記憶され、第２記憶キャパシタ１０３は零に放電される。

結果として、駆動トランジスタ１０４のゲート／ソース電圧は：
ＶＧＳ＝−ＶＰ−｜ＶＴ｜ （６）
となり、ここで、ＶＧＳは駆動トランジスタ１０４のゲート／ソース電圧を表し、ＶＰはプログラミング電圧を表し、ＶＴは駆動トランジスタ１０４の閾電圧を表す。

第１動作サイクルＸ６１において：ＶＤＤは高い負の電圧となり、ＶＤＡＴＡはＶ２に設定される。ＳＥＬ１及びＳＥＬ２はローである。従って、ノードＡ６及びＢ６は負の電圧に充電される。

第２動作サイクルＸ６２において：ＳＥＬ１がハイであり、スイッチトランジスタ１０６がオフである間に、ＶＤＡＴＡは負の電圧になる。結果として、ノードＢ６の電圧は減少し、ノードＡ６の電圧はＶＤＤなる電圧に充電される。この電圧において、ＯＬＥＤ１００はオフである。

第３動作サイクルＸ６３において：ＶＤＤは基準電圧ＶＲＥＦとなる。ＶＤＡＴＡは(Ｖ２−ＶＲＥＦ＋ＶＰ)となるが、ここで、ＶＲＥＦは基準電圧である。ＶＲＥＦは零であると仮定される。しかしながら、ＶＲＥＦは零以外の如何なる電圧とすることもできる。このサイクルの開始時に、ノードＢ６の電圧はノードＡ６の電圧と略等しくなる。何故なら、ＯＬＥＤ１００の容量１０１は記憶キャパシタ１０２のものより大きいからである。その後に、ノードＢ６の電圧及びノードＡ６の電圧は、駆動トランジスタ１０４がオフするまで、該駆動トランジスタ１０４を介して充電される。結果として、駆動トランジスタ１０４のゲート／ソース電圧は(−ＶＰ−｜ＶＴ｜)となり、これが記憶キャパシタ１０２に記憶される。

第４動作サイクルＸ６４において：ＳＥＬ１はハイとなる。ＳＥＬ２はローであり、ＶＤＡＴＡはＶ２になるので、ノードＣ６における電圧はＶ２となる。

第５動作サイクルＸ６５において：ＶＤＤは駆動サイクルの間の自身の動作電圧となる。図１８において、ＶＤＤの動作電圧は零である。しかしながら、ＶＤＤの動作電圧は如何なる電圧とすることもできる。ＳＥＬ２はハイである。記憶キャパシタ１０２に記憶された電圧が、駆動トランジスタ１０４のゲート端子に供給される。かくして、駆動トランジスタ１０４の閾電圧ＶＴ及びＯＬＥＤ１００の電圧からは独立な電流が、駆動トランジスタ１０４及びＯＬＥＤ１００を介して流れる。従って、ＯＬＥＤ１００の劣化及び駆動トランジスタ１０４の非安定性が、駆動トランジスタ５４及びＯＬＥＤ１００を介して流れる電流の量に影響を与えることはない。

図１９は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路２１２を図示している。該ピクセル回路２１２は、ＯＬＥＤ１１０と、２つの記憶キャパシタ１１２及び１１３と、駆動トランジスタ１１４と、スイッチトランジスタ１１６及び１１８とを含んでいる。該ピクセル回路２１２は、図１０のピクセル回路２０４に対応する。

トランジスタ１１４、１１６及び１１８はｐ型トランジスタである。トランジスタ８４及び８６は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば有機ＴＦＴ）、ＣＭＯＳ技術（例えばMOSFET）及びｐ型トランジスタを形成する如何なる他の技術を用いても製造することができる。

図１９において、駆動トランジスタ１１４の端子の一方はＯＬＥＤ１１０のアノード電極に接続され、他方の端子は制御可能な電圧供給ラインＶＤＤに接続されている。記憶キャパシタ１１２及び１１３は、直列であり、駆動トランジスタ１１４のゲート端子と電圧供給電極Ｖ２との間に接続されている。Ｖ２はＶＤＤに接続することもできる。ＯＬＥＤ１００のカソード電極は、接地電圧供給電極に接続されている。

ＯＬＥＤ１１０並びにトランジスタ１１４及び１１６は、ノードＡ７で接続されている。記憶キャパシタ１１２並びにトランジスタ１１４及び１１６は、ノードＢ７で接続されている。トランジスタ１１８並びに記憶キャパシタ１１２及び１１３は、ノードＣ７で接続されている。

図２０は、図１９のピクセル回路２１２をプログラミング及び駆動するための波形の一例を示すタイミング図を図示している。図２０は図１１に対応する。ＶＤＡＴＡ及びＶＤＤは、プログラミング及びピクセル回路２１２の時間依存性パラメータを補償するために使用され、これらは図１１のＶＤＡＴＡ及びＶＳＳと類似している。図１９及び２０を参照すると、該ピクセル回路２１２の動作は、４つの動作サイクルＸ７１、Ｘ７２及びＸ７３を有するプログラミングサイクルと、１つの動作サイクルＸ７４を有する駆動サイクルとを含んでいる。

プログラミングサイクルの間において、負のプログラミング電圧に駆動トランジス１１４の負の閾電圧を加えたものが記憶キャパシタ１１２に記憶される。記憶キャパシタ１１３は零に放電される。

結果として、駆動トランジスタ１１４のゲート／ソース電圧は：
ＶＧＳ＝−ＶＰ−｜ＶＴ｜ （７）
となり、ここで、ＶＧＳは駆動トランジスタ１１４のゲート／ソース電圧を表し、ＶＰはプログラミング電圧を表し、ＶＴは駆動トランジスタ１１４の閾電圧を表す。

第１動作サイクルＸ７１において：ＶＤＤは負の電圧となる。ＳＥＬはローである。ノードＡ７及びＢ７は負の電圧に充電される。

第２動作サイクルＸ７２において：ＶＤＤは基準電圧ＶＲＥＦとなる。ＶＤＡＴＡは(Ｖ２−ＶＲＥＦ＋ＶＰ)となる。ノードＢ７の電圧及びノードＡ７の電圧は、駆動トランジスタ１１４がオフするまで充電される。ノードＢ７の電圧は(−ＶＲＥＦ−ＶＴ)となり、記憶キャパシタ１１２に記憶される電圧は(−ＶＰ−｜ＶＴ｜)となる。

第３動作サイクルＸ７３において：ＳＥＬはＶＭとなる。ＶＭは、スイッチトランジスタ１０６がオフとなり、スイッチトランジスタ１１８がオンとなるような中間電圧である。ＶＤＡＴＡはＶ２となる。ノードＣ７の電圧はＶ２となる。記憶キャパシタ１１２に記憶された電圧は、Ｘ７２のものと同じである。

第４動作サイクルＸ７４において：ＶＤＤは自身の動作電圧となる。ＳＥＬはハイとなる。記憶キャパシタ１１２に記憶された電圧が、駆動トランジスタ１１４のゲート端子に供給される。該駆動トランジスタ１１４はオンとなる。従って、駆動トランジスタ１１４の閾電圧ＶＴ及びＯＬＥＤ１１０の電圧からは独立な電流が、駆動トランジスタ１１４及びＯＬＥＤ１１０を介して流れる。

図２１は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路２１４を図示している。該ピクセル回路２１４は、ＯＬＥＤ１２０と、２つの記憶キャパシタ１２２及び１２３と、駆動トランジスタ１２４と、スイッチトランジスタ１２６及び１２８とを含んでいる。該ピクセル回路２１２は、図１２のピクセル回路２０６に対応する。

トランジスタ１２４、１２６及び１２８はｐ型トランジスタである。トランジスタ８４及び８６は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば有機ＴＦＴ）、ＣＭＯＳ技術（例えばMOSFET）及びｐ型トランジスタを形成する如何なる他の技術を用いても製造することができる。

図２１において、駆動トランジスタ１２４の端子の一方はＯＬＥＤ１２０のアノード電極に接続され、他方の端子は電圧供給ラインＶＤＤに接続されている。記憶キャパシタ１２２及び１２３は、直列であり、駆動トランジスタ１２４のゲート端子とＶＤＤとの間に接続されている。ＯＬＥＤ１２０のカソード電極は、制御可能な電圧供給電極ＶＳＳに接続されている。

ＯＬＥＤ１２０並びにトランジスタ１２４及び１２６は、ノードＡ８で接続されている。記憶キャパシタ１２２並びにトランジスタ１２４及び１２６は、ノードＢ８で接続されている。トランジスタ１２８並びに記憶キャパシタ１２２及び１２３は、ノードＣ８で接続されている。

図２２は、図２１のピクセル回路２１４をプログラミング及び駆動するための波形の一例を示すタイミング図を図示している。図２２は図１３に対応する。ＶＤＡＴＡ及びＶＳＳは、プログラミング及び駆動回路２１４の時間依存性パラメータを補償するために使用され、これらは図１３のＶＤＡＴＡ及びＶＤＤと類似している。図２１及び２２を参照すると、該ピクセル回路２１４のプログラミングは、４つの動作サイクルＸ８１、Ｘ８２、Ｘ８３及びＸ８４を有するプログラミングサイクルと、１つの動作サイクルＸ８５を有する駆動サイクルとを含んでいる。

プログラミングサイクルの間において、負のプログラミング電圧に駆動トランジスタ１２４の負の閾電圧を加えたものが記憶キャパシタ１２２に記憶される。記憶キャパシタ１２３は零に放電される。

結果として、駆動トランジスタ１２４のゲート／ソース電圧は：
ＶＧＳ＝−ＶＰ−｜ＶＴ｜ （８）
となり、ここで、ＶＧＳは駆動トランジスタ１２４のゲート／ソース電圧を表し、ＶＰはプログラミング電圧を表し、ＶＴは駆動トランジスタ１２４の閾電圧を表す。

第１動作サイクルＸ８１において：ＶＤＡＴＡは高い電圧になる。ＳＥＬはローである。ノードＡ８及びＢ８は正の電圧に充電される。

第２動作サイクルＸ８２において：ＳＥＬはハイとなる。ＶＳＳは基準電圧ＶＲＥＦ１となり、その場合、ＯＬＥＤ６０はオフである。

第３動作サイクルＸ８３において：ＶＤＡＴＡは（ＶＲＥＦ２＋ＶＰ）となり、ここで、ＶＲＥＦ２は基準電圧である。ＳＥＬはローである。従って、ノードＢ８の電圧及びノードＡ８の電圧は、このサイクルの開始時に等しくなる。第１記憶キャパシタ１１２は十分に大きいので、該キャパシタの電圧が支配的となることに注意されたい。その後、ノードＢ８は、駆動トランジスタ１２４がオフするまで、該駆動トランジスタ１２４を介して充電される。結果として、ノードＢ８の電圧は（ＶＤＤ−｜ＶＴ｜）となる。第１記憶キャパシタ１２２に記憶される電圧は、（−ＶＲＥＦ２−ＶＰ−｜ＶＴ｜)となる。

第４動作サイクルＸ８４において：ＳＥＬはＶＭとなり、ここで、ＶＭはスイッチトランジスタ１２６がオフとなり、スイッチトランジスタ１２８がオンとなるような中間電圧である。ＶＤＡＴＡはＶＲＥＦ２となる。ノードＣ８の電圧はＶＲＥＦ２となる。

この結果、駆動トランジスタ１２４のゲート／ソース電圧ＶＧＳは（−ＶＰ−｜ＶＴ｜）となる。ＶＭ＜−ＶＰ−ＶＴであるので、スイッチトランジスタ１２６はオフであり、記憶キャパシタ１２２に記憶された電圧は−(ＶＰ＋｜ＶＴ｜)に留まる。

第５動作サイクルＸ８５において：ＶＳＳは動作電圧となる。また、ＳＥＬはローである。記憶キャパシタ１２２に記憶された電圧は駆動トランジスタ１２４のゲートに供給される。

図８、１０、１２、１７、１９又は２１のピクセル回路を有するアレイを動作させるシステムは、図６又は１６のものと同様にすることができることに注意されたい。図８、１０、１２、１７、１９又は２１のピクセル回路を有するアレイは、図７(a)又は７(b)に示すようなアレイ構造を有することができる。

また、各トランジスタは相補的回路の概念に基づいてｐ型又はｎ型に置換することができることに注意されたい。

本発明の上記実施例によれば、駆動トランジスタは飽和動作体制にある。このように、駆動トランジスタの電流は、主に、そのゲート／ソース電圧ＶＧＳにより規定される。結果として、駆動トランジスタの電流は、該ゲート／ソースが記憶キャパシタに記憶されるので、ＯＬＥＤ電圧が変化したとしても一定に留まる。

本発明の上記実施例によれば、駆動トランジスタに対するオーバードライブ電圧の供給は、該駆動トランジスタの閾電圧及び／又は発光ダイオード電圧の電圧値とは独立した波形を供給することにより生ぜられる。

本発明の上記実施例によれば、ブートストラップに基づく安定した駆動技術が提供される（例えば、図２〜１２及び１６〜２０）。

ピクセル素子の特性のずれ（例えば、長期間の表示動作の下での駆動トランジスタの閾電圧のずれ及び発光デバイスの劣化）は、記憶キャパシタに電圧を記憶し、該電圧を駆動トランジスタのゲートに供給することにより補償される。このように、該ピクセル回路は、斯かるずれの如何なる影響も無しに、発光デバイスを介して安定した電流を供給することができ、これは表示動作寿命を改善する。更に、回路の簡素さ故に、該ピクセル回路は従来のピクセル回路よりも高い製造歩留まり、低い製造コスト及び高い解像度を保証する。

全ての引用文献は、参照することにより本明細書に組み込まれるものとする。

以上、本発明を１以上の実施例に関連して説明した。しかしながら、当業者にとっては、種々の変形及び変更を、請求項に記載された本発明の範囲から逸脱することなしになすことができることは明らかであろう。

図１は、従来の２ＴＦＴ電圧プログラム型ピクセル回路を示す回路図である。 図２は、表示器アレイに適用された、本発明の一実施例によるプログラミング及び駆動サイクルの一例を示すタイミング図である。 図３は、本発明の一実施例によるプログラミング及び駆動技術が適用されたピクセル回路を示す回路図である。 図４は、図３のピクセル回路をプログラミング及び駆動するための波形の一例を示すタイミング図である。 図５は、図３のピクセル回路に対する寿命試験結果を示す図である。 図６は、図３のピクセル回路を有する表示システムを示す図である。 図７(ａ)は、図６のアレイに適用可能な上部発光ピクセルを有するアレイ構造の一例を示す図である。 図７(ｂ)は、図６のアレイに適用可能な底部発光ピクセルを有するアレイ構造の一例を示す図である。 図８は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路を示す図である。 図９は、図８のピクセル回路をプログラミング及び駆動するための波形の一例を示すタイミング図である。 図１０は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路を示す図である。 図１１は、図１０のピクセル回路をプログラミング及び駆動するための波形の一例を示すタイミング図である。 図１２は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路を示す図である。 図１３は、図１２のピクセル回路をプログラミング及び駆動するための波形の一例を示すタイミング図である。 図１４は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路を示す図である。 図１５は、図１４のピクセル回路をプログラミング及び駆動するための波形の一例を示すタイミング図である。 図１６は、図１４のピクセル回路を有する表示システムを示す図である。 図１７は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路を示す図である。 図１８は、図１７のピクセル回路をプログラミング及び駆動するための波形の一例を示すタイミング図である。 図１９は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路を示す図である。 図２０は、図１９のピクセル回路をプログラミング及び駆動するための波形の一例を示すタイミング図である。 図２１は、本発明の他の実施例によるプログラミング及び駆動技術が適用されたピクセル回路を示す図である。 図２２は、図２１のピクセル回路をプログラミング及び駆動するための波形の一例を示すタイミング図である。

符号の説明

２０，５０，６０，７０，８０，１００，１１０，１２０ 発光デバイス（ＯＬＥＤ）
２１，８１ 記憶キャパシタ
５２，６２，７２，１０２，１１２，１２２ 第１記憶キャパシタ
５３，６３，７３，１０３，１１３，１２３ 第２記憶キャパシタ
２４，５４，６４，７４，８４，１０４，１１４，１２４ 駆動トランジスタ
２６，８５ スイッチトランジスタ
５６，６６，７６，１０６，１１６，１２６ 第１スイッチトランジスタ
５８，６８，７８，１０８，１１８，１２８ 第２スイッチトランジスタ
ＳＥＬ 選択ライン
ＳＥＬ１ 第１選択ライン
ＳＥＬ２ 第２選択ライン
ＶＤＡＴＡ 信号ライン

Claims (18)

1. 表示システムをプログラミング及び駆動する方法であって、前記表示システムが、
   行及び列に配列された複数のピクセル回路を有する表示アレイであって、各ピクセル回路が、
   電圧供給電極に接続された第１端子と、第２端子とを有する発光デバイスと、
   第１端子と、第２端子とを有するキャパシタと、
   選択ラインに接続されたゲート端子と、電圧データを伝送するための信号ラインに接続された第１端子と、前記キャパシタの第１端子に接続された第２端子とを有するスイッチトランジスタと、
   第１ノード（Ａ）において前記スイッチトランジスタの第２端子及び前記キャパシタの第１端子に接続されたゲート端子と、第２ノード（Ｂ）において前記発光デバイスの第２端子及び前記キャパシタの第２端子に接続された第１端子と、制御可能な電圧供給ラインに接続された第２端子とを有する駆動トランジスタと、
   を有するような表示アレイと、
   前記表示アレイを動作させるために前記選択ライン、前記制御可能な電圧供給ライン及び前記信号ラインを駆動するドライバと、
   を含むような方法において、
   プログラミングサイクルにおいては、
   第１動作サイクルにおいて、前記第２ノードを（ＶＲＥＦ−ＶＴ）又は（−ＶＲＥＦ＋ＶＴ）により規定される第１電圧で充電し、ここで、ＶＲＥＦは基準電圧を表す一方、ＶＴは前記駆動トランジスタの閾電圧を表し、
   第２動作サイクルにおいて、前記第１ノードを（ＶＲＥＦ＋ＶＰ）又は（−ＶＲＥＦ＋ＶＰ）により規定される第２電圧で充電して、前記第１電圧と前記第２電圧との間の差が前記記憶キャパシタに記憶されるようにし、ここで、ＶＰはプログラミング電圧を表し、
   駆動サイクルにおいては、前記記憶キャパシタに記憶された電圧を前記駆動トランジスタのゲート端子に供給する、
   ような各ステップを有する方法。
2. 請求項１に記載の方法において、前記発光デバイスが有機発光ダイオードであるような方法。
3. 請求項１に記載の方法において、前記トランジスタの少なくとも１つが薄膜トランジスタであるような方法。
4. 請求項１に記載の方法において、前記プログラミングサイクル及び前記駆動サイクルが各行に対して連続して実施されるような方法。
5. 表示システムをプログラミング及び駆動する方法であって、前記表示システムが、
   行及び列に配列された複数のピクセル回路を有する表示アレイであって、各ピクセル回路が、
   電圧供給電極に接続された第１端子と、第２端子とを有する発光デバイスと、
   各々が第１端子及び第２端子を有する第１キャパシタ及び第２キャパシタと、
   第１選択ラインに接続されたゲート端子と、前記発光デバイスの第２端子に接続された第１端子と、前記第１キャパシタの第１端子に接続された第２端子とを有する第１スイッチトランジスタと、
   第２選択ラインに接続されたゲート端子と、電圧データを伝送するための信号ラインに接続された第１端子と、第２端子とを有する第２スイッチトランジスタと、
   第１ノード（Ａ）において前記発光デバイスの第２端子に接続された第１端子と、第２ノード（Ｂ）において前記第１スイッチトランジスタの第２端子及び前記第１キャパシタの第１端子に接続されたゲート端子と、制御可能な電圧供給ラインに接続された第２端子とを有する駆動トランジスタと、
   を有し、
   第３ノード（Ｃ）において前記第２スイッチトランジスタの第２端子が前記第１キャパシタの第２端子及び前記第２キャパシタの第１端子に接続される、
   ような表示アレイと、
   前記表示アレイを動作させるために前記第１及び第２選択ライン、前記制御可能な電圧供給ライン並びに前記信号ラインを駆動するドライバと、
   を含むような方法において、
   プログラミングサイクルにおいては、
   第１動作サイクルにおいて、（ＶＴ＋ＶＰ）又は−（ＶＴ＋ＶＰ）を前記第１記憶キャパシタに記憶するように前記第１ノード及び前記第２ノードの各々の電圧を制御し、ここで、ＶＴは前記駆動トランジスタの閾電圧を表す一方、ＶＰはプログラミング電圧を表し、
   第２動作サイクルにおいて、前記第３ノードを放電し、
   駆動サイクルにおいては、前記記憶キャパシタに記憶された電圧を前記駆動トランジスタのゲート端子に供給する、
   ような各ステップを有する方法。
6. 請求項５に記載の方法において、前記発光デバイスが有機発光ダイオードであるような方法。
7. 請求項５に記載の方法において、前記トランジスタの少なくとも１つが薄膜トランジスタであるような方法。
8. 請求項５ないし７の何れか一項に記載の方法において、前記第１及び第２選択ラインが共通の選択ラインであるような方法。
9. 請求項５ないし７の何れか一項に記載の方法において、或る行に対する前記プログラミングサイクル及び駆動サイクルが、隣接する行に対する前記プログラミングサイクル及び駆動サイクルと重なり合うような方法。
10. 行及び列に配列された複数のピクセル回路を有する表示アレイであって、各ピクセル回路が、
    電圧供給電極に接続された第１端子と、第２端子とを有する発光デバイスと、
    第１端子と、第２端子とを有するキャパシタと、
    選択ラインに接続されたゲート端子と、電圧データを伝送するための信号ラインに接続された第１端子と、前記キャパシタの第１端子に接続された第２端子とを有するスイッチトランジスタと、
    第１ノード（Ａ）において前記スイッチトランジスタの第２端子及び前記キャパシタの第１端子に接続されたゲート端子と、第２ノード（Ｂ）において前記発光デバイスの第２端子及び前記キャパシタの第２端子に接続された第１端子と、制御可能な電圧供給ラインに接続された第２端子とを有する駆動トランジスタと、
    を有するような表示アレイと、
    前記表示アレイを動作させるために前記選択ライン、前記制御可能な電圧供給ライン及び前記信号ラインを駆動するドライバと、
    前記ドライバを用いて、前記表示アレイの各行に対しプログラミングサイクル及び駆動サイクルを実行するコントローラと、
    を有する表示システムであって、
    前記プログラミングサイクルが第１動作サイクル及び第２動作サイクルを含み、
    前記第１動作サイクルにおいて、前記第２ノードは（ＶＲＥＦ−ＶＴ）又は（−ＶＲＥＦ＋ＶＴ）により規定される第１電圧で充電され、ここで、ＶＲＥＦは基準電圧を表す一方、ＶＴは前記駆動トランジスタの閾電圧を表し、第２動作サイクルにおいては、前記第１ノードが（ＶＲＥＦ＋ＶＰ）又は（−ＶＲＥＦ＋ＶＰ）により規定される第２電圧で充電されて、前記第１電圧と前記第２電圧との間の差が前記記憶キャパシタに記憶され、ここで、ＶＰはプログラミング電圧を表し、
    前記駆動サイクルにおいては、前記記憶キャパシタに記憶された電圧が前記駆動トランジスタのゲート端子に供給される、
    ような表示システム。
11. 請求項１０に記載の表示システムにおいて、前記発光デバイスが有機発光ダイオードであるような表示システム。
12. 請求項１０に記載の表示システムにおいて、前記トランジスタの少なくとも１つが薄膜トランジスタであるような表示システム。
13. 請求項１０に記載の表示システムにおいて、或る行に対する前記プログラミングサイクル及び駆動サイクルが、隣接する行に対する前記プログラミングサイクル及び駆動サイクルと重なり合うような表示システム。
14. 行及び列に配列された複数のピクセル回路を有する表示アレイであって、各ピクセル回路が、
    電圧供給電極に接続された第１端子と、第２端子とを有する発光デバイスと、
    各々が第１端子及び第２端子を有する第１キャパシタ及び第２キャパシタと、
    第１選択ラインに接続されたゲート端子と、前記発光デバイスの第２端子に接続された第１端子と、前記第１キャパシタの第１端子に接続された第２端子とを有する第１スイッチトランジスタと、
    第２選択ラインに接続されたゲート端子と、電圧データを伝送するための信号ラインに接続された第１端子と、第２端子とを有する第２スイッチトランジスタと、
    第１ノード（Ａ）において前記発光デバイスの第２端子に接続された第１端子と、第２ノード（Ｂ）において前記第１スイッチトランジスタの第２端子及び前記第１キャパシタの第１端子に接続されたゲート端子と、制御可能な電圧供給ラインに接続された第２端子とを有する駆動トランジスタと、
    を有し、
    第３ノード（Ｃ）において前記第２スイッチトランジスタの第２端子が前記第１キャパシタの第２端子及び前記第２キャパシタの第１端子に接続される、
    ような表示アレイと、
    前記表示アレイを動作させるために前記第１及び第２選択ライン、前記制御可能な電圧供給ライン並びに前記信号ラインを駆動するドライバと、
    前記ドライバを用いて、前記表示アレイの各行に対しプログラミングサイクル及び駆動サイクルを実行するコントローラと、
    を有する表示システムであって、
    前記プログラミングサイクルは第１動作サイクル及び第２動作サイクルを含み、
    前記第１動作サイクルにおいて、前記第１ノード及び前記第２ノードの各々の電圧は前記第１記憶キャパシタに（ＶＴ＋ＶＰ）又は−（ＶＴ＋ＶＰ）を記憶するように制御され、ここで、ＶＴは前記駆動トランジスタの閾電圧を表す一方、ＶＰはプログラミング電圧を表し、前記第２動作サイクルにおいては、前記第３ノードが放電され、
    前記駆動サイクルにおいては、前記記憶キャパシタに記憶された電圧が前記駆動トランジスタのゲート端子に供給される、
    ような表示システム。
15. 請求項１４に記載の表示システムにおいて、前記発光デバイスが有機発光ダイオードであるような表示システム。
16. 請求項１４に記載の表示システムにおいて、前記トランジスタの少なくとも１つが薄膜トランジスタであるような表示システム。
17. 請求項１４に記載の表示システムにおいて、前記第１及び第２選択ラインが共通の選択ラインであるような表示システム。
18. 請求項１４に記載の表示システムにおいて、或る行に対する前記プログラミングサイクル及び駆動サイクルが、隣接する行に対する前記プログラミングサイクル及び駆動サイクルと重なり合うような表示システム。

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