JP4029840B2 - マトリックス型電流負荷駆動回路を備えた半導体装置とその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電流負荷と電流負荷駆動回路を備えた半導体装置及びその駆動方法に関し、特に、電流負荷と電流負荷駆動回路がマトリックス状に配置され、アクティブ駆動を行う半導体装置とその駆動方法に関する。
【０００２】
【従来の技術】
電流負荷がマトリックス状に配置された半導体装置として、例えば図１に示すような構成が知られており、様々な応用が考えられている。図１において、半導体装置２００には、複数本のデータ配線２０２が並行に配設され、データ配線２０２と直交する方向に複数本の走査配線２０３が並行に配設されており、データ配線２０２と走査配線２０３の交差部に、電流負荷セル２０１がマトリックス状に配設されている。電圧ドライバ又は電流ドライバ２３０は、データ配線２０２を、電圧駆動又は電流駆動する。走査回路２４０は、走査配線２０３を駆動する。かかる装置の一例として、電流負荷セル２０１として電流負荷である有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ：エレクトロルミネッセンス）素子を用いた有機ＥＬ表示装置がある。
【０００３】
これら電流負荷がマトリックス状に配置された半導体装置の駆動方法として、大きく分けて次の２種類がある。すなわち、
（１）１ラインごと選択し、選択した期間のみ負荷を駆動するパッシブ駆動、
（２）１ラインごと選択し、選択した期間に負荷を駆動するための情報、つまり各電流負荷に与える電流値に相当する電圧を記憶することで電流値を記憶させ、次に同じラインを選択するまで、前記記憶した電流値にて負荷を駆動するアクティブ駆動、
の２種類がある。
【０００４】
パッシブ駆動用の装置は、電流負荷によって構成され、例えば図２（ａ）に示すように、マトリックス状に配置されている電流負荷セル２０１は、データ線２０２と走査配線２０３の間に接続されている電流負荷２０６と、複数のデータ配線２０２、走査配線２０３のみの簡単な構成で実現できる。しかしながら、パッシブ駆動用の装置では、選択期間のみに負荷を駆動するため、大電流を流す必要がある。このため、パッシブ駆動用の装置では、瞬間的に、電流負荷２０６に大きな負担がかかり、電流負荷２０６を構成する素子の信頼性の面で問題が生じる場合がある。また、パッシブ駆動用の装置は、効率が低下するため、消費電力も大きい。
【０００５】
一方、アクティブ駆動用の装置は、マトリックス状に配置されている電流負荷セル２０１が、図２（ｂ）に示すように、電流負荷２０６と、データ配線２０２と走査配線２０３に接続され、電流負荷２０６に供給する電流値に相当する電圧を記憶し、負荷を駆動するための電流負荷駆動回路２０７と、を備えて構成され、さらに、複数のデータ配線２０２、走査配線２０３で構成されている。
電流負荷セル２０１内の電流負荷駆動回路２０７は、トランジスタ等によって作成されており、その構成は、パッシブ駆動に比べ複雑になる。しかし、アクティブ駆動用の装置では、負荷の駆動は、１ラインを選択してから、全ライン終了後に、同じラインを選択するまでの長期間行われるため、負荷駆動電流が小電流で良く、負荷の負担が小さい。また、アクティブ駆動用の装置は、効率が高いため、消費電力も小さい。このため、アクティブ駆動は、負荷の負担や消費電力の面で、パッシブ駆動に対し優位性を持つといえる。
【０００６】
アクティブ駆動用の電流負荷駆動回路２０７の構成として、電流負荷駆動回路に電圧を供給する半導体装置（図１の２３０が電圧ドライバ）により印加される電圧を記憶し、前記記憶した電圧に対応する電流により負荷を駆動する構成（「電圧書き込み構成」ともいう）と、電流負荷駆動回路２０７に電流を供給する半導体装置（図１の２３０が電流ドライバ）により電流が印加され、電流に対応する電圧を記憶し、前記電流に対応する電流により負荷を駆動する構成（「電流書き込み構成」という）がある。
【０００７】
例えば、有機ＥＬ表示装置の場合、各画素の有機ＥＬ素子に電流を記憶し、駆動する電流負荷駆動回路は、ポリシリコン薄膜トランジスタ（ｐｏｌｙ−Ｓｉｌｉｃｏｎ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：「ｐ−Ｓｉ ＴＦＴ」とも略記される）で構成される場合が多い。なお、ｐ−Ｓｉ ＴＦＴ（低温プロセス成膜法による）は、電界効果移動度が高いため周辺回路の一部を基板に集積化でき、高速、大電流のスイッチング制御を可能としている。
【０００８】
例えば特開平５−１０７５６１号公報には（同公報図７参照）、図３に示すような、電圧書き込み構成が開示されている。１画素表示部２１０は、電源線２０４に一端（アノード端子）が接続された発光素子２２０と、発光素子２２０の他端（カソード端子）にドレインが接続され、ソースが接地線２０５に接続されたポリシリコン製のｎチャネルＭＯＳＦＥＴよりなるＴＦＴ（薄膜トランジスタ）２１１と、ＴＦＴ２１１のゲートと接地線２０５の間に接続された保持容量２１２と、ＴＦＴ２１１のゲートとデータ配線２０２の間に挿入されたスイッチ２１３とを備えている。スイッチ２１３の制御端子には制御線Ｋ２１５が接続され、本制御線Ｋ２１５上を伝達する制御信号Ｋ２１５（以下同様に制御線名とその制御線上を伝達する制御信号名を同一記号にて記す）によりオン・オフが制御される。制御信号Ｋ２１５がアクティブとされ、スイッチ２１３がオンすると、データ配線２０２の電圧により保持容量２１２が充電されるとともに、ＴＦＴ２１１のゲート電圧として印加され、ＴＦＴ２１１がオンし、電源線２０４と発光素子２２０と接地線２０５の電流パスが導通し、発光素子２２０が発光する。発光素子２２０の輝度は、ＴＦＴ２１１のゲート電圧に応じて可変させる。
【０００９】
しかしながら、ｐ−ＳｉＴＦＴでは、各トランジスタの電流能力のばらつきが大きく、電圧が同じでも、ＴＦＴごとに駆動電流が異なる可能性が高い。その場合、有機ＥＬ素子の輝度にばらつきが生じ、表示精度が低下する。
この問題を解決するために、例えば特開平１１−２８２４１９号公報には（同公報図１参照）、図４に示すような構成により、電流能力ばらつきが比較的小さい近接領域のＴＦＴの電流能力ばらつきのみ影響し、高精度な表示が可能とした電流書き込み構成が提案されている。
【００１０】
図４を参照すると、この回路は、図３のスイッチ２１３のＴＦＴ２１１のゲートと接続する側の端子とは別の端子を、ゲートとドレインが接続され（すなわちダイオード接続され）、ソースが接地線２０５に接続されたポリシリコン製のｎチャネルＭＯＳＦＥＴよりなるＴＦＴ２１６（電流変換素子）のゲートに接続し、ＴＦＴ２１６のドレインがスイッチ２１４を介してデータ配線２０２に接続する構成とし、スイッチ２１３、２１４の制御端子は制御線Ｋ２１５に共通に接続されている。有機ＥＬ素子の発光輝度を駆動制御するための制御信号は可変自在な制御電流としてデータ線に供給され、ＴＦＴ２１６は、スイッチ２１４を介して入力される電流を電圧に変換する。
【００１１】
しかしながら、電流書き込み構成に用いられる電流ドライバは、各データ線に電流を供給する出力回路を必要とし、１ライン選択期間において、選択されたライン上にある前記電流負荷駆動回路に、それぞれデータ線を通して、同時に電流を供給する。従って、全データ線数に相当する個数分電流ドライバが必要となり、コストが増大する、という問題点を有している。
また、電流ドライバとマトリックス状にアクティブ駆動用電流負荷セルを持つ装置との接点も増加するため、信頼性や生産性が低下する、という問題もある。
【００１２】
さらに、近時、有機ＥＬ表示装置等では、マトリックス状の有機ＥＬ素子や電流負荷駆動回路と共に、電圧ドライバ又は電流ドライバを、同一基板上に、ｐ−ＳｉＴＦＴで作成し、部品点数の減少とコスト低下を行うことが検討されている。しかしながら、この場合、電流ドライバ部分の回路規模が大きくなると、装置全体としての回路規模・回路面積も増大するため、歩留まりや、信頼性、生産性が低下する（例えば、特許文献１〜３参照。）。
【特許文献１】
特開２０００−２９３２４５号公報
【特許文献２】
特開平０５−１０７５６１号公報
【特許文献３】
特開平１１−２８２４１９号公報
【００１３】
【発明が解決しようとする課題】
上記したように、従来の装置及び駆動方法は、下記記載の問題点を有している。
第１の問題点は、電流負荷と、アクティブ駆動電流書き込み構成を適用した電流負荷駆動回路をマトリックス状に備えた半導体装置において、電流ドライバのコストが増大し、生産性・信頼性の向上が難しくなる、ということである。
【００１４】
その理由は、マトリックス状に電流負荷と、電流負荷駆動回路を備えた装置のデータ線数に相当する出力を必要とするため、電流ドライバが複数個必要となり、部品点数が増加するためである。
【００１５】
第２の問題点は、電流負荷と、アクティブ駆動電流書き込み構成を適用した電流負荷駆動回路をマトリックス状に備えた半導体装置において、電流ドライバを内蔵する場合、コストが増大し、生産性・信頼性の向上が難しくなる、ということである。
【００１６】
その理由は、マトリックス状に電流負荷と、電流負荷駆動回路を備えた装置の全てのデータ線に電流ドライバの電流供給出力を必要とするため、電流ドライバの回路規模が増加し、装置全体の回路規模・面積の増大し、このため、歩留まりも低下する可能性が増すためである。
【００１７】
したがって、本発明の目的は、アクティブ駆動電流書き込みを適用した場合の、電流負荷と、電流負荷駆動回路とを備える電流負荷セルがマトリックス状に配置された半導体装置おいて、電流負荷駆動回路の構成をほとんど変えることなく、電流ドライバの回路規模を減少することができる装置とその駆動方法を提供することである。
【００１８】
【課題を解決するための手段】
上記課題を解決する本発明の第１のアスペクトに係る半導体装置は、電流負荷と、電流負荷駆動回路と、を備える電流負荷セルを、マトリックス状に配置し、アクティブ駆動電流書き込みを行う半導体装置において、データ線に電流を供給する電流ドライバの１つの電流出力に対し、複数本のデータ線を１本ずつ選択し、該選択したデータ線に前記電流出力を供給する手段を備え、前記電流負荷セル内の電流負荷駆動回路は、第１の電源にソースが接続され、ドレインが直接、又はスイッチを介して前記電流負荷に接続されたトランジスタと、前記トランジスタのゲートと、前記第１の電源又は前記第１の電源とは別の電源との間に接続された容量と、前記トランジスタのゲートと、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線との間に接続される、一つのスイッチ又は直列に接続された複数のスイッチと、を備え、前記電流負荷駆動回路の前記トランジスタのゲートに接続される前記スイッチを制御する制御線を、前記半導体装置の１ライン分の電流負荷セルにおいて、前記電流ドライバの１電流出力が選択できるデータ線の本数と同じ本数分備えている。
【００１９】
本発明の他のアスペクトに係る装置は、電流負荷と電流負荷駆動回路とを備える電流負荷セルがマトリックス状に配置され、アクティブ駆動電流書き込みを行う半導体装置において、データ線に電流を供給する電流ドライバの１つの電流出力に対して、複数本のデータ線を１本ずつ選択し、選択されたデータ線に前記電流出力を供給する手段を備え、前記電流負荷セル内の電流負荷駆動回路は、第１の電源にソースが接続され、ドレインが直接に、又はスイッチを介して前記電流負荷に接続されており、前記電流負荷へ電流を供給するトランジスタと、前記トランジスタのゲートと前記第１の電源又は他の電源との間の接続された容量と、前記トランジスタのゲートと、対応するデータ線との間に直列に接続された複数のスイッチと、を備え、前記電流負荷駆動回路の前記トランジスタのゲートに一端が接続されるスイッチを制御する信号を伝達する制御線を、前記半導体装置の１ラインにおいて、少なくとも、前記電流ドライバの１電流出力が選択できるデータ線の本数と同じ数分備え、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線に一端が接続されるスイッチを制御する信号を伝達する制御線を前記半導体装置の各ラインに備えている。
【００２０】
本発明の半導体装置において、前記電流ドライバの１つの電流出力は、１ライン選択期間（１水平期間）中に複数のデータ線を１本ずつ順番に選択し、各データ線選択時に、選択されたライン上かつ選択されたデータ線上の前記電流負荷駆動回路に、前記電流負荷セル内の電流負荷を駆動する電流に対応する電流を供給する。
【００２１】
本発明の別のアスペクトに係る半導体装置の駆動方法（４）は、データ線を電流駆動する電流ドライバの出力が、セレクタに入力され、前記セレクタでは、入力される出力セレクト信号に基づき前記セレクタの出力に接続されている複数本のデータ線の１本ずつを選択し、前記選択されたデータ線に前記電流ドライバの出力が供給される構成とされており、電流負荷セル内の電流負荷駆動回路は、第１の電源にソースが接続され、ドレインが直接、又はスイッチを介して前記電流負荷に接続されており、前記電流負荷へ電流を供給するトランジスタと、前記トランジスタのゲートと前記第１の電源又は他の電源との間に接続された容量と、前記トランジスタのゲートと対応するデータ線との間に接続される、１つのスイッチ又は直列接続された複数のスイッチと、を備え、前記電流負荷駆動回路内の前記スイッチを制御する信号を伝達する制御線を、少なくとも、前記半導体装置の１ラインにおいて、前記電流ドライバの１出力が選択できるデータ線の本数と同じ数備え、前記電流負荷と前記電流負荷駆動回路とを備える電流負荷セルが、マトリックス状に配置されてなり、アクティブ駆動電流書き込みを行う半導体装置の駆動方法であって、１ラインを選択した１水平期間において、前記出力セレクト信号に基づき、前記セレクタにより前記複数本のデータ線のうちの１本のデータ線を選択した期間に、前記複数の制御線のうち、前記選択されたデータ線に対応する制御線上を伝達する制御信号によって、前記電流負荷セル内の前記トランジスタのゲートに一端が接続されるスイッチをオンすることで、前記電流負荷セル内の前記トランジスタに、前記選択されたデータ線に前記電流ドライバから供給させる電流出力に対応する電流を流し、前記電流を流すような電圧を前記トランジスタのゲートと前記容量に設定する第１のステップと、前記選択された１本のデータ線の選択期間が終了する前に、又は同時に、前記スイッチをオフする制御を行う第２のステップと、を有し、前記第１及び第２のステップを、前記複数本のデータ線のそれぞれに対して行うことで、１ラインに相当する前記電流負荷セルへの電流書き込みを完了する制御を行う。
【００２２】
本発明の別のアスペクトに係る半導体装置の駆動方法は、データ線に電流を供給する電流ドライバの電流出力を、複数本のデータ線を１本ずつ選択してそれぞれに供給する手段を備えており、前記電流負荷セル内の電流負荷駆動回路は、第１の電源にソースが接続され、ドレインが直接、又はスイッチを介して前記電流負荷に接続されており、前記電流負荷へ電流を供給するトランジスタと、前記トランジスタのゲートと前記第１の電源又は他の電源との間の接続された容量と、前記トランジスタのゲートと、対応するデータ線との間に直列に接続された複数のスイッチと、を備え、前記電流負荷駆動回路内の前記トランジスタのゲートに一端が接続される前記スイッチを制御する信号を伝達する制御線を、前記半導体装置の１ラインにおいて、少なくとも、前記電流ドライバの１出力が選択できるデータ線の本数と同じ数分備え、前記電流負荷駆動回路内の前記電流負荷セルに対応するデータ線に一端が接続されるスイッチを制御する信号を伝達する制御線を、前記半導体装置の各ラインに備え、前記電流負荷と前記電流負荷駆動回路とを備える電流負荷セルが、マトリックス状に配置されてなり、アクティブ駆動電流書き込みを行う半導体装置の駆動方法であって、１ラインを選択した１水平期間において、前記ラインごとに備えられた制御線上を伝達する制御信号により、１ラインに相当する前記電流負荷セル内の、前記電流負荷セルに対応データ線に一端が接続されるスイッチを１水平期間オン状態とする第１のステップと、前記出力セレクト信号に基づき、前記セレクタにより前記複数本のデータ線のうちの１本のデータ線を選択した期間に、前記複数の制御線のうち、前記選択されたデータ線に対応する制御線上を伝達する制御信号によって、前記電流負荷セル内の前記トランジスタのゲートに一端が接続されるスイッチをオンすることで、前記電流負荷セル内の前記トランジスタに、前記選択されたデータ線に前記電流ドライバから供給させる電流出力に対応する電流を流し、前記電流を流すような電圧を前記トランジスタのゲートと前記容量に設定する第２のステップと、前記選択された１本のデータ線の選択期間が終了する前に、又は同時に、前記スイッチをオフする制御を行う第３のステップと、を有し、前記第２乃至第３のステップを、前記複数本のデータ線のそれぞれに対して行うことで、１ラインに相当する前記電流負荷セルへの電流書き込みを完了する制御を行う。
【００２３】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、その好ましい一実施の形態において、アクティブ駆動電流書き込みを適用した場合の、電流負荷と、電流負荷駆動回路を備える電流負荷セルがマトリックス状に配置された半導体装置において、データ線に電流を供給する電流ドライバの各電流出力（図５の１０１）は、セレクタ（図５の１２３、１２４からなるセレクタ）を介して、複数のデータ線のうちの１本ずつが選択され、電流負荷セル内の電流負荷駆動回路は、ソースが第１の電源（図５の１０９）に接続され、ドレインが前記電流負荷（図５の１２２）に、直接、又は、スイッチ（図１１のスイッチＳＷ３）を通して接続されている電流負荷（１２２）へ、セレクタを介して電流ドライバからデータ線に供給される出力電流に対応する電流を、電流負荷（１２２）に供給するトランジスタ（図５の１１５）と、一端がトランジスタ（１１５）のゲートに接続し、他の一端が第１の電源（１０９）に接続された容量（１１６）と、トランジスタ（１１５）のゲートと、対応するデータ線の間に、一つ又は複数の直列に、接続されたスイッチ（図５の１１７、１１８）を備えており、スイッチ（１１７、１１８）を制御する信号を伝達する制御線（１０５、１０６）を、少なくとも、半導体装置の１ラインにおいて、電流ドライバの１電流出力（１０１）がセレクタ（１２３、１２４）を介して選択できるデータ線の本数と同じ数分備えている。なお、容量（１１６）は、トランジスタ（１１５）のゲートと、他の電源、例えば第２の電源（１１０）あるいは別の電源との間に接続する構成としてもよい。
【００２４】
本発明の半導体装置において、電流ドライバの１つの電流出力（１０１）は、セレクタ（１２３、１２４）に供給される出力セレクト信号により、１水平期間中に、複数のデータ線を１本ずつ順番に選択し、各データ線選択時に、選択されたライン上、かつ、選択されたデータ線上の電流負荷セルの電流負荷駆動回路に、当該電流負荷セル内の電流負荷を駆動する電流に対応する電流を供給する。
【００２５】
かかる構成の本実施の形態において、電流ドライバの１出力は、複数のデータ線とそれに対応する電流負荷駆動回路を時分割で駆動する構成とされている。このため、必要な電流ドライバの出力数を削減することができる。従って、電流ドライバの個数を減らすことができ、コストの削減と、生産性・信頼性を高めることが可能になる。さらに、複数のデータ線が同一の電流ドライバ出力で駆動されるため、電流ドライバの出力間の電流ばらつきが全体として少なくなる、という利点もある。
【００２６】
また本発明の実施の形態に係る半導体装置の駆動方法においては、１水平期間において適当なデータ線が選択された場合、選択されたライン上かつ選択されたデータ線上の前記電流負荷駆動回路において、前記トランジスタのゲートを一端とする、１つ又は直列接続した複数のスイッチは、対応する制御線上を伝達する制御信号によりオンし、前記トランジスタは、前記データ線と前記スイッチを通して前記供給される電流に相当する電圧が、前記トランジスタのゲートと前記容量の一端に設定されることで、電流値を記憶する。その後、前記データ線の選択が終了するのと同時又は終了するよりも早く、前記トランジスタのゲートを一端とする１つ、又は直列接続した複数のスイッチは、前記対応する制御線によりオフする。
【００２７】
引き続き、異なるデータ線が選択され、選択されたライン上かつ選択されたデータ線上の前記電流負荷駆動回路は、選択されたデータ線に対応し、先ほどとは異なる制御線上を伝達する制御信号により、前記トランジスタのゲートを一端とする、１つ、又は直列接続した複数のスイッチを制御することで、前記のような動作を繰り返す。すべてのデータ線が選択された段階で１水平期間が終了する。一方、前記トランジスタは、記憶した電流に従い、前記電流負荷を駆動する。
【００２８】
上記のような１水平期間を、全ラインに対し繰り返すことで、前記電流負荷駆動回路は、各々、マトリックス状に配置された全電流負荷を駆動する。以上の動作を繰り返すことで、常に適当な電流により、全電流負荷を駆動することができる。
【００２９】
本発明の実施の形態に係る半導体装置においては、電流負荷セルの電流負荷駆動回路内のトランジスタ（１１５）のゲートに一端が接続されるスイッチ（ＳＷ１（１１７））を制御する信号を伝達する制御線を、半導体装置の１ラインにおいて、少なくとも、電流ドライバの１電流出力（１０１）がセレクタ（１２３、１２４）で選択できるデータ線（１０２、１０３）の本数と同じ数分備えるとともに、電流負荷駆動回路内の対応するデータ線に一端が接続されるスイッチ（ＳＷ２（１１８））を制御する信号を伝達する制御線を、ラインごとに備える構成としてもよい。すなわち、電流負荷駆動回路内の対応するデータ線に一端が接続されるスイッチ（ＳＷ２（１１８））を制御する信号を伝達する制御線を１ラインあたりの複数の電流負荷セルに対して共通とする構成としてもよい。
【００３０】
本発明の実施の形態によれば、アクティブ駆動電流書き込みを適用した場合の、前記電流負荷と、電流負荷駆動回路を備える電流負荷セルがマトリックス状に配置された半導体装置において、内蔵された電流ドライバの１出力は、複数のデータ線とそれに対応する前記電流負荷駆動回路を時分割で駆動することができるため、必要な電流ドライバの出力数を削減することができる。これにより、回路規模、回路面積を少なくすることができるため、歩留まり、生産性、信頼性を高めること、コストを削減することが可能になる。さらに、複数のデータ線が同一の電流ドライバ出力で駆動されるため、電流ドライバの出力間の電流ばらつきが全体として少なくなる、という利点もある。
【００３１】
【実施例１】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。本発明の実施例の説明において、以下では、電流負荷として発光素子を用いた発光表示装置を例として説明する。電流負荷セルを画素、電流負荷駆動回路を発光素子駆動回路、とする。ただし、本発明は、発光素子に限定されるものでなく、任意の電流負荷を駆動する際にも適用できる。また、有機ＥＬ素子のような特定の電流負荷にも適用できる。
【００３２】
図５は、本発明の第１の実施例の構成を示す図である。なお、図５に示す本実施例では、簡単のため、電流ドライバの１出力１０１は、セレクタにより、２つのデータ線１０２、１０３のうちのいずれかを選択できるようにしているが、例えば駆動時間を短縮できるような場合には、２つ以上のデータ線を選択できるようにしてもよい。また、図５には、２つの画素回路（画素１、画素２）、同一の電流ドライバの出力を分岐したデータ線１０２、１０３のみが示されているが、発光表示装置内には、図１に示したように、これらのセルがマトリックス状に配設されているものとする。
【００３３】
本実施例において、画素内の発光素子１２２を駆動する駆動回路は、第１の画素１１３（「画素１」ともいう）についてみると、ソースが電源１０９に接続され、ドレインが発光素子１２２の一端に接続されており、該発光素子１２２に電流を供給するための、ポリシリコン製のｐチャネルＭＯＳＦＥＴよりなる第１のＴＦＴ（薄膜トランジスタ）１１５（「ＴＦＴ１」ともいう）と、一端が第１のＴＦＴ１１５のゲートに接続され、他端が電源線１０９に接続されている容量１１６と、ソースが電源線１０９に接続され、ゲートとドレインが互いに接続されている（ダイオード接続されている）第２のＴＦＴ１１９（「ＴＦＴ２」ともいう）のゲートと、第１のＴＦＴ１１５のゲートと容量１１６との接続点ノードとの間に接続されている第１のスイッチ１１７（「ＳＷ１」ともいう）と、第２のＴＦＴ１１９のドレインと、第１のデータ線１０２（「データ線１」ともいう）との間に挿入されている第２のスイッチ１１８（「ＳＷ２」ともいう）とを備えており、第１のスイッチ１１７の制御端子と第２のスイッチ１１８の制御端子は、制御信号ＫＡを伝達する制御線ＫＡに共通に接続されている。
【００３４】
第２の画素１１４（「画素２」ともいう）において、第２のＴＦＴ１１９のドレインが第２のスイッチ１１８を介して第２のデータ線１０３（「データ線２」ともいう）に接続されており、第１のスイッチ１１７の制御端子と、第２のスイッチ１１８の制御端子は、第２の制御信号ＫＢを伝達する制御線ＫＢに共通に接続されている。第２の画素１１４は、接続先のデータ線と制御線が、第１の画素１１３と相違するだけであり、その他構成は、第１の画素１１３と同様とされる。なお、この実施例、及び以下に記載される実施例において、各画素内の容量１１６は、その一端を第１のＴＦＴ１１５のゲートに接続し、他の一端を、電源線１０９以外の他の電源、例えば接地線１１０あるいは別の任意の電源に接続する構成としてもよい。
【００３５】
電流ドライバ（図１の電流ドライバ２３０参照）の出力１０１は、第１、第２の出力セレクト信号１１１、１１２（「出力セレクト信号１、２」ともいう）が制御端子にそれぞれ入力され、オン・オフ制御される第１、第２のスイッチ１２３、１２４（「ＳＥＬ１、ＳＥＬ２」ともいう）を介して、第１、第２のデータ線１０２、１０３に接続されている。
【００３６】
このように、各画素１１３、１１４は、発光素子１２２の駆動用のＴＦＴ１１５、容量１１６、第１の制御線ＫＡ（１０５）上を伝達する制御信号ＫＡ、第２の制御信号ＫＢ（１０６）上を伝達する制御信号ＫＢによって制御され、データ線と駆動用のＴＦＴ１１５のゲートとの間に設けられ、直列形態に接続されている第１、第２のスイッチ（ＳＷ１、ＳＷ２）とを基本構成（図５中、破線で示したブロック）としている。さらに、ソースが電源１０９に接続され、ゲートとドレインが短絡して第１、第２のスイッチ１１７、１１８の間に接続されている第２のＴＦＴ１１９を備え（第２のＴＦＴ１１９は第１のＴＦＴ１１５とカレントミラーを構成する）、電源線１０９、接地線１１０を備えている。また、１画素内の発光素子１２２は、一端が第１のＴＦＴ１１５のドレインに接続され、他端が接地線１１０に接続されている。
【００３７】
本実施例においては、上記特開平１１−２８２４１９と相違して、図５に示すように、画素内の第１、第２のスイッチ１１７、１１８を制御するために、２つの画素１１３、１１４が、それぞれ異なる２本の制御線ＫＡ１０５、ＫＢ１０６を備えており、電流ドライバの１つの出力が２つの画素のそれぞれに入力される第１、第２のデータ線１０２、１０３のいずれかを選択するかを決める第１、第２の出力セレクト信号１１１、１１２によって制御されるスイッチ１２３、１２４を備えている。
【００３８】
なお、この実施例では、出力セレクト信号１、２に基づき電流ドライバ出力をデータ線１、又はデータ線２に分配するセレクタとして、二つのセレクタスイッチ１２３、１２４を備えた構成が示されているが、上記構成に限定されるものでなく、１入力複数出力のセレクタとしては任意の構成が適用できる。また、以下において、スイッチの制御端子に入力されオン・オフ制御のための制御信号がｈｉｇｈレベルのときスイッチはオンであり、ｌｏｗレベルの場合、スイッチはオフであるものとする。
【００３９】
図６は、本発明の第１の実施例の動作を説明するためのタイミングチャートである。
図６の制御信号ＫＡ（１０５）、ＫＢ（１０６）は、図５の制御線１０５、１０６上をそれぞれ伝達する信号に、図６の出力セレクト信号１、２は、図５の１１１、１１２に対応する。１水平期間の前半の駆動期間１において、制御信号ＫＡ（１０５）がアクティブ状態、１水平期間の後半の駆動期間２において、制御信号ＫＢ（１０６）がアクティブ状態とされる。出力セレクト信号１は、１水平期間の前半でアクティブ状態、後半でインアクティブ状態、出力セレクト信号２は、１水平期間の前半でインアクティブ状態、後半でアクティブ状態とされる。
【００４０】
マトリックス状の画素の内、１ライン分の画素に電流を供給し、記憶させる期間を１水平期間とする。図７に、１水平期間内の駆動期間１（図６参照）における画素１を示す。図７は、駆動期間１（図６参照）における、図５の第１の画素１１３の回路動作を説明するための図である。なお、図７において、図５の要素との対応は明らかであるため、発光素子１２２、容量１１６以外、参照番号は付していない。
【００４１】
図６の駆動期間１において、制御信号ＫＡ（１０５）、出力セレクト信号１がＨ（ｈｉｇｈ）レベル、制御信号ＫＢ（１０６）、出力セレクト信号２がＬ（ｌｏｗ）レベルとなり、画素１のＳＷ１、ＳＷ２と、ＳＥＬ１がオンし、画素２のＳＷ１、ＳＷ２とＳＥＬ２がオフとなる。従って、電流ドライバ出力より、画素１のＴＦＴ１によって画素１の発光素子に供給したい電流に対応する電流Ｉｄ１が、画素１のデータ線１と画素１のＳＷ１を通して、画素１のゲート・ドレイン間が短絡し飽和領域で動作する第２の薄膜トランジスタＴＦＴ２に供給される。
【００４２】
画素１のＴＦＴ２の動作が安定した時点において、画素１のＴＦＴ２のゲート・ドレイン電圧は、画素１のＴＦＴ２に電流Ｉｄ１が流れるような電圧となる。この電圧は、画素１のＳＷ２を通して容量１１６に蓄積され、画素１のＴＦＴ１のゲートに印加される。この時、画素１のＴＦＴ１のゲート・ソース間電圧Ｖｇｓ１が決まり、画素１のＴＦＴ１の持つ電圧−電流特性に従った電流Ｉｄｒｖ１が、画素１の発光素子１２２に供給され、画素１の発光素子１２２は、その電流によって決まる輝度で発光する。
駆動期間１が終了する時点において、制御信号ＫＡ（１０５）がＬレベル、画素１のＳＷ１、ＳＷ２のみオフとなり、他の制御信号は、駆動期間１の状態と同じとする。ただし、出力セレクト信号１は、制御信号ＫＡ（１０５）と同時にＬレベルとなっても良い。この時、画素１のスイッチＳＷ１と同時にセレクタＳＥＬ１もオフとなる。
【００４３】
１水平期間の駆動期間２において、制御信号ＫＡ（１０５）、出力セレクト信号１がＬレベル、制御信号ＫＢ（１０６）、出力セレクト信号２がＨレベルとなり、画素１のＳＷ１、ＳＷ２とＳＥＬ１がオフ、画素２のＳＷ１、ＳＷ２と、ＳＥＬ２がオフとなる。従って、駆動期間１の画素２では、駆動期間１の画素１における動作と同様に、電流ドライバ出力より、画素２のＴＦＴ１によって画素２の発光素子１２２に供給したい電流に対応する電流Ｉｄ２が、画素２のデータ線と画素２のＳＷ１を通して、画素２のゲート・ドレイン間が短絡し、飽和領域で動作するＴＦＴ２に供給される。
【００４４】
画素２のＴＦＴ２の動作が安定した時点において、画素２のＴＦＴ２のゲート・ドレイン電圧は、画素２のＴＦＴ２に電流Ｉｄ２が流れるような電圧となる。この電圧は、画素２のＳＷ２を通して容量１１６に蓄積され、画素２のＴＦＴ１のゲートに印加される。この時、画素２のＴＦＴ１のゲート・ソース間電圧が決まり、画素２のＴＦＴ１の持つ電圧−電流特性に従った電流が、画素２の発光素子に供給され、画素２の発光素子は、その電流によって決まる輝度にて発光する。
【００４５】
図８は、図６の駆動期間２における画素１を説明するための図である。駆動期間２において、画素１のＳＷ１、ＳＷ２は、オフである。この時、画素１のＴＦＴ２は、ゲート・ドレイン間がショートされているため、ＴＦＴ２のゲート電圧は、ＴＦＴ２のほぼしきい値電圧になるまで、ドレイン・ソース間に電流が流れる。一方、画素１のＴＦＴ１のゲート電圧は、画素１のＳＷ２がオフであるため、駆動期間１において決定した電圧Ｖｇｓ１を保持し続ける。
【００４６】
駆動期間２が終了する時点において、駆動期間１と同様に、制御信号ＫＢ（１０６）がＬレベル、画素２のＳＷ１、ＳＷ２のみ変動してオフとなり、他の制御線は、駆動期間２と同じ状態とする。ただし、出力セレクト信号２は、制御信号ＫＢ（１０６）と同時にＬレベルとなっても良い。この時、画素２のＳＷ１と同時にＳＥＬ２もオフとなる。
【００４７】
以上の動作を１水平期間とする。このような１水平期間を全ラインおこなうことで、１画面分に相当する１フレームの駆動が完了する。本実施例の発光表示装置は、本１フレームを繰り返し行うことで駆動される。
【００４８】
上記したごとく、本実施例は、電流ドライバの１つの出力が、画素１と画素２のデータ線を選択・駆動できるように構成されており、さらに画素１と画素２は、異なる制御線によって制御するように構成されている。かかる構成により、駆動期間２における画素１のＴＦＴ１のゲート電圧の変動の影響を受けることなく、画素１のＴＦＴ２は、画素１の発光素子１２２に、駆動期間１に設定された電流Ｉｄｒｖ１を供給し続けることができ、画素１の発光素子の輝度が変わらず、表示品位を保つことができる。
【００４９】
図９は、本発明の比較例を示す図であり、液晶表示装置などの電圧書込み型アクティブマトリックス駆動装置に現在採用されている構成である。本構成は、図５に示す構成において、画素１、２のそれぞれのスイッチＳＷ１、ＳＷ２の制御端子に共通の制御線を接続する構成としている。比較例においては、本実施例と異なり、一本の制御線１０４上を伝達する制御信号１０４により画素１、２のスイッチ１１７、１１８のオン、オフを制御するものであり、その動作は、図１０に示したタイミングチャートのようなものとなる。
【００５０】
駆動期間２において、画素１のＳＷ１、ＳＷ２、特にＳＷ２がオンであるため、駆動期間２における画素１のＴＦＴ２のゲート電圧の変動が、画素１のＴＦＴ１のゲート電圧に反映し、画素１の発光素子に駆動期間１において設定した電流を流すことができなくなる。そのため、画素１の発光素子の輝度が変わってしまい、表示品位が低下するという問題が現れる。
【００５１】
本実施例の基本構成及び動作は、上記特開平１１−２８２４１９号公報とは、異なる発光素子駆動回路にも適用することができる。例えば、特願平２００１−２５９０００号（本願出願時未公開）に添付した図面の図３１の発光素子駆動回路においても、図１１に示すように、本実施例の基本構成（第１のＴＦＴ１１５、容量１１６、第１、第２のスイッチ１１７、１１８）を含み、電流ドライバの出力が画素１と画素２いずれかのデータ線を選択できるような構成としてもよい。図１１を参照すると、第１のＴＦＴ１１５（ＴＦＴ１）のドレインと、発光素子１２２の一端（アノード端子）との間に第３のスイッチ１２０（ＳＷ３）を備え、発光素子１２２の一端（アノード端子）と接地線１１０との間に第４のスイッチ１２１（ＳＷ４）を備え、第３のスイッチ１２０、第４のスイッチ１２１の制御端子は、第３の制御線１０７（ＫＣ）と、第４の制御線１０８（ＫＤ）にそれぞれ接続されている。
【００５２】
図１２は、図１１に示した実施例の動作の一例を示すタイミングチャートである。制御線ＫＣ（１０７）上を伝達する制御信号ＫＣ（１０７）がＨレベルのとき、スイッチＳＷ３はオンし、発光素子１２２が、ＴＦＴ１１５の出力電流（ドレイン電流）により駆動されて発光し、制御線ＫＤ（１０８）上を伝達する制御信号ＫＤ（１０８）がＨレベルのときスイッチＳＷ４がオンし、発光素子１２２の一端は、接地される。より詳細には、図１２を参照すると、１水平期間の駆動期間１において、出力セレクト信号１がＨレベルとなり、制御信号ＫＡがＨレベルとされ、画素１のスイッチＳＷ１、ＳＷ２がオンする。この間、画素１のスイッチＳＷ３、ＳＷ４はオフ状態とされ、ＴＦＴ１のドレインと発光素子１２２とは非導通状態とされている。画素１のスイッチＳＷ１、ＳＷ２がオンすると、画素１の容量１１６の一端は、オン状態のスイッチＳＷ１、ＳＷ２を介してデータ線１に接続され、容量１１６の端子電圧（ＴＦＴ１のゲート電圧）は、電流ドライバ出力１０１の電流値に応じた電圧に設定される。
【００５３】
つづく駆動期間２において、出力セレクト信号２がＨレベルとなり（出力セレクト信号１はＬレベル）、制御信号ＫＢがＨレベルであり（制御信号ＫＡはＬレベル）、画素２のスイッチＳＷ１、ＳＷ２がオンする（画素１のスイッチＳＷ１、ＳＷ２はオフする）。この間、画素２のスイッチＳＷ３、ＳＷ４はオフ状態とされ、画素２のＴＦＴ１のドレインと発光素子１２２とは非導通状態とされている。画素２のスイッチＳＷ１、ＳＷ２がオンすると、画素２の容量１１６の一端は、オン状態のスイッチＳＷ１、ＳＷ２を介してデータ線２に接続され、容量１１６の端子電圧（ＴＦＴ１のゲート電圧）は、電流ドライバ出力１０１の電流値に応じた電圧に設定される。
【００５４】
つづいて、出力セレクト信号２はＬレベルとされ（制御信号ＫＡ、ＫＢはＬレベルとされる）、画素１、画素２に共通の制御信号ＫＣがＨレベルとされ、スイッチＳＷ３がオンし、画素１、画素２のそれぞれのＴＦＴ１のドレインが、オン状態のスイッチ３を介して発光素子１２２に接続され、発光素子１２２にＴＦＴ１のドレイン電流（ＴＦＴ１のドレイン電流値は容量１１６の端子電圧に依存する）が供給される。画素１、２のＴＦＴ１のゲート・ソース間電圧に従ったドレイン電流が、画素１、２の発光素子１２２に供給され、画素１、２の発光素子１２２は、その電流によって決まる輝度で発光する。つづいて、制御信号ＫＣがＬレベルとされ、制御信号ＫＤがＨとされ、発光素子１２２の一端が接地線１１０に接続され、発光素子１２２の発光が停止される。発光素子１２２の一端を接地線１１０に接続する期間は、図１２に示した例に限定されるものでなく、予め設定されて所望に期間に行ってもよい。
【００５５】
本実施例によると、画素の規模がほぼ従来と同等であるが、電流ドライバの出力数は、発光表示装置内の全データ線数の１／２となり、必要な電流ドライバの数は、従来の半分となる。これに伴い、コスト、部品点数が減少し、さらに、前記電流ドライバと発光表示装置との接点も減少するため、信頼性、生産性も高くすることが可能となる。
【００５６】
【実施例２】
次に本発明の第２の実施例について説明する。
図１３は、本発明の第２の実施例の構成を示す図である。
図１３を参照すると、第１の画素１１３（画素１）は、ソースが電源線１０９に接続され、ドレインが発光素子１２２に接続されており発光素子１２２に電流を供給するための、ポリシリコン製のｐチャネルＭＯＳＦＥＴよりなる第１のＴＦＴ１１５（ＴＦＴ１）と、一端が第１のＴＦＴ１１５のゲートに接続され、他端が電源線１０９に接続されている容量１１６と、ソースが電源線１０９に接続されゲートとドレインが接続されている第２のＴＦＴ１１９（ＴＦＴ２）のゲートと、第１のＴＦＴ１１５と容量１１６の接続点ノードとの間に接続されている第１のスイッチ１１７（ＳＷ１）と、第２のＴＦＴ１１９のドレインと第１のデータ線１０２（データ線１）の間に挿入されている第２のスイッチ１１８（ＳＷ２）とを備えており、第１のスイッチ１１７の制御端子は制御信号ＫＡ（１０５）を伝達する制御線ＫＡ（１０５）に接続され、第２のスイッチ１１８の制御端子は制御信号Ｋ（１０４）を伝達する制御線Ｋ（１０４）に接続されている。
【００５７】
第２の画素１１４（画素２）は、第２のＴＦＴ１１９のドレインが第２のスイッチ１１８を介して第２のデータ線１０３（データ線２）に接続され、第１のスイッチ１１７の制御端子は制御信号ＫＢ（１０６）を伝達する制御線ＫＢ（１０６）に接続され、第２のスイッチ１１８の制御端子は制御信号Ｋ（１０４）を伝達する制御線Ｋ（１０４）に接続されている。
【００５８】
本実施例は、図１３に示すように、画素内の第１のスイッチＳＷ１を制御するために、２つの画素で異なる２本の制御線ＫＡ（１０５）、ＫＢ（１０６）と、同じライン上の駆動回路内の第２のスイッチＳＷ２を同時に制御する制御線Ｋ（１０４）とを備え、電流ドライバの１つの出力が２つの画素それぞれに入力するデータ線１、２のいずれかを選択するかを決める第出力セレクト信号１、２によって制御されるスイッチ１２３、１２４（ＳＥＬ１、ＳＥＬ２）を備える。
【００５９】
図１４は、本実施例のタイミングチャートである。マトリックス状の画素のうち、１ライン分の画素に電流を供給し、記憶させる期間で、ライン上の前記発光素子駆動回路の全ての前記ＳＷ２がオンしている期間を１水平期間とする。
【００６０】
駆動期間１において、制御信号Ｋ（１０４）、制御信号ＫＡ（１０５）、出力セレクト信号１がＨレベル、制御信号ＫＢ（１０６）、出力セレクト信号２がＬレベルとなり、画素１のＳＷ１、ＳＷ２、ＳＥＬ１と、画素２のＳＷ２がオン、画素２のＳＷ１とＳＥＬ２がオフとなる。従って、電流ドライバ出力より、画素１のＴＦＴ１によって画素１の発光素子に供給したい電流に対応する電流Ｉｄ１が、画素１のデータ線と画素１のＳＷ１を通して、画素１のゲート・ドレイン間が短絡し、飽和領域で動作するＴＦＴ２に供給される。
【００６１】
画素１のＴＦＴ２の動作が安定した時点において、画素１のＴＦＴ２のゲート・ドレイン電圧は、画素１のＴＦＴ２に電流Ｉｄ１が流れるような電圧となる。この電圧は、画素１のＳＷ２を通して、容量に蓄積され、画素１のＴＦＴ１のゲートに印加される。この時、画素１のＴＦＴ１のゲート・ソース間電圧が決まり、画素１のＴＦＴ１の持つ電圧−電流特性に従った電流が、画素１の発光素子に供給され、画素１の発光素子１２２は、その電流によって決まる輝度にて発光する。
【００６２】
駆動期間１が終了する時点において、制御信号ＫＡ（１０５）がＬレベル、画素１のＳＷ１のみオフとなり、他の制御信号は、駆動期間１の状態と同じとする。ただし、出力セレクト信号１は、制御信号ＫＡ（１０５）と同時にＬレベルとなっても良い。この時、画素１のＳＷ１と同時にＳＥＬ１もオフとなる。
【００６３】
駆動期間２において、制御信号ＫＡ（１０５）、出力セレクト信号１がＬレベル、制御信号Ｋ（１０４）、制御信号ＫＢ（１０６）、出力セレクト信号２がＨレベルとなり、画素１のＳＷ１とＳＥＬ１がオフ、画素１のＳＷ２、画素２のＳＷ１、ＳＷ２とＳＥＬ２がオンとなる。従って、駆動期間２の画素２では、駆動期間１の画素１における動作と同様に、電流ドライバ出力より、画素２のＴＦＴ１によって画素２の発光素子１２２に供給すべき電流に対応する電流Ｉｄ２が、画素２のデータ線と画素２のＳＷ１を通して、画素２のゲート・ドレイン間が短絡し、飽和領域で動作するＴＦＴ２に供給される。
【００６４】
画素２のＴＦＴ２の動作が安定した時点において、画素２のＴＦＴ２のゲート・ドレイン電圧は、画素２のＴＦＴ２に電流Ｉｄ２が流れるような電圧となる。この電圧は、画素２のＳＷ２を通して、容量に蓄積され、画素２のＴＦＴ１のゲートに印加される。この時、画素２のＴＦＴ１のゲート・ソース間電圧が決まり、画素２のＴＦＴ１の持つ電圧−電流特性に従った電流が、画素２の発光素子に供給され、画素２の発光素子は、その電流によって決まる輝度で発光する。
【００６５】
駆動期間２において、画素１のＳＷ１は、オフである。この時、前記第１の実施例と同様に、画素１のＴＦＴ２は、ゲート・ドレイン間がショートされているため、ＴＦＴ２のゲート電圧は、ほぼＴＦＴ２のしきい値電圧になるまで、ドレイン・ソース間に電流が流れる。一方、画素１のＴＦＴ１のゲート電圧は、画素１のＳＷ１がオフであるため、駆動期間１において決定された電圧を保持し続ける。
【００６６】
駆動期間２が終了する時点において、駆動期間１と同様に、制御信号ＫＢ（１０６）がＬレベル、画素２のＳＷ１のみ変動してオフとなり、他の制御信号は、駆動期間２と同じ状態とする。
その後、出力セレクト信号２と制御信号Ｋ（１０４）がＬレベルになり、ＳＥＬ１と画素１のＳＷ２と画素２のＳＷ２がオフする。ただし、出力セレクト信号２と制御信号Ｋ（１０４）は、制御信号ＫＢ（１０６）と同時にＬレベルになっても良い。また、出力セレクト信号２と制御信号Ｋ（１０４）は、どちらかが先にＬレベルになっても良いが、必ず制御信号ＫＢ（１０６）がＬレベルとなるのと同時、又はそれ以降にＬレベルとなる。
【００６７】
以上の動作を１水平期間とする。このような１水平期間を全ラインおこなうことで、１画面分に相当する１フレームの駆動が完了する。本実施例の発光表示装置は、本１フレームを繰り返し行うことで駆動される。
【００６８】
本実施例においては、前記第１の実施例と同様に、電流ドライバの１つの出力が、画素１と画素２のデータ線を選択・駆動できるようにし、画素１と画素２は、異なる制御線によって制御している。これにより、駆動期間２における画素１のＴＦＴ１のゲート電圧の変動の影響を受けることなく、画素１のＴＦＴ２は、画素１の発光素子に、駆動期間１に設定された電流を供給し続けることができ、画素１の発光素子の輝度が変わらず、表示品位を保つことができる。
【００６９】
さらに、本実施例では、前記第１の実施例と相違して、１ライン共通の制御線を１種類増やし、ＳＷ２が駆動期間１、２の終了時に常にオンとしたため、画素１、画素２のＳＷ１がオフする瞬間にＳＷ２がオフする際に発生するノイズの影響を受けない。このため、前記実施例１よりも、安定な動作が可能である。
【００７０】
また、本実施例の基本構成・動作は、例えば、特願平２００１−２５９０００号（図３１）の発光素子駆動回路においても、図１５に示すように、本実施例の基本構成（破線で囲む）を含み、電流ドライバの出力１０１が画素１と画素２いずれかのデータ線を選択できるような構成に変更している。図１５を参照すると、図１３の構成に加え、画素１、２は、第１のＴＦＴ１１５（ＴＦＴ１）のドレインと、発光素子１２２のアノードとの間に第３のスイッチ１２０（ＳＷ３）を備え、発光素子１２２のアノードと接地線１１０との間に第４のスイッチ１２１（ＳＷ４）を備え、第３のスイッチ１２０、第４のスイッチ１２１の制御端子は、第３の制御線ＫＣ（１０７）と、第４の制御線ＫＤ（１０８）にそれぞれ接続されている。図１６は、図１５の装置の動作を説明するタイミングチャートである。制御線ＫＣ（１０７）上を伝達する制御信号ＫＣ（１０７）がＨのときスイッチＳＷ３はオンし、発光素子１２２がＴＦＴ１１５により駆動され、制御線ＫＤ（１０８）上を伝達する制御信号ＫＤ（１０８）がＨのときＳＷ４はオンし、発光素子１２２のアノードは接地される。制御信号ＫＣ（１０７）、ＫＤ（１０８）によるスイッチＳＷ３、ＳＷ４のオン、オフ制御は、図１２に示した例と同様とされる。
【００７１】
本実施例も、前記実施例１と同様に、画素の規模がほぼ従来と同等であるが、電流ドライバの出力数は、発光表示装置内の全データ線数の１／２となり、必要な電流ドライバの数は、従来の半分となる。それに伴い、コスト、部品点数が減少し、さらに、電流ドライバと発光表示装置との接点も減少するため、信頼性、生産性も高くすることが可能となる。
【００７２】
上記実施例に示した構成は、電流ドライバを発光表示装置と同じ基板上に作成した場合でも、同様な構成・動作を行うことが可能である。この場合、内蔵された電流ドライバの出力数は、本発明の構成をとらない場合の半分とすることができ、回路規模・面積を削減できる。このため、製品歩留まりの向上、コスト低減、信頼性、生産性の向上を可能としている。なお、上記実施例において、ＴＦＴ１、ＴＦＴ２をｐＭＯＳトランジスタで構成したが、これをｎＭＯＳトランジスタで構成してもよいことは勿論である。この場合、ｎＭＯＳトランジスタＴＦＴ１（ＴＦＴ２）のソースが接地線１１０に接続され、ドレインが直接又はスイッチＳＷ３を介して発光端子１２２の一端（例えばカソード端子）に接続され、発光端子１２２の他端（例えばアノード端子）が電源線１０９に接続される構成とされる。以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、電流負荷と電流負荷駆動回路を有する電流負荷セルをマトリックス状に備える半導体装置において、電流ドライバの１出力によって複数のデータ線を駆動する構成としたことにより、必要な電流ドライバの出力数を減らすことを可能としており、電流ドライバの数を減らすことができ、低コスト化を可能としている。
【００７４】
さらに、本発明によれば、電流ドライバの出力数が減るため、装置との接続点を減らすことができるため、信頼性や生産性を高めることもできる。
【００７５】
また、本発明によれば、電流ドライバを内蔵した電流負荷と負荷駆動回路をマトリックス状に備える半導体装置において、電流ドライバの１出力により複数のデータ線を駆動することができるため、必要な電流ドライバの出力数を減らすことができる。
【００７６】
そして、本発明によれば、内蔵された電流ドライバの回路規模が減少するため、歩留まりが上昇し、回路面積が減少するため、低コスト化を可能としている。
【図面の簡単な説明】
【図１】電流負荷セルをマトリックス状に配置した半導体装置を示す図である。
【図２】電流負荷セル構成を示す図であり、（ａ）はパッシブ駆動、（ｂ）はアクティブ駆動を示す。
【図３】アクティブ駆動電圧書き込み画素回路の従来の回路構成を示す図である。
【図４】アクティブ駆動電流書き込み画素回路の従来の回路構成を示す図である。
【図５】本発明の第１の実施例の構成を示す図である。
【図６】本発明の第１の実施例のタイミング動作を示す図である。
【図７】本発明の第１の実施例の駆動期間１における動作状態を示す図である。
【図８】本発明の第１の実施例の駆動期間２における動作状態を示す図である。
【図９】比較例の構成を示す図である。
【図１０】比較例の動作を示すタイミングチャートである。
【図１１】本発明の第１の実施例の変形例を示す図である。
【図１２】本発明の第１の実施例の変形例のタイミングチャートを示す図である。
【図１３】本発明の第２の実施例の構成を示す図である。
【図１４】本発明の第２の実施例の動作を示すタイミングチャートである。
【図１５】本発明の第２の実施例の変形例を示す図である。
【図１６】本発明の第２の実施例の変形例のタイミングチャートを示す図である。
【符号の説明】
１０１ 電流ドライバ１出力
１０２ 第１のデータ線（データ線１）
１０３ 第２のデータ線（データ線２）
１０４ 制御線Ｋ
１０５ 第１の制御線ＫＡ
１０６ 第２の制御線ＫＢ
１０７ 第３の制御線ＫＣ
１０８ 第４の制御線ＫＤ
１０９ 電源線
１１０ 接地線
１１１ 第１の出力セレクト信号（出力セレクト信号１）
１１２ 第２の出力セレクト信号（出力セレクト信号２）
１１３ 第１の画素（画素１）
１１４ 第２の画素（画素２）
１１５ 第１のＴＦＴ（ＴＦＴ１）
１１６ 容量
１１７ 第１のスイッチ（ＳＷ１）
１１８ 第２のスイッチ（ＳＷ２）
１１９ 第２のＴＦＴ（ＴＦＴ２）
１２０ 第３のスイッチ（ＳＷ３）
１２１ 第４のスイッチ（ＳＷ４）
１２２ 発光素子
１２３ 第１のセレクタスイッチ（ＳＥＬ１）
１２４ 第２のセレクタスイッチ（ＳＥＬ２）
２００ 半導体装置
２０１ 電流負荷セル
２０２ データ配線
２０３ 走査配線
２０４ 電源線
２０５ 接地線
２０６ 電流負荷
２０７ 電流負荷駆動回路
２１０ 画素部
２１１ 第１のＴＦＴ（ＴＦＴ１）
２１２ 容量
２１３ 第１のスイッチ（ＳＷ１）
２１４ 第２のスイッチ（ＳＷ２）
２１５ 制御線Ｋ
２１６ 第２のＴＦＴ（ＴＦＴ２）
２２０ 発光素子
２３０ 電圧ドライバ（電流ドライバ）
２４０ 走査回路
【発明の属する技術分野】
本発明は、電流負荷と電流負荷駆動回路を備えた半導体装置及びその駆動方法に関し、特に、電流負荷と電流負荷駆動回路がマトリックス状に配置され、アクティブ駆動を行う半導体装置とその駆動方法に関する。
【０００２】
【従来の技術】
電流負荷がマトリックス状に配置された半導体装置として、例えば図１に示すような構成が知られており、様々な応用が考えられている。図１において、半導体装置２００には、複数本のデータ配線２０２が並行に配設され、データ配線２０２と直交する方向に複数本の走査配線２０３が並行に配設されており、データ配線２０２と走査配線２０３の交差部に、電流負荷セル２０１がマトリックス状に配設されている。電圧ドライバ又は電流ドライバ２３０は、データ配線２０２を、電圧駆動又は電流駆動する。走査回路２４０は、走査配線２０３を駆動する。かかる装置の一例として、電流負荷セル２０１として電流負荷である有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ：エレクトロルミネッセンス）素子を用いた有機ＥＬ表示装置がある。
【０００３】
これら電流負荷がマトリックス状に配置された半導体装置の駆動方法として、大きく分けて次の２種類がある。すなわち、
（１）１ラインごと選択し、選択した期間のみ負荷を駆動するパッシブ駆動、
（２）１ラインごと選択し、選択した期間に負荷を駆動するための情報、つまり各電流負荷に与える電流値に相当する電圧を記憶することで電流値を記憶させ、次に同じラインを選択するまで、前記記憶した電流値にて負荷を駆動するアクティブ駆動、
の２種類がある。
【０００４】
パッシブ駆動用の装置は、電流負荷によって構成され、例えば図２（ａ）に示すように、マトリックス状に配置されている電流負荷セル２０１は、データ線２０２と走査配線２０３の間に接続されている電流負荷２０６と、複数のデータ配線２０２、走査配線２０３のみの簡単な構成で実現できる。しかしながら、パッシブ駆動用の装置では、選択期間のみに負荷を駆動するため、大電流を流す必要がある。このため、パッシブ駆動用の装置では、瞬間的に、電流負荷２０６に大きな負担がかかり、電流負荷２０６を構成する素子の信頼性の面で問題が生じる場合がある。また、パッシブ駆動用の装置は、効率が低下するため、消費電力も大きい。
【０００５】
一方、アクティブ駆動用の装置は、マトリックス状に配置されている電流負荷セル２０１が、図２（ｂ）に示すように、電流負荷２０６と、データ配線２０２と走査配線２０３に接続され、電流負荷２０６に供給する電流値に相当する電圧を記憶し、負荷を駆動するための電流負荷駆動回路２０７と、を備えて構成され、さらに、複数のデータ配線２０２、走査配線２０３で構成されている。
電流負荷セル２０１内の電流負荷駆動回路２０７は、トランジスタ等によって作成されており、その構成は、パッシブ駆動に比べ複雑になる。しかし、アクティブ駆動用の装置では、負荷の駆動は、１ラインを選択してから、全ライン終了後に、同じラインを選択するまでの長期間行われるため、負荷駆動電流が小電流で良く、負荷の負担が小さい。また、アクティブ駆動用の装置は、効率が高いため、消費電力も小さい。このため、アクティブ駆動は、負荷の負担や消費電力の面で、パッシブ駆動に対し優位性を持つといえる。
【０００６】
アクティブ駆動用の電流負荷駆動回路２０７の構成として、電流負荷駆動回路に電圧を供給する半導体装置（図１の２３０が電圧ドライバ）により印加される電圧を記憶し、前記記憶した電圧に対応する電流により負荷を駆動する構成（「電圧書き込み構成」ともいう）と、電流負荷駆動回路２０７に電流を供給する半導体装置（図１の２３０が電流ドライバ）により電流が印加され、電流に対応する電圧を記憶し、前記電流に対応する電流により負荷を駆動する構成（「電流書き込み構成」という）がある。
【０００７】
例えば、有機ＥＬ表示装置の場合、各画素の有機ＥＬ素子に電流を記憶し、駆動する電流負荷駆動回路は、ポリシリコン薄膜トランジスタ（ｐｏｌｙ−Ｓｉｌｉｃｏｎ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：「ｐ−Ｓｉ ＴＦＴ」とも略記される）で構成される場合が多い。なお、ｐ−Ｓｉ ＴＦＴ（低温プロセス成膜法による）は、電界効果移動度が高いため周辺回路の一部を基板に集積化でき、高速、大電流のスイッチング制御を可能としている。
【０００８】
例えば特開平５−１０７５６１号公報には（同公報図７参照）、図３に示すような、電圧書き込み構成が開示されている。１画素表示部２１０は、電源線２０４に一端（アノード端子）が接続された発光素子２２０と、発光素子２２０の他端（カソード端子）にドレインが接続され、ソースが接地線２０５に接続されたポリシリコン製のｎチャネルＭＯＳＦＥＴよりなるＴＦＴ（薄膜トランジスタ）２１１と、ＴＦＴ２１１のゲートと接地線２０５の間に接続された保持容量２１２と、ＴＦＴ２１１のゲートとデータ配線２０２の間に挿入されたスイッチ２１３とを備えている。スイッチ２１３の制御端子には制御線Ｋ２１５が接続され、本制御線Ｋ２１５上を伝達する制御信号Ｋ２１５（以下同様に制御線名とその制御線上を伝達する制御信号名を同一記号にて記す）によりオン・オフが制御される。制御信号Ｋ２１５がアクティブとされ、スイッチ２１３がオンすると、データ配線２０２の電圧により保持容量２１２が充電されるとともに、ＴＦＴ２１１のゲート電圧として印加され、ＴＦＴ２１１がオンし、電源線２０４と発光素子２２０と接地線２０５の電流パスが導通し、発光素子２２０が発光する。発光素子２２０の輝度は、ＴＦＴ２１１のゲート電圧に応じて可変させる。
【０００９】
しかしながら、ｐ−ＳｉＴＦＴでは、各トランジスタの電流能力のばらつきが大きく、電圧が同じでも、ＴＦＴごとに駆動電流が異なる可能性が高い。その場合、有機ＥＬ素子の輝度にばらつきが生じ、表示精度が低下する。
この問題を解決するために、例えば特開平１１−２８２４１９号公報には（同公報図１参照）、図４に示すような構成により、電流能力ばらつきが比較的小さい近接領域のＴＦＴの電流能力ばらつきのみ影響し、高精度な表示が可能とした電流書き込み構成が提案されている。
【００１０】
図４を参照すると、この回路は、図３のスイッチ２１３のＴＦＴ２１１のゲートと接続する側の端子とは別の端子を、ゲートとドレインが接続され（すなわちダイオード接続され）、ソースが接地線２０５に接続されたポリシリコン製のｎチャネルＭＯＳＦＥＴよりなるＴＦＴ２１６（電流変換素子）のゲートに接続し、ＴＦＴ２１６のドレインがスイッチ２１４を介してデータ配線２０２に接続する構成とし、スイッチ２１３、２１４の制御端子は制御線Ｋ２１５に共通に接続されている。有機ＥＬ素子の発光輝度を駆動制御するための制御信号は可変自在な制御電流としてデータ線に供給され、ＴＦＴ２１６は、スイッチ２１４を介して入力される電流を電圧に変換する。
【００１１】
しかしながら、電流書き込み構成に用いられる電流ドライバは、各データ線に電流を供給する出力回路を必要とし、１ライン選択期間において、選択されたライン上にある前記電流負荷駆動回路に、それぞれデータ線を通して、同時に電流を供給する。従って、全データ線数に相当する個数分電流ドライバが必要となり、コストが増大する、という問題点を有している。
また、電流ドライバとマトリックス状にアクティブ駆動用電流負荷セルを持つ装置との接点も増加するため、信頼性や生産性が低下する、という問題もある。
【００１２】
さらに、近時、有機ＥＬ表示装置等では、マトリックス状の有機ＥＬ素子や電流負荷駆動回路と共に、電圧ドライバ又は電流ドライバを、同一基板上に、ｐ−ＳｉＴＦＴで作成し、部品点数の減少とコスト低下を行うことが検討されている。しかしながら、この場合、電流ドライバ部分の回路規模が大きくなると、装置全体としての回路規模・回路面積も増大するため、歩留まりや、信頼性、生産性が低下する（例えば、特許文献１〜３参照。）。
【特許文献１】
特開２０００−２９３２４５号公報
【特許文献２】
特開平０５−１０７５６１号公報
【特許文献３】
特開平１１−２８２４１９号公報
【００１３】
【発明が解決しようとする課題】
上記したように、従来の装置及び駆動方法は、下記記載の問題点を有している。
第１の問題点は、電流負荷と、アクティブ駆動電流書き込み構成を適用した電流負荷駆動回路をマトリックス状に備えた半導体装置において、電流ドライバのコストが増大し、生産性・信頼性の向上が難しくなる、ということである。
【００１４】
その理由は、マトリックス状に電流負荷と、電流負荷駆動回路を備えた装置のデータ線数に相当する出力を必要とするため、電流ドライバが複数個必要となり、部品点数が増加するためである。
【００１５】
第２の問題点は、電流負荷と、アクティブ駆動電流書き込み構成を適用した電流負荷駆動回路をマトリックス状に備えた半導体装置において、電流ドライバを内蔵する場合、コストが増大し、生産性・信頼性の向上が難しくなる、ということである。
【００１６】
その理由は、マトリックス状に電流負荷と、電流負荷駆動回路を備えた装置の全てのデータ線に電流ドライバの電流供給出力を必要とするため、電流ドライバの回路規模が増加し、装置全体の回路規模・面積の増大し、このため、歩留まりも低下する可能性が増すためである。
【００１７】
したがって、本発明の目的は、アクティブ駆動電流書き込みを適用した場合の、電流負荷と、電流負荷駆動回路とを備える電流負荷セルがマトリックス状に配置された半導体装置おいて、電流負荷駆動回路の構成をほとんど変えることなく、電流ドライバの回路規模を減少することができる装置とその駆動方法を提供することである。
【００１８】
【課題を解決するための手段】
上記課題を解決する本発明の第１のアスペクトに係る半導体装置は、電流負荷と、電流負荷駆動回路と、を備える電流負荷セルを、マトリックス状に配置し、アクティブ駆動電流書き込みを行う半導体装置において、データ線に電流を供給する電流ドライバの１つの電流出力に対し、複数本のデータ線を１本ずつ選択し、該選択したデータ線に前記電流出力を供給する手段を備え、前記電流負荷セル内の電流負荷駆動回路は、第１の電源にソースが接続され、ドレインが直接、又はスイッチを介して前記電流負荷に接続されたトランジスタと、前記トランジスタのゲートと、前記第１の電源又は前記第１の電源とは別の電源との間に接続された容量と、前記トランジスタのゲートと、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線との間に接続される、一つのスイッチ又は直列に接続された複数のスイッチと、を備え、前記電流負荷駆動回路の前記トランジスタのゲートに接続される前記スイッチを制御する制御線を、前記半導体装置の１ライン分の電流負荷セルにおいて、前記電流ドライバの１電流出力が選択できるデータ線の本数と同じ本数分備えている。
【００１９】
本発明の他のアスペクトに係る装置は、電流負荷と電流負荷駆動回路とを備える電流負荷セルがマトリックス状に配置され、アクティブ駆動電流書き込みを行う半導体装置において、データ線に電流を供給する電流ドライバの１つの電流出力に対して、複数本のデータ線を１本ずつ選択し、選択されたデータ線に前記電流出力を供給する手段を備え、前記電流負荷セル内の電流負荷駆動回路は、第１の電源にソースが接続され、ドレインが直接に、又はスイッチを介して前記電流負荷に接続されており、前記電流負荷へ電流を供給するトランジスタと、前記トランジスタのゲートと前記第１の電源又は他の電源との間の接続された容量と、前記トランジスタのゲートと、対応するデータ線との間に直列に接続された複数のスイッチと、を備え、前記電流負荷駆動回路の前記トランジスタのゲートに一端が接続されるスイッチを制御する信号を伝達する制御線を、前記半導体装置の１ラインにおいて、少なくとも、前記電流ドライバの１電流出力が選択できるデータ線の本数と同じ数分備え、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線に一端が接続されるスイッチを制御する信号を伝達する制御線を前記半導体装置の各ラインに備えている。
【００２０】
本発明の半導体装置において、前記電流ドライバの１つの電流出力は、１ライン選択期間（１水平期間）中に複数のデータ線を１本ずつ順番に選択し、各データ線選択時に、選択されたライン上かつ選択されたデータ線上の前記電流負荷駆動回路に、前記電流負荷セル内の電流負荷を駆動する電流に対応する電流を供給する。
【００２１】
本発明の別のアスペクトに係る半導体装置の駆動方法（４）は、データ線を電流駆動する電流ドライバの出力が、セレクタに入力され、前記セレクタでは、入力される出力セレクト信号に基づき前記セレクタの出力に接続されている複数本のデータ線の１本ずつを選択し、前記選択されたデータ線に前記電流ドライバの出力が供給される構成とされており、電流負荷セル内の電流負荷駆動回路は、第１の電源にソースが接続され、ドレインが直接、又はスイッチを介して前記電流負荷に接続されており、前記電流負荷へ電流を供給するトランジスタと、前記トランジスタのゲートと前記第１の電源又は他の電源との間に接続された容量と、前記トランジスタのゲートと対応するデータ線との間に接続される、１つのスイッチ又は直列接続された複数のスイッチと、を備え、前記電流負荷駆動回路内の前記スイッチを制御する信号を伝達する制御線を、少なくとも、前記半導体装置の１ラインにおいて、前記電流ドライバの１出力が選択できるデータ線の本数と同じ数備え、前記電流負荷と前記電流負荷駆動回路とを備える電流負荷セルが、マトリックス状に配置されてなり、アクティブ駆動電流書き込みを行う半導体装置の駆動方法であって、１ラインを選択した１水平期間において、前記出力セレクト信号に基づき、前記セレクタにより前記複数本のデータ線のうちの１本のデータ線を選択した期間に、前記複数の制御線のうち、前記選択されたデータ線に対応する制御線上を伝達する制御信号によって、前記電流負荷セル内の前記トランジスタのゲートに一端が接続されるスイッチをオンすることで、前記電流負荷セル内の前記トランジスタに、前記選択されたデータ線に前記電流ドライバから供給させる電流出力に対応する電流を流し、前記電流を流すような電圧を前記トランジスタのゲートと前記容量に設定する第１のステップと、前記選択された１本のデータ線の選択期間が終了する前に、又は同時に、前記スイッチをオフする制御を行う第２のステップと、を有し、前記第１及び第２のステップを、前記複数本のデータ線のそれぞれに対して行うことで、１ラインに相当する前記電流負荷セルへの電流書き込みを完了する制御を行う。
【００２２】
本発明の別のアスペクトに係る半導体装置の駆動方法は、データ線に電流を供給する電流ドライバの電流出力を、複数本のデータ線を１本ずつ選択してそれぞれに供給する手段を備えており、前記電流負荷セル内の電流負荷駆動回路は、第１の電源にソースが接続され、ドレインが直接、又はスイッチを介して前記電流負荷に接続されており、前記電流負荷へ電流を供給するトランジスタと、前記トランジスタのゲートと前記第１の電源又は他の電源との間の接続された容量と、前記トランジスタのゲートと、対応するデータ線との間に直列に接続された複数のスイッチと、を備え、前記電流負荷駆動回路内の前記トランジスタのゲートに一端が接続される前記スイッチを制御する信号を伝達する制御線を、前記半導体装置の１ラインにおいて、少なくとも、前記電流ドライバの１出力が選択できるデータ線の本数と同じ数分備え、前記電流負荷駆動回路内の前記電流負荷セルに対応するデータ線に一端が接続されるスイッチを制御する信号を伝達する制御線を、前記半導体装置の各ラインに備え、前記電流負荷と前記電流負荷駆動回路とを備える電流負荷セルが、マトリックス状に配置されてなり、アクティブ駆動電流書き込みを行う半導体装置の駆動方法であって、１ラインを選択した１水平期間において、前記ラインごとに備えられた制御線上を伝達する制御信号により、１ラインに相当する前記電流負荷セル内の、前記電流負荷セルに対応データ線に一端が接続されるスイッチを１水平期間オン状態とする第１のステップと、前記出力セレクト信号に基づき、前記セレクタにより前記複数本のデータ線のうちの１本のデータ線を選択した期間に、前記複数の制御線のうち、前記選択されたデータ線に対応する制御線上を伝達する制御信号によって、前記電流負荷セル内の前記トランジスタのゲートに一端が接続されるスイッチをオンすることで、前記電流負荷セル内の前記トランジスタに、前記選択されたデータ線に前記電流ドライバから供給させる電流出力に対応する電流を流し、前記電流を流すような電圧を前記トランジスタのゲートと前記容量に設定する第２のステップと、前記選択された１本のデータ線の選択期間が終了する前に、又は同時に、前記スイッチをオフする制御を行う第３のステップと、を有し、前記第２乃至第３のステップを、前記複数本のデータ線のそれぞれに対して行うことで、１ラインに相当する前記電流負荷セルへの電流書き込みを完了する制御を行う。
【００２３】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、その好ましい一実施の形態において、アクティブ駆動電流書き込みを適用した場合の、電流負荷と、電流負荷駆動回路を備える電流負荷セルがマトリックス状に配置された半導体装置において、データ線に電流を供給する電流ドライバの各電流出力（図５の１０１）は、セレクタ（図５の１２３、１２４からなるセレクタ）を介して、複数のデータ線のうちの１本ずつが選択され、電流負荷セル内の電流負荷駆動回路は、ソースが第１の電源（図５の１０９）に接続され、ドレインが前記電流負荷（図５の１２２）に、直接、又は、スイッチ（図１１のスイッチＳＷ３）を通して接続されている電流負荷（１２２）へ、セレクタを介して電流ドライバからデータ線に供給される出力電流に対応する電流を、電流負荷（１２２）に供給するトランジスタ（図５の１１５）と、一端がトランジスタ（１１５）のゲートに接続し、他の一端が第１の電源（１０９）に接続された容量（１１６）と、トランジスタ（１１５）のゲートと、対応するデータ線の間に、一つ又は複数の直列に、接続されたスイッチ（図５の１１７、１１８）を備えており、スイッチ（１１７、１１８）を制御する信号を伝達する制御線（１０５、１０６）を、少なくとも、半導体装置の１ラインにおいて、電流ドライバの１電流出力（１０１）がセレクタ（１２３、１２４）を介して選択できるデータ線の本数と同じ数分備えている。なお、容量（１１６）は、トランジスタ（１１５）のゲートと、他の電源、例えば第２の電源（１１０）あるいは別の電源との間に接続する構成としてもよい。
【００２４】
本発明の半導体装置において、電流ドライバの１つの電流出力（１０１）は、セレクタ（１２３、１２４）に供給される出力セレクト信号により、１水平期間中に、複数のデータ線を１本ずつ順番に選択し、各データ線選択時に、選択されたライン上、かつ、選択されたデータ線上の電流負荷セルの電流負荷駆動回路に、当該電流負荷セル内の電流負荷を駆動する電流に対応する電流を供給する。
【００２５】
かかる構成の本実施の形態において、電流ドライバの１出力は、複数のデータ線とそれに対応する電流負荷駆動回路を時分割で駆動する構成とされている。このため、必要な電流ドライバの出力数を削減することができる。従って、電流ドライバの個数を減らすことができ、コストの削減と、生産性・信頼性を高めることが可能になる。さらに、複数のデータ線が同一の電流ドライバ出力で駆動されるため、電流ドライバの出力間の電流ばらつきが全体として少なくなる、という利点もある。
【００２６】
また本発明の実施の形態に係る半導体装置の駆動方法においては、１水平期間において適当なデータ線が選択された場合、選択されたライン上かつ選択されたデータ線上の前記電流負荷駆動回路において、前記トランジスタのゲートを一端とする、１つ又は直列接続した複数のスイッチは、対応する制御線上を伝達する制御信号によりオンし、前記トランジスタは、前記データ線と前記スイッチを通して前記供給される電流に相当する電圧が、前記トランジスタのゲートと前記容量の一端に設定されることで、電流値を記憶する。その後、前記データ線の選択が終了するのと同時又は終了するよりも早く、前記トランジスタのゲートを一端とする１つ、又は直列接続した複数のスイッチは、前記対応する制御線によりオフする。
【００２７】
引き続き、異なるデータ線が選択され、選択されたライン上かつ選択されたデータ線上の前記電流負荷駆動回路は、選択されたデータ線に対応し、先ほどとは異なる制御線上を伝達する制御信号により、前記トランジスタのゲートを一端とする、１つ、又は直列接続した複数のスイッチを制御することで、前記のような動作を繰り返す。すべてのデータ線が選択された段階で１水平期間が終了する。一方、前記トランジスタは、記憶した電流に従い、前記電流負荷を駆動する。
【００２８】
上記のような１水平期間を、全ラインに対し繰り返すことで、前記電流負荷駆動回路は、各々、マトリックス状に配置された全電流負荷を駆動する。以上の動作を繰り返すことで、常に適当な電流により、全電流負荷を駆動することができる。
【００２９】
本発明の実施の形態に係る半導体装置においては、電流負荷セルの電流負荷駆動回路内のトランジスタ（１１５）のゲートに一端が接続されるスイッチ（ＳＷ１（１１７））を制御する信号を伝達する制御線を、半導体装置の１ラインにおいて、少なくとも、電流ドライバの１電流出力（１０１）がセレクタ（１２３、１２４）で選択できるデータ線（１０２、１０３）の本数と同じ数分備えるとともに、電流負荷駆動回路内の対応するデータ線に一端が接続されるスイッチ（ＳＷ２（１１８））を制御する信号を伝達する制御線を、ラインごとに備える構成としてもよい。すなわち、電流負荷駆動回路内の対応するデータ線に一端が接続されるスイッチ（ＳＷ２（１１８））を制御する信号を伝達する制御線を１ラインあたりの複数の電流負荷セルに対して共通とする構成としてもよい。
【００３０】
本発明の実施の形態によれば、アクティブ駆動電流書き込みを適用した場合の、前記電流負荷と、電流負荷駆動回路を備える電流負荷セルがマトリックス状に配置された半導体装置において、内蔵された電流ドライバの１出力は、複数のデータ線とそれに対応する前記電流負荷駆動回路を時分割で駆動することができるため、必要な電流ドライバの出力数を削減することができる。これにより、回路規模、回路面積を少なくすることができるため、歩留まり、生産性、信頼性を高めること、コストを削減することが可能になる。さらに、複数のデータ線が同一の電流ドライバ出力で駆動されるため、電流ドライバの出力間の電流ばらつきが全体として少なくなる、という利点もある。
【００３１】
【実施例１】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。本発明の実施例の説明において、以下では、電流負荷として発光素子を用いた発光表示装置を例として説明する。電流負荷セルを画素、電流負荷駆動回路を発光素子駆動回路、とする。ただし、本発明は、発光素子に限定されるものでなく、任意の電流負荷を駆動する際にも適用できる。また、有機ＥＬ素子のような特定の電流負荷にも適用できる。
【００３２】
図５は、本発明の第１の実施例の構成を示す図である。なお、図５に示す本実施例では、簡単のため、電流ドライバの１出力１０１は、セレクタにより、２つのデータ線１０２、１０３のうちのいずれかを選択できるようにしているが、例えば駆動時間を短縮できるような場合には、２つ以上のデータ線を選択できるようにしてもよい。また、図５には、２つの画素回路（画素１、画素２）、同一の電流ドライバの出力を分岐したデータ線１０２、１０３のみが示されているが、発光表示装置内には、図１に示したように、これらのセルがマトリックス状に配設されているものとする。
【００３３】
本実施例において、画素内の発光素子１２２を駆動する駆動回路は、第１の画素１１３（「画素１」ともいう）についてみると、ソースが電源１０９に接続され、ドレインが発光素子１２２の一端に接続されており、該発光素子１２２に電流を供給するための、ポリシリコン製のｐチャネルＭＯＳＦＥＴよりなる第１のＴＦＴ（薄膜トランジスタ）１１５（「ＴＦＴ１」ともいう）と、一端が第１のＴＦＴ１１５のゲートに接続され、他端が電源線１０９に接続されている容量１１６と、ソースが電源線１０９に接続され、ゲートとドレインが互いに接続されている（ダイオード接続されている）第２のＴＦＴ１１９（「ＴＦＴ２」ともいう）のゲートと、第１のＴＦＴ１１５のゲートと容量１１６との接続点ノードとの間に接続されている第１のスイッチ１１７（「ＳＷ１」ともいう）と、第２のＴＦＴ１１９のドレインと、第１のデータ線１０２（「データ線１」ともいう）との間に挿入されている第２のスイッチ１１８（「ＳＷ２」ともいう）とを備えており、第１のスイッチ１１７の制御端子と第２のスイッチ１１８の制御端子は、制御信号ＫＡを伝達する制御線ＫＡに共通に接続されている。
【００３４】
第２の画素１１４（「画素２」ともいう）において、第２のＴＦＴ１１９のドレインが第２のスイッチ１１８を介して第２のデータ線１０３（「データ線２」ともいう）に接続されており、第１のスイッチ１１７の制御端子と、第２のスイッチ１１８の制御端子は、第２の制御信号ＫＢを伝達する制御線ＫＢに共通に接続されている。第２の画素１１４は、接続先のデータ線と制御線が、第１の画素１１３と相違するだけであり、その他構成は、第１の画素１１３と同様とされる。なお、この実施例、及び以下に記載される実施例において、各画素内の容量１１６は、その一端を第１のＴＦＴ１１５のゲートに接続し、他の一端を、電源線１０９以外の他の電源、例えば接地線１１０あるいは別の任意の電源に接続する構成としてもよい。
【００３５】
電流ドライバ（図１の電流ドライバ２３０参照）の出力１０１は、第１、第２の出力セレクト信号１１１、１１２（「出力セレクト信号１、２」ともいう）が制御端子にそれぞれ入力され、オン・オフ制御される第１、第２のスイッチ１２３、１２４（「ＳＥＬ１、ＳＥＬ２」ともいう）を介して、第１、第２のデータ線１０２、１０３に接続されている。
【００３６】
このように、各画素１１３、１１４は、発光素子１２２の駆動用のＴＦＴ１１５、容量１１６、第１の制御線ＫＡ（１０５）上を伝達する制御信号ＫＡ、第２の制御信号ＫＢ（１０６）上を伝達する制御信号ＫＢによって制御され、データ線と駆動用のＴＦＴ１１５のゲートとの間に設けられ、直列形態に接続されている第１、第２のスイッチ（ＳＷ１、ＳＷ２）とを基本構成（図５中、破線で示したブロック）としている。さらに、ソースが電源１０９に接続され、ゲートとドレインが短絡して第１、第２のスイッチ１１７、１１８の間に接続されている第２のＴＦＴ１１９を備え（第２のＴＦＴ１１９は第１のＴＦＴ１１５とカレントミラーを構成する）、電源線１０９、接地線１１０を備えている。また、１画素内の発光素子１２２は、一端が第１のＴＦＴ１１５のドレインに接続され、他端が接地線１１０に接続されている。
【００３７】
本実施例においては、上記特開平１１−２８２４１９と相違して、図５に示すように、画素内の第１、第２のスイッチ１１７、１１８を制御するために、２つの画素１１３、１１４が、それぞれ異なる２本の制御線ＫＡ１０５、ＫＢ１０６を備えており、電流ドライバの１つの出力が２つの画素のそれぞれに入力される第１、第２のデータ線１０２、１０３のいずれかを選択するかを決める第１、第２の出力セレクト信号１１１、１１２によって制御されるスイッチ１２３、１２４を備えている。
【００３８】
なお、この実施例では、出力セレクト信号１、２に基づき電流ドライバ出力をデータ線１、又はデータ線２に分配するセレクタとして、二つのセレクタスイッチ１２３、１２４を備えた構成が示されているが、上記構成に限定されるものでなく、１入力複数出力のセレクタとしては任意の構成が適用できる。また、以下において、スイッチの制御端子に入力されオン・オフ制御のための制御信号がｈｉｇｈレベルのときスイッチはオンであり、ｌｏｗレベルの場合、スイッチはオフであるものとする。
【００３９】
図６は、本発明の第１の実施例の動作を説明するためのタイミングチャートである。
図６の制御信号ＫＡ（１０５）、ＫＢ（１０６）は、図５の制御線１０５、１０６上をそれぞれ伝達する信号に、図６の出力セレクト信号１、２は、図５の１１１、１１２に対応する。１水平期間の前半の駆動期間１において、制御信号ＫＡ（１０５）がアクティブ状態、１水平期間の後半の駆動期間２において、制御信号ＫＢ（１０６）がアクティブ状態とされる。出力セレクト信号１は、１水平期間の前半でアクティブ状態、後半でインアクティブ状態、出力セレクト信号２は、１水平期間の前半でインアクティブ状態、後半でアクティブ状態とされる。
【００４０】
マトリックス状の画素の内、１ライン分の画素に電流を供給し、記憶させる期間を１水平期間とする。図７に、１水平期間内の駆動期間１（図６参照）における画素１を示す。図７は、駆動期間１（図６参照）における、図５の第１の画素１１３の回路動作を説明するための図である。なお、図７において、図５の要素との対応は明らかであるため、発光素子１２２、容量１１６以外、参照番号は付していない。
【００４１】
図６の駆動期間１において、制御信号ＫＡ（１０５）、出力セレクト信号１がＨ（ｈｉｇｈ）レベル、制御信号ＫＢ（１０６）、出力セレクト信号２がＬ（ｌｏｗ）レベルとなり、画素１のＳＷ１、ＳＷ２と、ＳＥＬ１がオンし、画素２のＳＷ１、ＳＷ２とＳＥＬ２がオフとなる。従って、電流ドライバ出力より、画素１のＴＦＴ１によって画素１の発光素子に供給したい電流に対応する電流Ｉｄ１が、画素１のデータ線１と画素１のＳＷ１を通して、画素１のゲート・ドレイン間が短絡し飽和領域で動作する第２の薄膜トランジスタＴＦＴ２に供給される。
【００４２】
画素１のＴＦＴ２の動作が安定した時点において、画素１のＴＦＴ２のゲート・ドレイン電圧は、画素１のＴＦＴ２に電流Ｉｄ１が流れるような電圧となる。この電圧は、画素１のＳＷ２を通して容量１１６に蓄積され、画素１のＴＦＴ１のゲートに印加される。この時、画素１のＴＦＴ１のゲート・ソース間電圧Ｖｇｓ１が決まり、画素１のＴＦＴ１の持つ電圧−電流特性に従った電流Ｉｄｒｖ１が、画素１の発光素子１２２に供給され、画素１の発光素子１２２は、その電流によって決まる輝度で発光する。
駆動期間１が終了する時点において、制御信号ＫＡ（１０５）がＬレベル、画素１のＳＷ１、ＳＷ２のみオフとなり、他の制御信号は、駆動期間１の状態と同じとする。ただし、出力セレクト信号１は、制御信号ＫＡ（１０５）と同時にＬレベルとなっても良い。この時、画素１のスイッチＳＷ１と同時にセレクタＳＥＬ１もオフとなる。
【００４３】
１水平期間の駆動期間２において、制御信号ＫＡ（１０５）、出力セレクト信号１がＬレベル、制御信号ＫＢ（１０６）、出力セレクト信号２がＨレベルとなり、画素１のＳＷ１、ＳＷ２とＳＥＬ１がオフ、画素２のＳＷ１、ＳＷ２と、ＳＥＬ２がオフとなる。従って、駆動期間１の画素２では、駆動期間１の画素１における動作と同様に、電流ドライバ出力より、画素２のＴＦＴ１によって画素２の発光素子１２２に供給したい電流に対応する電流Ｉｄ２が、画素２のデータ線と画素２のＳＷ１を通して、画素２のゲート・ドレイン間が短絡し、飽和領域で動作するＴＦＴ２に供給される。
【００４４】
画素２のＴＦＴ２の動作が安定した時点において、画素２のＴＦＴ２のゲート・ドレイン電圧は、画素２のＴＦＴ２に電流Ｉｄ２が流れるような電圧となる。この電圧は、画素２のＳＷ２を通して容量１１６に蓄積され、画素２のＴＦＴ１のゲートに印加される。この時、画素２のＴＦＴ１のゲート・ソース間電圧が決まり、画素２のＴＦＴ１の持つ電圧−電流特性に従った電流が、画素２の発光素子に供給され、画素２の発光素子は、その電流によって決まる輝度にて発光する。
【００４５】
図８は、図６の駆動期間２における画素１を説明するための図である。駆動期間２において、画素１のＳＷ１、ＳＷ２は、オフである。この時、画素１のＴＦＴ２は、ゲート・ドレイン間がショートされているため、ＴＦＴ２のゲート電圧は、ＴＦＴ２のほぼしきい値電圧になるまで、ドレイン・ソース間に電流が流れる。一方、画素１のＴＦＴ１のゲート電圧は、画素１のＳＷ２がオフであるため、駆動期間１において決定した電圧Ｖｇｓ１を保持し続ける。
【００４６】
駆動期間２が終了する時点において、駆動期間１と同様に、制御信号ＫＢ（１０６）がＬレベル、画素２のＳＷ１、ＳＷ２のみ変動してオフとなり、他の制御線は、駆動期間２と同じ状態とする。ただし、出力セレクト信号２は、制御信号ＫＢ（１０６）と同時にＬレベルとなっても良い。この時、画素２のＳＷ１と同時にＳＥＬ２もオフとなる。
【００４７】
以上の動作を１水平期間とする。このような１水平期間を全ラインおこなうことで、１画面分に相当する１フレームの駆動が完了する。本実施例の発光表示装置は、本１フレームを繰り返し行うことで駆動される。
【００４８】
上記したごとく、本実施例は、電流ドライバの１つの出力が、画素１と画素２のデータ線を選択・駆動できるように構成されており、さらに画素１と画素２は、異なる制御線によって制御するように構成されている。かかる構成により、駆動期間２における画素１のＴＦＴ１のゲート電圧の変動の影響を受けることなく、画素１のＴＦＴ２は、画素１の発光素子１２２に、駆動期間１に設定された電流Ｉｄｒｖ１を供給し続けることができ、画素１の発光素子の輝度が変わらず、表示品位を保つことができる。
【００４９】
図９は、本発明の比較例を示す図であり、液晶表示装置などの電圧書込み型アクティブマトリックス駆動装置に現在採用されている構成である。本構成は、図５に示す構成において、画素１、２のそれぞれのスイッチＳＷ１、ＳＷ２の制御端子に共通の制御線を接続する構成としている。比較例においては、本実施例と異なり、一本の制御線１０４上を伝達する制御信号１０４により画素１、２のスイッチ１１７、１１８のオン、オフを制御するものであり、その動作は、図１０に示したタイミングチャートのようなものとなる。
【００５０】
駆動期間２において、画素１のＳＷ１、ＳＷ２、特にＳＷ２がオンであるため、駆動期間２における画素１のＴＦＴ２のゲート電圧の変動が、画素１のＴＦＴ１のゲート電圧に反映し、画素１の発光素子に駆動期間１において設定した電流を流すことができなくなる。そのため、画素１の発光素子の輝度が変わってしまい、表示品位が低下するという問題が現れる。
【００５１】
本実施例の基本構成及び動作は、上記特開平１１−２８２４１９号公報とは、異なる発光素子駆動回路にも適用することができる。例えば、特願平２００１−２５９０００号（本願出願時未公開）に添付した図面の図３１の発光素子駆動回路においても、図１１に示すように、本実施例の基本構成（第１のＴＦＴ１１５、容量１１６、第１、第２のスイッチ１１７、１１８）を含み、電流ドライバの出力が画素１と画素２いずれかのデータ線を選択できるような構成としてもよい。図１１を参照すると、第１のＴＦＴ１１５（ＴＦＴ１）のドレインと、発光素子１２２の一端（アノード端子）との間に第３のスイッチ１２０（ＳＷ３）を備え、発光素子１２２の一端（アノード端子）と接地線１１０との間に第４のスイッチ１２１（ＳＷ４）を備え、第３のスイッチ１２０、第４のスイッチ１２１の制御端子は、第３の制御線１０７（ＫＣ）と、第４の制御線１０８（ＫＤ）にそれぞれ接続されている。
【００５２】
図１２は、図１１に示した実施例の動作の一例を示すタイミングチャートである。制御線ＫＣ（１０７）上を伝達する制御信号ＫＣ（１０７）がＨレベルのとき、スイッチＳＷ３はオンし、発光素子１２２が、ＴＦＴ１１５の出力電流（ドレイン電流）により駆動されて発光し、制御線ＫＤ（１０８）上を伝達する制御信号ＫＤ（１０８）がＨレベルのときスイッチＳＷ４がオンし、発光素子１２２の一端は、接地される。より詳細には、図１２を参照すると、１水平期間の駆動期間１において、出力セレクト信号１がＨレベルとなり、制御信号ＫＡがＨレベルとされ、画素１のスイッチＳＷ１、ＳＷ２がオンする。この間、画素１のスイッチＳＷ３、ＳＷ４はオフ状態とされ、ＴＦＴ１のドレインと発光素子１２２とは非導通状態とされている。画素１のスイッチＳＷ１、ＳＷ２がオンすると、画素１の容量１１６の一端は、オン状態のスイッチＳＷ１、ＳＷ２を介してデータ線１に接続され、容量１１６の端子電圧（ＴＦＴ１のゲート電圧）は、電流ドライバ出力１０１の電流値に応じた電圧に設定される。
【００５３】
つづく駆動期間２において、出力セレクト信号２がＨレベルとなり（出力セレクト信号１はＬレベル）、制御信号ＫＢがＨレベルであり（制御信号ＫＡはＬレベル）、画素２のスイッチＳＷ１、ＳＷ２がオンする（画素１のスイッチＳＷ１、ＳＷ２はオフする）。この間、画素２のスイッチＳＷ３、ＳＷ４はオフ状態とされ、画素２のＴＦＴ１のドレインと発光素子１２２とは非導通状態とされている。画素２のスイッチＳＷ１、ＳＷ２がオンすると、画素２の容量１１６の一端は、オン状態のスイッチＳＷ１、ＳＷ２を介してデータ線２に接続され、容量１１６の端子電圧（ＴＦＴ１のゲート電圧）は、電流ドライバ出力１０１の電流値に応じた電圧に設定される。
【００５４】
つづいて、出力セレクト信号２はＬレベルとされ（制御信号ＫＡ、ＫＢはＬレベルとされる）、画素１、画素２に共通の制御信号ＫＣがＨレベルとされ、スイッチＳＷ３がオンし、画素１、画素２のそれぞれのＴＦＴ１のドレインが、オン状態のスイッチ３を介して発光素子１２２に接続され、発光素子１２２にＴＦＴ１のドレイン電流（ＴＦＴ１のドレイン電流値は容量１１６の端子電圧に依存する）が供給される。画素１、２のＴＦＴ１のゲート・ソース間電圧に従ったドレイン電流が、画素１、２の発光素子１２２に供給され、画素１、２の発光素子１２２は、その電流によって決まる輝度で発光する。つづいて、制御信号ＫＣがＬレベルとされ、制御信号ＫＤがＨとされ、発光素子１２２の一端が接地線１１０に接続され、発光素子１２２の発光が停止される。発光素子１２２の一端を接地線１１０に接続する期間は、図１２に示した例に限定されるものでなく、予め設定されて所望に期間に行ってもよい。
【００５５】
本実施例によると、画素の規模がほぼ従来と同等であるが、電流ドライバの出力数は、発光表示装置内の全データ線数の１／２となり、必要な電流ドライバの数は、従来の半分となる。これに伴い、コスト、部品点数が減少し、さらに、前記電流ドライバと発光表示装置との接点も減少するため、信頼性、生産性も高くすることが可能となる。
【００５６】
【実施例２】
次に本発明の第２の実施例について説明する。
図１３は、本発明の第２の実施例の構成を示す図である。
図１３を参照すると、第１の画素１１３（画素１）は、ソースが電源線１０９に接続され、ドレインが発光素子１２２に接続されており発光素子１２２に電流を供給するための、ポリシリコン製のｐチャネルＭＯＳＦＥＴよりなる第１のＴＦＴ１１５（ＴＦＴ１）と、一端が第１のＴＦＴ１１５のゲートに接続され、他端が電源線１０９に接続されている容量１１６と、ソースが電源線１０９に接続されゲートとドレインが接続されている第２のＴＦＴ１１９（ＴＦＴ２）のゲートと、第１のＴＦＴ１１５と容量１１６の接続点ノードとの間に接続されている第１のスイッチ１１７（ＳＷ１）と、第２のＴＦＴ１１９のドレインと第１のデータ線１０２（データ線１）の間に挿入されている第２のスイッチ１１８（ＳＷ２）とを備えており、第１のスイッチ１１７の制御端子は制御信号ＫＡ（１０５）を伝達する制御線ＫＡ（１０５）に接続され、第２のスイッチ１１８の制御端子は制御信号Ｋ（１０４）を伝達する制御線Ｋ（１０４）に接続されている。
【００５７】
第２の画素１１４（画素２）は、第２のＴＦＴ１１９のドレインが第２のスイッチ１１８を介して第２のデータ線１０３（データ線２）に接続され、第１のスイッチ１１７の制御端子は制御信号ＫＢ（１０６）を伝達する制御線ＫＢ（１０６）に接続され、第２のスイッチ１１８の制御端子は制御信号Ｋ（１０４）を伝達する制御線Ｋ（１０４）に接続されている。
【００５８】
本実施例は、図１３に示すように、画素内の第１のスイッチＳＷ１を制御するために、２つの画素で異なる２本の制御線ＫＡ（１０５）、ＫＢ（１０６）と、同じライン上の駆動回路内の第２のスイッチＳＷ２を同時に制御する制御線Ｋ（１０４）とを備え、電流ドライバの１つの出力が２つの画素それぞれに入力するデータ線１、２のいずれかを選択するかを決める第出力セレクト信号１、２によって制御されるスイッチ１２３、１２４（ＳＥＬ１、ＳＥＬ２）を備える。
【００５９】
図１４は、本実施例のタイミングチャートである。マトリックス状の画素のうち、１ライン分の画素に電流を供給し、記憶させる期間で、ライン上の前記発光素子駆動回路の全ての前記ＳＷ２がオンしている期間を１水平期間とする。
【００６０】
駆動期間１において、制御信号Ｋ（１０４）、制御信号ＫＡ（１０５）、出力セレクト信号１がＨレベル、制御信号ＫＢ（１０６）、出力セレクト信号２がＬレベルとなり、画素１のＳＷ１、ＳＷ２、ＳＥＬ１と、画素２のＳＷ２がオン、画素２のＳＷ１とＳＥＬ２がオフとなる。従って、電流ドライバ出力より、画素１のＴＦＴ１によって画素１の発光素子に供給したい電流に対応する電流Ｉｄ１が、画素１のデータ線と画素１のＳＷ１を通して、画素１のゲート・ドレイン間が短絡し、飽和領域で動作するＴＦＴ２に供給される。
【００６１】
画素１のＴＦＴ２の動作が安定した時点において、画素１のＴＦＴ２のゲート・ドレイン電圧は、画素１のＴＦＴ２に電流Ｉｄ１が流れるような電圧となる。この電圧は、画素１のＳＷ２を通して、容量に蓄積され、画素１のＴＦＴ１のゲートに印加される。この時、画素１のＴＦＴ１のゲート・ソース間電圧が決まり、画素１のＴＦＴ１の持つ電圧−電流特性に従った電流が、画素１の発光素子に供給され、画素１の発光素子１２２は、その電流によって決まる輝度にて発光する。
【００６２】
駆動期間１が終了する時点において、制御信号ＫＡ（１０５）がＬレベル、画素１のＳＷ１のみオフとなり、他の制御信号は、駆動期間１の状態と同じとする。ただし、出力セレクト信号１は、制御信号ＫＡ（１０５）と同時にＬレベルとなっても良い。この時、画素１のＳＷ１と同時にＳＥＬ１もオフとなる。
【００６３】
駆動期間２において、制御信号ＫＡ（１０５）、出力セレクト信号１がＬレベル、制御信号Ｋ（１０４）、制御信号ＫＢ（１０６）、出力セレクト信号２がＨレベルとなり、画素１のＳＷ１とＳＥＬ１がオフ、画素１のＳＷ２、画素２のＳＷ１、ＳＷ２とＳＥＬ２がオンとなる。従って、駆動期間２の画素２では、駆動期間１の画素１における動作と同様に、電流ドライバ出力より、画素２のＴＦＴ１によって画素２の発光素子１２２に供給すべき電流に対応する電流Ｉｄ２が、画素２のデータ線と画素２のＳＷ１を通して、画素２のゲート・ドレイン間が短絡し、飽和領域で動作するＴＦＴ２に供給される。
【００６４】
画素２のＴＦＴ２の動作が安定した時点において、画素２のＴＦＴ２のゲート・ドレイン電圧は、画素２のＴＦＴ２に電流Ｉｄ２が流れるような電圧となる。この電圧は、画素２のＳＷ２を通して、容量に蓄積され、画素２のＴＦＴ１のゲートに印加される。この時、画素２のＴＦＴ１のゲート・ソース間電圧が決まり、画素２のＴＦＴ１の持つ電圧−電流特性に従った電流が、画素２の発光素子に供給され、画素２の発光素子は、その電流によって決まる輝度で発光する。
【００６５】
駆動期間２において、画素１のＳＷ１は、オフである。この時、前記第１の実施例と同様に、画素１のＴＦＴ２は、ゲート・ドレイン間がショートされているため、ＴＦＴ２のゲート電圧は、ほぼＴＦＴ２のしきい値電圧になるまで、ドレイン・ソース間に電流が流れる。一方、画素１のＴＦＴ１のゲート電圧は、画素１のＳＷ１がオフであるため、駆動期間１において決定された電圧を保持し続ける。
【００６６】
駆動期間２が終了する時点において、駆動期間１と同様に、制御信号ＫＢ（１０６）がＬレベル、画素２のＳＷ１のみ変動してオフとなり、他の制御信号は、駆動期間２と同じ状態とする。
その後、出力セレクト信号２と制御信号Ｋ（１０４）がＬレベルになり、ＳＥＬ１と画素１のＳＷ２と画素２のＳＷ２がオフする。ただし、出力セレクト信号２と制御信号Ｋ（１０４）は、制御信号ＫＢ（１０６）と同時にＬレベルになっても良い。また、出力セレクト信号２と制御信号Ｋ（１０４）は、どちらかが先にＬレベルになっても良いが、必ず制御信号ＫＢ（１０６）がＬレベルとなるのと同時、又はそれ以降にＬレベルとなる。
【００６７】
以上の動作を１水平期間とする。このような１水平期間を全ラインおこなうことで、１画面分に相当する１フレームの駆動が完了する。本実施例の発光表示装置は、本１フレームを繰り返し行うことで駆動される。
【００６８】
本実施例においては、前記第１の実施例と同様に、電流ドライバの１つの出力が、画素１と画素２のデータ線を選択・駆動できるようにし、画素１と画素２は、異なる制御線によって制御している。これにより、駆動期間２における画素１のＴＦＴ１のゲート電圧の変動の影響を受けることなく、画素１のＴＦＴ２は、画素１の発光素子に、駆動期間１に設定された電流を供給し続けることができ、画素１の発光素子の輝度が変わらず、表示品位を保つことができる。
【００６９】
さらに、本実施例では、前記第１の実施例と相違して、１ライン共通の制御線を１種類増やし、ＳＷ２が駆動期間１、２の終了時に常にオンとしたため、画素１、画素２のＳＷ１がオフする瞬間にＳＷ２がオフする際に発生するノイズの影響を受けない。このため、前記実施例１よりも、安定な動作が可能である。
【００７０】
また、本実施例の基本構成・動作は、例えば、特願平２００１−２５９０００号（図３１）の発光素子駆動回路においても、図１５に示すように、本実施例の基本構成（破線で囲む）を含み、電流ドライバの出力１０１が画素１と画素２いずれかのデータ線を選択できるような構成に変更している。図１５を参照すると、図１３の構成に加え、画素１、２は、第１のＴＦＴ１１５（ＴＦＴ１）のドレインと、発光素子１２２のアノードとの間に第３のスイッチ１２０（ＳＷ３）を備え、発光素子１２２のアノードと接地線１１０との間に第４のスイッチ１２１（ＳＷ４）を備え、第３のスイッチ１２０、第４のスイッチ１２１の制御端子は、第３の制御線ＫＣ（１０７）と、第４の制御線ＫＤ（１０８）にそれぞれ接続されている。図１６は、図１５の装置の動作を説明するタイミングチャートである。制御線ＫＣ（１０７）上を伝達する制御信号ＫＣ（１０７）がＨのときスイッチＳＷ３はオンし、発光素子１２２がＴＦＴ１１５により駆動され、制御線ＫＤ（１０８）上を伝達する制御信号ＫＤ（１０８）がＨのときＳＷ４はオンし、発光素子１２２のアノードは接地される。制御信号ＫＣ（１０７）、ＫＤ（１０８）によるスイッチＳＷ３、ＳＷ４のオン、オフ制御は、図１２に示した例と同様とされる。
【００７１】
本実施例も、前記実施例１と同様に、画素の規模がほぼ従来と同等であるが、電流ドライバの出力数は、発光表示装置内の全データ線数の１／２となり、必要な電流ドライバの数は、従来の半分となる。それに伴い、コスト、部品点数が減少し、さらに、電流ドライバと発光表示装置との接点も減少するため、信頼性、生産性も高くすることが可能となる。
【００７２】
上記実施例に示した構成は、電流ドライバを発光表示装置と同じ基板上に作成した場合でも、同様な構成・動作を行うことが可能である。この場合、内蔵された電流ドライバの出力数は、本発明の構成をとらない場合の半分とすることができ、回路規模・面積を削減できる。このため、製品歩留まりの向上、コスト低減、信頼性、生産性の向上を可能としている。なお、上記実施例において、ＴＦＴ１、ＴＦＴ２をｐＭＯＳトランジスタで構成したが、これをｎＭＯＳトランジスタで構成してもよいことは勿論である。この場合、ｎＭＯＳトランジスタＴＦＴ１（ＴＦＴ２）のソースが接地線１１０に接続され、ドレインが直接又はスイッチＳＷ３を介して発光端子１２２の一端（例えばカソード端子）に接続され、発光端子１２２の他端（例えばアノード端子）が電源線１０９に接続される構成とされる。以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、電流負荷と電流負荷駆動回路を有する電流負荷セルをマトリックス状に備える半導体装置において、電流ドライバの１出力によって複数のデータ線を駆動する構成としたことにより、必要な電流ドライバの出力数を減らすことを可能としており、電流ドライバの数を減らすことができ、低コスト化を可能としている。
【００７４】
さらに、本発明によれば、電流ドライバの出力数が減るため、装置との接続点を減らすことができるため、信頼性や生産性を高めることもできる。
【００７５】
また、本発明によれば、電流ドライバを内蔵した電流負荷と負荷駆動回路をマトリックス状に備える半導体装置において、電流ドライバの１出力により複数のデータ線を駆動することができるため、必要な電流ドライバの出力数を減らすことができる。
【００７６】
そして、本発明によれば、内蔵された電流ドライバの回路規模が減少するため、歩留まりが上昇し、回路面積が減少するため、低コスト化を可能としている。
【図面の簡単な説明】
【図１】電流負荷セルをマトリックス状に配置した半導体装置を示す図である。
【図２】電流負荷セル構成を示す図であり、（ａ）はパッシブ駆動、（ｂ）はアクティブ駆動を示す。
【図３】アクティブ駆動電圧書き込み画素回路の従来の回路構成を示す図である。
【図４】アクティブ駆動電流書き込み画素回路の従来の回路構成を示す図である。
【図５】本発明の第１の実施例の構成を示す図である。
【図６】本発明の第１の実施例のタイミング動作を示す図である。
【図７】本発明の第１の実施例の駆動期間１における動作状態を示す図である。
【図８】本発明の第１の実施例の駆動期間２における動作状態を示す図である。
【図９】比較例の構成を示す図である。
【図１０】比較例の動作を示すタイミングチャートである。
【図１１】本発明の第１の実施例の変形例を示す図である。
【図１２】本発明の第１の実施例の変形例のタイミングチャートを示す図である。
【図１３】本発明の第２の実施例の構成を示す図である。
【図１４】本発明の第２の実施例の動作を示すタイミングチャートである。
【図１５】本発明の第２の実施例の変形例を示す図である。
【図１６】本発明の第２の実施例の変形例のタイミングチャートを示す図である。
【符号の説明】
１０１ 電流ドライバ１出力
１０２ 第１のデータ線（データ線１）
１０３ 第２のデータ線（データ線２）
１０４ 制御線Ｋ
１０５ 第１の制御線ＫＡ
１０６ 第２の制御線ＫＢ
１０７ 第３の制御線ＫＣ
１０８ 第４の制御線ＫＤ
１０９ 電源線
１１０ 接地線
１１１ 第１の出力セレクト信号（出力セレクト信号１）
１１２ 第２の出力セレクト信号（出力セレクト信号２）
１１３ 第１の画素（画素１）
１１４ 第２の画素（画素２）
１１５ 第１のＴＦＴ（ＴＦＴ１）
１１６ 容量
１１７ 第１のスイッチ（ＳＷ１）
１１８ 第２のスイッチ（ＳＷ２）
１１９ 第２のＴＦＴ（ＴＦＴ２）
１２０ 第３のスイッチ（ＳＷ３）
１２１ 第４のスイッチ（ＳＷ４）
１２２ 発光素子
１２３ 第１のセレクタスイッチ（ＳＥＬ１）
１２４ 第２のセレクタスイッチ（ＳＥＬ２）
２００ 半導体装置
２０１ 電流負荷セル
２０２ データ配線
２０３ 走査配線
２０４ 電源線
２０５ 接地線
２０６ 電流負荷
２０７ 電流負荷駆動回路
２１０ 画素部
２１１ 第１のＴＦＴ（ＴＦＴ１）
２１２ 容量
２１３ 第１のスイッチ（ＳＷ１）
２１４ 第２のスイッチ（ＳＷ２）
２１５ 制御線Ｋ
２１６ 第２のＴＦＴ（ＴＦＴ２）
２２０ 発光素子
２３０ 電圧ドライバ（電流ドライバ）
２４０ 走査回路
Claims (28)
- 電流負荷と、電流負荷駆動回路と、を備える電流負荷セルを、マトリックス状に配置し、アクティブ駆動電流書き込みを行う半導体装置において、
データ線に電流を供給する電流ドライバの１つの電流出力に対し、複数本のデータ線を１本ずつ選択し、該選択したデータ線に前記電流出力を供給する手段を備え、
前記電流負荷セル内の電流負荷駆動回路は、
第１の電源にソースが接続され、ドレインが直接、又はスイッチを介して前記電流負荷に接続されたトランジスタと、
前記トランジスタのゲートと、前記第１の電源又は前記第１の電源とは別の電源との間に接続された容量と、
前記トランジスタのゲートと、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線との間に接続される、一つのスイッチ又は直列に接続された複数のスイッチと、を備え、
前記電流負荷駆動回路の前記トランジスタのゲートに接続される前記スイッチを制御する制御線を、前記半導体装置の１ライン分の電流負荷セルにおいて、前記電流ドライバの１電流出力が選択できるデータ線の本数と同じ本数分備えている、ことを特徴とする半導体装置。 - １ラインを選択した１水平期間において、
前記複数本のデータ線のうち１本のデータ線を選択した期間に、前記複数本の制御線のうち、前記１本のデータ線と対応する１本の制御線上を伝達する制御信号により、前記トランジスタのゲートと前記 1 本のデータ線間の一つ以上のスイッチをオンする事で前記電流負荷セルの前記トランジスタのゲートに前記１本のデータ線を電気的に接続することで、前記電流負荷セル内の前記トランジスタのゲートと前記容量の一端に、前記電流ドライバの１つの電流出力からの電流に対応する電圧値を設定する第１の動作を行い、前記複数本のデータ線のうち、１本のデータ線を選択した期間が終了する前、又は、同時に、前記トランジスタのゲートと前記１本のデータ線間の一つ以上のスイッチをオフすることで前記設定された電圧値を保持する第２の動作を行い、前記第１の動作と第２の動作とを、前記複数本のデータ線のそれぞれに対して行うことで、前記１ライン分に相当する前記電流負荷セルへの電流書き込みを完了する手段を備えている、ことを特徴とする請求項１記載の半導体装置。 - 電流負荷と、電流負荷駆動回路と、を備える電流負荷セルをマトリックス状に配置し、アクティブ駆動電流書き込みを行う半導体装置において、
データ線に電流を供給する電流ドライバの１つの電流出力に対して、複数本のデータ線を１本ずつ選択し、該選択したデータ線に前記電流出力を供給する手段を備え、
前記電流負荷セル内の電流負荷駆動回路は、
第１の電源にソースが接続され、ドレインが直接、又はスイッチを介して前記電流負荷に接続されたトランジスタと、
前記トランジスタのゲートと、前記第１の電源又は前記第１の電源とは別の電源との間に接続された容量と、
前記トランジスタのゲートと、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線との間に直列に接続された複数のスイッチと、を備え、
前記電流負荷駆動回路の前記トランジスタのゲートの一端に接続される第１のスイッチを制御する制御線を、前記半導体装置の１ライン分の電流負荷セルにおいて、少なくとも、前記電流ドライバの１電流出力が選択できるデータ線の本数と同じ本数分備え、
前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線の一端に接続される第２のスイッチを制御する前記制御線と異なる制御線を、前記半導体装置の１ライン分の電流負荷セルで共通に備えている、ことを特徴とする半導体装置。 - １ラインを選択した１水平期間において、
前記１ライン分の電流負荷セルで共通に備えられた制御線上を伝達する制御信号により、前記第２のスイッチを前記１水平期間、オンとし、
前記複数本のデータ線のうち１本のデータ線を選択した期間に、前記複数本の制御線のうち、前記 1 本のデータ線と対応する１本の制御線上を伝達する制御信号により、前記第１のスイッチと前記第２のスイッチをオンする事で、前記電流負荷セルの前記トランジスタのゲートに前記 1 本のデータ線を電気的に接続することで、前記電流負荷セル内の前記トランジスタのゲートと容量の一端に、前記電流ドライバの１つの電流出力からの電流に対応する電圧値を設定する第１の動作を行い、
前記複数本のデータ線のうち、１本のデータ線を選択した期間が終了する前、又は、同時に、前記第１のスイッチをオフすることで前記設定された電圧値を保持する第２の動作を行い、
前記第１の動作と第２の動作とを、前記複数本のデータ線のそれぞれに対して行うことで、前記１ライン分に相当する前記電流負荷セルへの電流書き込みを完了する手段を備えている、ことを特徴とする請求項３記載の半導体装置。 - 電流負荷と、電流負荷駆動回路と、を備える電流負荷セルを、マトリックス状に配置し、アクティブ駆動電流書き込みを行う半導体装置において、
データ線に電流を供給する電流ドライバの１つの電流出力に対し、複数本のデータ線を１本ずつ選択し、該選択したデータ線に前記電流出力を供給する手段を備え、
前記電流負荷セル内の電流負荷駆動回路は、
前記選択したデータ線を経由して前記電流ドライバより供給される電流に従い電圧を出力する手段と、
前記出力された電圧を保持する手段と、
前記保持された電圧に従い前記電流負荷に電流を供給する手段と、
前記電流負荷セルに入力される制御信号に従い、前記の電圧出力機能と電圧保持機能と電流供給機能の各機能の実行を制御する手段とを備え、
前記制御信号を伝達する制御線を、前記半導体装置の１ライン分の電流負荷セルにおいて、前記電流ドライバの１電流出力が選択できるデータ線の本数と同じ本数分備えている、ことを特徴とする半導体装置。 - 電流負荷と、電流負荷駆動回路と、を備える電流負荷セルを、マトリックス状に配置し、アクティブ駆動電流書き込みを行う半導体装置において、
データ線に電流を供給する電流ドライバの１つの電流出力に対し、複数本のデータ線を１本ずつ選択し、該選択したデータ線に前記電流出力を供給する手段を備え、
前記電流負荷セル内の電流負荷駆動回路は、
前記選択したデータ線を経由して前記ドライバより供給される電流に従い電圧を出力する手段と、
前記出力された電圧を保持する手段と、
前記保持された電圧に従い前記電流負荷に電流を供給する手段と、
前記電流負荷セルに入力される第一の制御信号に従い前記出力された電圧を保持するか否かを制御する手段と、
前記電流負荷セルに入力される第二の制御信号に従い前記選択したデータ線と前記電圧を出力する手段との間を接続するか否かを制御する手段とを少なくとも備え、
前記第一の制御信号を伝達する制御線を、少なくとも、前記半導体装置の１ライン分の電流負荷セルにおいて、前記電流ドライバの１電流出力が選択できるデータ線の本数と同じ本数分備え、
前記第二の制御信号を伝達する制御線を、前記半導体装置の１ライン分の電流負荷セルで共通に備えている、ことを特徴とする半導体装置。 - 前記電流ドライバを前記半導体装置と同一基板上に搭載していることを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
- 前記電流負荷が発光素子である、ことを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
- 前記電流負荷が有機エレクトロルミネッセンス素子である、ことを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
- 電流負荷と、電流負荷駆動回路と、を備える電流負荷セルを、マトリックス状に配置し、アクティブ駆動電流書き込みを行う半導体装置の駆動方法であって、
前記半導体装置は、セレクタを有し、
前記セレクタは、
データ線を電流駆動する電流ドライバの１電流出力が入力された場合に、前記セレクタに入力される出力セレクト信号に基づき、前記セレクタの複数の出力のそれぞれの出力に接続されている複数本のデータ線を１本ずつ選択し、前記選択したデータ線に前記電流ドライバの電流出力を供給し、
前記電流負荷セルの前記電流負荷駆動回路は、
第１の電源にソースが接続され、ドレインが直接、又はスイッチを介して前記電流負荷に接続されたトランジスタと、
前記トランジスタのゲートと、前記第１の電源又は前記第１の電源とは別の電源との間に接続された容量と、
前記トランジスタのゲートと、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線との間に接続される、１つのスイッチ又は直列に接続された複数のスイッチと、
を備え、
前記電流負荷駆動回路内の前記トランジスタのゲートと前記データ線との間に接続される前記スイッチを制御する制御線を、前記半導体装置の１ライン分の電流負荷セルにおいて、前記電流ドライバの１電流出力が前記セレクタを介して選択できるデータ線の本数と同じ本数分備えており、
１ラインを選択した１水平期間において、
前記出力セレクト信号に基づき、前記セレクタにより、前記複数本のデータ線のうち、１本のデータ線を選択した期間に、前記複数本の制御線のうち、前記選択された１本のデータ線と対応する１本の制御線上を伝達する制御信号により、
前記トランジスタのゲートと前記データ線との間に接続される前記スイッチをオンすることで、前記電流負荷セル内の前記トランジスタに対し、前記電流ドライバから前記選択された１本のデータ線に供給される電流出力に対応する電流を前記電流負荷に流すように設定する第１のステップと、
前記選択された１本のデータ線の選択期間が終了する前、又は、同時に、前記トランジスタのゲートと前記データ線との間に接続される前記スイッチをオフする制御を行う第２のステップと、を有し、
前記第１のステップ及び前記第２のステップを、前記複数本のデータ線のそれぞれに対して行うことで、１ライン分に相当する前記電流負荷セルへの電流書き込みを完了する制御を行うことを特徴とする半導体装置の駆動方法。 - 電流負荷と、電流負荷駆動回路と、を備える電流負荷セルを、マトリックス状に配置し、アクティブ駆動電流書き込みを行う半導体装置の駆動方法であって、
前記半導体装置は、セレクタを有し、
前記セレクタは、
データ線を電流駆動する電流ドライバの１電流出力が入力された場合に、前記セレクタに入力される出力セレクト信号に基づき、前記セレクタの複数の出力のそれぞれの出力に接続されている複数本のデータ線を１本ずつ選択し、前記選択したデータ線に前記電流ドライバの電流出力を供給し、
前記電流負荷セル内の電流負荷駆動回路は、
第１の電源にソースが接続され、ドレインが直接、又はスイッチを介して前記電流負荷に接続されたトランジスタと、
前記トランジスタのゲートと、前記第１の電源又は前記第１の電源とは別の電源との間に接続された容量と、
前記トランジスタのゲートと、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線との間に直列に接続された複数のスイッチと、を備え、
前記トランジスタのゲートに一端が接続される第 1 のスイッチを制御する制御線を、前記半導体装置の１ライン分の電流負荷セルにおいて、少なくとも、前記電流ドライバの１電流出力が前記セレクタを介して選択できるデータ線の本数と同じ本数分備え、
前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線に一端に接続される第 2 のスイッチを制御する制御線を、前記半導体装置の１ライン分の電流負荷セルで共通に備えており、
１ラインを選択した１水平期間において、前記１ライン分の電流負荷セルで共通に備えられた制御線上を伝達する制御信号により、前記第２のスイッチを、前記１水平期間、オン状態にする第１のステップと、
前記出力セレクト信号に基づき、前記セレクタにより、前記複数本のデータ線のうち、１本のデータ線を選択した期間に、前記複数本の制御線のうち、前記選択された１本のデータ線と対応する１本の制御線上を伝達する制御信号により、前記第１のスイッチをオンすることで、前記トランジスタに対し、前記電流ドライバから前記選択された１本のデータ線に供給させる電流出力に対応する電流を、前記電流負荷に流すように設定する第２のステップと、
前記選択された１本のデータ線の選択期間が終了する前、又は、同時に、前記第１のイッチをオフする制御を行う第３のステップと、
を有し、前記第２のステップ及び前記第３のステップを、前記複数本のデータ線のそれぞれに対して行うことで、前記１ライン分に相当する前記電流負荷セルへの電流書き込みを完了する制御を行う、ことを特徴とする半導体装置の駆動方法。 - 基板上一方向に延在されている複数本のデータ線と、
前記データ線と直交する方向に延在される複数本の制御線と、を備え、
前記複数本のデータ線と前記複数本の制御線との交差部に電流負荷セルを複数備え、
前記電流負荷セルのそれぞれが、
電流負荷と、
前記電流負荷を駆動する電流負荷駆動回路と、
を備えた半導体装置において、
前記半導体装置はセレクタを有し、
前記セレクタは、
データ線を電流駆動するドライバの１電流出力が入力された場合に、入力される出力セレクト信号に基づき、前記セレクタの複数の出力のそれぞれの出力に接続されている複数本のデータ線を１本ずつ選択し、前記選択したデータ線に前記電流ドライバの電流出力を供給し、
前記セレクタに接続される前記複数本のデータ線の各々は、当該データ線と対応する複数の電流負荷セルと接続されており、
前記電流負荷セルの各々において、
前記電流負荷駆動回路は、ソースが第１の電源に接続され、ドレインが直接、又は、第３のスイッチを介して前記電流負荷の一端に接続された第１のＭＯＳトランジスタを備え、
前記電流負荷の他端は、第２の電源に接続されており、
前記第１のＭＯＳトランジスタのゲートと、前記第１の電源又は前記第１の電源とは別の電源とに接続された容量と、
前記第１のＭＯＳトランジスタのゲートと前記容量の一端との接続点ノードに一端が接続された第１のスイッチを備え、
前記第１のスイッチの他端は、直接又は、第２のスイッチを介して、前記電流駆動回路の前記電流負荷セルに対応するデータ線に接続されており、
前記セレクタの複数の出力のそれぞれの出力に接続される複数本のデータ線にそれぞれ接続される前記複数の電流負荷セルの各々の前記電流負荷駆動回路の前記第１のスイッチと前記第２のスイッチとに、前記電流負荷駆動回路の前記電流負荷セルに対応する制御信号を伝達する制御線を、前記セレクタを介して選択できるデータ線の本数分備え、前記複数の電流負荷セルの隣り合う電流負荷セル同士では、各々の前記電流負荷セルに対応する制御線が異なっており、前記複数の電流負荷セルの各々において、前記電流負荷駆動回路の前記第１のスイッチの制御端子と前記第２のスイッチの制御端子とに共通に、前記複数の電流負荷セルの各々に対応する制御信号が供給される、ことを特徴とする半導体装置。 - 基板上一方向に延在されている複数本のデータ線と、
前記データ線と直交する方向に延在される複数本の制御線と、を備え、
前記複数本のデータ線と前記複数本の制御線との交差部に電流負荷セルを複数備え、
前記電流負荷セルのそれぞれが、
電流負荷と、
前記電流負荷を駆動する電流負荷駆動回路と、
を備えた半導体装置において、
前記半導体装置はセレクタを有し、
前記セレクタは、
データ線を電流駆動するドライバの１電流出力が入力された場合に、入力される出力セレクト信号に基づき、前記セレクタの複数の出力のそれぞれの出力に接続されている複数本のデータ線を１本ずつ選択し、前記選択したデータ線に前記電流ドライバの電流出力を供給し、
前記セレクタに接続される前記複数本のデータ線の各々は、当該データ線と対応する複数の電流負荷セルに接続されており、
前記電流負荷セルの各々において、
前記電流負荷駆動回路は、ソースが第１の電源に接続され、ドレインが直接、又は、第３のスイッチを介して前記電流負荷の一端に接続された第１のＭＯＳトランジスタを備え、
前記電流負荷の他端は、第２の電源に接続されており、
前記第１のＭＯＳトランジスタのゲートと、前記第１の電源又は前記第１の電源とは別の電源とに、一端と他端がそれぞれ接続された容量と、
前記第１のＭＯＳトランジスタのゲートと前記容量の一端との接続点ノードに一端が接続された第１のスイッチを備え、
前記第１のスイッチの他端は、第２のスイッチを介して、前記電流駆動回路の前記電流負荷セルに対応するデータ線に接続されており、
少なくとも、前記セレクタの複数の出力のそれぞれの出力に接続される複数本のデータ線にそれぞれ接続される前記複数の電流負荷セルの各々の前記電流負荷駆動回路の前記第１のスイッチに対応する制御信号を伝達する制御線を備え、
前記複数の電流負荷セルの各々の前記電流負荷駆動回路の前記第２のスイッチに対応する制御信号を伝達する制御線を、前記複数の電流負荷セルで共通に備え、
前記電流負荷セルの前記電流負荷駆動回路の前記第１のスイッチの制御端子には、前記複数の電流負荷セルの各々に対応する制御信号が供給され、
前記電流負荷セルの前記電流負荷駆動回路の前記第２のスイッチの制御端子には、前記複数の電流負荷セルで共通の制御信号が供給される、ことを特徴とする半導体装置。 - ソースが前記第１の電源に接続され、ゲートとドレインが接続されている第２のＭＯＳトランジスタを備え、
前記第１のスイッチは、前記第２のＭＯＳトランジスタのゲートと、前記第１のＭＯＳトランジスタのゲートと前記容量の一端との接続点ノードと、の間に接続されており、
前記第２のスイッチは、前記第２のＭＯＳトランジスタのドレインと、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線と、の間に挿入されている、ことを特徴とする請求項１２又は１３記載の半導体装置。 - 前記電流負荷の一端と前記第２の電源との間に第４のスイッチを備えることを特徴とする請求項１２または１３記載の半導体装置。
- 前記第１のＭＯＳトランジスタがＴＦＴである、ことを特徴とする請求項１２または１３記載の半導体装置。
- 前記第２のＭＯＳトランジスタがＴＦＴである、ことを特徴とする請求項１４記載の半導体装置。
- 前記電流ドライバを前記半導体装置と同一基板上に搭載していることを特徴とする請求項１２または１３記載の半導体装置。
- 前記電流負荷が発光素子である、ことを特徴とする請求項１２または１３記載の半導体装置。
- 前記電流負荷が有機エレクトロルミネッセンス素子よりなる、ことを特徴とする請求項１２または１３記載の半導体装置。
- 基板上一方向に延在されている複数本のデータ線と、前記データ線と直交する方向に延在される複数本の制御線と、を備え、
前記複数本のデータ線と前記複数本の制御線との交差部に電流負荷セルを複数備え、
前記電流負荷セルのそれぞれが、
電流負荷と、
前記電流負荷を駆動する電流負荷駆動回路と、を備えた半導体装置の駆動方法であって、
前記半導体装置は、セレクタを有し、
前記セレクタは、
データ線を電流駆動する電流ドライバの１電流出力が入力された場合に、前記セレクタに入力される出力セレクト信号に基づき、前記セレクタの数の出力のそれぞれの出力に接続されている前記複数本のデータ線を１本ずつ選択し、前記選択したデータ線に前記電流ドライバの電流出力を供給し、
前記セレクタに接続される前記複数本のデータ線の各々は、当該データ線と対応する複数の電流負荷セルと接続されており、
前記電流負荷セルの各々において、
前記電流負荷駆動回路は、ソースが第１の電源に接続され、ドレインが前記電流負荷の一端に接続されている第１のＭＯＳトランジスタを備え、
前記電流負荷の他端は第２の電源に接続されており、
前記第１のＭＯＳトランジスタのゲートと、前記第１の電源又は前記第１の電源とは別の電源とに接続された容量と、
前記第１のＭＯＳトランジスタのゲートと前記容量の一端との接続点ノードに一端が接続された第１のスイッチを備え、
前記第１のスイッチの他端は、直接又は、第２のスイッチを介して、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線に接続されており、
前記電流負荷駆動回路の前記第１のスイッチと前記第２のスイッチと、に対応する制御信号を伝達する制御線を、前記セレクタに接続されるデータ線の本数分備え、
前記電流負荷駆動回路の前記第１のスイッチと前記第２のスイッチとには、前記電流負荷駆動回路の前記電流負荷セルに対応する制御信号が供給され
１周期が、前記セレクタを介して前記電流ドライバに接続される複数本のデータ線にそれぞれ接続される複数の前記電流負荷セルに対応する数の複数の駆動期間に区分されており、
（ａ）前記複数の電流負荷セルのそれぞれに対応した各駆動期間では、前記セレクタによって、前記複数のデータ線のうち、各電流負荷セルに対応する１本のデータ線が出力セレクト信号で選択され、
（ｂ）前記複数の制御線のうち、前記セレクタで選択された１本のデータ線に対応する電流負荷セルに対応する制御線上を伝達する制御信号によって、前記電流負荷セル内の前記第１のスイッチと前記第２のスイッチとをオンすることで、前記電流負荷セル内の前記第１のＭＯＳトランジスタに、前記セレクタで選択された１本のデータ線に供給される前記 電流ドライバの電流出力に対応する電流を流し、
（ｃ）前記セレクタが、前記出力セレクト信号に基づき、次のデータ線の選択に切替える前に、又は、切替と同時に、前記（ａ）で選択されていた１本のデータ線に対応する前記電流負荷セルに対応する制御線上を伝達する制御信号により、前記電流負荷セルの前記第１のスイッチと前記第２のスイッチとを、オフする制御を行い、
前記（ａ）から前記（ｃ）を、前記セレクタを介して前記電流ドライバに接続される複数本のデータ線のそれぞれに対して行うことで、前記１周期に対応する前記電流負荷セルへの電流書き込みを完了する、ことを特徴とする半導体装置の駆動方法。 - 基板上一方向に延在されている複数本のデータ線と、前記データ線と直交する方向に延在される複数本の制御線と、を備え、
前記複数本のデータ線と前記複数本の制御線との交差部に電流負荷セルを複数備え、
前記電流負荷セルのそれぞれが、
電流負荷と、
前記電流負荷を駆動する電流負荷駆動回路と、を備えた半導体装置の駆動方法であって、
前記半導体装置はセレクタを有し、
前記セレクタは、
データ線を電流駆動する電流ドライバの１電流出力が入力された場合に、前記セレクタに入力される出力セレクト信号に基づき、前記セレクタに接続されている複数本のデータ線を１本ずつ選択し、前記選択したデータ線に前記電流ドライバの電流出力を供給し、
前記セレクタに接続される前記複数本のデータ線の各々は、当該データ線と対応する複数の電流負荷セルと接続されており、
前記電流負荷セルの各々において、
前記電流負荷駆動回路は、ソースが第１の電源に接続され、ドレインが前記電流負荷の一端に接続されている第１のＭＯＳトランジスタを備え、
前記電流負荷の他端は第２の電源に接続されており、
前記第１のＭＯＳトランジスタのゲートと、前記第１の電源又は前記第１の電源とは別の電源とに接続された容量と、
前記第１のＭＯＳトランジスタのゲートと前記容量の一端との接続点ノードに一端が接続された第１のスイッチを備え、
前記第１のスイッチの他端は、第２のスイッチを介して、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線に接続されており、
前記電流負荷駆動回路の前記第１のスイッチに対応する制御信号を伝達する制御線を、前記セレクタに接続されるデータ線の本数分備え、
前記電流負荷駆動回路の前記第２のスイッチに対応する制御信号を伝達する制御線を、前記複数の電流負荷セルで共通に備え、
前記電流負荷回路の前記第２のスイッチに対応する制御信号を伝達する制御線を、前記複数の電流負荷セルで共通に備え、前記電流負荷駆動回路の前記第１のスイッチには、前記電流負荷駆動回路の前記電流負荷セルに対応する制御信号が供給され、
１周期が、前記セレクタを介して前記電流ドライバに接続される複数本のデータ線にそれぞれ接続される複数の前記電流負荷セルに対応する数の複数の駆動期間に区分されており、前記複数の電流負荷セルで共通の制御信号により、前記１周期の間、前記電流負荷セル内の前記第２のスイッチをオンし、
（ａ）前記複数の電流負荷セルのそれぞれに対応した各駆動期間では、前記セレクタによって、前記複数のデータ線のうち、各電流負荷セルに対応する１本のデータ線が出力セレクト信号で選択され、
（ｂ）前記複数の制御線のうち、前記セレクタで選択された１本のデータ線に対応する電流負荷セルに対応する制御線上を伝達する制御信号によって、前記電流負荷セル内の前記第１のスイッチをオンすることで、前記電流負荷セル内の前記第１のＭＯＳトランジスタに、前記セレクタで選択された１本のデータ線に供給されるドライバの電流出力に対応する電流を流し、
（ｃ）前記セレクタが、前記出力セレクト信号に基づき、次のデータ線の選択に切替える前に、又は、切替と同時に、前記（ａ）で選択された１本のデータ線に対応する前記電流負荷セルに対応する制御線上を伝達する制御信号により、前記電流負荷セルの前記第１のスイッチをオフする制御を行い、
前記（ａ）から前記（ｃ）を、前記セレクタを介して前記電流ドライバに接続される複数本のデータ線のそれぞれに対して行うことで、前記１周期に対応する前記電流負荷セルへの電流書き込みを完了する、ことを特徴とする半導体装置の駆動方法。 - ソースが前記第１の電源に接続され、ゲートとドレインが接続されている第２のＭＯＳトランジスタを備え、
前記第１のスイッチは、前記第２のＭＯＳトランジスタのゲートと、前記第１のＭＯＳトンジスタのゲートと前記容量の一端との接続点ノードと、の間に接続されており、
前記第２のスイッチは、前記第２のＭＯＳトランジスタのドレインと、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線と、の間に挿入されている、ことを特徴とする請求項２１又は２２記載の半導体装置の駆動方法。 - 基板上一方向に延在されている複数本のデータ線と、前記データ線と直交する方向に延在される複数本の制御線と、を備え、
前記複数本のデータ線と前記複数本の制御線との交差部に電流負荷セルを複数備え、
前記電流負荷セルのそれぞれが、
電流負荷と、
前記電流負荷を駆動する電流負荷駆動回路と、を備えた半導体装置の駆動方法であって、
前記半導体装置はセレクタを有し、
前記セレクタは、
データ線を電流駆動する電流ドライバの１電流出力が入力された場合に、前記セレクタに入力される出力セレクト信号に基づき、前記セレクタに接続されている複数本のデータ線を１本ずつ選択し、前記選択したデータ線に前記電流ドライバの電流出力を供給し、
前記セレクタに接続される前記複数本のデータ線の各々は、当該データ線と対応する複数の電流負荷セルと接続されており、
前記電流負荷セルの各々において、
前記電流負荷駆動回路は、ソースが第１の電源に接続され、ドレインが第３のスイッチを介して前記電流負荷の一端に接続された第１のＭＯＳトランジスタを備え、
前記電流負荷の他端は、第２の電源に接続されており、
前記第１のＭＯＳトランジスタのゲートと、前記第１の電源又は前記第１の電源とは別の電源とに接続された容量と、
前記第１のＭＯＳトランジスタのゲートと前記容量の一端との接続点ノードに一端が接続された第１のスイッチを備え、
前記第１のスイッチの他端は、直接又は、第２のスイッチを介して、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線に接続されており、
前記電流負荷駆動回路の前記第１のスイッチ、又は、前記第１のスイッチと前記第２のスイッチと、に対応する制御信号を伝達する制御線を、前記セレクタに接続されるデータ線の本数分備え、
前記第３のスイッチに接続される制御線を、前記複数の電流負荷セルで共通に備え、
１周期が、前記セレクタを介して前記電流ドライバに接続される複数本のデータ線にそれぞれ接続される複数の前記電流負荷セルに対応する数の複数の駆動期間に区分されており、
（ａ）前記複数の電流負荷セルのそれぞれに対応した各駆動期間では、前記セレクタによって、前記複数のデータ線のうち、各電流負荷セルに対応する１本のデータ線が出力セレクト信号で選択され、
（ｂ）前記複数の制御線のうち、前記セレクタで選択された１本のデータ線に対応する電流負荷セルに対応する制御線上を伝達する制御信号によって、前記電流負荷セル内の前記第１のスイッチ、又は、第１のスイッチと前記第２のスイッチとをオンし、前記複数の電流負荷セルで共通に備えた制御線上の制御信号により、前記第３のスイッチはオフ状態とし、前記第１のＭＯＳトランジスタのゲートに接続される前記容量の端子電圧を、前記セレクタで選択された１本のデータ線に供給される電流ドライバの電流出力に対応する電圧に設定し、
（ｃ）前記セレクタが、前記出力セレクト信号に基づき、次のデータ線の選択に切替える前に、又は、切替と同時に、前記（ａ）で選択された１本のデータ線に対応する前記電流負荷セルに対応する制御線上を伝達する制御信号により、前記電流負荷セルの前記第１のスイッチ、又は、前記第１のスイッチと前記第２のスイッチとを、オフする制御を行い、
前記（ａ）から前記（ｃ）を、前記セレクタを介して前記電流ドライバに接続される複数本のデータ線のそれぞれに対して行うことで、前記１周期に対応する前記電流負荷セルの前記第１のＭＯＳトランジスタへの電流設定を行い、
（ｄ）前記１周期につづいて、前記複数の電流負荷セルで共通に備えた制御線上の制御信号により、前記第３のスイッチをオンし、前記電流負荷セルの前記第１のＭＯＳトランジスタのドレイン電流が前記電流負荷に供給される、ことを特徴とする半導体装置の駆動方法。 - 基板上一方向に延在されている複数本のデータ線と、前記データ線と直交する方向に延在される複数本の制御線と、を備え、
前記複数本のデータ線と前記複数本の制御線との交差部に電流負荷セルを複数備え、
前記電流負荷セルのそれぞれが、
電流負荷と、
前記電流負荷を駆動する電流負荷駆動回路と、を備えた半導体装置の駆動方法であって、
前記半導体装置はセレクタを有し、
前記セレクタは、
データ線を電流駆動する電流ドライバの１電流出力が入力された場合に、前記セレクタに入力される出力セレクト信号に基づき、前記セレクタに接続されている前記複数本のデータ線を１本ずつ選択し、前記選択したデータ線に前記電流ドライバの電流出力を供給し、
前記セレクタに接続される前記複数本のデータ線の各々は、当該データ線と対応する複数の電流負荷セルと接続されており、
前記電流負荷セルの各々において、
前記電流負荷駆動回路は、ソースが第１の電源に接続され、ドレインが第３のスイッチを介して前記電流負荷の一端に接続された第１のＭＯＳトランジスタを備え、
前記電流負荷の他端は、第２の電源に接続されており、
前記第１のＭＯＳトランジスタのゲートと、前記第１の電源又は前記第１の電源とは別の電源とに接続された容量と、
前記第１のＭＯＳトランジスタのゲートと前記容量の一端との接続点ノードに一端が接続された第１のスイッチを備え、
前記第１のスイッチの他端は、第２のスイッチを介して、前記電流負荷駆動回路の前記電流負荷セルに対応するデータ線に接続されており、
前記電流負荷駆動回路の前記第１のスイッチに対応する制御信号を伝達する制御線を、前記セレクタに接続されるデータ線の本数分備え、
前記電流負荷駆動回路の前記第２のスイッチに対応する制御信号を伝達する制御線を、前記複数の電流負荷セルで共通に備え、
前記電流負荷駆動回路の前記第１のスイッチに対応する制御信号を伝達する制御線を、前記セレクタに接続されるデータ線の本数分備え、
前記電流負荷駆動回路の前記第２のスイッチに対応する制御信号を伝達する制御線を、前記複数の電流負荷セルで共通に備え、
前記電流負荷駆動回路の前記第１のスイッチには、前記電流負荷駆動回路の前記電流負荷セルに対応する制御線を通して制御信号が供給され、
前記電流負荷駆動回路の前記第２のスイッチには、前記複数の電流負荷セルで共通に備えた制御線を通して制御信号が供給され、
前記第３のスイッチに接続される制御線を、前記複数の電流負荷セルで共通に備え、
１周期が、前記セレクタを介して前記電流ドライバに接続される複数本のデータ線にそれぞれ接続される複数の前記電流負荷セルに対応する数の複数の駆動期間に区分されており、
前記１周期の間、前記複数の電流負荷セルで共通に備えた制御線上の制御信号により、前記電流負荷セル内の前記第２のスイッチをオンし、前記第３のスイッチをオフし、
（ａ）前記複数の電流負荷セルのそれぞれに対応した各駆動期間では、前記セレクタによって、前記複数のデータ線のうち、各電流負荷セルに対応する１本のデータ線が出力セレクト信号で選択され、
（ｂ）前記複数の制御線のうち、前記セレクタで選択された１本のデータ線に対応する電流負荷セルに対応する制御線上を伝達する制御信号によって、前記電流負荷セル内の前記第１のスイッチをオンすることで、前記電流負荷セル内の前記第１のＭＯＳトランジスタのゲートに接続される前記容量の端子電圧を、前記セレクタで選択された１本のデータ線に供給されるドライバの電流出力に対応する電圧に設定し、
（ｃ）前記セレクタが、前記出力セレクト信号に基づき、次のデータ線の選択に切替える前に、又は、切替と同時に、前記（ａ）で選択された１本のデータ線に対応する前記電流負荷セルに対応する制御線上を伝達する制御信号により、前記電流負荷セルの前記第１スイッチをオフする制御を行い、
前記（ａ）から前記（ｃ）を、前記セレクタを介して前記電流ドライバに接続される複数本のデータ線のそれぞれに対して行うことで、前記１周期に対応する前記電流負荷セルの前記第１のＭＯＳトランジスタへの電流設定を行い、
（ｄ）前記１周期につづいて、前記複数の電流負荷セルで共通に備えた制御線上の制御信号により、前記第３のスイッチをオンし、前記電流負荷セルの前記第１のＭＯＳトランジスタのドレイン電流が前記電流負荷に供給される、ことを特徴とする半導体装置の駆動方法。 - 前記電流負荷の一端と前記第３のスイッチとの接続点ノードと、前記第２の電源と、の間に第４のスイッチを備え、前記第４のスイッチに接続される制御線を、前記複数の電流負荷セルで共通に備え、
前記（ｄ）において、前記複数の電流負荷セルで共通に備えた制御線上の制御信号により、前記第４のスイッチがオンする期間は、前記第３のスイッチがオフしている期間と同じ、又は含まれていることを特徴とする請求項２４又は２５記載の半導体装置の駆動方法。 - 前記電流負荷が、発光素子よりなり、前記一周期が１水平期間である、ことを特徴とする請求項２１,２２，２４，２５のいずれか一に記載の半導体装置の駆動方法。
- 一方向に延在されている複数本のデータ線と、該データ線と直交する方向に延在される複数本の制御線と、を備え、前記データ線と前記制御線との交差部に電流負荷セルをマトリックス状に備えた半導体装置において、
前記電流負荷セルは、
第１の電源と第２の電源間の電流負荷と、
前記電流負荷にドレインが直接、又はスイッチを介して接続され、且つ、前記第１の電源もしくは第２の電源にソースが接続されたトランジスタと、
前記トランジスタの制御端子と前記第１の電源との間に接続された容量と、
前記トランジスタの制御端子と、前記電流負荷セルに対応するデータ線と、の間に接続された少なくとも一つのスイッチと、を備え、前記電流負荷を駆動する電流負荷駆動回路と、を備え、
前記電流負荷セルの前記トランジスタの制御端子に少なくとも一つのスイッチのうち、前記トランジスタの制御端子に直接接続されたスイッチを制御する制御線を、少なくとも、半導体装置の１ライン分の電流負荷セルにおいて電流ドライバの１電流出力が選択できるデータ線の本数と同じ本数分備え、
前記電流ドライバの１電流出力を、セレクタを介して複数のデータ線に接続し、
前記マトリックス状に備えられた複数の電流負荷セルの隣り合う電流負荷セル同士では、各々の前記電流負荷セルに対応する前記トランジスタの制御端子に直接接続されたスイッチを制御する前記制御線が異なっており、
１水平期間において、
前記セレクタを介して前記電流ドライバの１電流出力に接続される複数本のデータ線と、前記複数本のデータ線のそれぞれに対応する前記電流負荷セルの前記トランジスタの制御端子に直接接続されたスイッチと、を時分割で、駆動制御する、ことを特徴とする半導体装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002008323 | 2002-01-17 | ||
| JP2002008323 | 2002-01-17 | ||
| PCT/JP2003/000276 WO2003063124A1 (fr) | 2002-01-17 | 2003-01-15 | Dispositif a semi-conducteur comprenant des circuits d'attaque a charge de courant de type reseau et procede d'attaque |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2003063124A1 JPWO2003063124A1 (ja) | 2005-05-26 |
| JP4029840B2 true JP4029840B2 (ja) | 2008-01-09 |
Family
ID=27605955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003562907A Expired - Lifetime JP4029840B2 (ja) | 2002-01-17 | 2003-01-15 | マトリックス型電流負荷駆動回路を備えた半導体装置とその駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7133012B2 (ja) |
| JP (1) | JP4029840B2 (ja) |
| CN (1) | CN100511366C (ja) |
| WO (1) | WO2003063124A1 (ja) |
Families Citing this family (124)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7569849B2 (en) | 2001-02-16 | 2009-08-04 | Ignis Innovation Inc. | Pixel driver circuit and pixel circuit having the pixel driver circuit |
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- 2003-01-15 CN CNB038062704A patent/CN100511366C/zh not_active Expired - Lifetime
- 2003-01-15 US US10/501,539 patent/US7133012B2/en not_active Expired - Lifetime
- 2003-01-15 JP JP2003562907A patent/JP4029840B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN100511366C (zh) | 2009-07-08 |
| JPWO2003063124A1 (ja) | 2005-05-26 |
| WO2003063124A1 (fr) | 2003-07-31 |
| US7133012B2 (en) | 2006-11-07 |
| CN1643563A (zh) | 2005-07-20 |
| US20050145891A1 (en) | 2005-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070827 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071008 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4029840 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131026 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131026 Year of fee payment: 6 |
|
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131026 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131026 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
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