KR20060073513A

KR20060073513A - 표시 장치

Info

Publication number: KR20060073513A
Application number: KR1020050128673A
Authority: KR
Inventors: 유끼히로 노구찌; 쇼이찌로 마쯔모또; 소따니 나오야; 다이스께 이데; 야스따까 고바야시; 요시유끼 이시즈까; 이사오 하세가와
Original assignee: 산요덴키가부시키가이샤
Priority date: 2004-12-24
Filing date: 2005-12-23
Publication date: 2006-06-28
Also published as: US7499121B2; TW200637010A; US20060250592A1; JP2006227586A; JP4942341B2; KR101174920B1; TWI393260B

Abstract

차광막의 전위의 변동에 기인하여 트랜지스터의 동작이 불안정해지는 것을 억제하고, 또한 동작 불량이 발생하는 것을 억제하는 것이 가능한 표시 장치를 제공한다. 이 표시 장치는, 제1 트랜지스터를 포함하는 제1 영역과, 제1 영역에 형성됨과 함께, 상기 제1 트랜지스터에 대응하는 영역에 배치되며, 제1 전위가 제공되는 제1 차광막과, 제2 트랜지스터를 포함하는 제2 영역과, 제2 영역에 형성됨과 함께, 제2 트랜지스터에 대응하는 영역에 배치되며, 제2 전위가 제공되는 제2 차광막을 구비하고 있다.

표시 장치, 액정 표시 장치, 주변 회로부 차광막, 외부 회로부

Description

표시 장치{DISPLAY}

도 1은 본 발명의 제1 실시 형태에 따른 액정 표시 장치의 전체 구성을 개략적으로 도시한 평면도.

도 2는 도 1에 도시한 제1 실시 형태에 따른 액정 표시 장치의 화소부의 회로도.

도 3은 도 1에 도시한 제1 실시 형태에 따른 액정 표시 장치의 화소부의 n 채널 트랜지스터 근방의 구조를 도시한 단면도.

도 4∼도 7은 본 발명의 제1 실시 형태에 따른 액정 표시 장치의 화소부의 n 채널 트랜지스터의 동작을 설명하기 위한 전압 파형도.

도 8은 본 발명의 제1 실시 형태에 따른 액정 표시 장치의 화소부의 n 채널 트랜지스터의 전류-전압 특성을 도시한 도면.

도 9∼도 11은 본 발명의 제1 실시 형태에 따른 액정 표시 장치의 화소부의 n 채널 트랜지스터의 제조 프로세스를 설명하기 위한 단면도.

도 12는 본 발명의 제2 실시 형태에 따른 액정 표시 장치의 화소부의 n 채널 트랜지스터 근방의 구조를 도시한 단면도.

도 13은 본 발명의 제2 실시 형태에 따른 액정 표시 장치의 화소부의 n 채널 트랜지스터의 동작을 설명하기 위한 전압 파형도.

도 14는 본 발명의 제2 실시 형태에 따른 액정 표시 장치의 화소부의 n 채널 트랜지스터의 전류-전압 특성을 도시한 도면.

도 15는 본 발명의 제3 실시 형태에 따른 액정 표시 장치의 화소부의 n 채널 트랜지스터 근방의 구조를 도시한 단면도.

도 16은 본 발명의 제3 실시 형태에 따른 액정 표시 장치의 화소부의 n 채널 트랜지스터의 동작을 설명하기 위한 전압 파형도.

도 17은 본 발명의 제3 실시 형태에 따른 액정 표시 장치의 화소부의 n 채널 트랜지스터의 전류-전압 특성을 도시한 도면.

도 18은 본 발명의 제4 실시 형태에 따른 유기 EL 표시 장치의 화소부의 회로도.

도 19∼도 22는 본 발명의 제4 실시 형태에 따른 유기 EL 표시 장치의 화소부의 n 채널 트랜지스터의 동작을 설명하기 위한 전압 파형도.

도 23은 본 발명의 제4 실시 형태에 따른 유기 EL 표시 장치의 화소부의 n 채널 트랜지스터의 전류-전압 특성을 도시한 도면.

도 24∼도 27은 본 발명의 제4 실시 형태에 따른 유기 EL 표시 장치의 화소부의 p 채널 트랜지스터의 동작을 설명하기 위한 전압 파형도.

도 28은 본 발명의 제4 실시 형태에 따른 유기 EL 표시 장치의 화소부의 p 채널 트랜지스터의 전류-전압 특성을 도시한 도면.

도 29는 본 발명의 제5 실시 형태에 따른 유기 EL 표시 장치의 화소부의 n 채널 트랜지스터의 동작을 설명하기 위한 전압 파형도.

도 30은 본 발명의 제5 실시 형태에 따른 유기 EL 표시 장치의 화소부의 n 채널 트랜지스터의 전류-전압 특성을 도시한 도면.

도 31은 본 발명의 제5 실시 형태에 따른 유기 EL 표시 장치의 화소부의 p 채널 트랜지스터의 동작을 설명하기 위한 전압 파형도.

도 32는 본 발명의 제5 실시 형태에 따른 유기 EL 표시 장치의 화소부의 p 채널 트랜지스터의 전류-전압 특성을 도시한 도면.

도 33은 본 발명의 제6 실시 형태에 따른 유기 EL 표시 장치의 화소부의 n 채널 트랜지스터의 동작을 설명하기 위한 전압 파형도.

도 34는 본 발명의 제6 실시 형태에 따른 유기 EL 표시 장치의 화소부의 n 채널 트랜지스터의 전류-전압 특성을 도시한 도면.

도 35는 본 발명의 제6 실시 형태에 따른 유기 EL 표시 장치의 화소부의 p 채널 트랜지스터의 동작을 설명하기 위한 전압 파형도.

도 36은 본 발명의 제6 실시 형태에 따른 유기 EL 표시 장치의 화소부의 p 채널 트랜지스터의 전류-전압 특성을 도시한 도면.

도 37은 본 발명의 제8 실시 형태에 따른 액정 표시 장치의 주변 회로에 포함되는 CMOS 회로의 구성을 도시한 회로도.

도 38은 본 발명의 제8 실시 형태에 따른 액정 표시 장치의 주변 회로에 포함되는 CMOS 회로의 전류-전압 특성을 도시한 도면.

도 39는 차광막에 인가하는 전위와, 그 차광막에 대응하는 p 채널 트랜지스터 및 n 채널 트랜지스터의 임계값 전압 Vth와의 관계를 도시한 상관도.

도 40은 본 발명의 제9 실시 형태에 따른 유기 EL 표시 장치의 전체 구성을 도시한 평면도.

도 41은 도 40에 도시한 제9 실시 형태에 따른 유기 EL 표시 장치의 화소부의 회로도.

도 42는 도 40에 도시한 제9 실시 형태에 따른 유기 EL 표시 장치의 주변 회로부(아날로그 스위치)의 회로도.

도 43은 본 발명의 제10 실시 형태에 따른 유기 EL 표시 장치의 전체 구성을 도시한 평면도.

도 44는 본 발명의 제11 실시 형태에 따른 유기 EL 표시 장치의 전체 구성을 도시한 평면도.

도 45는 본 발명의 제12 실시 형태에 따른 유기 EL 표시 장치의 전체 구성을 도시한 평면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 액정 표시 패널

2 : 외부 회로부

3 : 표시부

4 : H계 드라이버

5 : V계 드라이버

6 : 화소부

7 : 스위칭 소자부

8 : n 채널 트랜지스터

8a : 게이트 전극

8b : 드레인 영역

8c : 소스 영역

9 : 보조 용량

10 : 화소 전극

11 : 대향 전극

12 : 액정

13 : 표시부 차광막

13a : 화소부 차광 영역

13b : 배선부 차광 영역

14 : 글래스 기판

15 : 버퍼층

16 : 절연막

[특허문헌 1] 일본 특개평 10-189999호 공보

본 발명은 표시 장치에 관한 것으로, 특히 트랜지스터를 포함하는 표시 장치 에 관한 것이다.

종래, 액정 표시 장치나 유기 EL 표시 장치 등의 트랜지스터를 포함하는 표시 장치가 알려져 있다. 이 종래의 표시 장치에서는, 화소부에 트랜지스터가 설치됨과 함께, 화소부의 주변에 배치된 주변 회로부에도, 트랜지스터가 설치되어 있다. 이러한 종래의 표시 장치에서는, 외광이나 표시 장치를 구성하는 백 라이트로부터의 광이 트랜지스터에 입사하는 경우에는, 그 입사한 광에 의해 트랜지스터의 능동층에 캐리어가 여기되는 경우가 있다. 이 경우에는, 트랜지스터가 오프 상태로 유지되어 있는 경우에도, 여기된 캐리어에 의해 트랜지스터의 소스-드레인 간에 전류가 흐른다고 하는 문제점이 발생한다. 이러한 문제점을 해소하기 위해, 종래에는, 화소부 및 주변 회로부의 트랜지스터를 피복하도록 차광막을 형성함으로써 트랜지스터에의 광의 입사를 방지하는 표시 장치가 알려져 있다. 이러한 표시 장치는, 예를 들면 특허문헌 1에 개시되어 있다. 그리고, 이러한 표시 장치에서는, 트랜지스터를 피복하는 차광막이 의도하지 않는 게이트 전극으로서 기능하기 때문에, 차광막의 전위가 변동하는 경우에, 트랜지스터의 임계값 전압이 변동한다. 이 때문에, 트랜지스터의 동작이 불안정해진다고 하는 문제점이 발생한다. 따라서, 상기 특허문헌 1에서는, 이러한 문제점을 억제하기 위해, 차광막의 전위를 접지 전위로 고정하고 있다.

상기 특허문헌 1에 개시된 표시 장치에서는, 화소부에 설치된 트랜지스터의 드레인 영역과, 주변 회로부에 설치된 트랜지스터의 드레인 영역과는 상이한 신호 전위가 공급된 경우에, 드레인 영역에 인가되는 신호 전위에 의한 전계에 의해서, 트랜지스터가 오프 상태인 경우에도, 화소부에 설치된 트랜지스터의 채널 영역의 전위와, 주변 회로부에 설치된 트랜지스터의 채널 영역의 전위가 각각 상이한 전위로 변동하는 경우가 있다. 이 경우에, 화소부 및 주변 회로부에 설치된 모든 트랜지스터에 대응하는 차광막에 공통된 접지 전위를 인가하는 경우에는, 차광막의 접지 전위와 화소부의 트랜지스터의 채널 영역의 전위와의 전위차와, 차광막의 접지 전위와 주변 회로부의 트랜지스터의 채널 영역의 전위와의 전위차가 상이한 것으로 되기 때문에, 차광막의 접지 전위와 화소부의 트랜지스터의 채널 영역의 전위와의 전위차와, 차광막의 접지 전위와 주변 회로부의 트랜지스터의 채널 영역의 전위와의 전위차 중 어느 한쪽이 트랜지스터의 임계값 전압을 초과하는 경우가 있다. 이 경우에는, 그 트랜지스터를 오프 상태로 유지하고 있는 경우에도, 차광막에 접지 전위가 부여됨으로써, 그 트랜지스터가 온하는 경우가 있다고 하는 문제점이 있다. 그 결과, 표시 장치의 동작 불량이 발생하는 경우가 있다고 하는 문제점이 있다.

본 발명은, 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 본 발명의 하나의 목적은, 차광막의 전위의 변동에 기인하여 트랜지스터의 동작이 불안정해지는 것을 억제하고, 또한 동작 불량이 발생하는 것을 억제하는 것이 가능한 표시 장치를 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명의 하나의 국면에서의 표시 장치는, 소정의 기능을 가짐과 함께, 제1 트랜지스터를 포함하는 제1 영역과, 제1 영역에 설치됨과 함께, 제1 트랜지스터에 대응하는 영역에 배치되고, 제1 전위가 부여되는 제1 차광막과, 소정의 기능을 가짐과 함께, 제2 트랜지스터를 포함하는 제2 영역과, 제2 영역에 설치됨과 함께, 제2 트랜지스터에 대응하는 영역에 배치되고, 제2 전위가 부여되는 제2 차광막을 구비하고 있다.

이 하나의 국면에 따른 표시 장치에서는, 상기한 바와 같이, 제1 트랜지스터에 대응하는 영역에 배치된 제1 차광막에 제1 전위를 부여함과 함께, 제2 트랜지스터에 대응하는 영역에 배치된 제2 차광막에 제2 전위를 부여함으로써, 제1 및 제2 차광막의 전위를 각각 제1 및 제2 전위로 고정할 수 있다. 이에 의해, 제1 및 제2 차광막의 전위가 변동하지 않기 때문에, 제1 및 제2 차광막의 전위의 변동에 수반하는 제1 및 제2 트랜지스터의 임계값 전압의 변동을 억제할 수 있다. 이 때문에, 제1 및 제2 트랜지스터의 동작을 안정시킬 수 있다. 또한, 제1 영역에 형성된 제1 차광막에 제1 전위를 부여함과 함께, 제2 영역에 형성된 제2 차광막에 제2 전위를 부여함으로써, 각각 소정의 기능을 갖는 제1 및 제2 영역에 형성된 제1 차광막과 제2 차광막에 개별로 전위를 부여할 수 있다. 이에 의해, 예를 들면 제1 및 제2 트랜지스터의 오프 상태에서, 제1 및 제2 트랜지스터의 드레인 영역에 각각 상이한 전위가 인가되는 것에 기인하여, 제1 영역에 포함되는 제1 트랜지스터의 채널 영역의 전위와, 제2 영역에 포함되는 제2 트랜지스터의 채널 영역의 전위가 상이한 값으로 된 경우에, 제1 트랜지스터의 채널 영역의 전위에 따라서 제1 차광막에 부여하는 제1 전위를 조절함으로써, 제1 차광막과 제1 트랜지스터의 채널 영역과의 사이의 전위차가 제1 트랜지스터의 임계값 전압을 초과하지 않도록 할 수 있다. 또한, 제2 트랜지스터의 채널 영역의 전위에 따라서 제2 차광막에 부여한 제2 전위를 조절함으로써, 제2 차광막과 제2 트랜지스터의 채널 영역과의 사이의 전위차가 제2 트랜지스터의 임계값 전압을 초과하지 않도록 할 수 있다. 이 때문에, 제1 및 제2 차광막에 각각 제1 전위 및 제2 전위를 부여한 경우에도, 오프 시에 제1 트랜지스터 및 제2 트랜지스터가 온 상태로 되는 것을 억제할 수 있으므로, 표시 장치의 동작 불량을 억제할 수 있다. 또한, 소정의 기능을 갖는 제1 영역에 제1 전위가 부여되는 제1 차광막을 형성함과 함께, 소정의 기능을 갖는 제2 영역에 제2 전위가 부여되는 제2 차광막을 형성함으로써, 트랜지스터마다 차광막을 형성함과 함께, 그 차광막마다 소정의 전위를 개별로 부여하는 경우에 비하여, 차광막에 전위를 부여하는 배선 등의 수를 감소시킬 수 있기 때문에, 그 만큼, 스페이스가 증대하는 것을 억제할 수 있다. 이에 의해, 표시 장치가 대형화하는 것을 억제할 수 있다.

상기 하나의 국면에 따른 표시 장치에서, 바람직하게는, 제1 트랜지스터를 포함하는 제1 영역은, 소정의 기능을 갖는 제1 회로부를 포함하고, 제2 트랜지스터를 포함하는 제2 영역은, 소정의 기능을 갖는 제2 회로부를 포함한다. 이와 같이 구성하면, 소정의 기능을 갖는 제1 회로부에 제1 트랜지스터가 설치되고, 또한 소정의 기능을 갖는 제2 회로부에 제2 트랜지스터가 설치된 표시 장치에서, 용이하게, 각각 소정의 기능을 갖는 제1 회로부 및 제2 회로부에 형성된 제1 차광막과 제2 차광막에 개별로 전위를 부여할 수 있다.

이 경우, 바람직하게는, 제1 회로부는, 제1 트랜지스터를 갖는 화소부를 포함하고, 제2 회로부는, 화소부를 포함하는 표시부의 주변에 설치되고, 제2 트랜지스터를 갖는 주변 회로부를 포함하고, 제1 차광막은, 화소부에 포함되는 제1 트랜 지스터의 아래쪽에 배치된 화소부 차광막을 포함하고, 제2 차광막은, 주변 회로부에 포함되는 제2 트랜지스터의 아래쪽에 배치된 주변 회로부 차광막을 포함한다. 이와 같이 구성하면, 예를 들면 제1 및 제2 트랜지스터의 오프 상태에서, 제1 및 제2 트랜지스터의 드레인 영역에 각각 상이한 전위가 인가되는 것에 기인하여, 화소부에 포함되는 제1 트랜지스터의 채널 영역의 전위와, 주변 회로부에 포함되는 제2 트랜지스터의 채널 영역의 전위가 상이한 값으로 된 경우에, 제1 트랜지스터의 채널 영역의 전위에 따라서 화소부 차광막에 부여하는 제1 전위를 조절함으로써, 화소부 차광막과 제1 트랜지스터의 채널 영역과의 사이의 전위차가 제1 트랜지스터의 임계값 전압을 초과하지 않도록 할 수 있다. 또한, 제2 트랜지스터의 채널 영역의 전위에 따라서 주변 회로부 차광막에 부여하는 제2 전위를 조절함으로써, 주변 회로부 차광막과 제2 트랜지스터의 채널 영역과의 사이의 전위차가 제2 트랜지스터의 임계값 전압을 초과하지 않도록 할 수 있다. 이에 의해, 화소부 및 주변 회로부에서, 화소부 차광막 및 주변 회로부 차광막에 각각 제1 및 제2 전위를 부여한 경우에도, 오프 시에 제1 및 제2 트랜지스터가 온 상태로 되는 것을 억제할 수 있다.

상기 화소부 차광막을 포함하는 구성에서, 화소부 차광막에 부여되는 제1 전위는, 대응하는 제1 트랜지스터의 게이트 전극에 인가되는 전위와 동일한 전위이어도 된다. 이와 같이 구성하면, 제1 트랜지스터의 게이트 전극에 제1 트랜지스터를 오프 상태로 하는 소정의 전위가 인가되는 경우에, 화소부 차광막에 인가되는 제1 전위도 제1 트랜지스터를 오프 상태로 하는 전위로 된다. 이에 의해, 게이트 전극 에 상기 소정의 전위를 인가함으로써 화소부의 제1 트랜지스터를 오프 상태로 유지하고 있을 때에, 화소부 차광막에 제1 전위가 부여됨으로써 제1 트랜지스터가 온하는 것을 억제할 수 있다. 또한, 화소부 차광막에, 대응하는 제1 트랜지스터의 게이트 전극에 인가되는 전위와 동일한 전위의 제1 전위를 인가함으로써, 화소부 차광막도 제1 트랜지스터의 게이트 전극으로서 기능시킬 수 있기 때문에, 제1 트랜지스터의 게이트 전극과 화소부 차광막과의 양쪽을 이용하여 제1 트랜지스터를 구동시킬 수 있다. 이에 의해, 제1 트랜지스터의 구동 능력을 향상시킬 수 있다.

이 경우, 바람직하게는, 화소부 차광막은, 제1 트랜지스터의 게이트 전극에 전기적으로 접속되어 있다. 이와 같이 구성하면, 용이하게, 화소부 차광막에, 대응하는 제1 트랜지스터의 게이트 전극에 인가되는 전위와 동일한 전위를 인가할 수 있다.

상기 화소부 차광막을 포함하는 구성에서, 화소부 차광막에 부여되는 제1 전위는, 대응하는 제1 트랜지스터의 소스 영역 및 드레인 영역 중 어느 한 쪽에 인가되는 전위와 동일한 전위이어도 된다. 이와 같이 구성하면, 제1 트랜지스터의 채널 영역의 전위는, 소스 영역 및 드레인 영역 중 어느 한 쪽에 인가되는 전위가 변화하는 전압 범위 내의 전위이고, 또한 그 소스 영역 및 드레인 영역 중 어느 한 쪽에 인가되는 전위에 대응한 전위로 된다. 이에 의해, 화소부 차광막에 제1 트랜지스터의 소스 영역 및 드레인 영역 중 어느 한 쪽에 인가되는 전위와 동일한 제1 전위를 인가함으로써, 화소부 차광막과 제1 트랜지스터의 채널 영역과의 사이의 전위차를 소정의 전압 범위 내로 제어할 수 있다. 이에 의해, 화소부 차광막과 제1 트랜지스터의 채널 영역과의 사이의 전위차를 제1 트랜지스터의 오프 영역의 전압 범위 내로 제어하면, 용이하게, 화소부 차광막에 제1 전위가 인가되는 것에 기인하여, 화소부의 제1 트랜지스터의 오프 시에, 제1 트랜지스터가 온하는 것을 억제할 수 있다.

이 경우, 바람직하게는, 화소부 차광막은, 제1 트랜지스터의 소스 영역 및 드레인 영역 중 어느 한 쪽에 전기적으로 접속되어 있다. 이와 같이 구성하면, 용이하게, 화소부 차광막에, 제1 트랜지스터의 소스 영역 및 드레인 영역 중 어느 한 쪽에 인가되는 전위와 동일한 전위를 인가할 수 있다.

상기 제1 회로부가 화소부를 포함하는 구성에서, 바람직하게는, 화소부는, p 채널 트랜지스터를 포함하고, 화소부의 p 채널 트랜지스터의 아래쪽에 배치된 화소부 차광막에 부여되는 제1 전위는, p 채널 트랜지스터의 드레인 영역에 인가되는 플러스측 전위이다. 이와 같이 구성하면, p 채널 트랜지스터의 채널 영역의 전위는, 드레인 영역의 플러스측 전위에 대응한 소정의 범위 내의 전위로 된다. 이에 의해, 화소부 차광막에 p 채널 트랜지스터의 드레인 영역에 인가되는 플러스측 전위와 동일한 제1 전위를 인가함으로써, 화소부 차광막과 p 채널 트랜지스터의 채널 영역과의 사이의 전위차를 소정의 전압 범위 내로 제어할 수 있다. 이에 의해, 화소부 차광막과 p 채널 트랜지스터의 채널 영역과의 사이의 전위차를 p 채널 트랜지스터의 오프 영역의 전압 범위 내로 제어하면, 용이하게, 화소부 차광막에 제1 전위(플러스측 전위)가 인가되는 것에 기인하여, 화소부의 p 채널 트랜지스터의 오프 시에, 화소부의 p 채널 트랜지스터가 온하는 것을 억제할 수 있다.

상기 제1 회로부가 화소부를 포함하는 구성에서, 바람직하게는, 화소부는, 복수의 제1 트랜지스터를 포함하고, 화소부의 복수의 제1 트랜지스터 중 적어도 하나는, 스위칭 소자로서 기능하고, 화소부 차광막은, 적어도 스위칭 소자로서 기능하는 제1 트랜지스터의 아래쪽을 피복하도록 배치되어 있다. 이와 같이 구성하면, 예를 들면 스위칭 소자로서 기능하는 제1 트랜지스터의 아래쪽만을 피복하도록 화소부 차광막을 배치함으로써, 스위칭 소자로서 기능하는 제1 트랜지스터 및 스위칭 소자로서 기능하지 않는 제1 트랜지스터의 각각의 아래쪽에 화소부 차광막을 별개로 배치하는 경우에 비하여, 화소부 차광막에 전위를 공급하기 위한 배선의 주회가 복잡해지는 것을 억제할 수 있다. 또한, 영상 신호의 화소부에의 공급은, 스위칭 소자로서 기능하는 제1 트랜지스터에 의해 제어되므로, 스위칭 소자로서 기능하는 제1 트랜지스터의 아래쪽에 화소부 차광막을 배치하면, 광조사에 의한 리크 전류의 발생에 기인하여, 화소부에 공급되는 영상 신호의 신호 전위가 변화한다고 하는 문제점이 발생하는 것을 억제할 수 있다. 또한, 스위칭 소자로서 기능하는 제1 트랜지스터의 능동층으로서의 결정층을 형성할 때에, 레이저광을 이용하여 결정층의 결정화를 행하는 경우에, 레이저광이 화소부 차광막에서 반사됨으로써 결정층(능동층)의 결정성이 저하되었다고 하여도, 스위칭 소자로서 기능하는 제1 트랜지스터의 특성은, 결정층(능동층)의 결정성에 의존하기 어렵기 때문에, 스위칭 소자로서 기능하는 제1 트랜지스터의 특성의 저하를 억제할 수 있다. 따라서, 스위칭 소자로서 기능하는 제1 트랜지스터의 아래쪽만을 피복하도록 화소부 차광막을 배치하면, 화소부 차광막에 전위를 공급하기 위한 배선의 주회가 복잡해지는 것을 억제하면 서, 영상 신호의 신호 전위에 따른 계조 이외의 계조로 화상이 표시되는 것을 억제할 수 있다.

상기 제1 회로부가 화소부를 포함하는 구성에서, 바람직하게는, 제1 회로부는, 제1 트랜지스터를 갖는 화소부를 복수 포함하고, 1개의 화소부 차광막에 의해서, 복수의 화소부의 각각의 제1 트랜지스터의 아래쪽이 피복되어 있다. 이와 같이 구성하면, 제1 회로부에서, 복수의 제1 트랜지스터에 대하여 1개씩 화소부 차광막을 형성함과 함께, 그 복수의 화소부 차광막에 대하여 소정의 전위를 개별로 부여하는 경우에 비하여, 화소부 차광막에 전위를 부여하는 배선 등의 수를 감소시킬 수 있다. 이에 의해, 배선수가 감소하는 만큼, 제1 회로부가 커지는 것을 억제할 수 있으므로, 표시 장치가 대형화하는 것을 억제할 수 있다.

상기 제2 회로부가 주변 회로부를 포함하는 구성에서, 바람직하게는, 주변 회로부는, 적어도 p 채널 트랜지스터를 포함하고, 주변 회로부 차광막은, 적어도 p 채널 트랜지스터의 아래쪽에 배치되어 있다. 이와 같이 구성하면, 예를 들면 주변 회로부가 n 채널 트랜지스터와 p 채널 트랜지스터를 포함하는 경우에, p 채널 트랜지스터의 아래쪽만을 피복하도록 주변 회로부 차광막을 배치함으로써, n 채널 트랜지스터 및 p 채널 트랜지스터의 각각의 아래쪽에 주변 회로부 차광막을 별개로 배치하는 경우에 비하여, 주변 회로부 차광막에 전위를 공급하기 위한 배선의 주회가 복잡해지는 것을 억제할 수 있다. 여기서, 일반적으로, n 채널 트랜지스터는, p 채널 트랜지스터에 비하여 캐리어의 이동도가 큰 것에 의해, p 채널 트랜지스터의 게이트 폭보다도 작은 게이트 폭을 갖도록 구성되어 있다. 이에 의해, n 채널 트 랜지스터는, 게이트 폭이 작은 만큼, 능동층에의 광의 입사에 의한 오동작이 발생하기 어렵다. 이 때문에, n 채널 트랜지스터의 아래쪽에 주변 회로부 차광막을 배치하지 않았다고 하여도, 주변 회로부의 동작이 불안정해지기 쉬워지는 것이 아니다. 따라서, p 채널 트랜지스터의 아래쪽만을 피복하도록 주변 회로부 차광막을 배치하면, 주변 회로부 차광막에 전위를 공급하기 위한 배선의 주회가 복잡해지는 것을 억제하면서, 주변 회로부의 동작이 불안정해지는 것을 억제할 수 있다.

이 경우, 바람직하게는, 주변 회로부는, p 채널 트랜지스터 외에 추가로, n 채널 트랜지스터를 포함하고, 주변 회로부 차광막은, n 채널 트랜지스터 및 p 채널 트랜지스터의 아래쪽에 배치되어 있다. 이와 같이 구성하면, 주변 회로부의 n 채널 트랜지스터 및 p 채널 트랜지스터의 양 쪽의 동작이 불안정해지는 것을 억제할 수 있다.

상기 하나의 국면에 따른 표시 장치에서, 바람직하게는, 제1 두께를 갖는 제1 트랜지스터의 제1 게이트 절연막과, 제1 트랜지스터와 제1 차광막과의 사이에 형성되고, 제1 게이트 절연막의 제1 두께의 3배 이상의 제2 두께를 갖는 제1 절연막과, 제3 두께를 갖는 제2 트랜지스터의 제2 게이트 절연막과, 제2 트랜지스터와 제2 차광막과의 사이에 형성되고, 제2 게이트 절연막의 제3 두께의 3배 이상의 제4 두께를 갖는 제2 절연막을 더 구비한다. 이와 같이 구성하면, 제1 차광막(제2 차광막)이 의도하지 않은 게이트 전극으로서 기능하는 경우에, 게이트 절연막으로서 기능하는 제1 절연막(제2 절연막)이 큰 두께로 형성되므로, 제1 차광막(제2 차광막)에 제1 전위(제2 전위)를 인가한 경우에도, 제1 트랜지스터(제2 트랜지스터)의 채널 영역은 제1 차광막(제2 차광막)의 전위의 영향을 받기 어려워진다. 이 경우, 제1 차광막(제2 차광막)에 인가하는 제1 전위(제2 전위)에 의해 제1 트랜지스터(제2 트랜지스터)의 채널 영역에 부여되는 실효적인 전압은, 제1 전위(제2 전위)와 동일한 전위를 제1 트랜지스터(제2 트랜지스터)의 게이트 전극에 인가한 경우에 채널 영역에 부여되는 전압의 거의 1/3로 된다. 이에 의해, 제1 차광막(제2 차광막)에 제1 전위(제2 전위)를 인가한 것에 기인하는 제1 트랜지스터(제2 트랜지스터)의 임계값 전압의 변화를 저감할 수 있다.

이 경우, 바람직하게는, 제1 게이트 절연막 및 제1 절연막은, 동일한 재료로 이루어지고, 제2 게이트 절연막 및 제2 절연막은, 동일한 재료로 이루어진다. 이와 같이 구성하면, 용이하게, 제1 차광막(제2 차광막)에 인가하는 제1 전위(제2 전위)에 의해 제1 트랜지스터(제2 트랜지스터)의 채널 영역에 부여되는 실효적인 전압을, 제1 전위(제2 전위)와 동일한 전위를 제1 트랜지스터(제2 트랜지스터)의 게이트 전극에 인가한 경우에 채널 영역에 부여되는 전압의 거의 1/3로 할 수 있다.

상기 하나의 국면에 따른 표시 장치에서, 바람직하게는, 제1 전위는, 제1 트랜지스터의 게이트 전극에 공급되는 플러스측 전위와 마이너스측 전위와의 중간의 전위이며, 제2 전위는, 제2 트랜지스터의 게이트 전극에 공급되는 플러스측 전위와 마이너스측 전위와의 중간의 전위이다. 또한, 상기한 플러스측 전위는, 신호 라인에 인가되는 높은 전위를 의미함과 함께, 마이너스측 전위는, 신호 라인에 인가되는 낮은 전위를 의미한다. 또한, 상기한 중간의 전위에는, 플러스측 전위와 마이너스측 전위와의 실질적으로 중간의 전위도 포함된다. 이와 같이 구성하면, 제1 및 제2 트랜지스터가 p 채널 트랜지스터 또는 n 채널 트랜지스터 중 어느 한 쪽인 경우에도, 용이하게, 제1 전위가 부여되는 제1 차광막과 제1 트랜지스터의 채널 영역과의 사이의 전위차를 제1 트랜지스터의 오프 영역의 전압 범위 내로 제어할 수 있음과 함께, 제2 전위가 인가된 제2 차광막과 제2 트랜지스터의 드레인 영역과의 사이의 전위차를 제2 트랜지스터의 오프 영역의 전압 범위 내로 제어할 수 있다. 이에 의해, 제1 및 제2 트랜지스터가, p 채널 트랜지스터 및 n 채널 트랜지스터 중 어느 한 쪽인 경우에도, 용이하게, 오프 시에 제1 및 제2 트랜지스터가 온하는 것을 억제할 수 있다. 또한, 제1 및 제2 전위를 각각 제1 및 제2 트랜지스터의 게이트 전극에 공급되는 플러스측 전위와 마이너스측 전위와의 실질적으로 중간의 전위로 함으로써, 제1 및 제2 트랜지스터의 게이트 전극에 각각 공급되는 플러스측 전위와 마이너스측 전위를 이용하여, 용이하게, 제1 및 제2 전위를 생성할 수 있다.

이 경우, 바람직하게는, 플러스측 전위와 마이너스측 전위와의 중간의 전위를 생성하기 위한 전위 생성 회로부를 더 구비한다. 이와 같이 구성하면, 용이하게, 전위 생성 회로부에 의해, 플러스측 전위와 마이너스측 전위와의 중간의 전위를 생성할 수 있다.

상기 제1 전위가 제1 트랜지스터의 게이트 전극에 공급되는 플러스측 전위와 마이너스측 전위와의 중간의 전위이며, 제2 전위가 제2 트랜지스터의 게이트 전극에 공급되는 플러스측 전위와 마이너스측 전위와의 중간의 전위인 구성에서, 바람직하게는, 제1 영역 및 제2 영역 중 적어도 한 쪽은, n 채널 트랜지스터 및 p 채널 트랜지스터의 양 쪽을 포함한다. 이와 같이 구성하면, 제1 영역이 n 채널 트랜지 스터 및 p 채널 트랜지스터의 양 쪽을 포함하는 경우에, 제1 영역의 n 채널 트랜지스터 및 p 채널 트랜지스터의 아래쪽에 배치된 제1 차광막에, 제1 영역의 n 채널 트랜지스터(p 채널 트랜지스터)의 게이트 전극에 공급되는 플러스측 전위와 마이너스측 전위와의 중간의 전위를 인가함으로써, 용이하게, 제1 차광막과 n 채널 트랜지스터의 채널 영역과의 사이의 전위차를 n 채널 트랜지스터의 오프 영역의 전압 범위 내로 제어할 수 있음과 함께, 제1 차광막과 p 채널 트랜지스터의 채널 영역과의 사이의 전위차를 p 채널 트랜지스터의 오프 영역의 전압 범위 내로 제어할 수 있다. 또한, 제2 영역이 n 채널 트랜지스터 및 p 채널 트랜지스터의 양 쪽을 포함하는 경우에는, 제2 영역의 n 채널 트랜지스터 및 p 채널 트랜지스터의 아래쪽에 배치된 제2 차광막에, 제2 영역의 n 채널 트랜지스터(p 채널 트랜지스터)의 게이트 전극에 공급되는 플러스측 전위와 마이너스측 전위와의 중간의 전위를 인가함으로써, 용이하게, 제2 차광막과 n 채널 트랜지스터의 채널 영역과의 사이의 전위차를 n 채널 트랜지스터의 오프 영역의 전압 범위 내로 제어할 수 있음과 함께, 제2 차광막과 p 채널 트랜지스터의 채널 영역과의 사이의 전위차를 p 채널 트랜지스터의 오프 영역의 전압 범위 내로 제어할 수 있다.

상기 하나의 국면에 따른 표시 장치에서, 제1 트랜지스터를 포함하는 제1 영역 및 제2 트랜지스터를 포함하는 제2 영역은, 화소부에 설치되어 있고, 제1 차광막은, 화소부의 제1 영역에 포함되는 제1 트랜지스터의 아래쪽에 배치되고, 제2 차광막은, 화소부의 제2 영역에 포함되는 제2 트랜지스터의 아래쪽에 배치되어 있어도 된다. 이와 같이 구성하면, 예를 들면 제1 트랜지스터 및 제2 트랜지스터의 오 프 상태에서, 제1 트랜지스터 및 제2 트랜지스터의 드레인 영역에 각각 상이한 전위가 인가되는 것에 기인하여, 화소부에 포함되는 제1 트랜지스터 및 제2 트랜지스터의 각각의 채널 영역의 전위가 상호 다른 값으로 된 경우에, 제1 트랜지스터의 채널 영역의 전위에 따라서 제1 차광막에 부여하는 제1 전위를 조절함으로써, 제1 차광막과 제1 트랜지스터의 채널 영역과의 사이의 전위차가 제1 트랜지스터의 임계값 전압을 초과하지 않도록 할 수 있다. 또한, 제2 트랜지스터의 채널 영역의 전위에 따라서 제2 차광막에 부여하는 제2 전위를 조절함으로써, 제2 차광막과 제2 트랜지스터의 채널 영역과의 사이의 전위차가 제2 트랜지스터의 임계값 전압을 초과하지 않도록 할 수 있다. 이에 의해, 화소부에서, 제1 차광막 및 제2 차광막에 각각 제1 전위 및 제2 전위를 부여한 경우에도, 오프 시에 제1 트랜지스터 및 제2 트랜지스터가 온 상태로 되는 것을 억제할 수 있다.

이 경우, 바람직하게는, 제1 영역의 제1 트랜지스터 및 제2 영역의 제2 트랜지스터는, 서로 상이한 도전형을 갖는다. 이와 같이 구성하면, 화소부가 서로 상이한 도전형을 갖는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 경우에서, 제1 트랜지스터의 채널 영역의 전위에 따라서 제1 차광막에 부여하는 제1 전위를 조절함으로써, 제1 차광막과 제1 트랜지스터의 채널 영역과의 사이의 전위차가 제1 트랜지스터의 임계값 전압을 초과하지 않도록 할 수 있다. 또한, 제2 트랜지스터의 채널 영역의 전위에 따라서 제2 차광막에 부여하는 제2 전위를 조절함으로써, 제2 차광막과 제2 트랜지스터의 채널 영역과의 사이의 전위차가 제2 트랜지스터의 임계값 전압을 초과하지 않도록 할 수 있다.

상기 하나의 국면에 따른 표시 장치에서, 제1 영역은, 제1 트랜지스터를 갖는 화소부와, 제1 트랜지스터를 갖는 제1 주변 회로부를 포함하고, 제2 영역은, 제2 트랜지스터를 갖는 제2 주변 회로부를 포함하고, 제1 차광막은, 화소부에 포함되는 제1 트랜지스터 및 제1 주변 회로부에 포함되는 제1 트랜지스터의 아래쪽에 배치되고, 제2 차광막은, 제2 주변 회로부에 포함되는 제2 트랜지스터의 아래쪽에 배치되어 있어도 된다. 이와 같이 구성하면, 예를 들면 제1 트랜지스터 및 제2 트랜지스터의 오프 상태에서, 제1 트랜지스터 및 제2 트랜지스터의 드레인 영역에 각각 상이한 전위가 인가되는 것에 기인하여, 화소부 및 제1 주변 회로부에 포함되는 제1 트랜지스터의 채널 영역의 전위와, 제2 주변 회로부에 포함되는 제2 트랜지스터의 채널 영역의 전위가 상이한 값으로 된 경우에, 제1 트랜지스터의 채널 영역의 전위에 따라서 제1 차광막에 부여하는 제1 전위를 조절함으로써, 제1 차광막과 제1 트랜지스터의 채널 영역과의 사이의 전위차가 제1 트랜지스터의 임계값 전압을 초과하지 않도록 할 수 있다. 또한, 제2 트랜지스터의 채널 영역의 전위에 따라서 제2 차광막에 부여하는 제2 전위를 조절함으로써, 제2 차광막과 제2 트랜지스터의 채널 영역과의 사이의 전위차가 제2 트랜지스터의 임계값 전압을 초과하지 않도록 할 수 있다. 이에 의해, 화소부, 제1 주변 회로부 및 제2 주변 회로부에서, 제1 차광막 및 제2 차광막에 각각 제1 전위 및 제2 전위를 부여한 경우에도, 오프 시에 제1 트랜지스터 및 제2 트랜지스터가 온 상태로 되는 것을 억제할 수 있다.

이하, 본 발명의 실시 형태를 도면에 기초하여 설명한다.

(제1 실시 형태)

우선, 도 1∼도 3을 참조하여, 제1 실시 형태에 따른 액정 표시 장치의 구성에 대하여 설명한다.

제1 실시 형태에 따른 액정 표시 장치는, 도 1에 도시한 바와 같이, 액정 표시 패널(1)과, 액정 표시 패널(1)에 부착된 외부 회로부(2)를 구비하고 있다. 액정 표시 패널(1)은, 표시부(3)와, 표시부(3)의 주변에 설치된 H계 드라이버(4) 및 V계 드라이버(5)를 포함하고 있다. 또한, 표시부(3)에는, 복수의 화소부(6)가 매트릭스 형상으로 배치되어 있다. 각각의 화소부(6)에는, 스위칭 소자로서의 n 채널 트랜지스터(8)가 배치되는 스위칭 소자부(7)가 설치되어 있다. 또한, 각 화소는, 도 2에 도시한 바와 같이, 보조 용량(9)과, 화소 전극(10)과, 화소 전극(10)에 대향 배치된 각 화소부(6)에 공통의 대향 전극(11)과, 화소 전극(10)과 대향 전극(11)과의 사이에 배치된 액정(12)을 포함하고 있다. 또한, 화소부(6)는, 본 발명의 「제1 영역」 및 「제1 회로부」의 일례이며, n 채널 트랜지스터(8)는, 본 발명의 「제1 트랜지스터」의 일례이다.

또한, n 채널 트랜지스터(8)의 게이트 전극(8a)에는, 게이트선이 접속되어 있다. 이 게이트선을 통하여 n 채널 트랜지스터(8)의 게이트 전극(8a)에 플러스측 전위 Vdd 및 마이너스측 전위 Vbb가 인가된다. 또한, n 채널 트랜지스터(8)의 드레인 영역(8b)은, 드레인선에 접속되어 있음과 함께, 소스 영역(8c)은, 보조 용량(9)의 한 쪽 전극과, 화소 전극(10)에 접속되어 있다. 또한, n 채널 트랜지스터(8)의 드레인 영역(8b)에는, 드레인선을 통하여 영상 신호의 신호 전위 Vsig가 인 가된다. 또한, 보조 용량(9)의 다른 쪽 전극과, 대향 전극(11)은, 각 화소부(6)에 공통의 공통 전위 Vcom에 접속되어 있다.

또한, 표시부(3)에는, 도 1에 도시한 바와 같이, 표시부 차광막(13)이 형성되어 있다. 이 표시부 차광막(13)은, 화소부(6)의 스위칭 소자부(7)의 아래쪽을 피복하도록 형성된 화소부 차광 영역(13a)과, 게이트선 및 드레인선의 아래쪽을 피복하도록 형성된 격자 형상의 배선부 차광 영역(13b)에 의해 구성되어 있다. 또한, 이 화소부 차광 영역(13a)은, 본 발명의 「제1 차광막」 및 「화소부 차광막」의 일례이다. 화소부 차광 영역(13a)은, 화소부(6)의 스위칭 소자부(7)에 배치된 n 채널 트랜지스터(8)에 입사하는 광을 차광하기 위해 형성되어 있고, 배선부 차광 영역(13b)과 일체적으로 형성되어 있다. 또한, 배선부 차광 영역(13b)은, 게이트선 및 드레인선에 입사하는 광을 차광하기 위해 형성되어 있다. 또한, 표시부 차광막(13)의 화소부(6)의 스위칭 소자부(7) 이외의 영역에 대응하는 영역은, 개구되어 있다. 그리고, 이 표시부 차광막(13)의 개구된 영역을 통하여, 영상을 표시하는 광이 출사되도록 구성되어 있다.

또한, 화소부(6)에 포함되는 n 채널 트랜지스터(8)는, TFT(박막 트랜지스터)에 의해서 구성되어 있고, 도 3에 도시한 바와 같은 구조를 갖고 있다. 구체적으로는, 글래스 기판(14) 상에 약 300㎚의 두께를 갖는 절연막으로 이루어지는 버퍼층(15)이 형성되어 있다. 이 버퍼층(15) 상의 소정 영역에, 상기한 표시부 차광막(13)의 화소부 차광 영역(13a)이 형성되어 있다. 이 표시부 차광막(13)은, 약 100㎚의 두께를 갖는 Mo막에 의해서 구성되어 있다. 또한, 표시부 차광막(13)의 화소 부 차광 영역(13a) 및 버퍼층(15) 상에는, 화소부 차광 영역(13a)을 피복하도록 약 300㎚의 두께를 갖는 SiO₂막으로 이루어지는 절연막(16)이 형성되어 있다.

또한, 절연막(16) 상의 소정 영역에는, 약 70㎚의 두께를 갖는 결정 실리콘막(17)이 형성되어 있다. 이 결정 실리콘막(17)은, n 채널 트랜지스터(8)의 능동층으로서의 기능을 갖는다. 결정 실리콘막(17)에는, n 채널 트랜지스터(8)의 채널 영역(8d)과, 채널 영역(8d)을 사이에 끼우도록 형성된 드레인 영역(8b) 및 소스 영역(8c)이 형성되어 있다. 또한, n 채널 트랜지스터(8)에서는, 결정 실리콘막(17)에 채널 도핑이 행해짐으로써, n 채널 트랜지스터(8)의 임계값 전압 Vth가 소정의 정전압으로 되도록 구성되어 있다. 또한, 이 소정의 플러스의 임계값 전압 Vth는, 표시부 차광막(13)의 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)의 전위를 부여했을 때에, n 채널 트랜지스터(8)의 하부 채널이 온 상태로 되지 않도록 한 값으로 설정되어 있다. 또한, 결정 실리콘막(17)을 피복하도록, 약 100㎚의 두께를 갖는 SiO₂막으로 이루어지는 n 채널 트랜지스터(8)의 게이트 절연막(18)이 형성되어 있다.

즉, 제1 실시 형태에서는, 표시부 차광막(13)의 화소부 차광 영역(13a)과, 결정 실리콘막(17)과의 사이에 형성된 절연막(16)의 두께(약 300㎚)가, n 채널 트랜지스터(8)의 게이트 절연막(18)의 두께(약 100㎚)의 약 3배로 되도록 구성되어 있다. 또한, 절연막(16)을 약 500㎚의 두께로 형성한 경우에는, 절연막(16)을 형성하는 프로세스에 걸리는 시간이 증대하거나, 성막 시나, 그 후의 프로세스에서 절연막(16)에 발생하는 응력에 의해 절연막(16)에 크랙이 발생하는 등의 문제점이 발생하는 경우가 있다. 이 제1 실시 형태와 같이, 절연막(16)을 약 300㎚의 두께로 형성하는 경우에는, 상기한 바와 같은 문제점이 발생하는 것을 억제하는 것이 가능하다. 또한, 게이트 절연막(18) 상의 채널 영역(8d)에 대응하는 영역에는, 약 150㎚의 두께를 갖는 금속막으로 이루어지는 게이트 전극(8a)이 형성되어 있다. 그리고, 드레인 영역(8b), 소스 영역(8c) 및 채널 영역(8d)이 형성된 결정 실리콘막(17)과, 게이트 절연막(18)과, 게이트 전극(8a)에 의해, n 채널 트랜지스터(8)(TFT)가 형성되어 있다.

또한, 게이트 전극(8a) 및 게이트 절연막(18) 상에는, 게이트 전극(8a)을 피복하도록 절연막(19)이 형성되어 있다. 이 절연막(19) 및 게이트 절연막(18)의 결정 실리콘막(17)의 드레인 영역(8b) 및 소스 영역(8c)에 대응하는 영역에는, 각각 절연막(19) 상에 도달하는 플러그(20a, 20b)가 형성되어 있다. 그리고, 드레인 영역(8b)은, 대응하는 플러그(20a)를 통하여 상기한 드레인선에 연결되도록 구성되어 있음과 함께, 소스 영역(8c)은, 대응하는 플러그(20b)를 통하여 상기한 보조 용량(9)의 한 쪽 전극과, 화소 전극(10)에 연결되도록 구성되어 있다.

또한, 절연막(16) 및 게이트 절연막(18)의 표시부 차광막(13)의 화소부 차광 영역(13a)에 대응하는 영역에는, 절연막(16) 및 게이트 절연막(18)을 관통하도록 형성된 1층째의 플러그(21)가 형성되어 있다. 이 1층째의 플러그(21)는, 표시부 차광막(13)의 화소부 차광 영역(13a)에 접속되어 있다. 또한, 게이트 절연막(18) 상의 1층째의 플러그(21)에 대응하는 영역에는, 1층째의 플러그(21)에 접속되는 중간 배선층(22)이 형성되어 있다. 그리고, 절연막(19)의 중간 배선층(22)에 대응하 는 영역에는, 절연막(19) 상에 도달하는 2층째의 플러그(23)가 형성되어 있다. 이 2층째의 플러그(23)는, 중간 배선층(22)에 접속되어 있다. 또한, 절연막(19) 상의 2층째의 플러그(23)에 대응하는 영역에는, 2층째의 플러그(23)에 접속되는 배선층(24)이 형성되어 있다. 이 배선층(24)은, 후술하는 외부 회로부(2)의 전위 생성 회로부(39a)(도 1 참조)로 연결되도록 구성되어 있다.

또한, H계 드라이버(4)는, 도 1에 도시한 바와 같이, 시프트 레지스터 회로(25)와, 샘플링 트랜지스터(26)와, 버퍼(27)와, DA 컨버터(28)를 포함하고 있다. 또한, H계 드라이버(4)에 인접하도록, 클럭 발생 회로(29)가 배치되어 있다. 또한, 시프트 레지스터 회로(25), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)는, 본 발명의 「제2 영역」 및 「주변 회로부」의 일례이다. 이들의 시프트 레지스터 회로(25), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)는, 각각 상기한 화소부(6)의 n 채널 트랜지스터(8)와 거의 마찬가지의 구성을 갖는 n 채널 트랜지스터를 갖고 있다. 또한, 이 n 채널 트랜지스터는, 본 발명의 「제2 트랜지스터」의 일례이다. 단, 이 n 채널 트랜지스터에서는, 게이트 전극에 플러스측 전위 Vdd와 마이너스측 전위 Vss가 부여됨과 함께, 드레인 영역에는, 각각의 회로부에 따른 신호 전위 Vsig가 공급된다.

또한, 제1 실시 형태에서는, 시프트 레지스터 회로(25), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)의 아래쪽을 각각 피복하도록, 시프트 레지스터 회로 차광막(30), 샘플링 트랜지스터 차광막(31), 버퍼 차광막(32), DA 컨버터 차광막(33) 및 클럭 발생 회로 차광막(34)이 형성되어 있다. 또한, 이 시프트 레지스터 회로 차광막(30), 샘플링 트랜지스터 차광막(31), 버퍼 차광막(32), DA 컨버터 차광막(33) 및 클럭 발생 회로 차광막(34)은, 본 발명의 「제2 차광막」 및 「주변 회로부 차광막」의 일례이다. 그리고, 시프트 레지스터 회로 차광막(30), 샘플링 트랜지스터 차광막(31), 버퍼 차광막(32), DA 컨버터 차광막(33) 및 클럭 발생 회로 차광막(34)에 의해, 각각 시프트 레지스터 회로(25), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)의 각각에 설치된 n 채널 트랜지스터에 입사하는 광이 차광된다.

또한, V계 드라이버(5)는, 시프트 레지스터 회로(35)와, 레벨 변환 회로(36)를 포함하고 있다. 또한, 이 시프트 레지스터 회로(35) 및 레벨 변환 회로(36)는, 본 발명의 「제2 영역」 및 「주변 회로부」의 일례이다. 또한, 시프트 레지스터 회로(35) 및 레벨 변환 회로(36)는, 각각 상기한 화소부(6)의 n 채널 트랜지스터(8)와 거의 마찬가지의 구성을 갖는 n 채널 트랜지스터를 갖고 있다. 또한, 이 n 채널 트랜지스터는, 본 발명의 「제2 트랜지스터」의 일례이다. 단, 레벨 변환 회로(36)에 설치된 n 채널 트랜지스터에서는, 게이트 전극에 플러스측 전위 Vdd와 마이너스측 전위 Vbb가 부여되는 한편, 시프트 레지스터 회로(35)에 설치된 n 채널 트랜지스터에서는, 게이트 전극에 플러스측 전위 Vdd와 마이너스측 전위 Vss가 부여된다.

또한, 제1 실시 형태에서는, 시프트 레지스터 회로(35) 및 레벨 변환 회로(36)의 아래쪽을 각각 피복하도록, 시프트 레지스터 회로 차광막(37) 및 레벨 변환 회로 차광막(38)이 형성되어 있다. 또한, 이 시프트 레지스터 회로 차광막(37) 및 레벨 변환 회로 차광막(38)은, 본 발명의 「제2 차광막」 및 「주변 회로부 차광막」의 일례이다. 이 시프트 레지스터 회로 차광막(37) 및 레벨 변환 회로 차광막(38)에 의해, 각각 시프트 레지스터 회로(35) 및 레벨 변환 회로(36)의 각각에 설치된 n 채널 트랜지스터에 입사하는 광이 차광된다.

또한, 외부 회로부(2)에는, 전위 생성 회로부(39a, 39b)가 설치되어 있다. 한 쪽의 전위 생성 회로부(39a)는, 1/2(Vdd+Vbb)의 전위를 생성하는 기능을 가짐과 함께, 다른 쪽의 전위 생성 회로부(39b)는, 1/2(Vdd+Vss)의 전위를 생성하는 기능을 갖는다.

여기서, 제1 실시 형태에서는, 한 쪽의 전위 생성 회로부(39a)는, 배선(40a)을 통하여, 표시부 차광막(13)과, 레벨 변환 회로 차광막(38)에 접속되어 있다. 이에 의해, 표시부 차광막(13)과, 레벨 변환 회로 차광막(38)에는, 전위 생성 회로부(39a)로부터 플러스측 전위 Vdd와 마이너스측 전위 Vbb와의 중간 전위 1/2(Vdd+Vbb)가 공급되도록 구성되어 있다.

또한, 외부 회로부(2)에는, 전위 생성 회로부(39a)와, 표시부 차광막(13) 및 레벨 변환 회로 차광막(38)과의 사이의 배선(40a)에 접속되고, 전위 생성 회로부(39a)로부터 공급되는 전위를 조절하기 위한 가변 저항기(41)가 설치되어 있다. 이 가변 저항기(41)에 의해, 전위 생성 회로부(39a)로부터 공급되는 전위를 약 ±3V의 범위에서 상승 또는 저하시키는 것이 가능하도록 구성되어 있다. 이것은, 프로세스의 변동에 의해 임계값 전압 Vth가 시프트된 경우에, 이 가변 저항기(41)에 의해 표시부 차광막(13)에 공급하는 전위를 조절함으로써, 화소부(6)의 n 채널 트 랜지스터(8)의 임계값 전압 Vth를 조절하는 것이 가능하도록 구성되어 있다. 즉, 가변 저항기(41)에 의해 표시부 차광막(13)에 공급하는 전위를 상승시키는 경우에는, 화소부(6)의 n 채널 트랜지스터(8)의 채널 영역(8d)의 전위가 상승하기 때문에, n 채널 트랜지스터(8)의 임계값 전압 Vth는 저하한다. 한편, 가변 저항기(41)에 의해 표시부 차광막(13)에 공급하는 전위를 저하시키는 경우에는, 화소부(6)의 n 채널 트랜지스터(8)의 채널 영역(8d)의 전위가 저하하기 때문에, n 채널 트랜지스터(8)의 임계값 전압 Vth는 상승한다.

또한, 제1 실시 형태에서는, 다른 쪽의 전위 생성 회로부(39b)는, 배선(40b)을 통하여, 시프트 레지스터 회로 차광막(30, 37)과, 샘플링 트랜지스터 차광막(31)과, 버퍼 차광막(32)과, DA 컨버터 차광막(33)과, 클럭 발생 회로 차광막(34)에 접속되어 있다. 이에 의해, 시프트 레지스터 회로 차광막(30, 37)과, 샘플링 트랜지스터 차광막(31)과, 버퍼 차광막(32)과, DA 컨버터 차광막(33)과, 클럭 발생 회로 차광막(34)에는, 전위 생성 회로부(39b)로부터 플러스측 전위 Vdd와 마이너스측 전위 Vss와의 중간 전위 1/2(Vdd+Vss)가 공급되도록 구성되어 있다.

다음으로, 도 1∼도 8을 참조하여, 제1 실시 형태에 따른 액정 표시 장치의 화소부의 n 채널 트랜지스터의 동작에 대하여 설명한다. 또한, 이하의 동작 설명에서는, 도트 반전 구동 방식의 액정 표시 장치에서의 화소부의 n 채널 트랜지스터의 동작에 대하여 설명한다. 또한, 각 공급 전위를, 플러스측 전위 Vdd: 약 7V, 마이너스측 전위 Vbb: 약 -4V, 공통 전위 Vcom: 약 3.5V, 신호 전위 Vsig: 약 1V∼약 6V로 설정한다. 또한, n 채널 트랜지스터의 임계값 전압 Vth는, 약 1V인 것으 로 한다. 이에 의해, n 채널 트랜지스터는, 게이트 전극과 채널 영역과의 사이의 전압(전위차)이 약 1V 이상일 때 온 상태로 된다. 또한, n 채널 트랜지스터는, 게이트 전극과 채널 영역과의 사이의 전위차가 약 0.5V 이하일 때 오프 상태로 되는 것으로 한다.

또한, 도 4∼도 7에 도시한 파형의 전제로 되는 화소에의 영상 신호의 기입 동작으로서는, 우선 1단째의 게이트선을 따라, 그 게이트선에 연결되는 3개의 화소마다 순차적으로 기입 동작이 행해진다. 그리고, 1단째의 게이트선에 연결되는 모든 화소의 주사가 종료하면, 2단째의 게이트선에 연결되는 화소에 대하여 마찬가지로, 3개씩 화소에의 기입 동작이 행해진다. 이와 같이 하여, 표시부에 설치된 모든 게이트선에 연결되는 화소에 대하여 순차적으로 기입 동작이 행해진다. 그리고, 모든 게이트선의 주사가 종료하면, 재차, 1단째의 게이트선으로부터 마찬가지의 기입 동작이 반복하여 행해진다. 도 4∼도 7에는, 1단째의 게이트선에 연결되는 화소 중에서 최초로 기입 동작이 행해지는 3개의 화소 내의 3번째의 화소의 n 채널 트랜지스터에 관한 전압 파형을 나타내고 있다.

또한, 도 4∼도 7에서는, 최초의 3개의 전압 펄스가 n 채널 트랜지스터의 상부 채널의 온 기간에 대응하고 있음과 함께, 다음 3개의 전압 펄스가 오프 기간에 대응하고 있고, 그 후 3개의 전압 펄스마다 교대로 온 기간과 오프 기간에 대응하고 있다. 또한, 상기한 온 기간에서의 3개의 전압 펄스는, 각각 기입 동작 시에 동시에 선택된 3개의 화소에 대한 기입 신호에 대응하고 있다. 또한, 상기한 오프 기간에서의 3개의 전압 펄스는, 각각 상기한 3번째의 화소에 기입 동작이 행해진 후, 남은 화소에 대하여 기입 동작이 행해지고 있는 기간에, 상기한 3번째의 화소에 인가되는 전압을 나타내고 있다. 즉, 오프 기간에서의 1개째 전압 펄스는, 상기한 3번째의 화소에 기입한 후, 그 화소와 동일한 게이트선에 연결되는 남은 화소에 대하여 기입 동작이 행해지고 있는 기간에 상기한 3번째의 화소에 인가되는 전압을 나타내고 있다. 또한, 2개째 및 3개째 전압 펄스는, 상기한 3번째의 화소에 접속되는 1단째의 게이트선의 주사가 종료한 후, 2단째 및 3단째의 게이트선에 연결되는 화소에 대하여 순차적으로 기입 동작이 행해지고 있는 기간에 상기한 3번째의 화소에 인가되는 전압을 나타내고 있다. 또한, 도 4∼도 7에서는, 온 기간과 오프 기간에서, 각 전압 펄스의 기간을 동일한 길이로 도시하고 있지만, 실제로는, 오프 기간에서의 전압 펄스의 기간은, 온 기간에서의 전압 펄스의 기간에 비하여 매우 긴 기간으로 된다. 또한, 도 4∼도 7에서는, 오프 기간에 3개의 전압 펄스가 화소에 인가되도록 도시하고 있지만, 이 오프 기간에서는, 표시부에 설치된 게이트선의 수에 따라서, 인가되는 전압 펄스의 수가 변화한다. 따라서, 실제로는, 수백개의 게이트선이 표시부에 설치되어 있는 것이 일반적이기 때문에, 오프 기간에는, 도 4∼도 7에 도시하고 있는 전압 펄스의 수(3개)보다도 매우 많은 전압 펄스가 상기한 3번째의 화소에 인가된다.

우선, 화소부(6)(도 2 참조)의 n 채널 트랜지스터(8)의 게이트 전극(8a)에 입력되는 전위(게이트 전위 Vgate)는, 도 4에 도시한 바와 같이, 플러스측 전위 Vdd(약 7V)와, 마이너스측 전위 Vbb(약 -4V)가 교대로 절환된다. 그리고, n 채널 트랜지스터(8)의 드레인 영역(8b)에 입력되는 신호 전위 Vsig는, 도 4의 점선으로 나타낸 바와 같이, 약 1V∼약 6V의 범위에서 전위가 변화한다. 이 때, n 채널 트랜지스터(8)의 채널 영역(8d)의 전위(Vch)는, 도 4의 일점쇄선으로 나타낸 바와 같은 파형을 나타냄과 함께, 약 1.0V∼약 5.5V의 범위에서 변화한다. 또한, 도 4 중 채널 영역(8d)의 전위 Vch는, 채널 영역(8d)의 중앙부 근방에서의 전위를 나타내고 있다. 이 경우에, n 채널 트랜지스터(8)의 게이트 전극(8a)과 드레인 영역(8b)과의 사이의 전압(전위차) Vgd=Vgate-Vsig와, 게이트 전극(8a)과 채널 영역(8d)과의 사이의 전압(전위차) Vgc=Vgate-Vch는, 도 5에 도시한 바와 같은 파형으로 변화한다.

따라서, 게이트 전위 Vgate(도 4 참조)가 플러스측 전위 Vdd(약 7V)의 기간, n 채널 트랜지스터(8)의 게이트 전극(8a)과 채널 영역(8d)과의 사이의 전압(전위차) Vgc(도 5 참조)는, 약 1.8V∼약 6.0V의 범위의 전압으로 된다. 즉, 이 기간, n 채널 트랜지스터(8)의 게이트 전극(8a)과 채널 영역(8d)과의 사이의 전압(전위차) Vgc(약 1.8V∼약 6.0V)는, n 채널 트랜지스터(8)의 온 영역의 전압(약 1V 이상)으로 되기 때문에, n 채널 트랜지스터(8)는 온 상태로 된다. 한편, 게이트 전위 Vgate(도 4 참조)가 마이너스측 전위 Vbb(약 -4V)의 기간, n 채널 트랜지스터(8)의 게이트 전극(8a)과 채널 영역(8d)과의 사이의 전압(전위차) Vgc(도 5 참조)는, 약 -9.5V∼약 -5.0V의 범위의 전압으로 된다. 즉, 이 기간, n 채널 트랜지스터(8)의 게이트 전극(8a)과 채널 영역(8d)과의 사이의 전압(전위차) Vgc(약 -9.5V∼약 -5.0V)는, n 채널 트랜지스터(8)의 오프 영역의 전압(전위차)(약 0.5V 이하)으로 되기 때문에, n 채널 트랜지스터(8)는 오프 상태로 된다.

또한, 제1 실시 형태에서는, n 채널 트랜지스터(8)를 피복하도록 형성된 표시부 차광막(13)의 화소부 차광 영역(13a)(도 3 참조)에 전위 생성 회로부(39a)(도 1 참조)로부터 1/2(Vdd+Vbb)의 전위를 인가한다. 이에 의해, 표시부 차광막(13)의 화소부 차광 영역(13a)의 전위 Vback는, 도 6에 도시한 바와 같이, 1/2(Vdd+Vbb)=약 1.5V로 고정된다. 이 때, 화소부 차광 영역(13a)과 n 채널 트랜지스터(8)의 채널 영역(8d)과의 사이의 실효적인 전압(전위차) Vbc는, 도 7에 도시한 바와 같은 파형을 나타낸다. 또한, 이 화소부 차광 영역(13a)과 n 채널 트랜지스터(8)의 채널 영역(8d)과의 사이의 실효적인 전압(전위차) Vbc는, n 채널 트랜지스터(8)의 게이트 전극(8a)과 채널 영역(8d)과의 사이의 전압(전위차) Vgc에 대한 상대적인 전압이다. 즉, 화소부 차광 영역(13a)과, 채널 영역(8d)이 형성된 결정 실리콘막(17)(도 3 참조)과의 사이의 절연막(16)의 두께(약 300㎚)는, n 채널 트랜지스터(8)의 게이트 절연막(18)의 두께(약 100㎚)의 약 3배이기 때문에, 화소부 차광 영역(13a)에 전위를 부여했을 때에 화소부 차광 영역(13a)으로부터 채널 영역(8d)에 인가되는 전계의 강도는, 동일한 전위를 게이트 전극(8a)에 부여했을 때에 게이트 전극(8a)으로부터 채널 영역(8d)에 인가되는 전계의 강도의 약 1/3로 된다. 이 때문에, 도 7에는, 화소부 차광 영역(13a)과 채널 영역(8d)과의 사이의 실효적인 전압(전위차) Vbc로서, 표시부 차광막(13)의 화소부 차광 영역(13a)의 전위 Vback와, 채널 영역(8d)의 전위 Vch와의 전위차의 1/3의 전압(1/3(Vback-Vch))을 나타내고 있다. 또한, 도 7에는, 상기한 바와 마찬가지의 관점으로부터, 표시부 차광막(13)의 화소부 차광 영역(13a)과 드레인 영역(8b)과의 사이의 실효적인 전압(전위차) Vbd로서, 화소부 차광 영역(13a)의 전위 Vback와 드레인 영역(8b)에 인가되는 신호 전위 Vsig와의 전위차의 1/3의 전압(1/3(Vback-Vsig))의 파형도 나타내고 있다.

화소부 차광 영역(13a)과 n 채널 트랜지스터(8)의 채널 영역(8d)과의 사이의 실효적인 전압(전위차) Vbc는, 도 7에 도시한 바와 같이, 약 -1.3V∼약 0.2V의 범위에서 변화한다. 이에 의해, 화소부 차광 영역(13a)과 채널 영역(8d)과의 사이의 실효적인 전압(전위차) Vbc(약 -1.3V∼약 0.2V)는, 도 8에 도시한 바와 같이, 항상, n 채널 트랜지스터(8)의 오프 영역의 전압(약 0.5 V 이하)으로 된다. 이 때문에, 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)의 전위를 부여하는 경우에는, n 채널 트랜지스터(8)의 하부 채널은 오프 상태로 유지된다. 이에 의해, 게이트 전극(8a)에 마이너스측 전위 Vbb를 인가함으로써 n 채널 트랜지스터(8)의 상부 채널을 오프 상태로 유지하고 있는 기간에, 표시부 차광막(13)의 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)의 전위를 인가하는 경우에도, n 채널 트랜지스터(8)의 하부 채널이 온하는 것이 억제된다. 이 때문에, 이 기간에 n 채널 트랜지스터(8)의 하부 채널을 통하여 드레인 영역(8b)과 소스 영역(8c)과의 사이에 전류가 흐르는 것이 억제된다.

또한, 레벨 변환 회로(36), 시프트 레지스터 회로부(25, 35), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)의 각각에 포함되는 n 채널 트랜지스터에서도, 상기한 화소부(6)의 n 채널 트랜지스터(8)와 마찬가지의 동작이 행해진다. 이에 의해, 레벨 변환 회로(36)에 포함되는 n 채널 트랜지스터의 상부 채널(게이트 전극측의 채널 영역)을 오프 상태로 유지하고 있는 기간에, 레벨 변환 회로 차광막(38)에 1/2(Vdd+Vbb)의 전위를 부여하는 경우에도, n 채널 트랜지스터의 하부 채널(차광막측의 채널 영역)이 온하는 것이 억제되므로, 하부 채널을 통하여 n 채널 트랜지스터의 드레인 영역과 소스 영역과의 사이에 전류가 흐르는 것이 억제된다. 또한, 시프트 레지스터 회로부(25, 35), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)의 각각에 포함되는 n 채널 트랜지스터의 상부 채널을 오프 상태로 유지하고 있는 기간에, 대응하는 차광막에 1/2(Vdd+Vss)의 전위를 부여하는 경우에도, n 채널 트랜지스터의 하부 채널이 온하는 것이 억제되므로, 하부 채널을 통하여 n 채널 트랜지스터의 드레인 영역과 소스 영역과의 사이에 전류가 흐르는 것이 억제된다.

제1 실시 형태에서는, 상기한 바와 같이, 표시부 차광막(13) 및 레벨 변환 회로 차광막(38)에 1/2(Vdd+Vbb)의 전위를 부여함과 함께, 시프트 레지스터 회로 차광막(30, 37)과, 샘플링 트랜지스터 차광막(31)과, 버퍼 차광막(32)과, DA 컨버터 차광막(33)과, 클럭 발생 회로 차광막(34)에 1/2(Vdd+Vss)의 전위를 부여함으로써, 표시부 차광막(13) 및 레벨 변환 회로 차광막(38)을 1/2(Vdd+Vbb)의 전위로 고정할 수 있음과 함께, 시프트 레지스터 회로 차광막(30, 37)과, 샘플링 트랜지스터 차광막(31)과, 버퍼 차광막(32)과, DA 컨버터 차광막(33)과, 클럭 발생 회로 차광막(34)을 1/2(Vdd+Vss)의 전위로 고정할 수 있다. 이에 의해, 표시부 차광막(13)과, 레벨 변환 회로 차광막(38)과, 시프트 레지스터 회로 차광막(30, 37)과, 샘플링 트랜지스터 차광막(31)과, 버퍼 차광막(32)과, DA 컨버터 차광막(33)과, 클럭 발생 회로 차광막(34)에서 전위가 변동하지 않기 때문에, 이들의 차광막의 전위의 변동에 수반하여, 화소부(6)의 n 채널 트랜지스터(8)의 임계값 전압과, 레벨 변환 회로(36), 시프트 레지스터 회로(25, 35), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)의 각각에 포함되는 n 채널 트랜지스터의 임계값 전압이 변동하는 것을 억제할 수 있다. 이 때문에, 화소부(6)의 n 채널 트랜지스터(8)의 동작과, 레벨 변환 회로(36), 시프트 레지스터 회로(25, 35), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)의 각각에 포함되는 n 채널 트랜지스터의 동작을 안정시킬 수 있다.

또한, 제1 실시 형태에서는, 표시부 차광막(13) 및 레벨 변환 회로 차광막(38)에 1/2(Vdd+Vbb)의 전위를 부여함과 함께, 시프트 레지스터 회로 차광막(30, 37), 샘플링 트랜지스터 차광막(31), 버퍼 차광막(32), DA 컨버터 차광막(33) 및 클럭 발생 회로 차광막(34)에 1/2(Vdd+Vss)의 전위를 부여함으로써, 상기한 각 차광막과, 대응하는 n 채널 트랜지스터의 채널 영역과의 사이의 전압(전위차) Vbc가 그 n 채널 트랜지스터의 임계값 전압 Vth를 초과하지 않도록 할 수 있다. 이 때문에, 표시부 차광막(13) 및 레벨 변환 회로 차광막(38)에 1/2(Vdd+Vbb)의 전위를 부여함과 함께, 시프트 레지스터 회로 차광막(30, 37), 샘플링 트랜지스터 차광막(31), 버퍼 차광막(32), DA 컨버터 차광막(33) 및 클럭 발생 회로 차광막(34)에 1/2(Vdd+Vss)의 전위를 부여한 경우에도, 화소부(6)의 n 채널 트랜지스터(8)와, 레벨 변환 회로(36), 시프트 레지스터 회로(25, 35), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29) 각각의 n 채널 트랜지스터가 온 상태로 되는 것을 억제할 수 있다. 이에 의해, 화소부(6)의 n 채널 트랜지스터(8)와, 레벨 변환 회로(36), 시프트 레지스터 회로(25, 35), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29) 각각의 n 채널 트랜지스터를 오프 상태로 유지하고 있는 기간에, 대응하는 차광막에 전위가 부여됨으로써 상기한 n 채널 트랜지스터가 온하는 것에 기인하여 액정 표시 장치의 동작 불량이 발생하는 것을 억제할 수 있다.

또한, 제1 실시 형태에서는, 표시부(3), 레벨 변환 회로(36), 시프트 레지스터 회로(25, 35), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)에 대응하여, 각각 표시부 차광막(13), 레벨 변환 회로 차광막(38), 시프트 레지스터 회로 차광막(30, 37), 샘플링 트랜지스터 차광막(31), 버퍼 차광막(32), DA 컨버터 차광막(33) 및 클럭 발생 회로 차광막(34)을 형성함과 함께, 이들의 차광막에 각각 전위를 부여함으로써, 상기한 각 회로부에 포함되는 n 채널 트랜지스터마다 차광막을 형성함과 함께, 그 차광막마다 소정의 전위를 개별로 부여하는 경우에 비하여, 차광막에 전위를 부여하는 배선이나 플러그의 수를 감소시킬 수 있음과 함께, 차광막과 트랜지스터단과의 사이의 스페이스(스페이스의 마진)를 대폭 감소시킬 수 있기 때문에, 액정 표시 장치가 대형화하는 것을 억제할 수 있다.

또한, 제1 실시 형태에서는, n 채널 트랜지스터(8)와 표시부 차광막(13)의 화소부 차광 영역(13a)과의 사이에, n 채널 트랜지스터(8)의 게이트 절연막(18)의 두께의 약 3배의 두께를 갖는 절연막(16)을 형성함으로써, 화소부 차광 영역(13a)이 의도하지 않은 게이트 전극으로서 기능하는 경우에, 게이트 절연막으로서 기능하는 절연막(16)이 큰 두께로 형성되므로, 화소부 차광 영역(13a)에 1/2(Vdd+Vbb) 의 전위를 인가한 경우에도, n 채널 트랜지스터(8)의 채널 영역(8d)은, 그 전위의 영향을 받기 어렵게 된다. 이에 의해, 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)의 전위를 인가한 것에 기인하는 n 채널 트랜지스터(8)의 임계값 전압 Vth의 변화를 저감할 수 있다.

다음으로, 도 1, 도 3 및 도 9∼도 11을 참조하여, 제1 실시 형태에 따른 액정 표시 장치의 화소부의 n 채널 트랜지스터의 제조 프로세스에 대하여 설명한다.

우선, 도 9에 도시한 바와 같이, 글래스 기판(14) 상에 약 300㎚의 두께를 갖는 버퍼층(15)을 형성한다. 그리고, 스퍼터법을 이용하여, 버퍼층(15) 상에 약 100㎚의 두께를 갖는 Mo막(도시 생략)을 형성한 후, 포토리소그래피 기술 및 에칭 기술을 이용하여, 그 Mo막을 패터닝한다. 이에 의해, 도 1에 도시한 바와 같이, 버퍼층(15) 상의 소정 영역에, 표시부 차광막(13)과, 시프트 레지스터 회로 차광막(30, 37)과, 샘플링 트랜지스터 차광막(31)과, 버퍼 차광막(32)과, DA 컨버터 차광막(33)과, 클럭 발생 회로 차광막(34)과, 레벨 변환 회로 차광막(38)이 형성된다. 또한, 이 때, 표시부 차광막(13)은, 화소부(6)의 스위칭 소자부(7)를 피복하는 화소부 차광 영역(13a)과, 게이트선 및 드레인선을 피복하는 격자 형상의 배선부 차광 영역(13b)을 갖도록 형성된다. 또한, 표시부 차광막(13)의 화소부(6)의 스위칭 소자부(7) 이외의 영역에 대응하는 영역은, 개구되어 있어, 광이 통과 가능하도록 형성된다.

그리고, 도 9에 도시한 바와 같이, CVD법을 이용하여, 약 300㎚의 두께를 갖 는 SiO₂막으로 이루어지는 절연막(16)을 형성한다. 그 후, CVD법을 이용하여, 절연막(16)의 전체면 상에 약 70㎚의 두께를 갖는 비정질 실리콘막(도시 생략)을 형성한 후, 그 비정질 실리콘막의 결정화를 행한다. 구체적으로는, 기판을 핫 플레이트 상에서 약 300℃로 가열하면서, 비정질 실리콘막에 연속 발진형의 적외 레이저광을 조사함으로써 비정질 실리콘막을 가열한다. 이 때, 적외 레이저광이 Mo막으로 이루어지는 표시부 차광막(13)과, 시프트 레지스터 회로 차광막(30, 37)(도 1 참조)과, 샘플링 트랜지스터 차광막(31)과, 버퍼 차광막(32)과, DA 컨버터 차광막(33)과, 클럭 발생 회로 차광막(34)과, 레벨 변환 회로 차광막(38)에도 조사됨으로써, 이들 차광막은 발열한다. 그리고, 그 차광막으로부터의 열에 의해서, 비정질 실리콘막은 더욱 가열된다. 이에 의해, 비정질 실리콘막은 용융한다.

그리고, 적외 레이저광의 조사 후, 용융한 비정질 실리콘막이 냉각됨으로써, 결정화한다. 이 때, 레이저광을 기판에 대하여 상대적으로 가로 방향(글래스 기판(14)의 상면에 평행한 방향)에 스캔시키면, 주상 결정이 가로 방향으로 형성되고, 비교적 큰 결정이 형성된다. 또한, 상기한 적외 레이저광의 조사에 의해 비정질 실리콘막의 융점 이상의 온도까지 가열되지 않은 영역이 있는 경우에는, 그 영역에서는 미결정이 형성된다. 또한, 결정화에는, 엑시머 레이저 어닐링법(ELA)이나, 그 밖의 에너지 조사 수단에 의한 결정화법을 이용해도 된다. 또한, 고상 결정화법(SPC)을 이용해도 된다. 상기한 바와 같이 하여, 비정질 실리콘막이 결정화됨으로써, 결정 실리콘막(도시 생략)이 얻어진다. 그리고, 포토리소그래피 기술 및 에 칭 기술을 이용하여, 그 결정 실리콘막을 패터닝함으로써, n 채널 트랜지스터(8)의 능동층으로서의 섬 형상화된 결정 실리콘막(17)이 형성된다. 이 후, 결정 실리콘막(17)에 채널 도핑을 행한다.

다음으로, 도 10에 도시한 바와 같이, CVD법을 이용하여, 절연막(16) 및 결정 실리콘막(17) 상에, 결정 실리콘막(17)을 피복하도록, 약 100㎚의 두께를 갖는 SiO₂막으로 이루어지는 게이트 절연막(18)을 형성한다. 이 후, 표시부 차광막(13)의 화소부 차광 영역(13a)으로부터 게이트 절연막(18) 상에 도달하는 1층째의 플러그(21)를 형성한 후, 게이트 절연막(18) 및 1층째의 플러그(21) 상에 약 150㎚의 두께를 갖는 금속막(도시 생략)을 형성한다. 그리고, 그 금속막(도시 생략)을 패터닝함으로써, 결정 실리콘막(17)의 채널 영역(8d)에 대응하는 영역에 게이트 전극(8a)을 형성함과 함께, 1층째의 플러그(21)에 연결되는 중간 배선층(22)을 형성한다.

다음으로, 도 11에 도시한 바와 같이, 결정화 실리콘막(17)에 대응하는 영역 이외의 영역을 레지스트막(50)으로 피복한 후, 그 레지스트막(50)과 게이트 전극(8a)을 마스크로 하여, 결정 실리콘막(17)에 불순물을 이온 주입한다. 이에 의해, 결정 실리콘막(17)에 드레인 영역(8b) 및 소스 영역(8c)과, 드레인 영역(8b) 및 소스 영역(8c) 사이에 끼워진 채널 영역(8d)이 형성된다. 이 후, 레지스트막(50)을 제거한다.

그리고, 도 3에 도시한 바와 같이, 게이트 절연막(18) 상에, 게이트 전극 (8a) 및 중간 배선층(22)을 피복하도록 절연막(19)을 형성한다. 그 후, 중간 배선층(22)에 연결되는 2층째의 플러그(23)와, 결정 실리콘막(17)의 드레인 영역(8b) 및 소스 영역(8c)에 각각 연결되는 플러그(20a, 20b)를 형성한 후, 절연막(19) 상에 2층째의 플러그(23)에 연결되는 배선층(24)을 형성한다. 상기한 바와 같이 하여, 도 3에 도시한 제1 실시 형태에 따른 액정 표시 장치의 화소부(6)의 n 채널 트랜지스터(8)가 형성된다.

(제2 실시 형태)

다음으로, 도 12를 참조하여, 제2 실시 형태에 따른 액정 표시 장치의 구성에 대하여 설명한다.

이 제2 실시 형태에서는, 상기 제1 실시 형태와 상이하고, 화소부(6)의 n 채널 트랜지스터(48)의 게이트 전극(48a)과, 표시부 차광막(13)의 화소부 차광 영역(13a)이 접속되어 있다. 또한, 이 n 채널 트랜지스터(48)는, 본 발명의 「제1 트랜지스터」의 일례이다. 구체적으로는, 도 12에 도시한 바와 같이, 화소부(6)의 n 채널 트랜지스터(48)의 게이트 전극(48a)과, 중간 배선층(42)이 연결되어 형성됨으로써, 표시부 차광막(13)의 화소부 차광 영역(13a)과, 화소부(6)의 n 채널 트랜지스터(48)의 게이트 전극(48a)이, 플러그(21)와 중간 배선층(42)을 개재하여 접속되어 있다. 또한, 이 제2 실시 형태에서는, 1개의 게이트선에 접속되는 복수의 n 채널 트랜지스터(48)의 게이트 전극(48a)에 대하여 접속되는 화소부 차광 영역(13a)과, 다른 게이트선에 접속되는 복수의 n 채널 트랜지스터(48)의 게이트 전극(48a)에 대하여 접속되는 화소부 차광 영역(13a)은, 전기적으로 분단되어 있다.

이에 의해, 제2 실시 형태에서는, 동일한 게이트선에 접속되는 복수의 n 채널 트랜지스터(48)의 게이트 전극(48a)에 인가되는 전위 Vgate가, 이들의 복수의 n 채널 트랜지스터(48)의 게이트 전극(48a)에 각각 연결되는 화소부 차광 영역(13a)에 마찬가지로 인가되도록 구성되어 있다. 이 때문에, 제2 실시 형태에서는, 표시부 차광막(13)의 화소부 차광 영역(13a)을 n 채널 트랜지스터(48)의 게이트 전극으로서 기능시키는 것이 가능하도록 구성되어 있다. 제2 실시 형태에 따른 액정 표시 장치의 상기 이외의 구성은, 상기 제1 실시 형태에 따른 액정 표시 장치의 구성과 마찬가지이다. 또한, 제2 실시 형태에 따른 액정 표시 장치의 레벨 변환 회로 차광막에는, 상기 제1 실시 형태와 마찬가지로, 1/2(Vdd+Vbb)의 고정 전위가 인가되도록 구성되어 있다. 또한, 제2 실시 형태에 따른 액정 표시 장치의 H계 드라이버의 시프트 레지스터 회로 차광막과, 샘플링 트랜지스터 차광막과, 버퍼 차광막과, DA 컨버터 차광막과, V계 드라이버의 시프트 레지스터 회로 차광막에는, 상기 제1 실시 형태와 마찬가지로, 1/2(Vdd+Vss)의 고정 전위가 인가되도록 구성되어 있다.

다음으로, 도 12∼도 14를 참조하여, 제2 실시 형태에 따른 액정 표시 장치의 화소부의 n 채널 트랜지스터의 동작에 대하여 설명한다.

이 제2 실시 형태에 따른 액정 표시 장치의 화소부(6)의 n 채널 트랜지스터(48)(도 12 참조)에서는, 게이트 전극(48a), 드레인 영역(8b) 및 채널 영역(8d)에, 각각 도 4에 도시한 상기 제1 실시 형태에 따른 게이트 전위 Vgate, 신호 전위 Vsig 및 채널 영역(8d)의 전위 Vch와 마찬가지의 전위를 인가한다. 이에 의해, 제 2 실시 형태에 따른 n채널 트랜지스터(48)의 게이트 전극(48a)과 드레인 영역(8b) 사이의 전압 Vgd와, 게이트 전극(48a)과 채널 영역(8d) 사이의 전압 Vgc는, 각각, 도 5에 도시한 제1 실시 형태에 따른 n채널 트랜지스터(8)의 게이트 전극(8a)과 드레인 영역(8b) 사이의 전압 Vgd와, 게이트 전극(8a)과 채널 영역(8d) 사이의 전압 Vgc와 마찬가지의 파형을 나타낸다.

그리고, 제2 실시 형태에서는, n채널 트랜지스터(48)의 게이트 전극(48a)과, 표시부 차광막(13)의 화소부 차광 영역(13a)이 접속되어 있음으로써, 게이트 전극(48a)에 인가되는 게이트 전위 Vgate와 동일한 전위가, 표시부 차광막(13)의 화소부 차광 영역(13a)에 인가된다. 즉, 이 제2 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)에 인가되는 전위 Vback는, 도 4에 도시한 제1 실시 형태에 따른 n채널 트랜지스터(8)의 게이트 전위 Vgate와 동일하게 된다. 그리고, 제2 실시 형태에서는, n채널 트랜지스터(48)의 게이트 전극(48a)에 플러스측 전위 Vdd가 인가되는 기간에는, 대응하는 화소부 차광 영역(13a)에도 플러스측 전위 Vdd가 인가됨과 함께, n채널 트랜지스터(48)의 게이트 전극(48a)에 마이너스측 전위 Vbb가 인가되는 기간에는, 대응하는 화소부 차광 영역(13a)에도 마이너스측 전위 Vbb가 인가된다.

또한, 제2 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(48)의 드레인 영역(8b) 사이의 실효적인 전압 Vbd=1/3(Vback-Vsig)는, 도 13에 도시한 바와 같이, 도 5에 도시한 제1 실시 형태에 따른 n채널 트랜지스터(8)의 게이트 전극(8a)과 드레인 영역(8b) 사이의 전압(전위차) Vgd=Vgate-Vsig의 파형의 전압값을 1/3로 축소한 파형을 나타낸다. 또한, 제2 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(48)의 채널 영역(8d) 사이의 실효적인 전압 Vbc=1/3(Vback-Vch)는, 도 13에 도시한 바와 같이, 도 5에 도시한 제1 실시 형태에 따른 n채널 트랜지스터(8)의 게이트 전극(8a)과 채널 영역(8d) 사이의 전압(전위차) Vgc=Vgate-Vch의 파형의 전압값을 1/3로 축소한 파형을 나타낸다.

따라서, n채널 트랜지스터(48)의 상부 채널이 온 상태인 기간에서, 제2 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(48)의 채널 영역(8d) 사이의 실효적인 전압(전위차) Vbc는, 약 0.6V∼약 2.0V의 범위에서 변화된다. 한편, n채널 트랜지스터(48)의 상부 채널(게이트 전극(48a)측의 채널)이 오프 상태인 기간에서, 제2 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(48)의 채널 영역(8d) 사이의 실효적인 전압(전위차) Vbc는, 약 -3.2V∼약 -1.7V의 범위에서 변화된다. 이에 의해, 도 14에 도시한 바와 같이, n채널 트랜지스터(48)의 상부 채널이 오프 상태인 기간에서, 화소부 차광 영역(13a)과 채널 영역(8d) 사이의 실효적인 전압(전위차) Vbc(약 -3.2V∼약 -1.7V)는, n채널 트랜지스터(48)의 오프 영역의 전압(약 0.5V 이하)으로 된다. 이 때문에, n채널 트랜지스터(48)의 상부 채널이 오프 상태인 기간에, n채널 트랜지스터(48)의 하부 채널(화소부 차광 영역(13a)측의 채널)이 온하는 것이 억제된다. 이에 의해, 이 기간에 n채널 트랜지스터(48)의 하부 채널을 통해 드레인 영역(8b)과 소스 영역(8c) 사이에 전류가 흐르는 것이 억제된다.

제2 실시 형태에서는, 상기한 바와 같이, 표시부 차광막(13)의 화소부 차광 영역(13a)과, 대응하는 화소부(6)의 n채널 트랜지스터(48)의 게이트 전극(48a)을 접속함으로써, 표시부 차광막(13)의 화소부 차광 영역(13a)에, 대응하는 화소부(6)의 n채널 트랜지스터(48)의 게이트 전극(48a)에 인가되는 전위 Vgate와 동일한 전위를 제공함으로써, n채널 트랜지스터(48)의 게이트 전극(48a)에 마이너스측 전위 Vbb가 인가되는 경우에는, 화소부 차광 영역(13a)에도, 마이너스측 전위 Vbb가 인가된다. 이에 의해, 게이트 전극(48a)에 마이너스측 전위 Vbb를 인가함으로써 n채널 트랜지스터(48)의 상부 채널을 오프 상태로 유지하고 있는 기간에, 화소부 차광 영역(13a)에도 마이너스측 전위 Vbb가 제공되는 것에 기인하여 n채널 트랜지스터(48)의 하부 채널이 온하는 것을 억제할 수 있다. 이 때문에, 액정 표시 장치의 동작 불량의 발생을 억제할 수 있다.

또한, 제2 실시 형태에서는, 화소부 차광 영역(13a)에, 대응하는 n채널 트랜지스터(48)의 게이트 전극(48a)에 인가되는 전위와 동일한 전위를 제공함으로써, 화소부 차광 영역(13a)을 n채널 트랜지스터(48)의 게이트 전극(48a)으로서 기능시킬 수 있기 때문에, n채널 트랜지스터(48)의 게이트 전극(48a)과, 표시부 차광막(13)의 화소부 차광 영역(13a)의 양방을 이용하여 n채널 트랜지스터(48)를 구동시킬 수 있다. 이에 의해, 화소부(6)의 n채널 트랜지스터(48)의 구동 능력을 향상시킬 수 있다. 이 때문에, n채널 트랜지스터(48)를 통해 신호 전위 Vsig의 고속의 기입을 행할 수 있다.

제2 실시 형태에 따른 상기 이외의 효과는, 상기 제1 실시 형태에 따른 효과 와 마찬가지이다.

(제3 실시 형태)

다음으로, 도 15를 참조하여, 제3 실시 형태에 따른 액정 표시 장치의 구성에 대하여 설명한다.

이 제3 실시 형태에서는, 상기 제1 실시 형태와 달리, 화소부(6)의 n채널 트랜지스터(58)의 드레인 영역(8b)과, 표시부 차광막(13)의 화소부 차광 영역(13a)이 접속되어 있다. 또한, 이 n채널 트랜지스터(58)는, 본 발명의 「제1 트랜지스터」의 일례이다. 구체적으로는, 도 15에 도시한 바와 같이, 표시부 차광막(13)의 화소부 차광 영역(13a)에 접속된 1층째의 플러그(21) 상에, 2층째의 플러그(53)가 설치되어 있다. 그리고, 절연막(19) 상의 2층째의 플러그(53)에 대응하는 영역에 배선층(54)이 형성되어 있다. 이 배선층(54)은, 2층째의 플러그(53)와, n채널 트랜지스터(58)의 드레인 영역(8b)에 연결되는 플러그(20a)와 접속되어 있다. 이에 의해, n채널 트랜지스터(58)의 드레인 영역(8b)과, 표시부 차광막(13)의 화소부 차광 영역(13a)은, 플러그(20a), 배선층(54), 1층째의 플러그(21) 및 2층째의 플러그(53)를 개재하여 접속되어 있다. 또한, 드레인 영역(8b)과, 화소부 차광 영역(13a)은, 1층째의 플러그(21)에 의해 직접 접속해도 된다.

이에 의해, 제3 실시 형태에서는, 표시부 차광막(13)의 화소부 차광 영역(13a)에, 화소부(6)의 n채널 트랜지스터(58)의 드레인 영역(8b)에 인가되는 전위와 동일한 전위가 인가되도록 구성되어 있다. 또한, 제3 실시 형태에서는, 배선부 차광 영역(13b)과, 화소부 차광 영역(13a)은, 분단되어 있으며, 배선부 차광 영역 (13b)에는, 적당한 전위(1/2(Vdd+Vss))가 인가되어 있다. 제3 실시 형태에 따른 액정 표시 장치의 상기 이외의 구성은, 상기 제1 실시 형태에 따른 액정 표시 장치의 구성과 마찬가지이다. 또한, 제3 실시 형태에 따른 액정 표시 장치의 레벨 변환 회로 차광막에는, 상기 제1 실시 형태와 마찬가지로, 1/2(Vdd+Vbb)의 고정 전위가 인가되도록 구성되어 있다. 또한, 제3 실시 형태에 따른 액정 표시 장치의 H계 드라이버의 시프트 레지스터 회로 차광막과, 샘플링 트랜지스터 차광막과, 버퍼 차광막과, DA 컨버터 차광막과, 클럭 발생 회로 차광막과, V계 드라이버의 시프트 레지스터 회로 차광막에는, 상기 제1 실시 형태와 마찬가지로, 1/2(Vdd+Vss)의 고정 전위가 인가되도록 구성되어 있다.

다음으로, 도 15∼도 17을 참조하여, 제3 실시 형태에 따른 액정 표시 장치의 화소부의 n채널 트랜지스터의 동작에 대하여 설명한다.

이 제3 실시 형태에 따른 액정 표시 장치의 화소부(6)의 n채널 트랜지스터(58)에서는, 게이트 전극(8a) 및 드레인 영역(8b)에, 각각, 도 4에 도시한 상기 제1 실시 형태에 따른 게이트 전위 Vgate 및 신호 전위 Vsig와 마찬가지의 전위를 인가한다. 이 때, n채널 트랜지스터(58)의 채널 영역(8d)의 전위 Vch는, 도 4에 도시한 제1 실시 형태에 따른 채널 영역(8d)의 전위 Vch와 마찬가지로 된다. 이에 의해, 제3 실시 형태에 따른 n채널 트랜지스터(58)의 게이트 전극(8a)과 드레인 영역(8b) 사이의 전압 Vgd와, 게이트 전극(8a)과 채널 영역(8d) 사이의 전압 Vgc는, 각각, 도 5에 도시한 제1 실시 형태에 따른 n채널 트랜지스터(8)의 게이트 전극(8a)과 드레인 영역(8b) 사이의 전압 Vgd와, 게이트 전극(8a)과 채널 영역(8d) 사 이의 전압 Vgc와 마찬가지의 파형을 나타낸다.

그리고, 제3 실시 형태에서는, n채널 트랜지스터(58)의 드레인 영역(8b)과, 표시부 차광막(13)의 화소부 차광 영역(13a)이 접속되어 있음으로써, 드레인 영역(8b)에 인가되는 신호 전위 Vsig와 동일한 전위가, 표시부 차광막(13)의 화소부 차광 영역(13a)에 인가된다. 이에 의해, 화소부 차광 영역(13a)과 n채널 트랜지스터(58)의 드레인 영역(8b) 사이의 실효적인 전압 Vbd=1/3(Vback-Vsig)는, 도 16에 도시한 바와 같이, 약 0V로 된다. 또한, 화소부 차광 영역(13a)과 n채널 트랜지스터(58)의 채널 영역(8d) 사이의 실효적인 전압 Vbc=1/3(Vback-Vch)는, 도 16에 도시한 바와 같은 파형을 나타낸다.

이에 의해, n채널 트랜지스터(58)의 상부 채널이 온 상태인 기간에서, 제3 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(58)의 채널 영역(8d) 사이의 실효적인 전압(전위차) Vbc는, 약 -0.3V∼약 0.8V의 범위에서 변화된다. 한편, n채널 트랜지스터(58)의 상부 채널이 오프 상태인 기간에서, 제3 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(58)의 채널 영역(8d) 사이의 실효적인 전압(전위차) Vbc는, 약 -0.7V∼약 0.4V의 범위에서 변화된다. 이 때문에, 도 17에 도시한 바와 같이, n채널 트랜지스터(58)의 상부 채널이 오프 상태인 기간에서, 화소부 차광 영역(13a)과 채널 영역(8d) 사이의 실효적인 전압 Vbc(약 -0.7V∼약 0.4V)는, n채널 트랜지스터(58)의 오프 영역의 전압(약 0.5V 이하)으로 된다. 이에 의해, n채널 트랜지스터(58)의 상부 채널이 오프 상태인 기간에, 드레인 영역(8b)에 인가되는 신호 전위 Vsig와 동일한 전위가 표시부 차광막(13)의 화소부 차광 영역(13a)에 인가되는 경우에도, n채널 트랜지스터(58)의 하부 채널이 온하는 것이 억제된다. 이 때문에, 이 기간에 n채널 트랜지스터(58)의 하부 채널을 통해 드레인 영역(8b)과 소스 영역(8c) 사이에 전류가 흐르는 것이 억제된다.

제3 실시 형태에서는, 상기한 바와 같이, 화소부(6)의 n채널 트랜지스터(58)의 상부 채널이 오프 상태인 기간에서, n채널 트랜지스터(58)의 채널 영역(8d)의 전위는, 드레인 영역(8b)의 전위(신호 전위 Vsig)가 변화되는 전압 범위 내에서, 또한, 드레인 영역(8b)의 전위(신호 전위 Vsig)에 대응한 전위로 된다. 이에 의해, 표시부 차광막(13)의 화소부 차광 영역(13a)과, 대응하는 화소부(6)의 n채널 트랜지스터(58)의 드레인 영역(8b)을 접속함으로써, 표시부 차광막(13)의 화소부 차광 영역(13a)에, 대응하는 화소부(6)의 n채널 트랜지스터(58)의 드레인 영역(8b)에 인가되는 신호 전위 Vsig와 동일한 전위를 제공함으로써, n채널 트랜지스터(58)의 상부 채널이 오프 상태인 기간에서, 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(58)의 채널 영역(8d) 사이의 실효적인 전압(전위차) Vbc를 약 -0.7V∼약 0.4V의 범위 내로 제어할 수 있다. 이 때문에, 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(58)의 채널 영역(8d) 사이의 실효적인 전압(전위차) Vbc를 n채널 트랜지스터(58)의 오프 영역의 전압 범위 내(약 0.5V 이하)로 제어할 수 있다. 이에 의해, 표시부 차광막(13)의 화소부 차광 영역(13a)에 드레인 영역(8b)에 인가되는 신호 전위 Vsig와 동일한 전위가 인가되는 것에 기인하여, n채널 트랜지스터(58)의 상부 채널의 오프 시에, n채널 트랜지 스터(58)의 하부 채널이 온하는 것을 억제할 수 있다. 이 때문에, 액정 표시 장치의 동작 불량이 발생하는 것이 억제된다.

또한, 제3 실시 형태에서는, 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(58)의 드레인 영역(8b)을 접속함으로써, n채널 트랜지스터(58)의 드레인 영역(8b)에 접속되는 드레인선의 전기 용량이 표시부 차광막(13)의 화소부 차광 영역(13a) 만큼 증가한다. 이에 의해, 드레인선에 영상 신호(신호 전위 Vsig)가 공급될 때에, 그 영상 신호의 전하를 드레인선 및 드레인선에 연결되는 전기 용량으로서 기여하는 부분에 충분히 축적할 수 있다. 그리고, 그 충분히 축적된 전하를, 게이트선으로부터 소정의 주사 신호가 공급됨으로써 n채널 트랜지스터(58)가 온하는 기간에, n채널 트랜지스터(58)를 통해 각 화소에 공급할 수 있다. 이에 의해, 액정 표시 장치의 화질을 향상시킬 수 있다.

제3 실시 형태에 따른 상기 이외의 효과는, 상기 제1 실시 형태에 따른 효과와 마찬가지이다.

(제4 실시 형태)

도 18을 참조하여, 이 제4 실시 형태에서는, 본 발명을 유기 EL 표시 장치에 적용하는 예에 대하여 설명한다.

이 제4 실시 형태에 따른 유기 EL 표시 장치에서는, 도 18에 도시한 바와 같이, 스위칭 소자로서의 n채널 트랜지스터(68)와, 보조 용량(69)과, 양극(70)과, 음극(71)과, 양극(70)과 음극(71) 사이에 협지된 유기 EL 소자(72)와, p채널 트랜지스터(73)에 의해 화소부(66)가 구성되어 있다. 또한, 화소부(66)는, 본 발명의 「 제1 영역」 및 「제1 회로부」의 일례이며, n채널 트랜지스터(68) 및 p채널 트랜지스터(73)는, 본 발명의 「제1 트랜지스터」의 일례이다.

또한, n채널 트랜지스터(68)의 게이트 전극(68a)에는, 게이트선이 접속되어 있다. 이 게이트선을 통해 n채널 트랜지스터(68)의 게이트 전극(68a)에 플러스측 전위 Vdd 및 마이너스측 전위 Vbb가 인가된다. 또한, n채널 트랜지스터(68)의 드레인 영역(68b)은, 드레인선에 접속되어 있음과 함께, 소스 영역(68c)은, 보조 용량(69)의 한쪽 전극과, p채널 트랜지스터(73)의 게이트 전극(73a)에 접속되어 있다. 또한, n채널 트랜지스터(68)의 드레인 영역(68b)에는, 드레인선을 통해 신호 전위 Vsig가 인가된다. 또한, 보조 용량(69)의 다른쪽 전극에는, 플러스측 전위 PVdd가 공급된다. 또한, p채널 트랜지스터(73)의 드레인 영역(73b)에는, 플러스측 전위 PVdd가 공급됨과 함께, 소스 영역(73c)은, 양극(70)에 접속되어 있다. 또한, 음극(71)에는, 각 화소부(66)에 공통의 접지 전위 GND(Vcom)가 공급된다.

또한, 이 제4 실시 형태에 따른 유기 EL 표시 장치에서도, 도 1에 도시한 상기 제1 실시 형태에 따른 액정 표시 장치와 마찬가지의 표시부 차광막(13)과, 시프트 레지스터 회로 차광막(30, 37)과, 샘플링 트랜지스터 차광막(31)과, 버퍼 차광막(32)과, DA 컨버터 차광막(33)과, 클럭 발생 회로 차광막(34)과, 레벨 변환 회로 차광막(38)이 형성되어 있다. 또한, 제4 실시 형태에 따른 유기 EL 표시 장치에서는, 도 1에 도시한 제1 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)이 화소부(66)(도 17 참조)의 n채널 트랜지스터(68) 및 p채널 트랜지스터(73)의 양방의 하방을 피복하도록 형성되어 있다. 또한, 제4 실시 형태에 따른 유기 EL 표시 장치에서는, 도 1에 도시한 제1 실시 형태에 따른 표시부 차광막(13)과, 레벨 변환 회로 차광막(38)에, 1/2(Vdd+Vbb)의 고정 전위가 인가되도록 구성되어 있다. 또한, 제4 실시 형태에 따른 유기 EL 표시 장치에서는, 도 1에 도시한 제1 실시 형태에 따른 시프트 레지스터 회로 차광막(30, 37)과, 샘플링 트랜지스터 차광막(31)과, 버퍼 차광막(32)과, DA 컨버터 차광막(33)과, 클럭 발생 회로 차광막(34)에, 1/2(Vdd+Vss)의 고정 전위가 인가되도록 구성되어 있다. 제4 실시 형태에 따른 유기 EL 표시 장치의 상기 이외의 구성은, 상기 제1 실시 형태에 따른 액정 표시 장치의 구성과 마찬가지이다.

도 24∼도 27은 본 발명의 제4 실시 형태에 따른 유기 EL 표시 장치의 화소부의 p채널 트랜지스터의 동작을 설명하기 위한 전압 파형도이다. 도 28은 본 발명의 제4 실시 형태에 따른 유기 EL 표시 장치의 화소부의 p채널 트랜지스터의 전류-전압 특성을 도시한 도면이다. 다음으로, 도 18∼도 28을 참조하여, 본 발명의 제4 실시 형태에 따른 유기 EL 표시 장치의 화소부의 n채널 트랜지스터 및 p채널 트랜지스터의 동작에 대하여 설명한다.

또한, 이하의 동작 설명에서는, 도트 반전 구동 방식의 유기 EL 표시 장치에서의 화소부의 n채널 트랜지스터 및 p채널 트랜지스터의 동작에 대하여 설명한다. 또한, 각 공급 전위를, n채널 트랜지스터의 게이트 전극에 제공하는 플러스측 전위 Vdd : 약 7.5V, p채널 트랜지스터의 드레인 영역에 제공하는 플러스측 전위 PVdd : 약 8V, 마이너스측 전위 Vbb : 약 -2V, 신호 전위 Vsig : 약 3.5V∼약 6.5V로 설정한다. 또한, n채널 트랜지스터의 임계값 전압 Vth는, 약 1V이며, p채널 트랜지스 터의 임계값 전압 Vth는, 약 -2.5V인 것으로 한다. 이에 의해, n채널 트랜지스터는, 게이트 전극과 채널 영역 사이의 전압이 약 1V 이상일 때 온 상태로 되고, p채널 트랜지스터는, 게이트 전극과 채널 영역 사이의 전압(전위차)이 약 -2.5V 이하일 때 온 상태로 된다. 또한, n채널 트랜지스터는, 게이트 전극과 채널 영역 사이의 전압이 약 0.5V 이하일 때 오프 상태로 되고, p채널 트랜지스터는, 게이트 전극과 채널 영역 사이의 전압이 약 -2.0V 이상일 때 오프 상태로 되는 것으로 한다.

우선, 화소부(66)의 n채널 트랜지스터(68)의 게이트 전극(68a)에 입력되는 전위(게이트 전위 Vgate)는, 도 19에 도시한 바와 같이, 플러스측 전위 Vdd(약 7.5V)와, 마이너스측 전위 Vbb(약 -2V)로 교대로 절환된다. 그리고, n채널 트랜지스터(68)의 드레인 영역(68b)에 입력되는 신호 전위 Vsig는, 약 3.5V∼약 6.5V의 범위에서 전위가 변화된다. 이 때, n채널 트랜지스터(68)의 채널 영역(68d)의 전위 Vch는, 도 19에 도시한 바와 같은 파형을 나타냄과 함께, 약 3.5V∼약 6.8V의 범위에서 변화된다. 또한, 도 18에서의 채널 영역(68d)의 전위 Vch는, 채널 영역(68d)의 중앙부 근방의 전위를 나타내고 있다. 이 경우에 있어서, n채널 트랜지스터(68)의 게이트 전극(68a)과 드레인 영역(68b) 사이의 전압 Vgd=Vgate-Vsig와, 게이트 전극(68a)과 채널 영역(68d) 사이의 전압 Vgc=Vgate-Vch는, 도 20에 도시한 바와 같은 파형으로 변화된다.

따라서, 게이트 전위 Vgate(도 19 참조)가 플러스측 전위 Vdd(약 7.5V)인 기간, n채널 트랜지스터(68)의 게이트 전극(68a)과 채널 영역(68d) 사이의 전압(전위차) Vgc(도 20 참조)는, 약 0.7V∼약 4V의 범위의 전압으로 된다. 즉, 이 기간에 서, 초기 상태로부터 신호 전위 Vsig의 첫번째 전압 펄스가 인가되는 기간 이외의 게이트 전극(68a)과 채널 영역(68d) 사이의 전압 Vgc(약 1V∼약 4V)는, n채널 트랜지스터(68)의 온 영역의 전압(약 1V 이상)으로 되기 때문에, n채널 트랜지스터(68)는 온 상태로 된다. 한편, 게이트 전위 Vgate(도 19 참조)가 마이너스측 전위 Vbb(약 -2V)인 기간, n채널 트랜지스터(68)의 게이트 전극(68a)과 채널 영역(68d) 사이의 전압(전위차) Vgc(도 20 참조)는, 약 -8.5V∼약 -5.5V의 범위의 전압으로 된다. 즉, 이 기간, 게이트 전극(68a)과 채널 영역(68d) 사이의 전압 Vgc(약 -8.5V∼약 -5.5V)는, n채널 트랜지스터(68)의 오프 영역의 전압(약 0.5V 이하)으로 되기 때문에, n채널 트랜지스터(68)는 오프 상태로 된다.

또한, 제4 실시 형태에서는, 화소부(66)의 n채널 트랜지스터(68)를 피복하도록 형성된 표시부 차광막(13)의 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)의 고정 전위를 인가한다. 이에 의해, 표시부 차광막(13)의 화소부 차광 영역(13a)의 전위 Vback는, 도 21에 도시한 바와 같이, 1/2(Vdd+Vbb)=약 2.75V로 고정된다. 이 때, 화소부 차광 영역(13a)과 n채널 트랜지스터(68)의 드레인 영역(68b) 사이의 실효적인 전압(전위차) Vbd=1/3(Vback-Vsig)와, 화소부 차광 영역(13a)과 n채널 트랜지스터(68)의 채널 영역(68d) 사이의 실효적인 전압(전위차) Vbc=1/3(Vback-Vch)는, 각각, 도 22에 도시한 바와 같은 파형을 나타낸다. 그리고, 화소부 차광 영역(13a)과 n채널 트랜지스터(68)의 채널 영역(68d) 사이의 실효적인 전압 Vbc는, 도 22에 도시한 바와 같이, 약 -1.4V∼약 -0.3V의 범위에서 변화된다. 이에 의해, 화소부 차광 영역(13a)과 채널 영역(68d) 사이의 실효적인 전압 Vbc(약 -1.4V∼약 0.3V) 는, 도 23에 도시한 바와 같이, 항상, n채널 트랜지스터(68)의 오프 영역의 전압(약 0.5V 이하)으로 된다. 이에 의해, n채널 트랜지스터(68)의 상부 채널을 오프 상태로 유지하고 있는 기간에, 표시부 차광막(13)의 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)의 전위를 인가하는 경우에도, n채널 트랜지스터(68)의 하부 채널이 온하는 것이 억제된다. 이 때문에, 이 기간에 n채널 트랜지스터(68)의 하부 채널을 통해 드레인 영역(68b)과 소스 영역(68c) 사이에 전류가 흐르는 것이 억제된다.

다음으로, 화소부(66)의 p채널 트랜지스터(73)의 게이트 전극(73a)에 입력되는 전위(게이트 전위 Vgate(Pch)=n채널 트랜지스터(68)의 소스 전위 Vs)는, 도 24에 도시한 바와 같이, 약 3.5V∼약 6.5V의 범위에서 변화된다. 그리고, p채널 트랜지스터(73)의 드레인 영역(73b)에는, 플러스측 전위 PVdd(약 8V)가 인가된다. 이 때, p채널 트랜지스터(73)의 채널 영역(73d)의 전위 Vch는, 도 24에 도시한 것 같은 파형을 나타낸다. 이에 의해, p채널 트랜지스터(73)의 게이트 전극(73a)과 드레인 영역(73b) 사이의 전압(전위차) Vgd=Vgate(Pch)-Vd(Pch)와, 게이트 전극(73a)과 채널 영역(73d) 사이의 전압(전위차) Vgc=Vgate(Pch)-Vch(Pch)는, 도 25에 도시한 바와 같은 파형으로 변화된다. 그리고, 게이트 전극(73a)과 채널 영역(73d) 사이의 전압 Vgc가 p채널 트랜지스터(73)의 온 영역의 전압(약 -2.5V 이하)으로 되는 기간, p채널 트랜지스터(73)는 온 상태로 된다. 한편, 게이트 전극(73a)과 채널 영역(73d) 사이의 전압 Vgc가 p채널 트랜지스터(73)의 오프 영역의 전압(약 -2V 이상)으로 되는 기간, p채널 트랜지스터(73)는 오프 상태로 된다.

또한, 제4 실시 형태에서는, 화소부(66)의 p채널 트랜지스터(73)를 피복하도 록 형성된 표시부 차광막(13)의 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)=약 2.75V의 전위를 인가한다. 이에 의해, 제4 실시 형태에 따른 화소부 차광 영역(13a)의 전위 Vback는, 도 26에 도시한 바와 같이, 약 2.75V로 고정된다. 이 때, 화소부 차광 영역(13a)과 p채널 트랜지스터(73)의 드레인 영역(73b) 사이의 실효적인 전압(전위차) Vbd=1/3(Vback-Vd(Pch))는, 도 27에 도시한 바와 같이, 약 -1.75bV로 된다. 또한, 화소부 차광 영역(13a)과 p채널 트랜지스터(73)의 채널 영역(73d) 사이의 실효적인 전압(전위차) Vbc=1/3(Vback-Vch(Pch))는, 도 27에 도시한 바와 같은 파형을 나타냄과 함께, 약 -1.75V∼약 -0.25V의 범위의 전압으로 된다. 이에 의해, 화소부 차광 영역(13a)과 p채널 트랜지스터(73)의 채널 영역(73d) 사이의 실효적인 전압(전위차) Vbc(약 -1.75V∼약 -0.25V)는, 도 28에 도시한 바와 같이, 항상, p채널 트랜지스터(73)의 오프 영역의 전압(약 -2V 이상)으로 된다. 이 때문에, p채널 트랜지스터(73)의 상부 채널이 오프 상태로 유지되어 있는 기간에, 표시부 차광막(13)의 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)의 전위를 인가하는 경우에도, p채널 트랜지스터(73)의 하부 채널이 온하는 것이 억제된다. 이 때문에, 이 기간에 p채널 트랜지스터(73)의 하부 채널을 통해 드레인 영역(73b)과 소스 영역(73c) 사이에 전류가 흐르는 것이 억제된다.

제4 실시 형태에서는, 상기한 바와 같이, 유기 EL 표시 장치에서, 표시부 차광막(13) 및 레벨 변환 회로 차광막(38)에 1/2(Vdd+Vbb)의 전위를 제공함과 함께, 시프트 레지스터 회로 차광막(30, 37)과, 샘플링 트랜지스터 차광막(31)과, 버퍼 차광막(32)과, DA 컨버터 차광막(33)과, 클럭 발생 회로 차광막(34)에 1/2(Vdd+Vss)의 전위를 제공함으로써, 표시부 차광막(13) 및 레벨 변환 회로 차광막(38)을 1/2(Vdd+Vbb)의 전위로 고정할 수 있음과 함께, 시프트 레지스터 회로 차광막(30, 37)과, 샘플링 트랜지스터 차광막(31)과, 버퍼 차광막(32)과, DA 컨버터 차광막(33)과, 클럭 발생 회로 차광막(34)을 1/2(Vdd+Vss)의 전위로 고정할 수 있다. 이에 의해, 표시부 차광막(13)과, 레벨 변환 회로 차광막(38)과, 시프트 레지스터 회로 차광막(30, 37)과, 샘플링 트랜지스터 차광막(31)과, 버퍼 차광막(32)과, DA 컨버터 차광막(33)과, 클럭 발생 회로 차광막(34)에서 전위가 변동되기 않기 때문에, 이들 차광막의 전위의 변동에 수반하여, 화소부(66)의 n채널 트랜지스터(68) 및 p채널 트랜지스터(73)의 임계값 전압과, 레벨 변환 회로(36), 시프트 레지스터 회로(25, 35), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)의 각각에 포함되는 n채널 트랜지스터의 임계값 전압이 변동되는 것을 억제할 수 있다. 이 때문에, 유기 EL 표시 장치에서, 화소부(66)의 n채널 트랜지스터(68) 및 p채널 트랜지스터(73)의 동작과, 레벨 변환 회로(36), 시프트 레지스터 회로(25, 35), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)의 각각에 포함되는 n채널 트랜지스터의 동작을 안정시킬 수 있다.

또한, 제4 실시 형태에서는, 유기 EL 표시 장치에서, 표시부 차광막(13)의 화소부 차광 영역(13a) 및 레벨 변환 회로 차광막(38)에 1/2(Vdd+Vbb)의 전위를 제공함과 함께, 시프트 레지스터 회로 차광막(30, 37), 샘플링 트랜지스터 차광막(31), 버퍼 차광막(32), DA 컨버터 차광막(33) 및 클럭 발생 회로 차광막(34)에 1/2(Vdd+Vss)의 전위를 제공함으로써, 상기의 각 차광막과, 대응하는 화소부(66)의 n채널 트랜지스터(68) 및 p채널 트랜지스터(73), 레벨 변환 회로(36), 시프트 레지스터 회로(25, 35), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)의 각각에 포함되는 n채널 트랜지스터 사이의 전압(전위차) Vbc가 상기 n채널 트랜지스터 또는 p채널 트랜지스터의 각각의 임계값 전압 Vth를 초과하지 않도록 할 수 있다. 이 때문에, 표시부 차광막(13) 및 레벨 변환 회로 차광막(38)에 1/2(Vdd+Vbb)의 전위를 제공함과 함께, 시프트 레지스터 회로 차광막(30, 37), 샘플링 트랜지스터 차광막(31), 버퍼 차광막(32), DA 컨버터 차광막(33) 및 클럭 발생 회로 차광막(34)에 1/2(Vdd+Vss)의 전위를 제공한 경우에도, 화소부(66)의 n채널 트랜지스터(68) 및 p채널 트랜지스터(73)의 하부 채널과, 레벨 변환 회로(36), 시프트 레지스터 회로(25, 35), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)의 각각의 n채널 트랜지스터의 하부 채널이 온 상태로 되는 것을 억제할 수 있다. 이에 의해, 화소부(66)의 n채널 트랜지스터(68) 및 p채널 트랜지스터(73)의 상부 채널과, 레벨 변환 회로(36), 시프트 레지스터 회로(25, 35), 샘플링 트랜지스터(26), 버퍼(27), DA 컨버터(28) 및 클럭 발생 회로(29)의 각각의 n채널 트랜지스터의 상부 채널을 오프 상태로 유지하고 있는 기간에, 대응하는 차광막에 전위가 제공됨으로써 상기의 n채널 트랜지스터 또는 p채널 트랜지스터의 하부 채널이 온하는 것에 기인하여 유기 EL 표시 장치의 동작 불량이 발생하는 것을 억제할 수 있다.

제4 실시 형태에 따른 상기 이외의 효과는, 상기 제1 실시 형태에 따른 효과와 마찬가지이다.

(제5 실시 형태)

이 제5 실시 형태에서는, 상기 제4 실시 형태와 달리, 유기 EL 표시 장치의 표시부 차광막의 화소부 차광 영역에, 대응하는 화소부의 n채널 트랜지스터 및 p채널 트랜지스터의 게이트 전극과 동일한 전위를 인가하는 경우에 대해 설명한다.

이 제5 실시 형태에 따른 유기 EL 표시 장치는, 도 18에 도시한 제4 실시 형태에 따른 화소부(66)와 마찬가지의 화소부를 갖고 있다. 단, 제5 실시 형태에서는, 도 18에 도시한 제4 실시 형태에 따른 화소부(66)의 n채널 트랜지스터(68) 및 p채널 트랜지스터(73)가, 도 12에 도시한 제2 실시 형태에 따른 게이트 전극(48a)과, 표시부 차광막(13)의 화소부 차광 영역(13a)이 플러그(21) 및 중간 배선층(42)을 개재하여 접속된 구조를 갖도록 구성되어 있다. 또한, 이 제5 실시 형태에서는, 1개의 게이트선에 접속되는 복수의 n채널 트랜지스터(68)(p채널 트랜지스터(73))의 게이트 전극에 대하여 각각 접속되는 화소부 차광 영역(13a)과, 다른 게이트선에 접속되는 복수의 n채널 트랜지스터(68)(p채널 트랜지스터(73))의 게이트 전극에 대하여 각각 접속되는 화소부 차광 영역(13a)은, 전기적으로 분단되어 있다. 이에 의해, 제5 실시 형태에서는, 도 18에 도시한 제4 실시 형태에 따른 화소부(66)의 n채널 트랜지스터(68) 및 p채널 트랜지스터(73)의 각각의 게이트 전극(68a, 73a)과, 대응하는 표시부 차광막(13)의 화소부 차광 영역(13a)에 동일한 전위가 인가되도록 구성되어 있다. 제5 실시 형태에 따른 유기 EL 표시 장치의 상기 이외의 구성은, 상기 제4 실시 형태에 따른 유기 EL 표시 장치의 구성과 마찬가지이다.

또한, 제5 실시 형태에 따른 유기 EL 표시 장치의 레벨 변환 회로 차광막에 는, 상기 제4 실시 형태와 마찬가지로, 1/2(Vdd+Vbb)의 고정 전위가 인가되도록 구성되어 있다. 또한, 제5 실시 형태에 따른 유기 EL 표시 장치의 H계 드라이버의 시프트 레지스터 회로 차광막과, 샘플링 트랜지스터 차광막과, 버퍼 차광막과, DA 컨버터 차광막과, 클럭 발생 회로 차광막과, V계 드라이버의 시프트 레지스터 회로 차광막에는, 상기 제4 실시 형태와 마찬가지로, 1/2(Vdd+Vss)의 고정 전위가 인가되도록 구성되어 있다.

다음으로, 도 29∼도 32를 참조하여, 제5 실시 형태에 따른 유기 EL 표시 장치의 화소부의 n채널 트랜지스터 및 p채널 트랜지스터의 동작에 대하여 설명한다.

이 제5 실시 형태에 따른 유기 EL 표시 장치의 화소부(66)의 n채널 트랜지스터(68)에서는 게이트 전극(68a) 및 드레인 영역(68b)에, 각각, 도 19에 도시한 상기 제4 실시 형태에 따른 게이트 전위 Vgate 및 신호 전위 Vsig와 마찬가지의 전위를 인가한다. 이에 의해, 제5 실시 형태에 따른 n채널 트랜지스터(68)의 채널 영역(68d)에는, 도 19에 도시한 제4 실시 형태에 따른 채널 영역(68d)의 전위 Vch와 마찬가지의 전위가 인가된다. 이에 의해, 제5 실시 형태에 따른 화소부(66)의 n채널 트랜지스터(68)의 상부 채널측에서는, 상기 제4 실시 형태와 마찬가지의 동작이 행해진다.

그리고, 제5 실시 형태에서는, n채널 트랜지스터(68)의 게이트 전극(68a)과, 표시부 차광막(13)의 화소부 차광 영역(13a)이 접속되어 있음으로써, 동일한 게이트선에 접속되는 복수의 n채널 트랜지스터(68)의 게이트 전극(68a)에 인가되는 전위 Vgate가, 이들 복수의 n채널 트랜지스터(68)의 게이트 전극(68a)에 각각 접속되 는 화소부 차광 영역(13a)에 마찬가지로 인가된다. 즉, 이 제5 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)에 인가되는 전위 Vback는, 도 19에 도시한 제4 실시 형태에 따른 n채널 트랜지스터(68)의 게이트 전위 Vgate와 마찬가지의 파형을 나타낸다. 그리고, 제5 실시 형태에서는, n채널 트랜지스터(68)의 게이트 전극(68a)에 플러스측 전위 Vdd가 인가되는 기간에는, 대응하는 화소부 차광 영역(13a)에도 플러스측 전위 Vdd가 인가된다. 한편, n채널 트랜지스터(68)의 게이트 전극(68a)에 마이너스측 전위 Vbb가 인가되는 기간에는, 대응하는 화소부 차광 영역(13a)에도 마이너스측 전위 Vbb가 인가된다. 그리고, 제5 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(68)의 드레인 영역(68b) 사이의 실효적인 전압 Vbd=1/3(Vback-Vsig)는, 도 29에 도시한 바와 같이, 도 20에 도시한 제4 실시 형태에 따른 n채널 트랜지스터(68)의 게이트 전극(68a)과 드레인 영역(68b) 사이의 전압 Vgd의 파형의 전압값을 1/3로 축소한 파형을 나타낸다. 또한, 제5 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(68)의 채널 영역(68d) 사이의 실효적인 전압 Vbc=1/3(Vback-Vch)는, 도 29에 도시한 바와 같이, 도 20에 도시한 제4 실시 형태에 따른 n채널 트랜지스터(68)의 게이트 전극(68a)과 채널 영역(68d) 사이의 전압 Vgc의 파형의 전압값을 1/3로 축소한 파형을 나타낸다.

따라서, n채널 트랜지스터(68)의 상부 채널이 온 상태인 기간에서, 제5 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(68)의 채널 영역(68d) 사이의 실효적인 전압(전위차) Vbc는, 약 0.2V∼약 1.3V의 범위 에서 변화된다. 한편, n채널 트랜지스터(68)의 상부 채널이 오프 상태인 기간에서, 제5 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(68)의 채널 영역(68d) 사이의 실효적인 전압(전위차) Vbc는, 약 -2.8V∼약 -1.8V의 범위에서 변화된다. 이에 의해, 도 30에 도시한 바와 같이, 제5 실시 형태에 따른 n채널 트랜지스터(68)의 상부 채널이 오프 상태인 기간에서, 화소부 차광 영역(13a)과 채널 영역(68d) 사이의 실효적인 전압 Vbc(약 -2.8V∼약 -1.8V)는, n채널 트랜지스터(68)의 오프 영역의 전압(약 0.5V 이하)으로 된다. 이 때문에, n채널 트랜지스터(68)의 상부 채널이 오프 상태인 기간에, n채널 트랜지스터(68)의 하부 채널이 온하는 것이 억제된다. 이에 의해, 이 기간에 n채널 트랜지스터(68)의 하부 채널을 통해 드레인 영역(68b)과 소스 영역(68c) 사이에 전류가 흐르는 것이 억제된다.

다음으로, 제5 실시 형태에 따른 유기 EL 표시 장치의 화소부(66)의 p채널 트랜지스터(73)에서는, 게이트 전극(73a) 및 드레인 영역(73b)에, 각각, 도 24에 도시한 제4 실시 형태에 따른 게이트 전위 Vgate(Pch) 및 플러스측 전위 PVdd와 동일한 전위가 인가된다. 이에 의해, 제5 실시 형태에 따른 p채널 트랜지스터(73)의 채널 영역(73d)에는, 도 24에 도시한 제4 실시 형태에 따른 채널 영역(73d)의 전위 Vch와 마찬가지의 전위가 인가된다. 이 때문에, 제5 실시 형태에 따른 화소부(66)의 p채널 트랜지스터(73)의 상부 채널측에서는, 상기 제4 실시 형태에 따른 p채널 트랜지스터(73)와 마찬가지가 동작이 행해진다.

그리고, 제5 실시 형태에서는, p채널 트랜지스터(73)의 게이트 전극(73a)과, 표시부 차광막(13)의 화소부 차광 영역(13a)이 접속되어 있음으로써, 게이트 전극(73a)에 인가되는 게이트 전위 Vgate(Pch)와 동일한 전위가, 표시부 차광막(13)의 화소부 차광 영역(13a)에 인가된다. 즉, 이 제5 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)에 인가되는 전위 Vback는, 도 24에 도시한 제4 실시 형태에 따른 게이트 전위 Vgate(Pch)와 마찬가지의 파형을 나타낸다. 이에 의해, 제5 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, p채널 트랜지스터(73)의 드레인 영역(73b) 사이의 실효적인 전압 Vbd=1/3(Vback-Vd(Pch))는, 도 31에 도시한 바와 같이, 도 25에 도시한 제4 실시 형태에 따른 p채널 트랜지스터(73)의 게이트 전극(73a)과 드레인 영역(73b) 사이의 전압 Vgd의 파형의 전압값을 1/3로 축소한 파형을 나타낸다. 또한, 제5 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, p채널 트랜지스터(73)의 채널 영역(73d) 사이의 실효적인 전압 Vbc=1/3(Vback-Vch(Pch))는, 도 31에 도시한 바와 같이, 도 25에 도시한 제4 실시 형태에 따른 p채널 트랜지스터(73)의 게이트 전극(73a)과 채널 영역(73d) 사이의 전압 Vgc의 파형의 전압값을 1/3로 축소한 파형을 나타낸다.

따라서, 제5 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, p채널 트랜지스터(73)의 채널 영역(73d) 사이의 실효적인 전압 Vbc는, 도 31에 도시한 바와 같이, 약 -1.5V∼약 0V의 범위에서 변화된다. 이에 의해, 도 32에 도시한 바와 같이, 제5 실시 형태에 따른 화소부 차광 영역(13a)과 p채널 트랜지스터(73)의 채널 영역(73d) 사이의 실효적인 전압 Vbc(약 -1.5V∼약 0V)는, p채널 트랜지스터(73)의 오프 영역의 전압(약 -2V 이상)으로 된다. 이 때문에, p채널 트랜지 스터(73)의 상부 채널이 오프 상태인 기간에, p채널 트랜지스터(73)의 하부 채널이 온하는 것이 억제된다. 이에 의해, 이 기간에 p채널 트랜지스터(73)의 하부 채널을 통해 드레인 영역(73b)과 소스 영역(73c) 사이에 전류가 흐르는 것이 억제된다.

제5 실시 형태에서는, 상기한 바와 같이, 유기 EL 표시 장치에서, 표시부 차광막(13)의 화소부 차광 영역(13a)과, 대응하는 화소부(66)의 n채널 트랜지스터(68)의 게이트 전극(68a)을 접속함으로써, 표시부 차광막(13)의 화소부 차광 영역(13a)에, 대응하는 화소부(66)의 n채널 트랜지스터(68)의 게이트 전위 Vgate와 동일한 전위를 제공함으로써, 게이트 전극(68a)에 마이너스측 전위 Vbb를 인가함으로써 n채널 트랜지스터(68)의 상부 채널을 오프 상태에 유지하고 있는 기간에는, 화소부 차광 영역(13a)에도 마이너스측 전위 Vbb가 제공되는 것에 기인하여 n채널 트랜지스터(68)의 하부 채널이 온하는 것을 억제할 수 있다. 이 때문에, 유기 EL 표시 장치의 동작 불량의 발생을 억제할 수 있다.

또한, 제5 실시 형태에서는, 유기 EL 표시 장치에서, 표시부 차광막(13)의 화소부 차광 영역(13a)과, 대응하는 화소부(66)의 p채널 트랜지스터(73)의 게이트 전극(73a)을 접속함으로써, 표시부 차광막(13)의 화소부 차광 영역(13a)에, 대응하는 화소부(66)의 p채널 트랜지스터(73)의 게이트 전위 Vgate와 동일한 전위를 제공함으로써, p채널 트랜지스터(73)의 상부 채널을 오프 상태로 유지하고 있는 기간에는, p채널 트랜지스터(73)의 하부 채널이 온하는 것을 억제할 수 있다. 이 때문에, 유기 EL 표시 장치의 동작 불량의 발생을 억제할 수 있다.

또한, 제5 실시 형태에서는, 상기한 바와 같이, 유기 EL 표시 장치에서, 표 시부 차광막(13)의 화소부 차광 영역(13a)과, 대응하는 화소부(66)의 n채널 트랜지스터(68)의 게이트 전극(68a)(p채널 트랜지스터(73)의 게이트 전극(73a))을 접속함으로써, 표시부 차광막(13)의 화소부 차광 영역(13a)에, 대응하는 화소부(66)의 n채널 트랜지스터(68)의 게이트 전극(68a)(p채널 트랜지스터(73)의 게이트 전극(73a))에 인가되는 전위와 동일한 전위를 제공함으로써, 표시부 차광막(13)의 화소부 차광 영역(13a)을 화소부(66)의 n채널 트랜지스터(68)(p채널 트랜지스터(73))의 게이트 전극으로서 기능시킬 수 있다. 이에 의해, n채널 트랜지스터(68)의 게이트 전극(68a)과, 표시부 차광막(13)의 화소부 차광 영역(13a)의 양방을 이용하여 n채널 트랜지스터(68)를 구동시킬 수 있음과 함께, p채널 트랜지스터(73)의 게이트 전극(73a)과, 표시부 차광막(13)의 화소부 차광 영역(13a)의 양방을 이용하여 p채널 트랜지스터(73)를 구동시킬 수 있다. 이에 의해, 화소부(66)의 n채널 트랜지스터(68) 및 p채널 트랜지스터(73)의 구동 능력을 향상시킬 수 있다.

또한, 도 31에 도시한 제5 실시 형태에 따른 화소부 차광 영역(13a)과 p채널 트랜지스터(73)의 채널 영역(73d) 사이의 실효적인 전압 Vbc(약 -1.5V∼약 0V)는, 항상 p채널 트랜지스터(73)의 오프 영역의 전압(약 -2V 이상)으로 되어 있지만, p채널 트랜지스터(73)의 상부 채널이 온 상태로 되는 기간에, 전압 Vbc가 p채널 트랜지스터(73)의 온 영역의 전압(약 -2.5V 이하)으로 되도록 각 공급 전위를 설정하면, 용이하게, 표시부 차광막(13)의 화소부 차광 영역(13a)을 p채널 트랜지스터(73)의 하부 채널측의 게이트 전극으로서 기능시킬 수 있다.

제5 실시 형태에 따른 상기 이외의 효과는, 상기 제1 실시 형태에 따른 효과 와 마찬가지이다.

(제6 실시 형태)

이 제6 실시 형태에서는, 상기 제4 실시 형태와 달리, 유기 EL 표시 장치의 표시부 차광막의 화소부 차광 영역에, 대응하는 화소부의 n채널 트랜지스터 및 p채널 트랜지스터의 드레인 영역과 동일한 전위를 인가하는 경우에 대해 설명한다.

이 제6 실시 형태에 따른 유기 EL 표시 장치는, 도 18에 도시한 제4 실시 형태에 따른 화소부(66)와 마찬가지의 화소부를 갖고 있다. 단, 제6 실시 형태에서는, 도 18에 도시한 제4 실시 형태에 따른 화소부(66)의 n채널 트랜지스터(68) 및 p채널 트랜지스터(73)가, 도 15에 도시한 제3 실시 형태에 따른 n채널 트랜지스터(58)와 마찬가지의 구조를 갖도록 구성되어 있다. 즉, 제6 실시 형태에서는, 도 18에 도시한 제4 실시 형태에 따른 화소부(66)의 n채널 트랜지스터(68) 및 p채널 트랜지스터(73)가, 도 15에 도시한 제3 실시 형태에 따른 드레인 영역(8b)과, 표시부 차광막(13)의 화소부 차광 영역(13a)이 1층째의 플러그(21)와, 2층째의 플러그(53)와, 배선층(54)과, 플러그(20a)를 개재하여 접속된 구조를 갖도록 구성되어 있다. 또한, 드레인 영역(8b)과 화소부 차광 영역(13a)은, 1층째의 플러그(21)에 의해 직접 접속해도 된다. 이에 의해, 제6 실시 형태에서는, 도 18에 도시한 제4 실시 형태에 따른 화소부(66)의 n채널 트랜지스터(68) 및 p채널 트랜지스터(73)의 각각의 드레인 영역(68b, 73b)과, 대응하는 표시부 차광막(13)의 화소부 차광 영역(13a)에 동일한 전위가 인가되도록 구성되어 있다. 또한, 제6 실시 형태에서는, 배선부 차광 영역(13b)과, 화소부 차광 영역(13a)은, 분단되어 있으며, 배선부 차 광 영역(13b)에는, 적당한 전위(1/2(Vdd+Vss))가 인가되어 있다. 제6 실시 형태에 따른 유기 EL 표시 장치의 상기 이외의 구성은, 상기 제4 실시 형태에 따른 유기 EL 표시 장치의 구성과 마찬가지이다.

또한, 제6 실시 형태에 따른 유기 EL 표시 장치의 레벨 변환 회로 차광막에는, 상기 제4 실시 형태와 마찬가지로, 1/2(Vdd+Vbb)의 전위가 인가되도록 구성되어 있다. 또한, 제5 실시 형태에 따른 유기 EL 표시 장치의 H계 드라이버의 시프트 레지스터 회로 차광막과, 샘플링 트랜지스터 차광막과, 버퍼 차광막과, DA 컨버터 차광막과, 클럭 발생 회로 차광막과, V계 드라이버의 시프트 레지스터 회로 차광막에는, 상기 제4 실시 형태와 마찬가지로, 1/2(Vdd+Vss)의 전위가 인가되도록 구성되어 있다.

다음으로, 도 33∼도 36을 참조하여, 제6 실시 형태에 따른 유기 EL 표시 장치의 화소부의 n채널 트랜지스터 및 p채널 트랜지스터의 동작에 대하여 설명한다.

이 제6 실시 형태에 따른 유기 EL 표시 장치의 화소부(66)의 n채널 트랜지스터(68)에서는, 게이트 전극(68a) 및 드레인 영역(68b)에, 각각, 도 19에 도시한 상기 제4 실시 형태에 따른 게이트 전위 Vgate 및 신호 전위 Vsig와 마찬가지의 전위를 인가한다. 이 때, 제6 실시 형태에 따른 n채널 트랜지스터(68)의 채널 영역(68d)에는, 도 19에 도시한 제4 실시 형태에 따른 채널 영역(68d)의 전위 Vch와 마찬가지의 전위가 인가된다. 이에 의해, 제6 실시 형태에 따른 화소부(66)의 n채널 트랜지스터(68)의 상부 채널측에서는, 상기 제4 실시 형태와 마찬가지의 동작이 행해진다.

그리고, 제6 실시 형태에서는, n채널 트랜지스터(68)의 드레인 영역(68b)과, 대응하는 표시부 차광막(13)의 화소부 차광 영역(13a)이 접속되어 있음으로써, 드레인 영역(68b)에 인가되는 신호 전위 Vsig와 동일한 전위가, 표시부 차광막(13)의 화소부 차광 영역(13a)에 인가된다. 이에 의해, 제6 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(68)의 드레인 영역(68b) 사이의 실효적인 전압 Vbd=1/3(Vback-Vsig)는, 도 33에 도시한 바와 같이, 약 0V로 된다. 또한, 제6 실시 형태에 따른 화소부 차광 영역(13a)과 n채널 트랜지스터(68)의 채널 영역(68d) 사이의 실효적인 전압 Vbc=1/3(Vback-Vch)는, 도 33에 도시한 바와 같은 파형을 나타냄과 함께, 약 -0.2V∼약 0.4V의 범위에서 변화된다.

따라서, 도 34에 도시한 바와 같이, 제6 실시 형태에 따른 화소부 차광 영역(13a)과 n채널 트랜지스터(68)의 채널 영역(68d) 사이의 실효적인 전압 Vbc(약 -0.2V∼약 0.4V)는, n채널 트랜지스터(68)의 오프 영역의 전압(약 0.5V 이하)으로 된다. 이에 의해, 제6 실시 형태에서는, n채널 트랜지스터(68)의 상부 채널이 오프 상태인 기간에, n채널 트랜지스터(68)의 드레인 영역(68b)에 인가되는 신호 전위 Vsig와 동일한 전위가 표시부 차광막(13)의 화소부 차광 영역(13a)에 인가되는 경우에도, n채널 트랜지스터(68)의 하부 채널이 온하는 것이 억제된다. 이 때문에, 이 기간에 n채널 트랜지스터(68)의 하부 채널을 통해 드레인 영역(68b)과 소스 영역(68c) 사이에 전류가 흐르는 것이 억제된다.

다음으로, 제6 실시 형태에 따른 유기 EL 표시 장치의 화소부(66)의 p채널 트랜지스터(73)에서는, 게이트 전극(73a) 및 드레인 영역(73b)에, 각각, 도 24에 도시한 제4 실시 형태에 따른 게이트 전위 Vgate(Pch) 및 플러스측 전위 PVdd와 마찬가지의 전위가 인가된다. 이 때, 제6 실시 형태에 따른 p채널 트랜지스터(73)의 채널 영역(73d)에는, 도 24에 도시한 제4 실시 형태에 따른 채널 영역(73d)의 전위 Vch와 마찬가지의 전위가 인가된다. 이에 의해, 제6 실시 형태에 따른 화소부(66)의 p채널 트랜지스터(73)의 상부 채널측에서는, 상기 제4 실시 형태에 따른 p채널 트랜지스터(73)와 마찬가지의 동작이 행해진다.

그리고, 제6 실시 형태에서는, p채널 트랜지스터(73)의 드레인 영역(73b)과, 표시부 차광막(13)의 화소부 차광 영역(13a)이 접속되어 있음으로써, 드레인 영역(73b)에 인가되는 플러스측 전위 PVdd(약 8V)와 동일한 전위가, 표시부 차광막(13)의 화소부 차광 영역(13a)에 인가된다. 이에 의해, 제6 실시 형태에 따른 표시부 차광막(13)의 화소부 차광 영역(13a)과, p채널 트랜지스터(73)의 드레인 영역(73b) 사이의 실효적인 전압 Vbd=1/3(Vback-Vd(Pch))는, 도 35에 도시한 바와 같이, 약 0V로 된다. 또한, 제6 실시 형태에 따른 화소부 차광 영역(13a)과 p채널 트랜지스터(73)의 채널 영역(73d) 사이의 실효적인 전압 Vbc=1/3(Vback-Vch(Pch))는, 도 35에 도시한 바와 같은 파형을 나타냄과 함께, 약 0V∼약 1.5V의 범위에서 변화된다.

이에 의해, 도 36에 도시한 바와 같이, 제6 실시 형태에 따른 화소부 차광 영역(13a)과 p채널 트랜지스터(73)의 채널 영역(73d) 사이의 실효적인 전압(전위차) Vbc(약 0V∼약 1.5V)는, p채널 트랜지스터(73)의 오프 영역의 전압(약 -2V 이상)으로 된다. 이 때문에, 제6 실시 형태에서는, p채널 트랜지스터(73)의 상부 채널이 오프 상태인 기간에, 드레인 영역(73b)에 인가되는 플러스측 전위 PVdd와 동 일한 전위가 대응하는 표시부 차광막(13)의 화소부 차광 영역(13a)에 인가되는 경우에도, p채널 트랜지스터(73)의 하부 채널이 온하는 것이 억제된다. 이 때문에, 이 기간에 p채널 트랜지스터(73)의 하부 채널을 통해 드레인 영역(73b)과 소스 영역(73c) 사이에 전류가 흐르는 것이 억제된다.

제6 실시 형태에서는, 상기한 바와 같이, 화소부(66)의 n채널 트랜지스터(68)의 채널 영역(68d)의 전위는, 드레인 영역(68b)의 전위(신호 전위 Vsig)가 변화되는 전압 범위 내에서, 또한, 드레인 영역(68b)의 전위(신호 전위 Vsig)에 대응한 전위로 된다. 이에 의해, 유기 EL 표시 장치에서, 표시부 차광막(13)의 화소부 차광 영역(13a)과, 대응하는 화소부(66)의 n채널 트랜지스터(68)의 드레인 영역(68b)을 접속함으로써, 표시부 차광막(13)의 화소부 차광 영역(13a)에, 대응하는 화소부(66)의 n채널 트랜지스터(68)의 드레인 영역(68b)에 인가되는 신호 전위 Vsig와 동일한 전위를 제공함으로써, 표시부 차광막(13)의 화소부 차광 영역(13a)과, 대응하는 n채널 트랜지스터(68)의 채널 영역(68b) 사이의 실효적인 전압(전위차) Vbc를 약 -0.2V∼약 0.4V의 범위 내로 제어할 수 있다. 이 때문에, 표시부 차광막(13)의 화소부 차광 영역(13a)과, 대응하는 n채널 트랜지스터(68)의 채널 영역(68b) 사이의 실효적인 전압(전위차) Vbc를 n채널 트랜지스터(68)의 오프 영역의 전압 범위 내(약 0.5V 이하)로 제어할 수 있다. 이에 의해, 표시부 차광막(13)의 화소부 차광 영역(13a)에 드레인 영역(68b)에 인가되는 신호 전위 Vsig와 동일한 전위가 인가되는 것에 기인하여, n채널 트랜지스터(68)의 상부 채널의 오프 시에, n채널 트랜지스터(68)의 하부 채널이 온하는 것을 억제할 수 있다. 이 때문에, 유 기 EL 표시 장치의 동작 불량의 발생을 억제할 수 있다.

또한, 제6 실시 형태에서는, 화소부(66)의 p채널 트랜지스터(73)의 채널 영역(73d)의 전위는, 드레인 영역(73b)의 플러스측 전위 PVdd에 대응한 소정 범위 내의 전위로 된다. 이에 의해, 유기 EL 표시 장치에서, 표시부 차광막(13)의 화소부 차광 영역(13a)과, 대응하는 화소부(66)의 p채널 트랜지스터(73)의 드레인 영역(73b)을 접속함으로써, 표시부 차광막(13)의 화소부 차광 영역(13a)에, 대응하는 화소부(66)의 p채널 트랜지스터(73)의 드레인 영역(73b)에 인가되는 플러스측 전위 PVdd와 동일한 전위를 제공함으로써, 표시부 차광막(13)의 화소부 차광 영역(13a)과, 대응하는 p채널 트랜지스터(73)의 채널 영역(73d) 사이의 실효적인 전압(전위차) Vbc를 약 0V∼약 1.5V의 범위 내로 제어할 수 있다. 이 때문에, 표시부 차광막(13)의 화소부 차광 영역(13a)과, 대응하는 p채널 트랜지스터(73)의 채널 영역(73d) 사이의 실효적인 전압(전위차) Vbc를 p채널 트랜지스터(73)의 오프 영역의 전압 범위 내(약 -2V 이상)로 제어할 수 있다. 이에 의해, 표시부 차광막(13)의 화소부 차광 영역(13a)에 드레인 영역(73b)에 인가되는 플러스측 전위 PVdd와 동일한 전위가 인가되는 것에 기인하여, p채널 트랜지스터(73)의 상부 채널의 오프 시에, p채널 트랜지스터(73)의 하부 채널이 온하는 것을 억제할 수 있다. 이에 의해서도, 유기 EL 표시 장치의 동작 불량의 발생을 억제할 수 있다.

또한, 제6 실시 형태에서는, 표시부 차광막(13)의 화소부 차광 영역(13a)과, n채널 트랜지스터(68)의 드레인 영역(68b)을 접속함으로써, n채널 트랜지스터(68)의 드레인 영역(68b)에 접속되는 드레인선의 전기 용량이 표시부 차광막(13)의 화 소부 차광 영역(13a) 만큼 증가한다. 이에 의해, 드레인선에 영상 신호(신호 전위 Vsig)가 공급될 때에, 그 영상 신호의 전하를 드레인선 및 드레인선에 연결되는 전기 용량으로서 기여하는 부분에 충분히 축적할 수 있다. 그리고, 그 충분히 축적된 전하를, 게이트선으로부터 소정의 주사 신호가 공급됨으로써 n채널 트랜지스터(68)가 온하는 기간에, n채널 트랜지스터(68)를 통해 p채널 트랜지스터(73)의 게이트에 공급할 수 있다. 이에 의해, 드레인선의 전기 용량이 작은 경우와 달리, 드레인선에 공급된 영상 신호의 신호 전위 Vsig를 충분히 p채널 트랜지스터(73a)의 게이트에 전달할 수 있기 때문에, 영상 신호의 신호 전위 Vsig에 따른 p채널 트랜지스터(73)의 온 상태(오프 상태)의 제어를 확실하게 행할 수 있다. 이 때문에, p채널 트랜지스터(73)를 통해 유기 EL 소자(72)에 인가되는 전위를 영상 신호에 따라 정확하게 제어할 수 있기 때문에, 유기 EL 표시 장치의 화질을 향상시킬 수 있다.

제6 실시 형태에 따른 상기 이외의 효과는, 상기 제1 실시 형태에 따른 효과와 마찬가지이다.

(제7 실시 형태)

이 제7 실시 형태에서는, 상기 제4 실시 형태와 달리, 유기 EL 표시 장치의 화소부의 p채널 트랜지스터의 하방에 배치된 표시부 차광막의 화소부 차광 영역에 p채널 트랜지스터의 드레인 영역에 인가되는 플러스측 전위 PVdd를 인가함과 함께, 화소부의 n채널 트랜지스터의 하방에 배치된 표시부 차광막의 화소부 차광 영역에 1/2(Vdd+Vbb)의 전위를 인가하는 경우에 대해 설명한다.

이 제7 실시 형태에 따른 유기 EL 표시 장치는, 도 18에 도시한 제4 실시 형태에 따른 화소부(66)와 마찬가지의 화소부를 갖고 있다. 단, 제7 실시 형태에서는, 도 18에 도시한 제4 실시 형태에 따른 화소부(66)의 p채널 트랜지스터(73)의 하방에 배치된 표시부 차광막(13)의 화소부 차광 영역(13a)에 대하여, p채널 트랜지스터(73)의 드레인 영역(73b)에 연결되는 플러스측 전위 PVdd를 공급하는 신호선이 접속되어 있다. 이에 의해, 제7 실시 형태에서는, 화소부(66)의 p채널 트랜지스터(73)의 하방에 배치된 표시부 차광막(13)의 화소부 차광 영역(13a)에 플러스측 전위 PVdd가 공급된다. 제7 실시 형태에 따른 유기 EL 표시 장치의 상기 이외의 구성은, 상기 제4 실시 형태에 따른 유기 EL 표시 장치의 구성과 마찬가지이다.

또한, 제7 실시 형태에 따른 화소부(66)의 배선부 차광 영역(13b) 및 n채널 트랜지스터(68)의 하방에 배치된 표시부 차광막(13)의 화소부 차광 영역(13a)에는, 상기 제4 실시 형태와 마찬가지로, 1/2(Vdd+Vbb)의 전위가 인가되어 있다. 또한, 제7 실시 형태에 따른 유기 EL 표시 장치의 레벨 변환 회로 차광막에는, 상기 제4 실시 형태와 마찬가지로, 1/2(Vdd+Vbb)의 전위가 인가되도록 구성되어 있다. 또한, 제7 실시 형태에 따른 유기 EL 표시 장치의 H계 드라이버의 시프트 레지스터 회로 차광막과, 샘플링 트랜지스터 차광막과, 버퍼 차광막과, DA 컨버터 차광막과, 클럭 발생 회로 차광막과, V계 드라이버의 시프트 레지스터 회로 차광막에는, 상기 제4 실시 형태와 마찬가지로, 1/2(Vdd+Vss)의 전위가 인가되도록 구성되어 있다.

다음으로, 제7 실시 형태에 따른 유기 EL 표시 장치의 화소부의 n채널 트랜지스터 및 p채널 트랜지스터의 동작에 대하여 설명한다.

이 제7 실시 형태에 따른 유기 EL 표시 장치의 화소부(66)의 n채널 트랜지스터(68)는, 상기 제4 실시 형태에 따른 화소부(66)의 n채널 트랜지스터(68)와 완전히 마찬가지의 동작을 행함으로써, n채널 트랜지스터(68)의 상부 채널이 오프 상태인 기간에, n채널 트랜지스터(68)의 하부 채널이 온하는 것이 억제된다.

그리고, 제7 실시 형태에 따른 화소부(66)의 p채널 트랜지스터(73)에서는, 게이트 전극(73a)에, 도 24에 도시한 제4 실시 형태에 따른 게이트 전위 Vgate(Pch)와 마찬가지의 전위가 인가됨과 함께, 드레인 영역(73b)에 플러스측 전위 PVdd(약 8V)가 인가된다. 이 때, 제7 실시 형태에 따른 p채널 트랜지스터(73)의 채널 영역(73d)의 전위 Vch(Pch)는, 도 24에 도시한 제4 실시 형태에 따른 채널 영역(73d)의 전위 Vch(Pch)와 마찬가지의 파형을 나타낸다. 이에 의해, 제7 실시 형태에 따른 p채널 트랜지스터(73)의 상부 채널측에서는, 상기 제4 실시 형태에 따른 p채널 트랜지스터(73)와 마찬가지가 동작이 행해진다.

그리고, 제7 실시 형태에서는, p채널 트랜지스터(73)의 하방에 배치된 표시부 차광막(13)의 화소부 차광 영역(13a)에 플러스측 전위 PVdd(약 8V)가 인가된다. 이에 의해, 제7 실시 형태에 따른 p채널 트랜지스터(73)의 하부 채널측에서는, 상기 제6 실시 형태에 따른 p채널 트랜지스터(73)의 하부 채널측과 마찬가지의 동작이 행해진다. 이에 의해, p채널 트랜지스터(73)의 상부 채널이 오프 상태인 기간에, p채널 트랜지스터(73)의 하부 채널이 온하는 것이 억제된다.

제7 실시 형태에서는, 상기한 바와 같이, p채널 트랜지스터(73)의 채널 영역(73d)의 전위는, 드레인 영역(73b)의 플러스측 전위 PVdd에 대응한 소정의 범위 내 의 전위로 된다. 이에 의해, 유기 EL 표시 장치에서, 화소부(66)의 p채널 트랜지스터(73)의 하방에 배치된 표시부 차광막(13)의 화소부 차광 영역(13a)에, p채널 트랜지스터(73)의 드레인 영역(73b)에 인가되는 플러스측 전위 PVdd와 동일한 전위를 인가함으로써, 표시부 차광막(13)의 화소부 차광 영역(13a)과, 대응하는 p채널 트랜지스터(73)의 채널 영역(73d) 사이의 실효적인 전압(전위차) Vbc를 p채널 트랜지스터(73)의 오프 영역의 전압 범위 내(약 -2V 이상)로 제어할 수 있다. 이 때문에, 용이하게, 표시부 차광막(13)의 화소부 차광 영역(13a)에 플러스측 전위 PVdd가 인가되는 것에 기인하여, 화소부(66)의 p채널 트랜지스터(73)의 오프 시에, 화소부(66)의 p채널 트랜지스터(73)가 온하는 것을 확실하게 억제할 수 있다. 그 결과, 유기 EL 표시 장치의 동작 불량의 발생을 억제할 수 있다.

제7 실시 형태에 따른 상기 이외의 효과는, 상기 제4 실시 형태에 따른 효과와 마찬가지이다.

(제8 실시 형태)

이 제8 실시 형태에서는, 액정 표시 장치의 주변 회로에 n채널 트랜지스터 및 p채널 트랜지스터에 의해 구성된 CMOS 회로를 설치하는 경우에 대해 설명한다.

이 제8 실시 형태에 따른 액정 표시 장치에서는, 도 1에 도시한 제1 실시 형태에 따른 액정 표시 장치의 시프트 레지스터 회로(25, 35), DA 컨버터(28), 클럭 발생 회로(29) 및 레벨 변환 회로(36)에, 도 37에 도시한 바와 같은 n채널 트랜지스터(81) 및 p채널 트랜지스터(82)로 이루어지는 CMOS 회로(83)가 설치되어 있다. 또한, 이 n채널 트랜지스터(81) 및 p채널 트랜지스터(82)는, 본 발명의 「제2 트랜 지스터」의 일례이다. 또한, n채널 트랜지스터(81)의 게이트 전극(81a)과, p채널 트랜지스터(82)의 게이트 전극(82a)은 상호 접속되어 있다. 이에 의해, n채널 트랜지스터(81)의 게이트 전극(81a)과, p채널 트랜지스터(82)의 게이트 전극(82a)에는, 동일한 전위가 인가된다. 또한, p채널 트랜지스터(82)의 소스 영역(82b)에는, 플러스측 전위 Vdd가 인가됨과 함께, n채널 트랜지스터(81)의 소스 영역(81a)에는, 마이너스측 전위 Vbb가 인가되어 있다. 그리고, n채널 트랜지스터(81)와, p채널 트랜지스터(82)는, 공통의 드레인 영역(84)을 갖고 있다.

또한, 제8 실시 형태에서는, 시프트 레지스터 회로(25, 35), DA 컨버터(28), 클럭 발생 회로(29) 및 레벨 변환 회로(36)에 설치된 CMOS 회로(83)의 하방을 피복하도록, 각각, 도 1에 도시한 시프트 레지스터 회로 차광막(30, 37), DA 컨버터 차광막(33), 클럭 발생 회로 차광막(34) 및 레벨 변환 회로 차광막(38)이 형성되어 있다. 그리고, 제8 실시 형태에서는, 시프트 레지스터 회로 차광막(30, 37), DA 컨버터 차광막(33), 클럭 발생 회로 차광막(34) 및 레벨 변환 회로 차광막(38)에 각각 1/2(Vdd+Vbb)=약 2.75V의 전위가 인가되어 있다.

제8 실시 형태에 따른 액정 표시 장치의 상기 이외의 구성은, 상기 제1 실시 형태에 따른 액정 표시 장치의 구성과 마찬가지이다. 또한, 제8 실시 형태에 따른 화소부의 n채널 트랜지스터의 하방에 배치된 표시부 차광막의 화소부 차광 영역에는, 상기 제1 실시 형태와 마찬가지로, 1/2(Vdd+Vbb)의 전위가 인가되어 있다. 또한, 제8 실시 형태에 따른 액정 표시 장치의 샘플링 트랜지스터 차광막과 버퍼 차광막에는, 상기 제1 실시 형태와 마찬가지로, 1/2(Vdd+Vss)의 전위가 인가되도록 구성되어 있다.

다음으로, 도 37 및 도 38을 참조하여, 본 발명의 제8 실시 형태에 따른 액정 표시 장치의 주변 회로에 포함되는 CMOS 회로(83)의 동작에 대하여 설명한다. 또한, CMOS 회로(83)를 구성하는 n채널 트랜지스터의 임계값 전압 Vth는, 약 1V이며, p채널 트랜지스터의 임계값 전압 Vth는, 약 -2.5V인 것으로 한다. 이에 의해, CMOS 회로(83)에서, n채널 트랜지스터는, 게이트 전극과 채널 영역 사이의 전압이 약 1V 이상일 때 온 상태로 되고, p채널 트랜지스터는, 게이트 전극과 채널 영역 사이의 전압이 약 -2.5V 이하일 때 온 상태로 된다. 또한, CMOS 회로(83)에서, n채널 트랜지스터는, 게이트 전극과 채널 영역 사이의 전압이 약 0.5V 이하일 때 오프 상태로 되며, p채널 트랜지스터는, 게이트 전극과 채널 영역 사이의 전압이 약 -2V 이상일 때 오프 상태로 되는 것으로 한다.

이 제8 실시 형태에서는, CMOS 회로(83)의 n채널 트랜지스터(81)의 상부 채널이 오프 상태이고, 또한, n채널 트랜지스터(81)의 소스 영역(81b) 및 드레인 영역(84) 중 어느 한쪽에 약 7.5V의 전위가 인가되었을 때에, 대응하는 차광막에 1/2(Vdd+Vbb)=약 2.75V의 전위를 제공한 경우, 그 차광막과, CMOS 회로(83)의 n채널 트랜지스터(81)의 채널 영역(81c) 사이의 실효적인 전압(전위차) Vbc는, 도 38에 도시한 바와 같이, 약 0.4V로 된다. 이 경우, CMOS 회로(83)의 n채널 트랜지스터(81)의 상부 채널이 오프 상태일 때, 대응하는 차광막과 n채널 트랜지스터(81)의 채널 영역(81c) 사이의 실효적인 전압(전위차) Vbc는, n채널 트랜지스터(81)의 오프 영역의 전압으로 된다. 이에 의해, 이 때 n채널 트랜지스터(81)의 하부 채널이 온하는 것이 억제된다.

또한, n채널 트랜지스터(81)의 상부 채널이 오프 상태이고, 또한, n채널 트랜지스터(81)의 소스 영역(81b)과 드레인 영역(84)에 동일한 전위가 인가되었을 때에, 대응하는 차광막에 1/2(Vdd+Vbb)=약 2.75V의 전위를 제공한 경우에는, 그 차광막과, n채널 트랜지스터(81)의 채널 영역(81c) 사이의 실효적인 전압(전위차) Vbc는, 도 38에 도시한 약 0.4V 이외의 전압으로 되는 경우도 있다. 이 경우에도, n채널 트랜지스터(81)의 소스 영역(81b)과 드레인 영역(84) 사이에 전위차는 발생하지 않기 때문에, 소스 영역(81b)과 드레인 영역(84) 사이에 리크 전류는 흐르지 않는다.

한편, CMOS 회로(83)의 p채널 트랜지스터(82)의 상부 채널(게이트 전극(82a) 측의 채널)이 오프 상태이고, 또한, p채널 트랜지스터(82)의 소스 영역(82b) 및 드레인 영역(84) 중 어느 한쪽에 약 7.5V의 전위가 인가되었을 때에, 대응하는 차광막에 1/2(Vdd+Vbb)=약 2.75V의 전위를 제공한 경우, 그 차광막과, CMOS 회로(83)의 p채널 트랜지스터(82)의 채널 영역(82c) 사이의 실효적인 전압(전위차) Vbc는, 도 38에 도시한 바와 같이, 약 0.4V로 된다. 이에 의해, CMOS 회로(83)의 p채널 트랜지스터(82)의 상부 채널이 오프 상태일 때, 대응하는 차광막과 p채널 트랜지스터(82)의 채널 영역(82c) 사이의 실효적인 전압 Vbc는, p채널 트랜지스터(82)의 오프 영역의 전압(약 -2V 이상)으로 된다. 이에 의해, 이 때 p채널 트랜지스터(82)의 하부 채널(차광막측의 채널)이 온하는 것이 억제된다.

또한, p채널 트랜지스터(82)의 상부 채널이 오프 상태이고, 또한, p채널 트 랜지스터(82)의 소스 영역(82b)과 드레인 영역(84)에 동일한 전위가 인가되었을 때에, 대응하는 차광막에 1/2(Vdd+Vbb)=약 2.75V의 전위를 제공한 경우에는, 그 차광막과, p채널 트랜지스터(82)의 채널 영역(82c) 사이의 실효적인 전압(전위차) Vbc는, 도 38에 도시한 약 0.4V 이외의 전압으로 되는 경우도 있다. 이 경우에도, p채널 트랜지스터(82)의 소스 영역(82b)과 드레인 영역(84) 사이에 전위차는 발생하지 않기 때문에, 소스 영역(82b)과 드레인 영역(84) 사이에 리크 전류는 흐르지 않는다.

제8 실시 형태에서는, 상기한 바와 같이, 시프트 레지스터 회로 차광막(30, 37), DA 컨버터 차광막(33), 클럭 발생 회로 차광막(34) 및 레벨 변환 회로 차광막(38)에 1/2(Vdd+Vbb)의 전위를 제공함으로써, 상기의 각 차광막과 대응하는 CMOS 회로(83)의 n채널 트랜지스터(81) 및 p채널 트랜지스터(82)의 상부 채널이 오프 상태일 때에, 각 차광막과 대응하는 n채널 트랜지스터(81) 및 p채널 트랜지스터(82)의 각각의 채널 영역(81c, 82c) 사이의 전압 Vbc를, n채널 트랜지스터(61) 및 p채널 트랜지스터(62)가 각각 오프 상태로 되는 전압으로 할 수 있다. 이 때문에, CMOS 회로(83)의 n채널 트랜지스터(81) 및 p채널 트랜지스터(82)의 상부 채널이 각각 오프 상태로 유지되어 있을 때에, n채널 트랜지스터(61) 및 p채널 트랜지스터(62)의 하부 채널이 온하는 것을 억제할 수 있다. 이에 의해, 주변 회로에 CMOS 회로를 포함하는 액정 표시 장치의 동작 불량이 발생하는 것을 억제할 수 있다.

다음으로, 도 39를 참조하여, 차광막에 인가하는 전위와, 그 차광막에 대응하는 p채널 트랜지스터 및 n채널 트랜지스터의 임계값 전압 Vth(설계값)의 관계에 대하여 설명한다. 또한, 이 도 39에서는, p채널 트랜지스터 및 n채널 트랜지스터와, 이들 하방에 배치된 차광막 사이의 절연막의 두께를, p채널 트랜지스터 및 n채널 트랜지스터의 게이트 절연막의 두께의 3배로 설정한 경우의, 차광막에 인가하는 전위와, p채널 트랜지스터 및 n채널 트랜지스터의 임계값 전압 Vth의 관계를 나타내고 있다.

여기서, 도 39를 참조하여, 상술한 제1 및 제4 실시 형태에 대하여 검토한다. 상기 제1 실시 형태에 따른 액정 표시 장치에서는, 표시부 차광막(13)(도 1 참조)의 화소부 차광 영역(13a)과 대응하는 화소부(6)의 n채널 트랜지스터(8)의 채널 영역(8d) 사이의 실효적인 전압 Vbc는 약 -1.4V∼약 0.1V로 된다. 또한, 이 제1 실시 형태에서는, 표시부 차광막(13)의 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)=약 1.5V의 전위를 인가한다. 이 경우, 도 39로부터 알 수 있는 바와 같이, n채널 트랜지스터(8)의 임계값 전압 Vth는, 약 1.0V로부터 약 0.8V로 약 0.2V만큼 저하되기 때문에, n채널 트랜지스터(8)의 온 영역의 전압 범위(약 1V 이상) 및 오프 영역의 전압 범위(약 0.5V 이하)는 약 0.2V 저하되는 방향으로 시프트한다. 이 경우에도, 표시부 차광막(13)의 화소부 차광 영역(13a)과 대응하는 n채널 트랜지스터(8)의 채널 영역(8d) 사이의 실효적인 전압 Vbc(약 -1.4V∼약 0.1V)는, 시프트 후의 n채널 트랜지스터(8)의 오프 영역의 전압 범위(약 0.3V 이하) 내로 유지된다. 이에 의해, 제1 실시 형태에 따른 화소부(6)의 n채널 트랜지스터(8)의 상부 채널이 오프 상태인 기간에서, 대응하는 표시부 차광막(13)의 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)의 전위를 인가함으로써 n채널 트랜지스터(8)의 임계값 전압 Vth가 저 하되는 경우에도, n채널 트랜지스터(8)의 하부 채널은 오프 상태로 유지된다.

또한, 상기 제4 실시 형태에 따른 유기 EL 표시 장치에서는, 표시부 차광막(13)의 화소부 차광 영역(13a)과 대응하는 화소부(66)(도 18 참조)의 n채널 트랜지스터(68)의 채널 영역(68d) 사이의 실효적인 전압 Vbc는 약 -1.4V∼약 -0.3V로 된다. 또한, 이 제4 실시 형태에서는, 표시부 차광막(13)의 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)=약 2.75V의 전위를 인가한다. 이 경우, 도 39로부터 알 수 있는 바와 같이, n채널 트랜지스터(68)의 임계값 전압 Vth는, 약 1.0V로부터 약 0.6V로 약 0.4V만큼 저하되기 때문에, n채널 트랜지스터(68)의 온 영역의 전압 범위(약 1V 이상) 및 오프 영역의 전압 범위(약 0.5V 이하)는 약 0.4V 저하되는 방향으로 시프트한다. 이 경우에도, 표시부 차광막(13)의 화소부 차광 영역(13a)과 대응하는 n채널 트랜지스터(68)의 채널 영역(68d) 사이의 실효적인 전압 Vbc(약 -1.4V∼약 -0.3V)는, 시프트 후의 n채널 트랜지스터(68)의 오프 영역의 전압 범위(약 0.1V 이하) 내로 유지된다. 이에 의해, 제4 실시 형태에 따른 화소부(66)의 n채널 트랜지스터(68)의 상부 채널이 오프 상태인 기간에서, 대응하는 표시부 차광막(13)의 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)의 전위를 인가하는 경우에도, n채널 트랜지스터(68)의 하부 채널은 오프 상태로 유지된다.

또한, 상기 제4 실시 형태에 따른 유기 EL 표시 장치에서, 표시부 차광막(13)의 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)=약 2.75V의 전위를 인가함으로써, 화소부(66)의 p채널 트랜지스터(73)의 임계값 전압 Vth는, 도 39로부터 알 수 있는 바와 같이, 약 -2.5V로부터 약 -2.9V로 저하된다. 이에 의해, 화소부(66)의 p채널 트랜지스터(73)의 온 영역의 전압 범위(약 -2.5V 이하) 및 오프 영역의 전압 범위(약 -2V 이상)는 저하되는 방향으로 시프트한다. 이 때문에, p채널 트랜지스터(73)의 오프 영역의 전압 범위는 증대된다. 이 때, 표시부 차광막(13)의 화소부 차광 영역(13a)과 대응하는 p채널 트랜지스터(73)의 채널 영역(73d) 사이의 실효적인 전압 Vbc는, 시프트 후의 p채널 트랜지스터(73)의 오프 영역의 전압 범위 내로 유지된다. 이에 의해, 제4 실시 형태에 따른 화소부(66)의 p채널 트랜지스터(73)의 상부 채널이 오프 상태인 기간에서, 대응하는 표시부 차광막(13)의 화소부 차광 영역(13a)에 1/2(Vdd+Vbb)의 전위를 인가하는 경우에도, p채널 트랜지스터(73)의 하부 채널은 오프 상태로 유지된다.

(제9 실시 형태)

도 40∼도 42를 참조하여, 이 제9 실시 형태에서는, 상기 제4∼제7 실시 형태와 달리, 화소부에서, n채널 트랜지스터에 대응하는 차광막과 p채널 트랜지스터에 대응하는 차광막을 별개로 설치하는 경우에 대해 설명한다. 또한, 도 40∼도 42에서, 도면에서의 Vdd, PVdd, Vbb 및 Vsig의 각각의 전위는, 상기 제4 실시 형태와 마찬가지이다. 즉, Vdd 및 PVdd의 전위는, 각각, 약 7.5V 및 약 8V이다. 또한, Vbb의 전위는, 약 -2V이며, Vsig의 전위는, 약 3.5V∼약 6.5V이다.

제9 실시 형태에 따른 유기 EL 표시 장치는, 도 40에 도시한 바와 같이, 유기 EL 표시 패널(91)과, 유기 EL 표시 패널(91)에 부착된 외부 회로부(92)를 구비하고 있다. 유기 EL 표시 패널(91)은, 표시부(93)와, 표시부(93)의 주변에 설치된 H계 드라이버(94) 및 V계 드라이버(95)를 포함하고 있다. 또한, 표시부(93)에는, 복수의 화소부(96)가 매트릭스 형상으로 배치되어 있다.

각 화소부(96)는, 도 41에 도시한 바와 같이, 스위칭 소자로서의 n채널 트랜지스터(101)와, 보조 용량(102)과, 양극(103)과, 음극(104)과, 양극(103)과 음극(104)에 협지된 유기 EL 소자(105)와, 구동 트랜지스터로서의 p채널 트랜지스터(106)에 의해 구성되어 있다. n채널 트랜지스터(101)는, 도 40에 도시한 화소부(96)의 소정의 영역(96a)에 배치되어 있음과 함께, p채널 트랜지스터(106)는, 도 40에 도시한 화소부(96)의 영역(96a) 이외의 소정의 영역(96b)에 배치되어 있다. 또한, n채널 트랜지스터(101) 및 p채널 트랜지스터(106)는, 각각, 본 발명의 「제1 트랜지스터」 및 「제2 트랜지스터」의 일례이다. 또한, 영역(96a, 96b)은, 각각, 본 발명의 「제1 영역」 및 「제2 영역」의 일례이다. 또한, n채널 트랜지스터(101) 및 p채널 트랜지스터(106)는, 상기 제4 실시 형태의 n채널 트랜지스터(68) 및 p채널 트랜지스터(73)와 마찬가지의 구조를 갖는다. 즉, n채널 트랜지스터(101)의 임계값 전압 Vth는, 약 1V이며, p채널 트랜지스터(106)의 임계값 전압 Vth는 약 -2.5V이다.

또한, 도 41에 도시한 바와 같이, n채널 트랜지스터(101)의 게이트 전극(101a)은, 게이트선 GL에 접속되어 있다. 이 게이트선 GL을 통해, n채널 트랜지스터(101)의 게이트 전극(101a)에 플러스측 전위 Vdd(약 7.5V) 및 마이너스측 전위 Vbb(약 -2V)가 인가된다. 또한, n채널 트랜지스터(101)의 드레인 영역(101b)은, 드레인선 DL에 접속되어 있다. 이 드레인선 DL을 통해, n채널 트랜지스터(101)의 드레인 영역(101b)에 영상 신호의 신호 전위 Vsig(약 3.5V∼약 6.5V)가 공급된다. n채널 트랜지스터(101)의 소스 영역(101c)은, 보조 용량(102)의 한쪽 전극과, p채널 트랜지스터(106)의 게이트 전극(106a)에 접속되어 있다. p채널 트랜지스터(106)의 드레인 영역(106b)은, 배선(97)에 접속되어 있다. 이 배선(97)을 통해, p채널 트랜지스터(106)의 드레인 영역(106b)에 플러스측 전위 PVdd(약 8V)가 공급된다. p채널 트랜지스터(106)의 소스 영역(106c)은, 양극(103)에 접속되어 있다. 또한, 보조 용량(102)의 다른쪽 전극에는, 플러스측 전위 PVdd(약 8V)가 공급됨과 함께, 음극(104)에는, 각 화소부(96)에 공통의 접지 전위 GND(Vcom)가 공급된다. 또한, 도 41에 도시한 제9 실시 형태의 화소부(96)의 회로 구성은, 도 18에 도시한 제4 실시 형태의 화소부(66)의 회로 구성과 마찬가지이다.

또한, 도 40에 도시한 바와 같이, H계 드라이버(94)는, H계 시프트 레지스터 회로(111)와, 아날로그 스위치(112)를 포함하고 있다. 아날로그 스위치(112)는, 도 42에 도시한 바와 같이, n채널 트랜지스터(121)와 p채널 트랜지스터(122)에 의해 구성되어 있다. 이 n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 임계값 전압 Vth는, 각각, 약 1V 및 약 -2.5V이다. 또한, 도 42에는, 1개의 드레인선 DL에 대응하는 1개의 스위치만을 도시하고 있다.

아날로그 스위치(112)의 구체적인 회로 구성으로서는, n채널 트랜지스터(121)의 드레인 영역과 p채널 트랜지스터(122)의 소스 영역이 접속되어 있음과 함께, n채널 트랜지스터(121)의 소스 영역과 p채널 트랜지스터(122)의 드레인 영역이 접속되어 있다. 또한, n채널 트랜지스터(121)의 드레인 영역(p채널 트랜지스터(122)의 소스 영역)에는, 영상 신호의 신호 전위 Vsig가 입력됨과 함께, n채널 트 랜지스터(121)의 소스 영역(p채널 트랜지스터(122)의 드레인 영역)에는, 드레인선 DL이 접속되어 있다. 또한, n채널 트랜지스터(121)의 게이트 전극에는, H계 시프트 레지스터 회로(111)(도 40 참조)의 출력 신호 S1이 입력됨과 함께, p채널 트랜지스터(122)의 게이트 전극에는, H계 시프트 레지스터 회로(111)의 출력 신호 S2가 입력된다. 그리고, n채널 트랜지스터(121)는, 아날로그 스위치(112)의 영역(112a)에 배치되어 있음과 함께, p채널 트랜지스터(122)는, 아날로그 스위치(112)의 영역(112a) 이외의 영역(112b)에 배치되어 있다.

또한, 도 40에 도시한 바와 같이, V계 드라이버(95)는, V계 시프트 레지스터 회로(113)와, 레벨 변환 회로(114)를 포함하고 있다. 그리고, 드레인선 DL은, 아날로그 스위치(112)를 통해 H계 시프트 레지스터 회로(111)에 접속되어 있음과 함께, 게이트선 GL은, 레벨 변환 회로(114)를 통해 V계 시프트 레지스터 회로(113)에 접속되어 있다.

또한, 외부 회로부(92)는, 전위 생성 회로부(92a, 92b)를 포함하고 있다. 전위 생성 회로부(92a)는, 배선(97)에 접속되어 있음과 함께, PVdd(약 8V)의 전위를 생성하는 기능을 갖는다. 이에 의해, p채널 트랜지스터(106)의 드레인 영역(106b)(도 41 참조)에, PVdd(약 8V)의 전위가 배선(97)을 통해 공급된다. 또한, 전위 생성 회로부(92b)는, Vbb(약 -2V)의 전위를 생성하는 기능을 갖는다. 또한, 이 전위 생성 회로부(92b)는, 레벨 변환 회로(114)의 L 레벨측의 전원 배선(도시 생략)에 접속되어 있다.

여기서, 제9 실시 형태에서는, 화소부(96)의 영역(96a)(도 41에 도시한 n채 널 트랜지스터(101))의 하방을 피복하도록, n채널 트랜지스터용 차광막(98)이 형성되어 있음과 함께, 화소부(96)의 영역(96b)(도 41에 도시한 p채널 트랜지스터(106))의 하방을 피복하도록, p채널 트랜지스터용 차광막(99)이 형성되어 있다. 또한, n채널 트랜지스터용 차광막(98)은, 본 발명의 「제1 차광막」의 일례이며, p채널 트랜지스터용 차광막(99)은, 본 발명의 「제2 차광막」의 일례이다.

구체적인 구조로서는, n채널 트랜지스터용 차광막(98)은, 복수의 화소부(96)의 영역(96a)(n채널 트랜지스터(101))의 각각의 하방을 피복하는 복수의 차광부(98a)와, 1개의 게이트선 GL에 대하여 1개씩 형성된 복수의 선 형상부(98b)와, 복수의 선 형상부(98b)가 연결되는 1개의 연결부(98c)를 갖는다. n채널 트랜지스터용 차광막(98)의 소정의 게이트선 GL에 대응하는 소정 수의 차광부(98a)는, n채널 트랜지스터용 차광막(98)의 소정의 게이트선 GL에 대응하는 1개의 선 형상부(98b)에 접속되어 있다. 또한, n채널 트랜지스터용 차광막(98)의 복수의 선 형상부(98b)는, 게이트선 GL을 따라 연장되도록 형성되어 있음과 함께, 그 n채널 트랜지스터용 차광막(98)의 복수의 선 형상부(98b)의 한쪽의 단부는, 표시부(93)의 외측에서 n채널 트랜지스터용 차광막(98)의 1개의 연결부(98c)에 접속되어 있다. 또한, n채널 트랜지스터용 차광막(98)의 연결부(98c)는, 외부 회로부(92)의 전위 생성 회로부(92b)에 접속되어 있다. 즉, n채널 트랜지스터용 차광막(98)에는, 외부 회로부(92)의 전위 생성 회로부(92b)로부터 Vbb(약 -2V)의 고정 전위가 공급된다.

이 제9 실시 형태에서는, 도 3에 도시한 제1 실시 형태와 마찬가지로, n채널 트랜지스터(101)(도 41 참조)와, n채널 트랜지스터용 차광막(98)의 차광부(98a) 사 이에는, n채널 트랜지스터(101)의 게이트 절연막(도시 생략)의 두께의 약 3배의 두께를 갖는 절연막(도시 생략)이 형성되어 있다. 이 때문에, n채널 트랜지스터용 차광막(98)에 전위를 제공하였을 때에 n채널 트랜지스터용 차광막(98)의 차광부(98a)로부터터 채널 영역(101d)(도 41 참조)에 인가되는 전계의 강도는, 동일한 전위를 게이트 전극(101a)(도 41 참조)에 제공하였을 때에 게이트 전극(101a)으로부터 채널 영역(101d)에 인가되는 전계의 강도의 약 1/3로 된다. 따라서, n채널 트랜지스터용 차광막(98)의 차광부(98a)와 채널 영역(101d) 사이의 실효적인 전압(전위차) Vbc로서는, n채널 트랜지스터용 차광막(98)의 차광부(98a)의 전위 Vback와, 채널 영역(101d)의 전위 Vch의 전위차의 1/3의 전압으로 된다. 즉, n채널 트랜지스터용 차광막(98)의 차광부(98a)와 채널 영역(101d) 사이의 실효적인 전압 Vbc는, 1/3(Vback-Vch)로 된다.

또한, p채널 트랜지스터용 차광막(99)은, 복수의 화소부(96)의 영역(96b)(p채널 트랜지스터(106))의 각각의 하방을 피복하는 복수의 차광부(99a)와, 1개의 게이트선 GL에 대하여 1개씩 형성된 복수의 선 형상부(99b)와, 복수의 선 형상부(99b)가 연결되는 1개의 연결부(99c)를 갖는다. p채널 트랜지스터용 차광막(99)의 소정의 게이트선 GL에 대응하는 소정 수의 차광부(99a)는, p채널 트랜지스터용 차광막(99)의 소정의 게이트선 GL에 대응하는 1개의 선 형상부(99b)에 접속되어 있다. 또한, p채널 트랜지스터용 차광막(99)의 복수의 선 형상부(99b)는, 게이트선 GL을 따라 연장되도록 형성되어 있음과 함께, 그 p채널 트랜지스터용 차광막(99)의 복수의 선 형상부(99b)의 한쪽의 단부는, 표시부(93)의 외측에서 p채널 트랜지스터 용 차광막(99)의 1개의 연결부(99c)에 접속되어 있다. 또한, p채널 트랜지스터용 차광막(99)의 연결부(99c)는, 표시부(93)의 외측에서 배선(97)에 접속되어 있다. 즉, p채널 트랜지스터용 차광막(99)에는, 외부 회로부(92)의 전위 생성 회로부(92a)로부터 배선(97)을 통해 PVdd(약 8V)의 고정 전위가 공급된다.

이 제9 실시 형태에서는, 도 3에 도시한 제1 실시 형태와 마찬가지로, p채널 트랜지스터(106)(도 41 참조)와, p채널 트랜지스터용 차광막(99)의 차광부(99a) 사이에는, p채널 트랜지스터(106)의 게이트 절연막(도시 생략)의 두께의 약 3배의 두께를 갖는 절연막(도시 생략)이 형성되어 있다. 이 때문에, p채널 트랜지스터용 차광막(99)에 전위를 제공하였을 때에 p채널 트랜지스터용 차광막(99)의 차광부(99a)로부터 채널 영역(106d)(도 41 참조)에 인가되는 전계의 강도는, 동일한 전위를 게이트 전극(106a)(도 41 참조)에 제공하였을 때에 게이트 전극(106a)으로부터 채널 영역(106d)에 인가되는 전계의 강도의 약 1/3로 된다. 따라서, p채널 트랜지스터용 차광막(99)의 차광부(99a)와 채널 영역(106d) 사이의 실효적인 전압(전위차) Vbc(Pch)로서는, p채널 트랜지스터용 차광막(99)의 차광부(99a)의 전위 Vback(Pch)와, 채널 영역(106d)의 전위 Vch(Pch)의 전위차의 1/3의 전압으로 된다. 즉, p채널 트랜지스터용 차광막(99)의 차광부(99a)와 채널 영역(106d) 사이의 실효적인 전압 Vbc(Pch)는, 1/3(Vback(Pch)-Vch(Pch))로 된다.

다음으로, 도 40 및 도 41을 참조하여, 제9 실시 형태에 따른 유기 EL 표시 장치의 동작에 대하여 설명한다. 또한, 화소부(96)의 n채널 트랜지스터(101)(도 41 참조)에서의 전압(Vgate, Vch, Vsig, Vgc, Vgd) 변화는, 도 19 및 도 20에 도시 한 제4 실시 형태와 마찬가지이다. 또한, 화소부(96)의 p채널 트랜지스터(106)(도 41 참조)에서의 전압(Vgate(Pch), Vch(Pch), Vd(Pch), Vgc(Pch), Vgd(Pch)) 변화는, 도 24 및 도 25에 도시한 제4 실시 형태와 마찬가지이다.

그리고, 제9 실시 형태에서는, n채널 트랜지스터(101)의 하방에 형성된 n채널 트랜지스터용 차광막(98)(도 40 참조)에, Vbb(약 -2V)의 고정 전위가 공급되어 있기 때문에, n채널 트랜지스터용 차광막(98)의 전위 Vback는, Vbb(약 -2V)로 고정된다. 또한, n채널 트랜지스터(101)의 채널 영역(101d)의 전위 Vch는, 약 3.5V∼약 6.5V의 범위에서 변화된다.

따라서, n채널 트랜지스터용 차광막(98)의 차광부(98a)와 n채널 트랜지스터(101)의 채널 영역(101d) 사이의 실효적인 전압(전위차) Vbc=1/3(Vback-Vch)는, 약-1.8V∼약 -2.8V의 범위에서 변화된다. 이에 의해, n채널 트랜지스터용 차광막(98)의 차광부(98a)와 n채널 트랜지스터(101)의 채널 영역(101d) 사이의 실효적인 전압 Vbc(약 -1.8V∼약 -2.8V)는, 항상, n채널 트랜지스터(101)의 오프 영역의 전압(약 0.5V 이하)으로 된다. 그 결과, n채널 트랜지스터(101)의 상부 채널을 오프 상태로 유지하고 있는 기간에, n채널 트랜지스터(101)의 하부 채널이 온하는 것이 억제된다. 이 때문에, 이 기간에 n채널 트랜지스터(101)의 하부 채널을 통해 드레인 영역(101b)과 소스 영역(101c) 사이에 전류가 흐르는 것이 억제된다.

또한, 제9 실시 형태에서는, p채널 트랜지스터(106)의 하방에 형성된 p채널 트랜지스터용 차광막(99)(도 40 참조)에, PVdd(약 8V)의 고정 전위가 공급되어 있기 때문에, p채널 트랜지스터용 차광막(99)의 전위 Vback(Pch)는, PVdd(약 8V)로 고정된다. 또한, p채널 트랜지스터(106)의 드레인 영역(106b)에는, p채널 트랜지스터용 차광막(99)에 공급되는 전위와 동일한 PVdd(약 8V)의 고정 전위가 공급되어 있다.

따라서, 제9 실시 형태에서는, 상기 제6 실시 형태와 마찬가지로, p채널 트랜지스터용 차광막(99)의 차광부(99a)와 p채널 트랜지스터(106)의 채널 영역(106d) 사이의 실효적인 전압(전위차) Vbc(Pch)=1/3(Vback(Pch)-Vch(Pch))는, 약 0V∼약 1.5V의 범위에서 변화된다. 이에 의해, p채널 트랜지스터용 차광막(99)의 차광부(99a)와 p채널 트랜지스터(106)의 채널 영역(106d) 사이의 실효적인 전압 Vbc(Pch)(약 0V∼약1.5V)는, 항상, p채널 트랜지스터(106)의 오프 영역의 전압(약 -2V 이상)으로 된다. 그 결과, p채널 트랜지스터(106)의 상부 채널을 오프 상태로 유지하고 있는 기간에, p채널 트랜지스터(106)의 하부 채널이 온하는 것이 억제된다. 이 때문에, 이 기간에 p채널 트랜지스터(106)의 하부 채널을 통해 드레인 영역(106b)과 소스 영역(106c) 사이에 전류가 흐르는 것이 억제된다.

제9 실시 형태에서는, 상기한 바와 같이, 화소부(96)에서, n채널 트랜지스터(101)에 대응하는 n채널 트랜지스터용 차광막(98)에 Vbb의 전위를 제공함과 함께, p채널 트랜지스터(106)에 대응하는 p채널 트랜지스터용 차광막(99)에 PVdd의 전위를 제공함으로써, n채널 트랜지스터용 차광막(98)을 Vbb의 전위로 고정할 수 있음과 함께, p채널 트랜지스터용 차광막(99)을 PVdd의 전위로 고정할 수 있다. 이에 의해, 화소부(96)에서, n채널 트랜지스터용 차광막(98)의 전위의 변동에 수반하여, n채널 트랜지스터(101)의 임계값 전압 Vth가 변동되는 것을 억제할 수 있음과 함 께, p채널 트랜지스터용 차광막(99)의 전위의 변동에 수반하여, 화소부(96)의 p채널 트랜지스터(106)의 임계값 전압 Vth가 변동되는 것을 억제할 수 있다. 이 때문에, 화소부(96)에서, n채널 트랜지스터(101) 및 p채널 트랜지스터(106)의 동작을 안정시킬 수 있다.

또한, 제9 실시 형태에서는, 상기한 바와 같이, 화소부(96)에서, n채널 트랜지스터(101)에 대응하는 n채널 트랜지스터용 차광막(98)에 Vbb의 전위를 제공함과 함께, p채널 트랜지스터(106)에 대응하는 p채널 트랜지스터용 차광막(99)에 PVdd의 전위를 제공함으로써, n채널 트랜지스터용 차광막(98)과 n채널 트랜지스터(101)의 채널 영역(101d) 사이의 실효적인 전압 Vbc가, n채널 트랜지스터(101)의 임계값 전압 Vth를 초과하지 않도록 할 수 있음과 함께, p채널 트랜지스터용 차광막(99)과 p채널 트랜지스터(106)의 채널 영역(106d) 사이의 실효적인 전압 Vbc(Pch)가, p채널 트랜지스터(106)의 임계값 전압 Vth를 초과하지 않도록 할 수 있다. 이 때문에, 화소부(96)에서, n채널 트랜지스터용 차광막(98)에 Vbb의 전위를 제공함과 함께, p채널 트랜지스터용 차광막(99)에 PVdd의 전위를 제공한 경우에도, n채널 트랜지스터(101) 및 p채널 트랜지스터(106)가 온 상태로 되는 것을 억제할 수 있다. 이에 의해, 화소부(96)에서, n채널 트랜지스터(101) 및 p채널 트랜지스터(106)를 오프 상태로 유지하고 있는 기간에, n채널 트랜지스터용 차광막(98) 및 p채널 트랜지스터용 차광막(99)에 전위가 제공됨으로써 n채널 트랜지스터(101) 및 p채널 트랜지스터(106)가 온하는 것에 기인하여, 유기 EL 표시 장치의 동작이 불안정하게 된다고 하는 문제점이 발생하는 것을 억제할 수 있다.

또한, 제9 실시 형태에서는, 상기한 바와 같이, 복수의 화소부(96)의 각각의 n채널 트랜지스터(101)의 하방을, 1개의 n채널 트랜지스터용 차광막(98)에 의해 피복함과 함께, 복수의 화소부(96)의 각각의 p채널 트랜지스터(106)의 하방을, 1개의 p채널 트랜지스터용 차광막(99)에 의해 피복함으로써, 복수의 n채널 트랜지스터(101)(p채널 트랜지스터(106))에 대하여 1개씩 n채널 트랜지스터용 차광막(98)(p채널 트랜지스터용 차광막(99))을 형성함과 함께, 그 복수의 n채널 트랜지스터용 차광막(98)(p채널 트랜지스터용 차광막(99))에 대하여 소정의 전위를 개별로 제공하는 경우에 비해, n채널 트랜지스터용 차광막(98)(p채널 트랜지스터용 차광막(99))에 전위를 제공하는 배선 등의 수를 감소시킬 수 있다. 이에 의해, 배선 수가 감소하는 만큼, 복수의 화소부(96)를 포함하는 표시부(93)가 커지는 것을 억제할 수 있기 때문에, 유기 EL 표시 장치가 대형화되는 것을 억제할 수 있다.

또한, 제9 실시 형태에서는, 상기한 바와 같이, 화소부(96)에서, n채널 트랜지스터(101)와 n채널 트랜지스터용 차광막(98) 사이에, n채널 트랜지스터(101)의 게이트 절연막(도시 생략)의 두께의 약 3배의 두께를 갖는 절연막(도시 생략)을 형성함으로써, n채널 트랜지스터용 차광막(98)이 의도하지 않는 게이트 전극으로서 기능하는 경우에, n채널 트랜지스터용 차광막(98)에 Vbb의 전위를 인가한 경우에도, n채널 트랜지스터(101)와 n채널 트랜지스터용 차광막(98) 사이에 형성된 게이트 절연막으로서 기능하는 절연막의 두께가 크기 때문에, n채널 트랜지스터(101)의 채널 영역(101d)에 대하여, n채널 트랜지스터용 차광막(98)에 인가된 Vbb의 전위의 영향이 미치는 것을 억제할 수 있다. 이에 의해, n채널 트랜지스터용 차광막(98) 에 Vbb의 전위를 인가한 것에 기인하여, n채널 트랜지스터(101)의 임계값 전압 Vth의 변화가 커진다고 하는 문제점이 발생하는 것을 억제할 수 있다.

또한, 제9 실시 형태에서는, 상기한 바와 같이, 화소부(96)에서, p채널 트랜지스터(106)와 p채널 트랜지스터용 차광막(99) 사이에, p채널 트랜지스터(106)의 게이트 절연막(도시 생략)의 두께의 약 3배의 두께를 갖는 절연막(도시 생략)을 형성함으로써, p채널 트랜지스터용 차광막(99)이 의도하지 않는 게이트 전극으로서 기능하는 경우에, p채널 트랜지스터용 차광막(99)에 PVdd의 전위를 인가한 경우에도, p채널 트랜지스터(106)와 p채널 트랜지스터용 차광막(99) 사이에 형성된 게이트 절연막으로서 기능하는 절연막의 두께가 커지기 때문에, p채널 트랜지스터(106)의 채널 영역(106d)에 대하여, p채널 트랜지스터용 차광막(99)에 인가된 PVdd의 전위의 영향이 미치는 것을 억제할 수 있다. 이에 의해, p채널 트랜지스터용 차광막(99)에 PVdd의 전위를 인가한 것에 기인하여, p채널 트랜지스터(106)의 임계값 전압 Vth의 변화가 커진다고 하는 문제점이 발생하는 것을 억제할 수 있다.

(제10 실시 형태)

도 43을 참조하여, 이 제10 실시 형태에서는, 도 40에 도시한 제9 실시 형태와 달리, 화소부에서, p채널 트랜지스터의 하방을 피복하는 차광막을 형성하지 않고, 스위칭 소자로서 기능하는 n채널 트랜지스터의 하방을 피복하는 n채널 트랜지스터용 차광막만을 형성하는 경우에 대해 설명한다.

이 제10 실시 형태에서는, 도 43에 도시한 바와 같이, 도 40에 도시한 제9 실시 형태와 마찬가지로, 화소부(96)의 영역(96a)(도 41에 도시한 스위칭 소자로서 기능하는 n채널 트랜지스터(101))의 하방을 피복하도록, n채널 트랜지스터용 차광막(98)이 형성되어 있다. 그 한편, 제10 실시 형태에서는, 도 40에 도시한 제9 실시 형태와 달리, 화소부(96)의 영역(96b)(도 41에 도시한 p채널 트랜지스터(106))의 하방을 피복하는 p채널 트랜지스터용 차광막이 형성되어 있지 않는다. 또한, 영역(96a)은, 본 발명의 「제1 영역」 및 「제1 회로부」의 일례이며, n채널 트랜지스터(101)는, 본 발명의 「제1 트랜지스터」의 일례이다. 또한, n채널 트랜지스터용 차광막(98)은, 본 발명의 「제1 차광막」 및 「화소부 차광막」의 일례이다.

또한, 제10 실시 형태에서는, 아날로그 스위치(112)의 영역(112a, 112b)(도 42에 도시한 n채널 트랜지스터(121) 및 p채널 트랜지스터(122))의 하방을 피복하도록, 아날로그 스위치용 차광막(131)이 형성되어 있다. 또한, 영역(112a, 112b)은, 본 발명의 「제2 영역」, 「제2 회로부」 및 「주변 회로부」의 일례이며, n채널 트랜지스터(121) 및 p채널 트랜지스터(122)는, 본 발명의 「제2 트랜지스터」의 일례이다. 또한, 아날로그 스위치용 차광막(131)은, 본 발명의 「제2 차광막」 및 「주변 회로부 차광막」의 일례이다.

또한, 제10 실시 형태에서는, 외부 회로부(92)에, 전위 생성 회로부(92a, 92b) 외에, 플러스측 전위 Vdd와 마이너스측 전위 Vbb의 중간의 전위(1/2(Vdd+Vbb))를 생성하기 위한 전위 생성 회로부(92c)가 더 형성되어 있다. 그리고, 상기한 아날로그 스위치용 차광막(131)은, 전위 생성 회로부(92c)에 접속되어 있다. 이에 의해, 아날로그 스위치용 차광막(131)에는, 플러스측 전위 Vdd와 마이너스측 전위 Vbb의 중간의 전위(1/2(Vdd+Vbb))가 공급된다.

또한, 제10 실시 형태의 그 밖의 구성은, 상기 제9 실시 형태와 마찬가지이다.

다음으로, 도 41∼도 43을 참조하여, 제10 실시 형태에 따른 유기 EL 표시 장치의 동작에 대하여 설명한다. 또한, 화소부(96)의 n채널 트랜지스터(101)(도 41 참조)에서의 전압(Vgate, Vch, Vsig, Vgc, Vgd) 변화는, 도 19 및 도 20에 도시한 제4 실시 형태와 마찬가지이다. 또한, 화소부(96)의 p채널 트랜지스터(106)(도 41 참조)에서의 전압(Vgate(Pch), Vch(Pch), Vd(Pch), Vgc(Pch), Vgd(Pch)) 변화는, 도 24 및 도 25에 도시한 제4 실시 형태와 마찬가지이다.

그리고, 제10 실시 형태에서는, n채널 트랜지스터(101)의 하방에 형성된 n채널 트랜지스터용 차광막(98)(도 43 참조)에, Vbb(약 -2V)의 고정 전위가 공급되어 있기 때문에, n채널 트랜지스터용 차광막(98)의 전위 Vback는, Vbb(약 -2V)로 고정된다. 또한, n채널 트랜지스터(101)의 채널 영역(101d)의 전위 Vch는, 약 3.5V∼약 6.5V의 범위에서 변화된다.

또한, 제10 실시 형태에서는, 아날로그 스위치(112)의 n채널 트랜지스터(121) 및 p채널 트랜지스터(122)(도 42 참조)의 하방에 형성된 아날로그 스위치용 차광막(131)(도 43 참조)에, 플러스측 전위 Vdd(약 7.5V)와 마이너스측 전위 Vbb(약 -2V)의 중간의 전위(1/2(Vdd+Vbb)≒3.0V)가 공급되어 있다. 즉, 아날로그 스위치용 차광막(131)의 전위 Vback는, 약 3.0V로 고정된다. 또한, 아날로그 스위치(112)의 n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 채널 영역의 전위는, 약 3.5V∼약 6.5V(영상 신호의 신호 전위 Vsig)의 범위에서 변화된다.

따라서, 제10 실시 형태에서는, 아날로그 스위치용 차광막(131)과 n채널 트랜지스터(121)(p채널 트랜지스터(122))의 채널 영역 사이의 실효적인 전압(전위차) Vbc=1/3(Vback-Vch)는, 약 -1.2V∼약 -0.2V의 범위에서 변화된다. 이에 의해, 아날로그 스위치용 차광막(131)과 n채널 트랜지스터(121)의 채널 영역 사이의 실효적인 전압 Vbc(약 -1.2V∼약 -0.2V)는, 항상, n채널 트랜지스터(121)의 오프 영역의 전압(약 0.5V 이하)으로 된다. 또한, 아날로그 스위치용 차광막(131)과 p채널 트랜지스터(122)의 채널 영역 사이의 실효적인 전압 Vbc(Pch)(약 -1.2V∼약 -0.2V)은, 항상, p채널 트랜지스터(122)의 오프 영역의 전압(약 -2V 이상)으로 된다. 그 결과, n채널 트랜지스터(121)(p채널 트랜지스터(122))의 상부 채널을 오프 상태로 유지하고 있는 기간에, n채널 트랜지스터(121)(p채널 트랜지스터(122))의 하부 채널이 온하는 것이 억제된다. 이 때문에, 이 기간에 n채널 트랜지스터(121)(p채널 트랜지스터(122))의 하부 채널을 통해 드레인 영역과 소스 영역 사이에 전류가 흐르는 것이 억제된다.

제10 실시 형태에서는, 상기한 바와 같이, 화소부(96)의 n채널 트랜지스터(101)에 대응하는 n채널 트랜지스터용 차광막(98)에 Vbb의 전위를 제공함과 함께, 아날로그 스위치(112)에 대응하는 아날로그 스위치용 차광막(131)에 1/2(Vdd+Vbb)의 전위를 제공함으로써, n채널 트랜지스터용 차광막(98)을 Vbb의 전위로 고정할 수 있음과 함께, 아날로그 스위치용 차광막(131)을 1/2(Vdd+Vbb)의 전위로 고정할 수 있다. 이에 의해, n채널 트랜지스터용 차광막(98)의 전위의 변동에 수반하여, 화소부(96)의 n채널 트랜지스터(101)의 임계값 전압 Vth가 변동되는 것을 억제할 수 있음과 함께, 아날로그 스위치용 차광막(131)의 전위의 변동에 수반하여, 아날로그 스위치(112)의 n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 임계값 전압 Vth가 변동되는 것을 억제할 수 있다. 이 때문에, 화소부(96)의 n채널 트랜지스터(101)와, 아날로그 스위치(112)의 n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 동작을 안정시킬 수 있다.

또한, 제10 실시 형태에서는, 상기한 바와 같이, 화소부(96)의 n채널 트랜지스터(101)에 대응하는 n채널 트랜지스터용 차광막(98)에 Vbb의 전위를 제공함과 함께, 아날로그 스위치(112)에 대응하는 아날로그 스위치용 차광막(131)에 1/2(Vdd+Vbb)의 전위를 제공함으로써, 화소부(96)의 n채널 트랜지스터(101)의 채널 영역(101d)과 n채널 트랜지스터용 차광막(98) 사이의 실효적인 전압 Vbc가, n채널 트랜지스터(101)의 임계값 전압 Vth를 초과하지 않도록 할 수 있음과 함께, 아날로 그 스위치(112)의 n채널 트랜지스터(121)(p채널 트랜지스터(122))의 채널 영역과 아날로그 스위치용 차광막(131) 사이의 실효적인 전압 Vbc가, n채널 트랜지스터(121)(p채널 트랜지스터(122))의 임계값 전압 Vth를 초과하지 않도록 할 수 있다. 이 때문에, n채널 트랜지스터용 차광막(98)에 Vbb의 전위를 제공함과 함께, 아날로그 스위치용 차광막(131)에 1/2(Vdd+Vbb)의 전위를 제공한 경우에도, 화소부(96)의 n채널 트랜지스터(101) 및 아날로그 스위치(112)의 n채널 트랜지스터(121)(p채널 트랜지스터(122))가 온 상태로 되는 것을 억제할 수 있다. 이에 의해, 화소부(96)의 n채널 트랜지스터(101) 및 아날로그 스위치(112)의 n채널 트랜지스터(121)(p채널 트랜지스터(122))를 오프 상태로 유지하고 있는 기간에, n채널 트랜지스터용 차광막(98) 및 아날로그 스위치용 차광막(131)에 전위가 제공됨으로써 n채널 트랜지스터(101) 및 n채널 트랜지스터(121)(p채널 트랜지스터(122))가 온하는 것에 기인하여, 유기 EL 표시 장치의 동작이 불안정하게 된다고 하는 문제점이 발생하는 것을 억제할 수 있다.

또한, 제10 실시 형태에서는, 상기한 바와 같이, 화소부(96)에서, p채널 트랜지스터(106)의 하방을 피복하는 차광막을 형성하지 않고, 스위칭 소자로서 기능하는 n채널 트랜지스터(101)의 하방을 피복하는 n채널 트랜지스터용 차광막(98)만을 형성함으로써, n채널 트랜지스터용 차광막(98)에 전위를 공급하기 위한 배선의 주회가 복잡하게 되는 것을 억제할 수 있다. 또한, 영상 신호의 화소부(96)에의 공급은, 스위칭 소자로서 기능하는 n채널 트랜지스터(101)에 의해 제어되기 때문에, 스위칭 소자로서 기능하는 n채널 트랜지스터(101)의 하방에 n채널 트랜지스터 용 차광막(98)을 배치하면, 광 조사에 의한 리크 전류의 발생에 기인하여, 화소부(96)에 공급되는 영상 신호의 신호 전위 Vsig가 변화된다고 하는 문제점이 발생하는 것을 억제할 수 있다. 또한, 스위칭 소자로서 기능하는 n채널 트랜지스터(101)의 결정 실리콘층(능동층)을 형성할 때에, 레이저광을 이용하여 결정 실리콘층의 결정화를 행하는 경우에, 레이저광이 n채널 트랜지스터용 차광막(98)에서 반사됨으로써 결정 실리콘층의 결정성이 변동되었다고 해도, 스위칭 소자로서 기능하는 n채널 트랜지스터(101)의 특성은, 결정 실리콘층(능동층)의 결정성에 의존하기 어렵기 때문에, 스위칭 소자로서 기능하는 n채널 트랜지스터(101)의 특성의 변동을 억제할 수 있다. 따라서, 스위칭 소자로서 기능하는 n채널 트랜지스터(101)의 하방만을 피복하도록 n채널 트랜지스터용 차광막(98)을 배치하면, n채널 트랜지스터용 차광막(98)에 전위를 공급하기 위한 배선의 주회가 복잡하게 되는 것을 억제하면서, 영상 신호의 신호 전위 Vsig에 따른 계조 이외의 계조로 화상이 표시되는 것을 억제할 수 있다.

또한, 제10 실시 형태에서는, 상기한 바와 같이, 아날로그 스위치용 차광막(131)에, 플러스측 전위 Vdd와 마이너스측 전위 Vbb의 중간의 전위(1/2(Vdd+Vbb))를 공급함으로써, 아날로그 스위치(112)에 n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 양방이 포함되어 있었다고 해도, 아날로그 스위치(112)의 n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 각각의 채널 영역과 아날로그 스위치용 차광막(131) 사이의 실효적인 전압 Vbc가, n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 각각의 임계값 전압 Vth를 초과하지 않도록 할 수 있다.

또한, 제10 실시 형태에서는, 상기한 바와 같이, 외부 회로부(92)에, 플러스측 전위 Vdd와 마이너스측 전위 Vbb의 중간의 전위(1/2(Vdd+Vbb))를 생성하기 위한 전위 생성 회로부(92c)를 형성함으로써, 용이하게, 아날로그 스위치용 차광막(131)에, 플러스측 전위 Vdd와 마이너스측 전위 Vbb의 중간의 전위(1/2(Vdd+Vbb))를 공급할 수 있다.

또한, 제10 실시 형태의 그 밖의 효과는, 상기 제9 실시 형태와 마찬가지이다.

(제11 실시 형태)

도 44를 참조하여, 이 제11 실시 형태에서는, 도 43에 도시한 제10 실시 형태의 구성에서, 아날로그 스위치용 차광막이 2개의 아날로그 스위치용 차광막(131a, 131b)으로 분할되어 있다. 구체적으로는, 아날로그 스위치용 차광막(131a)은, 아날로그 스위치(112)의 n채널 트랜지스터(121)(도 42 참조)의 하방을 피복하도록, 아날로그 스위치(112)의 n채널 트랜지스터(121)가 배치되는 영역(112a)에 설치되어 있다. 이 아날로그 스위치용 차광막(131a)은, 외부 회로부(92)의 Vbb(약 -2V)의 전위를 생성하기 위한 전위 생성 회로부(92b)에 접속되어 있다. 이에 의해, 아날로그 스위치용 차광막(131a)에는, 외부 회로부(92)의 전위 생성 회로부(92b)로부터 Vbb(약 -2V)의 고정 전위가 공급된다. 또한, 영역(112a)은, 본 발명의 「제1 영역」 및 「제1 주변 회로부」의 일례이며, 아날로그 스위치용 차광막(131a)은, 본 발명의 「제1 차광막」의 일례이다. 또한, n채널 트랜지스터(121)는, 본 발명의 「제1 트랜지스터」의 일례이다.

또한, 아날로그 스위치용 차광막(131b)은, 아날로그 스위치(112)의 p채널 트랜지스터(122)(도 42 참조)의 하방을 피복하도록, 아날로그 스위치(112)의 p채널 트랜지스터(122)가 배치되는 영역(112b)에 형성되어 있다. 이 아날로그 스위치용 차광막(131b)은, 외부 회로부(92)의 PVdd(약 8V)의 전위를 생성하기 위한 전위 생성 회로부(92a)에 접속되어 있다. 이에 의해, 아날로그 스위치용 차광막(131b)에는, 외부 회로부(92)의 전위 생성 회로부(92a)로부터 PVdd(약 8V)의 고정 전위가 공급된다. 또한, 영역(112b)은, 본 발명의 「제2 영역」 및 「제2 주변 회로부」의 일례이며, 아날로그 스위치용 차광막(131b)은, 본 발명의 「제2 차광막」의 일례이다. 또한, p채널 트랜지스터(122)는, 본 발명의 「제2 트랜지스터」의 일례이다.

또한, 제11 실시 형태에서는, 상기 제10 실시 형태와 마찬가지로, 화소부(96)에서, 영역(96b)에 위치하는 p채널 트랜지스터(106)(도 41 참조)의 하방을 피복하는 차광막이 형성되어 있지 않고, 영역(96a)에 위치하는 스위칭 소자로서 기능하는 n채널 트랜지스터(101)(도 41 참조)의 하방을 피복하는 n채널 트랜지스터용 차광막(98)만이 형성되어 있다. 또한, 영역(96a)은, 본 발명의 「제1 영역」의 일례이며, n채널 트랜지스터용 차광막(98)은, 본 발명의 「제1 차광막」의 일례이다. 또한, n채널 트랜지스터(101)는, 본 발명의 「제1 트랜지스터」의 일례이다.

또한, 제11 실시 형태의 그 밖의 구성은, 상기 제9 실시 형태와 마찬가지이다.

다음으로, 도 41, 도 42 및 도 44를 참조하여, 제11 실시 형태에 따른 유기 EL 표시 장치의 동작에 대하여 설명한다. 또한, 화소부(96)의 n채널 트랜지스터(101)(도 41 참조)에서의 전압(Vgate, Vch, Vsig, Vgc, Vgd) 변화는, 도 19 및 도 20에 도시한 제4 실시 형태와 마찬가지이다. 또한, 화소부(96)의 p채널 트랜지스터(106)(도 41 참조)에서의 전압(Vgate(Pch), Vch(Pch), Vd(Pch), Vgc(Pch), Vgd(Pch)) 변화는, 도 24 및 도 25에 도시한 제4 실시 형태와 마찬가지이다.

그리고, 제11 실시 형태에서는, n채널 트랜지스터(101)의 하방에 형성된 n채널 트랜지스터용 차광막(98)(도 44 참조)에, Vbb(약 -2V)의 고정 전위가 공급되어 있기 때문에, n채널 트랜지스터용 차광막(98)의 전위 Vback는, Vbb(약 -2V)로 고정된다. 또한, n채널 트랜지스터(101)의 채널 영역(101d)의 전위 Vch는, 약 3.5V∼약 6.5V의 범위에서 변화된다.

또한, 제11 실시 형태에서는, 아날로그 스위치(112)의 n채널 트랜지스터 (121)(도 42 참조)의 하방에 형성된 아날로그 스위치용 차광막(131a)에, Vbb(약 -2V)의 전위가 공급되어 있다. 이 때문에, 아날로그 스위치용 차광막(131a)의 전위 Vback는, 약 -2.0V로 고정된다. 또한, 아날로그 스위치(112)의 p채널 트랜지스터(122)(도 42 참조)의 하방에 형성된 아날로그 스위치용 차광막(131b)에, PVdd(약 8V)의 전위가 공급되어 있다. 이 때문에, 아날로그 스위치용 차광막(131b)의 전위 Vback(Pch)는, 약 8V로 고정된다. 또한, 아날로그 스위치(112)의 n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 채널 영역의 전위는, 약 3.5V∼약 6.5V(영상 신호의 신호 전위 Vsig)의 범위에서 변화된다.

따라서, 제11 실시 형태에서는, 아날로그 스위치용 차광막(131a)과 n채널 트랜지스터(121)의 채널 영역 사이의 실효적인 전압(전위차) Vbc=1/3(Vback-Vch)는, 약 -2.8V∼약 -1.8V의 범위에서 변화된다. 이에 의해, 아날로그 스위치용 차광막(131a)과 n채널 트랜지스터(121)의 채널 영역 사이의 실효적인 전압 Vbc(약 -2.8V∼약 -1.8V)은, 항상, n채널 트랜지스터(121)의 오프 영역의 전압(약 0.5V 이하)으로 된다. 또한, 아날로그 스위치용 차광막(131b)과 p채널 트랜지스터(122)의 채널 영역 사이의 실효적인 전압(전위차) Vbc(Pch)=1/3(Vback(Pch)-Vch(Pch))는, 약 0.5V∼약 1.5V의 범위에서 변화된다. 이에 의해, 아날로그 스위치용 차광막(131b)과 p채널 트랜지스터(122)의 채널 영역 사이의 실효적인 전압 Vbc(Pch)(약 0.5V∼약 1.5V)는, 항상, p채널 트랜지스터(122)의 오프 영역의 전압(약 -2V 이상)으로 된다. 그 결과, n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 상부 채널을 오프 상태로 유지하고 있는 기간에, n채널 트랜지스터(121) 및 p채널 트랜지스터 (122)의 하부 채널이 온하는 것이 억제된다. 이 때문에, 이 기간에 n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 하부 채널을 통해 드레인 영역과 소스 영역 사이에 전류가 흐르는 것이 억제된다.

제11 실시 형태에서는, 상기한 바와 같이, 화소부(96)의 n채널 트랜지스터(101)에 대응하는 n채널 트랜지스터용 차광막(98)과, 아날로그 스위치(112)의 n채널 트랜지스터(121)에 대응하는 아날로그 스위치용 차광막(131a)에 Vbb의 전위를 제공함과 함께, 아날로그 스위치(112)의 p채널 트랜지스터(122)에 대응하는 아날로그 스위치용 차광막(131b)에 PVdd의 전위를 제공함으로써, n채널 트랜지스터용 차광막(98) 및 아날로그 스위치용 차광막(131a)을 Vbb의 전위로 고정할 수 있음과 함께, 아날로그 스위치용 차광막(131b)을 PVdd의 전위로 고정할 수 있다. 이에 의해, n채널 트랜지스터용 차광막(98)의 전위의 변동에 수반하여, 화소부(96)의 n채널 트랜지스터(101)의 임계값 전압 Vth가 변동되는 것을 억제할 수 있음과 함께, 아날로그 스위치용 차광막(131a, 131b)의 전위의 변동에 수반하여, 아날로그 스위치(112)의 n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 임계값 전압 Vth가 변동되는 것을 억제할 수 있다. 이 때문에, 화소부(96)의 n채널 트랜지스터(101)와, 아날로그 스위치(112)의 n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 동작을 안정시킬 수 있다.

또한, 제11 실시 형태에서는, 상기한 바와 같이, 화소부(96)의 n채널 트랜지스터(101)에 대응하는 n채널 트랜지스터용 차광막(98)과, 아날로그 스위치(112)의 n채널 트랜지스터(121)에 대응하는 아날로그 스위치용 차광막(131a)과 Vbb의 전위 를 제공함과 함께, 아날로그 스위치(112)의 p채널 트랜지스터(122)에 대응하는 아날로그 스위치용 차광막(131b)에 PVdd의 전위를 제공함으로써, 화소부(96)의 n채널 트랜지스터(101)의 채널 영역(101d)과 n채널 트랜지스터용 차광막(98) 사이의 실효적인 전압 Vbc가, n채널 트랜지스터(101)의 임계값 전압 Vth를 초과하지 않도록 할 수 있음과 함께, 아날로그 스위치(112)의 n채널 트랜지스터(121)(p채널 트랜지스터(122))의 채널 영역과 아날로그 스위치용 차광막(131a)(아날로그 스위치용 차광막(131b)) 사이의 실효적인 전압 Vbc가, n채널 트랜지스터(121)(p채널 트랜지스터(122))의 임계값 전압 Vth를 초과하지 않도록 할 수 있다. 이 때문에, n채널 트랜지스터용 차광막(98)과 아날로그 스위치용 차광막(131a)에 Vbb의 전위를 제공함과 함께, 아날로그 스위치용 차광막(131b)에 PVdd의 전위를 제공한 경우에도, 화소부(96)의 n채널 트랜지스터(101) 및 아날로그 스위치(112)의 n채널 트랜지스터(121)(p채널 트랜지스터(122))가 온 상태로 되는 것을 억제할 수 있다. 이에 의해, 화소부(96)의 n채널 트랜지스터(101) 및 아날로그 스위치(112)의 n채널 트랜지스터(121)(p채널 트랜지스터(122))를 오프 상태로 유지하고 있는 기간에, n채널 트랜지스터용 차광막(98) 및 아날로그 스위치용 차광막(131a)(아날로그 스위치용 차광막(131b))에 전위가 제공됨으로써 n채널 트랜지스터(101) 및 n채널 트랜지스터(121)(p채널 트랜지스터(122))가 온하는 것에 기인하여, 유기 EL 표시 장치의 동작이 불안정하게 된다고 하는 문제점이 발생하는 것을 억제할 수 있다.

또한, 제11 실시 형태에서는, 상기한 바와 같이, 아날로그 스위치(112)의 하방에 배치하는 아날로그 스위치용 차광막을, n채널 트랜지스터(121)에 대응하는 아 날로그 스위치용 차광막(131a)과, p채널 트랜지스터(122)에 대응하는 아날로그 스위치용 차광막(131b)으로 분할함과 함께, 아날로그 스위치용 차광막(131a, 131b)에, 각각, Vbb의 전위 및 PVdd의 전위를 제공함으로써, n채널 트랜지스터(121)의 채널 영역과 아날로그 스위치용 차광막(131a) 사이의 실효적인 전압 Vbc를, n채널 트랜지스터(121)의 임계값 전압 Vth에 대하여 보다 작게 할 수 있다. 또한, p채널 트랜지스터(122)의 채널 영역과 아날로그 스위치용 차광막(131b) 사이의 실효적인 전압 Vbc(Pch)를, p채널 트랜지스터(122)의 임계값 전압 Vth에 대하여 보다 크게 할 수 있다. 이에 의해, 아날로그 스위치(112)의 n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 오프 특성을 향상시킬 수 있다. 이 경우, 제11 실시 형태에서는, 상기 제10 실시 형태와 달리, 플러스측 전위 Vdd와 마이너스측 전위 Vbb의 중간의 전위(1/2(Vdd+Vbb))를 생성할 필요가 없기 때문에, 외부 회로부(92)의 회로 구성을 간소화할 수 있다.

또한, 제11 실시 형태의 그 밖의 효과는, 상기 제9 및 제10 실시 형태와 마찬가지이다.

(제12 실시 형태)

도 45를 참조하여, 이 제12 실시 형태에서는, 도 44에 도시한 제11 실시 형태와 달리, 아날로그 스위치(112)에 대응하는 영역에서, 영역(112a)에 위치하는 n채널 트랜지스터(121)(도 42 참조)의 하방을 피복하는 차광막이 형성되어 있지 않고, 영역(112b)에 위치하는 p채널 트랜지스터(122)(도 42 참조)의 하방을 피복하는 아날로그 스위치용 차광막(131b)만이 형성되어 있다. 또한, 아날로그 스위치용 차 광막(131b)에는, V계 드라이버(95)에 공급되는 VVdd의 플러스측 전위를 생성하기 위한 전위 생성 회로부(92d)가 접속되어 있다.

또한, 제12 실시 형태의 그 밖의 구성은, 상기 제11 실시 형태와 마찬가지이다.

제12 실시 형태에서는, 상기한 바와 같이, 아날로그 스위치(112)에 대응하는 영역에서, n채널 트랜지스터(121)의 하방을 피복하는 차광막을 형성하지 않고, p채널 트랜지스터(122)의 하방을 피복하는 아날로그 스위치용 차광막(131b)만을 형성함으로써, 아날로그 스위치용 차광막(131b)에 전위를 공급하기 위한 배선의 주회가 복잡하게 되는 것을 억제할 수 있다. 여기서, 일반적으로, n채널 트랜지스터(121)는, p채널 트랜지스터(122)에 비해 캐리어의 이동도가 큼으로써, p채널 트랜지스터(122)의 게이트 폭보다 작은 게이트 폭을 갖도록 구성되어 있다. 이에 의해, n채널 트랜지스터(121)는, 게이트 폭이 작은 만큼, 능동층에의 광의 입사에 의한 오동작이 발생하기 어렵다. 이 때문에, n채널 트랜지스터(121)의 하방에 차광막을 배치하지 않았다고 해도, 아날로그 스위치(112)의 동작이 쉽게 불안정하게 되지는 않는다. 따라서, 아날로그 스위치(112)의 p채널 트랜지스터(122)의 하방만을 피복하도록 아날로그 스위치용 차광막(131b)을 배치하면, 아날로그 스위치용 차광막(131b)에 전위를 공급하기 위한 배선의 주회가 복잡하게 되는 것을 억제하면서, 아날로그 스위치(112)의 동작이 불안정하게 되는 것을 억제할 수 있다.

또한, 제12 실시 형태의 그 밖의 효과는, 상기 제11 실시 형태와 마찬가지이다.

또한, 금회 개시된 실시 형태는, 모든 점에서 예시이며 제한적인 것은 아니다라고 생각되어야 한다. 본 발명의 범위는, 상기한 실시 형태의 설명이 아니라 특허 청구 범위에 의해 나타내어지며, 또한 특허 청구 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함된다.

예를 들면, 상기 실시 형태에서는, 표시 장치의 일례로서 액정 표시 장치 및 유기 EL 표시 장치에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, 액정 표시 장치 및 유기 EL 표시 장치 이외의 표시 장치에도 본 발명을 적용할 수 있다. 예를 들면, 표면 전계 디스플레이(SED : Surface-conduction Electron-emitter Display) 등에도 본 발명을 적용할 수 있다.

또한, 상기 실시 형태에서는, TFT를 구성하는 결정 실리콘막에 채널 도핑을 행하였지만, 본 발명은 이에 한하지 않고, 결정 실리콘막에 채널 도핑을 행하지 않아도 된다.

또한, 상기 실시 형태에서는, 유기 EL 표시 장치에 이용하는 n채널 트랜지스터 및 p채널 트랜지스터를 각각 구성하는 결정 실리콘막에, 양쪽 모두 채널 도핑을 행하였지만, 본 발명은 이에 한하지 않고, n채널 트랜지스터의 결정 실리콘막 또는 p채널 트랜지스터의 결정 실리콘막 중 어느 한쪽에만 채널 도핑을 행해도 된다. 이 때, 차광막에 다양한 전위가 제공되는 경우에도, 리크 전류가 흐르지 않도록 하기 위해, n채널 트랜지스터 및 p채널 트랜지스터의 각각의 임계값 전압 Vth의 변동 만큼, 여유를 예상한 후에 상기의 채널 도핑에 의해 n채널 트랜지스터 또는 p채널 트랜지스터의 임계값 전압 Vth의 제어를 행해도 된다.

또한, 상기 실시 형태에서는, 표시 패널의 하부에 배치된 글래스 기판을 통해 하방에 광을 출사시켜 영상을 표시하는 보텀 에미터 타입의 유기 EL 표시 장치에 본 발명을 적용한 예에 대하여 설명하였지만, 본 발명은 이에 한하지 않고, 광이 게이트 전극 방향으로 출사되는 톱 에미터 타입의 유기 EL 표시 장치에 본 발명을 적용해도 된다.

또한, 상기 실시 형태에서는, 기판 상에 형성한 비정질 실리콘막의 전체면을 균일한 조사 조건 하에서 적외 레이저광을 조사하여 가열함으로써, 가로 방향으로 성장한 주상 결정 실리콘(의사 단결정)에 의해 전체가 구성된 결정 실리콘막을 형성하였지만, 본 발명은 이에 한하지 않고, 적외 레이저광의 조사 조건을 조절함으로써, 화소부에 결정립이 작은 폴리실리콘으로 이루어지는 결정 실리콘막을 형성함과 함께, 화소부 이외의 영역에 가로 방향으로 성장한 주상 결정 실리콘으로 이루어지는 결정 실리콘막을 형성해도 된다. 이에 의해, 화소부에 설치되는 트랜지스터의 성능의 균일성이 향상됨과 함께, 주변 회로부에서는, 고성능의 트랜지스터를 형성할 수 있다.

또한, 상기 실시 형태에서는, V계 드라이버 내에 레벨 변환 회로를 설치하였지만, 본 발명은 이에 한하지 않고, V계 드라이버 내에 레벨 변환 회로를 설치하지 않아도 된다.

또한, 상기 실시 형태에서는, 비정질 실리콘막에 적외 레이저를 조사함으로써, 트랜지스터의 능동층으로서의 결정 실리콘막을 형성하였지만, 본 발명은 이에 한하지 않고, 비정질 실리콘막에 엑시머 레이저 등의 자외 레이저를 조사함으로써, 트랜지스터의 능동층으로서의 결정 실리콘막을 형성해도 된다.

또한, 상기 제3 및 제6 실시 형태에서는, 화소부의 n채널 트랜지스터의 드레인 영역과, 대응하는 표시부 차광막의 화소부 차광 영역을 접속하도록 구성하였지만, 본 발명은 이에 한하지 않고, 화소부의 n채널 트랜지스터의 소스 영역과, 대응하는 표시부 차광막의 화소부 차광 영역을 접속하도록 구성해도 된다.

또한, 상기 실시 형태에서는, 가변 저항기에 의해 n채널 트랜지스터의 임계값 전압 Vth를 조절하는 것이 가능하도록 구성하였지만, 본 발명은 이에 한하지 않고, 가변 저항기 이외의 수단에 의해, n채널 트랜지스터의 임계값 전압 Vth를 조절하도록 구성해도 된다.

또한, 상기 실시 형태에서는, 가변 저항기를 외부 회로부에 설치하였지만, 본 발명은 이에 한하지 않고, 가변 저항기를 표시 패널 내에 설치해도 된다. 또한, 가변 저항기는, 1개에 한하지 않고, 복수 설치해도 된다.

또한, 상기 제3 및 제6 실시 형태에서는, 모든 화소부의 n채널 트랜지스터의 드레인 영역과, 대응하는 표시부 차광막의 화소부 차광 영역을 접속하도록 구성하였지만, 본 발명은 이에 한하지 않고, 일부의 화소부의 n채널 트랜지스터의 드레인 영역과, 대응하는 표시부 차광막의 화소부 차광 영역을 접속함과 함께, 나머지의 화소부의 n채널 트랜지스터에 대응하는 표시부 차광막의 화소부 차광 영역에는, 1/2(Vdd+Vbb)의 전위를 제공하도록 구성해도 된다.

상기 제8 실시 형태에서는, CMOS 회로에 공급하는 H 레벨의 전위를 Vdd로 함과 함께, L 레벨의 전위를 Vbb로 하였지만, 본 발명은 이에 한하지 않고, CMOS 회 로에 공급하는 H 레벨의 전위를 Vdd로 함과 함께, L 레벨의 전위를 Vss로 해도 된다. 또한, 이 제8 실시 형태에 따른 액정 표시 장치에서는, 도 1에 도시한 제1 실시 형태에 따른 가변 저항기(41)를 이용하여 차광막에 제공하는 전위를 조절해도 된다.

또한, 상기 제8 실시 형태에서는, 주변 회로부에 포함되는 CMOS 회로에 대응하는 차광막에 1/2(Vdd+Vbb)의 고정 전위를 인가하였지만, 본 발명은 이에 한하지 않고, 도 1에 도시한 제1 실시 형태에 따른 가변 저항기(41) 등에 의해 차광막에 인가하는 전위를 조절해도 된다. 이와 같이 구성하면, CMOS 회로를 구성하는 n채널 트랜지스터 및 p채널 트랜지스터의 임계값 전압을 조절할 수 있다. 이에 의해, 차광막과 CMOS 회로의 n채널 트랜지스터 및 p채널 트랜지스터의 각각의 채널 영역 사이의 실효적인 전압 Vbc의 전압이, 각각, n채널 트랜지스터 및 p채널 트랜지스터의 오프 영역의 전압 범위를 벗어나는 경우에도, 차광막과 CMOS 회로의 n채널 트랜지스터 및 p채널 트랜지스터의 각각의 채널 영역 사이의 실효적인 전압 Vbc가 각각 n채널 트랜지스터 및 p채널 트랜지스터의 오프 영역의 전압 범위 내에 들어가도록 조절하는 것이 가능하다.

또한, 상기 제9∼제12 실시 형태에서는, Vbb를 약 -2V로 설정하였지만, 본 발명은 이에 한하지 않고, Vbb를 약 0V로 설정해도 된다. 이와 같이 Vbb를 약 0V로 설정한 경우, 예를 들면, 제10 실시 형태(도 43 참조)의 구성에서는, 아날로그 스위치(112)의 n채널 트랜지스터(121) 및 p채널 트랜지스터(122)의 하방에 형성된 아날로그 스위치용 차광막(131)에 공급되는 전위 Vback가 1/2(Vdd+Vbb)=1/2(7.5- 0)=3.75V로 된다. 이에 의해, 아날로그 스위치용 차광막(131)과 n채널 트랜지스터(121)(p채널 트랜지스터(122))의 채널 영역 사이의 실효적인 전압(전위차) Vbc=1/3(Vback-Vch)는, 약 -0.917V∼약 0.083V의 범위에서 변화된다. 또한, Vch≒3.5V∼6.5V이다. 즉, 아날로그 스위치용 차광막(131)과 n채널 트랜지스터(121)의 채널 영역 사이의 실효적인 전압 Vbc는, 항상, n채널 트랜지스터(121)의 오프 영역의 전압(약 0.5V 이하)으로 됨과 함께, 아날로그 스위치용 차광막(131)과 p채널 트랜지스터(122)의 채널 영역 사이의 실효적인 전압 Vbc(Pch)는, 항상, p채널 트랜지스터(122)의 오프 영역의 전압(약 -2V 이상)으로 된다. 이와 같이, Vbb를 약 0V로 설정하면, Vbb(약 -2V)의 전위를 생성하기 위한 전위 생성 회로부를 형성할 필요가 없기 때문에, 외부 회로부의 구성을 간략화할 수 있다.

또한, 상기 제9∼제12 실시 형태에서는, 스위칭 트랜지스터로서 n채널 트랜지스터를 이용함과 함께, 구동 트랜지스터로서 p채널 트랜지스터를 이용하였지만, 본 발명은 이에 한하지 않고, 스위칭 트랜지스터로서 p채널 트랜지스터를 이용함과 함께, 구동 트랜지스터로서 n채널 트랜지스터를 이용해도 된다.

또한, 상기 제11 실시 형태에서는, 아날로그 스위치의 p채널 트랜지스터에 대응하는 아날로그 스위치용 차광막에, 화소부의 p채널 트랜지스터의 드레인 영역에 공급되는 PVdd의 전위와 동일한 PVdd의 전위를 인가하였지만, 본 발명은 이에 한하지 않고, 아날로그 스위치의 p채널 트랜지스터에 대응하는 아날로그 스위치용 차광막에, H계 드라이버에 공급되는 플러스측 전위와 동일한 플러스측 전위를 인가해도 되고, V계 드라이버에 공급되는 플러스측 전위와 동일한 플러스측 전위를 인 가해도 된다. 아날로그 스위치의 p채널 트랜지스터에 대응하는 아날로그 스위치용 차광막에, H계 드라이버에 공급되는 플러스측 전위와 동일한 플러스측 전위를 인가하는 경우에는, 아날로그 스위치용 차광막이 H계 드라이버(아날로그 스위치)의 하방에 배치되어 있음으로써, 아날로그 스위치용 차광막에 전위를 공급하기 위한 배선의 주회가 복잡되게 되는 것을 억제할 수 있다. 또한, 아날로그 스위치의 p채널 트랜지스터에 대응하는 아날로그 스위치용 차광막에, V계 드라이버에 공급되는 플러스측 전위와 동일한 플러스측 전위를 인가하는 경우에는, V계 드라이버는, H계 드라이버보다 저속으로 동작하기 때문에, V계 드라이버의 동작에 의해 인가 전위가 불안정하게 되는 것을 억제할 수 있다.

또한, 제12 실시 형태에서는, 아날로그 스위치용 차광막에, V계 드라이버에 공급되는 VVdd의 전위와 동일한 VVdd의 전위를 인가하였지만, 본 발명은 이에 한하지 않고, 화소부의 p채널 트랜지스터의 드레인 영역에 공급되는 PVdd의 전위와 동일한 PVdd의 전위를 인가해도 되고, H계 드라이버에 공급되는 플러스측 전위와 동일한 플러스측 전위를 인가해도 된다.

본 발명에 따르면, 차광막의 전위의 변동에 기인하여 트랜지스터의 동작이 불안정해지는 것을 억제하고, 또한 동작 불량이 발생하는 것을 억제하는 것이 가능하다.

Claims

소정의 기능을 가짐과 함께, 제1 트랜지스터를 포함하는 제1 영역과,

상기 제1 영역에 형성됨과 함께, 상기 제1 트랜지스터에 대응하는 영역에 배치되며, 제1 전위가 제공되는 제1 차광막과,

소정의 기능을 가짐과 함께, 제2 트랜지스터를 포함하는 제2 영역과,

상기 제2 영역에 형성됨과 함께, 상기 제2 트랜지스터에 대응하는 영역에 배치되며, 제2 전위가 제공되는 제2 차광막을 구비한 표시 장치.
제1항에 있어서,

상기 제1 트랜지스터를 포함하는 제1 영역은, 소정의 기능을 갖는 제1 회로부를 포함하고,

상기 제2 트랜지스터를 포함하는 제2 영역은, 소정의 기능을 갖는 제2 회로부를 포함하는 표시 장치.
제2항에 있어서,

상기 제1 회로부는, 상기 제1 트랜지스터를 갖는 화소부를 포함하고,

상기 제2 회로부는, 상기 화소부를 포함하는 표시부의 주변에 형성되며, 상기 제2 트랜지스터를 갖는 주변 회로부를 포함하고,

상기 제1 차광막은, 상기 화소부에 포함되는 상기 제1 트랜지스터의 하방에 배치된 화소부 차광막을 포함하며,

상기 제2 차광막은, 상기 주변 회로부에 포함되는 상기 제2 트랜지스터의 하방에 배치된 주변 회로부 차광막을 포함하는 표시 장치.
제3항에 있어서,

상기 화소부 차광막에 제공되는 상기 제1 전위는, 대응하는 상기 제1 트랜지스터의 게이트 전극에 인가되는 전위와 동일한 전위인 표시 장치.
제4항에 있어서,

상기 화소부 차광막은, 상기 제1 트랜지스터의 게이트 전극에 전기적으로 접속되어 있는 표시 장치.
제3항에 있어서,

상기 화소부 차광막에 제공되는 상기 제1 전위는, 대응하는 상기 제1 트랜지스터의 소스 영역 및 드레인 영역 중 어느 한쪽에 인가되는 전위와 동일한 전위인 표시 장치.
제6항에 있어서,

상기 화소부 차광막은, 상기 제1 트랜지스터의 소스 영역 및 드레인 영역 중 어느 한쪽에 전기적으로 접속되어 있는 표시 장치.
제3항에 있어서,

상기 화소부는, p채널 트랜지스터를 포함하고,

상기 화소부의 p채널 트랜지스터의 하방에 배치된 상기 화소부 차광막에 제공되는 상기 제1 전위는, 상기 p채널 트랜지스터의 드레인 영역에 인가되는 플러스측 전위인 표시 장치.
제3항에 있어서,

상기 화소부는, 복수의 상기 제1 트랜지스터를 포함하고,

상기 화소부의 복수의 제1 트랜지스터 중 적어도 1개는, 스위칭 소자로서 기능하며,

상기 화소부 차광막은, 적어도 상기 스위칭 소자로서 기능하는 제1 트랜지스터의 하방을 피복하도록 배치되어 있는 표시 장치.
제3항에 있어서,

상기 제1 회로부는, 상기 제1 트랜지스터를 갖는 화소부를 복수 포함하고,

1개의 상기 화소부 차광막에 의해, 상기 복수의 화소부의 각각의 제1 트랜지스터의 하방이 피복되어 있는 표시 장치.
제3항에 있어서,

상기 주변 회로부는, 적어도 p채널 트랜지스터를 포함하고,

상기 주변 회로부 차광막은, 적어도 상기 p채널 트랜지스터의 하방에 배치되어 있는 표시 장치.
제11항에 있어서,

상기 주변 회로부는, 상기 p채널 트랜지스터 외에, n채널 트랜지스터를 포함하고,

상기 주변 회로부 차광막은, 상기 n채널 트랜지스터 및 상기 p채널 트랜지스터의 하방에 배치되어 있는 표시 장치.
제1항에 있어서,

제1 두께를 갖는 상기 제1 트랜지스터의 제1 게이트 절연막과,

상기 제1 트랜지스터와 상기 제1 차광막 사이에 형성되며, 상기 제1 게이트 절연막의 상기 제1 두께의 3배 이상의 제2 두께를 갖는 제1 절연막과,

제3 두께를 갖는 상기 제2 트랜지스터의 제2 게이트 절연막과,

상기 제2 트랜지스터와 상기 제2 차광막 사이에 형성되며, 상기 제2 게이트 절연막의 상기 제3 두께의 3배 이상의 제4 두께를 갖는 제2 절연막

을 더 구비하는 표시 장치.
제13항에 있어서,

상기 제1 게이트 절연막 및 상기 제1 절연막은, 동일한 재료로 이루어지며,

상기 제2 게이트 절연막 및 상기 제2 절연막은, 동일한 재료로 이루어지는 표시 장치.
제1항에 있어서,

상기 제1 전위는, 상기 제1 트랜지스터의 게이트 전극에 공급되는 플러스측 전위와 마이너스측 전위의 중간의 전위이며,

상기 제2 전위는, 상기 제2 트랜지스터의 게이트 전극에 공급되는 플러스측 전위와 마이너스측 전위의 중간의 전위인 표시 장치.
제15항에 있어서,

상기 플러스측 전위와 마이너스측 전위의 중간의 전위를 생성하기 위한 전위 생성 회로부를 더 구비하는 표시 장치.
제15항에 있어서,

상기 제1 영역 및 상기 제2 영역 중 적어도 한쪽은, n채널 트랜지스터 및 p채널 트랜지스터의 양방을 포함하는 표시 장치.
제1항에 있어서,

상기 제1 트랜지스터를 포함하는 제1 영역 및 상기 제2 트랜지스터를 포함하 는 제2 영역은, 화소부에 형성되어 있고,

상기 제1 차광막은, 상기 화소부의 제1 영역에 포함되는 제1 트랜지스터의 하방에 배치되며,

상기 제2 차광막은, 상기 화소부의 제2 영역에 포함되는 제2 트랜지스터의 하방에 배치되어 있는 표시 장치.
제18항에 있어서,

상기 제1 영역의 제1 트랜지스터 및 상기 제2 영역의 제2 트랜지스터는, 상호 다른 도전형을 갖는 표시 장치.
제1항에 있어서,

상기 제1 영역은, 상기 제1 트랜지스터를 갖는 화소부와, 상기 제1 트랜지스터를 갖는 제1 주변 회로부를 포함하고,

상기 제2 영역은, 상기 제2 트랜지스터를 갖는 제2 주변 회로부를 포함하며,

상기 제1 차광막은, 상기 화소부에 포함되는 제1 트랜지스터 및 상기 제1 주변 회로부에 포함되는 제1 트랜지스터의 하방에 배치되고,

상기 제2 차광막은, 상기 제2 주변 회로부에 포함되는 제2 트랜지스터의 하방에 배치되어 있는 표시 장치.