KR100505370B1 - 액티브 매트릭스 오-엘이디의 화소 구조 - Google Patents

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Abstract

본 발명은 액티브 매트릭스 O-LED의 화소구조에 관한 것으로, 특히 본 발명의 액티브 매트릭스 O-LED의 화소구조는 외부에서 인가되는 스캔 신호에 의해 구동 화소를 선택하며, 데이터 전류가 인가되는 제1 및 제2 스위칭 소자와; 상기 제1 및 제2 스위칭 소자에 의해 인가되는 제어전류에 의해 소정의 전하를 저장하는 커패시터와; 상기 제1 및 제2 스위칭 소자에 의해 선택되며 데이터 전류를 기입하고, 외부 전원이 인가되는 제3 스위칭 소자; 및 상기 제3 스위칭 소자와 미러 구조로 구성되며, 상기 커패시터에 저장된 전하에 의한 전압을 입력받아 전류를 해당 화소에 인가하는 구동 소자를 포함하여 구성됨을 특징으로 한다.

Description

액티브 매트릭스 오-엘이디의 화소 구조{PIXEL STRUCTURE FOR ACTIVE MATRIX ORGANIC LIGHT EMITTING DIODE DISPLAY}
본 발명은 액티브 매트릭스(Active Matrix) O-LED(Organic Light Emitting Diode : 이하 O-LED라 칭함) 디스플레이(display) 화소구조에 관한 것으로, 특히 박막트랜지스터의 불균일한 전기적 특성을 자체적으로 보정하는 전류기입방식 화소구조에 관한 것이다.
저온 다결정 실리콘 박막 트랜지스터(LTPS-TFT : Low Temperature Polycrystalline Silicon-Thin Film Transistor)를 이용한 액티브 매트릭스 LCD(Liquid Crystal Display : 이하 LCD라 칭함)는 현재 노트북 및 개인용 컴퓨터의 모니터에 응용되고 있는 비정질 실리콘 박막 트랜지스터(a-Si TFT : Amorphous silicon Thin Film Transistor)에 비해 구동능력과 집적도가 우수하여 고정세(High Resolution) LCD에 채용될 것으로 기대되고 있다.
도 1은 TFT-LCD의 기본 화소구조를 나타내는 도면이다.
도 1에 도시된 바와 같이, 저온 다결정 실리콘 박막트랜지스터를 이용한 액티브 매트릭스 LCD의 화소구조는 비정질 실리콘 박막트랜지스터를 이용한 능동구동 LCD와 마찬가지로 한 개의 TFT(11)와 한 개의 액정 셀 커패시터(12) 및 한 개의 스토리지 커패시터(13)로 구성된다. 능동구동 LCD에서의 TFT는 단순한 스위치 역할을 하고, TFT를 통해서 커패시터에 인가되는 전압에 따라서 액정의 광 투과도가 결정되기 때문에, TFT의 게이트에 충분한 신호전압을 인가하여 선형영역에서 동작시키면, TFT 간의 문턱전압의 차이가 화질에 큰 영향을 주지 않는다.
반면 차세대 디스플레이로 각광받고 있는 액티브 매트릭스 O-LED의 경우, 유기 박막소자에 흐르는 전류의 양을 제어하여 발광 휘도를 조절하기 때문에 TFT의 균일도, 특히 문턱전압(Vth) 및 전계효과 이동도(mobility)의 균일도 확보가 중요한 관건이다. 이는 TFT의 문턱전압이 보정되어야 균일한 화소전류를 흘릴 수 있기 때문이다. 그러나 450℃정도 이하의 저온에서 제작되는 저온 다결정 실리콘 박막 트랜지스터의 경우 공정 상에서 문턱전압 및 전계효과 이동도 특성이 균일하도록 제작하기가 어렵다. 따라서, 회로적인 접근 즉, 액티브 매트릭스 O-LED 패널의 각 화소에 보상회로를 구성하여 TFT의 불균일성 문제를 해결하는 방법들이 모색되고 있다.
액티브 매트릭스 O-LED의 기본적인 화소 구조는 크게 두 가지 방식으로 나뉜다. 하나는 화상데이터(Data)를 전압으로 입력하는 전압 기입 방식이고, 다른 하나는 화상데이터를 전류로 입력하는 전류 기입 방식이다.
도 2는 종래의 전압 기입 방식 중 가장 기본적인 화소구조를 나타내는 도면으로, 두 개의 TFT(21, 22)와 한 개의 커패시터(23)로 구성된다. 도면에서 T1 TFT(21)는 액티브 매트릭스 LCD와 같이 스위치 역할을 하고, CSTORAGE(23)은 데이터 전압을 저장하며, T2 TFT(22)는 CSTORAGE(23)에 저장된 데이터 전압 값에 해당하는 전류를 O-LED(24)에 흘리는 역할을 한다.
그러나, 상기 도 2에 도시된 전압 기입 방식의 기본 화소구조의 경우 각각의 화소와 화소간에 T2의 문턱전압이 동일하지 않은 문턱전압 불균일이 있을 경우, 동일한 데이터 전압이 커패시터에 충전되더라도 다른 전류가 T2를 통해서 O-LED에 흐르게 된다. 때문에 상기 도 2의 구조는 화소간의 TFT 문턱전압의 불균일을 전혀 보정하지 못한다. T2의 소스와 드레인 사이에 흐르는 전류는 다음과 같이 나타난다.
ID = 1/2 x k x (VGS-VTH)2
= 1/2 x k x (Vdata-VDD-Vth_T2)2
(포화영역에서의 전류-전압 관계식, k = μx Cox x W/L이며, 여기서, μ는 전계효과 이동도, Cox는 절연층의 커패시턴스, W는 TFT의 채널 폭, L은 TFT의 채널 길이를 각각 나타낸다)
도 3은 상기 도 2의 기본적인 화소구조에서 TFT의 문턱전압이 각각 -3.8, -4.3, -4.8 V일 때 동일한 데이터 전압에 의해 O-LED에 흐르는 전류를 각각 나타낸다. 액티브 매트릭스 O-LED에서 고화질의 화소표현을 위해 필요한 한 계조간의 간격은 수십 nA이므로, 도 3과 같은 전류편차는 상당히 크다고 할 수 있다.
도 4는 상기 도 2의 전압 기입 방식의 기본 화소구조의 문제점을 보완하기 위한 종래의 다른 방법으로, 4개의 TFT(41 내지 44)와 2개의 커패시터(45, 46)를 이용하여 구동 TFT의 문턱전압을 미리 커패시터에 충전시킨 후 커패시터 커플링을 이용하여 화상 데이터 전압을 입력하는 방법이 R.M.A.Dawson et al.(Sarnoff Corporation, USA)에 의해 제안되었다.
그러나, 상기 종래의 다른 방법은 화소간의 TFT 문턱전압 보정은 가능하지만 이를 위해 2개의 신호 라인(AZ, AZB)이 추가로 필요하고, 커패시터도 2개가 필요하여 화소의 발광 면적을 줄이게 되고 -TFT와 커패시터 수가 줄어들수록 발광면적이 증가함- 또한, 복잡한 2개의 신호 제어를 위해 별도의 신호 라인(signal line)과 외부 집적회로가 필요하게 되고, 이에 따라 발광면적이 크게 감소되는 단점이 있다.
한편, 도 5는 종래의 전류 기입 방식의 기본적인 화소구조를 나타내는 도면으로, 전류 기입 방식의 기본적인 화소구조는 4개의 TFT(51 내지 54)와 한 개의 Cstg 커패시터(55)로 구성된다. 이 방식은 각 화소에 화상데이터를 인가하기 위해 선택신호(SEL)를 인가하고, 데이터 전류를 구동 TFT인 P2(52)를 통해서 흘리면 이 데이터 전류에 해당하는 P2의 게이트-소스 전압을 Cstg 커패시터(55)에 저장하여 화소의 선택이 끝난 후에도 O-LED(56)에 데이터 전류와 동일한 전류를 계속 흘리도록 하는 구동 방식으로 TFT의 문턱 전압에 크게 영향을 받지 않는 방식이다.
전류 기입 방식의 경우 상술한 구조 외에도 여러 가지의 화소구조들이 제안되었다. 그러나, 화상 데이터를 인가하기 위해서 전압원에 비해 구현이 어려운 전류원을 사용해야 한다는 문제점을 공통적으로 지니고 있다. 대부분의 전류 기입 방식의 화소구조는 데이터 전류와 동일한 양의 전류를 O-LED에 흘리기 때문에, 고화질의 계조표현을 위한 수십 nA 이내의 데이터 전류를 조절할 수 있는 전류원을 구현해야 하는 난점이 있다.
따라서, 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 본 발명의 목적은 적은 수의 TFT와 커패시터를 이용하여 화소간의 TFT 소자의 불균일한 전기적 특성을 보정함으로써 균일한 발광 특성을 갖는 액티브 매트릭스 O-LED의 화소구조를 제공함에 있다.
본 발명의 다른 목적은, 기본적으로 화소에 필요한 선택 신호와 데이터 신호 외에 문턱 전압 보정을 위해 필요한 신호의 수를 최소화한 액티브 매트릭스 O-LED의 화소구조를 제공함에 있다.
상기 목적을 달성하기 위해 본 발명의 액티브 매트릭스 O-LED의 화소구조는 외부에서 인가되는 스캔 신호에 의해 제어되며, 데이터 전류가 인가되는 제1 트랜지스터와; 상기 스캔 신호에 의해 제어되며, 노드 A에서 상기 제1 트랜지스터의 소스/드레인 전류통로에 자신의 소스/드레인 전류통로가 접속되는 제2 트랜지스터와; 외부전원에 접속되고, 노드 B에서 상기 제2 트랜지스터의 소스/드레인 전류통로에 자신의 게이트가 접속되어 데이터 전류를 기입하는 제3 트랜지스터와; 상기 외부전원과 상기 노드 B 사이에 접속되어 데이터 전압을 저장하는 커패시터와; 상기 노드 A에서 상기 제3 트랜지스터의 소스/드레인 전류 통로에 자신의 소스/드레인 전류통로가 접속되고, 상기 커패시터에 저장된 전압을 게이트에 인가받아 오-엘이디(O-LED) 소자를 구동하는 제4 트랜지스터를 포함함을 특징으로 한다.바람직하게는, 상기 제3 및 제4 트랜지스터의 채널폭(W)/채널길이(L)에 따라 해당 화소에 인가되는 전류의 크기를 조절함을 특징으로 한다.
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이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
먼저, 도 6은 본 발명의 제1 실시예에 따른 전류 기입형 액티브 매트릭스 O-LED의 화소 구조를 나타내는 도면이다.
도 6에 도시된 바와 같이 본 발명의 전류 기입형 액티브 매트릭스 O-LED의 화소구조는 4개의 P-형 TFT(61 내지 64)와 한 개의 CSTORAGE 커패시터(65)로 구성된다. 기본적으로 화소에 들어가야 하는 필수 신호인 스캔(scan)신호와 데이터 신호(IDATA) 외에는 추가의 신호선이 없다.
본 발명의 동작 원리는 화소 선택 시, T3 TFT(63)에 전류를 흘려줌으로써 데이터 전류를 구동할 수 있는 전압을 T3 TFT의 게이트(노드B)와 소스 사이의 CSTORAGE 커패시터(65)에 저장하는 것이다. 화소 선택이 끝난 후, T3 TFT(63)는 선형영역에서 동작하게 되며, T4 TFT(64)가 포화영역에서 동작하면서 CSTORAGE 커패시터(65)에 저장된 전압에 해당하는 전류를 O-LED(66)에 흘리게 된다. 엑시머 레이저를 이용한 저온 다결정 실리콘(LTPS) 공정에서 동일한 레이저빔으로 동시에 결정화된 인접한 폴리실리콘 TFT는 전기적 특성이 거의 동일하기 때문에 전류-미러(current-mirror) 구조를 사용하는 전류 기입 방식에도 흔히 사용된다. 본 발명에서도 전류-미러 구조에서와 같이, 인접한 T3 TFT(63)와 T4 TFT(64)의 문턱전압 및 전계효과 이동도가 동일한 특성을 이용한 것이다.
도 7은 도 6의 타이밍도로써, 이에 따른 도 6에 도시된 화소구조의 자세한 동작을 도 6 및 도 7을 참조하여 설명하면 다음과 같다.
도 6 및 도 7을 참조하면, 처음 스캔(scan) 신호가 하이(high) 인 경우 T3 TFT와 T4 TFT의 게이트 노드인 노드 B의 전압은 이전 프레임(frame)의 데이터 전류에 해당하는 O-LED 전류값이 흐르도록 유지되는 상태이다. 이때 스캔 신호가 로우(low)가 되면서 T1 TFT(61)와 T2 TFT(62)가 켜진 후에, 데이터 전류값 IDATA가 인가된다. 데이터 전류값 IDATA가 인가되면 데이터 전류는 VDD로부터 T3 TFT(63)를 거쳐 T1 TFT(61)를 통하는 경로로 흐르게 되는 프로그래밍(programming) 상태가 된다. 이때, T3 TFT(63)는 게이트와 드레인이 단락되어 포화영역에서 동작하며, T4 TFT(64)의 게이트-소스 사이 전압은 단락되어 있으므로 T4 TFT(64)는 꺼진 상태이고 O-LED(66)로 흘러가는 전류는 없는 상태이다. 이때, T3 TFT(63)의 게이트 노드(노드 B)의 전압 VB는 하기 식(1)과 같이 데이터 전류 IDATA에만 관계 있는 값이다.
식(1)
스캔 ON 시 : IDATA = k1(VB - VDD - VTH)2 (k1= μx Cox x WT3/LT3)
IDATA가 인가될 때 : VB - VTH 저장
프로그래밍 상태가 끝나면, 스캔 신호는 하이(high)가 되어 T1 TFT(61)와 T2 TFT(62)는 꺼지며, T3 TFT(63)는 선형영역, T4 TFT(64)는 포화영역에서 동작하게 되면서, T3 TFT(63)의 드레인 전류와 T4 TFT(64)의 드레인 전류는 동일하므로 하기 식(2)의 관계가 성립된다. 따라서, 프로그래밍 시간 동안에는 O-LED 전류는 0A이며, 프로그래밍 시간을 제외한 나머지 프레임시간에는 포화영역에 동작하는 T4 TFT의 드레인 전류가 O-LED에 흐르게 된다.
식(2)
스캔 OFF 시 : T3 TFT는 선형영역 동작, T4 TFT는 포화영역 동작
IO-LED = k1[(VB - VDD - VTH)(VDD - VA) - 0.5(VDD - VA)2] (T3 TFT의 선형 전류)
= k2(VB - VA - VTH)2(k2= μx Cox x WT4/LT4) (T4 TFT의 포화전류)
이때, T4 TFT의 소스 부분인 노드 A의 전압 VA는 상기 식(2)의 등식을 이용해서 풀면, 하기 식(3)에서와 같이 TFT의 불균일한 전기적 특성과는 상관없이 오로지 데이터 전류를 인가할 때 결정된 VB - VTH의 값에만 의존하게 된다.
식(3)
IO-LED = k2(VB - VA - VTH)2
= k2[VB - f(VB - VTH)- VTH]2 여기서, f(VB - VTH)는 VB - VTH에 관한 함수(function)임을 나타낸다.
도 8은 도 6의 화소구조에서 문턱전압 변화에 따른 전류 편차를 나타내는 시뮬레이션 결과이다. 상기 도 3과 마찬가지로 문턱전압이 각각 -3.8, -4.3, -4.8 V일 때 동일한 데이터 전류를 기입했을 때 O-LED에 흐르는 전류를 각각 나타낸다.
도 8은 상기 도 3과는 다르게 -3.8, -4.3, -4.8 V의 세 경우가 거의 동일한 전류 값을 보이며, 그 오차는 O-LED에 흐르는 전류가 500 nA 수준에서는 약 10 nA 미만, 1 ㎂ 수준의 전류에서는 30 nA 정도의 작은 오차를 보인다.
도 9는 도 6의 노드 A와 노드 B의 전압이 TFT의 문턱전압 변화에 의해 어떻게 변화하는지를 보여준다. T4 TFT의 소스 노드인 노드 A의 전압은 상술한 바와 같이 TFT의 불균일한 전기적 특성과는 무관하고, 오직 화소 선택 시 흘려준 데이터 전류에 의해서 결정되는 전압이다. 반면, T3 TFT와 T4 TFT의 게이트 노드인 노드 B의 전압은 TFT의 문턱전압 차이를 보정한 전압이 저장된다. 즉, 화소 선택 시 흘려준 데이터 전류에 의해서 TFT의 불균일한 전기적 특성을 보정한 전압이 T3 TFT의 게이트에 저장되므로 화소 선택이 끝난 후, 포화영역에서 동작하는 T4 TFT의 불균일한 전기적 특성과는 무관한 드레인 전류가 O-LED에 흐른다. 또한, T3 TFT의 W/L(채널 폭/채널 길이)을 크게 할 경우, 동일한 데이터 전류를 기입할 때 저장되는 VB - VTH의 값이 작아지기 때문에 O-LED에 흐르는 전류는 작아지게 되므로 T3 TFT의 W/L의 값을 조정함으로서 O-LED에 흐르는 전류의 스케일링이 가능하다.
도 10은 데이터 전류 IDATA 와 T3 TFT의 사이즈(W/L)에 따른 IO-LED 전류를 나타내는 도면으로, T3 TFT의 W/L을 변화시켰을 때 프로그래밍한 데이터 전류에 대해 O-LED에 흐르는 전류를 알 수 있다.
도 11a는 본 발명의 제2 실시예에 따른 전류 기입형 액티브 매트릭스 O-LED의 화소구조를 나타내는 도면이고, 도 11b는 도 11a의 동작 타이밍도이다.
도 11a에 도시된 전류 기입형 액티브 매트릭스 O-LED의 화소구조는 상기 도 6의 제1 실시예와 마찬가지로 4개의 P-형 TFT(71 내지 44)와 한 개의 CSTORAGE 커패시터(75)로 구성된다. 상기 도 6의 구조에서 T2 TFT의 위치를 변경하여 데이터 전류 IDATA가 T1 TFT와 T2 TFT의 소스로 직접 인가되도록 한 구성이 상이할 뿐 도 11b의 타이밍도에 도시된 바와 같이 프로그래밍 시 T3 TFT에 데이터 전류가 기입되고, TFT의 불균일한 전기적 특성을 보정한 T4 TFT의 포화영역 전류가 O-LED(76)에 흐르도록 하는 기본 동작은 상기 제1 실시예와 동일하므로 상세한 설명은 생략한다.
도 12a는 본 발명의 제3 실시예에 따른 전류 기입형 액티브 매트릭스 O-LED의 화소구조를 나타내는 도면이고, 도 12b는 도 12a의 동작 타이밍도이다.
도 12a에 도시된 전류 기입형 액티브 매트릭스 O-LED의 화소구조는 상기 도 6의 제1 실시예와 마찬가지로 4개의 P-형 TFT(81 내지 84)와 한 개의 CSTORAGE 커패시터(85)로 구성된다. 상기 도 6의 구조와는 T1 TFT의 위치가 상이할 뿐 도 12b의 타이밍도에 도시된 바와 같이 프로그래밍 시 T3 TFT에 데이터 전류가 기입되고, TFT의 불균일한 전기적 특성을 보정한 T4 TFT의 포화영역 전류가 O-LED(86)에 흐르도록 하는 기본 동작은 상기 도 6과 동일하다.
도 6 및 도 12를 참조하면, 선택신호가 인가될 때는 T3 TFT(63,83)의 게이트에 동일한 전압이 저장된다. 그러나, 선택 신호가 꺼질 때는 피드스루(feedthrough) 현상에 의해 T3 TFT의 게이트의 전압이 영향을 받는 정도가 서로 다르다. 즉, 도 6의 경우는 T3 TFT(63)의 게이트에 영향을 주는 피드스루는 T2 TFT(62)에 의해서만 결정되지만, 도 12의 경우는 T1 TFT(81)와 T2 TFT(82) 모두에 의해서 영향을 받게 된다. 따라서, 데이터 전류, 문턱전압 등의 조건이 동일하다고 가정할 때, 도 6의 T3 TFT(63)와 도 12의 T3 TFT(83)에 저장되는 전압은 서로 다르다. 도 6의 경우는 피드스루를 적게 먹게 되며, 도 12a의 경우는 피드스루를 많이 먹게 되어, 도 6의 경우보다 커지게 된다. 따라서, 도 6의 O-LED(66)에 흐르는 전류의 양이 도 12a의 O-LED(86)에 흐르는 전류의 양에 비해 크게 된다. 이러한 결과는 도 13에 도시된 피드스루의 영향을 받는 T3 TFT의 게이트 전압을 나타내는 도면과 도 14에 도시된 O-LED에 흐르는 전류의 양을 나타내는 도면을 통해 확인할 수 있다.
본 발명에 따른 화소구조는 N-형 TFT로도 유사한 방법으로 구성될 수 있다. 도 15a는 본 발명의 제4 실시예에 따른 전류 기입형 액티브 매트릭스 O-LED의 화소구조를 나타내는 도면이고, 도 15b는 도 15a의 동작 타이밍도이다.
도 15a 및 도 15b를 참조하면, 상술한 일 실시예의 P-형과 상반된 구조를 가지며, 데이터 신호도 거꾸로 들어가게 된다. 도 15a에 도시된 바와 같이 본 발명의 전류 기입형 액티브 매트릭스 O-LED의 화소구조는 4개의 N-형 TFT(91 내지 94)와 한 개의 CSTORAGE 커패시터(95)로 구성된다.
도 15b의 타이밍도에서, 처음 스캔 신호가 로우(low)인 경우 T3 TFT와 T4 TFT의 게이트 노드의 전압은 이전 프레임의 데이터 전류에 해당하는 O-LED 전류값이 흐르도록 유지되는 상태이다. 이때, 스캔 신호가 하이(high)가 되면서 T1 TFT와 T2 TFT가 켜진 후에 데이터 전류값 IDATA가 인가된다. 이때, 데이터 전류는 전류원(Current source)을 통해 공급된다. 반면, 상기 P-형으로 구성한 화소구조의 경우 데이터 전류는 전류 싱크(Current sink)를 통해 공급된다. 데이터 전류값 IDATA가 인가되면 데이터 전류는 T1 TFT(91)와 T2 TFT(92)를 거쳐 T3 TFT(93)를 통하는 경로로 흐르게 되는 프로그래밍(programming) 상태가 된다. 이때, T3 TFT(63)는 게이트와 드레인이 단락되어 포화영역에서 동작하며, T4 TFT(94)의 게이트-소스 사이 전압도 단락되어 있으므로 T4 TFT(94)는 꺼진 상태이고 O-LED(66)로 흘러가는 전류는 없는 상태이다. 따라서, 상기의 P-형 화소구조와 동일한 방식으로 T3 TFT(93)의 게이트 노드에 저장된 전압은 T4 TFT(94)의 게이트 노드에도 똑같이 인가된다. 프로그래밍 상태가 끝나면, 스캔 신호는 로우(Low)가 되어 T1 TFT(91)와 T2 TFT(92)는 꺼지며, T3 TFT(93)는 선형영역, T4 TFT(94)는 포화영역에서 동작하게 되면서, T3 TFT(93)의 드레인 전류와 T4 TFT(94)의 드레인 전류는 동일하다. 따라서, 프로그래밍 시간 동안에는 O-LED 전류는 0A이며, 프로그래밍 시간을 제외한 나머지 프레임시간에는 포화영역에 동작하는 T4 TFT(94)의 드레인 전류가 O-LED(96)에 흐르게 된다.
도 16a는 본 발명의 제5 실시예에 따른 전류 기입형 액티브 매트릭스 O-LED의 화소구조를 나타내는 도면이고, 도 16b는 도 16a의 동작 타이밍도이다.
도 16a에 도시된 전류 기입형 액티브 매트릭스 O-LED의 화소구조는 상기 도 15의 제4 실시예와 마찬가지로 4개의 N-형 TFT(101 내지 104)와 한 개의 CSTORAGE 커패시터(105)로 구성된다. 상기 도 15a의 구조에서 T2 TFT의 위치를 변경하여 데이터 전류 IDATA가 T1 TFT와 T2 TFT의 소스로 직접 인가되도록 한 구성이 상이할 뿐 도 16b의 타이밍도에 도시된 바와 같이 프로그래밍 시 T3 TFT에 데이터 전류가 기입되고, TFT의 불균일한 전기적 특성을 보정한 T4 TFT의 포화영역 전류가 O-LED(106)에 흐르도록 하는 기본 동작은 상기 제4 실시예와 동일하므로 상세한 설명은 생략한다.
도 17a는 본 발명의 제6 실시예에 따른 전류 기입형 액티브 매트릭스 O-LED의 화소구조를 나타내는 도면이고, 도 17b는 도 17a의 동작 타이밍도이다.
도 17a에 도시된 전류 기입형 액티브 매트릭스 O-LED의 화소구조는 상기 도 6의 제1 실시예와 마찬가지로 4개의 P-형 TFT(111 내지 114)와 한 개의 CSTORAGE 커패시터(115)로 구성된다. 도 6의 구성과의 차이점은 안정적인 회로 동작을 위해 스캔 신호를 2개 인가하여 T1 TFT(111) 보다 T2 TFT(112)가 먼저 꺼지게 끔 동작시킨다는 점이다. 이와 같이 스캔 신호를 2개 이용하여 T1 TFT와 T2 TFT의 스위칭을 각각 조절한다는 개념은 상기 실시 예들에 동일하게 적용할 수 있다.
한편, 화소를 구성하는 TFT는 신뢰도가 우수한 P-형 TFT를 이용하는 것이 N-형 TFT를 이용하는 것보다 유리하며, P-형 TFT 한가지만 이용하는 것이 N-형 TFT와 P-형 TFT 모두를 사용하는 것보다 공정면에서 간단한 장점이 있다. 또한, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명의 전류 기입 방식 액티브 매트릭스 O-LED의 화소구조는 기본적으로 화소에 필요한 필수 신호인 스캔 신호와 IDATA 신호 외에 다른 신호는 필요로 하지 않으므로 기존에 비해 화소에서의 발광면적을 넓힐 수 있고, 신뢰성이 우수한 P-형 TFT 하나만을 사용하여 공정적인 측면에서도 유리하므로, 다른 구조에 비해 경쟁력이 월등한 디스플레이를 구현할 수 있다.
또한, 종래의 전류 기입형 화소구조 대부분은 화소 선택 시 인가한 데이터 전류를 화소선택이 끝난 후, 데이터 전류와 동일한 값의 전류를 O-LED에 흘리는 회로구조이다. 따라서 최대 1 내지 2㎂ 이내에서 고화질의 계조 표현을 해야 하는 O-LED의 재료적 특성을 감안할 때, 수십 ㎁의 조절이 가능한 데이터 전류 드라이버가 필요하게 된다. 반면, 본 발명의 전류 기입 방식 액티브 매트릭스 O-LED의 화소구조에 의하면 데이터 전류를 일정한 비율로 감소시켜 O-LED를 구동하기 때문에 전류 드라이버의 설계가 용이한 장점이 있다.
도 1은 다결정 실리콘 박막 트랜지스터를 이용한 액티브 매트릭스 액정 디스플레이(TFT-LCD)의 기본 화소구조를 나타내는 도면,
도 2a는 종래의 액티브 매트릭스 O-LED의 기본적인 화소 구조를 나타내는 도면,
도 2b는 도 2a의 동작 타이밍도,
도 3은 도 2a의 종래의 액티브 매트릭스 O-LED의 기본적인 화소 구조에서 TFT의 문턱전압 변화에 따른 전류 편차를 나타내는 도면,
도 4a는 종래의 다른 방법에 따른 전압기입형 문턱전압 보정을 위한 화소 구조를 나타내는 도면,
도 4b는 도 4a의 동작 타이밍도,
도 5는 종래의 전류 기입 방식의 기본적인 화소 구조를 나타내는 도면,
도 6은 본 발명의 제1 실시예에 따른 전류 기입형 액티브 매트릭스 O-LED의 화소 구조를 나타내는 도면,
도 7은 도 6의 동작 타이밍도,
도 8은 본 발명의 제1 실시예에 따른 화소 구조에서 TFT의 문턱전압 변화에 따른 전류 편차를 나타내는 도면,
도 9는 본 발명의 제1 실시예에 따른 화소 구조에서 TFT의 문턱전압 변화에 따른 노드 A와 노드 B의 전압 변화를 나타내는 도면,
도 10은 본 발명의 제1 실시예에 따른 화소 구조에서 데이터 전류IDATA 와 T3 TFT의 사이즈(W/L)에 따른 IO-LED 전류를 나타내는 도면,
도 11a는 본 발명의 제2 실시예에 따른 전류 기입형 액티브 매트릭스 O-LED의 화소구조를 나타내는 도면,
도 11b는 도 11a의 동작 타이밍도,
도 12a는 본 발명의 제3 실시예에 따른 전류 기입형 액티브 매트릭스 O-LED의 화소구조를 나타내는 도면,
도 12b는 도 12a의 동작 타이밍도,
도 13은 피드스루의 영향을 받는 T3 TFT의 게이트 전압을 나타내는 도면,
도 14는 O-LED에 흐르는 전류의 양을 나타내는 도면,
도 15a는 본 발명의 제4 실시예에 따른 전류 기입형 액티브 매트릭스 O-LED의 화소구조를 나타내는 도면,
도 15b는 도 15a의 동작 타이밍도,
도 16a는 본 발명의 제5 실시예에 따른 전류 기입형 액티브 매트릭스 O-LED의 화소구조를 나타내는 도면,
도 16b는 도 16a의 타이밍도,
도 17a는 본 발명의 제6 실시예에 따른 전류 기입형 액티브 매트릭스 O-LED의 화소구조를 나타내는 도면,
도 17b는 도 17a의 동작 타이밍도.

Claims (6)

  1. 외부에서 인가되는 스캔 신호에 의해 제어되며, 데이터 전류가 인가되는 제1 트랜지스터와;
    상기 스캔 신호에 의해 제어되며, 노드 A에서 상기 제1 트랜지스터의 소스/드레인 전류통로에 자신의 소스/드레인 전류통로가 접속되는 제2 트랜지스터와;
    외부전원에 접속되고, 노드 B에서 상기 제2 트랜지스터의 소스/드레인 전류통로에 자신의 게이트가 접속되어 데이터 전류를 기입하는 제3 트랜지스터와;
    상기 외부전원과 상기 노드 B 사이에 접속되어 데이터 전압을 저장하는 커패시터와;
    상기 노드 A에서 상기 제3 트랜지스터의 소스/드레인 전류 통로에 자신의 소스/드레인 전류통로가 접속되고, 상기 커패시터에 저장된 전압을 게이트에 인가받아 오-엘이디(O-LED) 소자를 구동하는 제4 트랜지스터를 포함함을 특징으로 하는 액티브 매트릭스 오-엘이디(O-LED)의 화소 구조.
  2. 제 1 항에 있어서, 상기 제3 및 제4 트랜지스터의 채널폭(W)/채널길이(L)에 따라 해당 화소에 인가되는 전류의 크기를 조절함을 특징으로 하는 액티브 매트릭스 오-엘이디(O-LED)의 화소 구조.
  3. 외부에서 인가되는 스캔 신호에 의해 제어되며, 데이터 전류가 인가되는 제1 및 제2 트랜지스터와;
    외부전원에 접속되고, 상기 제2 트랜지스터의 소스/드레인 전류통로에 자신의 게이트가 접속되어 데이터 전류를 기입하는 제3 트랜지스터와;
    상기 외부전원과 상기 제2 트랜지스터의 소스/드레인 전류통로 사이에 접속되어 데이터 전압을 저장하는 커패시터와;
    상기 제3 트랜지스터의 소스/드레인 전류 통로에 자신의 소스/드레인 전류통로가 접속되고, 상기 커패시터에 저장된 전압을 게이트에 인가받아 오-엘이디(O-LED) 소자를 구동하는 제4 트랜지스터를 포함함을 특징으로 하는 액티브 매트릭스 오-엘이디(O-LED)의 화소 구조.
  4. 외부에서 인가되는 스캔 신호에 의해 제어되며, 데이터 전류가 인가되는 제1 트랜지스터와;
    상기 스캔 신호에 의해 제어되며, 노드 A에서 상기 제1 트랜지스터의 소스/드레인 전류통로에 자신의 소스/드레인 전류통로가 접속되는 제2 트랜지스터와;
    상기 노드 A에 자신의 게이트가 접속되고, 상기 접지전원과 노드 B 사이에 자신의 소스/드레인 전류통로가 접속되어 데이터 전류를 기입하는 제3 트랜지스터와;
    상기 접지전원과 상기 노드 A 사이에 접속되어 데이터 전압을 저장하는 커패시터와;
    상기 노드 B에서 상기 제3 트랜지스터의 소스/드레인 전류 통로에 자신의 소스/드레인 전류통로가 접속되고, 상기 노드 A에 자신의 게이트가 접속되어, 상기 커패시터에 저장된 전압을 게이트에 인가받아 오-엘이디(O-LED) 소자를 구동하는 제4 트랜지스터를 포함함을 특징으로 하는 액티브 매트릭스 오-엘이디(O-LED)의 화소 구조.
  5. 외부에서 인가되는 스캔 신호에 의해 제어되며, 데이터 전류가 인가되는 제1 및 제2 트랜지스터와;
    접지전원에 접속되고, 노드 A에서 상기 제2 트랜지스터의 소스/드레인 전류통로에 자신의 게이트가 접속되어 데이터 전류를 기입하는 제3 트랜지스터와;
    상기 접지전원과 상기 노드 A 사이에 접속되어 데이터 전압을 저장하는 커패시터와;
    상기 제3 트랜지스터의 소스/드레인 전류 통로에 자신의 소스/드레인 전류통로가 접속되고, 상기 커패시터에 저장된 전압을 게이트에 인가받아 오-엘이디(O-LED) 소자를 구동하는 제4 트랜지스터를 포함함을 특징으로 하는 액티브 매트릭스 오-엘이디(O-LED)의 화소 구조.
  6. 외부에서 인가되는 제1 스캔 신호에 의해 제어되며, 데이터 전류가 인가되는 제1 트랜지스터와;
    외부에서 인가되는 제2 스캔 신호에 의해 제어되며, 노드 A에서 상기 제1 트랜지스터의 소스/드레인 전류통로에 자신의 소스/드레인 전류통로가 접속되는 제2 트랜지스터와;
    외부전원에 접속되고, 노드 B에서 상기 제2 트랜지스터의 소스/드레인 전류통로에 자신의 게이트가 접속되어 데이터 전류를 기입하는 제3 트랜지스터와;
    상기 외부전원과 상기 노드 B 사이에 접속되어 데이터 전압을 저장하는 커패시터와;
    상기 노드 A에서 상기 제3 트랜지스터의 소스/드레인 전류 통로에 자신의 소스/드레인 전류통로가 접속되고, 상기 커패시터에 저장된 전압을 게이트에 인가받아 오-엘이디(O-LED) 소자를 구동하는 제4 트랜지스터를 포함함을 특징으로 하는 액티브 매트릭스 오-엘이디(O-LED)의 화소 구조.
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