KR20040008684A

KR20040008684A - 휘도가 개선된 유기전계 발광표시장치

Info

Publication number: KR20040008684A
Application number: KR1020020042354A
Authority: KR
Inventors: 최정희
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-19
Filing date: 2002-07-19
Publication date: 2004-01-31

Abstract

본 발명은 문턱전압보상수단을 구비하여, 구동용 박막 트랜지스터의 문턱전압에 의한 휘도불균일을 개선시킨 유기전계 발광표시장치에 관한 것이다. 본 발명의 유기전계 발광표시장치는 게이트라인과 소오스라인에 연결된 스위칭용 제1박막 트랜지스터과; 공통전원라인에 연결된 구동용 제2박막 트랜지스터와; 상기 제1박막 트랜지스터와 공통전원라인에 연결된 제3박막 트랜지스터와; 상기 제2박막 트랜지스터의 소오스에 일단이 연결된 제1캐패시터와; 상기 제1캐패시터의 타단과 제2박막 트랜지스터의 게이트에 연결된 제2캐패시터와; 상기 제2박막 트랜지스터의 게이트와 드레인에 연결된 제4박막 트랜지스터와; 상기 제2박막 트랜지스터에 연결된 제5박막 트랜지스터와; 상기 제5박막 트랜지스터와 접지사이에 연결된 유기EL로 이루어진다.

Description

휘도가 개선된 유기전계 발광표시장치{OELD with improved luminescence}

본 발명은 평판표시패널에 관한 것으로서, 보다 구체적으로는 문턱전압을 보상하여 휘도를 개선시킨 액티브 매트릭스 유기전계 발광표시장치에 관한 것이다.

유기전계 발광표시장치는 구동방식에 따라 패시브 구동방식과 액티브 구동방식에 있다. 패시브구동방식은 셀구조가 비교적 간단하면서 한 라인동안 디스플레이되므로, 높은 구동전압과 전류가 필요하며, 짧은 시간에 순간적으로 높은 휘도로 발광하기 때문에 전력소모가 클 뿐만 아니라 해상도가 높아지면 순간발광휘도가 높아져야 하기 때문에, 소자의 열화를 초래하는 문제점이 있었다.

반면에, 액티브 구동방식은 구동 박막 트랜지스터(TFT)와 캐패시터를 사용하므로써 한 프레임동안 디스플레이가 가능하고, 낮은 휘도에서 계속하여 발광하므로 저전류의 구동이 가능하여 소비전력면에서 유리하며, 대면적화가 가능하였다.

도 1은 종래의 액티브 매트릭스형 유기EL장치(AMOELD, active matrix organic electroluminescence device)에 있어서, 하나의 화소의 구성도를 도시한 것이다. 도 1을 참조하면, 종래의 AMOELD의 단위셀(140)은 게이트라인(110)과 소오스 라인(120)에 연결된 스위칭용 제1박막 트랜지스터(141)와, 상기 제1박막 트랜지스터(141)와 공통전원라인(130)에 연결된 구동용 제2박막 트랜지스터(142)와, 상기 제2박막 트랜지스터(142)와 공통전원라인(130)에 연결된 캐패시터(143)와, 상기 제2박막 트랜지스터(142)와 접지사이에 연결된 유기EL(144)로 이루어진다

상기한 바와같은 구성을 갖는 종래의 AMOELD 는 게이트라인 인에이블신호(GE)가 온되면, 게이트라인(110)에 연결된 스위칭용 박막 트랜지스터(141)가 턴온되어 소오스라인(120)으로부터 구동용 박막 트랜지스터(142)를 구동하기 위한 구동전압이 인가되어 박막 트랜지스터(142)를 구동시키고, 이에 따라 유기EL(144)을 구동시켜 준다. 이때, 박막 트랜지스터(142)의 구동전압은 캐패시터(143)에 인가되어 충전되므로, 캐패시터(143)의 충전전압에 의해 박막 트랜지스터(142)가 구동된다. 따라서, 공통전원라인(130)으로부터 유기EL(144)로 전류가 흘러 유기EL(144)가 발광한다.

상기 게이트 인에이블신호(CE)가 오프되어 스위칭 박막 트랜지스터(141)가 턴오프되어도 캐패시터(143)에 저장된 구동전압에 의해 구동 박막 트랜지스터(142)가 구동되므로, 다음 프레임의 데이터신호가 인가될 때까지 계속하여 빛을 발광하게 된다.

이때, 구동박막 트랜지스터(142)에 흐르는 전류는 하기의 식으로 표현된다.

ISD=1/2*β(VSG-VTH)²=1/2*β(VDD-Vdata-VTH)²

여기서, IDS는 구동 박막 트랜지스터의 드레인과 소오스간에 흐르는 전류,

β=μ_n*Cox*W/L

VSG는 구동 박막 트랜지스터의 소오스와 게이트간의 전압, VTH는 구동 트랜지스터의 문턱전압, VDD는 전원전압, Vdata는 데이터라인의 전압을 각각 의미한다.

상기 캐패시터(143)의 양단전압은 노드 A와 노드 B사이의 전압이 되므로, VDD-Vdata가 된다.

상기한 바와같은 종래의 AMOELD는 매트릭스형태로 배열되어 있는 각 화소의 구동 박막 트랜지스터의 문턱전압(Vth)이 공정변수로 인하여 불균일하기 때문에, 각 화소마다 유기 EL(144)에 흐르는 전류의 양이 달라지게 된다. 결과적으로는 유기EL(144)에서 발광하는 빛의 밝기가 달라지게 되어 휘도의 불균일성과 화질저하를 초래하는 문제점이 있었다.

본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 각 화소마다 문턱전압보상수단을 구비하여 휘도의 불균일성을 개선할 수 있는 유기전계 발광표시장치를 제공하는 데 그 목적이 있다.

도 1은 종래의 액티브 매트릭스 유기전계 발광표시장치에 있어서, 한 화소의 구조도,

도 2는 본 발명의 실시예에 따른 액티브 매트릭스 유기전계 발광표시장치에 있어서, 문턱전압 보상수단을 구비한 화소의 구조도,

*도면의 주요부분에 대한 부호의 설명*

210 : 게이트 라인 220 : 소오스 라인

230 : 공통전원라인 240 : 유기 EL 셀

241 - 245 : 박막 트랜지스터 246, 247 : 캐패시터

이와 같은 목적을 달성하기 위한 본 발명은 게이트라인과 소오스라인에 연결된 스위칭용 제1박막 트랜지스터과; 공통전원라인에 연결된 구동용 제2박막 트랜지스터와; 상기 제1박막 트랜지스터와 공통전원라인에 연결된 제3박막 트랜지스터와; 상기 제2박막 트랜지스터의 소오스에 일단이 연결된 제1캐패시터와; 상기 제1캐패시터의 타단과 제2박막 트랜지스터의 게이트에 연결된 제2캐패시터와; 상기 제2박막 트랜지스터의 게이트와 드레인에 연결된 제4박막 트랜지스터와; 상기 제2박막 트랜지스터에 연결된 제5박막 트랜지스터와; 상기 제5박막 트랜지스터와 접지사이에 연결된 유기EL로 이루어지는 유기전계 발광표시장치를 제공하는 것을 특징으로 한다.

본 발명의 실시예에 있어서, 상기 제3 내지 제4박막 트랜지스터와 제2캐패시터는 구동용 제2박막 트랜지스터의 문턱전압을 보상하기 위한 수단으로 작용하고, 상기 제2캐패시터는 제2박막 트랜지스터의 문턱전압을 저장하기 위한 저장수단으로 작용하는 것을 특징으로 한다.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.

도 2는 본 발명의 실시예에 따른 액티브 매트릭스 유기 EL 표시장치의 구성도를 도시한 것으로서, 하나의 화소에 대한 단위셀을 도시한 것이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 액티브 매트릭스 유기 EL 표시장치의 단위셀(240)는 게이트라인(210)과 소오스라인(220)에 연결된 스위칭용 제1박막 트랜지스터(241)과, 구동용 박막 트랜지스터(242)와, 상기 제1박막 트랜지스터(241)와 공통전원라인(230)에 연결된 제3박막 트랜지스터(243)와, 상기 제2박막 트랜지스터(242)의 소오스에 일단이 연결된 제1캐패시터(246)와, 상기 제1캐패시터(246)의 타단과 제2박막 트랜지스터(242)의 게이트에 연결된 제2캐패시터(247)와, 상기 제2박막 트랜지스터(242)의 게이트와 드레인에 연결된 제4박막 트랜지스터(244)와, 상기 제2박막 트랜지스터(242)에 연결된 제5박막 트랜지스터(245)와, 상기 제5박막 트랜지스터(245)와 접지사이에 연결된 유기EL(248)로 이루어진다.

상기한 바와같은 구성을 갖는 본 발명의 액티브 매트릭스 유기 EL표시장치의 동작을 살펴보면 다음과 같다.

게이트라인(210)에 인가되는 게이트 인에이블신호(GE)가 오프되면, 제1박막 트랜지스터(241)가 오프되고, 제5박막 트랜지스터(245)가 온상태에서 제3박막 트랜지스터(243)와 제4박막 트랜지스터(244)가 온되면, 회로가 동작하여 구동 트랜지스터(242)의 문턱전압(VTH)이 캐패시터(247)에 저장된다.

이때, 노드 A의 전압은 VDD 로 되고, 노드 B의 전??도 VDD 로 되며, 노드 C의 전압은 VDD-Vth 가 된다.

이어서, 제1박막 트랜지스터(241)가 온되고 제3박막 트랜지스터(243)와 제4박막 트랜지스터(244)가 오프되면, 소오스라인(220)으로부터 데이터가 인가되어 노드 B의 전압은 Vdata가 되고, 노드 A의 전압은 VDD 가 된다. 따라서, 노드 C의 전압은 Vdata-Vth가 되어, 구동용 제2박막 트랜지스터(242)를 통해 흐르는 전류 IDS는 하기의 식과 같다.

ISD=1/2*β(VSG-VTH)²=1/2*β(VDD-Vdata+VTH-VTH)²

= 1/2*β(VDD-Vdata)²

그러므로, 상기 식으로부터 알 수 있는 바와같이 구동용 제2박막 트랜지스터(242)를 통해 흐르는 전류 IDS는 문턱전압(VTH)의 영향을 받지 않으므로, 각 화소마다 공정변수에 의한 문턱전압의 불균일에 의한 휘도의 불균일은 발생되지 않는다.

상기한 바와같은 본 발명의 유기전계 발광표시장치에 따르면, 각 화소마다 구동용 박막 트랜지스터를 통해 흐르는 전류가 문턱전압에 영향을 받지 않으므로, 공정변수에 의한 문턱전압의 변화로 인한 휘도의 불균일을 방지하므로써 화질을 향상시킬 수 있는 이점이 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

게이트라인과 소오스라인에 연결된 스위칭용 제1박막 트랜지스터과;

공통전원라인에 연결된 구동용 제2박막 트랜지스터;

상기 제1박막 트랜지스터와 공통전원라인에 연결된 제3박막 트랜지스터;

상기 제2박막 트랜지스터의 소오스에 일단이 연결된 제1캐패시터;

상기 제1캐패시터의 타단과 제2박막 트랜지스터의 게이트에 연결된 제2캐패시터;

상기 제2박막 트랜지스터의 게이트와 드레인에 연결된 제4박막 트랜지스터;

상기 제2박막 트랜지스터에 연결된 제5박막 트랜지스터; 및

상기 제5박막 트랜지스터와 접지사이에 연결된 유기EL

을 포함하여 이루어지는 것을 특징으로 하는 유기전계 발광표시장치.
제 1 항에 있어서,

상기 제3 내지 제4박막 트랜지스터와 제2캐패시터는 구동용 제2박막 트랜지스터의 문턱전압을 보상하기 위한 수단으로 작용하는 것을 특징으로 하는 유기전계 발광표시장치.
제 2 항에 있어서,

상기 제2캐패시터는 제2박막 트랜지스터의 문턱전압을 저장하기 위한 저장수단인 것을 특징으로 하는 유기전계 발광표시장치.