KR20210086331A - 전계 발광 표시 장치 - Google Patents

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Abstract

본 명세서의 다양한 예에 따른 전계 발광 표시 장치는, 제n 행에 포함된 복수의 서브 픽셀들을 구동하는 픽셀 구동 회로를 포함하고, (n은 자연수) 상기 픽셀 구동 회로는, 노드 N2에 게이트 전극이 접속되고, 노드 N1 및 노드 N3에 각각 제1 전극 및 제2 전극이 접속되며, 게이트-소스 간 전압에 따라 구동 전류를 생성하는 구동 소자; 노드 N4와 저전위 전원전압의 입력단 사이에 접속되며, 상기 구동 전류에 따라 발광하는 발광 소자, 초기화 기간 동안 턴-온되어 상기 노드 N2에 제1 초기화 전압을 제공하는 제1 스위칭 회로, 샘플링 기간 동안 턴-온되어 상기 노드 N1과 상기 노드 N2 사이를 도통시키고(T3), 데이터 전압을 상기 노드 N3에 인가하며(T1), 상기 노드 N4에 제2 초기화 전압을 제공(T6)하는 제2 스위칭 회로, 및 발광 기간 동안 턴-온되어 고전위 전원전압을 상기 노드 N1에 제공(T2)하고, 상기 발광 소자에 구동 전류를 전달(T5)하며, 상기 노드 N1과 노드 N3 사이를 PWM(pulse width modulation) 구동에 의해 선택적으로 연결하는 제3 스위칭 회로를 포함하는 발광 제어 회로를 포함할 수 있다.

Description

전계 발광 표시 장치{ELECTROLUMINESCENT DISPLAY APPARATUS}
본 명세서는 전계 발광 표시 장치에 관한 것이다.
전계 발광 표시 장치는 발광층의 재료에 따라 무기 발광 표시 장치와 유기 발광 표시 장치로 대별된다. 이 중에서, 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시 장치는 스스로 발광하는 유기 발광 다이오드(organic light emitting diode; OLED)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
유기 발광 표시 장치는 발광 다이오드를 각각 포함한 픽셀들을 매트릭스 형태로 배열하고 영상 데이터의 계조에 따라 픽셀들의 휘도를 조절한다. 픽셀들 각각은 게이트-소스 간 전압에 따라 OLED에 흐르는 구동 전류를 제어하는 구동 TFT(thin film transistor)와, 구동 TFT의 게이트-소스 간 전압을 프로그래밍하기 위한 하나 이상의 스위치 TFT를 포함하며, 구동 전류에 비례하는 발광 다이오드의 발광량으로 표시 계조(휘도)를 조절한다.
픽셀들 간 휘도, 색감 차이 없는 균일한 화질을 구현하기 위해서는 구동 TFT의 문턱 전압과 같은 픽셀의 구동 특성이 모든 픽셀들에서 동일해야 한다. 한지만, 공정 편차에 의해 픽셀들 간의 열화 진행 속도가 다르게 되어 픽셀들 간에 구동 특성에서 차이가 커질 수 있다. 이러한, 구동 특성 편차에 의해 발광 다이오드로 흐르는 구동 전류량이 변화될 수 있고, 그 결과 픽셀들 간에 화질의 불균일이 생길 수 있다.
이에 표시 장치의 화질과 수명을 개선하기 위하여 픽셀들 간의 구동 특성 차이를 보상하기 위한 내부 보상 회로가 전계 발광 표시 장치에 적용되고 있다. 전계 발광 표시 장치는 픽셀 내의 보상 회로를 이용하여 구동 TFT의 문턱 전압에 따라 변하는 구동 TFT의 게이트-소스 간 전압을 샘플링하고 샘플링된 전압으로 구동 TFT의 문턱전압 변화를 보상한다.
이상 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 도출을 위해 보유하고 있었거나, 본 명세서의 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 명세서 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
내부 보상 회로에 배치된 트랜지스터들은 오프 커런트(off current)가 발생할 수 있으며, 이러한 오프 커런트에 의해 구동 트랜지스터에 인가되는 전압 레벨이 일정하게 유지되지 못할 수 있다. 그리고, 이러한 구동 트랜지스터에 인가되는 전압의 변동은 발광 다이오드에 흐르는 전류에 영향을 주어 발광 다이오드의 휘점 불량이 유발될 수 있다.
한편, 최근에는 전계 발광 표시 장치의 소비전력을 저감하기 위해, 발광 다이오드의 발광을 PWM(pulse width modulation) 구동으로 제어하는 방안이 연구되고 있으며, 이러한 PWM 구동에 의해 소비전력을 개선할 수 있으나, 이 경우 PWM 구동으로 스위칭 트랜지스터가 오프되는 동안, 내부 보상 회로의 특정 노드가 플로팅(floating) 될 수 있다. 이때, 데이터 라인에는 다른 픽셀들에 입력된 데이터 전압이 계속해서 공급되기 때문에, 내부 보상 회로의 특정 노드가 데이터 라인의 전위가 바뀔 때 데이터 전압이 누설될 수 있다. 이러한 데이터 전압의 누설로 인해 특정 노드의 전위가 변하면 구동 트랜지스터의 게이트-소스 간 전압이 변동되고, 그에 따라 해당 픽셀의 휘도가 왜곡되고 표시 품위가 저하될 수 있다.
본 명세서는 보상 구동 회로의 PWM 구동이나 오프 커런트로 인한 누설 경로를 차단할 수 있는 전계 발광 표시 장치를 제공하는 것을 과제로 한다.
위에서 언급된 본 명세서의 과제 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 다양한 예에 따른 전계 발광 표시 장치는, 제n 행에 포함된 복수의 서브 픽셀들을 구동하는 픽셀 구동 회로를 포함하고, (n은 자연수) 상기 픽셀 구동 회로는, 노드 N2에 게이트 전극이 접속되고, 노드 N1 및 노드 N3에 각각 제1 전극 및 제2 전극이 접속되며, 게이트-소스 간 전압에 따라 구동 전류를 생성하는 구동 소자, 노드 N4와 저전위 전원전압의 입력단 사이에 접속되며, 상기 구동 전류에 따라 발광하는 발광 소자, 초기화 기간 동안 턴-온되어 상기 노드 N2에 제1 초기화 전압을 제공하는 제1 스위칭 회로, 샘플링 기간 동안 턴-온되어 상기 노드 N1과 상기 노드 N2 사이를 도통시키고(T3), 데이터 전압을 상기 노드 N3에 인가하며(T1), 상기 노드 N4에 제2 초기화 전압을 제공(T6)하는 제2 스위칭 회로, 및 발광 기간 동안 턴-온되어 고전위 전원전압을 상기 노드 N1에 제공(T2)하고, 상기 발광 소자에 구동 전류를 전달(T5)하며, 상기 노드 N1과 노드 N3 사이를 PWM(pulse width modulation) 구동에 의해 선택적으로 연결하는 제3 스위칭 회로를 포함하는 발광 제어 회로를 포함할 수 있다.
본 명세서에 따른 전계 발광 표시 장치는 구동 트랜지스터의 샘플링을 위한 스위칭 트랜지스터를 역방향으로 배치하고, PWM 구동을 위한 스위칭 소자를 추가로 배치함으로써, 보상 구동 회로의 PWM 구동이나 오프 커런트로 인한 누설 경로를 효과적으로 차단할 수 있다. 이를 통해, 소자의 누설 관리를 위한 시간과 비용을 절감할 수 있고, 커패시터를 확장하지 않는 것으로 블랙 계조 마진을 확보할 수 있어 픽셀의 고정세화에 부합될 수 있다.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 다양한 예에 따른 전계 발광 표시 장치를 개략적으로 나타내는 도면이다.
도 2는 본 명세서의 일 예에 따른 전계 발광 표시 장치의 서브 픽셀을 나타내는 회로 구성도이다.
도 3a 및 도 3b는 도 2의 서브 픽셀의 누설 경로를 나타내는 도면이다.
도 4는 본 명세서의 다른 예에 따른 전계 발광 표시 장치의 서브 픽셀을 나타내는 회로 구성도이다.
도 5는 도 4의 서브 픽셀에 입력되는 구동 신호들의 파형도이다.
도 6a 내지 도 6d는 도 4의 서브 픽셀의 동작을 나타내는 도면이다.
도 7a 및 도 7b는 도 4의 서브 픽셀의 누설 차단을 나타내는 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 다양한 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 다양한 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 명세서의 기술적 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 예는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 다양한 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 명세서의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서에 따른 전계 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 다양한 예에 따른 전계 발광 표시 장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 명세서의 다양한 예에 따른 전계 발광 표시 장치는, 영상 처리부(110), 타이밍 컨트롤러(120), 데이터 구동 회로(140), 게이트 구동 회로(130), 표시 패널(150) 및 전원 공급부(180)가 포함될 수 있다.
영상 처리부(110)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력할 수 있다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나, 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 컨트롤러(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동 신호와 더불어 데이터신호(DATA)를 공급 받을 수 있다. 타이밍 컨트롤러(120)는 구동신호에 기초하여 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동 회로(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력할 수 있다.
데이터 구동 회로(140)는 타이밍 컨트롤러(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 컨트롤러(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 데이터전압으로 변환하여 출력할 수 있다. 데이터 구동 회로(140)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터전압을 출력할 수 있다. 데이터 구동 회로(140)는 IC(integrated circuit) 형태로 형성될 수 있다.
게이트 구동 회로(130)는 타이밍 컨트롤러(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔신호를 출력할 수 있다. 게이트 구동 회로(130)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔신호를 출력할 수 있다. 게이트 구동 회로(130)는 IC 형태로 형성되거나 표시 패널(150)에 GIP(gate in panel) 방식으로 형성될 수 있다.
전원 공급부(180)는 고전위 전압과 저전위 전압 등을 출력할 수 있다. 전원 공급부(180)는 고전위 전압을 출력하는 고전위 전압의 출력단자와 저전위 전압을 출력하는 저전위 전압의 출력단자 등을 포함할 수 있다. 전원 공급부(180)의 고전위 전압 출력단자는 고전위 전원전압의 라인(VDDEL)에 연결되고, 저전위 전압의 출력단자는 저전위 전원전압의 라인(VSSEL)에 연결될 수 있다. 전원 공급부(180)로부터 출력된 고전위 전압과 저전위 전압은 고전위 전원전압의 라인(VDDEL)과 저전위 전원전압의 라인(VSSEL)을 통해 표시 패널(150)에 공급될 수 있다.
표시 패널(150)은 데이터 구동 회로(140)로부터 출력된 데이터 전압, 게이트 구동 회로(130)로부터 출력된 스캔신호 그리고 전원 공급부(180)로부터 출력된 전압에 대응하여 영상을 표시할 수 있다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽섹들(SP)을 포함할 수 있다.
서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나, 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함할 수 있다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
서브 픽셀들(SP)은 데이터전압을 커패시터에 저장하기 위한 스위칭 동작을 하는 스위치 트랜지스터, 커패시터에 저장된 데이터전압에 대응하여 구동전류를 발생하는 구동 트랜지스터, 구동전류에 대응하여 빛을 발광하는 발광다이오드를 각각 포함할 수 있다. 이와 같이 2개의 트랜지스터와 1개의 커패시터를 기반으로 발광다이오드를 구동하는 구조를 2T(transistor)1C(capacitor)라고 한다.
최근에는 2T1C와 같은 기본 회로에서 발생하는 구동 트랜지스터나 발광다이오드 등의 문턱전압 변화를 보상하기 위해 보상 트랜지스터, 그리고 데이터전압과 다른 초기화전압 등을 기반으로 보상회로가 다양한 형태로 제안되고 있다.
도 2는 본 명세서의 일 예에 따른 전계 발광 표시 장치의 서브 픽셀을 나타내는 회로 구성도이다. 본 명세서의 다양한 예에 따른 전계 발광 표시 장치는 유기 발광 표시 장치인 경우를 예시로 나타낸 것이다. 또한, 본 명세서의 다양한 예에서 유기 발광 표시 장치를 위주로 설명하지만, 이에 한정하는 것은 아니며, 무기(inorganic) 발광 표시 장치에도 적용이 가능할 것이다.
도 2를 참조하면, 본 명세서의 일 예에 따른 서브 픽셀(SP)에는, 발광다이오드(EL), 예를 들어 유기 발광다이오드(organic light emitting diode; OLED)가 배치되고, 발광다이오드(EL)에 흐르는 전류 제어를 통해 발광다이오드(EL)를 구동하는 구동 트랜지스터(DT)가 배치될 수 있다. 그리고, 구동 트랜지스터(DT) 이외에 하나 이상의 트랜지스터들(T1~T6)가 배치될 수 있으며, 구동 트랜지스터(DT)의 게이트 노드(N2)의 전압을 한 프레임 동안 유지시켜주기 위한 스토리지 커패시터(Cst)가 배치될 수 있다.
도 2는 구동 트랜지스터(DT)를 포함하여 7개의 트랜지스터(T1~T6, DT)와 하나의 스토리지 커패시터(Cst)가 배치된 7T1C 서브 픽셀(SP) 구조를 예시로 나타낸다. 여기서, 둘 이상의 트랜지스터가 서로 연결되어 동일한 기능을 수행하며, 하나의 트랜지스터의 역할을 할 수도 있다. 도 2는 서브 픽셀(SP)이 PMOS 형태의 트랜지스터로 구성된 경우를 예시로 나타내나, NMOS 형태의 트랜지스터로 서브 픽셀(SP)이 구성될 수도 있다.
발광다이오드(EL)는, 애노드 전극이 구동 트랜지스터(DT)와 전기적으로 연결되고 캐소드 전극으로 저전위 전원전압(VSS)이 인가될 수 있다. 발광다이오드(EL)는 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)에 따라 조절되는 구동 전류에 따라 발광하는 발광 소자이다. 발광다이오드(DT)의 애노드 전극은 노드 N4에 연결되고, 발광다이오드(EL)의 캐소드 전극은 저전위 전원전압(VSS)의 입력단과 연결될 수 있다. 애노드 전극과 캐소드 전극 사이에는 유기 또는 무기 화합물층이 구비될 수 있다.
구동 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광다이오드(EL)에 흐르는 구동 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT)는 노드 N2에 접속된 게이트 전극, 노드 N1에 접속된 제1 전극(예: 소스전극), 및 노드 N3에 접속된 제2 전극(예: 드레인전극)을 포함할 수 있다. 구동 트랜지스터(DT)는 고전위 전원전압(VDD)이 인가되는 구동 전압 라인과 발광다이오드(EL) 사이에 전기적으로 연결될 수 있다. 또한, 구동 트랜지스터(DT)는 데이터전압(Vdata)이 인가되는 데이터 라인(DL)과 전기적으로 연결될 수 있다. 그리고, 구동 트랜지스터(DT)의 게이트 노드(N2)는 스토리지 커패시터(Cst) 및 제1 초기화 전압(Vini1)이 인가되는 라인과 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는 데이터 라인(DL)과 노드 N1 사이에 접속되며, 제n 스캔신호(scan(n))에 따라 스위칭되는 스위칭 소자이다. 제1 트랜지스터(T1)의 게이트 전극은 제n 스캔신호(scan(n))가 인가되는 게이트 라인(GL)에 접속되고, 제1 트랜지스터(T1)의 제1 전극은 데이터전압(Vdata)가 인가되는 데이터 라인(DL)에 접속되며, 제1 트랜지스터(T1)의 제2 전극은 노드 N1에 접속될 수 있다.
제2 트랜지스터(T2)는 고전위 전원전압(VDD)이 인가되는 구동 전압 라인과 노드 N1 사이에 접속되며, 제n 에미션 신호(EM(n))에 따라 스위칭되는 스위칭 소자이다. 제2 트랜지스터(T2)의 게이트 전극은 제n 에미션 신호(EM(n))이 인가되는 게이트 라인(GL)에 접속되고, 제2 트랜지스터(T2)의 제1 전극은 고전위 전원전압(VDD)이 인가되는 구동 전압 라인에 접속되며, 제2 트랜지스터(T2)의 제2 전극은 노드 N1에 접속된다.
제3 트랜지스터(T3)는 노드 N2와 노드 N3 사이에 접속되며, 제n 스캔신호(scan(n))에 따라 스위칭되는 스위치 소자이다. 제3 트랜지스터(T3)의 게이트 전극은 제n 스캔신호(scan(n))가 인가되는 게이트 라인에 접속되고, 제3 트랜지스터(T3)의 제1 전극은 노드 N3에 접속되며, 제3 트랜지스터(T3)의 제2 전극은 노드 N2에 접속된다. 제3 트랜지스터(T3)는 데이터전압(Vdata)에 구동 트랜지스터(DT)의 문턱전압(Vth)의 보상된 전압이 구동 트랜지스터(DT)에 인가하기 위한 것이며, 샘플링 트랜지스터로 명명될 수 있다.
제4 트랜지스터(T4)는 노드 N2와 제1 초기화 전압(Vini1)이 인가되는 라인 사이에 접속되며, 제n-1 스캔신호(scan(n-1))에 따라 스위칭되는 스위치 소자이다. 제4 트랜지스터(T4)의 게이트 전극은 제n-1 스캔신호(scan(n-1))가 인가되는 게이트 라인(GL)에 접속되고, 제4 트랜지스터(T4)의 제1 전극은 노드 N2에 접속되며, 제4 트랜지스터(T4)의 제2 전극은 제1 초기화 전압(Vini1)이 인가되는 라인에 접속된다. 제4 트랜지스터(T4)는 구동 트랜지스터(DT)의 게이트 노드(N2)의 전압을 초기화하기 위한 것이며, 제1 초기화 트랜지스터로 명명될 수 있다.
제5 트랜지스터(T5)는 노드 N3와 노드 N4 사이에 접속되며, 제n 에미션 신호(EM(n))에 따라 스위칭되는 스위치 소자이다. 제5 트랜지스터(T5)의 게이트 전극은 제n 에미션 신호(EM(n))이 인가되는 게이트 라인(GL)에 접속되고, 제5 트랜지스터(T5)의 제1 전극은 노드 N3에 접속되며, 제5 트랜지스터(T5)의 제2 전극은 노드 N4에 접속된다. 제5 트랜지스터(T5)는 발광다이오드(EL)의 발광 타이밍을 제어하기 위한 것이며, 에미션 트랜지스터로 명명될 수 있다.
제6 트랜지스터(T6)는 노드 N4와 제2 초기화 전압(Vini2)이 인가되는 라인 사이에 접속되며, 제n 스캔신호(scan(n))에 따라 스위칭되는 스위치 소자이다. 제6 트랜지스터(T6)의 게이트 전극은 제n 스캔신호(scan(n))가 인가되는 게이트 라인(GL)에 접속되고, 제6 트랜지스터(T6)의 제1 전극은 노드 N4에 접속되며, 제6 트랜지스터(T6)의 제2 전극은 제2 초기화 전압(Vini2)이 인가되는 라인에 접속된다. 제6 트랜지스터(T6)는 발광다이오드(EL)의 애노드 전극의 전압을 초기화하기 위한 것이며, 제2 초기화 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)는 고전위 전원전압(VDD)이 인가되는 구동 전압 라인과 노드 N2 사이에 접속된다.
한편, 노드 N2의 일측에 연결된 제3 및 제4 트랜지스터(T3, T4)는 턴-오프 시 누설 전류가 억제될 수 있도록 듀얼 게이트 구조로 설계될 수 있다. 듀얼 게이트 구조에서 2개의 게이트 전극들은 동일한 전위를 가지도록 서로 연결된다. 듀얼 게이트 구조에 따르면, 채널 길이가 단일 게이트 구조에 비해 길어지기 때문에 오프 저항이 증가하고 오프 전류가 감소되어, 동작의 안정성이 확보될 수 있다.
이러한 서브 픽셀(SP)의 구동 방식을 설명하면, 서브 픽셀(SP)은 하나의 영상 프레임 기간 동안 초기화 기간, 샘플링 기간 및 발광 기간으로 구분되어 구동될 수 있다. 여기서, 초기화 기간은 제1 초기화 기간과 제2 초기화 기간으로 구분될 수 있다.
제1 초기화 기간에 제4 트랜지스터(T4)가 제n-1 스캔신호(scan(n-1))에 응답하여, 턴-온 되고, 구동 트랜지스터(DT)의 게이트 노드(N2)에 제1 초기화 전압(Vini1)이 인가될 수 있다. 그리고, 제2 초기화 기간에 제6 트랜지스터(T6)가 제n 스캔신호(scan(n))에 응답하여, 턴-온 되고, 발광 다이오드(EL)의 애노드 전극으로 제2 초기화 전압(Vini2)이 인가될 수 있다.
초기화가 완료되면, 샘플링 기간에 제1 트랜지스터(T1)과 제3 트랜지스터(T3)가 제n 스캔신호(scan(n))에 응답하여, 턴-온 되면 데이터 전압(Vdata)이 구동 트랜지스터(DT)의 노드 N1에 인가될 수 있다. 여기서, 제3 트랜지스터(T3)가 턴-온 상태이므로, 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱 전압(Vth)이 더해진 전압이 구동 트랜지스터(DT)의 노드 N2에 인가되게 된다. 이에 따라, 구동 트랜지스터(DT)의 게이트 노드(N2)로 데이터 전압(Vdata)과 문턱 전압(Vth)이 더해진 전압이 인가되므로, 구동 트랜지스터(DT)의 문턱 전압(Vth)에 대한 보상이 이루어지게 된다. 이때, 제2 초기화 기간과 샘플링 기간은 중첩되게 수행될 수 있다.
발광 기간에 제2 트랜지스터(T2)와 제5 트랜지스터(T5)가 제n 에미션 신호(EM(n))에 응답하여, 턴-온 되고, 구동 전압(VDD)이 구동 트랜지스터(DT)의 노드 N1으로 인가될 수 있다. 그리고, 구동 트랜지스터(DT)의 게이트 노드(N2)에 인가된 전압에 따라 발광 다이오드(EL)에 전류가 흐르면서 발광 다이오드(EL)가 발광하게 된다.
도 3a 및 도 3b는 도 2의 서브 픽셀의 누설 경로를 나타내는 도면이다.
도 3a는 서브 픽셀(SP)에서 영상 프레임의 발광 기간에 제3 트랜지스터(T3)를 통해 발생하는 누설 전류의 예시를 나타낸 것이고, 도 3b는 서브 픽셀(SP)에서 영상 프레임의 발광 기간에 제n 에미션 신호(EM(n))이 PWM 구동 신호로 인가될 때, 제2 및 제5 트랜지스터(T2, T5)가 턴-오프되는 것에 의해 발생하는 누설 전류의 예시를 나타낸 것이다.
도 3a를 참조하면, 영상 프레임의 발광 기간에 제2 및 제5 트랜지스터(T2, T5)가 턴-온 상태이므로, 발광 다이오드(EL)로 전류가 흐를 수 있다. 이때, 제3 트랜지스터(T3)의 품질 저하로 인해 오프 커런트가 발생하게 되면, 구동 트랜지스터(DT)의 게이트 노드(N2)에서 저전위 전원전압(VSS)의 단자 방향으로 누설 전류가 흐를 수 있다. 이에 따라, 구동 트랜지스터(DT)의 게이트 노드(N2)의 전압이 감소하게 되면서, 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)가 상승하게 되고, 발광 다이오드(EL)로 흐르는 전류가 더 많아질 수 있고, 발광 다이오드(EL)의 휘도가 증가하여 휘점 불량이 발생할 수 있다.
도 3b를 참조하면, 영상 프레임의 발광 기간에 제n 에미션 신호(EM(n))이 PWM 구동 신호로 인가되면, 일시적으로 제2 및 제5 트랜지스터(T2, T5)가 턴-오프 되는 상태일 수 있다. 이때, 제1 및 제3 트랜지스터(T1, T3)의 품질 저하로 오프 커런트가 발생하게 되면, 데이터 라인에서 다른 픽셀들에 인가될 데이터 전압(Vdata)이 구동 트랜지스터(DT)의 게이트 노드(N2) 방향으로 흐를 수 있다. 이에 따라, 구동 트랜지스터(DT)의 게이트 노드(N2)의 전압이 상승하게 되면서, 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)가 감소하게 되고, 발광 다이오드(EL)로 흐르는 전류가 더 적어질 수 있고, 발광 다이오드(EL)의 휘도가 감소하여 휘도 저하 복사가 발생할 수 있다.
이에 본 명세서의 발명자들은 이러한 문제를 해결하기 위하여, 구동 트랜지스터의 샘플링을 위한 스위칭 트랜지스터를 역방향으로 배치하고, PWM 구동을 위한 스위칭 소자를 추가로 배치함으로써, PWM 구동이나 오프 커런트로 인한 누설 경로를 효과적으로 차단할 수 있는 전계 발광 표시 장치를 발명하였다.
이하에서는, 본 명세서의 다른 예에 따른 전계 발광 표시 장치에 대해서 살펴본다.
도 4는 본 명세서의 다른 예에 따른 전계 발광 표시 장치의 서브 픽셀을 나타내는 회로 구성도이다.
도 4의 서브 픽셀(SP)의 회로 구조는, 전술한 도 2의 서브 픽셀(SP)의 회로 구조와 기본적으로 동일한 구조를 갖으나, 구동 트랜지스터(DT)의 샘플링을 위한 제3 트랜지스터(T3)의 배치 구조가 변경되고, PWM 구동을 위해 제7 트랜지스터(T7)가 추가될 수 있다는 점에서 차이가 있다.
도 4를 참조하면, 본 명세서의 다른 예에 따른 서브 픽셀(SP)에는, 발광다이오드(EL), 예를 들어 유기 발광다이오드(organic light emitting diode; OLED)가 배치되고, 발광다이오드(EL)에 흐르는 전류 제어를 통해 발광다이오드(EL)를 구동하는 구동 트랜지스터(DT)가 배치될 수 있다. 그리고, 구동 트랜지스터(DT) 이외에 하나 이상의 트랜지스터들(T1~T7)가 배치될 수 있으며, 구동 트랜지스터(DT)의 게이트 노드(N2)의 전압을 한 프레임 동안 유지시켜주기 위한 스토리지 커패시터(Cst)가 배치될 수 있다.
도 4는 구동 트랜지스터(DT)를 포함하여 8개의 트랜지스터(T1~T7, DT)와 하나의 스토리지 커패시터(Cst)가 배치된 8T1C 서브 픽셀(SP) 구조를 예시로 나타낸다. 여기서, 둘 이상의 트랜지스터가 서로 연결되어 동일한 기능을 수행하며, 하나의 트랜지스터의 역할을 할 수도 있다. 도 4는 서브 픽셀(SP)이 PMOS 형태의 트랜지스터로 구성된 경우를 예시로 나타내나, NMOS 형태의 트랜지스터로 서브 픽셀(SP)이 구성될 수도 있다.
발광다이오드(EL)는, 애노드 전극이 구동 트랜지스터(DT)와 전기적으로 연결되고 캐소드 전극으로 저전위 전원전압(VSS)이 인가될 수 있다. 발광다이오드(EL)는 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)에 따라 조절되는 구동 전류에 따라 발광하는 발광 소자이다. 발광다이오드(DT)의 애노드 전극은 노드 N4에 연결되고, 발광다이오드(EL)의 캐소드 전극은 저전위 전원전압(VSS)의 입력단과 연결될 수 있다. 애노드 전극과 캐소드 전극 사이에는 유기 또는 무기 화합물층이 구비될 수 있다.
구동 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광다이오드(EL)에 흐르는 구동 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT)는 노드 N2에 접속된 게이트 전극, 노드 N1에 접속된 제1 전극(예: 소스전극), 및 노드 N3에 접속된 제2 전극(예: 드레인전극)을 포함할 수 있다. 이때, 구동 트랜지스터(DT)의 제2 전극과 노드 N3 사이에는 제7 트랜지스터(T7)가 배치될 수 있다. 구동 트랜지스터(DT)는 고전위 전원전압(VDD)이 인가되는 구동 전압 라인과 발광다이오드(EL) 사이에 전기적으로 연결될 수 있다. 또한, 구동 트랜지스터(DT)는 데이터전압(Vdata)이 인가되는 데이터 라인(DL)과 전기적으로 연결될 수 있다. 그리고, 구동 트랜지스터(DT)의 게이트 노드(N2)는 스토리지 커패시터(Cst) 및 제1 초기화 전압(Vini1)이 인가되는 라인과 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는 데이터 라인(DL)과 노드 N3 사이에 접속되며, 제n 스캔신호(scan(n))에 따라 스위칭되는 스위칭 소자이다. 제1 트랜지스터(T1)의 게이트 전극은 제n 스캔신호(scan(n))가 인가되는 게이트 라인(GL)에 접속되고, 제1 트랜지스터(T1)의 제1 전극은 데이터전압(Vdata)가 인가되는 데이터 라인(DL)에 접속되며, 제1 트랜지스터(T1)의 제2 전극은 노드 N3에 접속될 수 있다.
제2 트랜지스터(T2)는 고전위 전원전압(VDD)이 인가되는 구동 전압 라인과 노드 N1 사이에 접속되며, 제n 에미션 신호(EM(n))에 따라 스위칭되는 스위칭 소자이다. 제2 트랜지스터(T2)의 게이트 전극은 제n 에미션 신호(EM(n))이 인가되는 게이트 라인(GL)에 접속되고, 제2 트랜지스터(T2)의 제1 전극은 고전위 전원전압(VDD)이 인가되는 구동 전압 라인에 접속되며, 제2 트랜지스터(T2)의 제2 전극은 노드 N1에 접속된다.
제3 트랜지스터(T3)는 노드 N1과 노드 N2 사이에 접속되며, 제n 스캔신호(scan(n))에 따라 스위칭되는 스위치 소자이다. 제3 트랜지스터(T3)의 게이트 전극은 제n 스캔신호(scan(n))가 인가되는 게이트 라인(GL)에 접속되고, 제3 트랜지스터(T3)의 제1 전극은 노드 N1에 접속되며, 제3 트랜지스터(T3)의 제2 전극은 노드 N2에 접속된다. 제3 트랜지스터(T3)는 데이터전압(Vdata)에 구동 트랜지스터(DT)의 문턱전압(Vth)의 보상된 전압이 구동 트랜지스터(DT)에 인가하기 위한 것이며, 샘플링 트랜지스터로 명명될 수 있다. 또한, 제3 트랜지스터(T3)는 턴-오프 시 누설 전류가 억제될 수 있도록 듀얼 게이트 구조로 설계될 수 있다. 듀얼 게이트 구조에서 2개의 게이트 전극들은 동일한 전위를 가지도록 서로 연결된다. 듀얼 게이트 구조에 따르면, 채널 길이가 단일 게이트 구조에 비해 길어지기 때문에 오프 저항이 증가하고 오프 전류가 감소되어, 동작의 안정성이 확보될 수 있다.
제4 트랜지스터(T4)는 노드 N2와 제1 초기화 전압(Vini1)이 인가되는 라인 사이에 접속되며, 제n-1 스캔신호(scan(n-1))에 따라 스위칭되는 스위치 소자이다. 제4 트랜지스터(T4)의 게이트 전극은 제n-1 스캔신호(scan(n-1))가 인가되는 게이트 라인(GL)에 접속되고, 제4 트랜지스터(T4)의 제1 전극은 노드 N2에 접속되며, 제4 트랜지스터(T4)의 제2 전극은 제1 초기화 전압(Vini1)이 인가되는 라인에 접속된다. 제4 트랜지스터(T4)는 구동 트랜지스터(DT)의 게이트 노드(N2)의 전압을 초기화하기 위한 것이며, 제1 초기화 트랜지스터로 명명될 수 있다. 또한, 제4 트랜지스터(T4)는 턴-오프 시 누설 전류가 억제될 수 있도록 듀얼 게이트 구조로 설계될 수 있다. 듀얼 게이트 구조에서 2개의 게이트 전극들은 동일한 전위를 가지도록 서로 연결된다. 듀얼 게이트 구조에 따르면, 채널 길이가 단일 게이트 구조에 비해 길어지기 때문에 오프 저항이 증가하고 오프 전류가 감소되어, 동작의 안정성이 확보될 수 있다.
제5 트랜지스터(T5)는 노드 N3와 노드 N4 사이에 접속되며, 제n 에미션 신호(EM(n))에 따라 스위칭되는 스위치 소자이다. 제5 트랜지스터(T5)의 게이트 전극은 제n 에미션 신호(EM(n))가 인가되는 게이트 라인(GL)에 접속되고, 제5 트랜지스터(T5)의 제1 전극은 노드 N3에 접속되며, 제5 트랜지스터(T5)의 제2 전극은 노드 N4에 접속된다. 제5 트랜지스터(T5)는 발광다이오드(EL)의 발광 타이밍을 제어하기 위한 것이며, 에미션 트랜지스터로 명명될 수 있다.
제6 트랜지스터(T6)는 노드 N4와 제2 초기화 전압(Vini2)이 인가되는 라인 사이에 접속되며, 제n 스캔신호(scan(n))에 따라 스위칭되는 스위치 소자이다. 제6 트랜지스터(T6)의 게이트 전극은 제n 스캔신호(scan(n))가 인가되는 게이트 라인(GL)에 접속되고, 제6 트랜지스터(T6)의 제1 전극은 노드 N4에 접속되며, 제6 트랜지스터(T6)의 제2 전극은 제2 초기화 전압(Vini2)이 인가되는 라인에 접속된다. 제6 트랜지스터(T6)는 발광다이오드(EL)의 애노드 전극의 전압을 초기화하기 위한 것이며, 제2 초기화 트랜지스터로 명명될 수 있다.
제7 트랜지스터(T6)는 구동 트랜지스터(DT)와 노드 N3 사이에 접속되며, PWM 에미션 신호(EM_PWM)에 따라 스위칭되는 스위치 소자이다. 제7 트랜지스터(T7)의 게이트 전극은 PWM 에미션 신호(EM_PWM)가 인가되는 게이트 라인(GL)에 접속되고, 제7 트랜지스터(T7)의 제1 전극은 구동 트랜지스터(DT)의 제2 전극(예: 드레인 전극)에 접속되며, 제7 트랜지스터(T7)의 제2 전극은 노드 N3에 접속된다. 제7 트랜지스터(T7)는 발광다이오드(EL)의 PWM 구동의 제어하기 위한 것이며, PWM 에미션 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)는 고전위 전원전압(VDD)이 인가되는 구동 전압 라인과 노드 N2 사이에 접속된다.
도 5는 도 4의 서브 픽셀에 입력되는 구동 신호들의 파형도이고, 도 6a 내지 도 6d는 도 4의 서브 픽셀의 동작을 나타내는 도면이다.
도 5를 참조하면, 본 명세서의 다른 예에 따른 서브 픽셀(SP)를 구동하기 위한 제1 프레임 기간은 초기화 기간(①), 초기화 기간(①)에 이은 샘플링 기간(②), 샘플링 기간(②)에 이은 발광 기간(③), 및 발광 기간(③) 동안의 PWM 구동 기간(④)을 포함할 수 있다.
초기화 기간(①)에서, 제n-1 스캔신호(scan(n-1))는 온 레벨(ON)로 입력되고, 제n 스캔신호(scan(n))와 제n 에미션 신호(EM)는 오프 레벨(OFF)로 입력될 수 있다. 초기화 기간(①)은 노드 N2를 제1 초기화 전압(Vini1)으로 리셋시키기 위한 것이다. 이때, PWM 에미션 신호(EM_PWM)는 온 레벨(ON)이 입력될 수 있으나, 제7 트랜지스터(T7)의 양단이 모두 턴-오프 상태로, 플로팅(floating)될 수 있다.
도 6a를 참조하면, 초기화 기간(①) 동안 온 레벨(ON)의 제n-1 스캔신호(scan(n-1))에 응답하여, 제4 트랜지스터(T4)가 턴-온 된다. 제4 트랜지스터(T4)의 턴-온에 의해 노드 N2에 제1 초기화 전압(Vini1)이 인가될 수 있다. 따라서, 초기화 기간(①) 동안 노드 N2의 전위는 제1 초기화 전압(Vini1)이 될 수 있다.
초기화 기간(①) 동안 오프 레벨(OFF)의 제n 스캔신호(scan(n))에 응답하여, 제1 트랜지스터(T1)가 턴-오프 되고, 오프 레벨(OFF)의 제n 에미션 신호(EM)에 응답하여, 제2 트랜지스터(T2)가 턴-오프 되므로, 노드 N1은 플로팅된다. 노드 N1과 노드 N2는 기생 커패시터에 의해 커플링되어 있으므로, 초기화 기간(①) 동안 노드 N2에 인가되는 제1 초기화 전압(Vini1)의 영향을 받아 노드 N1의 전위가 고전위 전원전압(VDD)보다 낮은 전압이 될 수 있다.
초기화 기간(①) 동안 오프 레벨(OFF)의 제n 에미션 신호(EM)에 응답하여, 제5 트랜지스터(T5)가 턴-오프 되므로, 노드 N3는 플로팅된다. 노드 N1과 노드 N3는 기생 커패시터에 의해 커플링되어 있으므로, 초기화 기간(①) 동안 N2에 인가되는 제1 초기화 전압(Vini1)의 영향을 받아 노드 N3의 전위도 고전위 전원전압(VDD)보다 낮은 전압이 될 수 있다.
초기화 기간(①) 동안 오프 레벨(OFF)의 제n 스캔신호(scan(n))에 응답하여, 제3 및 제6 트랜지스터(T3, T6)가 더 턴-오프 된다.
다시 도 5를 참조하면, 샘플링 기간(②)에서, 제n 스캔신호(scan(n))는 온-레벨(ON)로 입력되고, PWM 에미션 신호(EM_PWM)는 온 레벨(ON)로 입력되고, 제n-1 스캔신호(scan(n-1))와 제n 에미션 신호(EM)는 오프 레벨(OFF)로 입력될 수 있다. 샘플링 기간(②)은 구동 트랜지스터(DT)의 문턴전압을 샘플링하기 위한 것이며, 이와 함께 발광다이오드(EL)의 애노드 전극(N4)이 제2 초기화 전압(Vini2)으로 리셋시키기 위한 것이다.
도 6b를 참조하면, 샘플링 기간(②) 동안 온 레벨(ON)의 제n 스캔신호(scan(n))에 응답하여, 제1 트랜지스터(T1)와 제3 트랜지스터(T3)가 턴-온 된다. 또한, 온 레벨(ON)의 PWM 에미션 신호(EM_PWM)에 응답하여, 제7 트랜지스터(T7)가 턴-온 된다. 제1 트랜지스터(T1)의 턴-온에 의해 노드 N3의 전위가 데이터전압(Vdata)으로 변경된다. 그리고, 제3 트랜지스터(T3)와 제7 트랜지스터(T7)의 턴-온에 의해 구동 트랜지스터(DT)의 게이트 전극(N2)과 제2 전극이 쇼트되어 구동 트랜지스터(DT)가 다이오드 결선(diode-connection) 된다. 구동 트랜지스터(DT)가 다이오드 결선된 상태에서 구동 트랜지스터(DT)에 전류가 흐르면, 구동 트랜지스터(DT)의 문턱전압(Vth)이 샘플링되어 노드 N2 및 노드 N3에 저장된다. 즉, 노드 N3와 노드 N3에는 "Vdata-Vth"가 저장된다. 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)은 노드 N1과 노드 N2 간의 전압이다. 따라서, 샘플링 기간(②) 동안 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)은 구동 트랜지스터(DT)의 문턱전압이 된다.
샘플링 기간(②) 동안 온-레벨(ON)의 제n 스캔신호(scan(n))에 응답하여 제6 트랜지스터(T6)가 더 턴 온 된다. 제6 트랜지스터(T6)의 턴-온에 의해 노드 N4의 전위가 제2 초기화 전압(Vini2)으로 리셋되어, 동작의 안정성이 높아진다.
샘플링 기간(②) 동안 오프 레벨(OFF)의 제n-1 스캔신호(scan(n-1))에 응답하여, 제4 트랜지스터(T4)가 턴-오프 된다. 그리고, 샘플링 기간(②) 동안 오프 레벨(OFF)의 제n 에미션 신호(EM)에 응답하여, 제2 및 제5 트랜지스터(T2, T5)가 턴-오프 상태를 유지한다.
다시 도 5를 참조하면, 발광 기간(③)에서, 제n-1 스캔신호(scan(n-1))와 제n 스캔신호(scan(n))는 오프 레벨(OFF)로 입력되고, 제n 에미션 신호(EM)와 PWM 에미션 신호(EM_PWM)는 온 레벨(ON)로 입력된다. 발광 기간(③)은 구동 트랜지스터(DT)에 흐르는 구동 전류에 따라 발광다이오드(EL)를 발광시키기 위한 것이다.
도 6c를 참조하면, 발광 기간(③) 동안 온 레벨(ON)의 제n 에미션 신호(EM)에 응답하여, 제2 및 제5 트랜지스터(T2, T5)가 턴-온된다. 그리고, PWM 에미션 신호(EM_PWM)에 응답하여, 제7 트랜지스터(T7)가 턴-온 된다. 발광 기간(③) 동안 제2 트랜지스터(T2)의 턴-온에 의해 노드 N1의 전위가 데이터전압(Vdata)에서 고전위 전원전압(VDD)으로 변경된다. 발광 기간(③) 동안 노드 N2의 전위는 스토리지 커패시터(Cst)에 의해 샘플링 기간(②)에서 저장된 "Vdata-Vth"를 유지한다. 따라서, 발광 기간(③) 동안 구동 트랜지스터(DT)에는 게이트-소스 간 전압(Vgs)에서 문턱전압(Vth)을 뺀"(EDD-Vdata)"의 제곱에 비례하는 구동전류가 흐른다. 이러한 구동 전류에 의해 발광 기간(③) 동안 노드 N3의 전위는 고전위 전원전압(VDD) 근처로 상승될 수 있다. 구동 전류는 제7 및 제5 트랜지스터(T7, T5)를 경유하여 발광다이오드(EL)에 인가된다.
도 6c를 참조하면, 발광 기간(③) 동안 오프 레벨(OFF)의 제n-1 스캔신호(scan(n-1))에 응답하여, 제4 트랜지스터(T4)가 턴-오프 상태를 유지한다. 그리고, 발광 기간(③) 동안 오프 레벨(OFF)의 제n 스캔신호(scan(n))에 응답하여, 제1, 제3 및 제6 트랜지스터들(T1, T3, T6)이 턴-오프 된다.
다시 도 5를 참조하면, PWM 구동 기간(④)에서, 제n-1 스캔신호(scan(n-1))와 제n 스캔신호(scan(n))는 오프 레벨(OFF)로 입력된다. 그리고, PWM 에미션 신호(EM_PWM)는 오프 레벨(OFF)로 유지되거나 또는, 오프 레벨(OFF)로 입력된 후에 적어도 한번 이상 온/오프 레벨을 더 반복할 수 있다. 반면, 제n 에미션 신호(EM)는 온 레벨(ON)로 유지된다. PWM 구동 기간(④)은 미리 설정된 PWM 듀티비에 따라 발광다이오드(EL)에 인가되는 구동 전류를 적어도 한번 이상 차단하기 위한 것이다.
PWM 구동 기간(④)에서 PWM 에미션 신호(EM_PWM)는 오프 레벨(OFF)로 유지될 수도 있고, 복수 회만큼 온 레벨(ON)과 오프 레벨(OFF)을 교번할 수도 있다. PWM 구동 기간(④)에서 PWM 에미션 신호(EM_PWM)가 오프 레벨(OFF)로 유지되는 시간적 길이는 PWM 듀티비에 따라 달라질 수 있다. PWM 구동 기간(④)에서 PWM 에미션 신호(EM_PWM)가 오프 레벨(OFF)로 유지되는 시간이 길어질수록 발광다이오드(EL)의 발광 듀티는 짧아진다. PWM 구동 기간(④)에 의해 발광다이오드(EL)의 발광 듀티비는 20% 내지 90% 범위 내에서 정해질 수 있다. 이렇게 일정 발광 듀티비로 발광다이오드(EL)가 점등 및 소등을 반복하면 저 계조 표현시 잔상을 최소화할 수 있는 이점이 있다.
도 6d를 참조하면, PWM 구동 기간(④)에서 오프 레벨(OFF)의 PWM 에미션 신호(EM_PWM)에 응답하여 제7 트랜지스터(T7)는 턴-오프 되지만, 제2 및 제5 트랜지스터(T2, T5)는 온 레벨(ON)의 제n 에미션 신호(EM)에 응답하여 턴-온 상태를 유지한다. 제2 트랜지스터(T2)의 턴-온에 의해 노드 N1의 전위는 PWM 구동 기간(④) 동안 고전위 전원전압(VDD)으로 고정된다. 따라서, PWM 구동 기간(④)에서 다른 픽셀에 입력될 데이터전압(Vdata)에 의해 데이터 라인의 전위가 변하더라도, 노드 N1의 전위는 고전위 전원전압(VDD)으로 고정되기 때문에 데이터라인에 의한 전압 커플링 영향을 받지 않는다. 이렇게 PWM 구동 기간(④) 동안 노드 N1의 전위가 고전위 전원전압(VDD)으로 고정되면, 데이터라인의 전위 변동에도 불구하고 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)과 구동 전류는 변동되지 않기 때문에 표시 품위가 향상될 수 있다.
PWM 구동 기간(④) 동안 오프 레벨(OFF)의 제n-1 스캔신호(scan(n-1))에 응답하여 제4 트랜지스터(T4)가 턴-오프 상태를 유지한다. 그리고, PWM 구동 기간(④) 동안 오프 레벨(OFF)의 제n 스캔신호(scan(n))에 응답하여 제1, 제3, 및 제5 트랜지스터들(T1, T3, T5)dl 턴-오프 상태를 유지한다.
도 7a 및 도 7b는 도 4의 서브 픽셀의 누설 차단을 나타내는 도면이다.
도 7a는 서브 픽셀(SP)에서 영상 프레임의 발광 기간에 제3 트랜지스터(T3)에서 오프 커런트가 발생될 때의 예시를 나타낸 것이고, 도 7b는 서브 픽셀(SP)에서 영상 프레임의 발광 기간 동안 PWM 구동될 때, 제1 트랜지스터(T1)에서 오프 커런트가 발생될 때의 예시를 나타낸 것이다.
도 7a를 참조하면, 영상 프레임의 발광 기간(③)에 제2, 제5, 및 제7 트랜지스터(T2, T5, T7)가 턴-온 상태이므로, 발광다이오드(EL)로 전류가 흐를 수 있다. 이때, 제3 트랜지스터(T3)의 품질 저하로 인해 오프 커런트가 발생할 수 있다. 이 경우, 제3 트랜지스터(T3)의 제2 전극에 위치한 노드 N2에서 제3 트랜지스터(T3)의 제1 전극에 위치한 노드 N1 방향으로 누설 전류가 흐를 수 있는 경로가 형성될 수 있다. 그러나, 구동 트랜지스터(DT)의 게이트 전압과 고전위 전원전압(VDD) 간의 전위가 구동 트랜지스터(DT)의 게이트 전압과 저전위 전원전압(VSS) 간의 전위보다 낮은 전압을 갖게 되므로, 누설 전류는 노드 N2와 노드 N1 사이에서 홀드되고, 발광다이오드(EL)로의 누설 전류가 차단될 수 있다. 이에 따라, 서브 픽셀(SP)의 발광 기간(③) 동안 제3 트랜지스터(T3)에서 오프 커런트가 발생하더라도 누설 전류의 경로가 차단될 수 있으므로, 발광다이오드(EL)의 휘도가 일정하게 유지될 수 있어 표시 품위가 향상될 수 있다.
도 7b를 참조하면, 영상 프레임의 발광 기간(③)에 제1 트랜지스터(T1)의 품질 저하로 인해 오프 커런트가 발생할 수 있다. 이 경우, 데이터 라인에서 다른 픽셀들에 인가될 데이터 전압(Vdata)이 노드 N3로 인가될 수 있다. 그러나, 발광 기간(③) 중, 제2 및 제5 트랜지스터(T2, T5)가 턴-온 상태를 유지하면서, PWM 에미션 신호(EM_PWM)에 의해 제어되는 제7 트랜지스터(T7)만이 턴-온과 턴-오프 동작을 수행하기 때문에, 노드 N1의 전위는 고전위 전원전압(VDD)으로 고정될 수 있고, 노드 N3에 인가된 데이터전압(Vdata)이 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)과 구동 전류에 변동을 가져올 수 없으므로, 발광다이오드(EL)의 휘도가 일정하게 유지될 수 있어 표시 품위가 향상될 수 있다.
본 명세서의 예에 따른 전계 발광 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 다양한 예에 따른 전계 발광 표시 장치는,
제n 행에 포함된 복수의 서브 픽셀들을 구동하는 픽셀 구동 회로를 포함하고, (n은 자연수) 상기 픽셀 구동 회로는, 노드 N2에 게이트 전극이 접속되고, 노드 N1 및 노드 N3에 각각 제1 전극 및 제2 전극이 접속되며, 게이트-소스 간 전압에 따라 구동 전류를 생성하는 구동 소자; 노드 N4와 저전위 전원전압의 입력단 사이에 접속되며, 상기 구동 전류에 따라 발광하는 발광 소자, 초기화 기간 동안 턴-온되어 상기 노드 N2에 제1 초기화 전압을 제공하는 제1 스위칭 회로, 샘플링 기간 동안 턴-온되어 상기 노드 N1과 상기 노드 N2 사이를 도통시키고, 데이터 전압을 상기 노드 N3에 인가하며, 상기 노드 N4에 제2 초기화 전압을 제공하는 제2 스위칭 회로, 및 발광 기간 동안 턴-온되어 고전위 전원전압을 상기 노드 N1에 제공하고, 상기 발광 소자에 구동 전류를 전달하며, 상기 노드 N1과 노드 N3 사이를 PWM(pulse width modulation) 구동에 의해 선택적으로 연결하는 제3 스위칭 회로를 포함하는 발광 제어 회로를 포함할 수 있다.
본 명세서의 다양한 예에 따른 전계 발광 표시 장치에 따르면, 상기 제1 스위칭 회로는 제n-1 스캔신호에 의해 제어되고, 상기 제2 스위칭 소자는 제n 스캔 신호에 의해 제어될 수 있다.
본 명세서의 다양한 예에 따른 전계 발광 표시 장치에 따르면, 상기 발광 제어 회로는 상기 n-1 스캔신호 및 상기 n 스캔신호와 중첩되지 않는 에미션 신호에 의해 제어되고, 상기 제3 스위칭 회로는 상기 에미션 신호와 독립적인 PWM 에미션 신호에 의해 제어될 수 있다.
본 명세서의 다양한 예에 따른 전계 발광 표시 장치에 따르면, 상기 PWM 에미션 신호는 상기 에미션 신호의 온-레벨 펄스가 인가되는 동안, 온-레벨 펄스와 오프-레벨 펄스가 반복적으로 교변될 수 있다.
본 명세서의 다양한 예에 따른 전계 발광 표시 장치에 따르면, 상기 구동 소자의 게이트 전극과 상기 노드 N1 사이의 전위가 상기 구동 소자의 게이트 전극과 상기 노드 N3 사이의 전위 보다 낮은 전압을 갖는다.
본 명세서의 다양한 예에 따른 전계 발광 표시 장치에 따르면, 상기 제1 스위칭 회로는, 상기 노드 N2와 제1 초기화 전압 라인 사이에 접속된 제1 초기화 스위치를 포함
본 명세서의 다양한 예에 따른 전계 발광 표시 장치에 따르면, 상기 제2 스위칭 회로는, 상기 노드 N1과 상기 노드 N2 사이에 접속된 샘플링스위치, 상기 노드 N3와 데이터 라인 사이에 접속된 제1 스위치, 및 상기 노드 N4와 제2 초기화 전압 라인 사이에 접속된 제2 초기화 스위치를 포함할 수 있다.
본 명세서의 다양한 예에 따른 전계 발광 표시 장치에 따르면, 상기 제1 초기화 전압은 고정 전압으로 제공되고, 상기 제2 초기화 전압은 가변 전압으로 제공될 수 있다.
본 명세서의 다양한 예에 따른 전계 발광 표시 장치에 따르면, 상기 제2 초기화 전압은 저전위 전원전압의 전?陋? 변화에 대응하여 가변될 수 있다.
본 명세서의 다양한 예에 따른 전계 발광 표시 장치에 따르면, 상기 픽셀 구동 회로는, P타입 트랜지스터로 구현될 수 있다.
상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서가 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상 처리부 120: 타이밍 컨트롤러
130: 게이트 구동 회로 140: 데이터 구동 회로
150: 표시 패널 180: 전원 공급부
DT: 구동 트랜지스터 EL: 발광다이오드

Claims (15)

  1. 제n 행에 포함된 복수의 서브 픽셀들을 구동하는 픽셀 구동 회로를 포함하고, (n은 자연수)
    상기 픽셀 구동 회로는,
    노드 N2에 게이트 전극이 접속되고, 노드 N1 및 노드 N3에 각각 제1 전극 및 제2 전극이 접속되며, 게이트-소스 간 전압에 따라 구동 전류를 생성하는 구동 소자;
    노드 N4와 저전위 전원전압의 입력단 사이에 접속되며, 상기 구동 전류에 따라 발광하는 발광 소자;
    초기화 기간 동안 턴-온되어 상기 노드 N2에 제1 초기화 전압을 제공하는 제1 스위칭 회로;
    샘플링 기간 동안 턴-온되어 상기 노드 N1과 상기 노드 N2 사이를 도통시키고, 데이터 전압을 상기 노드 N3에 인가하며, 상기 노드 N4에 제2 초기화 전압을 제공하는 제2 스위칭 회로; 및
    발광 기간 동안 턴-온되어 고전위 전원전압을 상기 노드 N1에 제공하고, 상기 발광 소자에 구동 전류를 전달하며, 상기 노드 N1과 노드 N3 사이를 PWM(pulse width modulation) 구동에 의해 선택적으로 연결하는 제3 스위칭 회로를 포함하는 발광 제어 회로를 포함하는, 전계 발광 표시 장치.
  2. 제1항에 있어서,
    상기 제1 스위칭 회로는 제n-1 스캔신호에 의해 제어되고,
    상기 제2 스위칭 소자는 제n 스캔 신호에 의해 제어되는, 전계 발광 표시 장치.
  3. 제2항에 있어서,
    상기 발광 제어 회로는 상기 n-1 스캔신호 및 상기 n 스캔신호와 중첩되지 않는 에미션 신호에 의해 제어되고,
    상기 제3 스위칭 회로는 상기 에미션 신호와 독립적인 PWM 에미션 신호에 의해 제어되는, 전계 발광 표시 장치.
  4. 제1항에 있어서,
    초기화 기간은,
    상기 구동 소자의 노드 N2에 제1 초기화 전압을 인가하는 제1 초기화 기간; 및
    상기 발광 소자의 노드 N4에 제2 초기화 전압을 인가하는 제2 초기화 기간을 포함하는, 전계 발광 표시 장치.
  5. 제4항에 있어서,
    상기 제2 초기화 기간은 상기 샘플링 기간과 중첩되게 수행되는, 전계 발광 표시 장치.
  6. 제3항에 있어서,
    상기 PWM 에미션 신호는 상기 에미션 신호의 온-레벨 펄스가 인가되는 동안, 온-레벨 펄스와 오프-레벨 펄스가 반복적으로 교번되는, 전계 발광 표시 장치.
  7. 제1항에 있어서,
    상기 구동 소자의 게이트 전극과 상기 노드 N1 사이의 전위가 상기 구동 소자의 게이트 전극과 상기 노드 N3 사이의 전위 보다 낮은 전압을 갖는, 전계 발광 표시 장치.
  8. 제1항에 있어서,
    상기 제1 스위칭 회로는,
    상기 노드 N2와 제1 초기화 전압 라인 사이에 접속된 제1 초기화 스위치를 포함하는, 전계 발광 표시 장치.
  9. 제8항에 있어서,
    상기 제1 스위칭 회로는, 듀얼 게이트 트랜지스터인, 전계 발광 표시 장치.
  10. 제1항에 있어서,
    상기 제2 스위칭 회로는,
    상기 노드 N1과 상기 노드 N2 사이에 접속된 샘플링 스위치;
    상기 노드 N3와 데이터 라인 사이에 접속된 제1 스위치; 및
    상기 노드 N4와 제2 초기화 전압 라인 사이에 접속된 제2 초기화 스위치를 포함하는, 전계 발광 표시 장치.
  11. 제10항에 있어서,
    상기 샘플링 스위치는, 듀얼 게이트 트랜지스터인, 전계 발광 표시 장치.
  12. 제11항에 있어서,
    상기 샘플링 스위치는, 누설 전류의 발생 시, 노드 N2와 노드 N1 사이에 홀딩하는, 전계 발광 표시 장치.
  13. 제10항에 있어서,
    상기 제1 초기화 전압은 고정 전압으로 제공되고,
    상기 제2 초기화 전압은 가변 전압으로 제공되는, 전계 발광 표시 장치.
  14. 제13항에 있어서,
    상기 제2 초기화 전압은 저전위 전원전압의 전?陋? 변화에 대응하여 가변되는, 전계 발광 표시 장치.
  15. 제1항에 있어서,
    상기 픽셀 구동 회로는, P타입 트랜지스터로 구현되는, 전계 발광 표시 장치.
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