WO2022259357A1 - 表示装置 - Google Patents

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WO2022259357A1
WO2022259357A1 PCT/JP2021/021707 JP2021021707W WO2022259357A1 WO 2022259357 A1 WO2022259357 A1 WO 2022259357A1 JP 2021021707 W JP2021021707 W JP 2021021707W WO 2022259357 A1 WO2022259357 A1 WO 2022259357A1
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conduction
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保 酒井
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シャープディスプレイテクノロジー株式会社
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    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Definitions

  • the disclosure below relates to a display device including a pixel circuit including a transistor having a channel region formed of an oxide semiconductor.
  • organic EL display devices equipped with pixel circuits including organic EL elements have been put to practical use.
  • An organic EL element also called an OLED (Organic Light-Emitting Diode)
  • OLED Organic Light-Emitting Diode
  • the organic EL display device can be easily made thinner, consumes less power, and has higher brightness than the liquid crystal display device which requires a backlight and a color filter. It is possible to plan for
  • a thin film transistor is typically employed as a drive transistor for controlling current supply to the organic EL element.
  • TFT thin film transistor
  • thin film transistors tend to vary in their characteristics. Specifically, the threshold voltage tends to vary. Variation in the threshold voltage of the drive transistors provided in the display unit causes variation in brightness, thereby deteriorating the display quality. Therefore, conventionally, various types of processing (compensation processing) for compensating for variations in threshold voltage have been proposed.
  • compensation processing there is an internal compensation method in which compensation processing is performed by providing a capacitor in the pixel circuit for holding information on the threshold voltage of the drive transistor, and an internal compensation method, for example, by adjusting the magnitude of the current flowing through the drive transistor under predetermined conditions. is measured by a circuit provided outside the pixel circuit, and compensation processing is performed by correcting the video signal based on the measurement result.
  • a pixel circuit using a P-channel thin film transistor having a channel region formed of low temperature polysilicon is known as a pixel circuit of an organic EL display device that employs an internal compensation method for compensation processing. Since low-temperature polysilicon has a high mobility, a thin film transistor (hereinafter referred to as "LTPS-TFT") having a channel region formed of low-temperature polysilicon is used as a driving transistor to increase the driving capability of the organic EL element. can be done.
  • LTPS-TFT thin film transistor having a channel region formed of low-temperature polysilicon
  • the pixel circuit of the organic EL display device includes a thin film transistor having a back gate electrode.
  • a configuration for applying a potential is disclosed in Japanese Patent Application Laid-Open No. 2018-40866.
  • oxide TFT a thin film transistor having a channel region formed of an oxide semiconductor
  • oxide TFT has attracted attention. Since the oxide TFT has a small off-leak current, it is suitable as a switching element in a pixel circuit or the like.
  • IGZO-TFT a thin film transistor having a channel region formed of an oxide semiconductor containing indium, gallium, zinc, and oxygen is typically employed.
  • oxide TFTs have a small off-leak current.
  • the off-leakage current increases due to the photovoltaic effect.
  • An increase in off-leakage current causes, for example, a drop in the voltage to be held in the holding capacitor in the pixel circuit or an abnormality in the compensation process. As a result, the display quality is degraded.
  • the following disclosure aims at suppressing degradation of display quality caused by light irradiation of the oxide TFT in a display device including a pixel circuit including the oxide TFT.
  • a display device includes pixel circuits arranged in a matrix, a first power supply line to which a first power supply voltage is applied, a second power supply line to which a second power supply voltage is applied, A display device having a panel substrate formed with a data signal line to which a data voltage is applied, The pixel circuit is a display element provided between the first power line and the second power line and emitting light with luminance corresponding to the amount of current supplied; a gate electrode, a first conduction electrode and a second conduction electrode, one functioning as a drain electrode and the other functioning as a source electrode, and a channel region formed of silicon, provided in series with the display element a drive transistor; A threshold voltage compensation transistor having a gate electrode, first and second conduction electrodes, one of which functions as a drain electrode and the other functions as a source electrode, a back gate electrode, and a channel region formed of an oxide semiconductor.
  • a holding capacitor connected to the gate electrode of the drive transistor;
  • the first conduction electrode of the drive transistor is supplied with the first power supply voltage during a period in which the display element is caused to emit light, and is supplied with the data voltage during a period in which writing to the holding capacitor is performed, a second conduction electrode of the drive transistor is connected to a first conduction electrode of the threshold voltage compensation transistor; a gate electrode of the drive transistor is connected to a second conduction electrode of the threshold voltage compensation transistor; Silicon connected to the second conduction electrode of the drive transistor is used as the back gate electrode of the threshold voltage compensation transistor.
  • a transistor having a channel region formed of an oxide semiconductor is adopted as the threshold voltage compensation transistor in the pixel circuit.
  • silicon connected to the second conduction electrode of the drive transistor is used as the back gate electrode. Since silicon can effectively shield short-wavelength light in particular, generation of off-leakage current due to the photovoltaic effect in the threshold voltage compensating transistor is effectively suppressed.
  • the back gate electrode of the threshold voltage compensating transistor can be realized by extending a layer of silicon that functions as the channel region of the drive transistor. Therefore, there is no need to provide an additional step in the manufacturing process, and a reduction in yield due to an increase in wiring density is prevented.
  • FIG. 4 is a circuit diagram showing the configuration of a pixel circuit in the n-th row and the m-th column in one embodiment.
  • 1 is a block diagram showing the overall configuration of an organic EL display device according to the embodiment;
  • FIG. FIG. 4 is a circuit diagram showing the configuration of a pixel circuit in a comparative example; 4 is a diagram showing a layout for realizing the pixel circuit having the configuration shown in FIG. 3;
  • FIG. FIG. 3 is a diagram for explaining layers formed on a substrate that constitutes an organic EL display panel;
  • FIG. 10 is a circuit diagram for explaining the occurrence of a parasitic transistor in a comparative example; 4 is a timing chart for explaining the operation of the pixel circuit in the embodiment; 4 is a timing chart for explaining the operation of the pixel circuit when white display is performed in the embodiment; 5 is a timing chart for explaining the operation of the pixel circuit when black display is performed in the above embodiment.
  • 2 is a diagram showing a layout for realizing the pixel circuit having the configuration shown in FIG. 1;
  • FIG. FIG. 11 is an enlarged view of a portion denoted by reference numeral 81 in FIG. 10;
  • FIG. 12 is a cross-sectional view taken along the line AB of FIG. 11; It is a figure for demonstrating the visible light transmittance of a silicon film.
  • i and j are integers of 2 or more
  • n is an integer of 1 or more and i or less
  • m is an integer of 1 or more and j or less.
  • FIG. 2 is a block diagram showing the overall configuration of an organic EL display device according to one embodiment. As shown in FIG. 2, this organic EL display device includes a display control circuit 100, a display section 200, a gate driver 300, an emission driver 400, and a source driver 500. FIG. A gate driver 300 , an emission driver 400 and a source driver 500 are included in an organic EL display panel 6 having a display section 200 .
  • the display unit 200 includes i first scanning signal lines PS(1) to PS(i), (i+1) second scanning signal lines NS(0) to NS(i), and i emission control lines. EM(1) to EM(i) and j data signal lines D(1) to D(j) are provided. Note that illustration of the inside of the display unit 200 in FIG. 6 is omitted.
  • the display unit 200 also displays, corresponding to the intersections of the i first scanning signal lines PS(1) to PS(i) and the j data signal lines D(1) to D(j), ixj pixel circuits 20 are provided. By providing i ⁇ j pixel circuits 20 in this way, a pixel matrix of i rows ⁇ j columns is formed in the display section 200 .
  • each pixel circuit 20 includes a P-channel LTPS-TFT and an N-channel IGZO-TFT.
  • the first scanning signal lines PS(1) to PS(i) are signal lines for transmitting first scanning signals, which are control signals for P-channel LTPS-TFTs.
  • the second scanning signal lines NS(0) to NS(i) are signal lines for transmitting second scanning signals, which are control signals for N-channel IGZO-TFTs.
  • the emission control lines EM(1) to EM(i) are signal lines for transmitting emission control signals.
  • the first scanning signal lines PS(1) to PS(i), the second scanning signal lines NS(0) to NS(i), and the emission control lines EM(1) to EM(i) are typically parallel to each other. It has become.
  • the first scanning signal lines PS(1) to PS(i) and the data signal lines D(1) to D(j) are orthogonal.
  • the first scanning signals supplied to the first scanning signal lines PS(1) to PS(i) are also denoted by reference numerals PS(1) to PS(i)
  • the second scanning signal lines Codes NS(0) to NS(i) are also given to the second scanning signals given to NS(0) to NS(i), respectively, and light emission given to emission control lines EM(1) to EM(i), respectively.
  • Codes EM(1) to EM(i) are also given to control signals
  • codes D(1) to D(i) are also given to data signals (data voltages) applied to data signal lines D(1) to D(j), respectively. j) is attached.
  • the display unit 200 is further provided with a power supply line (not shown) common to the i ⁇ j pixel circuits 20 . More specifically, a power supply line for supplying a high level power supply voltage ELVDD for driving the organic EL elements (hereinafter referred to as a "high level power supply line”) and a low level power supply voltage ELVSS for driving the organic EL elements.
  • a power supply line (hereinafter referred to as “low-level power supply line”) and a power supply line (hereinafter referred to as "initialization power supply line”) for supplying initialization voltage Vini are provided.
  • the high-level power supply line is also denoted by ELVDD
  • the low-level power supply line is denoted by ELVSS
  • the initialization power supply line is denoted by Vini, as required.
  • a high-level power supply voltage ELVDD, a low-level power supply voltage ELVSS, and an initialization voltage Vini are supplied from a power supply circuit (not shown).
  • the high-level power supply voltage ELVDD implements the first power supply voltage
  • the high-level power supply line implements the first power supply line
  • the low-level power supply voltage ELVSS implements the second power supply voltage
  • the low-level power supply voltage ELVSS implements the low-level power supply voltage.
  • a second power line is realized by the level power line.
  • the display control circuit 100 receives an input image signal DIN and a group of timing signals (horizontal synchronizing signal, vertical synchronizing signal, etc.) TG sent from the outside, and outputs a digital video signal DV and a gate control signal for controlling the operation of the gate driver 300.
  • GCTL an emission driver control signal EMCTL for controlling the operation of the emission driver 400
  • a source control signal SCTL for controlling the operation of the source driver 500 are output.
  • the gate control signal GCTL includes a gate start pulse signal, a gate clock signal, and the like.
  • the emission driver control signal EMCTL includes an emission start pulse signal, an emission clock signal, and the like.
  • the source control signal SCTL includes a source start pulse signal, a source clock signal, a latch strobe signal, and the like.
  • the gate driver 300 is connected to the first scanning signal lines PS(1) to PS(i) and the second scanning signal lines NS(0) to NS(i).
  • the gate driver 300 applies the first scanning signal to the first scanning signal lines PS(1) to PS(i) based on the gate control signal GCTL output from the display control circuit 100, and applies the first scanning signal to the second scanning signal line NS. (0) to NS(i) are applied with the second scanning signal.
  • the emission driver 400 is connected to the emission control lines EM(1) to EM(i).
  • the emission driver 400 applies emission control signals to the emission control lines EM( 1 ) to EM(i) based on the emission driver control signal EMCTL output from the display control circuit 100 .
  • the source driver 500 includes a j-bit shift register, a sampling circuit, a latch circuit, and j D/A converters (not shown).
  • the shift register has j registers connected in cascade.
  • the shift register sequentially transfers the pulses of the source start pulse signal supplied to the first-stage register from the input end to the output end based on the source clock signal.
  • a sampling pulse is output from each stage of the shift register in response to the transfer of this pulse.
  • the sampling circuit stores the digital video signal DV.
  • the latch circuit takes in and holds the digital video signal DV for one row stored in the sampling circuit according to the latch strobe signal.
  • a D/A converter is provided to correspond to each data signal line D(1) to D(j).
  • the D/A converter converts the digital video signal DV held in the latch circuit into an analog voltage.
  • the converted analog voltage is applied to all data signal lines D(1) to D(j) all at once as a data signal (data voltage).
  • the data signals are applied to the data signal lines D(1) to D(j), the first scanning signals are applied to the first scanning signal lines PS(1) to PS(i), and the second A second scanning signal is applied to the scanning signal lines NS(0) to NS(i), and an emission control signal is applied to the emission control lines EM(1) to EM(i).
  • An image is displayed on the display unit 200 .
  • a comparative example is a configuration example that can be considered as a configuration of the pixel circuit 20 for coping with the above-described increase in off-leakage current.
  • the same reference numerals are given to the same components in the configuration of the comparative example and the configuration of the present embodiment.
  • first conduction electrode one of two electrodes functioning as a source electrode and a drain electrode
  • first conduction electrode one of two electrodes functioning as a source electrode and a drain electrode
  • 2 conducting electrodes 2 conducting electrodes”.
  • FIG. 3 is a circuit diagram showing the configuration of the pixel circuit 20 in the comparative example.
  • the pixel circuit 20 shown in FIG. 3 is the pixel circuit 20 in the n-th row and the m-th column.
  • the pixel circuit 20 includes one organic EL element (organic light emitting diode) 21 as a display element, seven transistors T1 to T7 (first initialization transistor T1, threshold voltage compensation transistor T2 , a write control transistor T3, a drive transistor T4, a power supply control transistor T5, a light emission control transistor T6, a second initialization transistor T7), and a holding capacitor C1.
  • Transistors T1, T2, and T7 are N-channel IGZO-TFTs.
  • the transistors T3 to T6 are P-channel LTPS-TFTs.
  • the holding capacitor C1 is a capacitive element composed of two electrodes (a first electrode and a second electrode).
  • the second scanning signal line NS(n-1) of the (n-1)th row functions as a gate electrode
  • the first conduction electrode is connected to the initialization power supply line Vini
  • the first conduction electrode is connected to the initialization power supply line Vini.
  • the two conducting electrodes are connected to the second conducting electrode of the threshold voltage compensating transistor T2, the gate electrode of the driving transistor T4 and the second electrode of the holding capacitor C1.
  • the threshold voltage compensating transistor T2 the second scanning signal line NS(n) of the n-th row functions as a gate electrode and a back gate electrode
  • the first conduction electrode is the second conduction electrode of the drive transistor T4 and the emission control transistor T6.
  • the second conduction electrode is connected to the second conduction electrode of the first initialization transistor T1, the gate electrode of the driving transistor T4 and the second electrode of the holding capacitor C1.
  • the n-th first scanning signal line PS(n) functions as a gate electrode
  • the first conduction electrode is connected to the m-th data signal line D(m)
  • the second conduction electrode is connected to the m-th data signal line D(m).
  • the electrodes are connected to the first conduction electrode of the drive transistor T4 and the second conduction electrode of the power supply control transistor T5.
  • the gate electrode is connected to the second conduction electrode of the first initialization transistor T1, the second conduction electrode of the threshold voltage compensation transistor T2 and the second electrode of the holding capacitor C1, the first conduction electrode being the write It is connected to the second conduction electrode of the control transistor T3 and the second conduction electrode of the power supply control transistor T5, and the second conduction electrode is connected to the first conduction electrode of the threshold voltage compensating transistor T2 and the first conduction electrode of the emission control transistor T6. It is connected to the.
  • a high-level power supply voltage ELVDD is applied to the first conductive electrode of the driving transistor T4 during the period in which the organic EL element 21 is caused to emit light, and the data signal D(m) is applied during the period in which writing to the holding capacitor C1 is performed. Given.
  • the n-th emission control line EM(n) functions as a gate electrode
  • the first conductive electrode is connected to the high-level power supply line ELVDD and the first electrode of the holding capacitor C1
  • the The two conduction electrodes are connected to the second conduction electrode of the write control transistor T3 and the first conduction electrode of the drive transistor T4.
  • the n-th light emission control line EM(n) functions as a gate electrode
  • the first conduction electrode is the first conduction electrode of the threshold voltage compensating transistor T2 and the second conduction electrode of the drive transistor T4.
  • the second conduction electrode is connected to the second conduction electrode of the second initialization transistor T7 and the anode of the organic EL element 21 .
  • the n-th emission control line EM(n) functions as a gate electrode
  • the first conduction electrode is connected to the initialization power supply line Vini
  • the second conduction electrode is connected to the emission control transistor T6. and the anode of the organic EL element 21 .
  • the first electrode is connected to the high level power supply line ELVDD and the first conduction electrode of the power supply control transistor T5
  • the second electrode is connected to the second conduction electrode of the first initialization transistor T1 and the threshold voltage compensation. It is connected to the second conduction electrode of the transistor T2 and the gate electrode of the drive transistor T4.
  • the organic EL element 21 has an anode connected to the second conduction electrode of the light emission control transistor T6 and a second conduction electrode of the second initialization transistor T7, and a cathode connected to the low level power supply line ELVSS.
  • the threshold voltage compensation transistor T2 is provided with a back gate electrode in order to shield the channel region of the threshold voltage compensation transistor T2 from light. Then, as described above, for the threshold voltage compensating transistor T2, the second scanning signal line NS(n) of the n-th row functions as the gate electrode and the back gate electrode. That is, the same signal (second scanning signal) is applied to the gate electrode and the back gate electrode of the threshold voltage compensating transistor T2.
  • FIG. 4 is a diagram showing a layout for realizing the pixel circuit 20 having the configuration shown in FIG.
  • seven transistors T1 to T7 included in one pixel circuit 20 are denoted by symbols T1 to T7 at positions corresponding to the gate electrodes.
  • a layer represented by an arrow with reference numeral 701 is a first semiconductor layer, which is a layer of polysilicon (polycrystalline silicon).
  • the channel regions of the P-channel LTPS-TFTs (write control transistor T3, drive transistor T4, power supply control transistor T5, light emission control transistor T6) in the pixel circuit 20 are included in this first semiconductor layer.
  • a layer represented by an arrow with reference numeral 702 is a first scanning wiring layer which is a layer of molybdenum (Mo) and includes the first scanning signal lines PS(1) to PS(i). be.
  • the gate electrode of the write control transistor T3 is included in this first scanning wiring layer.
  • a layer represented by an arrow labeled 703 is a metal layer, which is a layer of molybdenum (Mo).
  • the second conduction electrode of the drive transistor T4 and the first conduction electrode of the threshold voltage compensation transistor T2 are included in this metal layer.
  • a layer indicated by an arrow with reference numeral 704 is a second semiconductor layer that is an oxide semiconductor layer.
  • the channel regions of the N-channel IGZO-TFTs (the first initialization transistor T1, the threshold voltage compensation transistor T2, and the second initialization transistor T7) in the pixel circuit 20 are included in this second semiconductor layer.
  • a layer represented by an arrow with reference numeral 705 is a titanium (Ti)-aluminum (Al)-titanium (Ti) layer (a layer in which titanium, aluminum, and titanium are stacked in order).
  • This is the second scanning wiring layer which is a layer including two scanning signal lines NS(0) to NS(i).
  • the gate electrode of the threshold voltage compensation transistor T2 is included in this second scan wiring layer.
  • Layers represented by arrows with reference numeral 706 are layers of titanium (Ti)-aluminum (Al)-titanium (Ti) for high-level power supply line ELVDD and data signal lines D(1)-D.
  • a contact for electrically connecting a layer to another layer is represented by an arrow with reference numeral 707 .
  • the first semiconductor layer is denoted by reference numeral 71
  • the first scanning wiring layer is denoted by reference numeral 72
  • the metal layer is denoted by reference numeral 73
  • the second semiconductor layer is denoted by reference numeral 74.
  • a reference numeral 75 is attached to the second scanning wiring layer
  • a reference numeral 76 is attached to the display wiring layer.
  • the first semiconductor layer 71, the first scanning wiring layer 72, the metal layer 73, the second semiconductor layer 74, the second scanning wiring layer 75, and the display wiring layer 76 are laminated in this order on the panel substrate. It is
  • the first scanning wiring layer 72 and the second scanning wiring layer 75 are laminated. Regarding these, in the vicinity of the threshold voltage compensating transistor T2, part of the second scanning wiring layer 75 functions as the gate electrode of the threshold voltage compensating transistor T2, and part of the first scanning wiring layer 72 functions as the gate electrode of the threshold voltage compensating transistor T2. It functions as a back gate electrode of T2. A first scanning wiring layer 72 functioning as a back gate electrode is formed below a second semiconductor layer 74 that functions as a channel region of the threshold voltage compensating transistor T2. This suppresses light irradiation to the channel region of the threshold voltage compensating transistor T2. Further, since the same signal is applied to the gate electrode and the back gate electrode of the threshold voltage compensating transistor T2, sufficient on/off characteristics can be obtained for the threshold voltage compensating transistor T2.
  • a parasitic transistor TX is formed in the portion denoted by reference numeral 92.
  • the applicant of the present application proposes that even if the pixel circuit 20 includes an oxide TFT (more specifically, even if the threshold voltage compensating transistor T2 is realized by an oxide TFT), the normal voltage to the holding capacitor C1 is The configuration described below is proposed so that writing and normal compensation processing can be performed.
  • FIG. 1 is a circuit diagram showing the configuration of a pixel circuit (pixel circuit of n-th row and m-th column) 20 in this embodiment. Also in this embodiment, a back gate electrode is provided to the threshold voltage compensating transistor T2 in order to shield the channel region of the threshold voltage compensating transistor T2 from light.
  • the back gate electrode of the threshold voltage compensating transistor T2 is connected to the second scanning signal line NS(n) of the n-th row.
  • the back gate electrode of T2 is connected to the second conduction electrode of drive transistor T4 and the first conduction electrode of light emission control transistor T6.
  • Other points are the same as those of the comparative example, so description thereof is omitted.
  • the operation of the pixel circuit 20 in this embodiment will be described with reference to FIG. However, the operation shown here is an example, and the present invention is not limited to this.
  • the first scanning signal PS(n) is at high level
  • the second scanning signal NS(n-1), the second scanning signal NS(n), and the emission control signal EM(n). is low level.
  • the power supply control transistor T5 and the light emission control transistor T6 are on, and the second initialization transistor T7 is off. Therefore, a drive current corresponding to the charging voltage of the holding capacitor C1 is supplied to the organic EL element 21, and the organic EL element 21 emits light according to the magnitude of the drive current.
  • the emission control signal EM(n) changes from low level to high level.
  • the power supply control transistor T5 and the light emission control transistor T6 are turned off.
  • the supply of the drive current to the organic EL element 21 is interrupted, and the organic EL element 21 is turned off.
  • the second initialization transistor T7 is turned on by changing the light emission control signal EM(n) from low level to high level.
  • the anode voltage of the organic EL element 21 is initialized based on the initialization voltage Vini.
  • the second scanning signal NS(n-1) changes from low level to high level.
  • the first initialization transistor T1 is turned on.
  • the gate voltage of the driving transistor T4 is initialized. That is, the gate voltage of the drive transistor T4 becomes equal to the initialization voltage Vini.
  • the second scanning signal NS(n-1) changes from high level to low level.
  • the first initialization transistor T1 is turned off.
  • the second scanning signal NS(n) changes from low level to high level.
  • the threshold voltage compensating transistor T2 is turned on.
  • the first scanning signal PS(n) changes from high level to low level.
  • the write control transistor T3 is turned on. Since the threshold voltage compensating transistor T2 is turned on at time t03, the write control transistor T3 is turned on at time t04, so that the write control transistor T3, the driving transistor T4, and the threshold voltage compensating transistor T2 , the data signal D(m) is applied to the second electrode of the holding capacitor C1. This charges the holding capacitor C1.
  • the first scanning signal PS(n) changes from low level to high level.
  • the write control transistor T3 is turned off.
  • the second scanning signal NS(n) changes from high level to low level.
  • the threshold voltage compensating transistor T2 is turned off.
  • the emission control signal EM(n) changes from high level to low level.
  • the second initialization transistor T7 is turned off, the power supply control transistor T5 and the light emission control transistor T6 are turned on, and a driving current corresponding to the charging voltage of the holding capacitor C1 is supplied to the organic EL element 21.
  • the organic EL element 21 emits light according to the magnitude of the drive current.
  • the organic EL element 21 emits light throughout the period until the light emission control signal EM(n) changes from low level to high level.
  • the period during which the corresponding emission control signal EM(n) is maintained at the low level will be referred to as the "emission period”.
  • Node 22 corresponds to the second conduction electrode of threshold voltage compensating transistor T2, the gate electrode of drive transistor T4, the second conduction electrode of first initialization transistor T1, and the second electrode of holding capacitor C1, and node 23: It corresponds to the first conduction electrode of the threshold voltage compensation transistor T2, the back gate electrode of the threshold voltage compensation transistor T2, the second conduction electrode of the drive transistor T4, and the first conduction electrode of the emission control transistor T6. 8 and 9, V(22) represents the potential of node 22, and V(23) represents the potential of node 23.
  • Time t13 to time t17 in FIG. 8 correspond to time t03 to time t07 in FIG.
  • the second scanning signal NS(n-1) becomes high level, so that the potential of the node 22 becomes the potential corresponding to the initialization voltage Vini.
  • the second scanning signal NS(n) changes from low level to high level, thereby turning on the threshold voltage compensation transistor T2.
  • the potential of the node 23 becomes the potential corresponding to the initialization voltage Vini during the time from time t13 to time t14.
  • the first scanning signal PS(n) changes from high level to low level to turn on the write control transistor T3, whereby the data signal D(m) corresponding to white display is stored in the holding capacitor C1. is applied to the second electrode of As a result, the potential of the node 22 and the potential of the node 23 remain white during the period until the write control transistor T3 is turned off by the change of the first scanning signal PS(n) from low level to high level at time t15. It rises to the potential Vw corresponding to display.
  • the second scanning signal NS(n) changes from high level to low level, thereby turning off the threshold voltage compensating transistor T2. Before and after time t16, the potential at node 22 and the potential at node 23 do not change.
  • the emission control signal EM(n) changes from high level to low level, thereby turning off the second initialization transistor T7 and turning on the power supply control transistor T5 and the emission control transistor T6. .
  • a drive current is thereby supplied to the organic EL element 21 .
  • a relatively large drive current is supplied to the organic EL element 21, so the potential of the node 23 rises.
  • the potential of the node 23 becomes the potential V1 higher than the potential Vw.
  • Time t23 to time t27 in FIG. 9 correspond to time t03 to time t07 in FIG.
  • the period before time t24 is the same as when white display is performed (the period before time t14 in FIG. 8).
  • the first scanning signal PS(n) changes from high level to low level to turn on the write control transistor T3, whereby the data signal D(m) corresponding to black display is stored in the holding capacitor C1. is applied to the second electrode of As a result, the potential of the node 22 and the potential of the node 23 remain black until the write control transistor T3 is turned off by the change of the first scanning signal PS(n) from low level to high level at time t25. It rises to the potential Vb corresponding to display. Note that the potential Vb corresponding to black display is higher than the potential Vw corresponding to white display.
  • the second scanning signal NS(n) changes from high level to low level, thereby turning off the threshold voltage compensating transistor T2. Before and after time t26, the potential of node 22 and the potential of node 23 do not change.
  • the emission control signal EM(n) changes from high level to low level, thereby turning off the second initialization transistor T7 and turning on the power supply control transistor T5 and the emission control transistor T6.
  • the potential of the node 23 drops.
  • the potential of node 23 becomes potential V2, which is lower than potential V1 (see FIG. 8).
  • the potential of node 23 during the light emission period is significantly lower than when white display is performed. That is, when black display is performed, the potential of the back gate electrode of the threshold voltage compensating transistor T2 is maintained at a significantly low potential during the light emission period.
  • the threshold voltage compensating transistor T2 By the way, if the off-leakage current occurs during the black display period, the effect on the displayed image is large. small. Therefore, if the off characteristics of the threshold voltage compensating transistor T2 during the black display period are maintained satisfactorily, the back gate electrode of the threshold voltage compensating transistor T2 and the second conduction electrode of the driving transistor T4 are electrically connected. There is no particular display problem caused by connecting to In this regard, when black display is performed, the potential of the node 23 is remarkably lowered as described above. can be lowered. For example, a negative voltage can be applied to the back gate electrode of the threshold voltage compensating transistor T2 throughout the black display period. As a result, the threshold voltage compensating transistor T2 is reliably maintained in the OFF state during the black display period.
  • FIG. 10 is a diagram showing a layout for realizing the pixel circuit 20 having the configuration shown in FIG. As in FIG. 4, also in FIG. 10, seven transistors T1 to T7 included in one pixel circuit 20 are marked with the symbols T1 to T7 at positions corresponding to the gate electrodes.
  • FIG. 11 shows an enlarged view of the portion denoted by reference numeral 81 in FIG. 10, and
  • FIG. 12 shows a cross-sectional view taken along the line AB of FIG.
  • the part labeled 83 represents a substrate
  • the part labeled 84 represents an insulating film realized, for example, of silicon dioxide (SiO 2 )
  • the part labeled 85 represents, for example, silicon dioxide (SiO 2 ). 2 ) and a silicon nitride film (SiN)
  • the portion denoted by reference numeral 86 represents an insulating film made of silicon dioxide (SiO 2 ), for example.
  • the second scanning wiring layer 75 as the second scanning signal line NS functions as a gate electrode
  • the second semiconductor layer 74 that is, functions as a gate electrode.
  • the oxide semiconductor layer serves as a channel region.
  • the first semiconductor layer 71 that is, the layer of polysilicon
  • the metal layer 73 in FIG. 11 functions as the second conduction electrode of the drive transistor T4. Therefore, the layer of polysilicon connected to the second conduction electrode of the drive transistor T4 is used as the backgate electrode of the threshold voltage compensation transistor T2.
  • the metal layer 73 and the second semiconductor layer 74 are directly connected without any contact.
  • the polysilicon layer (first semiconductor layer 71) functioning as the channel region of the drive transistor T4 is replaced with the gate electrode (second semiconductor layer 71) of the threshold voltage compensation transistor T2. It can be realized by extending below the second scanning wiring layer 75) as the scanning signal line NS. Therefore, it is not necessary to provide an additional step for the manufacturing process of the organic EL display panel 6. FIG. Therefore, it is possible to prevent a decrease in yield due to an increase in wiring density.
  • the second scanning signal line NS is gated in the vicinity of the thin film transistor T3 (see the portion denoted by reference numeral 82 in FIG. 10).
  • a parasitic transistor TX (see FIG. 6) serving as an electrode is not formed. Therefore, writing to the holding capacitor C1 and compensation processing are performed normally.
  • the width of the silicon used as the back gate electrode of the threshold voltage compensation transistor T2 (the first semiconductor layer 71 ) (the width corresponding to the length of the arrow marked W1 in FIG. 11) is the width of the channel region of the threshold voltage compensation transistor T2 (the width of the second semiconductor layer 74) (marked W2 in FIG. 11). width corresponding to the length of the arrow)).
  • the threshold voltage compensation transistor T2 in the pixel circuit 20 employs an IGZO-TFT, which is an oxide TFT. Silicon (polysilicon) connected to the second conduction electrode of the driving transistor T4 is used as the back gate electrode of the threshold voltage compensating transistor T2.
  • the above configuration effectively suppresses off-leakage current in the threshold voltage compensating transistor T2 due to the photovoltaic effect.
  • FIG. 13 is a diagram for explaining the visible light transmittance of a silicon film. A polysilicon film is produced by sequentially subjecting the amorphous silicon film to dehydrogenation treatment and laser annealing.
  • the curve labeled 90 represents the relationship between the wavelength of the applied light and the transmittance for glass
  • the curve labeled 91 shows the wavelength of the applied light versus the transmittance for the amorphous silicon film
  • the curve labeled 92 represents the relationship between the wavelength of light and the transmittance of the silicon film after dehydrogenation treatment
  • the curve labeled 93 represents the relationship between the silicon film after laser annealing ( It shows the relationship between the wavelength of light given and the transmittance for a polysilicon film). It can be understood from FIG. 13 that the transmittance of the silicon film is particularly low in the short wavelength region. In other words, the silicon film can effectively shield short-wavelength light in particular.
  • the silicon film can effectively shield short wavelength light. The generation of off-leakage current due to the photovoltaic effect in . In this way, degradation of display quality due to off-leakage current in the threshold voltage compensating transistor T2 is suppressed.
  • the back gate electrode of the threshold voltage compensating transistor T2 in this embodiment can be realized by extending a polysilicon layer functioning as the channel region of the driving transistor T4. Therefore, there is no need to add an additional step to the manufacturing process of the organic EL display panel 6, and a decrease in yield due to an increase in wiring density is prevented.
  • the potential of the second conduction electrode of the driving transistor T4 is applied to the back gate electrode of the threshold voltage compensating transistor T2. Since almost no drive current is supplied to the organic EL element 21 when black display is performed, the potential of the second conductive electrode of the drive transistor T4 is significantly lowered. Therefore, during the black display period, the back gate electrode of the threshold voltage compensating transistor T2 is remarkably lowered, and the threshold voltage compensating transistor T2 is reliably maintained in the off state. From this point of view as well, deterioration in display quality due to off-leakage current in the threshold voltage compensating transistor T2 is suppressed.
  • an organic EL display device including a pixel circuit including an oxide TFT
  • degradation of display quality due to light irradiation of the oxide TFT is suppressed.
  • the organic EL display device has been described as an example in the above embodiments, the present invention is not limited to this. If the display device uses current-driven display elements and employs an oxide TFT for the threshold voltage compensating transistor T2 in the pixel circuit 20, the inorganic EL display device, the QLED display device, and the like can also be used. Disclosure is applicable.
  • Organic EL display panel 20 Pixel circuit 21... Organic EL element 71... First semiconductor layer 72... First scanning wiring layer 73... Metal layer 74... Second semiconductor layer 75... Second scanning wiring layer 76... Display wiring layer 200 Display section D(1) to D(i) Data signal, data signal lines PS(1) to PS(i) First scanning signal, first scanning signal lines NS(0) to NS(i) Second scanning signal, second scanning signal lines EM(1) to EM(i), emission control signal, emission control line T1, first initialization transistor T2, threshold voltage compensation transistor T3, write control transistor T4, drive transistor T5 ... power supply control transistor T6 ... light emission control transistor T7 ... second initialization transistor

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Abstract

酸化物ＴＦＴを含む画素回路を備えた表示装置において、酸化物ＴＦＴに光が照射されることに起因する表示品位の低下を抑制する。　シリコンによって形成されたチャネル領域を有するＴＦＴが駆動トランジスタに採用される。ゲート電極と、ドレイン電極およびソース電極として機能する第１導通電極および第２導通電極と、バックゲート電極と、酸化物半導体によって形成されたチャネル領域とを有するＴＦＴが閾値電圧補償トランジスタに採用される。駆動トランジスタの第２導通電極は閾値電圧補償トランジスタの第１導通電極に接続され、駆動トランジスタのゲート電極は閾値電圧補償トランジスタの第２導通電極に接続される。閾値電圧補償トランジスタのバックゲート電極として、駆動トランジスタの第２導通電極に接続されたシリコンが用いられる。

Description

表示装置
　以下の開示は、酸化物半導体によって形成されたチャネル領域を有するトランジスタを含む画素回路を備えた表示装置に関する。
　近年、有機ＥＬ素子を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれており、それに流れる電流に応じた輝度で発光する自発光型の表示素子である。このように有機ＥＬ素子は自発光型の表示素子であるので、有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。
　有機ＥＬ表示装置の画素回路に関し、有機ＥＬ素子への電流の供給を制御するための駆動トランジスタとして、典型的には薄膜トランジスタ（ＴＦＴ）が採用される。しかしながら、薄膜トランジスタについては、その特性にばらつきが生じやすい。具体的には、閾値電圧にばらつきが生じやすい。表示部内に設けられている駆動トランジスタに閾値電圧のばらつきが生じると、輝度のばらつきが生じるので表示品位が低下する。そこで、従来より、閾値電圧のばらつきを補償する各種処理（補償処理）が提案されている。
　補償処理の方式としては、駆動トランジスタの閾値電圧の情報を保持するためのキャパシタを画素回路内に設けることによって補償処理を行う内部補償方式と、例えば所定条件下で駆動トランジスタに流れる電流の大きさを画素回路の外部に設けられた回路で測定してその測定結果に基づいて映像信号を補正することによって補償処理を行う外部補償方式とが知られている。
　補償処理に内部補償方式を採用した有機ＥＬ表示装置の画素回路として、低温ポリシリコン（ＬＴＰＳ）によって形成されたチャネル領域を有するＰチャネル型の薄膜トランジスタを用いた画素回路が知られている。低温ポリシリコンは移動度が高いので、低温ポリシリコンによって形成されたチャネル領域を有する薄膜トランジスタ（以下、「ＬＴＰＳ－ＴＦＴ」という。）を駆動トランジスタとして使用することによって有機ＥＬ素子に対する駆動能力を高めることができる。
　なお、後述するように本件の実施形態に係る有機ＥＬ表示装置の画素回路にはバックゲート電極を有する薄膜トランジスタが含まれるが、これに関連して、画素回路内のトランジスタのバックゲート電極に所定の電位を与えるようにした構成が日本の特開２０１８－４０８６６号公報に開示されている。
日本の特開２０１８－４０８６６号公報
　ところで、近年、酸化物半導体によって形成されたチャネル領域を有する薄膜トランジスタ（以下、「酸化物ＴＦＴ」という。）が注目されている。酸化物ＴＦＴは、オフリーク電流が小さいので、画素回路等におけるスイッチング素子として好適である。なお、酸化物ＴＦＴとしては、典型的には、インジウム、ガリウム、亜鉛、および酸素を含む酸化物半導体によって形成されたチャネル領域を有する薄膜トランジスタ（以下、「ＩＧＺＯ－ＴＦＴ」という。）が採用されている。
　上述したように、酸化物ＴＦＴはオフリーク電流が小さい。しかしながら、酸化物ＴＦＴに光が照射されると、光起電力効果によってオフリーク電流は増大する。オフリーク電流の増大は、例えば、画素回路内の保持キャパシタに保持されるべき電圧の低下や補償処理の異常を引き起こす。そうすると、表示品位が低下する。
　そこで、以下の開示は、酸化物ＴＦＴを含む画素回路を備えた表示装置において、酸化物ＴＦＴに光が照射されることに起因する表示品位の低下を抑制することを目的とする。
　本開示のいくつかの実施形態に係る表示装置は、マトリクス状に配置された画素回路と、第１電源電圧が与えられる第１電源線と、第２電源電圧が与えられる第２電源線と、データ電圧が与えられるデータ信号線とが形成されたパネル基板を有する表示装置であって、
　前記画素回路は、
　　前記第１電源線と前記第２電源線との間に設けられ、供給される電流の量に応じた輝度で発光する表示素子と、
　　ゲート電極と、一方がドレイン電極として機能し他方がソース電極として機能する第１導通電極および第２導通電極と、シリコンによって形成されたチャネル領域とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　ゲート電極と、一方がドレイン電極として機能し他方がソース電極として機能する第１導通電極および第２導通電極と、バックゲート電極と、酸化物半導体によって形成されたチャネル領域とを有する閾値電圧補償トランジスタと、
　　前記駆動トランジスタのゲート電極に接続された保持キャパシタと
を含み、
　前記駆動トランジスタの第１導通電極には、前記表示素子を発光させる期間には前記第１電源電圧が与えられ、前記保持キャパシタへの書き込みを行う期間には前記データ電圧が与えられ、
　前記駆動トランジスタの第２導通電極は、前記閾値電圧補償トランジスタの第１導通電極に接続され、
　前記駆動トランジスタのゲート電極は、前記閾値電圧補償トランジスタの第２導通電極に接続され、
　前記閾値電圧補償トランジスタのバックゲート電極として、前記駆動トランジスタの第２導通電極に接続されたシリコンが用いられている。
　本開示のいくつかの実施形態によれば、画素回路内の閾値電圧補償トランジスタには、酸化物半導体によって形成されたチャネル領域を有するトランジスタが採用される。その閾値電圧補償トランジスタに関し、駆動トランジスタの第２導通電極に接続されたシリコンがバックゲート電極として用いられる。シリコンは特に短波長の光を効果的に遮蔽することができるので、閾値電圧補償トランジスタでの光起電力効果によるオフリーク電流の発生が効果的に抑制される。以上のように、酸化物ＴＦＴを含む画素回路を備えた表示装置において、酸化物ＴＦＴに光が照射されることに起因する表示品位の低下が抑制される。また、閾値電圧補償トランジスタのバックゲート電極は、駆動トランジスタのチャネル領域として機能しているシリコンの層を延設することによって実現することができる。従って、製造プロセスに関して追加の工程を設ける必要がなく、配線密度が高くなることに起因する歩留まりの低下が防止される。
一実施形態において、第ｎ行第ｍ列の画素回路の構成を示す回路図である。 上記実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 比較例における画素回路の構成を示す回路図である。 図３に示す構成の画素回路を実現するレイアウトを表した図である。 有機ＥＬ表示パネルを構成する基板上に形成される層について説明するための図である。 比較例において寄生トランジスタが生じることについて説明するための回路図である。 上記実施形態における画素回路の動作について説明するためのタイミングチャートである。 上記実施形態において、白色表示が行われる際の画素回路の動作について説明するためのタイミングチャートである。 上記実施形態において、黒色表示が行われる際の画素回路の動作について説明するためのタイミングチャートである。 図１に示す構成の画素回路を実現するレイアウトを表した図である。 図１０で符号８１を付した部分の拡大図である。 図１１のＡ－Ｂ線断面図である。 シリコン膜の可視光透過率について説明するための図である。
　以下、添付図面を参照しつつ、実施形態について説明する。なお、以下においては、ｉおよびｊは２以上の整数であると仮定し、ｎは１以上ｉ以下の整数であると仮定し、ｍは１以上ｊ以下の整数であると仮定する。
　＜１．全体構成＞
　図２は、一実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。図２に示すように、この有機ＥＬ表示装置は、表示制御回路１００と表示部２００とゲートドライバ３００とエミッションドライバ４００とソースドライバ５００とを備えている。表示部２００を有する有機ＥＬ表示パネル６内にゲートドライバ３００とエミッションドライバ４００とソースドライバ５００とが含まれている。
　表示部２００には、ｉ本の第１走査信号線ＰＳ（１）～ＰＳ（ｉ）、（ｉ＋１）本の第２走査信号線ＮＳ（０）～ＮＳ（ｉ）、ｉ本の発光制御線ＥＭ（１）～ＥＭ（ｉ）、およびｊ本のデータ信号線Ｄ（１）～Ｄ（ｊ）が配設されている。なお、図６の表示部２００内については、それらの図示を省略している。表示部２００には、また、ｉ本の第１走査信号線ＰＳ（１）～ＰＳ（ｉ）とｊ本のデータ信号線Ｄ（１）～Ｄ（ｊ）との交差部に対応して、ｉ×ｊ個の画素回路２０が設けられている。このようにｉ×ｊ個の画素回路２０が設けられることによって、ｉ行×ｊ列の画素マトリクスが表示部２００に形成されている。詳しくは後述するが、各画素回路２０には、Ｐチャネル型のＬＴＰＳ－ＴＦＴとＮチャネル型のＩＧＺＯ－ＴＦＴとが含まれている。第１走査信号線ＰＳ（１）～ＰＳ（ｉ）は、Ｐチャネル型のＬＴＰＳ－ＴＦＴ用の制御信号である第１走査信号を伝達するための信号線である。第２走査信号線ＮＳ（０）～ＮＳ（ｉ）は、Ｎチャネル型のＩＧＺＯ－ＴＦＴ用の制御信号である第２走査信号を伝達するための信号線である。発光制御線ＥＭ（１）～ＥＭ（ｉ）は、発光制御信号を伝達するための信号線である。第１走査信号線ＰＳ（１）～ＰＳ（ｉ）と第２走査信号線ＮＳ（０）～ＮＳ（ｉ）と発光制御線ＥＭ（１）～ＥＭ（ｉ）とは典型的には互いに平行になっている。第１走査信号線ＰＳ（１）～ＰＳ（ｉ）とデータ信号線Ｄ（１）～Ｄ（ｊ）とは直交している。以下、必要に応じて、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）にそれぞれ与えられる第１走査信号にも符号ＰＳ（１）～ＰＳ（ｉ）を付し、第２走査信号線ＮＳ（０）～ＮＳ（ｉ）にそれぞれ与えられる第２走査信号にも符号ＮＳ（０）～ＮＳ（ｉ）を付し、発光制御線ＥＭ（１）～ＥＭ（ｉ）にそれぞれ与えられる発光制御信号にも符号ＥＭ（１）～ＥＭ（ｉ）を付し、データ信号線Ｄ（１）～Ｄ（ｊ）にそれぞれ与えられるデータ信号（データ電圧）にも符号Ｄ（１）～Ｄ（ｊ）を付す。
　表示部２００には、さらに、ｉ×ｊ個の画素回路２０に共通の図示しない電源線が配設されている。より詳細には、有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給する電源線（以下、「ハイレベル電源線」という。）、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給する電源線（以下、「ローレベル電源線」という。）、および初期化電圧Ｖｉｎｉを供給する電源線（以下、「初期化電源線」という。）が配設されている。以下、必要に応じて、ハイレベル電源線にも符号ＥＬＶＤＤを付し、ローレベル電源線にも符号ＥＬＶＳＳを付し、初期化電源線にも符号Ｖｉｎｉを付す。ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉは、図示しない電源回路から供給される。なお、本実施形態においては、ハイレベル電源電圧ＥＬＶＤＤによって第１電源電圧が実現され、ハイレベル電源線によって第１電源線が実現され、ローレベル電源電圧ＥＬＶＳＳによって第２電源電圧が実現され、ローレベル電源線によって第２電源線が実現される。
　以下、図２に示す各構成要素の動作について説明する。表示制御回路１００は、外部から送られる入力画像信号ＤＩＮとタイミング信号群（水平同期信号、垂直同期信号など）ＴＧとを受け取り、デジタル映像信号ＤＶと、ゲートドライバ３００の動作を制御するゲート制御信号ＧＣＴＬと、エミッションドライバ４００の動作を制御するエミッションドライバ制御信号ＥＭＣＴＬと、ソースドライバ５００の動作を制御するソース制御信号ＳＣＴＬとを出力する。ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号、ゲートクロック信号などが含まれている。エミッションドライバ制御信号ＥＭＣＴＬには、エミッションスタートパルス信号、エミッションクロック信号などが含まれている。ソース制御信号ＳＣＴＬには、ソーススタートパルス信号、ソースクロック信号、ラッチストローブ信号などが含まれている。
　ゲートドライバ３００は、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）および第２走査信号線ＮＳ（０）～ＮＳ（ｉ）に接続されている。ゲートドライバ３００は、表示制御回路１００から出力されたゲート制御信号ＧＣＴＬに基づいて、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）に第１走査信号を印加し、第２走査信号線ＮＳ（０）～ＮＳ（ｉ）に第２走査信号を印加する。
　エミッションドライバ４００は、発光制御線ＥＭ（１）～ＥＭ（ｉ）に接続されている。エミッションドライバ４００は、表示制御回路１００から出力されたエミッションドライバ制御信号ＥＭＣＴＬに基づいて、発光制御線ＥＭ（１）～ＥＭ（ｉ）に発光制御信号を印加する。
　ソースドライバ５００は、図示しないｊビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｊ個のＤ／Ａコンバータなどを含んでいる。シフトレジスタは、縦続接続されたｊ個のレジスタを有している。シフトレジスタは、ソースクロック信号に基づき、初段のレジスタに供給されるソーススタートパルス信号のパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じて、シフトレジスタの各段からサンプリングパルスが出力される。そのサンプリングパルスに基づいて、サンプリング回路はデジタル映像信号ＤＶを記憶する。ラッチ回路は、サンプリング回路に記憶された１行分のデジタル映像信号ＤＶをラッチストローブ信号に従って取り込んで保持する。Ｄ／Ａコンバータは、各データ信号線Ｄ（１）～Ｄ（ｊ）に対応するように設けられている。Ｄ／Ａコンバータは、ラッチ回路に保持されたデジタル映像信号ＤＶをアナログ電圧に変換する。その変換されたアナログ電圧は、データ信号（データ電圧）として全てのデータ信号線Ｄ（１）～Ｄ（ｊ）に一斉に印加される。
　以上のようにして、データ信号線Ｄ（１）～Ｄ（ｊ）にデータ信号が印加され、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）に第１走査信号が印加され、第２走査信号線ＮＳ（０）～ＮＳ（ｉ）に第２走査信号が印加され、発光制御線ＥＭ（１）～ＥＭ（ｉ）に発光制御信号が印加されることによって、入力画像信号ＤＩＮに基づく画像が表示部２００に表示される。
　＜２．画素回路＞
　＜２．１　比較例＞
　本実施形態における画素回路２０の構成について説明する前に比較例について説明する。比較例は、上述したオフリーク電流の増大に対処するための画素回路２０の構成として考えられる構成例である。なお、便宜上、比較例の構成と本実施形態の構成とで同じ構成要素には同じ符号を付す。また、各トランジスタ（Ｎチャネル型のＩＧＺＯ－ＴＦＴおよびＰチャネル型のＬＴＰＳ－ＴＦＴ）に関し、ソース電極およびドレイン電極として機能する２つの電極の一方を「第１導通電極」といい、他方を「第２導通電極」という。
　図３は、比較例における画素回路２０の構成を示す回路図である。なお、図３に示す画素回路２０は、第ｎ行第ｍ列の画素回路２０である。図３に示すように、画素回路２０は、表示素子としての１個の有機ＥＬ素子（有機発光ダイオード）２１と、７個のトランジスタＴ１～Ｔ７（第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、電源供給制御トランジスタＴ５、発光制御トランジスタＴ６、第２初期化トランジスタＴ７）と、１個の保持キャパシタＣ１とを含んでいる。トランジスタＴ１，Ｔ２，およびＴ７は、Ｎチャネル型のＩＧＺＯ－ＴＦＴである。トランジスタＴ３～Ｔ６は、Ｐチャネル型のＬＴＰＳ－ＴＦＴである。保持キャパシタＣ１は、２つの電極（第１電極および第２電極）からなる容量素子である。
　第１初期化トランジスタＴ１については、（ｎ－１）行目の第２走査信号線ＮＳ（ｎ－１）がゲート電極として機能し、第１導通電極は初期化電源線Ｖｉｎｉに接続され、第２導通電極は閾値電圧補償トランジスタＴ２の第２導通電極と駆動トランジスタＴ４のゲート電極と保持キャパシタＣ１の第２電極とに接続されている。閾値電圧補償トランジスタＴ２については、ｎ行目の第２走査信号線ＮＳ（ｎ）がゲート電極およびバックゲート電極として機能し、第１導通電極は駆動トランジスタＴ４の第２導通電極と発光制御トランジスタＴ６の第１導通電極とに接続され、第２導通電極は第１初期化トランジスタＴ１の第２導通電極と駆動トランジスタＴ４のゲート電極と保持キャパシタＣ１の第２電極とに接続されている。
　書き込み制御トランジスタＴ３については、ｎ行目の第１走査信号線ＰＳ（ｎ）がゲート電極として機能し、第１導通電極はｍ列目のデータ信号線Ｄ（ｍ）に接続され、第２導通電極は駆動トランジスタＴ４の第１導通電極と電源供給制御トランジスタＴ５の第２導通電極とに接続されている。駆動トランジスタＴ４については、ゲート電極は第１初期化トランジスタＴ１の第２導通電極と閾値電圧補償トランジスタＴ２の第２導通電極と保持キャパシタＣ１の第２電極とに接続され、第１導通電極は書き込み制御トランジスタＴ３の第２導通電極と電源供給制御トランジスタＴ５の第２導通電極とに接続され、第２導通電極は閾値電圧補償トランジスタＴ２の第１導通電極と発光制御トランジスタＴ６の第１導通電極とに接続されている。なお、駆動トランジスタＴ４の第１導通電極には、有機ＥＬ素子２１を発光させる期間にはハイレベル電源電圧ＥＬＶＤＤが与えられ、保持キャパシタＣ１への書き込みを行う期間にはデータ信号Ｄ（ｍ）が与えられる。
　電源供給制御トランジスタＴ５については、ｎ行目の発光制御線ＥＭ（ｎ）がゲート電極として機能し、第１導通電極はハイレベル電源線ＥＬＶＤＤと保持キャパシタＣ１の第１電極とに接続され、第２導通電極は書き込み制御トランジスタＴ３の第２導通電極と駆動トランジスタＴ４の第１導通電極とに接続されている。発光制御トランジスタＴ６については、ｎ行目の発光制御線ＥＭ（ｎ）がゲート電極として機能し、第１導通電極は閾値電圧補償トランジスタＴ２の第１導通電極と駆動トランジスタＴ４の第２導通電極とに接続され、第２導通電極は第２初期化トランジスタＴ７の第２導通電極と有機ＥＬ素子２１のアノードとに接続されている。第２初期化トランジスタＴ７については、ｎ行目の発光制御線ＥＭ（ｎ）がゲート電極として機能し、第１導通電極は初期化電源線Ｖｉｎｉに接続され、第２導通電極は発光制御トランジスタＴ６の第２導通電極と有機ＥＬ素子２１のアノードとに接続されている。
　保持キャパシタＣ１については、第１電極はハイレベル電源線ＥＬＶＤＤと電源供給制御トランジスタＴ５の第１導通電極とに接続され、第２電極は第１初期化トランジスタＴ１の第２導通電極と閾値電圧補償トランジスタＴ２の第２導通電極と駆動トランジスタＴ４のゲート電極とに接続されている。有機ＥＬ素子２１については、アノードは発光制御トランジスタＴ６の第２導通電極と第２初期化トランジスタＴ７の第２導通電極とに接続され、カソードはローレベル電源線ＥＬＶＳＳに接続されている。
　図３に示す構成では、閾値電圧補償トランジスタＴ２のチャネル領域に対する遮光を実現するために、閾値電圧補償トランジスタＴ２にバックゲート電極が設けられている。そして、上述したように、閾値電圧補償トランジスタＴ２については、ｎ行目の第２走査信号線ＮＳ（ｎ）がゲート電極およびバックゲート電極として機能する。すなわち、閾値電圧補償トランジスタＴ２のゲート電極とそのバックゲート電極とには同じ信号（第２走査信号）が与えられる。
　図４は、図３に示す構成の画素回路２０を実現するレイアウトを表した図である。なお、図４では、ある１つの画素回路２０に含まれる７個のトランジスタＴ１～Ｔ７のゲート電極に相当する位置にそれらの符号Ｔ１～Ｔ７を記している。
　ところで、有機ＥＬ表示パネル６を構成する基板（パネル基板）上には、絶縁層を除いて６つの層が形成される。図４では、それら６つの層を互いに区別できるように表している。それら６つの層について、図５を参照しつつ説明する。符号７０１を付した矢印で示す態様で表している層は、ポリシリコン（多結晶シリコン）の層である第１半導体層である。画素回路２０内のＰチャネル型のＬＴＰＳ－ＴＦＴ（書き込み制御トランジスタＴ３、駆動トランジスタＴ４、電源供給制御トランジスタＴ５、発光制御トランジスタＴ６）のチャネル領域は、この第１半導体層に含まれている。符号７０２を付した矢印で示す態様で表している層は、モリブデン（Ｍｏ）の層であって第１走査信号線ＰＳ（１）～ＰＳ（ｉ）を含む層である第１走査配線層である。例えば、書き込み制御トランジスタＴ３のゲート電極は、この第１走査配線層に含まれている。符号７０３を付した矢印で示す態様で表している層は、モリブデン（Ｍｏ）の層である金属層である。例えば、駆動トランジスタＴ４の第２導通電極および閾値電圧補償トランジスタＴ２の第１導通電極は、この金属層に含まれている。符号７０４を付した矢印で示す態様で表している層は、酸化物半導体の層である第２半導体層である。画素回路２０内のＮチャネル型のＩＧＺＯ－ＴＦＴ（第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、第２初期化トランジスタＴ７）のチャネル領域は、この第２半導体層に含まれている。符号７０５を付した矢印で示す態様で表している層は、チタン（Ｔｉ）－アルミニウム（Ａｌ）－チタン（Ｔｉ）の層（チタン、アルミニウム、およびチタンが順に重ねられた層）であって第２走査信号線ＮＳ（０）～ＮＳ（ｉ）を含む層である第２走査配線層である。例えば、閾値電圧補償トランジスタＴ２のゲート電極は、この第２走査配線層に含まれている。符号７０６を付した矢印で示す態様で表している層は、チタン（Ｔｉ）－アルミニウム（Ａｌ）－チタン（Ｔｉ）の層であってハイレベル電源線ＥＬＶＤＤおよびデータ信号線Ｄ（１）～Ｄ（ｊ）を含む層である表示配線層である。なお、ある層と別の層とを電気的に接続するためのコンタクトを、符号７０７を付した矢印で示す態様で表している。以下、必要に応じて、第１半導体層には符号７１を付し、第１走査配線層には符号７２を付し、金属層には符号７３を付し、第２半導体層には符号７４を付し、第２走査配線層には符号７５を付し、表示配線層には符号７６を付す。
　上記６つの層に関しては、パネル基板上に下から第１半導体層７１、第１走査配線層７２、金属層７３、第２半導体層７４、第２走査配線層７５、表示配線層７６の順に積層されている。
　ここで、図４で符号９１を付した部分に着目すると、第１走査配線層７２と第２走査配線層７５とが積層されていることが把握される。これらに関し、閾値電圧補償トランジスタＴ２の近傍では、第２走査配線層７５の一部が当該閾値電圧補償トランジスタＴ２のゲート電極として機能し、第１走査配線層７２の一部が当該閾値電圧補償トランジスタＴ２のバックゲート電極として機能する。バックゲート電極として機能する第１走査配線層７２は、閾値電圧補償トランジスタＴ２のチャネル領域となる第２半導体層７４の下方に形成されている。これにより、閾値電圧補償トランジスタＴ２のチャネル領域への光の照射が抑制される。また、閾値電圧補償トランジスタＴ２のゲート電極とバックゲート電極とには同じ信号が与えられるので、閾値電圧補償トランジスタＴ２に関して充分なオン／オフ特性が得られる。
　ところが、図４に示したレイアウトによれば、符号９２を付した部分に寄生トランジスタＴＸが形成される。これを考慮すると、画素回路２０の構成は図６に示すような構成となる。図６に示す構成によれば、保持キャパシタＣ１への書き込みを行うために閾値電圧補償トランジスタＴ２および書き込み制御トランジスタＴ３がオン状態で維持される期間中、寄生トランジスタＴＸはオフ状態となる。それ故、保持キャパシタＣ１への正常な書き込みや正常な補償処理が行われない。そこで、本願出願人は、画素回路２０の構成要素に酸化物ＴＦＴが含まれていても（詳しくは、閾値電圧補償トランジスタＴ２が酸化物ＴＦＴによって実現されていても）保持キャパシタＣ１への正常な書き込みや正常な補償処理が行われるよう、以下に記す構成を提案する。
　＜２．２　画素回路の構成および動作＞
　図１は、本実施形態における画素回路（第ｎ行第ｍ列の画素回路）２０の構成を示す回路図である。本実施形態においても、閾値電圧補償トランジスタＴ２のチャネル領域に対する遮光を実現するために、閾値電圧補償トランジスタＴ２にバックゲート電極が設けられている。比較例（図３参照）においては、閾値電圧補償トランジスタＴ２のバックゲート電極はｎ行目の第２走査信号線ＮＳ（ｎ）に接続されていたが、本実施形態においては、閾値電圧補償トランジスタＴ２のバックゲート電極は駆動トランジスタＴ４の第２導通電極と発光制御トランジスタＴ６の第１導通電極とに接続されている。それ以外の点については、比較例と同じであるので、説明を省略する。
　図７を参照しつつ、本実施形態における画素回路２０の動作について説明する。但し、ここで示す動作は一例であって、これには限定されない。時刻ｔ０１以前には、第１走査信号ＰＳ（ｎ）はハイレベルとなっており、第２走査信号ＮＳ（ｎ－１）、第２走査信号ＮＳ（ｎ）、および発光制御信号ＥＭ（ｎ）はローレベルとなっている。このとき、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６はオン状態となっていて、第２初期化トランジスタＴ７はオフ状態となっている。従って、保持キャパシタＣ１の充電電圧に応じた駆動電流が有機ＥＬ素子２１に供給され、当該駆動電流の大きさに応じて有機ＥＬ素子２１が発光している。
　時刻ｔ０１になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオフ状態となる。その結果、有機ＥＬ素子２１への駆動電流の供給が遮断され、有機ＥＬ素子２１は消灯状態となる。また、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化することによって、第２初期化トランジスタＴ７がオン状態となる。これにより、有機ＥＬ素子２１のアノード電圧が初期化電圧Ｖｉｎｉに基づいて初期化される。
　時刻ｔ０２になると、第２走査信号ＮＳ（ｎ－１）がローレベルからハイレベルに変化する。これにより、第１初期化トランジスタＴ１がオン状態となる。その結果、駆動トランジスタＴ４のゲート電圧が初期化される。すなわち、駆動トランジスタＴ４のゲート電圧が初期化電圧Ｖｉｎｉに等しくなる。
　時刻ｔ０３になると、第２走査信号ＮＳ（ｎ－１）がハイレベルからローレベルに変化する。これにより、第１初期化トランジスタＴ１がオフ状態となる。また、時刻ｔ０３には、第２走査信号ＮＳ（ｎ）がローレベルからハイレベルに変化する。これにより、閾値電圧補償トランジスタＴ２がオン状態となる。
　時刻ｔ０４になると、第１走査信号ＰＳ（ｎ）がハイレベルからローレベルに変化する。これにより、書き込み制御トランジスタＴ３がオン状態となる。閾値電圧補償トランジスタＴ２が時刻ｔ０３にオン状態となっているので、時刻ｔ０４に書き込み制御トランジスタＴ３がオン状態となることにより、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、および閾値電圧補償トランジスタＴ２を介して、データ信号Ｄ（ｍ）が保持キャパシタＣ１の第２電極に与えられる。これにより、保持キャパシタＣ１が充電される。
　時刻ｔ０５になると、第１走査信号ＰＳ（ｎ）がローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ３がオフ状態となる。
　時刻ｔ０６になると、第２走査信号ＮＳ（ｎ）がハイレベルからローレベルに変化する。これにより、閾値電圧補償トランジスタＴ２がオフ状態となる。
　時刻ｔ０７になると、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化する。これにより、第２初期化トランジスタＴ７がオフ状態となるとともに電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオン状態となり、保持キャパシタＣ１の充電電圧に応じた駆動電流が有機ＥＬ素子２１に供給される。その結果、当該駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。その後、次に発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化するまでの期間を通じて、有機ＥＬ素子２１は発光する。以下、対応する発光制御信号ＥＭ（ｎ）がこのようにローレベルで維持される期間を「発光期間」という。
　図８および図９を参照しつつ、白色表示および黒色表示のそれぞれが行われる際の図１で符号２２，２３を付した節点の電位の変化について説明する。節点２２は、閾値電圧補償トランジスタＴ２の第２導通電極、駆動トランジスタＴ４のゲート電極、第１初期化トランジスタＴ１の第２導通電極、および保持キャパシタＣ１の第２電極に相当し、節点２３は、閾値電圧補償トランジスタＴ２の第１導通電極、閾値電圧補償トランジスタＴ２のバックゲート電極、駆動トランジスタＴ４の第２導通電極、および発光制御トランジスタＴ６の第１導通電極に相当する。図８および図９において、Ｖ（２２）は節点２２の電位を表し、Ｖ（２３）は節点２３の電位を表している。なお、ここでも第ｎ行第ｍ列の画素回路２０に着目する。
　まず、図８を参照しつつ、白色表示が行われる際の節点２２および節点２３の電位の変化の一例について説明する。なお、図８における時刻ｔ１３～時刻ｔ１７は図７における時刻ｔ０３～時刻ｔ０７に相当する。
　時刻ｔ１３以前の所定の期間において、第２走査信号ＮＳ（ｎ－１）がハイレベルとなることによって、節点２２の電位は初期化電圧Ｖｉｎｉに相当する電位となっている。時刻ｔ１３になると、第２走査信号ＮＳ（ｎ）がローレベルからハイレベルに変化することによって、閾値電圧補償トランジスタＴ２がオン状態となる。これにより、時刻ｔ１３から時刻ｔ１４までの時刻に節点２３の電位は初期化電圧Ｖｉｎｉに相当する電位となる。
　時刻ｔ１４になると、第１走査信号ＰＳ（ｎ）がハイレベルからローレベルに変化して書き込み制御トランジスタＴ３がオン状態となることによって、白色表示に相当するデータ信号Ｄ（ｍ）が保持キャパシタＣ１の第２電極に与えられる。これにより、時刻ｔ１５に第１走査信号ＰＳ（ｎ）がローレベルからハイレベルに変化することによって書き込み制御トランジスタＴ３がオフ状態となるまでの期間に、節点２２の電位および節点２３の電位は白色表示に対応する電位Ｖｗへと上昇する。その後、時刻ｔ１６になると、第２走査信号ＮＳ（ｎ）がハイレベルからローレベルに変化することによって、閾値電圧補償トランジスタＴ２がオフ状態となる。この時刻ｔ１６の前後では、節点２２の電位および節点２３の電位に変化はない。
　時刻ｔ１７になると、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化することによって、第２初期化トランジスタＴ７はオフ状態となり、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６はオン状態となる。これにより、有機ＥＬ素子２１に駆動電流が供給される。このとき、比較的大きな駆動電流が有機ＥＬ素子２１に供給されるので、節点２３の電位が上昇する。その結果、時刻ｔ１８には、節点２３の電位は上記電位Ｖｗよりも高い電位Ｖ１となる。
　次に、図９を参照しつつ、黒色表示が行われる際の節点２２および節点２３の電位の変化の一例について説明する。なお、図９における時刻ｔ２３～時刻ｔ２７は図７における時刻ｔ０３～時刻ｔ０７に相当する。
　時刻ｔ２４以前の期間については、白色表示が行われる際（図８の時刻ｔ１４以前の期間）と同様である。時刻ｔ２４になると、第１走査信号ＰＳ（ｎ）がハイレベルからローレベルに変化して書き込み制御トランジスタＴ３がオン状態となることによって、黒色表示に相当するデータ信号Ｄ（ｍ）が保持キャパシタＣ１の第２電極に与えられる。これにより、時刻ｔ２５に第１走査信号ＰＳ（ｎ）がローレベルからハイレベルに変化することによって書き込み制御トランジスタＴ３がオフ状態となるまでの期間に、節点２２の電位および節点２３の電位は黒色表示に対応する電位Ｖｂへと上昇する。なお、黒色表示に対応する電位Ｖｂは、白色表示に対応する電位Ｖｗよりも高い。その後、時刻ｔ２６になると、第２走査信号ＮＳ（ｎ）がハイレベルからローレベルに変化することによって、閾値電圧補償トランジスタＴ２がオフ状態となる。この時刻ｔ２６の前後では、節点２２の電位および節点２３の電位に変化はない。
　時刻ｔ２７になると、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化することによって、第２初期化トランジスタＴ７はオフ状態となり、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６はオン状態となる。しかしながら、このとき、有機ＥＬ素子２１にはほとんど駆動電流は供給されないので、節点２３の電位は低下する。その結果、時刻ｔ２８には、節点２３の電位は上記電位Ｖ１（図８参照）よりも低い電位Ｖ２となる。
　以上のように、黒色表示が行われる際には、白色表示が行われる際に比べて、発光期間中の節点２３の電位が顕著に低くなる。すなわち、黒色表示が行われる際には、発光期間中、閾値電圧補償トランジスタＴ２のバックゲート電極の電位は顕著に低い電位で維持される。
　ところで、黒色表示が行われている期間中にオフリーク電流が生じたときには表示画像への影響が大きいが、白色表示が行われている期間中にオフリーク電流が生じても表示画像への影響は比較的小さい。従って、黒色表示が行われる期間中の閾値電圧補償トランジスタＴ２のオフ特性が良好に維持されるのであれば、閾値電圧補償トランジスタＴ２のバックゲート電極と駆動トランジスタＴ４の第２導通電極とを電気的に接続したことに起因する表示上の問題は特に生じない。これに関し、黒色表示が行われる際には上述したように節点２３の電位は顕著に低くなるので、黒色表示が行われている期間中の閾値電圧補償トランジスタＴ２のバックゲート電極の電位を充分に低くすることができる。例えば、黒色表示が行われる期間を通じて閾値電圧補償トランジスタＴ２のバックゲート電極に負の電圧が印加されるようにすることができる。これにより、黒色表示が行われている期間中、閾値電圧補償トランジスタＴ２は確実にオフ状態で維持される。
　以上より、画素回路２０に関して閾値電圧補償トランジスタＴ２のバックゲート電極と駆動トランジスタＴ４の第２導通電極とが電気的に接続された構成が採用されても、そのことに起因する表示上の問題は特に生じない。
　＜２．３　画素回路のレイアウト＞
　図１０は、図１に示す構成の画素回路２０を実現するレイアウトを表した図である。図４と同様、図１０においても、ある１つの画素回路２０に含まれる７個のトランジスタＴ１～Ｔ７のゲート電極に相当する位置にそれらの符号Ｔ１～Ｔ７を記している。図１０で符号８１を付した部分の拡大図を図１１に示し、図１１のＡ－Ｂ線断面図を図１２に示す。
　図１２に関し、符号８３を付した部分は基板を表し、符号８４を付した部分は例えば二酸化ケイ素（ＳｉＯ2）で実現される絶縁膜を表し、符号８５を付した部分は例えば二酸化ケイ素（ＳｉＯ2）とシリコン窒化膜（ＳｉＮ）とで実現される絶縁膜を表し、符号８６を付した部分は例えば二酸化ケイ素（ＳｉＯ2）で実現される絶縁膜を表している。
　図１０～図１２から把握されるように、閾値電圧補償トランジスタＴ２については、第２走査信号線ＮＳとしての第２走査配線層７５の一部がゲート電極として機能し、第２半導体層７４すなわち酸化物半導体の層がチャネル領域となっている。また、本実施形態においては、第１半導体層７１すなわちポリシリコンの層が閾値電圧補償トランジスタＴ２のバックゲート電極として用いられている。ところで、図１１中の金属層７３は、駆動トランジスタＴ４の第２導通電極として機能する。従って、駆動トランジスタＴ４の第２導通電極に接続されたポリシリコンの層が、閾値電圧補償トランジスタＴ２のバックゲート電極として用いられている。なお、本実施形態においては、図１２に示すように、金属層７３と第２半導体層７４とはコンタクトを介することなく直接に接続されている。
　以上のように、図１に示す構成の画素回路２０は、駆動トランジスタＴ４のチャネル領域として機能しているポリシリコンの層（第１半導体層７１）を閾値電圧補償トランジスタＴ２のゲート電極（第２走査信号線ＮＳとしての第２走査配線層７５）の下方にまで延設することによって実現することができる。従って、有機ＥＬ表示パネル６の製造プロセスに関して、追加の工程を設ける必要はない。それ故、配線密度が高くなることに起因する歩留まりの低下が防止される。
　また、図１０に示す構成によれば、比較例の構成（図４参照）とは異なり、薄膜トランジスタＴ３の近傍（図１０において符号８２を付した部分を参照）に第２走査信号線ＮＳをゲート電極とする寄生トランジスタＴＸ（図６参照）は形成されない。従って、保持キャパシタＣ１への書き込みや補償処理は正常に行われる。
　ところで、閾値電圧補償トランジスタＴ２のチャネル領域に対する遮光効果を高めるために、第２走査配線層７５が延びる方向に関し、閾値電圧補償トランジスタＴ２のバックゲート電極として用いられるシリコンの幅（第１半導体層７１の幅）（図１１で符号Ｗ１を付した矢印の長さに相当する幅）を閾値電圧補償トランジスタＴ２のチャネル領域の幅（第２半導体層７４の幅）（図１１で符号Ｗ２を付した矢印の長さに相当する幅）よりも大きくすることが好ましい。これにより、閾値電圧補償トランジスタＴ２での光起電力効果によるオフリーク電流の発生をより効果的に抑制することができる。
　＜３．効果＞
　本実施形態によれば、画素回路２０内の閾値電圧補償トランジスタＴ２には、酸化物ＴＦＴであるＩＧＺＯ－ＴＦＴが採用されている。また、閾値電圧補償トランジスタＴ２のバックゲート電極として、駆動トランジスタＴ４の第２導通電極に接続されたシリコン（ポリシリコン）が用いられている。以上のような構成により、光起電力効果による閾値電圧補償トランジスタＴ２でのオフリーク電流の発生が効果的に抑制される。これについて、図１３を参照しつつ説明する。図１３は、シリコン膜の可視光透過率について説明するための図である。なお、アモルファスシリコン膜に脱水素処理およびレーザーアニールを順に施すことによってポリシリコン膜が作製される。図１３に関し、符号９０を付した曲線は、ガラスについての与えられる光の波長と透過率との関係を表し、符号９１を付した曲線は、アモルファスシリコン膜についての与えられる光の波長と透過率との関係を表し、符号９２を付した曲線は、脱水素処理後のシリコン膜についての光の波長と透過率との関係を表し、符号９３を付した曲線は、レーザーアニール後のシリコン膜（ポリシリコン膜）についての与えられる光の波長と透過率との関係を表している。図１３より、シリコン膜については特に短波長領域で透過率が低いことが把握される。すなわち、シリコン膜は特に短波長の光を効果的に遮蔽することができる。ところで、光のエネルギーはその波長が短いほど大きく、また、半導体に与えられるエネルギーが大きいほど光起電力効果は大きくなる。それ故、短波長領域の遮光を行うことによって、光起電力効果によるオフリーク電流の増大を効果的に抑制することができる。上述したようにシリコン膜は特に短波長の光を効果的に遮蔽することができるので、閾値電圧補償トランジスタＴ２のバックゲート電極にシリコン（ポリシリコン）の層を用いることによって当該閾値電圧補償トランジスタＴ２での光起電力効果によるオフリーク電流の発生が効果的に抑制される。このように、閾値電圧補償トランジスタＴ２でのオフリーク電流に起因する表示品位の低下が抑制される。
　また、本実施形態における閾値電圧補償トランジスタＴ２のバックゲート電極は、駆動トランジスタＴ４のチャネル領域として機能しているポリシリコンの層を延設することによって実現することができる。従って、有機ＥＬ表示パネル６の製造プロセスに関して追加の工程を設ける必要がなく、配線密度が高くなることに起因する歩留まりの低下が防止される。
　また、本実施形態によれば、閾値電圧補償トランジスタＴ２のバックゲート電極には、駆動トランジスタＴ４の第２導通電極の電位が与えられる。黒色表示が行われる際には、有機ＥＬ素子２１にはほとんど駆動電流は供給されないので、駆動トランジスタＴ４の第２導通電極の電位は顕著に低くなる。それ故、黒色表示が行われている期間中、閾値電圧補償トランジスタＴ２のバックゲート電極は顕著に低くなり、閾値電圧補償トランジスタＴ２は確実にオフ状態で維持される。この観点からも、閾値電圧補償トランジスタＴ２でのオフリーク電流に起因する表示品位の低下が抑制される。
　以上のように、本実施形態によれば、酸化物ＴＦＴを含む画素回路を備えた有機ＥＬ表示装置において、酸化物ＴＦＴに光が照射されることに起因する表示品位の低下が抑制される。
　＜４．その他＞
　上記実施形態では有機ＥＬ表示装置を例に挙げて説明したが、これには限定されない。電流で駆動される表示素子を用いた表示装置であって画素回路２０内の閾値電圧補償トランジスタＴ２に酸化物ＴＦＴを採用した表示装置であれば、無機ＥＬ表示装置、ＱＬＥＤ表示装置などにも上記開示内容を適用することができる。
６…有機ＥＬ表示パネル
２０…画素回路
２１…有機ＥＬ素子
７１…第１半導体層
７２…第１走査配線層
７３…金属層
７４…第２半導体層
７５…第２走査配線層
７６…表示配線層
２００…表示部
Ｄ（１）～Ｄ（ｉ）…データ信号、データ信号線
ＰＳ（１）～ＰＳ（ｉ）…第１走査信号、第１走査信号線
ＮＳ（０）～ＮＳ（ｉ）…第２走査信号、第２走査信号線
ＥＭ（１）～ＥＭ（ｉ）…発光制御信号、発光制御線
Ｔ１…第１初期化トランジスタ
Ｔ２…閾値電圧補償トランジスタ
Ｔ３…書き込み制御トランジスタ
Ｔ４…駆動トランジスタ
Ｔ５…電源供給制御トランジスタ
Ｔ６…発光制御トランジスタ
Ｔ７…第２初期化トランジスタ

Claims (7)

  1. 　マトリクス状に配置された画素回路と、第１電源電圧が与えられる第１電源線と、第２電源電圧が与えられる第２電源線と、データ電圧が与えられるデータ信号線とが形成されたパネル基板を有する表示装置であって、
    　前記画素回路は、
    　　前記第１電源線と前記第２電源線との間に設けられ、供給される電流の量に応じた輝度で発光する表示素子と、
    　　ゲート電極と、一方がドレイン電極として機能し他方がソース電極として機能する第１導通電極および第２導通電極と、シリコンによって形成されたチャネル領域とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
    　　ゲート電極と、一方がドレイン電極として機能し他方がソース電極として機能する第１導通電極および第２導通電極と、バックゲート電極と、酸化物半導体によって形成されたチャネル領域とを有する閾値電圧補償トランジスタと、
    　　前記駆動トランジスタのゲート電極に接続された保持キャパシタと
    を含み、
    　前記駆動トランジスタの第１導通電極には、前記表示素子を発光させる期間には前記第１電源電圧が与えられ、前記保持キャパシタへの書き込みを行う期間には前記データ電圧が与えられ、
    　前記駆動トランジスタの第２導通電極は、前記閾値電圧補償トランジスタの第１導通電極に接続され、
    　前記駆動トランジスタのゲート電極は、前記閾値電圧補償トランジスタの第２導通電極に接続され、
    　前記閾値電圧補償トランジスタのバックゲート電極として、前記駆動トランジスタの第２導通電極に接続されたシリコンが用いられていることを特徴とする、表示装置。
  2. 　前記駆動トランジスタのチャネル領域を形成するシリコンおよび前記閾値電圧補償トランジスタのバックゲート電極として用いられているシリコンは、多結晶シリコンであることを特徴とする、請求項１に記載の表示装置。
  3. 　前記画素回路は、さらに、ゲート電極と、一方がドレイン電極として機能し他方がソース電極として機能する第１導通電極および第２導通電極と、シリコンによって形成されたチャネル領域とを有する書き込み制御トランジスタを含み、
    　前記書き込み制御トランジスタの第１導通電極は、前記データ信号線に接続され、
    　前記書き込み制御トランジスタの第２導通電極は、前記駆動トランジスタの第１導通電極に接続され、
    　前記パネル基板上に、前記駆動トランジスタのチャネル領域を含む第１半導体層と、前記書き込み制御トランジスタのゲート電極を含む第１走査配線層と、前記駆動トランジスタの第２導通電極および前記閾値電圧補償トランジスタの第１導通電極を含む金属層と、前記閾値電圧補償トランジスタのチャネル領域を含む第２半導体層と、前記閾値電圧補償トランジスタのゲート電極を含む第２走査配線層と、前記第１電源線および前記データ信号線を含む表示配線層とが順に積層されていることを特徴とする、請求項１または２に記載の表示装置。
  4. 　前記金属層と前記第２半導体層とは直接に接続されていることを特徴とする、請求項３に記載の表示装置。
  5. 　前記第２走査配線層が延びる方向に関し、前記閾値電圧補償トランジスタのバックゲート電極として用いられているシリコンの幅は、前記閾値電圧補償トランジスタのチャネル領域の幅よりも大きいことを特徴とする、請求項３または４に記載の表示装置。
  6. 　黒色表示が行われる期間を通じて前記閾値電圧補償トランジスタのバックゲート電極には負の電圧が印加されることを特徴とする、請求項１から５までのいずれか１項に記載の表示装置。
  7. 　前記酸化物半導体は、インジウム、ガリウム、亜鉛、および酸素を含むことを特徴とする、請求項１から６までのいずれか１項に記載の表示装置。
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