KR20200029681A - 표시장치 - Google Patents

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차명근
이용수
최상건
신지영
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삼성디스플레이 주식회사
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Abstract

본 발명의 실시예는 표시장치를 개시한다.
본 발명의 일 실시예에 따른 표시장치는, 표시영역 및 상기 표시영역 주변의 비표시영역을 갖고, 상기 비표시영역에, 제1 전원선; 상기 제1 전원선 상부 층에 배치된 구동회로; 및 상기 제1 전원선과 전기적으로 연결되고, 상기 구동회로의 일 전극과 동일 층에 배치된 제2 전원선;을 포함한다.

Description

표시장치{Display apparatus}
본 발명의 실시예는 표시장치, 특히 비표시영역을 최소화할 수 있는 표시장치에 관한 것이다.
유기 발광 표시장치, 액정 표시장치 등과 같은 표시장치는 표시영역에 배치된 복수의 화소들 및 비표시영역에 배치된 구동회로 및 전원선들을 포함한다.
최근 콤팩트하고 해상도가 높은 표시장치에 대한 요구가 증가함에 따라, 비표시영역의 구동회로 및 전원선들이 차지하는 비중이 높아지면서 구동회로 및 배선들 간의 효율적인 공간 배치에 대한 요구가 있다.
본 발명의 실시예들은 비표시영역을 최소화할 수 있는 표시장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 표시장치는, 표시영역 및 상기 표시영역 주변의 비표시영역을 갖고, 상기 비표시영역에, 제1 전원선; 상기 제1 전원선 상부 층에 배치된 구동회로; 및 상기 제1 전원선과 전기적으로 연결되고, 상기 구동회로의 일 전극과 동일 층에 배치된 제2 전원선;을 포함한다.
상기 표시장치는, 상기 표시영역에, 화소전극, 대향전극 및 상기 화소전극과 대향전극 사이의 발광층을 포함하는 표시소자;를 더 포함할 수 있다.
상기 대향전극은 상기 제1 전원선 및 상기 제2 전원선과 전기적으로 연결될 수 있다.
상기 제1 전원선은 상기 구동회로의 일부와 중첩할 수 있다.
상기 제2 전원선은 상기 제1 전원선의 일부와 중첩할 수 있다.
상기 제2 전원선은 상기 구동회로에 포함된 적어도 하나의 박막 트랜지스터의 게이트전극, 소스전극 및 드레인전극 중 적어도 하나와 동일층에 배치될 수 있다.
상기 표시장치는, 상기 제1 전원선과 상기 제2 전원선 사이의 층에 배치되고, 상기 제1 전원선과 상기 제2 전원선을 전기적으로 연결하는 제1 연결전극;을 더 포함할 수 있다.
상기 표시장치는, 상기 제2 전원선의 상부 층에 배치되고, 상기 제2 전원선과 상기 대향전극을 전기적으로 연결하는 제2 연결전극;을 더 포함할 수 있다.
상기 표시장치는, 상기 표시영역에, 상기 제1 전원선과 동일 층에 배치된 차폐층; 및 상기 차폐층 상부 층에 상기 차폐층과 적어도 일부 중첩하게 배치된 화소회로;를 더 포함할 수 있다.
상기 차폐층은 상기 화소회로의 일 전극과 전기적으로 연결될 수 있다.
상기 표시장치는, 상기 제1 전원선과 상기 구동회로 사이의 유기층 및 무기층;을 더 포함할 수 있다.
상기 표시장치는, 상기 제1 전원선과 동일층에 이격 배치된 제3 전원선;을 더 포함할 수 있다.
상기 표시장치는, 상기 제2 전원선과 동일층에 이격 배치된 제4 전원선:을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 표시영역 및 비표시영역을 포함하는 기판; 상기 표시영역에 배치되고, 화소회로 및 표시소자를 포함하는 화소; 상기 비표시영역에 배치된 적어도 하나의 전원선; 및 상기 비표시영역에 배치되고, 상기 적어도 하나의 전원선과 적어도 일부 중첩하는 구동회로;를 포함한다.
상기 적어도 하나의 전원선은, 상기 구동회로 하부 층에 배치된 제1 전원선; 및 상기 구동회로의 일 전극과 동일층에 배치되고, 상기 제1 전원선과 전기적으로 연결된 제2 전원선;을 포함할 수 있다.
상기 제1 전원선 및 상기 제2 전원선은 상기 화소의 표시소자의 일 전극과 전기적으로 연결될 수 있다.
상기 제2 전원선은 상기 구동회로에 포함된 적어도 하나의 박막 트랜지스터의 게이트전극, 소스전극 및 드레인전극 중 적어도 하나와 동일층에 배치될 수 있다.
상기 표시장치는, 상기 제1 전원선과 상기 제2 전원선 사이에 배치되고, 상기 제1 전원선과 상기 제2 전원선을 전기적으로 연결하는 연결전극;을 더 포함할 수 있다.
상기 기판은, 제1 유기층; 상기 제1 유기층 상의 제1 무기층; 상기 제1 무기층 상의 제2 유기층; 및 상기 제2 유기층 상의 제2 무기층;을 포함하고, 상기 제1 전원선이 상기 제1 유기층과 상기 제2 유기층 사이에 배치되고, 상기 구동회로가 상기 제2 무기층 상부에 배치될 수 있다.
상기 표시장치는, 상기 화소의 하부 층에 배치된 차폐층;을 더 포함하고, 상기 차폐층은 상기 제1 전원선과 동일층에 배치될 수 있다.
본 발명의 실시예들은 비표시영역을 최소화할 수 있는 표시장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 2는 도 1에 도시된 화소의 회로도이다.
도 3은 도 1의 I-I'를 따라 절단한 단면도이다.
도 4a 내지 도 4g는 도 3에 도시된 표시장치의 제조 공정을 개략적으로 나타낸 도면이다.
도 5 내지 도 9는 본 발명의 다른 실시예에 따른 표시장치의 I-I'를 따라 절단한 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 발명의 상세한 설명 및 특허청구범위에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 물리적으로 "직접 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시장치(10)의 기판(100)은 표시영역(DA)과 표시영역(DA) 주변의 비표시영역(NA)을 포함할 수 있다. 기판(100)의 표시영역(DA)에는 복수의 화소(PX)들이 배치될 수 있다. 기판(100)의 비표시영역(NA)에는 구동회로부(DRV) 및 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다.
표시장치(10)는 액정 표시장치(Liquid crystal display), 유기발광 표시장치 (organic light emitting display), 전기영동 표시장치(electrophoretic display), 또는 일렉트로웨팅 표시장치(electrowetting display panel) 등일 수 있다. 이하에서는 유기발광 표시장치를 예로서 설명한다.
기판(100)은 제1 방향으로 서로 평행한 한 쌍의 변들과, 제2 방향으로 서로 평행한 한 쌍의 변들을 포함할 수 있다. 기판(100)은 도 1에 도시된 바와 같이 대략적으로 직사각형 형상을 가질 수 있으며, 이에 한정되지 않는다. 예를 들어, 기판(100)은 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원, 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원, 등 다양한 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 기판(100)이 직선으로 이루어진 변을 갖는 경우, 상기 각 형상의 모서리 중 적어도 일부는 곡선으로 이루어질 수 있다. 예를 들어, 기판(100)이 직사각 형상을 가질 때, 서로 인접한 직선 변들이 만나는 부분이 소정 곡률을 가지는 곡선으로 대체될 수 있다. 즉, 직사각 형상의 꼭지점 부분은 서로 인접한 그 양단이 서로 인접한 두 직선 변들에 연결되고 소정의 곡률을 갖는 곡선 변으로 이루어질 수 있다. 곡률은 위치에 따라 달리 설정될 수 있다. 예를 들어, 곡률은 곡선이 시작되는 위치 및 곡선의 길이 등에 따라 변경될 수 있다.
표시영역(DA)은 기판(100)의 형상에 대응하는 형상을 가질 수 있다. 예를 들어, 표시영역(DA)은 기판(100)의 형상과 마찬가지로 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원, 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 표시영역(DA)이 직선으로 이루어진 변을 갖는 경우, 상기 각 형상의 모서리 중 적어도 일부는 곡선으로 이루어질 수 있다.
표시영역(DA)에는 복수의 화소(PX)들이 제1 방향 및 제2 방향으로 소정 패턴에 따라 배치될 수 있다. 화소(PX)는 표시소자 및 표시소자에 전기적으로 연결된 화소회로를 포함할 수 있다. 화소회로는 적어도 하나의 박막 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다. 표시소자는 유기발광소자(OLED)일 수 있다. 표시영역(DA)은 영상이 표시되는 영역이다.
비표시영역(NA)은 화소(PX)들이 배치되지 않는 영역으로서 영상이 표시되지 않는 영역이다. 비표시영역(NA)에는 화소(PX)들을 구동하기 위한 구동회로부(DRV)가 배치될 수 있다. 구동회로부(DRV)는 화소(PX)들에 주사신호를 공급하는 주사구동부, 화소(PX)들에 데이터신호를 공급하는 데이터구동부, 및 주사구동부와 데이터구동부를 제어하는 제어부 중 적어도 하나를 포함할 수 있다.
구동회로부(DRV)는 기판(100)에 직접 실장될 수 있다. 구동회로부(DRV)는 화소(PX)들을 형성하는 공정 시에 함께 기판(100) 상에 형성될 수 있다. 다른 실시예에서, 구동회로부(DRV)는 별도의 칩에 형성되어 기판(100) 상에 실장되거나, 별도의 인쇄회로기판 상에 실장되어 기판(100)에 연결부재를 통해 연결될 수도 있다.
기판(100) 상에 하나 이상의 박막을 포함하는 봉지부재가 배치될 수 있다. 일 실시예에서, 봉지부재는 복수의 박막을 포함하여 외부로부터의 수분 및/또는 공기가 표시영역(DA)으로 침투하는 것을 방지할 수 있다. 봉지부재는 표시영역(DA)을 덮으며 비표시영역(NA)까지 연장될 수 있다. 봉지부재는 적어도 하나의 무기물로 구비된 무기층 및 적어도 하나의 유기물로 구비된 유기층을 포함할 수 있다. 일부 실시예에서, 봉지부재는 제1무기층/유기층/제2무기층이 적층된 구조로 구비될 수 있다.
봉지부재 상부에는 외광 반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다. 또한 봉지부재 상부에는 PSA(Pressure Sensitive Aadhesive)에 의해 윈도우(window)가 결합될 수 있다.
도 2는 도 1에 도시된 화소의 회로도이다.
도 2를 참조하면, 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전극이 제1 전원전압(ELVDD)을 인가받고, 제2 전극이 유기발광소자(OLED)의 제1 전극에 연결된다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 제2 전극에 연결된다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(SL)에 연결되고, 제1 전극은 데이터선(DL)에 연결된다. 커패시터(Cst)는 제1 전극이 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 제2 전극이 제1 전원전압(ELVDD)을 인가받는다. 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압일 수 있다.
도 2에서는, 하나의 화소(PX)에 2개의 트랜지스터와 1개의 커패시터를 구비하는 구조를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 따라서 하나의 화소(PX)에 2개 이상의 복수의 트랜지스터와 하나 이상의 커패시터를 구비할 수 있으며, 별도의 배선이 더 형성되거나 기존의 배선이 생략되어 다양한 구조를 갖도록 형성할 수도 있다.
도 3은 도 1의 I-I'를 따라 절단한 단면도이다.
도 3을 참조하면, 기판(100)의 표시영역(DA)에는 복수의 화소(PX)들이 배치되고, 비표시영역(NA)에는 구동회로부(DRV), 화소(PX)들 및/또는 구동회로부(DRV)에 전압을 공급하는 복수의 전원선들을 포함하는 전원부, 및 댐(DAM)이 배치될 수 있다.
기판(100)은 가요성 기판일 수 있다. 기판(100)은 플라스틱 기판일 수 있다. 기판(100)은 유기물을 포함하는 절연성 기판일 수 있다. 기판(100)은 제1층(101), 제2층(102), 제3층(103) 및 제4층(104)이 차례로 적층된 구조로 형성될 수 있다. 이러한 적층 구조의 가요성 기판은 유기물 단독으로 형성된 가요성 기판 대비 낮은 산소 투과율과 낮은 수분 투과율을 가지며, 높은 내구성을 가질 수 있다. 기판(100)은 투명한 재질의 기판, 즉 투광성 기판일 수 있다.
제1층(101)의 제1 두께는 제3층(103)의 제3 두께와 같을 수 있다. 제2층(102)의 제2 두께는 제4층(104)의 제4 두께와 같을 수 있다. 제1층(101)의 제1 두께 및 제3층(103)의 제3 두께는 제2층(102)의 제2 두께 및 제4층(104)의 제4 두께보다 두꺼울 수 있다.
제1층(101) 및 제3층(103)은 유기물을 포함하는 유기층일 수 있다. 제1층(101) 및 제3층(103)은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이드(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, Polycarbonate), 셀룰로오스 트리 아세테이트(TAC) 및 셀룰로오스 아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 적어도 하나의 물질을 포함할 수 있다.
제2층(102) 및 제4층(104)은 무기물을 포함하는 무기층일 수 있다. 제2층(102) 및 제4층(1104)은 산화규소(SiO2) 또는 질화규소(SiNx) 등을 포함할 수 있다. 제2층(102) 및 제4층(104)은 단층막 또는 산화규소(SiO2)와 질화규소(SiNx)를 교대로 반복 적층한 다층막일 수 있다. 제2층(102) 및 제4층(104)은 기판(100)으로의 수분 및/또는 산소의 침투를 차단하는 배리어층으로 기능할 수 있다.
기판(100) 상에는 버퍼층(110)이 더 구비될 수 있다. 버퍼층(110)은 무기막 및 유기막 중 적어도 하나의 막으로 형성될 수 있다. 예를 들어, 버퍼층(110)은 기판(100)을 통해 불순 원소가 침투하는 것을 차단하고, 표면을 평탄화하는 기능을 수행하며 산화규소(SiO2) 및/또는 질화규소(SiNx)와 같은 무기물로 단층 또는 다층으로 형성될 수 있다. 버퍼층(110)은 기판(100)의 최상층인 제4층(104) 상에 형성될 수 있다. 버퍼층(110)은 생략될 수 있다.
표시영역(DA)의 화소(PX)는 트랜지스터(TFTd), 커패시터(Cst) 및 표시소자로서 유기발광소자(OLED)를 포함할 수 있다.
화소(PX)의 트랜지스터(TFTd)는 반도체층(121), 게이트전극(122), 소스전극(123), 드레인전극(124)을 포함할 수 있다. 트랜지스터(TFTd)는 화소(PX)에 포함된 다수의 트랜지스터들 중 구동 트랜지스터일 수 있다. 트랜지스터(TFTd)는 박막 트랜지스터일 수 있다.
반도체층(121)은 버퍼층(110) 상에 배치될 수 있다. 반도체층(121)은 다양한 물질을 함유할 수 있다. 예를 들면, 반도체층(121)은 비정질 실리콘 또는 결정질 실리콘과 같은 무기 반도체 물질을 함유할 수 있다. 다른 예로서 반도체층(121)은 산화물 반도체를 함유하거나 유기 반도체 물질을 함유할 수 있다. 반도체층(121)은 양 단의 소스 영역과 드레인 영역 및 소스 영역과 드레인 영역 사이의 게이트전극(122)에 대응하는 채널 영역을 포함할 수 있다.
반도체층(121) 상에 게이트전극(122)이 배치될 수 있다. 게이트전극(122)은 다양한 도전성 물질을 포함할 수 있다. 예컨대, 게이트전극(122)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
반도체층(121)과 게이트전극(122) 사이에 제1 절연층(111)이 배치될 수 있다. 제1 절연층(111)은 무기 절연막일 수 있다. 제1 절연층(111)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 가운데 선택된 하나 이상의 절연막이 단층 또는 복수층으로 형성될 수 있다.
게이트전극(122) 상에 반도체층(121)의 양 단과 각각 컨택하는 소스전극(123) 및 드레인전극(124)이 배치될 수 있다. 소스전극(123) 및 드레인전극(124)은 다양한 도전성 물질을 포함할 수 있다. 예컨대, 소스전극(123) 및 드레인전극(124)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 소스전극(123) 및 드레인전극(124)은 제1 절연층(111)과 제2 절연층(112)에 형성된 반도체층(121)의 양 단을 각각 노출하는 컨택홀을 통해 반도체층(121)과 컨택할 수 있다.
게이트전극(122)과 소스전극(123) 및 드레인전극(124) 사이에 제2 절연층(112) 및 제3 절연층(113)이 배치될 수 있다. 제2 절연층(112)과 제3 절연층(113)은 무기 절연막일 수 있다. 제2 절연층(112) 및 제3 절연층(113)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 가운데 선택된 하나 이상의 절연막이 단층 또는 다층으로 형성될 수 있다.
트랜지스터(TFTd) 하부에 반도체층(121)과 적어도 일부가 중첩하는 차폐층(151)이 제공될 수 있다. 차폐층(151)은 기판(100)의 제2층(102) 상부에 구비되어, 제2층(102)과 제3층(103) 사이에 위치할 수 있다. 차폐층(151)은 트랜지스터(TFTd)의 일 전극, 즉 소스전극(123)과 전기적으로 연결될 수 있다. 차폐층(151)은 소스전극(123)으로부터 연장된 제1 연결전극(125)과 컨택하여 소스전극(123)과 연결될 수 있다.
차폐층(151)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 적어도 어느 하나를 포함하며, 단층 또는 다층으로 형성될 수 있다. 일 실시예에서, 차폐층(151)은 몰리브덴(Mo)을 포함하는 단층 구조일 수 있다. 다른 실시예에서, 차폐층(151)은 제2층(102) 상부에 순차적으로 Ti를 갖는 제1층, Al를 갖는 제2층, 및 Ti를 갖는 제3층을 갖는 3층 구조일 수 있다.
커패시터(Cst)는 제1 커패시터전극(141) 및 제2 커패시터전극(142)을 포함할 수 있다. 제1 커패시터전극(141)과 제2 커패시터전극(142) 사이에 제2 절연층(112)이 배치될 수 있다. 제1 커패시터전극(141)은 트랜지스터(TFTd)의 게이트 전극(122)과 동일 물질을 포함할 수 있다. 제1 커패시터전극(141)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 제2 커패시터전극(142)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 제2 커패시터전극(142) 상부에 제3 절연층(113)이 배치될 수 있다.
소스전극(123) 및 드레인전극(124) 상부에 제4 절연층(114)이 배치될 수 있다. 제4 절연층(114)은 유기 절연막일 수 있다. 제4 절연층(114)은 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등을 포함할 수 있다. 도시되지 않았으나, 소스전극(123) 및 드레인전극(124)과 제4 절연층(114) 사이에 무기 절연막인 보호막을 더 포함할 수 있다. 제4 절연층(114)은 소스전극(123) 및 드레인전극(124) 중 하나(도 2에서는 드레인 전극)를 노출시키는 비아홀을 구비할 수 있다.
제4 절연층(114) 상부에 유기발광소자(OLED)가 위치할 수 있다. 유기발광소자(OLED)는 화소전극(131), 화소전극(131)에 대향하는 대향전극(133) 및 화소전극(131)과 대향전극(133) 사이의 중간층(132)을 포함할 수 있다.
화소전극(131)은 비아홀을 통해 드레인전극(124)과 전기적으로 연결될 수 있다. 화소전극(131)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 및 이들의 화합물 등의 반사 도전 물질을 포함하는 반사막일 수 있다. 일 실시예에서 화소전극(131)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide), 및 알루미늄징크옥사이드(AZO; aluminium zinc oxide)를 포함하는 그룹에서 선택된 적어도 어느 하나 이상의 투명 도전성 산화물을 포함하는 투명 도전막일 수 있다. 일 실시예에서 화소전극(131)은 상기 반사막과 상기 투명 도전막의 적층 구조일 수 있다.
제4 절연층(114) 상부에 제5 절연층(115)이 배치될 수 있다. 제5 절연층(115)은 화소전극(131)의 가장자리를 덮으며, 화소전극(131)의 일부를 노출하는 개구를 가짐으로써 화소를 정의할 수 있다. 제5 절연층(115)은 유기 절연막일 수 있다. 제5 절연층(115)은 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등을 포함할 수 있다.
중간층(132)은 적어도 발광층(EML: emissive layer)을 포함하며, 그 외에 정공 주입층(HIL: hole injection layer), 정공 수송층(HTL: hole transport layer), 전자 수송층(ETL: electron transport layer), 전자 주입층(EIL: electron injection layer) 중 어느 하나 이상의 기능층을 추가로 포함할 수 있다. 발광층은 적색 발광층, 녹색 발광층 또는 청색 발광층일 있다. 또는 발광층은 백색광을 방출할 수 있도록 적색 발광층, 녹색 발광층 및 청색 발광층이 적층된 다층 구조를 갖거나, 적색 발광 물질, 녹색 발광 물질 및 청색 발광 물질을 포함한 단일층 구조를 가질 수 있다.
대향전극(133)은 다양한 도전성 재료로 구성될 수 있다. 예를 들어, 대향전극(133)은 리튬(Li), 칼슘(Ca), 불화리튬(LiF), 알루미늄(Al), 마그네슘(Mg) 및 은(Ag)을 포함하는 그룹에서 선택된 적어도 어느 하나를 포함하는 반투과 반사막을 포함하거나, ITO, IZO, ZnO 등의 광투과성 금속 산화물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 대향전극(133)은 표시영역(DA)의 제5 절연층(115)의 상부 및 비표시영역(NA)으로 연장되고, 제1 전원선(301a) 및 제2 전원선(301b)과 컨택할 수 있다.
구동회로부(DRV)는 전술된 제어부, 데이터구동부 및 주사구동부를 구성하는 적어도 하나의 트랜지스터를 포함할 수 있다. 도 3에서는 설명의 편의를 위해 구동회로부(DRV)에 포함되는 하나의 트랜지스터(TFTp)를 도시하였으나, 이에 한정되는 것은 아니며, 복수의 트랜지스터와 다른 소자들을 더 구비할 수 있다. 트랜지스터(TFTp)는 반도체층(201), 게이트전극(202), 소스전극(203), 드레인전극(204)을 포함할 수 있다. 트랜지스터(TFTn)는 박막 트랜지스터일 수 있다. 구동회로부(DRV)에 포함되는 트랜지스터(TFTn)의 단면 구조는 화소(PX)에 포함된 트랜지스터(TFTd)와 실질적으로 동일하므로, 이에 대한 설명은 생략하기로 한다.
전원부의 복수의 전원선들은 화소(PX)로 제2 전원전압(ELVSS)을 공급하는 제2 전원전압선(301), 구동회로부(DRV)로 구동전압을 공급하는 제1 구동전압선(302) 및 제2 구동전압선(303), 화소(PX) 및/또는 구동회로부(DRV)로 DC 전압을 공급하는 적어도 하나의 DC 전압선(304)를 포함할 수 있다. 제1 구동전압선(302)이 공급하는 제1 구동전압은 제2 구동전압선(303)이 공급하는 제2 구동전압보다 높은 전압일 수 있다. 도시되지 않았으나, 전원부는 제1 전원전압(ELVDD)을 공급하는 제1 전원전압선을 더 포함할 수 있다. 일 실시예에서, 전원부는 구동회로부(DRV)와 댐(DAM) 사이에 위치할 수 있다. 다른 실시예에서, 전원부의 적어도 일부, 즉, 복수의 전원선들 중 적어도 일부는 구동회로부(DRV)와 중첩할 수 있다.
제2 전원전압선(301)은 화소(PX)로 제2 전원전압(ELVSS)을 공급할 수 있다. 제2 전원전압선(301)은 표시영역(DA)의 전체 또는 일부를 둘러싸는 형태로 배치될 수 있다. 제2 전원전압선(301)은 제1 전원선(301a)과 제2 전원선(301b)을 포함할 수 있다.
제1 전원선(301a)은 기판(100)의 제1층(101)과 제3층(103) 사이에 배치될 수 있다. 제1 전원선(301a)은 기판(100)의 제2층(102) 상에 배치될 수 있다. 제1 전원선(301a)은 차폐층(151)과 동일층에 배치되고, 차폐층(151)과 동일 물질을 포함할 수 있다. 제1 전원선(301a)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 적어도 어느 하나를 포함하며, 단층 또는 다층으로 형성될 수 있다. 일 실시예에서, 제1 전원선(301a)은 몰리브덴(Mo)을 포함하는 단층 구조일 수 있다. 다른 실시예에서, 제1 전원선(301a)은 제2층(102) 상부에 순차적으로 Ti를 갖는 제1층, Al를 갖는 제2층, 및 Ti를 갖는 제3층을 갖는 3층 구조일 수 있다.
기판(100)의 제3층(103) 및 제4층(104)은 제1 전원선(301a)의 가장자리를 덮으며 제1 전원선(301a)의 일부를 노출하는 개구(OP1)를 가질 수 있다. 버퍼층(110) 및 제1 내지 제3 절연층(111 내지 113)(이하, "무기 절연층(116)"이라 함)은 제1 전원선(301a)의 가장자리를 덮으며 제1 전원선(301a)의 일부를 노출하는 개구(OP2)를 가질 수 있다. 무기 절연층(116)은 제3층(103) 및 제4층(104)의 상부 및 개구(OP1)의 내측면을 덮을 수 있다. 도 3에서는 무기 절연층(116) 중 버퍼층(110)이 제1 전원선(301a)의 가장자리와 컨택하는 것으로 도시되어 있으나, 무기 절연층(116) 중 적어도 하나가 제1 전원선(301a)의 가장자리와 컨택할 수 있다.
무기 절연층(116)의 개구(OP2)는 기판(100)의 개구(OP1)와 중첩할 수 있다. 개구(OP2)의 면적은 개구(OP1)의 면적보다 좁을 수 있다. 개구(OP2)의 폭은 개구(OP1)의 폭보다 좁을 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 개구(OP2)의 내측면과 개구(OP1)의 내측면이 일치할 수도 있다.
제1 전원선(301a)의 가장자리의 일부는 제4 절연층(114)에 의해 덮일 수 있다. 제4 절연층(114)은 개구(OP2)의 내측면의 일부를 덮을 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제4 절연층(114)은 개구(OP2) 외측에만 존재할 수도 있다.
제2 전원선(301b)은 소스전극(123) 및 드레인전극(124)과 동일층에 동일 물질로 형성될 수 있다. 제4 절연층(114)은 제2 전원선(301b)의 일부를 노출하는 개구(OP3)를 구비할 수 있다.
제1 전원선(301a)과 제2 전원선(301b)은 대향전극(133)과 전기적으로 연결될 수 있다. 제1 전원선(301a)은 개구(OP2)를 통해 대향전극(133)과 컨택하고, 제2 전원선(301b)은 개구(OP3)를 통해 대향전극(133)과 컨택할 수 있다.
제2 전원전압선(301)을 하나의 전원선으로 비표시영역(NA)에 구동회로부(DRV)의 일 전극과 동일층에 배치하는 경우, 제2 전원전압선(301)의 폭만큼 비표시영역(NA)이 필요하다. 본 발명의 실시예는 제2 전원전압선(301)을 두 개의 제1 전원선(301a)과 제2 전원선(301b)으로 분리하여 서로 다른 층에 배치하되, 제1 전원선(301a)을 제2 전원선(301b)과 구동회로부(DRV)의 하부 층에 배치함으로써, 제2 전원선(301b)의 폭을 줄이고, 제1 전원선(301a)의 폭을 크게 할 수 있어 제2 전원전압선(301)의 폭 자유도를 증가시키면서 비표시영역(NA)을 줄일 수 있다.
제1 구동전압선(302) 및 제2 구동전압선(303), DC 전압선(304)은 제1 전원선(301a)과 동일층에 동일 물질로 형성될 수 있다.
본 발명의 실시예는 전원부의 일부 전원선들(301a, 302, 303, 304)을 기판(100)의 제1층(101)과 제3층(103) 사이에 배치함으로써, 상기 전원선들(301a, 302, 303, 304)이 구동회로부(DRV)의 트랜지스터에 미치는 전기장의 영향을 최소화할 수 있다.
비표시영역(NA)의 최외곽에는 댐(DAM)이 제공될 수 있다. 도 4의 실시예에서, 댐(DAM)은 제4 절연층(114)과 동일한 물질로 단층으로 형성되고 있으나, 본 발명이 이에 한정되는 것은 아니며, 댐(DAM)은 제4 절연층(114) 및/또는 제5 절연층(115)과 동일한 물질로 단층 또는 다층으로 형성될 수 있다.
본 발명의 실시예는 전원부의 적어도 일부가 구동회로부(DRV)의 하부 층에 배치됨으로써, 전원부가 배치되는 공간을 줄임으로써 비표시영역(NA)을 줄일 수 있다. 또한, 구동회로부(DRV)가 전원부의 적어도 일부와 중첩하도록 배치함으로써 비표시영역(NA)을 더욱 줄일 수 있다.
도 4a 내지 도 4g는 도 3에 도시된 표시장치의 제조 공정을 개략적으로 나타낸 도면이다.
도 4a를 참조하면, 지지기판(미도시) 상에 유기물의 제1층(101) 및 무기물의 제2층(102)을 차례로 적층하고, 제2층(102) 상에 표시영역(DA)의 차폐층(151) 및 비표시영역(NA)의 제1 전원선(301a), 제1 구동전압선(302), 제2 구동전압선(303), DC 전압선(304)을 포함하는 전원부를 형성할 수 있다. 지지기판은 추후 제거될 수 있다.
차폐층(151) 및 전원부 상에 유기물의 제3층(103) 및 무기물의 제4층(104)을 차례로 적층하고, 제3층(103) 및 제4층(104)을 패터닝하여 제1 전원선(301a)의 상부면의 일부를 노출하는 개구(OP1)를 형성할 수 있다.
일 실시예에서 개구(OP1)의 내측면은 평탄할 수 있다. 다른 실시예에서, 확대도(X)에서와 같이, 개구(OP1)의 내측면은 오목한 형상을 가질 수 있다. 제3층(103) 및 제4층(104)의 패터닝 과정에서 식각 공정을 거치게 되는데, 제3층(103)과 제4층(104)이 과식각(over etch)됨에 따라, 개구(OP1)의 내측면이 오목한 형상을 가질 수 있다.
이하, 제1 내지 제4 층(101 내지 104)은 기판(100)으로 통칭할 수 있다.
도 4b를 참조하면, 기판(100) 상에 버퍼층(110)이 형성되고, 버퍼층(110) 상에 화소(PX)를 구성하는 트랜지스터(TFTd)의 반도체층(121)과 구동회로부(DRV)를 구성하는 트랜지스터(TFTn)의 반도체층(201)이 형성될 수 있다.
이어서, 반도체층(121, 201) 상에 제1 절연층(111)이 형성되고, 제1 절연층(111) 상에 트랜지스터(TFTd)의 게이트전극(122)과 트랜지스터(TFTn)의 게이트전극(202), 커패시터(Cst)의 제1 커패시터전극(141)이 형성될 수 있다.
제1 절연층(111) 상에 게이트전극(122, 202)과 제1 커패시터전극(141)을 커버하는 제2 절연층(112)이 형성되고, 제2 절연층(112) 상에 제2 커패시터전극(142)이 형성될 수 있다. 제2 커패시터전극(142) 상에 제3 절연층(113)이 형성될 수 있다.
도 4c를 참조하면, 제1 내지 제3 절연층(111 내지 113)을 패터닝하여, 제1 내지 제3 절연층(111 내지 113)에 반도체층(121)의 소스 영역 및 드레인 영역을 노출하는 컨택홀(CH1), 반도체층(201)의 소스 영역 및 드레인 영역을 노출하는 컨택홀(CH3)이 형성될 수 있다. 그리고, 기판(100)의 제3 및 제4 층(103 및 104), 무기 절연층(116)을 패터닝하여, 제3 및 제4 층(103 및 104), 무기 절연층(116)에 차폐층(151)의 상부면의 일부를 노출하는 컨택홀(CH2)이 형성될 수 있다. 그리고, 무기 절연층(116)을 패터닝하여, 무기 절연층(116)에 제1 전원선(301a)의 상부면의 일부를 노출하는 개구(OP2)가 형성될 수 있다.
도 4d를 참조하면, 제3 절연층(113) 상에 컨택홀(CH1)을 통해 트랜지스터(TFTd)의 반도체층(121)과 컨택하는 소스전극(123)과 드레인전극(124),컨택홀(CH3)을 통해 트랜지스터(TFTn)의 반도체층(201)과 컨택하는 소스전극(203)과 드레인전극(204), 제2 전원선(301b)이 형성될 수 있다. 그리고, 트랜지스터(TFTd)의 소스전극(123)으로부터 연장되고 컨택홀(CH2)을 통해 차폐층(151)과 컨택하는 제1 연결전극(125)이 형성될 수 있다.
도 4e를 참조하면, 제3 절연층(113) 상에 소스전극(123, 203), 드레인전극(124, 204), 제2 전원선(301b), 및 개구(OP2)에 의해 노출된 제1 전원선(301a)의 상부면의 적어도 일부를 덮는 제4 절연층(114)이 형성될 수 있다.
그리고, 기판(100)의 최외각에는 제4 절연층(114)의 물질로 댐(DAM)이 형성될 수 있다.
도 4f를 참조하면, 제4 절연층(114)을 패터닝하여, 제4 절연층(114)에 트랜지스터(TFTd)의 드레인전극(124)의 일부를 노출하는 비아홀(VIA), 제2 전원선(301b)의 상부면의 일부를 노출하는 개구(OP3)가 형성될 수 있다. 그리고, 제1 전원선(301a)의 상부면에 잔존하는 제4 절연층(114)이 제거될 수 있다. 제4 절연층(114)은 하부 절연층들에 의한 단차를 완만하게 할 수 있다.
도 4g를 참조하면, 제4 절연층(114) 상에 화소전극(131)이 형성되고, 화소전극(131)을 덮으며 제4 절연층(114) 상에 제5 절연층(115)이 형성될 수 있다. 제5 절연층(115)은 패터닝되어 제5 절연층(115)에 화소전극(131)의 일부를 노출하는 개구(OP4)가 형성될 수 있다. 제5 절연층(115)은 제1 전원선(301a) 및 제2 전원선(301b)을 덮지 않을 수 있다.
이어서, 도 3에 도시된 바와 같이, 화소전극(131)을 노출하는 개구(OP4)에 중간층(132) 및 대향전극(133)이 차례로 형성될 수 있다. 대향전극(133)은 비표시영역(NA)까지 연장되어 형성되며, 개구(OP3)에 의해 노출된 제2 전원선(301b)과 노출된 제1 전원선(301a)의 상부면과 컨택할 수 있다.
도 5 내지 도 9는 본 발명의 다른 실시예에 따른 표시장치의 I-I'를 따라 절단한 단면도들이다. 이하에서는 전술된 실시예와 동일한 구성의 설명은 생략한다.
도 5의 실시예는, 제1 전원선(301a) 상부의 무기 절연층(116)에 개구(OP2)가 둘 이상 구비된 점에서 도 3의 실시예와 상이하다. 대향전극(133)은 둘 이상의 개구(OP2)에 의해 제1 전원선(301a)과 컨택할 수 있다. 개구(OP2)의 일부 측면은 제3 절연층(114)에 의해 커버될 수 있다.
도 6의 실시예는, 제2 전원선(301b)이 구동회로부(DRV)에 포함된 트랜지스터(TFTn)의 게이트전극(202)과 동일층에 위치한 점에서, 제2 전원선(301b)이 구동회로부(DRV)의 트랜지스터(TFTn)의 소스전극(123) 및 드레인전극(124)과 동일층에 위치하는 도 3의 실시예와 상이하다.
도 6을 참조하면, 제2 전원선(301b)은 구동회로부(DRV)의 트랜지스터(TFTn)의 소스전극(123) 및 드레인전극(124)과 동일층에 동일 물질로 형성될 수 있다. 제2 내지 제4 절연층(112 내지 114)에 제2 전원선(301b)의 상부면의 일부를 노출하는 개구(OP3)가 형성될 수 있다. 대향전극(133)으로부터 연장된 전극층은 개구(OP3)를 통해 제2 전원선(301b)과 컨택하고, 노출된 제1 전원선(301a)과 컨택할 수 있다.
도 7의 실시예는, 제2 연결전극(315)이 제1 전원선(301a)과 제2 전원선(301b)을 전기적으로 연결하고, 대향전극(133)이 제2 전원선(301b)과 컨택하는 점에서, 도 3의 실시예와 상이하다. 제2 연결전극(315)은 게이트전극(122, 202)과 동일층에 동일물질로 형성될 수 있다. 제2 연결전극(315)은 제1 절연층(111) 상에 배치될 수 있다. 제2 연결전극(315)은 기판(100)의 제3층(103)과 제4층(104), 버퍼층(110), 및 제1 절연층(111)의 패터닝에 의해 제1 전원선(301a)을 노출하는 컨택홀을 통해 제1 전원선(301a)과 컨택할 수 있다. 제2 전원선(301b)은 제2 절연층(112)과 제3 절연층(113)의 패터닝에 의해 제2 연결전극(315)을 노출하는 컨택홀을 통해 제2 연결전극(315)과 컨택할 수 있다.
도 7의 실시예에서는 제2 전원선(301b)이 제2 연결전극(315) 및 제1 전원선(301a)과 중첩하고 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제2 연결전극(315)은 제1 전원선(301a)과 중첩 또는 중첩하지 않을 수 있고, 제2 전원선(301b)은 제2 연결전극(315) 및 제1 전원선(301a) 중 적어도 하나와 중첩 또는 중첩하지 않을 수 있다.
도 8의 실시예는, 제1 전원선(301a)은 차폐층(151)과 동일층에 배치되고, 제2 전원선(301b), 제1 구동전압선(302), 제2 구동전압선(303) 및 DC 전압선(304)은 소스전극(123, 203) 및 드레인전극(124, 204)과 동일층에 배치된 점에서, 도 6의 실시예와 상이하다.
소스전극(123, 203) 및 드레인전극(124, 204)과 동일층에 배치된 전원선들 중 적어도 일부가 제1 전원선(301a)의 일부와 중첩할 수 있다.
도 9의 실시예는, 제2 연결전극(315)이 제1 전원선(301a)과 제2 전원선(301b)을 전기적으로 연결하고, 제3 연결전극(325)이 대향전극(133)과 제2 전원선(301b)을 전기적으로 연결하는 점에서, 도 7의 실시예와 상이하다.
제3 연결전극(325)은 화소전극(131)과 동일층에 동일물질로 형성될 수 있다. 제3 연결전극(325)은 제4 절연층(114) 상에 배치될 수 있다. 제3 연결전극(325)은 제4 절연층(114)의 패터닝에 의해 제2 전원선(301b)을 노출하는 컨택홀을 통해 제2 전원선(301b)과 컨택할 수 있다. 제2 연결전극(325)은 제5 절연층(115)의 패터닝에 의해 제2 연결전극(325)을 노출하는 컨택홀을 통해 대향전극(133)과 컨택할 수 있다. 이에 따라 제1 전원선(301a)과 제2 전원선(301b)은 대향전극(133)과 전기적으로 연결될 수 있다. 제3 연결전극(325)은 제2 전원선(301b), 제2 연결전극(315) 및 제1 전원선(301a) 중 적어도 하나와 중첩 또는 중첩하지 않을 수 있다.
본 발명의 실시예들은 비표시영역의 전원선들의 적어도 일부를 구동회로부의 하부 층에 배치함으로써 비표시영역을 줄일 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 표시영역 및 상기 표시영역 주변의 비표시영역을 갖는 표시장치에 있어서,
    상기 비표시영역에,
    제1 전원선;
    상기 제1 전원선 상부 층에 배치된 구동회로; 및
    상기 제1 전원선과 전기적으로 연결되고, 상기 구동회로의 일 전극과 동일 층에 배치된 제2 전원선;을 포함하는, 표시장치.
  2. 제1항에 있어서,
    상기 표시영역에, 화소전극, 대향전극 및 상기 화소전극과 대향전극 사이의 발광층을 포함하는 표시소자;를 더 포함하는 표시장치.
  3. 제2항에 있어서,
    상기 대향전극이 상기 제1 전원선 및 상기 제2 전원선과 전기적으로 연결된, 표시장치.
  4. 제1항에 있어서,
    상기 제1 전원선이 상기 구동회로의 일부와 중첩하는, 표시장치.
  5. 제1항에 있어서,
    상기 제2 전원선이 상기 제1 전원선의 일부와 중첩하는, 표시장치.
  6. 제1항에 있어서,
    상기 제2 전원선은 상기 구동회로에 포함된 적어도 하나의 박막 트랜지스터의 게이트전극, 소스전극 및 드레인전극 중 적어도 하나와 동일층에 배치된, 표시장치.
  7. 제1항에 있어서,
    상기 제1 전원선과 상기 제2 전원선 사이의 층에 배치되고, 상기 제1 전원선과 상기 제2 전원선을 전기적으로 연결하는 제1 연결전극;을 더 포함하는 표시장치.
  8. 제2항에 있어서,
    상기 제2 전원선의 상부 층에 배치되고, 상기 제2 전원선과 상기 대향전극을 전기적으로 연결하는 제2 연결전극;을 더 포함하는 표시장치.
  9. 제1항에 있어서,
    상기 표시영역에,
    상기 제1 전원선과 동일 층에 배치된 차폐층; 및
    상기 차폐층 상부 층에 상기 차폐층과 적어도 일부 중첩하게 배치된 화소회로;를 더 포함하는 표시장치.
  10. 제9항에 있어서,
    상기 차폐층은 상기 화소회로의 일 전극과 전기적으로 연결된, 표시장치.
  11. 제1항에 있어서,
    상기 제1 전원선과 상기 구동회로 사이의 유기층 및 무기층;을 더 포함하는, 표시장치.
  12. 제1항에 있어서,
    상기 제1 전원선과 동일층에 이격 배치된 제3 전원선;을 더 포함하는 표시장치.
  13. 제1항에 있어서,
    상기 제2 전원선과 동일층에 이격 배치된 제4 전원선:을 더 포함하는 표시장치.
  14. 표시영역 및 비표시영역을 포함하는 기판;
    상기 표시영역에 배치되고, 화소회로 및 표시소자를 포함하는 화소;
    상기 비표시영역에 배치된 적어도 하나의 전원선; 및
    상기 비표시영역에 배치되고, 상기 적어도 하나의 전원선과 적어도 일부 중첩하는 구동회로;를 포함하는 표시장치.
  15. 제14항에 있어서, 상기 적어도 하나의 전원선은,
    상기 구동회로 하부 층에 배치된 제1 전원선; 및
    상기 구동회로의 일 전극과 동일층에 배치되고, 상기 제1 전원선과 전기적으로 연결된 제2 전원선;을 포함하는, 표시장치.
  16. 제15항에 있어서,
    상기 제1 전원선 및 상기 제2 전원선은 상기 화소의 표시소자의 일 전극과 전기적으로 연결된, 표시장치.
  17. 제15항에 있어서,
    상기 제2 전원선은 상기 구동회로에 포함된 적어도 하나의 박막 트랜지스터의 게이트전극, 소스전극 및 드레인 전극 중 적어도 하나와 동일층에 배치된, 표시장치.
  18. 제15항에 있어서,
    상기 제1 전원선과 상기 제2 전원선 사이에 배치되고, 상기 제1 전원선과 상기 제2 전원선을 전기적으로 연결하는 연결전극;을 더 포함하는 표시장치.
  19. 제15항에 있어서,
    상기 기판이,
    제1 유기층;
    상기 제1 유기층 상의 제1 무기층;
    상기 제1 무기층 상의 제2 유기층; 및
    상기 제2 유기층 상의 제2 무기층;을 포함하고,
    상기 제1 전원선이 상기 제1 유기층과 상기 제2 유기층 사이에 배치되고,
    상기 구동회로가 상기 제2 무기층 상부에 배치된, 표시장치.
  20. 제15항에 있어서,
    상기 화소의 하부 층에 배치된 차폐층;을 더 포함하고,
    상기 차폐층이 상기 제1 전원선과 동일층에 배치된, 표시장치.

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220123076A1 (en) * 2020-10-20 2022-04-21 Samsung Display Co., Ltd. Display device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7146595B2 (ja) * 2018-11-27 2022-10-04 株式会社ジャパンディスプレイ 表示パネル、表示パネルの製造方法、及び基板
KR20210086059A (ko) * 2019-12-31 2021-07-08 엘지디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210086315A (ko) * 2019-12-31 2021-07-08 엘지디스플레이 주식회사 유기 발광 다이오드 표시 장치
CN112490271A (zh) * 2020-11-26 2021-03-12 京东方科技集团股份有限公司 一种显示面板及显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102227875B1 (ko) * 2014-05-30 2021-03-15 엘지디스플레이 주식회사 유기 발광 디스플레이 장치
KR102297075B1 (ko) * 2014-11-14 2021-09-02 엘지디스플레이 주식회사 협 베젤 구조를 갖는 대면적 유기발광 다이오드 표시장치
CN104600080B (zh) 2014-12-30 2018-10-19 深圳市华星光电技术有限公司 阵列基板、显示面板及阵列基板的制备方法
KR102640164B1 (ko) 2016-05-09 2024-02-23 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR102554862B1 (ko) 2016-11-21 2023-07-14 삼성디스플레이 주식회사 표시 장치
US10140039B1 (en) 2016-12-15 2018-11-27 EMC IP Holding Company LLC I/O alignment for continuous replication in a storage system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220123076A1 (en) * 2020-10-20 2022-04-21 Samsung Display Co., Ltd. Display device
US11985860B2 (en) * 2020-10-20 2024-05-14 Samsung Display Co., Ltd. Display device including narrow bent area

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