JP5220918B2 - 表示装置 - Google Patents

Description

本発明は、液晶表示装置や、有機ＥＬ表示装置に代表されるアクティブ素子を備えた表示装置に関するものである。

近年、ブラウン管（ＣＲＴ）に代わり急速に普及している液晶表示装置や、有機ＥＬ表示装置に代表されるアクティブ素子を用いた表示装置は、高画質、省エネ型、薄型、軽量型等の特徴を活かしテレビ、モニター、携帯電話等のさまざまな電子機器に幅広く利用されている。

このような表示装置には、図１０に図示されているような上下基板１０１・１０２間に封止された液晶分子や有機ＥＬ分子などの表示媒体を有する表示パネル１００が備えられている。

液晶表示装置である場合、図示されてないが、上記上基板１０１には、対向電極やカラーフィルター層が備えられており、一方、上記下基板１０２には、画素電極やアクティブ素子（薄膜トランジスタまたは、薄膜ダイオードなど）が備えられている。

また、近年、携帯電話等の小型電子機器に用いられる小型表示パネルにおいては、デットスペースとなる額縁領域の減少や信頼性向上のため、上記下基板１０２に、さらに、走査信号線駆動回路やデータ信号線駆動回路をモノリシックに形成する傾向にある。

図１０に図示されているように、従来構成である上記表示パネル１００を駆動するための電気信号は、一般的には、図示されてない外部制御回路に接続され、上記表示パネル１００の端子領域１０３に圧着されたＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１０４を介して、上記下基板１０２上に設けられた金属薄膜でパターニングされた端子に印加されるようになっている。

従来から、表示パネルにおける、その入力端子の構造の多様性を広げる提案として様々な構成が提案されている。

例えば、特許文献１には、図１１に示すように、薄膜ダイオード（ＭＩＭ素子）２０４を用いた表示パネル２２１・２２２において、外付けの駆動ＩＣがＴＡＢ付けされる多数本の端子部２０７・２１０を、図１１の（ａ）のように、薄膜ダイオード素子側基板２０１上に集約する構成や図１１の（ｂ）のように、対向側基板２０２上に集約する構成が開示されている。

図１１の（ａ）の構成においては、上記素子側基板２０１には、複数の画素２１８がマトリックス状に配列されている。また、上記各画素２１８は液晶を駆動する薄膜ダイオード（ＭＩＭ素子）２０４を有し、上記薄膜ダイオード（ＭＩＭ素子）２０４と導通して画素電極２０６が形成されている。また、上記素子側基板２０１の上方には、配列された画素２１８の列（図中、縦方向）毎に画素電極２０６に対し十分面積の広いパッド２３７が形成されている。上記各パッド２３７の端部には第１の端子部２０７が設けられている。

一方、上記各画素２１８は行（図中、横方向）毎に画素間配線２０３により接続され、画素間配線２０３の端部には第２の端子部２１０が形成されている。

また、上記素子側基板２０１と対向して配される対向側基板２０２には、上記各画素２１８の列毎に対向する対向電極２０９が形成されており、上記各対向電極２０９の上方にはパッド２３７に対向するパッド２３６が形成されている。

なお、上記パッド２３６と上記パッド２３７により液晶を誘電体とするコンデンサーを構成して電極転移させるようになっている。

一方、図１１の（ｂ）の構成においては、上記素子側基板２０１の上記各画素２１８は、列毎（図中、縦方向）に画素間配線２０３により接続され、上記画素間配線２０３の端部には画素電極２０６に対し十分面積の広いパッド２１６が形成されている。

また、上記素子側基板２０１と対向して配される対向側基板２０２には、上記各画素２１８の行毎（図中、横方向）に対向する対向電極２０９が形成され、上記各対向電極２０９の端部には第２の端子部２１０が形成されている。上記対向電極２０９は光を透過するＩＴＯ等の透明材料から形成される。また、上記パッド２１６に対向する位置にパッド２１７が形成され、上記各パッド２１７の端部には第１の端子部２０７が設けられている。

図１１の（ａ）および図１１の（ｂ）の構成によれば、上記両基板２０１・２０２の何れか一方の基板にデータ信号入力用の端子および走査信号入力用の端子を配することができ、上記表示パネル２２１・２２２の周囲に配されて上記各端子に接続される回路部材について、一体化や接続方法の単純化を図ることが可能となり、上記表示パネル２２１・２２２を備えた液晶表示装置の小型化を図ることができると記載されている。

また、特許文献２には、図１２に示すように、下側の基板３１０には、データ信号線３０１と、上記データ信号線３０１が接続されたデータ信号線駆動回路３０２、走査信号線３０３と、上記走査信号線３０３が接続された走査信号線駆動回路３０４、上記データ信号線３０１と上記走査信号線３０３とに接続されたスイッチング素子３０５、該スイッチング素子３０５によってオン・オフされる画素電極３０６および上記データ信号線駆動回路３０２、上記走査信号線駆動回路３０４にパネル外部から各種信号を送るために、それらから引き出された引き回し配線群３０４ａが配設されている。

また、上記走査信号線駆動回路３０４の外側と上記データ信号線駆動回路３０２の対向対辺に沿って、コモン転移用配線３０７が配設されており、該コモン転移用配線３０７の対角位置にはコモン転移電極３０８が配設されている。

上記下側の基板３１０においては、額縁領域上に形成されたデータ信号線駆動回路３０２の手前側の辺から引き出されたビデオ信号配線群３０２ｂが、その引き出し方向に真っ直ぐに延伸され、シール部材３４０の配設ラインと交差する位置にまで達している。

そして、そのシール部材３４０の配設ラインに達した位置で、その先端にバイパス電極３０２ｃが形成された形となっている。

また、上記データ信号線駆動回路３０２の外側を平行に走るシール部材３４０の配設ラインの位置にもバイパス電極３０２ｄが形成されており、該バイパス電極３０２ｄは、シール部材３４０の配設ラインに交差するようになっている。

また、上記シール部材３４０の配設ラインの外側には、配線群３０２ｅが配設されており、上記配線群３０２ｅは、外部接続端子３３０に接続されている。

一方、上側の基板３２０には、下側の基板３１０の上記データ信号線駆動回路３０２の真上の領域の一部と、その外寄りの領域を併せた領域に対応する部分以外は、ほぼ一面に対向電極３１１が形成されている。

上記対向電極３１１が形成されてない領域には、上記引き回し配線群３０２ｂのバイパス配線群３１４が設けられており、上記バイパス配線群３１４の両端にはバイパス電極３１５・３１６が接続されている。

上記構成によれば、下側の基板３１０上に引き回されている複数本の配線のうち数本の配線について、その一部の区間を上側の基板３２０側を経由するようにしている。よって、上記下側の基板３１０上において、配線の占める面積を減らすことができ、その分、上記データ信号線駆動回路３０２を上記基板３１０の縁部の方に寄せた形をとることができ、狭額縁化を実現することができると記載されている。

日本国公開特許公報「特開２００１−２２２０２２号公報（２００１年８月１７日公開）」 日本国公開特許公報「特開２００７−２６４４４７号公報（２００７年１０月１１日公開）」

しかしながら、上記特許文献１の構成においては、上記表示パネル２２１・２２２の２辺に、走査信号線およびデータ信号線の数に相当する入力端子を設ける必要があるため、解像度の高い表示パネルにおいては、上記入力端子を大きいピッチで形成するのは困難であり、複数個の外付け駆動ＩＣをＴＡＢ方式で設ける工程において、精度の高いアライメント調整が要求されるので、生産性を向上させることができないという問題がある。

また、上記特許文献２においては、狭額縁化を実現する構成については記載されているが、外部制御回路の出力端子と表示パネルの入力端子とを、どのような構成によって電気的に接続するかについては全く記載がない。

よって、上記特許文献１および２の構成からは、部材コストを抑制するとともに、生産性を向上させることができる表示装置を実現することはできない。

本発明は、上記の問題点に鑑みてなされたものであり、生産単価の上昇を抑制でき、かつ、生産性の高い表示装置を提供することを目的とする。

本発明の表示装置は、上記の課題を解決するために、外部回路基板と、画素回路およびその駆動回路がモノリシックに形成された第１の基板と、上記第１の基板と対向して設けられた第２の基板とがこの順で重ねられた表示装置において、上記第２の基板の上記第１の基板と対向する面に設けられた複数の入力端子は、上記外部回路基板に備えられた複数の出力端子とは、平面視において重なるように対向配置されるが、上記第１の基板とは、重ならないように形成されており、上記入力端子と上記駆動回路とは、上記第１の基板および上記第２の基板間に配された導電体を介して電気的に接続され、上記入力端子と上記出力端子とは、上記各端子との接続面に導電帯および絶縁帯が縞状に形成されたコネクタを介して電気的に接続されていることを特徴としている。

上記構成によれば、上記表示装置においては、画素回路および駆動回路が、モノリシックに形成されているため、上記入力端子の数を大幅に減らすことができる。

よって、その分、上記第２の基板の上記第１の基板と対向する面に設ける複数の入力端子のピッチを大きくすることができる。

したがって、上記表示装置においては、入・出力端子数が少なく、かつ、該端子の端子幅およびピッチも比較的大きくすることができるため、高価なＦＰＣなどを用いて上記入力端子と出力端子とを接続する必要性がない。このため、ＦＰＣの代わりに、上記各端子との接続面に導電帯および絶縁帯が縞状に形成されたコネクタを使用することができる。このようなコネクタは、ＦＰＣより安価であり、入・出力端子に対する精密なアライメントも不要である。

この結果、上記第１の基板と上記第２の基板とを備えた表示パネルの入力端子、上記コネクタ、上記外部回路基板（制御回路）の出力端子を順に重ねるだけで、入・出力端子同士の電気的接続を完了させることができるので、生産単価の上昇を抑制でき、かつ、生産性の高い表示装置を実現することができる。

また、上記第２の基板が使用者に対面する表示面であるので、上記表示パネルが組み込まれた電子製品において、上記制御回路が上記表示パネルと使用者の間を遮ることなく、使い勝手のよい電子製品とすることができる。

本発明の表示装置は、以上のように、上記第２の基板の上記第１の基板と対向する面に設けられた複数の入力端子は、上記外部回路基板に備えられた複数の出力端子とは、平面視において重なるように対向配置されるが、上記第１の基板とは、重ならないように形成されており、上記入力端子と上記駆動回路とは、上記第１の基板および上記第２の基板間に配された導電体を介して電気的に接続され、上記入力端子と上記出力端子とは、上記各端子との接続面に導電帯および絶縁帯が縞状に形成されたコネクタを介して電気的に接続されている構成である。

それゆえ、生産単価の上昇を抑制でき、かつ、生産性の高い表示装置を実現することができるという効果を奏する。また、上記第２の基板が使用者に対面する表示面であるので、上記表示パネルが組み込まれた電子製品において、上記制御回路が上記表示パネルと使用者の間を遮ることなく、使い勝手のよい電子製品とすることができる。

本発明の一実施の形態の液晶表示装置の概略構成を示す分解斜視図である。 本発明の一実施の形態の液晶表示装置に備えられた対向電極基板を示す図である。 本発明の一実施の形態の液晶表示装置に備えられた表示パネルの概略構成を示す説明図である。 本発明の一実施の形態の液晶表示装置に備えられたＴＦＴ基板の表示領域に設けられたＴＦＴの製造プロセスを説明するための概略工程図である。 本発明の一実施の形態の液晶表示装置に備えられた表示パネルにおける表示領域の概略構成を示す断面図である。 本発明の他の実施の形態の液晶表示装置に備えられたＴＦＴ基板の構成を模式的に示す斜視図である。 本発明の他の実施の形態の液晶表示装置に備えられた保護回路の一例を示す回路図である。 図７の保護回路を有する本発明の他の実施の形態の液晶表示装置に備えられた表示パネルの入力端子近傍の構成を示す模式的な平面図である。 図８の表示パネルにおけるＡ−Ａ’断面図である。 従来の表示パネルの構成を示す斜視図である。 従来の表示パネルにおいて、その入力端子の構造を示す図であり、（ａ）はその一例を示し、（ｂ）は他の例を示している。 従来の他の表示パネルにおいて、その入力端子の構造の一例を示す斜視図である。

以下、図面に基づいて本発明の実施の形態について詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などはあくまで一実施形態に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。

本発明の表示装置は、生産単価の上昇を抑制でき、かつ、生産性が高い表示装置である。

〔実施の形態１〕
以下、図１〜３に基づいて、本発明の一実施の形態の液晶表示装置１の構成について説明する。

本実施の形態においては、表示装置の一例として、反射型の液晶表示装置１を前提に説明を行うが、これに限定されることなく、本発明は、自発光型表示装置、半透過型表示装置や透過型表示装置などにも適用することが可能であるのはもちろんである。

図１は、本発明の一実施の形態の液晶表示装置１の概略構成を示す構成図である。

図１に図示されているように、本実施の形態の液晶表示装置１は、複数のＴＦＴ素子と上記ＴＦＴ素子に接続された画素電極とモノリシックに形成された走査信号線駆動回路とデータ信号線駆動回路とを備えたＴＦＴ基板２（第１の基板）と、対向電極を備え、上記ＴＦＴ基板２と対向するように設けられている対向電極基板３（第２の基板）と、上記基板２・３間に封止された液晶層とを有する表示パネル１０と、上記表示パネル１０を制御するための信号を出力する制御回路を備えた外部回路基板５とを備えている。なお、この場合の表示面ＤＳは、上記対向電極基板３側にある。

本実施の形態においては、上記ＴＦＴ基板２と対向する基板側に対向電極が備えられている構造について説明するが、本発明がこれに限定されることはなく、例えば、ＩＰＳモードのように、対向基板側に対向電極を備えていない横電界方式の液晶モードの場合においても、適用できるのは勿論である。

図１においては、上記表示パネル１０に、データ信号や制御信号、電源を入力するため、複数の入力端子４・４ａ・１７が、上記対向電極基板３の上記ＴＦＴ基板２と対向する面に設けられている。なお、後述するように、入力端子４には、データ信号や制御信号が、他の入力端子４・１７より幅広に形成された入力端子４ａには、電源が、それぞれ入力され、上記ＴＦＴ基板２上の駆動回路に送られる。

一方、上記入力端子１７には、対向電極基板３の対向電極に印加される電圧が入力される。

また、上記ＴＦＴ基板２は、上記入力端子４・４ａ・１７が図中の下側に露出するように、上記対向電極基板３より短くなっている。言い換えれば、対向電極基板３は、ＴＦＴ基板２に対して、庇状に張り出している。

さらに、上記外部回路基板５に備えられた複数の出力端子６は、対応する上記入力端子４・４ａ・１７と、平面視において重なるように対向配置されている。

上記入力端子４・４ａ・１７と出力端子６とは、縞状に設けられた導電帯７と絶縁帯８とを有するゼブラコネクタ９によって導通されている。より具体的には、一対をなす入力端子４・４ａ・１７と出力端子６とは、ゼブラコネクタ９の上記導電帯７を間に挟むことによって電気的に接続されている。

上記ゼブラコネクタ９は、大きいピッチサイズを有するため、精密なアライメント調整を必要としない特徴があり、表示パネル１０の入力端子４・４ａ・１７、上記ゼブラコネクタ９、上記外部回路基板５の出力端子６を順に重ねるだけで接続を完了させることができるので、生産単価の上昇を抑制でき、かつ、生産性の高い液晶表示装置１を実現することができる。

図２は、上記入力端子４・４ａ・１７の平面的な構成を示す図である。

モノリシックに形成された駆動回路を駆動させるためには、データ信号や制御信号だけではなくＨｉｇｈ電源、Ｌｏｗ電源の入力も必須である。

図２に図示されているように、上記対向電極１６と入力端子４・４ａ・１７とを、金属より抵抗の大きいＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）やＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）のような薄膜によって形成した場合、工程を短縮することができる。しかしながら、抵抗の大きい上記薄膜のパターニングによって、一定の端子幅及び間隔で配置されるようにした入力端子に電源を入力すると、電圧降下等の不具合が生じるため電源用端子として好ましくない。

よって、図２に図示しているように、端子幅Ｗが他の入力端子４・１７より拡幅されたＨｉｇｈ電源用とＬｏｗ電源用の入力端子４ａを二つ設けるとよい。

なお、ピッチＰは、入力端子４・１７が、Ｄ１からＤｎへ向かう方向において、各端子の前端同士の間隙を示すものとする。

図示するように、他の入力端子４・１７間はピッチＰで、上記電源用の入力端子４ａ間はピッチ２Ｐで設けられており、上記電源用の入力端子４ａの端子幅Ｗは、ピッチＰで設けられたｎ本（Ｄ１〜Ｄｎ）の入力端子４・１７のＤ４とＤ５との間の幅分とＤ５の端子幅分とを合わせた分、すなわち、ピッチＰ分が拡幅されているが、必要であればさらに拡幅しても良い。

なお、ここで端子の拡幅のために端子ピッチＰを変える場合は、基本の端子ピッチＰの整数倍とすることが好ましい。

一般的に、ゼブラコネクタ９に備えられている導電帯７と絶縁帯８とは比較的広い間隔で設けられているため、上記入力端子４・４ａ・１７のピッチは、ゼブラコネクタ９の導電帯７と絶縁帯８との間隔に見合ったピッチで配置されているのが最も好都合であるからである。

なお、端子幅およびピッチの両方を変化させる例として、電源用端子を取り上げたが、例えばクロストークを避けたい信号が入力される端子同士のピッチを広くする場合のように、端子幅は、以前と等しくし（変えずに）、ピッチのみを変化（増加）させてもよい。しかしながら、市販されているゼブラコネクタに見合う端子ピッチは比較的大きくなるため、２つの端子に入力された信号が互いに干渉するようなことはほとんどない。したがって、実質的に電源端子や電流が大きい端子に着目して端子を拡幅する配慮で十分であろう。

上記構成とすることにより、モノリシックに形成された駆動回路に対応できるゼブラコネクタ９用の入力端子４・４ａ・１７を、上記対向電極基板３に設けられた対向電極１６と同じ透明で、抵抗が比較的大きいＩＴＯのような薄膜から形成することができる。

なお、本実施の形態においては、拡幅された入力端子４ａを二つ設けているが、これに限定されることはなく、これらの数は、必要に応じて、適宜調整できるのはもちろんである。

以上のように、上記液晶表示装置１においては、入力端子４・４ａ・１７の信号内容に応じて端子のピッチＰや端子幅Ｗを設定している。

以下、図３に基づいて、上記液晶表示装置１に備えられた表示パネル１０の構成についてさらに詳しく説明する。

図３は、上記液晶表示装置１に備えられた表示パネル１０の概略構成を示す構成図である。

上記ＴＦＴ基板２の上記対向電極基板３と対向する面には、画素電極２０とＴＦＴ素子２１とが形成されている表示領域１１と、上記表示領域１１の外側には、多結晶シリコンをベースとしてモノリシックに形成された走査信号線駆動回路１２とデータ信号線駆動回路１３とが備えられている。

本実施の形態においては、多結晶半導体膜として、多結晶シリコンを用いているが、これに限定されることなく、非晶質シリコン、非晶質ゲルマニウム、多結晶ゲルマニウム、非晶質シリコン・ゲルマニウム、多結晶シリコン・ゲルマニウム、非晶質シリコン・カーバイド、多結晶シリコン・カーバイドなどをレーザアニールにより多結晶化した半導体膜を用いることができる。

なお、上記レーザアニール方法について、詳しくは後述する。

図３における上記表示領域１１の部分拡大図に図示されているように、上記表示パネル１０には、マトリックス状に配された複数の画素電極２０と複数のデータ信号線ＳＬと、これらデータ信号線ＳＬに交差するように複数の走査信号線ＧＬとが設けられている。上記各データ信号線ＳＬと上記各走査信号線ＧＬとが交差する箇所に対応して上記ＴＦＴ素子２１が設けられている。

また、図１に図示されている上記外部回路基板５に備えられた出力端子６の一部からは、上記表示パネル１０に表示する画像の映像信号が出力される。上記映像信号は、上記画像の各画素の表示状態を示す映像データであって、時分割で転送される映像データに基づいて生成されている。さらに、別の複数個の出力端子６からは、上記映像信号を上記表示パネル１０に正しく表示するためのタイミング信号として、ソースクロック信号およびソーススタートパルス信号が、上記データ信号線駆動回路１３に出力され、ゲートクロック信号およびゲートスタートパルス信号が、上記走査信号線駆動回路１２に出力される。

上記走査信号線駆動回路１２は、上記ゲートクロック信号などのタイミング信号に同期して複数の走査信号線ＧＬを順次選択する。一方、上記データ信号線駆動回路１３は、上記ソースクロック信号などのタイミング信号に同期して動作し、各データ信号線ＳＬに応じたタイミングを特定し、上記各タイミングで上記映像信号をサンプリングし、サンプリング結果に応じた信号を、上記各データ信号線ＳＬに書き込む。

上記画素電極２０の大きさに合わせて分画されている上記表示パネル１０の各画素は、それぞれに対応する走査信号線ＧＬが選択されている間、それぞれに対応するデータ信号線ＳＬに出力されたデータに応じて、それぞれの明るさを制御し、映像信号が示す画像を表示する。

なお、図３には図示されてないが、上記表示パネル１０の場合は、各画素の対向電極１６と画素電極２０との間に液晶を挟んで液晶容量を構成するが、上記液晶容量に充電した電荷の減衰時間を長くするため、上記液晶容量と並列に補助容量（Ｃｓ）を接続する構成としてもよい。

なお、上記液晶表示装置１において、上記画素電極２０は、光反射性を有していることが好ましい。

上記構成によれば、光反射性を有する画素電極２０を備えた反射型または、半透過型の表示装置であっても、生産単価の上昇を抑制でき、かつ、生産性の高い液晶表示装置１を実現することができる。

また、本実施の形態においては、上記ＴＦＴ基板２に備えられた画素電極２０をアルミニウムや銀などのように反射率が高く、電気抵抗が低い物質で形成しているが、上記光反射性部材を設ける方法は、これに限定されることはない。

また、各画素に備えられた光反射性を有する画素電極２０の下にメモリー素子を内蔵し、消費電力の小さな表示装置としてもよい。メモリー素子としてはＳＲＡＭが挙げられる。ＳＲＡＭは１画素に１ビットでもよいし、階調表示させるのであれば複数のＳＲＡＭを各画素に配置すれば実現できる。このようにＳＲＡＭを各画素に内蔵した表示装置の場合は電源容量や電流値が小さくて済む為、ゼブラコネクタ９による端子接続に適している。

また、上記走査信号線駆動回路１２と上記データ信号線駆動回路１３からは、上記ＴＦＴ基板２の外部に向かって配線１４が引き出され、上記配線１４は、上記ＴＦＴ基板２上に設けられた第１の電極パッド１５・１５ａと接続されている。なお、配線１４および第１の電極パッド１５・１５ａは、導電部材を構成している。

すなわち、上記ＴＦＴ基板２の外部に取り出す全ての信号線や電源線のそれぞれに対して上記第１の電極パッド１５・１５ａが設けられ、上記第１の電極パッド１５・１５ａは、上記ＴＦＴ基板２の一辺端部に沿って配置されている。

一方、上記対向電極基板３においては、既に上述した拡幅された上記入力端子４ａの上部に設けられた第２の電極パッド１８ａは、他の第２の電極パッド１８より大きく形成されており、これに対向する第１の電極パッド１５ａも、他の第１の電極パッド１５より大きく形成されている。

また、上記対向電極１６の一部は、図示されているように、上記入力端子４・４ａが設けられている上記対向電極基板３の一辺の端部に延伸され、対向電極１６と同電位の入力端子１７となる。

また、入力端子１７が設けられている上記対向電極基板３の一辺には、上記対向電極１６と電気的に分離されている他の入力端子４・４ａが形成されており、上記個々の入力端子４・４ａには、上記導電部材を構成する第２の電極パッド１８・１８ａが付随している。

なお、上記第１の電極パッド１５・１５ａの数と上記第２の電極パッド１８・１８ａの数は同一であり、上記表示パネル１０を平面視したときに、上記第１の電極パッド１５・１５ａと上記第２の電極パッド１８・１８ａとが１対１に重なるように形成されている。

第１の電極パッド１５・１５ａと第２の電極パッド１８・１８ａとを導通させる導電体が含まれたシール材１９については、後述する。

上記構成によれば、上記ＴＦＴ基板２においては、走査信号線駆動回路１２とデータ信号線駆動回路１３とが、モノリシックに形成されているため、入力端子４・４ａの数を減らすことができ、入力端子４・４ａのピッチを大きくすることができる。この結果、入力端子４・４ａに対応させた上記第１の電極パッド１５・１５ａおよび第２の電極パッド１８・１８ａの各ピッチも大きくすることができるため、第１の電極パッド１５・１５ａおよび第２の電極パッド１８・１８ａにそれぞれ割りあてることができる面積を大きくすることができる。

よって、上記構成によれば、上記第１の電極パッド１５・１５ａと上記第２の電極パッド１８・１８ａとの導通抵抗を十分に低くすることができる液晶表示装置１を実現することができる。また、高価なＦＰＣなどを用いて上記表示パネル１０と上記外部回路基板５の出力端子６とを接続する必要性はなく、対応端子数が少なく、該端子のピッチサイズも比較的大きい安価なゼブラコネクタ９を用いることができる。

なお、図１〜３における、入力端子４・４ａ・１７、第１の電極パッド１５・１５ａ、第２の電極パッド１８・１８ａの数は、例示的に示すものであり、必要に応じて、適宜調整できるのはもちろんである。

次に、図３に図示されているシール材１９は、上記ＴＦＴ基板２と上記対向電極基板３とを所定の間隔で接合し、表示媒体を封止する役割を担っており、枠状に上記ＴＦＴ基板２の外周に沿うように形成される。なお、液晶材はこのシール材１９に囲まれた内側領域の間隙に充填される。

上記シール材１９としては、例えば、紫外線硬化樹脂、熱硬化樹脂、またはこれらの併用型樹脂を用いることができる。

上記シール材１９中には、金粒子のような導電体が含有されている。

上記構成によれば、上記ＴＦＴ基板２と上記対向電極基板３とを所定の間隔で接合する役割を担っているシール材１９中には、例えば、金粒子等の導電体が混入されている。このようなシール材１９を用いて、上記第１の電極パッド１５・１５ａと上記第２の電極パッド１８・１８ａとを電気的に接続する場合に生じる抵抗は、前述したとおり、上記第１の電極パッド１５・１５ａと上記第２の電極パッド１８・１８ａの面積が大きいため、回路上不都合が無い程度の抵抗とすることができる。

また、図３に図示されているように、上記第１の電極パッド１５・１５ａと上記第２の電極パッド１８・１８ａとは、シール材１９が形成される上記表示パネル１０の周縁部に設けられている。

よって、上記構成によれば、上記ＴＦＴ基板２と上記対向電極基板３とを所定の間隔で接合するためのシール材１９の形成工程と、上記第１の電極パッド１５・１５ａと上記第２の電極パッド１８・１８ａとを導通させるための導電体の形成工程を一つの工程とすることができ、生産性の高い液晶表示装置１を実現することができる。

また、図１および図３に図示されているように、上記液晶表示装置１において、上記入力端子４・４ａ・１７は、上記対向電極基板３の上記ＴＦＴ基板２と対向する面の一辺に沿って設けられている。

上記構成によれば、上記入力端子４・４ａ・１７が、上記対向電極基板３の一辺に沿って設けられているため、表示パネル１０の入力端子４・４ａ・１７、上記入力端子４・４ａ・１７に対応する１個のゼブラコネクタ９、上記外部回路基板５の出力端子６を順に重ねるだけで接続を完了させることができるので、生産単価の上昇を抑制でき、かつ、生産性の高い液晶表示装置１を実現することができる。

以下、図４に基づいて、上記ＴＦＴ基板２に備えられたＴＦＴ素子２１の製造プロセスを説明する。

図４は、上記ＴＦＴ基板２の表示領域１１にアクティブ素子として設けられたＴＦＴ素子２１の製造プロセスを説明するための概略工程図である。

本実施形態においては、上記ＴＦＴ基板２として、透明なガラス基板を用いているが、これに限定されることはなく、上記基板２としては、上記ガラス基板以外にも、石英、プラスチックなどからなるものを用いることができる。

先ず、図４の（ａ）に示すように、上記基板２上に、膜厚１００〜５００ｎｍ（好ましくは１５０〜３００ｎｍ）の下地膜２２を形成する。下地膜２２としては、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はスパッタ法によって形成されたシリコンを含む無機絶縁膜（例えば、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜など）を用いることができる。また、下地膜２２は複数の層が積層された構造であってもよい。上記基板２からの不純物イオンの拡散を効果的に抑制するという観点からは、下地膜２２はシリコン窒化膜、シリコン窒化酸化膜等の窒素を含む無機絶縁膜であることが好ましい。

次に、図４の（ｂ）に示すように、プラズマＣＶＤ法などによって非晶質半導体膜２３を成膜する。上記非晶質半導体膜２３の膜厚は２０ｎｍから１００ｎｍ程度が好ましい。

次に、図４の（ｃ）に示すように、上記非晶質半導体膜２３を、固体レーザ法等を用いて結晶化させることで結晶化半導体膜２４を形成する。

その後、図４の（ｄ）に示すように、得られた結晶化半導体膜２４をフォトリソ工程により所望の形状にパターニングすることで、膜厚２０〜１００ｎｍ（好ましくは３０〜７０ｎｍ）の上記結晶化半導体膜２４を形成することができる。

次に、図４の（ｅ）に示すように、上記結晶化半導体膜２４を覆うように膜厚３０〜１５０ｎｍ（好ましくは５０〜１００ｎｍ）のゲート絶縁膜２５を形成する。また、上記結晶化半導体膜２４の材質は、シリコンであるため、上記結晶化半導体膜２４との界面における界面準位を低減するという観点からは、上記ゲート絶縁膜２５はシリコン酸化膜であることが好ましい。なお、必要があれば、引き続いて上記ＴＦＴ素子２１の閾値電圧を制御する目的で、上記ゲート絶縁膜２５を介して、上記結晶化半導体膜２４の全面に不純物をイオン注入法又はイオンドーピング法によりドーピング（チャネルドーピング）する。チャネルドーピングに使用される不純物の例としては、Ｎチャネル型ＴＦＴとする場合は、ホウ素（Ｂ）等のＩＩＩ族元素を用いることができ、Ｐチャネル型ＴＦＴとする場合は、リン（Ｐ）等のＶ族元素を用いることができる。また、大面積基板を処理する場合の不純物の添加方法としては、イオンドーピング法が好適である。

続いて、図４の（ｆ）に示すように、導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、膜厚１００〜５００ｎｍ（好ましくは１５０〜３００ｎｍ）のゲート電極２６を形成する。

次に、図４の（ｇ）に示すように、上記ゲート電極２６をマスクとし、ボロン（Ｂ）、リン（Ｐ）等の不純物をイオン注入法または、イオンドーピング法によりドーピングを行い、上記結晶化半導体膜２４に低濃度ソース領域２４ｄ、２４ｂ（２４ｂは高濃度ソース領域となる）と低濃度ドレイン領域２４ｅ、２４ｃ（２４ｃは高濃度ドレイン領域となる）とを形成する。なお、上記ゲート電極２６によってマスクされた領域がチャネル領域２４ａとなる。さらに、上記ゲート電極２６を覆うように膜厚２０〜１５０ｎｍ（好ましくは３０〜１００ｎｍ）のキャップ膜２７を形成した後、上記キャップ膜２７をマスクとして上記結晶化半導体膜２４に自己整合的にボロン（Ｂ）、リン（Ｐ）等の不純物をイオン注入法又はイオンドーピング法によりドーピングを行い、高濃度ソース領域２４ｂと高濃度ドレイン領域２４ｃとを形成する。その後、上記結晶化半導体膜２４の活性化工程を経て、チャネル領域２４ａを除く領域に、ソース・ドレイン領域として機能する高濃度不純物領域２４ｂ、２４ｃを形成する。また、上記結晶化半導体膜２４の活性化工程としては、例えば、アニールオーブン等を用いて熱処理を行ってもよいし、エキシマレーザ等を照射してもよい。上記キャップ膜２７としては特に限定されず、例えば、プラズマＣＶＤ法又はスパッタ法によって形成されたシリコンを含む絶縁膜（例えば、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜など）を用いることができる。

さらには、図４の（ｈ）に示すように、スパッタ法やプラズマＣＶＤ法などを使用してシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜など、あるいはその積層からなる層間絶縁膜２８を３０ｎｍから１５００ｎｍ程度成膜する。

さらに、３００℃〜５５０℃で３０分から１２時間程度の熱処理を行うことにより、水素化を行う。これは上記層間絶縁膜２８に含まれる水素により、上記結晶化半導体膜２４のダングリングボンドなどの欠陥を終端するための工程である。水素プラズマや、水素が３〜１００％含まれる雰囲気中で３００〜４５０℃で熱処理を行うことによっても、水素化をすることができる。その後に、上記層間絶縁膜２８に、上記結晶化半導体膜２４の高濃度ソース領域２４ｂ及び高濃度ドレイン領域２４ｃに通じるコンタクトホール２９を形成した後、スパッタ法などにより、基板の上側全面に金属膜３０を形成する。金属膜３０としては、例えば、Ｔｉ１００ｎｍ、Ａｌ３５０ｎｍ、Ｔｉ１００ｎｍの積層膜を形成し、感光性レジストを使用して、上記金属膜３０の上に、所望のソースおよびドレイン電極用のレジストパターンを形成する。次に、レジストパターンをマスクにして上記金属膜３０をエッチングすることにより、ソース電極およびドレイン電極を形成する。その後、レジストパターンを除去する。なお、本実施の形態においては、金属膜３０をＴｉ／Ａｌ／Ｔｉの積層としているが、特に限定はされず、低抵抗金属であるＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄなどから選ばれた元素、あるいは前記元素を主成分とする合金材料もしくは化合物材料で、必要に応じて積層構造として形成しても良い。

次いで、図４の（ｉ）に示すように、保護絶縁膜３１として、透明絶縁膜であるシリコン酸化膜や感光性アクリル樹脂等を使用する。本実施の形態においては、感光性アクリル樹脂を使用し、スルーホール３２のパターンを形成した。

最後に、本実施の形態においては、反射型の液晶表示装置１を作製するため、画素電極２０としては、Ａｌ、Ａｇなどの高反射率を示し、かつ電気抵抗の低い導電膜をスパッタ法などで例えば１００ｎｍ程度形成し、感光性レジストを使用して、所望のパターンを形成し、レジストパターンをマスクにして、上記導電膜をエッチングすることにより、パターニングを行う。

なお、透過型の液晶表示装置を作製するためには、画素電極２０としては、ＩＴＯ、ＩＺＯなどの透明導電膜を用いればよい。

以上のようなＴＦＴ素子２１の製造プロセスを用いて、上記ＴＦＴ基板２の上記表示領域１１の外側には、走査信号線駆動回路１２、データ信号線駆動回路１３、第１の電極パッド１５・１５ａなどを設ける。

図５は、本発明の一実施の形態の液晶表示装置１に備えられた表示パネル１０における表示領域１１の概略構成を示す断面図である。

図５に示すように、上記液晶表示装置１は、上記ＴＦＴ基板２と、これに対向する対向電極１６を備える対向電極基板３とを備え、これらの基板の間に液晶層３６がシール材１９（未図示）によって封入された構成を有する表示パネル１０を備えている。

上記表示パネル１０は、反射型であるため、対向電極基板３側にのみ偏光板３７が備えられているが、表示パネルが透過型である場合は、上記ＴＦＴ基板２と対向電極基板３とに偏光板３７が備えられる。

また、明るい表示を欲するのであれば偏光板を必要としない液晶モードを採用してもよい。たとえば、その一例としては、光散乱性液晶が挙げられ、高分子分散液晶や高分子ネットワーク液晶を用いると明るい表示が得られ、且つ、高価な偏光板を用いないので製造コストを削減できる。

また、本実施の形態の液晶表示装置１は、反射型であるため、バックライトを備える必要はないが、透過型に適用するためには、画素電極２０として、ＩＴＯ、ＩＺＯなどの透明導電膜を用いるとともに、図１に示す、上記表示パネル１０と上記外部回路基板５との間に、バックライトを設ける空間を作ればよい。

〔実施の形態２〕
つぎに、図６〜９に基づいて、本発明の第２の実施形態について説明する。本実施の形態は、実施の形態１の液晶表示装置に保護回路を設けたものを示し、その他の構成については実施の形態１において説明したとおりである。説明の便宜上、上記の実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。

図６は、本実施の形態の液晶表示装置１に備えられたＴＦＴ基板２ａの構成を示す平面図である。

図６に図示されているように、上記ＴＦＴ基板２ａの対向電極基板３と対向する面には、駆動回路１２・１３と、保護回路３８と、第１の電極パッド１５・１５ａとが、この順で電気的に接続されるようにモノリシックに形成されていることが好ましい。

上記構成によれば、図示されていない複数の入力端子４から侵入する静電気やノイズ電流によって、上記駆動回路１２・１３内に備えられたＴＦＴ素子などが破損するのを防ぐことができる。

なお、上述したＨｉｇｈ電源用およびＬｏｗ電源用に相当する入力端子４ａと電気的に接続されている第１の電極パッド１５ａには、保護回路３８は設けてない。

また、実施の形態１で既に説明したように、上記第１の電極パッド１５・１５ａ上には、シール材１９が形成されるため、上記構成では、シール材１９の内側に上記保護回路３８が形成されることとなるので、上記保護回路３８を外部からの傷や腐食から守ることができる。

また、上記保護回路３８は、例えば、上記駆動回路１２・１３の内部などのように、上記ＴＦＴ基板２ａの対向電極基板３と対向する面の複数個所に設けることもできる。

図７は、本実施の形態の液晶表示装置１に備えられた保護回路３８の一例を示す回路図である。

図示されているように、上記保護回路３８には、上述した表示領域１１に設けられたＴＦＴ素子２１と同じ製造プロセスによって形成されたトランジスタ（ＴＦＴ１・ＴＦＴ２）が二つ備えられている。

一方のトランジスタ（ＴＦＴ１）のドレイン電極は、Ｈ電源に接続されており、ソース電極は、保護の対象となる入力端子４から駆動回路１２・１３に至る配線に接続されている。さらに、上記トランジスタ（ＴＦＴ１）は、上記ドレイン電極とゲート電極とが接続された構成となっており、ダイオードのような特性を示す。

すなわち、静電気などにより、上記配線にＨ電源以上の電圧が印加された場合に、上記トランジスタ（ＴＦＴ１）がオンとなり、異常電流を逃がす構造となっている。

また、他方のトランジスタ（ＴＦＴ２）のドレイン電極は、保護の対象となる入力端子４から駆動回路１２・１３に至る配線に接続されており、ソース電極はＬ電源に接続されている。さらに、上記トランジスタ（ＴＦＴ２）は、上記ＴＦＴ１と同様に、上記ドレイン電極とゲート電極とが接続された構成となっており、ダイオードのような特性を示す。

よって、上記配線にＬ電源以下の電圧が印加された場合に、上記トランジスタ（ＴＦＴ２）がオンとなり、Ｌ電源から電流が流れる構成となっている。

したがって、上記構成によれば、上記配線に印加される電圧を常にＨ電源以下、Ｌ電源以上に維持することができ、上記駆動回路１２・１３内に備えられたＴＦＴ素子などが破損するのを防ぐことができる。

また、図示されているように、上記保護回路３８においては、上記配線に抵抗Ｒ１・Ｒ２が設けられており、上記配線と上記Ｈ電源および上記Ｌ電源間には、容量Ｃ１・Ｃ２がそれぞれ設けられている。

よって、上記配線に強い電圧が瞬間的に印加されたとしても、上記トランジスタ（ＴＦＴ１・ＴＦＴ２）自体の破損を防止することができる。

本実施の形態においては、図７に図示されているような構造の保護回路３８を設けているが、これに限らず様々な構成が提案されており適宜構成を変えても良い。例えば、抵抗とトランジスタとから構成される保護回路なども適宜用いることができる。

なお、多くの保護回路では、図７における抵抗Ｒ１に相当する回路素子を有することが多い。

図８は、図７の保護回路３８を備えた表示パネル１０の入力端子４近傍の構成を示す平面図である。

また、図９は、図８の表示パネル１０のＡ−Ａ’線における断面構造を示す断面図である。

図８、９に図示されているように、入力端子４から駆動回路１２・１３に至るまでの構成物の接続関係は、「入力端子４」−「第２の電極パッド１８」−「シール材１９中の導電体１９ａ」−「第１の電極パッド１５」−「保護回路３８」−「駆動回路１２・１３」となっている。

図９に示すように、ＴＦＴ基板２上には、下地膜２２が形成され、下地膜２２上に、半導体膜２４が図８に示すＴＦＴ部の形成位置に対応して設けられている。半導体膜２４は、ゲート絶縁膜２５で覆われている。ゲート絶縁膜２５上には、抵抗Ｒ１、容量Ｃ１・Ｃ２を形成するための対向電極の一方（Ｌ電源線およびＨ電源線の一部）、ゲート電極２６、上記Ｌ電源に接続されたＬ電源線、および上記Ｈ電源に接続されたＨ電源線が、同一のメタル層のパターニングによって形成されている。

さらに、抵抗Ｒ１、容量Ｃ１・Ｃ２を形成するための電極（Ｌ電源線およびＨ電源線の一部）、ゲート電極２６、上記Ｌ電源に接続されたＬ電源線、および上記Ｈ電源に接続されたＨ電源線を、層間保護膜２８（絶縁層）が覆い、層間保護膜２８の上に、抵抗Ｒ１と、図８に示すＴＦＴ部のソース電極およびドレイン電極と、容量Ｃ１・Ｃ２を形成するための対向電極の他方と、保護の対象となる配線とを電気的に接続するためのメタル膜３３・３４が導通状態で設けられている。

上記メタル膜３３は、層間保護膜２８に形成されたコンタクトホール３５を介して、抵抗Ｒ１と接続されている。

なお、上記ＴＦＴ部において、Ｈ電源線に電気的に接続されたドレイン電極３０ａと、Ｌ電源線に電気的に接続されたソース電極３０ｂも、上記メタル膜３３・３４を形成するためのメタル層のパターニングによって形成されている。

上記抵抗Ｒ１は、ゲート電極２６を形成するためのメタル層を蛇行する形状にパターニングすることによって、所望の抵抗値となるように、形成されている。また、上記メタル膜３４とＨ電源線とによって、上記容量Ｃ１が形成され、上記メタル膜３３とＬ電源線とによって、上記容量Ｃ２が形成されている。

また、抵抗Ｒ１は、第１の電極パッド１５と電気的に接続された中間メタル膜３６と、層間保護膜２８に形成されたコンタクトホール３５を介して、電気的に接続されている。中間メタル膜３６もまた、上記メタル膜３３・３４を形成するためのメタル層のパターニングによって形成されている。

上記メタル膜３３・３４および中間メタル膜３６は、保護絶縁膜３１（絶縁層）によって覆われている。

中間メタル膜３６の上方であって、保護絶縁膜３１の上には、第１の電極パッド１５が形成されている。中間メタル膜３６と第１の電極パッド１５とは、保護絶縁膜３１に形成されたスルーホール３２（コンタクトホール）を介して、電気的に接続されている。

この第１の電極パッド１５を覆うように、シール材１９が設けられ、シール材１９中に含有された導電体１９ａを介して、第２の電極パッド１８との導通が図られている。

上記のように、上記第１の電極パッド１５と上記抵抗Ｒ１とは、上記層間絶縁膜２８および保護絶縁膜３１に設けられたコンタクトホール３５およびスルーホール３２を介して接続されている。つまり、上記第１の電極パッド１５を上記抵抗Ｒ１の上層に、上記層間絶縁膜２８または／および保護絶縁膜３１を介して重ねて配置している。この結果、上記保護回路３８と上記第１の電極パッド１５の占める面積を小さくすることができる。

よって、上記液晶表示装置１に備えられた表示パネル１０の額縁を小さくすることができる。

また、上記構成によれば、上記層間絶縁膜２８および保護絶縁膜３１の内部に、コンタクトホール３５およびスルーホール３２の形成に伴って、異物が混入し、上記第１の電極パッド１５と上記抵抗Ｒ１とが短絡しても、同じ配線上における短絡であるため、上記抵抗Ｒ１の値が変わるのみの影響に留まり、上記駆動回路１２・１３の動作には殆ど影響がない。

なお、上記保護絶縁膜３１、スルーホール３２および中間メタル膜３６を省略し、上記第１の電極パッド１５を上記層間絶縁膜２８上に形成する構成としてもよい。ただし、上記第１の電極パッド１５と上記抵抗Ｒ１とをより確実に離間し、抵抗Ｒ１の値を適正値に確保する観点では、上記層間絶縁膜２８および上記保護絶縁膜３１の２層を設けることが好ましい。上記層間絶縁膜２８および上記保護絶縁膜３１の２層を設けることにより、上記第１の電極パッド１５と上記抵抗Ｒ１とが上記２層構造の絶縁層越しに短絡する確率を確実に低くすることができる。

上記の効果は、１層構造の絶縁層を十分に厚く設けた場合にも得ることはできるが、この場合には、成膜に時間がかかるとともに、多数のスルーホールを絶縁層に形成するといった微細パターニングが困難になるという問題がある。

また、上記液晶表示装置１において、図３に図示する上記第１の電極パッド１５・１５ａと画素電極２０とは、同一材料であり、同一層のパターニングによって形成されていることが好ましい。

また、上記液晶表示装置１において、図３に図示する上記第２の電極パッド１８・１８ａと対向電極１６とは、同一材料であり、同一層のパターニングによって形成されていることが好ましい。

上記構成によれば、上記ＴＦＴ基板２・２ａに備えられた上記第１の電極パッド１５・１５ａと上記画素電極２０とを、または、上記対向電極基板３に備えられた上記第２の電極パッド１８・１８ａと上記対向電極１６とを、同一材料で形成し、同時に所定の形状にパターニングすることができる。

よって、製造工程が短縮化された生産性の高い液晶表示装置１を実現することができる。

〔実施の形態３〕
以下、本発明の第３の実施形態について説明する。本実施の形態は、有機ＥＬ表示装置を示し、その他の構成については実施の形態１において説明したとおりである。説明の便宜上、上記の実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。

上記ＴＦＴ基板２・２ａと上記対向電極基板３との間には、有機発光層が備えられていることが好ましい。

図示は省略するが、例えば、上記ＴＦＴ基板２・２ａには、金属膜から形成される陰極が、上記対向電極基板３には、ＩＴＯ、ＩＺＯなどの透明電極（正極）が形成され、上記両電極間に有機発光層が挟まれるように設けられている。

上記構成によれば、視野角が広く、コントラスト比の高い自発光型の薄型の表示装置を実現することができる。

本発明の表示装置において、上記入力端子の端子幅は、上記入力端子に入力される信号内容に応じて設定されていることが好ましい。

本発明の表示装置において、上記入力端子のピッチは、上記入力端子に入力される信号内容に応じて設定されていることが好ましい。

本発明の表示装置において、電源信号が入力される上記入力端子は、その他の信号が入力される上記入力端子に比べて、端子幅が幅広に形成されていることが好ましい。

モノリシックに形成された画素回路およびその駆動回路を駆動させるためには、データ信号や制御信号だけではなく電源が必須である。

ところが、金属と比較して抵抗の大きい、例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）のような薄膜などによって、一定の端子幅及び間隔で配置された入力端子を電源用端子として用いると、電源用端子において電圧降下等の不具合が発生する恐れがある。

また、例えばクロストークを避けたい信号が入力される端子同士のピッチを広くする方が好ましい場合がある。

上記構成によれば、上記入力端子に入力される信号内容に応じて、上記入力端子の端子幅やピッチを設定することができる。

また、上記構成によれば、例えば、データ信号や制御信号の入力端子より、電源の入力端子の端子幅を拡幅に形成し、抵抗を下げることで、電源用端子において電圧降下等の不具合が発生するのを抑制することができる。

本発明の表示装置において、上記入力端子と上記駆動回路とは、上記駆動回路に電気的に接続され、上記第１の基板の上記第２の基板と対向する面に設けられた第１の電極パッドと、上記入力端子に電気的に接続され、上記第２の基板の上記第１の基板と対向する面に設けられた第２の電極パッドとが、上記電極パッド間に配された上記導電体を介して電気的に接続されることにより、電気的に接続されていることが好ましい。

上記構成によれば、上記入力端子と上記駆動回路とは、上記第１の電極パッドと上記第２の電極パッドと上記電極パッド間に配された上記導電体とを介して電気的に接続されている。

上記表示装置においては、画素回路および駆動回路が、モノリシックに形成されているため、この分、上記第１の電極パッドと上記第２の電極パッドの面積を大きくすることができる。

よって、上記第１の電極パッドと上記第２の電極パッドとを電気的に接続する場合に生じる抵抗を、回路上不都合が無い程度の抵抗とすることができる。

本発明の表示装置において、上記導電体は、上記第１の基板と上記第２の基板とを貼り合わせるシール材に含まれていることが好ましい。

上記構成によれば、上記第１の基板と上記第２の基板とを所定の間隔で接合する役割を担っている上記シール材中に、例えば、金粒子等の導電体が含有されている。

よって、上記構成によれば、上記第１の基板と上記第２の基板とを所定の間隔で接合するためのシール材の形成工程と、上記駆動回路と上記入力端子とを導通させる工程とを一つの工程とすることができ、生産性の高い表示装置を実現することができる。

本発明の表示装置において、上記駆動回路と上記第１の電極パッドとは、保護回路を介して電気的に接続されていることが好ましい。

上記構成によれば、上記駆動回路が備えられた上記第１の基板に保護回路が設けられているため、上記入力端子から侵入する静電気やノイズ電流によって、上記駆動回路内に備えられたアクティブ素子が破損するのを防ぐことができる。

本発明の表示装置において、上記保護回路は、抵抗体を備えており、上記第１の電極パッドは、上記抵抗体と重なるように、上記抵抗体を覆うように設けられた絶縁層上に設けられ、上記第１の電極パッドと上記抵抗体とは、上記絶縁層に形成されたコンタクトホールを介して電気的に接続されていることが好ましい。

上記構成によれば、上記第１の電極パッドを上記抵抗体の上層に上記絶縁層を介して重ねて配置しているので、上記保護回路と上記第１の電極パッドの占める面積を小さくすることができる。

よって、上記表示装置の額縁を小さくすることができる。

また、上記構成によれば、コンタクトホールの形成に伴って、上記絶縁層の内部に異物が混入し、上記第１の電極パッドと上記抵抗体とが短絡しても、同じ配線上における短絡であるため、上記抵抗体の値が変わるのみの影響に留まり、上記駆動回路の動作には殆ど影響がないというメリットもある。

本発明の表示装置において、上記絶縁層は、少なくとも２層から構成されていることが好ましい。

上記構成によれば、上記絶縁層は、複数層構造であるため、上記第１の電極パッドと上記抵抗体とをより確実に離間する構造となっている。

よって、上記第１の電極パッドと上記抵抗体とが上記複数層構造の絶縁層越しに短絡する確率を確実に低くすることができる。

なお、上記の効果は、１層構造の絶縁層を十分に厚く設けた場合にも得ることはできる。しかし、成膜に時間がかかるとともに、コンタクトホールを含む微細なパターニングが困難になるという１層構造に伴う問題を、上記の構成は回避できるメリットがある。

本発明の表示装置において、上記保護回路は、抵抗体、トランジスタ、および容量を含んで構成されていることが好ましい。

上記構成によれば、強い電圧が瞬間的に印加されたとしても、上記保護回路に備えられたトランジスタの破損を防止することができるとともに、上記入力端子から侵入する静電気やノイズ電流によって、上記駆動回路内に備えられたアクティブ素子が破損するのを防ぐことができる。

本発明の表示装置において、上記第１の基板と上記第２の基板との間には、液晶層が備えられていることが好ましい。

本発明の表示装置において、上記第１の基板と上記第２の基板との間には、有機発光層が備えられていることが好ましい。

本発明の表示装置において、上記液晶層に電圧を印加するため、上記第１の基板には、画素電極が、上記第２の基板には、共通電極が設けられており、上記第１の電極パッドと上記画素電極とは、同一材料であり、同一層のパターニングによって形成され、上記第２の電極パッドと上記共通電極とは、同一材料であり、同一層のパターニングによって形成されていることが好ましい。

上記構成によれば、上記第１の基板に備えられた上記第１の電極パッドと上記画素電極とを、上記第２の基板に備えられた上記第２の電極パッドと上記対向電極とを、同一材料で形成し、同時に所定の形状にパターニングすることができる。

よって、製造工程が短縮化された生産性の高い表示装置を実現することができる。

本発明の表示装置において、上記画素電極は、光反射性を有していることが好ましい。

上記構成によれば、光反射性を有する画素電極を備えた反射型の表示装置、半透過型の表示装置であっても、生産単価の上昇を抑制でき、かつ、生産性の高い表示装置を実現することができる。

本発明の表示装置において、上記入力端子は、上記第２の基板の上記第１の基板と対向する面の周縁の一辺に沿って設けられていることが好ましい。

上記構成によれば、上記入力端子が、上記第２の基板の一辺に沿って集約的に設けられているため、上記入力端子、１個のコネクタ、上記出力端子を順に重ねるだけで接続を完了させることができるので、生産単価の上昇を抑制でき、かつ、生産性の高い表示装置を実現することができる。

本発明の表示装置において、上記第１の基板には、上記出力端子と上記入力端子とを介して入力された映像信号を貯蔵するメモリー素子が備えられていることが好ましい。

上記構成によれば、例えば、上記表示装置に、一定期間同じ画像を表示する場合などにおいて、上記メモリー素子に貯蔵された映像信号を用いることができるので消費電力の小さな表示装置を実現することができる。

なお、このような表示装置の場合は電源容量や電流値が小さくて済む為、上述したコネクタによる端子接続に適している。

上記メモリー素子としては、ＳＲＡＭなどを挙げることができるが、これに限定されることはない。

本発明は上記した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。

本発明は、液晶表示装置、有機ＥＬ表示装置などの表示装置に適用することができる。

１ 液晶表示装置（表示装置）
２、２ａ ＴＦＴ基板（第１の基板）
３ 対向電極基板（第２の基板）
４、４ａ、１７ 入力端子
５ 外部回路基板
６ 出力端子
７ 導電帯
８ 絶縁帯
９ ゼブラコネクタ（コネクタ）
１０ 表示パネル
１１ 表示領域
１２ 走査信号線駆動回路
１３ データ信号線駆動回路
１４ 配線
１５、１５ａ 第１の電極パッド
１６ 対向電極
１８、１８ａ 第２の電極パッド
１９ シール材
１９ａ 導電体
２０ 画素電極
２１ ＴＦＴ素子
２８ 層間保護膜（絶縁層）
２９、３５ コンタクトホール
３１ 保護絶縁膜（絶縁層）
３２ スルーホール（コンタクトホール）
３８ 保護回路
Ｒ１ 保護回路中の抵抗（抵抗体）
Ｃ１、Ｃ２ 保護回路中の容量（容量）
ＴＦＴ１、ＴＦＴ２、ＴＦＴ部 保護回路中のトランジスタ（トランジスタ）
ＧＬ 走査信号線
ＳＬ データ信号線
Ｐ ピッチ
Ｗ 端子幅

Claims (13)

1. 外部回路基板と、
   画素回路およびその駆動回路がモノリシックに形成された第１の基板と、
   上記第１の基板と対向して設けられた第２の基板とがこの順で重ねられた表示装置において、
   上記第２の基板の上記第１の基板と対向する面に設けられた複数の入力端子は、
   上記外部回路基板に備えられた複数の出力端子とは、平面視において重なるように対向配置されるが、
   上記第１の基板とは、重ならないように形成されており、
   上記入力端子と上記駆動回路とは、
   上記駆動回路に電気的に接続され、上記第１の基板の上記第２の基板と対向する面に設けられた第１の電極パッドと、
   上記入力端子に電気的に接続され、上記第２の基板の上記第１の基板と対向する面に設けられた第２の電極パッドとが、
   上記電極パッド間に配された導電体を介して電気的に接続されることにより、電気的に接続されており、
   上記入力端子と上記出力端子とは、上記各端子との接続面に導電帯および絶縁帯が縞状に形成されたコネクタを介して電気的に接続されており、
   上記駆動回路と上記第１の電極パッドとは、保護回路を介して電気的に接続され、
   上記保護回路は、抵抗体を備え、上記第１の電極パッドは、上記抵抗体と重なるように、上記抵抗体を覆うように設けられた絶縁層上に設けられ、
   上記第１の電極パッドと上記抵抗体とは、上記絶縁層に形成されたコンタクトホールを介して電気的に接続されていることを特徴とする表示装置。
2. 上記入力端子の端子幅は、上記入力端子に入力される信号内容に応じて設定されていることを特徴とする請求項１に記載の表示装置。
3. 上記入力端子のピッチは、上記入力端子に入力される信号内容に応じて設定されていることを特徴とする請求項１または２に記載の表示装置。
4. 電源信号が入力される上記入力端子は、その他の信号が入力される上記入力端子に比べて、端子幅が幅広に形成されていることを特徴とする請求項１から３の何れか１項に記載の表示装置。
5. 上記導電体は、上記第１の基板と上記第２の基板とを貼り合わせるシール材に含まれていることを特徴とする請求項１から４の何れか１項に記載の表示装置。
6. 上記絶縁層は、少なくとも２層から構成されていることを特徴とする請求項１から５の何れか１項に記載の表示装置。
7. 上記保護回路は、抵抗体、トランジスタ、および容量を含んで構成されていることを特徴とする請求項１から６の何れか１項に記載の表示装置。
8. 上記第１の基板と上記第２の基板との間には、液晶層が備えられていることを特徴とする請求項１から７の何れか１項に記載の表示装置。
9. 上記第１の基板と上記第２の基板との間には、有機発光層が備えられていることを特徴とする請求項１から７の何れか１項に記載の表示装置。
10. 上記液晶層に電圧を印加するため、
    上記第１の基板には、画素電極が、
    上記第２の基板には、共通電極が設けられており、
    上記駆動回路に電気的に接続され、上記第１の基板の上記第２の基板と対向する面に設けられた第１の電極パッドと上記画素電極とは、同一材料であり、同一層のパターニングによって形成され、
    上記入力端子に電気的に接続され、上記第２の基板の上記第１の基板と対向する面に設けられた第２の電極パッドと上記共通電極とは、同一材料であり、同一層のパターニングによって形成されていることを特徴とする請求項８に記載の表示装置。
11. 上記画素電極は、光反射性を有していることを特徴とする請求項１０に記載の表示装置。
12. 上記入力端子は、上記第２の基板の上記第１の基板と対向する面の周縁の一辺に沿って設けられていることを特徴とする請求項１から１１の何れか１項に記載の表示装置。
13. 上記第１の基板には、上記出力端子と上記入力端子とを介して入力された映像信号を貯蔵するメモリー素子が備えられていることを特徴とする請求項１から１２の何れか１項に記載の表示装置。
    

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