WO2020066379A1 - 表示装置 - Google Patents

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WO2020066379A1
WO2020066379A1 PCT/JP2019/032706 JP2019032706W WO2020066379A1 WO 2020066379 A1 WO2020066379 A1 WO 2020066379A1 JP 2019032706 W JP2019032706 W JP 2019032706W WO 2020066379 A1 WO2020066379 A1 WO 2020066379A1
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pixel
gate
signal
electrode
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PCT/JP2019/032706
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French (fr)
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弘平 木下
田中　千浩
Original Assignee
株式会社ジャパンディスプレイ
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    • G09G2354/00—Aspects of interface with display user

Definitions

  • the present invention relates to a display device.
  • a so-called touch panel a touch detection device capable of detecting an external proximity object
  • the touch panel is mounted or integrated on a display device such as a liquid crystal display device and used as a display device.
  • a display device such as a liquid crystal display device
  • a configuration is known in which a drive electrode for display is divided and shared as a drive electrode for touch detection (for example, see Patent Document 1).
  • the electrical relationship between the drive electrode and the pixel may be different between a pixel near the boundary between the drive electrodes and a pixel in another region. For this reason, a luminance difference may occur on the display screen, and display quality may be degraded.
  • An object of the present invention is to provide a display device capable of suppressing a decrease in display quality.
  • the display device includes a first pixel electrode, a plurality of pixel electrodes including a second pixel electrode adjacent to the first pixel electrode in a first direction, and the first pixel electrode.
  • a first switching element connected to the second pixel electrode, a plurality of switching elements including a second switching element connected to the second pixel electrode, and a first gate line connected to the first switching element.
  • a second gate line connected to the second switching element, a plurality of gate lines extending in a second direction intersecting the first direction, and a gate for supplying a gate signal to the gate line
  • the display device includes a plurality of pixels arranged in a first direction and a second direction, a gate driver driving the pixels arranged in the second direction via a gate line, and a signal line.
  • a source driver for supplying a pixel signal to the pixels arranged in the first direction; and a plurality of drive electrodes arranged in the first direction, wherein the gate driver has a first pixel connected to the first drive electrode.
  • the second pixel electrode and the second pixel on which the second gate line overlaps are simultaneously driven.
  • FIG. 1 is a block diagram illustrating a configuration example of a display device according to the embodiment.
  • FIG. 2 is a cross-sectional view illustrating a schematic cross-sectional structure of the display device according to the embodiment.
  • FIG. 3 is a plan view schematically illustrating a TFT substrate included in the display device according to the embodiment.
  • FIG. 4 is a plan view schematically showing a counter substrate constituting the display device according to the embodiment.
  • FIG. 5 is an enlarged view of the vicinity of a boundary between drive electrodes of the display device according to the embodiment.
  • FIG. 6 is a diagram illustrating an example of a timing chart according to the first driving method.
  • FIG. 7A is a diagram illustrating a held potential of a pixel electrode in a pixel in which a gate line and a pixel electrode overlap the same drive electrode in the first driving method.
  • FIG. 7B is a diagram illustrating a held potential of a pixel electrode in a pixel where a gate line and a pixel electrode overlap a different drive electrode in the first driving method.
  • FIG. 8 is a diagram illustrating an example of image display in the first driving method.
  • FIG. 9 is a diagram showing a timing chart according to the second driving method.
  • FIG. 10 is a diagram illustrating a timing chart according to a modification of the embodiment.
  • FIG. 11 is a plan view schematically showing a TFT substrate different from FIG. 3 constituting the display device according to the embodiment.
  • FIG. 1 is a block diagram illustrating a configuration example of a display device according to the embodiment.
  • the display device 1 includes a display region 20 in which a plurality of pixels Pix are arranged in a row direction (Dx direction) (second direction) and a column direction (Dy direction) (first direction), and a gate driver 12.
  • FIG. 1 shows only some of the pixels Pix, the pixels Pix are arranged over the entire display area 20.
  • the display device 1 is a so-called in-cell type device in which a capacitive touch sensor is integrated with a display area 20 for displaying an image. Integrating the display device 1 with a built-in capacitive touch sensor means, for example, that a part of a substrate or an electrode in the display area 20 is replaced with a part of a substrate or an electrode used as a touch sensor. And also serving as a member. In the example shown in FIG. 1, some components of the touch sensor are omitted.
  • the pixel Pix has a pixel electrode 22 and a switching element Tr.
  • the switching element Tr is configured by a thin film transistor, and is configured by, for example, an n-channel MOS (Metal Oxide Semiconductor) TFT.
  • One of the source and the drain of the switching element Tr is connected to the signal line SGL, the gate is connected to the gate line GCL, and the other of the source and the drain is connected to the pixel electrode 22.
  • the pixel Pix is connected to other pixels Pix arranged in the row direction (Dx direction) by the gate line GCL.
  • the gate line GCL is connected to the gate driver 12, and a gate signal GATE (1, 2,..., M) is supplied from the gate driver 12.
  • the pixel Pix is connected to another pixel Pix arranged in the column direction (Dy direction) by the signal line SGL.
  • the signal line SGL is connected to the source driver 13, and the pixel signal SIG (1, 2,..., P) is supplied from the source driver 13.
  • a plurality of drive electrodes COML (1,..., A-1, a,..., A) extending in the row direction (Dx direction) along the gate line GCL are provided.
  • the drive electrodes COML (1,..., A-1, a,..., A) are aligned with the display area 20 in a direction (Dz direction) orthogonal to the row direction (Dx direction) and the column direction (Dy direction). overlapping.
  • the timing controller 15 includes a first line memory 151, a second line memory 152, a multiplexer 153, and a timing pulse supply unit 154 (TC).
  • the timing controller 15 is a circuit that controls the gate driver 12 and the source driver 13 based on image data VDISP, a horizontal synchronization signal HSYNC, a vertical synchronization signal VSYNC, and a clock signal CLK input from outside.
  • the image data VDISP is, for example, 8-bit parallel data of an R signal, a G signal, and a B signal.
  • the timing controller 15 is a circuit that controls the timing of touch detection by supplying a detection control signal TSC to the detection circuit 16 and the drive electrode driver 14.
  • the first line memory 151 (LMA) and the second line memory 152 (LMB) are line memories that take in the image data VDISP for each horizontal line.
  • the first line memory 151 and the second line memory 152 can be configured using, for example, a one-port RAM, but may be configured using one two-port RAM.
  • the multiplexer 153 converts the image data VDISP, the data read from the first line memory 151, or the data read from the second line memory 152 every one horizontal cycle based on the image data selection signal SEL output from the timing pulse supply unit 154. One of them is selected and output as image data RGB_DATA.
  • the timing pulse supply unit 154 includes a vertical start pulse VST, a clock pulse VCK, a gate signal output enable signal OE1, OE2, OE3, a polarity inversion signal POL, a latch control signal LP, a horizontal start pulse HST, a clock pulse HCK, and an image data selection signal.
  • the clock pulse VCK is a pulse signal synchronized with one horizontal cycle.
  • the clock pulse HCK is a pulse signal synchronized with the dot clock.
  • the gate driver 12 includes a shift register 121 (SRV) and a gate signal output circuit 122.
  • the gate driver 12 supplies gate signals GATE (1, 2,..., M) to the gates of the switching elements Tr of the pixels Pix in the 1, 2,. Circuit.
  • the shift register 121 shifts the vertical start pulse VST in one horizontal cycle by the clock pulse VCK, and outputs a pulse corresponding to each pixel Pix in 1, 2,..., M rows.
  • the gate signal output circuit 122 outputs a gate signal GATE (1,1) corresponding to each pixel Pix of 1, 2,..., M rows from the output pulse of the shift register 121 based on the gate signal output permission signals OE1, OE2, OE3. 2,..., M).
  • the source driver 13 includes a shift register 131 (SRH), a latch 132 (LATCH), a DA converter 133 (D / A), and a source signal output circuit 134.
  • the source driver 13 is a circuit that supplies the pixel signal SIG (1, 2,..., P) to one of the source and the drain of the switching element Tr of each pixel Pix via the signal line SGL.
  • the source driver 13 simultaneously supplies the pixel signals SIG (1, 2,..., P) to the pixels Pix of the 1, 2,.
  • the pixel signal SIG is simultaneously supplied to a plurality of pixels Pix connected to the same gate line.
  • the pixel signals SIG (1, 2,..., P) simultaneously supplied to each pixel Pix in x rows are also collectively referred to as a “pixel signal group SIGx”.
  • the shift register 131 shifts the horizontal start pulse HST by a dot clock using a clock pulse HCK, and time-divides the image data RGB_DATA to output image data corresponding to each pixel Pix in 1, 2,..., P columns. .
  • the latch 132 holds the image data output from the shift register 131 and outputs the image data to the DA converter 133 based on the latch control signal LP.
  • the DA converter 133 converts the image data output from the latch 132 into an analog signal based on the polarity inversion signal POL.
  • the source signal output circuit 134 outputs a pixel signal group SIGx (pixel signals SIG (1, 2,..., P)) converted into analog signals by the DA converter 133.
  • the drive electrode driver 14 is a circuit that supplies a drive signal Vcomdc for display or a drive signal Vcom for touch detection to the drive electrodes COML (1,..., A-1, a, a + 1,. is there.
  • the drive electrode driver 14 supplies one of the display drive signal Vcomdc and the touch drive signal Vcom to the drive electrode COML in a time division manner based on the detection control signal TSC from the timing controller 15.
  • the touch detection electrodes TDL extend in the column direction (Dy direction) in the display area 20 and are connected to the detection circuit 16.
  • the detection circuit 16 receives a detection signal VDET (1, 2,..., Q-1, Q) supplied from the touch detection electrode TDL based on a detection control signal TSC from the timing controller.
  • the detection circuit 16 includes a detection signal amplification circuit 161 that amplifies the detection signal VDET (1, 2,..., Q-1, Q) and a detection signal VDET (1, 2,..., Q-1, Q). And an AD converter 162 that converts the digital signal into a digital signal.
  • the detection circuit 16 outputs a detection signal SDET via a detection signal amplification circuit 161, an AD converter 162, and the like.
  • the detection circuit 16 directly outputs the detection signal VDET (1, 2,..., Q-1, Q) supplied from the touch detection electrode TDL without having the detection signal amplification circuit 161 and the AD converter 162. It may be output as the detection signal SDET.
  • the gate driver 12, the source driver 13, the drive electrode driver 14, the timing controller 15, and the detection circuit 16 may be constituted by individual devices (ICs), respectively, or may be one in which a plurality of functions described above are integrated. One or a plurality of devices (ICs) may be used. Further, as will be described later, a circuit may be formed directly on the TFT substrate on which the switching element Tr and the like are formed. The present disclosure is not limited by the configurations of the gate driver 12, the source driver 13, the drive electrode driver 14, and the timing controller 15.
  • FIG. 2 is a cross-sectional view illustrating a schematic cross-sectional structure of the display device according to the embodiment.
  • FIG. 3 is a plan view schematically illustrating a TFT substrate included in the display device according to the embodiment.
  • FIG. 4 is a plan view schematically showing a counter substrate constituting the display device according to the embodiment.
  • the display device 1 includes a pixel substrate 2, an opposing substrate 3 disposed to face the pixel substrate 2 in a direction perpendicular to the surface of the pixel substrate 2, and And a liquid crystal layer 6 provided.
  • the pixel substrate 2 includes a TFT (Thin Film Transistor) substrate 21 as a circuit substrate, a plurality of pixel electrodes 22, a plurality of drive electrodes COML, the pixel electrode 22 and the drive electrode COML. And an insulating layer 24 that insulates them.
  • the plurality of pixel electrodes 22 are arranged in a matrix above the TFT substrate 21.
  • the plurality of drive electrodes COML are provided between the TFT substrate 21 and the pixel electrodes 22.
  • a polarizing plate 35B is provided below the TFT substrate 21 via an adhesive layer (not shown).
  • a switching element Tr, a gate line GCL, and a signal line SGL are arranged between the drive electrode COML and the TFT substrate 21 (not shown) at positions corresponding to the pixel electrodes.
  • the arrangement positions of the pixel electrode 22 and the drive electrode COML are not limited to this, and the pixel electrode 22 may be arranged between the drive electrode COML and the TFT substrate 21. Further, one of the pixel electrode 22 and the drive electrode COML may be disposed on the counter substrate 31.
  • the plurality of drive electrodes COML are provided in the display area 20 of the TFT substrate 21. More specifically, a plurality of drive electrodes COML extending in the direction along the long side of the display area 20 (Dx direction) are arranged in the direction along the short side of the display area 20 (Dy direction). Each drive electrode COML has a rectangular shape in plan view.
  • the drive electrode COML is made of, for example, a light-transmitting conductive material such as ITO (Indium Tin Oxide).
  • a plurality of pixel electrodes 22 are arranged in a matrix at positions corresponding to one drive electrode COML.
  • the pixel electrode 22 has an area smaller than the drive electrode COML. Note that FIG. 3 shows only part of the drive electrode COML and the pixel electrode 22, but the drive electrode COML and the pixel electrode 22 are arranged over the entire display region 20.
  • the counter substrate 3 includes a counter substrate 31 and a color filter 32 formed on one surface of the counter substrate 31.
  • a touch detection electrode TDL of the touch sensor 30 is provided on the other surface of the counter substrate 31.
  • a polarizing plate 35A is provided above the touch detection electrode TDL via an adhesive layer (not shown).
  • the color filter 32 may be arranged on the TFT substrate 21 instead of on the counter substrate 31.
  • the liquid crystal layer 6 is provided as a display function layer in a space between the TFT substrate 21 and the counter substrate 31.
  • the liquid crystal layer 6 modulates light passing therethrough according to the state of an electric field.
  • a liquid crystal corresponding to a lateral electric field mode such as IPS (in-plane switching) including FFS (fringe field switching) is used.
  • IPS in-plane switching
  • FFS far field switching
  • VA Vertical Alignment
  • TS Transmission Nematic
  • an alignment film may be provided between the liquid crystal layer 6 and the pixel substrate 2 and between the liquid crystal layer 6 and the counter substrate 3 shown in FIG.
  • the plurality of touch detection electrodes TDL are provided in the display area 20 of the counter substrate 31. More specifically, a plurality of touch detection electrodes TDL extending in a direction (Dy direction) along the short side of the display area 20 are arranged in a direction (Dx direction) along the long side of the display area 20.
  • Each touch detection electrode TDL has a rectangular shape in plan view.
  • the touch detection electrode TDL is made of, for example, a light-transmitting conductive material such as ITO (Indium Tin Oxide).
  • ITO Indium Tin Oxide
  • the touch detection electrode TDL is not limited to ITO, and may be made of, for example, a thin metal wire using a metal material. Note that FIG. 4 shows only a part of the touch detection electrodes TDL, but the touch detection electrodes TDL are arranged over the entire display area 20.
  • the touch detection surface is provided over the entire display area 20.
  • the capacitance between the touch detection electrode TDL and the drive electrode COML that intersect each other changes when the detection target approaches or touches the touch detection surface.
  • the drive electrode driver 14 sequentially drives the touch detection drive signals in a time division manner for each of the drive electrodes COML (1,..., A-1, a, a + 1,.
  • FIG. 5 is an enlarged view of the vicinity of the boundary of the drive electrode of the display device according to the embodiment.
  • an enlarged view near the boundary between the drive electrode COML (a-1) and the drive electrode COML (a) is shown.
  • the pixel Pix is connected to the switching element Tr of each pixel Pix on the m-th row.
  • the gate line GCL (m) overlaps the drive electrode COML (a)
  • the pixel electrode 22 (m) connected to the switching element Tr of each pixel Pix in the m-th row overlaps the drive electrode COML (a-1). ing.
  • the gate line GCL (m-1) connected to the switching element Tr of each pixel Pix on the (m-1) th row and the pixel electrode 22 (m-1) are overlapped with the drive electrode COML (a-1). That is, in some pixels Pix near the boundary of the drive electrode COML, the gate line GCL connected to the switching element Tr of the same pixel Pix and the pixel electrode 22 are arranged so as to overlap with the different drive electrodes COML. .
  • each pixel electrode 22 is connected to a gate line GCL via a switching element Tr.
  • the area SA where the switching element Tr is formed is an area where various connection wirings, semiconductor layers and the like are arranged and the aperture ratio is reduced.
  • the boundary region of the drive electrode COML is a region to which the display drive signal Vcomdc or the like from the drive electrode COML is not supplied, and is a region that does not easily contribute to display.
  • the gate line GCL is a wiring located at an outer end close to the adjacent pixel Pix of each area SA forming the switching element Tr, and if one drive electrode COML includes the gate line GCL and the pixel electrode 22, The overlapping area of the boundary region between the region SA where the switching element is formed and the drive electrode COML is reduced, and as a result, the aperture ratio is reduced.
  • the gate line GCL and the pixel electrode 22 are configured to overlap different drive electrodes, so that the area SA where the switching element is formed and the drive electrode COML are The overlapping area of the boundary region can be increased, and as a result, the aperture ratio can be improved.
  • FIG. 6 is a diagram showing an example of a timing chart according to the first driving method.
  • FIG. 6 shows an example in which the pixels Pix in the first row to the pixels Pix in the Mth row are sequentially driven in one frame period.
  • the gate driver 12 supplies the gate signal GATE to the gate line GCL sequentially in the arrangement direction (Dy direction).
  • the high period of the vertical start pulse VST extends over three periods of the clock pulse VCK synchronized with one horizontal period.
  • the vertical period of the vertical start pulse VST is shifted by one horizontal period by the clock pulse VCK, so that the high period of the output pulse of the shift register 121 corresponding to each gate line GCL extends over three horizontal periods.
  • the high period of the output pulse of the shift register 121 is indicated by a broken line in each gate signal GATE (x) shown in FIG.
  • the gate driver 12 outputs the gate signal GATE (x) whose timing is controlled by the gate signal output enable signals OE1, OE2, and OE3 in the gate signal output circuit 122 during the high period of the output pulse of the shift register 121.
  • the multiplexer 153 outputs the image data VDISP as image data RGB_DATA in the entire horizontal period.
  • the source driver 13 After holding the input image data RGB_DATA in the latch 132, the source driver 13 outputs a pixel signal group SIGx (pixel signal SIG) corresponding to each pixel Pix on the x-th row via the DA converter 133 and the source signal output circuit 134. (1, 2,..., P)).
  • the gate driver 12 sequentially drives each pixel Pix in the first row to each pixel Pix in the Mth row.
  • the high-level gate signals GATE (1, 2,..., M) are supplied in order from the gate line GCL (1) to the gate line GCL (M) corresponding to the pixel Pix on the first row. Is done.
  • the source driver 13 sequentially supplies a pixel signal group SIGx (pixel signals SIG (1, 2,..., P)) corresponding to each pixel Pix on the x-th row driven by the gate driver 12. Thereby, image display for one frame is performed.
  • the image data VDISP is sequentially supplied from the image data VDISP (1) corresponding to the pixel Pix on the first row to the image data VDISP (M) corresponding to the pixel Pix on the Mth row.
  • the first driving method shown in FIG. 5 since RGB_DATA (M) corresponding to image data VDISP (M) is output in order from image data RGB_DATA (1) corresponding to image data VDIP (1), the first line The memory 151 and the second line memory 152 may not be provided.
  • the high period of the vertical start pulse VST is a clock synchronized with one horizontal period. The period may be one cycle of the pulse VCK, or the control may be performed only by the output pulse of the shift register 121 without providing the gate signal output circuit 122.
  • FIG. 7A is a diagram illustrating a held potential of a pixel electrode in a pixel Pix in which a gate line and a pixel electrode overlap the same drive electrode in the first driving method.
  • FIG. 7B is a diagram illustrating a held potential of a pixel electrode in a pixel Pix in which a gate line and a pixel electrode overlap with different drive electrodes in the first driving method.
  • FIG. 8 is a diagram illustrating an example of image display in the first driving method.
  • FIG. 7A a diagram for explaining the holding potential of the pixel electrode in the pixel in the (m-1) th row in the first driving method is shown.
  • FIG. 7B the mth row in the first driving method is shown.
  • FIG. 3 is a diagram illustrating a holding potential of a pixel electrode in a pixel.
  • Vsig (odd) indicates the potential of the pixel signal SIG supplied to the odd-numbered column pixels Pix
  • Vsig (even) indicates the potential of the pixel signal SIG supplied to the even-numbered column pixels Pix
  • VGH indicates a high potential of the gate signal GATE
  • Vpix indicates a pixel potential
  • ⁇ Vgc1 and ⁇ Vgc2 indicate a variation of the pixel potential.
  • the potential applied to the pixel Pix is inverted by the multiplexer 153 every vertical period (one frame). More specifically, in FIGS. 7A and 7B, the potential Vsig (odd) of the pixel signal supplied to the pixels Pix in the odd columns has a higher potential than the driving signal Vcomdc for display, and The potential Vsig (even) of the pixel signal supplied to the pixel Pix has a lower potential than the display drive signal Vcomdc, but in the next one vertical period, the potential Vsig (odd) becomes lower than the potential Vsig (odd) for display.
  • Pixel signal SIG such that the potential of the display drive signal Vcomdc is inverted and the potential of the display drive signal Vcomdc is inverted so that the potential Vsig (even) has a higher potential than the display drive signal Vcomdc. Is supplied.
  • pixel signals that are mutually inverted with respect to the display drive signal Vcomdc are supplied in the odd-numbered columns and the even-numbered columns is illustrated, the invention is not limited thereto.
  • One of a pixel signal having a higher potential or a pixel signal having a lower potential with respect to the display drive signal Vcomdc may be supplied to all columns in one vertical period.
  • the display drive signal Vcomdc may be an AC signal in which the potential of the pixel signal is inverted every predetermined period (for example, one vertical period).
  • the drive electrode COML is capacitively coupled to the signal line SGL and the gate line GCL.
  • the potential of Vcomdc supplied to the drive electrode COML fluctuates when the gate signal GATE supplied to the gate line GCL is turned on and off.
  • the pixel potential Vpix changes.
  • the variation ⁇ Vgc of the pixel potential is represented by Cscom as the capacitance value generated between the signal line SGL and the drive electrode COML, Cgcom as the capacitance value generated between the gate line GCL and the drive electrode COML, and Vth as the threshold voltage of the switching element Tr. Is given by the following equation.
  • the gate line GCL (m) is driven.
  • the capacitance value Cgcom (m) generated between the electrode COML (a-1) is such that both the gate line GCL (m-1) and the pixel electrode 22 (m-1) are connected to the drive electrode COML (a-1).
  • the capacitance value Cgcom (m ⁇ 1) generated between the gate line GCL and the drive electrode COML (a ⁇ 1) is smaller. For this reason, as shown in FIGS.
  • the variation ⁇ Vgc2 of the pixel potential in each pixel Pix on the m-th row is smaller than the variation ⁇ Vgc1 of the pixel potential in each pixel Pix on the (m ⁇ 1) -th row.
  • the pixel potential Vpix2 of the even-numbered column in each pixel Pix in the m-th row where the gate line GCL (m) overlaps the drive electrode COML (a) and the pixel electrode 22 (m) overlaps the drive electrode COML (a-1) is , Both the gate line GCL (m-1) and the pixel electrode 22 (m-1) overlap the drive electrode COML (a-1) with the pixel potential Vpix1 of the even-numbered column in each pixel Pix on the (m-1) th row. growing. In other words, the pixel potential of the odd-numbered column in each pixel Pix on the m-th row is lower than the pixel potential Vpix on the (m-1) -th row.
  • the image display in the display area 20 is located at the boundary between the drive electrode COML (a-1) and the drive electrode COML (a).
  • Each pixel Pix in the m-th row is displayed relatively brighter than the other pixels Pix, and as shown in FIG. 8, in the extending direction of the drive electrode COML (in the present embodiment, in the row direction (Dy direction)). Streak-like unevenness occurs, and the display quality deteriorates.
  • FIG. 9 is a diagram showing a timing chart according to the second driving method. Here, differences from the first driving method shown in FIG. 5 will be described.
  • W (x) indicates write data of the first line memory 151 or the second line memory 152 during one horizontal period
  • R (x) indicates the first line memory 151 or the second line during one horizontal period.
  • the read data of the memory 152 is shown.
  • H (x) indicates data held in the first line memory 151 or the second line memory 152 during one horizontal period.
  • the image data VDISP (1) corresponding to each pixel Pix in the first row is written into the first line memory 151 (W (1)).
  • the image data VDISP (2) corresponding to each pixel Pix in the second row is written to the second line memory 152 (W (2)), and the image data from the first line memory 151 is written.
  • the data VDISP (1) is read (R (1)), and the image data RGB_DATA (1) corresponding to the image data VDISP (1) is held in the latch 132.
  • the image data RGB_DATA (1) corresponding to each pixel Pix of the first row held in the latch 132 passes through the DA converter 133 and the source signal output circuit 134, and the pixel signal group SIGx ( 1), the image data VDISP (3) corresponding to each pixel Pix in the third row is written into the first line memory 151 (W (3)), and the image data VDISP ( 2) is read (R (2)), and the image data RGB_DATA (2) corresponding to the image data VDISP (2) is held in the latch 132.
  • each pixel Pix in the first row is driven by the gate driver 12, and an image is displayed on each pixel Pix in the first row.
  • the writing and reading of the image data VDISP are alternately repeated in the first line memory 151 and the second line memory 152 every one horizontal period, and the pixel signal group SIGx (pixel signal SIG (pixel signal SIG) corresponding to the pixel Pix of each row is sequentially repeated. , P)), and the pixels Pix of each row are sequentially driven by the gate driver 12.
  • the above operation is performed in such a manner that the pixel electrode 22 overlaps the drive electrode COML (a-1) (first drive electrode) and the gate line GCL overlaps the drive electrode COML (a) (second drive electrode). This process is repeated until image data VDISP corresponding to Pix (first pixel) is input.
  • each pixel Pix (m) (first pixel) in the m-th row the pixel electrode 22 (m) overlaps the drive electrode COML (a-1) (first drive electrode), and the drive electrode COML (a)
  • the gate line GCL (m) overlaps the (second drive electrode).
  • the image data VDISP (m) is stored in the first line memory 151 and the second line memory H.
  • Writing and reading to and from the line memory 152 are not performed, and the data is directly held in the latch 132 as image data RGB_DATA (m). At this time, the data in the first line memory 151 and the data in the second line memory 152 are held.
  • the image data RGB_DATA (m) corresponding to each pixel Pix (first pixel) in the m-th row held in the latch 132 is transmitted to the DA converter 133 and the source signal output circuit 134.
  • the pixel signals are output as pixel signals SIGx (m) (pixel signals SIG (1, 2,..., P) (first pixel signals)) through the second line memory 152 through m ⁇
  • the image data VDISP (m-1) corresponding to each pixel Pix (second pixel) in the first row is read (R (m-1)), and the latch 132 corresponds to the image data VDISP (m-1).
  • the gate driver 12 controls each pixel Pix (first pixel) in the m-th row and each pixel Pix (second pixel) in the (m-1) -th row. ) And at the same time. In other words, the gate driver 12 supplies a high-level signal to the gate line GCL (m) connected to the pixel Pix on the m-th row and the gate line GCL (m-1) connected to the pixel Pix on the (m-1) -th row.
  • the gate signal GATE (m, m-1) is supplied.
  • Each pixel Pix (second pixel) on the (m-1) th row includes a pixel electrode 22 (m-1) and a gate line GCL (m-1) on the drive electrode COML (a-1) (first drive electrode). Overlap.
  • each pixel Pix (first pixel) in the m-th row and each pixel Pix (second pixel) in the (m-1) -th row are simultaneously driven.
  • the variation ⁇ Vgc (m) of the pixel potential is obtained by calculating the pixel Pix (the second pixel) in the (m ⁇ 1) -th row in the second horizontal period following the first horizontal period. It can be made substantially equal to the variation ⁇ Vgc (m ⁇ 1) of the pixel potential in each pixel Pix.
  • the gate driver 12 drives each pixel Pix (second pixel) in the (m ⁇ 1) th row (second horizontal period).
  • the image data RGB_DATA (m ⁇ 1) corresponding to each pixel Pix (second pixel) of the (m ⁇ 1) th row held in the latch 132 is output to the pixel via the DA converter 133 and the source signal output circuit 134.
  • Each signal is supplied as a signal group SIGx (m ⁇ 1) (SIG (1, 2,..., P) (second pixel signal)) and each of the (m + 1) th row held in the first line memory 151.
  • the image data VDISP (m + 1) corresponding to the pixel Pix (third pixel) is read (R (m + 1)), and the latch 132 holds the image data RGB_DATA (m + 1) corresponding to the image data VDISP (m + 1). .
  • the gate driver 12 applies the pixel electrode 22 and the gate line to the drive electrode COML (a-1) (first drive electrode).
  • the plurality of pixels Pix (third pixels) on which the GCL overlaps are changed from the pixels Pix (second pixels) in the (m ⁇ 1) th row to the pixels Pix (first pixels) in the mth row (third direction).
  • Driving is performed sequentially for each horizontal period.
  • the source driver 13 outputs a pixel signal group SIGx (SIG (1, 2,..., P) (third pixel) corresponding to each pixel Pix (third pixel) of the row driven by the gate driver 12. Signals)) are sequentially supplied.
  • the gate driver 12 applies the pixel electrode 22 and the gate line GCL to the driving electrode COML (a) (second driving electrode).
  • COML second driving electrode
  • driving is performed sequentially for each horizontal period.
  • the source driver 13 generates a pixel signal group SIGx (SIG (1, 2,..., P) (a fourth pixel) corresponding to each pixel Pix (a fourth pixel) of a row driven by the gate driver 12. Signals)) are sequentially supplied.
  • the pixel electrode 22 overlaps the drive electrode COML (a) (first drive electrode) and the drive electrode COML (a + 1) (second drive electrode). These are pixels where the gate lines GCL overlap.
  • the image data VDISP (m + n) is directly stored in the latch 132 by the image data.
  • RGB_DATA (m + n) is held. At this time, the data in the first line memory 151 and the data in the second line memory 152 are held.
  • the image data RGB_DATA (m + n) corresponding to each pixel Pix (first pixel) on the m + n-th row held in the latch 132 is transmitted to the DA converter 133 and the source signal output circuit 134.
  • the gate driver 12 controls each pixel Pix (first pixel) on the (m + n) th row and each pixel Pix (second pixel) on the (m + n ⁇ 1) th row. ) Are simultaneously driven (first horizontal period). In other words, the gate driver 12 outputs a high-level signal to the gate line GCL (m + n) connected to the pixel Pix on the (m + n) th row and the gate line GCL (m + n-1) connected to the pixel Pix on the (m + n ⁇ 1) th row.
  • the gate signal GATE (m + n, m + n-1) is supplied.
  • each pixel Pix (first pixel) in the (m + n) -th row and each pixel Pix (second pixel) in the (m + n-1) -th row are simultaneously driven.
  • the variation ⁇ Vgc (m + n) of the pixel potential is the variation ⁇ Vgc (m + n ⁇ ) of the pixel potential in each pixel Pix in the (m + n ⁇ 1) th row when driving each pixel Pix (second pixel) in the (m + n ⁇ 1) th row. It can be made substantially equivalent to 1).
  • the gate driver 12 drives each pixel Pix (second pixel) in the (m + n ⁇ 1) th row (second horizontal period).
  • the image data RGB_DATA (m + n ⁇ 1) corresponding to each pixel Pix (second pixel) in the (m + n ⁇ 1) th row held in the latch 132 is supplied to the pixel via the DA converter 133 and the source signal output circuit 134.
  • Each signal is output as a signal group SIGx (m + n ⁇ 1) (SIG (1, 2,..., P) (second pixel signal)) and each of the (m + n + 1) th rows held in the first line memory 151 is output.
  • the image data VDISP (m + n + 1) corresponding to the pixel Pix (third pixel) is read (R (m + n + 1)), and the latch 132 holds the image data RGB_DATA (m + n + 1) corresponding to the image data VDISP (m + n + 1). .
  • the gate driver 12 includes the drive electrode COML (a) (first drive electrode) in which the pixel electrode 22 and the gate line GCL are provided.
  • the plurality of overlapping pixels Pix (third pixels) are moved in the direction (third direction) from the pixels Pix (second pixels) in the (m + n ⁇ 1) th row to the pixels Pix (first pixels) in the (m + n) th row. , And sequentially driven every one horizontal period.
  • the source driver 13 outputs a pixel signal group SIGx (SIG (1, 2,..., P) (third pixel) corresponding to each pixel Pix (third pixel) of the row driven by the gate driver 12. Signals)) are sequentially supplied.
  • the gate driver 12 applies the pixel electrode 22 and the gate line GCL to the drive electrode COML (a + 1) (second drive electrode).
  • the plurality of overlapping pixels Pix (fourth pixels) are moved in the direction (third direction) from the pixels Pix (second pixels) in the (m + n ⁇ 1) th row to the pixels Pix (first pixels) in the (m + n) th row. , And sequentially driven every one horizontal period.
  • the source driver 13 generates a pixel signal group SIGx (SIG (1, 2,..., P) (a fourth pixel) corresponding to each pixel Pix (a fourth pixel) of a row driven by the gate driver 12. Signals)) are sequentially supplied.
  • the second pixel performs display based on the first pixel signal corresponding to the first pixel in the first horizontal period, and performs second display following the first horizontal period.
  • display based on the second pixel signal corresponding to the second pixel is performed.
  • the display based on the first pixel signal corresponding to the first pixel is performed by the second pixel in the first horizontal period.
  • FIG. 10 is a diagram illustrating a timing chart according to a modification of the embodiment. In the example shown in FIG. 10, the scanning direction is different from the example shown in FIG.
  • image data RGB_DATA (M) corresponding to image data VDIP (M) is converted to RGB_DATA (1) corresponding to image data VDISP (1). Since the data is output in order, the first line memory 151 and the second line memory 152 may not be provided.
  • the multiplexer 153 outputs the image data VDISP as image data RGB_DATA in the entire horizontal period.
  • the source driver 13 After holding the input image data RGB_DATA in the latch 132, the source driver 13 outputs a pixel signal group SIGx (pixel signal SIG) corresponding to each pixel Pix on the x-th row via the DA converter 133 and the source signal output circuit 134. (1, 2,..., P)).
  • the pixel electrode 22 (m + n) overlaps the drive electrode COML (a) (first drive electrode), and the drive electrode COML (a + 1) (second drive
  • the gate line GCL (m + n) overlaps the electrode.
  • each pixel Pix on the (m + n) -th row held in the latch 132
  • the image data RGB_DATA (m + n) corresponding to the pixel signal group SIGx (m + n) (pixel signal SIG (1,2,..., P) (# 1) is output via the DA converter 133 and the source signal output circuit 134. 1), and image data VDIP (m + n ⁇ 1) corresponding to each pixel Pix (second pixel) on the (m + n ⁇ 1) th row is stored in the latch 132 as image data RGB_DATA (m + n ⁇ 1). Is held as
  • the gate driver 12 In one horizontal period H (m + n ⁇ 1) (first horizontal period), the gate driver 12 outputs each pixel Pix (first pixel) in the (m + n) th row and each pixel Pix (second pixel) in the (m + n ⁇ 1) th row. Are driven simultaneously. In other words, the gate driver 12 sets the gate line GCL (m + n) connected to each pixel Pix in the (m + n) th row and the gate line GCL (m + n-1) connected to each pixel Pix in the (m + n ⁇ 1) th row. A level gate signal GATE (m + n, m + n-1) is supplied to each.
  • each pixel Pix (first pixel) in the (m + n) th row and each pixel Pix (second pixel) in the (m + n ⁇ 1) th row are simultaneously driven, and each pixel Pix (
  • the variation ⁇ Vgc (m + n) of the pixel potential of the (first pixel) is obtained by driving each pixel Pix (second pixel) in the (m + n ⁇ 1) th row in the second horizontal period following the first horizontal period. It can be made substantially equal to the variation ⁇ Vgc (m + n ⁇ 1) of the pixel potential.
  • the gate driver 12 drives each pixel Pix (second pixel) in the (m + n ⁇ 1) th row.
  • the gate driver 12 supplies the high-level gate signal GATE (m + n-1) to the gate line GCL (m + n-1) connected to each pixel Pix on the (m + n-1) th row.
  • the image data RGB_DATA (m + n ⁇ 1) corresponding to each pixel Pix (second pixel) in the (m + n ⁇ 1) th row held in the latch 132 is supplied to the pixel via the DA converter 133 and the source signal output circuit 134.
  • the gate driver 12 uses the drive electrode COML (a + 1) (second drive electrode) for the pixel electrode 22 and the gate line GCL.
  • the plurality of overlapping pixels Pix (third pixels) are moved from the pixels Pix (first pixels) in the (m + n) th row to the pixels Pix (second pixels) in the (m + n ⁇ 1) th row (fourth direction). ), Driving is performed sequentially for each horizontal period.
  • the source driver 13 outputs a pixel signal group SIGx (pixel signal SIG (1, 2,..., P) (third pixel signal) corresponding to each pixel Pix (third pixel) of a row driven by the gate driver 12. Are sequentially supplied.
  • the gate driver 12 applies the pixel electrode 22 and the gate line GCL to the drive electrode COML (a) (first drive electrode).
  • the plurality of overlapping pixels Pix (fourth pixel) are moved in the direction (fourth direction) from the pixel Pix (first pixel) in the (m + n) th row to the pixel Pix (second pixel) in the (m + n ⁇ 1) th row. , And sequentially driven every one horizontal period.
  • the source driver 13 outputs a pixel signal group SIGx (pixel signal SIG (1, 2,..., P) (fourth pixel) corresponding to each pixel Pix (fourth pixel) of the row driven by the gate driver 12. Are sequentially supplied.
  • the pixel electrode 22 (m) overlaps the drive electrode COML (a-1) (first drive electrode) and the drive electrode COML (a) (second pixel).
  • the gate line GCL (m) overlaps with the driving electrode of the gate line GCL (m).
  • each pixel Pix on the mth row (first horizontal period), each pixel Pix on the mth row (first horizontal period), each pixel Pix on the mth row (first The image data RGB_DATA (m) corresponding to the pixel) is transmitted via the DA converter 133 and the source signal output circuit 134 to the pixel signal group SIGx (pixel signal SIG (m) (1, 2,..., P) (first ), And the image data VDIP (m ⁇ 1) corresponding to each pixel Pix (second pixel) in the (m + n ⁇ 1) th row is held in the latch 132 as image data RGB_DATA (m ⁇ 1). Is done.
  • the gate driver 12 In one horizontal period H (m + n-1) (first horizontal period), the gate driver 12 outputs each pixel Pix (first pixel) in the m-th row and each pixel Pix (second pixel) in the (m-1) -th row. Are driven simultaneously. In other words, the gate driver 12 sets the gate line GCL (m) connected to each pixel Pix in the m-th row and the gate line GCL (m-1) connected to each pixel Pix in the (m-1) -th row. A level gate signal GATE (m, m-1) is supplied to each. Each pixel Pix (second pixel) on the (m-1) th row includes a pixel electrode 22 (m-1) and a gate line GCL (m-1) on the drive electrode COML (a-1) (first drive electrode). Overlap.
  • each pixel Pix (first pixel) in the m-th row and each pixel Pix (second pixel) in the (m-1) -th row are simultaneously driven.
  • the variation ⁇ Vgc (m) of the pixel potential of the (first pixel) is obtained by driving each pixel Pix (second pixel) in the (m ⁇ 1) -th row in the second horizontal period following the first horizontal period. It can be made substantially equal to the variation ⁇ Vgc (m ⁇ 1) of the pixel potential.
  • the gate driver 12 drives each pixel Pix (second pixel) in the (m ⁇ 1) th row.
  • the gate driver 12 supplies a high-level gate signal GATE (m-1) to the gate line GCL (m-1) connected to each pixel Pix on the (m-1) th row.
  • the image data RGB_DATA (m ⁇ 1) corresponding to each pixel Pix (second pixel) of the (m ⁇ 1) th row held in the latch 132 is output to the pixel via the DA converter 133 and the source signal output circuit 134.
  • the image data is output as a signal group SIGx (pixel signals SIG (1, 2,..., P) (second pixel signals)) and corresponds to each pixel Pix (third pixel) in the (m + n + 1) th row.
  • VDIP (m ⁇ 2) is held in the latch 132 as image data RGB_DATA (m ⁇ 2).
  • the gate driver 12 includes the pixel electrode 22 and the gate line GCL on the driving electrode COML (a) (second driving electrode).
  • the plurality of overlapping pixels Pix (third pixels) are moved in the direction (fourth direction) from the m-th row of pixels Pix (first pixels) to the (m ⁇ 1) -th row of pixels Pix (second pixels). , And sequentially driven every one horizontal period.
  • the source driver 13 outputs a pixel signal group SIGx (SIG (1, 2,..., P) (third pixel) corresponding to each pixel Pix (third pixel) of the row driven by the gate driver 12. Signals)) are sequentially supplied.
  • the gate driver 12 applies the pixel electrode 22 and the gate line to the drive electrode COML (a-1) (first drive electrode).
  • the plurality of pixels Pix (fourth pixels) on which the GCL overlaps are shifted from the pixels Pix (first pixels) in the m-th row to the pixels Pix (second pixels) in the (m-1) -th row (fourth direction).
  • Driving is performed sequentially for each horizontal period.
  • the source driver 13 generates a pixel signal group SIGx (SIG (1, 2,..., P) (a fourth pixel) corresponding to each pixel Pix (a fourth pixel) of a row driven by the gate driver 12. Signals)) are sequentially supplied.
  • the first pixel performs display based on the second pixel signal corresponding to the second pixel in the first horizontal period, and performs second display following the first horizontal period.
  • display based on the first pixel signal corresponding to the first pixel is performed. Accordingly, it is not visually recognized that the display based on the second pixel signal corresponding to the second pixel is performed by the first pixel in the first horizontal period.
  • the high period of the output pulse of the shift register 121 extends over three horizontal periods, and the gate signal output enable signal OE1, OE2,
  • the gate signal output enable signal OE1, OE2 Although the example in which the gate signal GATE (x) whose timing is controlled by the OE3 is output has been described, in the case where only the modification shown in FIG. 10 is supported, the high period of the output pulse of the shift register 121 is at least two horizontal periods.
  • the gate signal output circuit 122 may output the gate signal GATE (x) whose timing is controlled by at least two gate signal output enable signals during the high period of the output pulse of the shift register 121 throughout. More specifically, instead of the wirings WOE1 and OE3 for supplying OE1 and OE3 shown in FIG.
  • the gate line GCL connected to the wirings WOE1 and WOE3 may be connected to the wiring WOE1A. By doing so, the number of wirings in the display device 1 can be reduced. Further, the configuration for controlling the timing of the gate signal GATE (x) is not limited to the above.
  • FIG. 3 shows the shape in which the drive electrodes COML extend in the direction Dx and are arranged in the direction Dy
  • the present invention is not limited to this.
  • FIG. 11 is a plan view schematically showing a TFT substrate different from FIG. 3 constituting the display device according to the embodiment.
  • the drive electrodes COML may be arranged in a matrix as shown in FIG. Even in such a case, if the boundary region between the drive electrodes COML is arranged as shown in FIG. 5, display unevenness can be suppressed by driving as in the second drive method shown in FIG. . Further, as shown in FIG.
  • the drive electrode driver 14 supplies a drive signal Vcom for touch to the drive electrodes COML by connecting the drive electrodes COML to the detection circuit 16. Then, when the detection circuit 16 receives the detection signal VDET from the drive electrode COML that supplies the drive signal Vcom, the self-capacitance capacitive touch detection can be performed. In this case, the touch detection electrodes TDL, and the substrate or wiring connecting the touch detection electrodes TDL and the detection circuit 16 may be omitted.
  • the configuration in which the capacitance type touch sensor is integrated in the display area 20 has been illustrated, but the plurality of drive electrodes COML extend in the row direction (Dx direction) along the gate line GCL. That is, any mode that does not include the touch sensor may be used. More specifically, the touch detection electrode TDL, the detection control circuit 16, and the like may be omitted.
  • the display device 1 includes the display region 20 in which the pixels Pix are arranged in the row direction (Dx direction) and the column direction (Dy direction), and the row direction (
  • the pixel electrode 22 overlaps the first drive electrode
  • the gate line GCL first gate line
  • a first pixel which overlaps with a second pixel which is adjacent to the first pixel and in which the pixel electrode 22 (second pixel electrode) and the gate line GCL (second gate line) overlap with the first drive electrode; Are driven simultaneously.
  • the gate driver 12 simultaneously drives the first pixel and the second pixel in the first horizontal period, and drives the second pixel in the second horizontal period following the first horizontal period. .
  • the source driver 13 supplies a first pixel signal corresponding to the first pixel in the first horizontal period, and supplies a second pixel signal corresponding to the second pixel in the second horizontal period. Supply.
  • the display based on the first pixel signal corresponding to the first pixel is performed by the second pixel.
  • a display device capable of suppressing a decrease in display quality can be provided.

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Abstract

表示装置１は、第１の画素電極と、第１の画素電極と第１方向で隣接する第２の画素電極を含む複数の画素電極と、第１の画素電極と接続される第１のスイッチング素子と、第２の画素電極と接続される第２のスイッチング素子を含む複数のスイッチング素子と、第１のスイッチング素子と接続される第１のゲート線と、第２のスイッチング素子と接続される第２のゲート線とを含み、第１方向と交差する第２方向に延在する複数のゲート線と、ゲート線にゲート信号を供給するゲートドライバと、第１の駆動電極と、第１の駆動電極と第１方向で隣接する第２の駆動電極を含む複数の駆動電極と、を備える。第１の駆動電極は、第１の画素電極、第２の画素電極、及び第２のゲート線と重畳し、第２の駆動電極は、第１のゲート線と重畳し、ゲートドライバは、第１のゲート線と第２のゲート線に同時にゲート信号を供給する。

Description

表示装置
　本発明は、表示装置に関する。
　近年、いわゆるタッチパネルと呼ばれる、外部近接物体を検出可能なタッチ検出装置が注目されている。タッチパネルは、液晶表示装置等の表示装置上に装着又は一体化されて、表示装置として用いられている。タッチパネルが表示装置に一体化された構成では、表示用の駆動電極を分割し、タッチ検出用の駆動電極として共用する構成が知られている（例えば、特許文献１参照）。
特開２０１０－１９７５７６号公報
　上記従来技術において表示を行う際、駆動電極間の境界付近の画素と、それ以外の領域にある画素とでは、駆動電極と画素との間の電気的な関係が異なる場合がある。このため、表示画面上に輝度差が生じ、表示品質が低下する可能性がある。
　本発明は、表示品質の低下を抑制することができる表示装置を提供することを目的とする。
　本発明の一態様に係る表示装置は、第１の画素電極と、前記第１の画素電極と第１方向で隣接する第２の画素電極を含む複数の画素電極と、前記第１の画素電極と接続される第１のスイッチング素子と、前記第２の画素電極と接続される第２のスイッチング素子を含む複数のスイッチング素子と、前記第１のスイッチング素子と接続される第１のゲート線と、前記第２のスイッチング素子と接続される第２のゲート線とを含み、前記第１方向と交差する第２方向に延在する複数のゲート線と、前記ゲート線にゲート信号を供給するゲートドライバと、第１の駆動電極と、前記第１の駆動電極と前記第１方向で隣接する第２の駆動電極を含む複数の駆動電極と、を備え、前記第１の駆動電極は、前記第１の画素電極、前記第２の画素電極、及び前記第２のゲート線と重畳し、前記第２の駆動電極は、前記第１のゲート線と重畳し、前記ゲートドライバは、前記第１のゲート線と前記第２のゲート線に同時に前記ゲート信号を供給する。
　本発明の一態様に係る表示装置は、第１方向及び第２方向に並ぶ複数の画素と、ゲート線を介して、前記第２方向に並ぶ前記画素を駆動するゲートドライバと、信号線を介して、前記第１方向に並ぶ前記画素に画素信号を供給するソースドライバと、前記第１方向に並ぶ複数の駆動電極と、を備え、前記ゲートドライバは、第１の駆動電極に第１の画素電極が重なり、かつ前記第１の駆動電極と隣り合う第２の駆動電極に第１のゲート線が重なる第１の画素と、前記第１の画素と隣り合い、かつ前記第１の駆動電極に第２の画素電極及び第２のゲート線が重なる第２の画素とを同時に駆動する。
図１は、実施形態に係る表示装置の構成例を示すブロック図である。 図２は、実施形態に係る表示装置の概略断面構造を表す断面図である。 図３は、実施形態に係る表示装置を構成するＴＦＴ基板を模式的に示す平面図である。 図４は、実施形態に係る表示装置を構成する対向基板を模式的に示す平面図である。 図５は、実施形態に係る表示装置の駆動電極の境界付近の拡大図である。 図６は、第１駆動方法に係るタイミングチャートの一例を示す図である。 図７Ａは、第１駆動方法において、ゲート線と画素電極とが同一の駆動電極に重なる画素における画素電極の保持電位を説明する図である。 図７Ｂは、第１駆動方法において、ゲート線と画素電極とが異なる駆動電極に重なる画素における画素電極の保持電位を説明する図である。 図８は、第１駆動方法における画像表示例を示す図である。 図９は、第２駆動方法に係るタイミングチャートを示す図である。 図１０は、実施形態の変形例に係るタイミングチャートを示す図である。 図１１は、実施形態に係る表示装置を構成する図３とは異なるＴＦＴ基板を模式的に示す平面図である。
　本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　図１は、実施形態に係る表示装置の構成例を示すブロック図である。図１に示すように、表示装置１は、複数の画素Ｐｉｘが行方向（Ｄｘ方向）（第２方向）及び列方向（Ｄｙ方向）（第１方向）に並ぶ表示領域２０と、ゲートドライバ１２と、ソースドライバ１３と、駆動電極ドライバ１４と、タイミングコントローラ１５と、検出回路１６とを備える。なお、図１では一部の画素Ｐｉｘについて示しているが、画素Ｐｉｘは表示領域２０の全域に亘って配置される。
　表示装置１は、画像を表示させるための表示領域２０に静電容量型のタッチセンサが一体化された、所謂インセルタイプの装置である。表示装置１に静電容量型のタッチセンサを内蔵して一体化するとは、例えば、表示領域２０における基板や電極などの一部の部材を、タッチセンサとして使用される基板や電極などの一部の部材とを兼用することを含む。なお、図１に示す例では、タッチセンサの構成要素は一部省略している。
　画素Ｐｉｘは、それぞれ画素電極２２及びスイッチング素子Ｔｒを備えている。スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、例えば、ｎチャネルのＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成される。スイッチング素子Ｔｒのソース及びドレインの一方は信号線ＳＧＬに接続され、ゲートはゲート線ＧＣＬに接続され、ソース及びドレインの他方は画素電極２２に接続されている。
　画素Ｐｉｘは、ゲート線ＧＣＬにより、行方向（Ｄｘ方向）に並ぶ他の画素Ｐｉｘと互いに接続されている。ゲート線ＧＣＬは、ゲートドライバ１２と接続され、ゲートドライバ１２よりゲート信号ＧＡＴＥ（１，２，・・・，Ｍ）が供給される。
　また、画素Ｐｉｘは、信号線ＳＧＬにより、列方向（Ｄｙ方向）に並ぶ他の画素Ｐｉｘと互いに接続されている。信号線ＳＧＬは、ソースドライバ１３と接続され、ソースドライバ１３より画素信号ＳＩＧ（１，２，・・・，Ｐ）が供給される。
　表示領域２０には、ゲート線ＧＣＬに沿う行方向（Ｄｘ方向）に延在する複数の駆動電極ＣＯＭＬ（１，・・・，ａ－１，ａ，・・・，Ａ）が設けられている。駆動電極ＣＯＭＬ（１，・・・，ａ－１，ａ，・・・，Ａ）は、行方向（Ｄｘ方向）及び列方向（Ｄｙ方向）に直交する方向（Ｄｚ方向）に表示領域２０と重なっている。
　タイミングコントローラ１５は、第１ラインメモリ１５１、第２ラインメモリ１５２、マルチプレクサ１５３、及びタイミングパルス供給部１５４（ＴＣ）を含む。タイミングコントローラ１５は、外部から入力される画像データＶＤＩＳＰ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、クロック信号ＣＬＫに基づき、ゲートドライバ１２及びソースドライバ１３を制御する回路である。画像データＶＤＩＳＰは、例えばＲ信号、Ｇ信号、Ｂ信号の８ｂｉｔパラレルデータである。また、タイミングコントローラ１５は、検出制御信号ＴＳＣを検出回路１６および駆動電極ドライバ１４に供給することでタッチ検出のタイミングを制御する回路である。
　第１ラインメモリ１５１（ＬＭＡ）及び第２ラインメモリ１５２（ＬＭＢ）は、１水平ラインごとの画像データＶＤＩＳＰを取り込むラインメモリである。第１ラインメモリ１５１及び第２ラインメモリ１５２としては、例えば、１ポートＲＡＭを用いて構成することができるが、１つの２ポートＲＡＭを用いて構成しても良い。
　マルチプレクサ１５３は、タイミングパルス供給部１５４から出力される画像データ選択信号ＳＥＬに基づき、１水平周期ごとに、画像データＶＤＩＳＰ、第１ラインメモリ１５１の読み出しデータ、又は第２ラインメモリ１５２の読み出しデータのいずれかを選択し、画像データＲＧＢ＿ＤＡＴＡとして出力する。
　タイミングパルス供給部１５４は、垂直スタートパルスＶＳＴ、クロックパルスＶＣＫ、ゲート信号出力許可信号ＯＥ１，ＯＥ２，ＯＥ３、極性反転信号ＰＯＬ、ラッチ制御信号ＬＰ、水平スタートパルスＨＳＴ、クロックパルスＨＣＫ、画像データ選択信号ＳＥＬを供給する。クロックパルスＶＣＫは、１水平周期に同期したパルス信号である。クロックパルスＨＣＫは、ドットクロックに同期したパルス信号である。
　ゲートドライバ１２は、シフトレジスタ１２１（ＳＲＶ）、及びゲート信号出力回路１２２を含む。ゲートドライバ１２は、ゲート線ＧＣＬを介して、１，２，・・・，Ｍ行の各画素Ｐｉｘのスイッチング素子Ｔｒのゲートにそれぞれゲート信号ＧＡＴＥ（１，２，・・・，Ｍ）を供給する回路である。
　シフトレジスタ１２１は、垂直スタートパルスＶＳＴをクロックパルスＶＣＫにより１水平周期でシフトし、１，２，・・・，Ｍ行の各画素Ｐｉｘに対応したパルスを出力する。
　ゲート信号出力回路１２２は、ゲート信号出力許可信号ＯＥ１，ＯＥ２，ＯＥ３に基づき、シフトレジスタ１２１の出力パルスから１，２，・・・，Ｍ行の各画素Ｐｉｘに対応したゲート信号ＧＡＴＥ（１，２，・・・，Ｍ）を出力する。
　ソースドライバ１３は、シフトレジスタ１３１（ＳＲＨ）、ラッチ１３２（ＬＡＴＣＨ）、ＤＡコンバータ１３３（Ｄ／Ａ）、及びソース信号出力回路１３４を含む。ソースドライバ１３は、信号線ＳＧＬを介して、各画素Ｐｉｘのスイッチング素子Ｔｒのソース又はドレインの一方に画素信号ＳＩＧ（１，２，・・・，Ｐ）を供給する回路である。ソースドライバ１３は、１，２，・・・，Ｍ行の画素Ｐｉｘにそれぞれ同時に画素信号ＳＩＧ（１，２，・・・，Ｐ）を供給する。言い換えると、同一のゲート線に接続された複数の画素Ｐｉｘに同時に画素信号ＳＩＧを供給する。以下、ｘ行（ｘは、１からＭまでの自然数）の各画素Ｐｉｘに同時に供給する画素信号ＳＩＧ（１，２，・・・，Ｐ）を纏めて「画素信号群ＳＩＧｘ」とも称する。
　シフトレジスタ１３１は、水平スタートパルスＨＳＴをクロックパルスＨＣＫによりドットクロックでシフトし、画像データＲＧＢ＿ＤＡＴＡを時分割して１，２，・・・，Ｐ列の各画素Ｐｉｘに対応した画像データを出力する。ラッチ１３２は、シフトレジスタ１３１から出力される画像データを保持し、ラッチ制御信号ＬＰに基づきＤＡコンバータ１３３に出力する。
　ＤＡコンバータ１３３は、極性反転信号ＰＯＬに基づき、ラッチ１３２から出力された画像データをアナログ信号に変換する。ソース信号出力回路１３４は、ＤＡコンバータ１３３によりアナログ信号に変換された画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ））を出力する。
　駆動電極ドライバ１４は、駆動電極ＣＯＭＬ（１，・・・，ａ－１，ａ，ａ＋１，・・・，Ａ）に表示用の駆動信号Ｖｃｏｍｄｃ又はタッチ検出用の駆動信号Ｖｃｏｍを供給する回路である。例えば、駆動電極ドライバ１４は、タイミングコントローラ１５からの検出制御信号ＴＳＣに基づき、駆動電極ＣＯＭＬに表示用の駆動信号Ｖｃｏｍｄｃおよびタッチ用の駆動信号Ｖｃｏｍのいずれか一方を時分割で供給する。また、タッチ検出電極ＴＤＬは、表示領域２０において列方向（Ｄｙ方向）に延在し、検出回路１６と接続される。検出回路１６は、タイミングコントローラからの検出制御信号ＴＳＣに基づき、タッチ検出電極ＴＤＬから供給される検出信号ＶＤＥＴ（１，２，・・・，Ｑ－１，Ｑ）を受け取る。検出回路１６は、検出信号ＶＤＥＴ（１，２，・・・，Ｑ－１，Ｑ）を増幅する検出信号増幅回路１６１や検出信号ＶＤＥＴ（１，２，・・・，Ｑ－１，Ｑ）をデジタル信号に変換するＡＤコンバータ１６２等を含む。検出回路１６は、検出信号増幅回路１６１やＡＤコンバータ１６２等を介して検出信号ＳＤＥＴを出力する。なお、検出回路１６は、検出信号増幅回路１６１やＡＤコンバータ１６２を有さずに、タッチ検出電極ＴＤＬから供給される検出信号ＶＤＥＴ（１，２，・・・，Ｑ－１，Ｑ）を直接検出信号ＳＤＥＴとして出力してもよい。
　ゲートドライバ１２、ソースドライバ１３、駆動電極ドライバ１４、タイミングコントローラ１５、及び、検出回路１６は、それぞれ個別のデバイス（ＩＣ）により構成されていても良いし、上述した複数の機能が統合された１つ又は複数のデバイス（ＩＣ）により構成されていても良い。また、後述するようにスイッチング素子Ｔｒ等が形成されるＴＦＴ基板上に直接回路として形成されてもよい。ゲートドライバ１２、ソースドライバ１３、駆動電極ドライバ１４、及びタイミングコントローラ１５の構成により、本開示が限定されるものではない。
　次に、実施形態に係る表示装置１の概略構造について、図２から図４を参照して説明する。図２は、実施形態に係る表示装置の概略断面構造を表す断面図である。図３は、実施形態に係る表示装置を構成するＴＦＴ基板を模式的に示す平面図である。図４は、実施形態に係る表示装置を構成する対向基板を模式的に示す平面図である。
　図２に示すように、表示装置１は、画素基板２と、画素基板２の表面に垂直な方向に対向して配置された対向基板３と、画素基板２と対向基板３との間に挿設された液晶層６とを備える。
　図２及び図３に示すように、画素基板２は、回路基板としてのＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）基板２１と、複数の画素電極２２と、複数の駆動電極ＣＯＭＬと、画素電極２２と駆動電極ＣＯＭＬとを絶縁する絶縁層２４と、を含む。複数の画素電極２２は、ＴＦＴ基板２１の上方に行列状（マトリクス状）に配設される。複数の駆動電極ＣＯＭＬは、ＴＦＴ基板２１と画素電極２２との間に設けられる。ＴＦＴ基板２１の下側には、接着層（不図示）を介して偏光板３５Ｂが設けられている。また、（図示は省略するが、）駆動電極ＣＯＭＬとＴＦＴ基板２１の間に画素電極と対応する位置にスイッチング素子Ｔｒ、ゲート線ＧＣＬ、信号線ＳＧＬが配置される。なお、画素電極２２と駆動電極ＣＯＭＬの配置位置はこれに限らず、画素電極２２が駆動電極ＣＯＭＬとＴＦＴ基板２１の間に配置されてもよい。また、画素電極２２または駆動電極ＣＯＭＬの一方が対向基板３１の上に配置されていてもよい。
　図３に示すように、複数の駆動電極ＣＯＭＬは、ＴＦＴ基板２１の表示領域２０に設けられている。より具体的には、表示領域２０の長辺に沿った方向（Ｄｘ方向）に延びる駆動電極ＣＯＭＬが、表示領域２０の短辺に沿った方向（Ｄｙ方向）に並び複数配列されている。それぞれの駆動電極ＣＯＭＬは、平面視で矩形状である。駆動電極ＣＯＭＬは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等の透光性を有する導電性材料で構成されている。１つの駆動電極ＣＯＭＬに対応する位置に、複数の画素電極２２が行列状に配置される。画素電極２２は、駆動電極ＣＯＭＬよりも小さい面積を有している。なお、図３では一部の駆動電極ＣＯＭＬ及び画素電極２２について示しているが、駆動電極ＣＯＭＬ及び画素電極２２は表示領域２０の全域に亘って配置される。
　図２に示すように、対向基板３は、対向基板３１と、この対向基板３１の一方の面に形成されたカラーフィルタ３２とを含む。対向基板３１の他方の面には、タッチセンサ３０のタッチ検出電極ＴＤＬが設けられている。さらに、タッチ検出電極ＴＤＬの上方には、接着層（不図示）を介して偏光板３５Ａが設けられている。なお、カラーフィルタ３２は、対向基板３１上ではなく、ＴＦＴ基板２１上に配置されていても良い。
　また、図２に示すように、ＴＦＴ基板２１と対向基板３１とは、所定の間隔を設けて対向して配置される。ＴＦＴ基板２１と対向基板３１との間の空間に、表示機能層として液晶層６が設けられる。液晶層６は、電界の状態に応じてそこを通過する光を変調するものであり、例えば、ＦＦＳ（フリンジフィールドスイッチング）を含むＩＰＳ（インプレーンスイッチング）等の横電界モードに対応する液晶が用いられる。なお、画素電極２２または駆動電極ＣＯＭＬの一方が対向基板３１上に配置される場合、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）やＴＳ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）等の縦電界モードに対応する液晶を用いてもよい。なお、図２に示す液晶層６と画素基板２との間、及び液晶層６と対向基板３との間には、それぞれ配向膜が配設されてもよい。
　図４に示すように、複数のタッチ検出電極ＴＤＬは、対向基板３１の表示領域２０に設けられている。より具体的には、表示領域２０の短辺に沿った方向（Ｄｙ方向）に延びるタッチ検出電極ＴＤＬが、表示領域２０の長辺に沿った方向（Ｄｘ方向）に並び複数配列されている。それぞれのタッチ検出電極ＴＤＬは、平面視で矩形状である。タッチ検出電極ＴＤＬは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等の透光性を有する導電性材料で構成されている。なお、タッチ検出電極ＴＤＬは、ＩＴＯに限定されず、例えば、金属材料を用いた金属細線等により構成されていてもよい。なお、図４では一部のタッチ検出電極ＴＤＬについて示しているが、タッチ検出電極ＴＤＬは表示領域２０の全域に亘って配置される。
　上記構成により、表示領域２０の全域に亘り、タッチ検出面が設けられる。タッチ検出面に被検出体が近接あるいは接触することによって、互いに交差したタッチ検出電極ＴＤＬと駆動電極ＣＯＭＬとの間の静電容量が変化する。タッチ検出では、駆動電極ドライバ１４が図１に示す駆動電極ＣＯＭＬ（１，・・・，ａ－１，ａ，ａ＋１，・・・，Ａ）ごとに時分割的に順次タッチ検出用の駆動信号Ｖｃｏｍを供給し、タッチ検出電極ＴＤＬから出力される検出信号Ｒｘの変化を検知することにより、タッチ検出面において被検出体が近接あるいは接触した位置を検出することができる。
　図５は、実施形態に係る表示装置の駆動電極の境界付近の拡大図である。図５に示す例では、駆動電極ＣＯＭＬ（ａ－１）と駆動電極ＣＯＭＬ（ａ）との境界付近の拡大図を示している。
　図５に示すように、駆動電極ＣＯＭＬ（ａ－１）と駆動電極ＣＯＭＬ（ａ）との境界に位置するｍ行目の各画素Ｐｉｘにおいて、ｍ行目の各画素Ｐｉｘのスイッチング素子Ｔｒと接続されるゲート線ＧＣＬ（ｍ）が駆動電極ＣＯＭＬ（ａ）と重なり、ｍ行目の各画素Ｐｉｘのスイッチング素子Ｔｒと接続される画素電極２２（ｍ）が駆動電極ＣＯＭＬ（ａ－１）と重なっている。これに対し、ｍ－１行目の各画素Ｐｉｘでは、ｍ－１行目の各画素Ｐｉｘのスイッチング素子Ｔｒと接続されるゲート線ＧＣＬ（ｍ－１）と画素電極２２（ｍ－１）との双方が駆動電極ＣＯＭＬ（ａ－１）と重なっている。つまり、駆動電極ＣＯＭＬの境界付近の一部の画素Ｐｉｘにおいて、同一の画素Ｐｉｘのスイッチング素子Ｔｒに接続されるゲート線ＧＣＬと画素電極２２がそれぞれ異なる駆動電極ＣＯＭＬと重畳するように配置されている。
　なお、画素Ｐｉｘの開口率を向上するためには、上述したように、２つの駆動電極ＣＯＭＬの境界に位置する各画素Ｐｉｘにおいて、ゲート線ＧＣＬと画素電極２２とが異なる駆動電極に重なる構成とすることが望ましい。より具体的には、図５に示す通り、各画素電極２２はスイッチング素子Ｔｒを介してゲート線ＧＣＬと接続されている。ここで、スイッチング素子Ｔｒが形成される領域ＳＡは、各種接続配線や半導体層等が配置され開口率が低下する領域である。また、駆動電極ＣＯＭＬの境界領域も駆動電極ＣＯＭＬからの表示用の駆動信号Ｖｃｏｍｄｃ等が供給されない領域であり、表示に寄与しにくい領域である。したがって、出来るだけ駆動電極ＣＯＭＬの境界領域とスイッチング素子Ｔｒを形成する領域ＳＡは重畳させることが望ましい。しかし、ゲート線ＧＣＬは、スイッチング素子Ｔｒを形成する各領域ＳＡの隣接画素Ｐｉｘに近い外端に位置する配線であり、一つの駆動電極ＣＯＭＬにゲート線ＧＣＬと画素電極２２を含めるようにすると、スイッチング素子を形成する領域ＳＡと駆動電極ＣＯＭＬの境界領域の重畳面積が小さくなり、結果として、開口率が低下してしまう。一方で、２つの駆動電極ＣＯＭＬの境界に位置する各画素Ｐｉｘにおいて、ゲート線ＧＣＬと画素電極２２とが異なる駆動電極に重なる構成とすることで、スイッチング素子を形成する領域ＳＡと駆動電極ＣＯＭＬの境界領域の重畳面積が大きくすることができ、結果として、開口率が向上させることが出来る。
　図６は、第１駆動方法に係るタイミングチャートの一例を示す図である。図６では、１フレーム期間において、１行目の画素ＰｉｘからＭ行目の画素Ｐｉｘまで順次駆動する例を示している。言い換えると、第１駆動方法では、ゲートドライバ１２がゲート線ＧＣＬに、配列方向（Ｄｙ方向）に沿って順番に、ゲート信号ＧＡＴＥを供給する。
　図６に示すように、実施形態に係る表示装置１では、垂直スタートパルスＶＳＴのハイ期間が、１水平周期に同期したクロックパルスＶＣＫの３周期に亘るようにしている。垂直スタートパルスＶＳＴがクロックパルスＶＣＫにより１水平周期でシフトすることにより、各ゲート線ＧＣＬに対応するシフトレジスタ１２１の出力パルスのハイ期間は、それぞれ３水平周期に亘る。
　シフトレジスタ１２１の出力パルスのハイ期間は、それぞれ図５に示す各ゲート信号ＧＡＴＥ（ｘ）において破線で示している。ゲートドライバ１２は、シフトレジスタ１２１の出力パルスのハイ期間において、ゲート信号出力回路１２２でゲート信号出力許可信号ＯＥ１，ＯＥ２，ＯＥ３によりタイミング制御されたゲート信号ＧＡＴＥ（ｘ）を出力する。
　図６に示す第１駆動方法において、マルチプレクサ１５３は、全水平期間において画像データＶＤＩＳＰを画像データＲＧＢ＿ＤＡＴＡとして出力する。ソースドライバ１３は、入力された画像データＲＧＢ＿ＤＡＴＡをラッチ１３２において保持した後、ＤＡコンバータ１３３及びソース信号出力回路１３４を介して、ｘ行目の各画素Ｐｉｘに対応した画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ））として供給する。
　図６に示す第１駆動方法において、ゲートドライバ１２は、１行目の各画素ＰｉｘからＭ行目の各画素Ｐｉｘまで順次駆動する。言い換えると、１行目の画素Ｐｉｘに対応するゲート線ＧＣＬ（１）からゲート線ＧＣＬ（Ｍ）まで順番に、それぞれ、ハイレベルのゲート信号ＧＡＴＥ（１，２，・・・，Ｍ）が供給される。ソースドライバ１３は、ゲートドライバ１２によって駆動されているｘ行目の各画素Ｐｉｘに対応する画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ））を順次供給する。これにより、１フレーム分の画像表示が行われる。
　なお、画像データＶＤＩＳＰは、１行目の画素Ｐｉｘに対応する画像データＶＤＩＳＰ（１）からＭ行目の画素Ｐｉｘに対応する画像データＶＤＩＳＰ（Ｍ）が順番に供給される。図５に示す第１駆動方法において、画像データＶＤＩＰ（１）に対応する画像データＲＧＢ＿ＤＡＴＡ（１）から画像データＶＤＩＳＰ（Ｍ）に対応するＲＧＢ＿ＤＡＴＡ（Ｍ）が順番に出力されるため、第１ラインメモリ１５１及び第２ラインメモリ１５２は無くても良い。なお、第１駆動方法において、ゲートドライバ１２がゲート線ＧＣＬ（１）からゲート線ＧＣＬ（Ｍ）まで順番に駆動するためには、垂直スタートパルスＶＳＴのハイ期間は、１水平周期に同期したクロックパルスＶＣＫの１周期に亘る期間であってもよく、ゲート信号出力回路１２２を設けずに、シフトレジスタ１２１の出力パルスのみで制御してもよい。
　次に、図５に示すタイミングチャートのように第１駆動方法で各行の画素Ｐｉｘを順次駆動した場合の画素電極の保持電位について説明する。
　図７Ａは、第１駆動方法において、ゲート線と画素電極とが同一の駆動電極に重なる画素Ｐｉｘにおける画素電極の保持電位を説明する図である。図７Ｂは、第１駆動方法において、ゲート線と画素電極とが異なる駆動電極に重なる画素Ｐｉｘにおける画素電極の保持電位を説明する図である。図８は、第１駆動方法における画像表示例を示す図である。
　図７Ａに示す例では、第１駆動方法において、ｍ－１行目の画素における画素電極の保持電位を説明する図を示し、図７Ｂに示す例では、第１駆動方法において、ｍ行目の画素における画素電極の保持電位を説明する図を示している。
　図７Ａ及び図７Ｂに示す例において、Ｖｓｉｇ（ｏｄｄ）は奇数列の画素Ｐｉｘに供給される画素信号ＳＩＧの電位を示し、Ｖｓｉｇ（ｅｖｅｎ）は偶数列の画素Ｐｉｘに供給される画素信号ＳＩＧの電位を示し、ＶＧＨはゲート信号ＧＡＴＥのハイ電位を示し、Ｖｐｉｘは画素電位を示し、ΔＶｇｃ１，ΔＶｇｃ２は画素電位の変動分を示している。
　なお、画素Ｐｉｘに与えられる電位は、マルチプレクサ１５３によって１垂直期間（１フレーム）毎に反転する。より具体的には、図７Ａ及び図７Ｂにおいて、奇数列の画素Ｐｉｘに供給される画素信号の電位Ｖｓｉｇ（ｏｄｄ）は、表示用の駆動信号Ｖｃｏｍｄｃに対して高い電位を有し、偶数列の画素Ｐｉｘに供給される画素信号の電位Ｖｓｉｇ（ｅｖｅｎ）は、表示用の駆動信号Ｖｃｏｍｄｃに対して低い電位を有しているが、次の１垂直期間において、電位Ｖｓｉｇ（ｏｄｄ）は、表示用の駆動信号Ｖｃｏｍｄｃより低い電位を有し、電位Ｖｓｉｇ（ｅｖｅｎ）は、表示用の駆動信号Ｖｃｏｍｄｃに対して高い電位を有するように、表示用の駆動信号Ｖｃｏｍｄｃに対する電位が反転するように画素信号ＳＩＧが供給される。なお、奇数列と偶数列で表示用の駆動信号Ｖｃｏｍｄｃに対して互いに反転する画素信号が供給される場合を例示しているが、これに限らない。１垂直期間における全ての列に、表示用の駆動信号Ｖｃｏｍｄｃに対して高い電位の画素信号、又、低い電位の画素信号の一方を供給してもよい。また、表示用の駆動信号Ｖｃｏｍｄｃを一定の期間（例えば、１垂直期間）毎に、画素信号に対する電位が反転する交流信号としてもよい。
　駆動電極ＣＯＭＬは、信号線ＳＧＬ及びゲート線ＧＣＬと容量結合する。このため、図７Ａ及び図７Ｂに示すように、ゲート線ＧＣＬに供給されるゲート信号ＧＡＴＥのターンオン及びターンオフにおいて、駆動電極ＣＯＭＬに供給されるＶｃｏｍｄｃの電位が変動する。これにより、画素電位Ｖｐｉｘが変動する。画素電位の変動分ΔＶｇｃは、信号線ＳＧＬと駆動電極ＣＯＭＬとの間に生じる容量値をＣｓｃｏｍ、ゲート線ＧＣＬと駆動電極ＣＯＭＬとの間に生じる容量値をＣｇｃｏｍ、スイッチング素子Ｔｒの閾値電圧をＶｔｈとしたとき、以下の式で示される。
　ΔＶｇｃ＝（Ｃｇｃｏｍ／（Ｃｓｃｏｍ１＋・・・＋ＣｓｃｏｍＰ））×（ＶＧＨ－Ｖｔｈ）
　ゲート線ＧＣＬ（ｍ）が駆動電極ＣＯＭＬ（ａ）に重なり、画素電極２２（ｍ）が駆動電極ＣＯＭＬ（ａ－１）に重なるｍ行目の各画素Ｐｉｘにおいて、ゲート線ＧＣＬ（ｍ）と駆動電極ＣＯＭＬ（ａ－１）との間に生じる容量値Ｃｇｃｏｍ（ｍ）は、ゲート線ＧＣＬ（ｍ－１）と画素電極２２（ｍ－１）との双方が駆動電極ＣＯＭＬ（ａ－１）に重なるｍ－１行目の各画素Ｐｉｘにおいて、ゲート線ＧＣＬと駆動電極ＣＯＭＬ（ａ－１）との間に生じる容量値Ｃｇｃｏｍ（ｍ－１）よりも小さい。このため、図７Ａ及び図７Ｂに示すように、ｍ行目の各画素Ｐｉｘにおける画素電位の変動分ΔＶｇｃ２は、ｍ－１行目の各画素Ｐｉｘにおける画素電位の変動分ΔＶｇｃ１よりも小さくなる。すなわち、ゲート線ＧＣＬ（ｍ）が駆動電極ＣＯＭＬ（ａ）に重なり、画素電極２２（ｍ）が駆動電極ＣＯＭＬ（ａ－１）に重なるｍ行目の各画素Ｐｉｘにおける偶数列の画素電位Ｖｐｉｘ２は、ゲート線ＧＣＬ（ｍ－１）と画素電極２２（ｍ－１）との双方が駆動電極ＣＯＭＬ（ａ－１）に重なるｍ－１行目の各画素Ｐｉｘにおける偶数列の画素電位Ｖｐｉｘ１よりも大きくなる。言い換えると、ｍ行目の各画素Ｐｉｘに置ける奇数列の画素電位は、ｍ－１行目の画素電位Ｖｐｉｘよりも小さくなる。この結果として、例えば表示装置１がノーマリブラック型の液晶表示パネルである場合、表示領域２０における画像表示では、駆動電極ＣＯＭＬ（ａ－１）と駆動電極ＣＯＭＬ（ａ）との境界に位置するｍ行目の各画素Ｐｉｘが他の各画素Ｐｉｘよりも相対的に明るく表示され、図８に示すように、駆動電極ＣＯＭＬの延在方向（本実施形態では、行方向（Ｄｙ方向））にスジ状のムラが生じ、表示品質が低下する。
　図９は、第２駆動方法に係るタイミングチャートを示す図である。ここでは、図５に示す第１駆動方法との相違点について説明する。
　図９において、Ｗ（ｘ）は、１水平期間における第１ラインメモリ１５１又は第２ラインメモリ１５２の書き込みデータを示し、Ｒ（ｘ）は、１水平期間における第１ラインメモリ１５１又は第２ラインメモリ１５２の読み出しデータを示している。また、Ｈ（ｘ）は、１水平期間において第１ラインメモリ１５１又は第２ラインメモリ１５２に保持されるデータを示している。
　まず、１フレーム期間における最初の１水平期間Ｈ（１）において、第１ラインメモリ１５１に１行目の各画素Ｐｉｘに対応する画像データＶＤＩＳＰ（１）が書き込まれる（Ｗ（１））。
　続く１水平期間Ｈ（２）において、第２ラインメモリ１５２に２行目の各画素Ｐｉｘに対応する画像データＶＤＩＳＰ（２）が書き込まれると共に（Ｗ（２））、第１ラインメモリ１５１から画像データＶＤＩＳＰ（１）が読み出され（Ｒ（１））、画像データＶＤＩＳＰ（１）に対応する画像データＲＧＢ＿ＤＡＴＡ（１）がラッチ１３２に保持される。
　続く１水平期間Ｈ（３）において、ラッチ１３２に保持された１行目の各画素Ｐｉｘに対応する画像データＲＧＢ＿ＤＡＴＡ（１）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（１）として出力されると共に、第１ラインメモリ１５１に３行目の各画素Ｐｉｘに対応する画像データＶＤＩＳＰ（３）が書き込まれ（Ｗ（３））、第２ラインメモリ１５２から画像データＶＤＩＳＰ（２）が読み出され（Ｒ（２））、画像データＶＤＩＳＰ（２）に対応する画像データＲＧＢ＿ＤＡＴＡ（２）がラッチ１３２に保持される。このとき、ゲートドライバ１２によって１行目の各画素Ｐｉｘが駆動され、１行目の各画素Ｐｉｘにおける画像表示が行われる。
　以降、１水平期間ごとに、第１ラインメモリ１５１及び第２ラインメモリ１５２に交互に画像データＶＤＩＳＰの書き込み及び読み出しを繰り返し、順次、各行の画素Ｐｉｘに対応する画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ））が出力され、ゲートドライバ１２によって各行の各画素Ｐｉｘが順次駆動される。
　上記動作は、駆動電極ＣＯＭＬ（ａ―１）（第１の駆動電極）に画素電極２２が重なり、かつ駆動電極ＣＯＭＬ（ａ）（第２の駆動電極）にゲート線ＧＣＬが重なる行の各画素Ｐｉｘ（第１の画素）に対応する画像データＶＤＩＳＰが入力されるまで繰り返される。
　ｍ行目の各画素Ｐｉｘ（ｍ）（第１の画素）は、駆動電極ＣＯＭＬ（ａ－１）（第１の駆動電極）に画素電極２２（ｍ）が重なり、かつ駆動電極ＣＯＭＬ（ａ）（第２の駆動電極）にゲート線ＧＣＬ（ｍ）が重なる。ｍ行目の各画素Ｐｉｘ（第１の画素）に対応する画像データＶＤＩＳＰ（ｍ）が書き込まれる１水平期間Ｈ（ｍ）において、画像データＶＤＩＳＰ（ｍ）は、第１ラインメモリ１５１及び第２ラインメモリ１５２への書き込み及び読み出しが行われず、直接ラッチ１３２に画像データＲＧＢ＿ＤＡＴＡ（ｍ）として保持される。このとき、第１ラインメモリ１５１及び第２ラインメモリ１５２のデータは保持されている。
　続く１水平期間Ｈ（ｍ＋１）において、ラッチ１３２に保持されていたｍ行目の各画素Ｐｉｘ（第１の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（ｍ）（画素信号ＳＩＧ（１，２，・・・，Ｐ）（第１の画素信号））として出力されると共に、第２ラインメモリ１５２に保持されていたｍ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＶＤＩＳＰ（ｍ－１）が読み出され（Ｒ（ｍ－１））、ラッチ１３２に画像データＶＤＩＳＰ（ｍ－１）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ－１）が保持される。
　１水平期間Ｈ（ｍ＋１）（第１の水平期間）において、ゲートドライバ１２は、ｍ行目の各画素Ｐｉｘ（第１の画素）と、ｍ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動する。言い換えると、ゲートドライバ１２は、ｍ行目の画素Ｐｉｘと接続されたゲート線ＧＣＬ（ｍ）と、ｍ－１行目の画素Ｐｉｘと接続されたゲート線ＧＣＬ（ｍ－１）にハイレベルのゲート信号ＧＡＴＥ（ｍ，ｍ－１）を供給する。ｍ－１行目の各画素Ｐｉｘ（第２の画素）は、駆動電極ＣＯＭＬ（ａ－１）（第１の駆動電極）に画素電極２２（ｍ－１）及びゲート線ＧＣＬ（ｍ－１）が重なる。
　第１の水平期間においてｍ行目の各画素Ｐｉｘ（第１の画素）とｍ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動したときのｍ行目の各画素Ｐｉｘにおける画素電位の変動分ΔＶｇｃ（ｍ）は、第１の水平期間に続く第２の水平期間においてｍ－１行目の各画素Ｐｉｘ（第２の画素）を駆動した際のｍ－１行目の各画素Ｐｉｘにおける画素電位の変動分ΔＶｇｃ（ｍ－１）と略同等とすることができる。
　続く１水平期間Ｈ（ｍ＋２）において、ゲートドライバ１２は、ｍ－１行目の各画素Ｐｉｘ（第２の画素）を駆動する（第２の水平期間）。このとき、ラッチ１３２に保持されていたｍ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ－１）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（ｍ－１）（ＳＩＧ（１，２，・・・，Ｐ）（第２の画素信号））として供給されると共に、第１ラインメモリ１５１に保持されていたｍ＋１行目の各画素Ｐｉｘ（第３の画素）に対応する画像データＶＤＩＳＰ（ｍ＋１）が読み出され（Ｒ（ｍ＋１））、ラッチ１３２に画像データＶＤＩＳＰ（ｍ＋１）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋１）が保持される。
　なお、第１の水平期間より前の複数の水平期間（第３の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ－１）（第１の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第３の画素）を、ｍ－１行目の画素Ｐｉｘ（第２の画素）からｍ行目の画素Ｐｉｘ（第１の画素）へ向かう方向（第３方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第３の画素）に対応する画素信号群ＳＩＧｘ（ＳＩＧ（１，２，・・・，Ｐ）（第３の画素信号））を順次供給する。
　そして、第２の水平期間より後の複数の水平期間（第４の水平期間）おいて、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ）（第２の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第４の画素）を、ｍ－１行目の画素Ｐｉｘ（第２の画素）からｍ行目の画素Ｐｉｘ（第１の画素）へ向かう方向（第３方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第４の画素）に対応する画素信号群ＳＩＧｘ（ＳＩＧ（１，２，・・・，Ｐ）（第４の画素信号））を順次供給する。
　ｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）は、駆動電極ＣＯＭＬ（ａ）（第１の駆動電極）に画素電極２２が重なり、かつ駆動電極ＣＯＭＬ（ａ＋１）（第２の駆動電極）にゲート線ＧＣＬが重なる画素である。ｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）に対応する画像データＶＤＩＳＰ（ｍ＋ｎ）の書込みが行われる１水平期間Ｈ（ｍ＋ｎ）において、画像データＶＤＩＳＰ（ｍ＋ｎ）は、直接ラッチ１３２に画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ）として保持される。このとき、第１ラインメモリ１５１及び第２ラインメモリ１５２のデータは保持されている。
　続く１水平期間Ｈ（ｍ＋ｎ＋１）において、ラッチ１３２に保持されていたｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（ＳＩＧ（ｍ＋ｎ）（１，２，・・・，Ｐ）（第１の画素信号））として出力されると共に、第２ラインメモリ１５２に保持されていたｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＶＤＩＳＰ（ｍ＋ｎ－１）が読み出され（Ｒ（ｍ＋ｎ－１））、ラッチ１３２に画像データＶＤＩＳＰ（ｍ＋ｎ－１）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ－１）が保持される。
　１水平期間Ｈ（ｍ＋ｎ＋１）（第１の水平期間）において、ゲートドライバ１２は、ｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）と、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動する（第１の水平期間）。言い換えると、ゲートドライバ１２は、ｍ＋ｎ行目の画素Ｐｉｘと接続されたゲート線ＧＣＬ（ｍ＋ｎ）と、ｍ＋ｎ－１行目の画素Ｐｉｘと接続されたゲート線ＧＣＬ（ｍ＋ｎ－１）にハイレベルのゲート信号ＧＡＴＥ（ｍ＋ｎ，ｍ＋ｎ－１）を供給する。ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）は、駆動電極ＣＯＭＬ（ａ）（第１の駆動電極）に画素電極２２（ｍ＋ｎ－１）及びゲート線ＧＣＬ（ｍ＋ｎ－１）が重なる。
　第１の水平期間においてｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）とｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動したときのｍ＋ｎ行目の各画素Ｐｉｘにおける画素電位の変動分ΔＶｇｃ（ｍ＋ｎ）は、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）を駆動した際のｍ＋ｎ－１行目の各画素Ｐｉｘにおける画素電位の変動分ΔＶｇｃ（ｍ＋ｎ－１）と略同等とすることができる。
　続く１水平期間Ｈ（ｍ＋ｎ＋２）において、ゲートドライバ１２は、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）を駆動する（第２の水平期間）。このとき、ラッチ１３２に保持されていたｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ－１）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（ｍ＋ｎ－１）（ＳＩＧ（１，２，・・・，Ｐ）（第２の画素信号））として出力されると共に、第１ラインメモリ１５１に保持されていたｍ＋ｎ＋１行目の各画素Ｐｉｘ（第３の画素）に対応する画像データＶＤＩＳＰ（ｍ＋ｎ＋１）が読み出され（Ｒ（ｍ＋ｎ＋１））、ラッチ１３２に画像データＶＤＩＳＰ（ｍ＋ｎ＋１）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ＋１）が保持される。
　なお、第１の水平期間より前の複数の水平期間（第３の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ）（第１の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第３の画素）を、ｍ＋ｎ－１行目の画素Ｐｉｘ（第２の画素）からｍ＋ｎ行目の画素Ｐｉｘ（第１の画素）へ向かう方向（第３方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第３の画素）に対応する画素信号群ＳＩＧｘ（ＳＩＧ（１，２，・・・，Ｐ）（第３の画素信号））を順次供給する。
　そして、第２の水平期間より後の複数の水平期間（第４の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ＋１）（第２の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第４の画素）を、ｍ＋ｎ－１行目の画素Ｐｉｘ（第２の画素）からｍ＋ｎ行目の画素Ｐｉｘ（第１の画素）へ向かう方向（第３方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第４の画素）に対応する画素信号群ＳＩＧｘ（ＳＩＧ（１，２，・・・，Ｐ）（第４の画素信号））を順次供給する。
　上記動作により、画像表示上に生じるスジ状のムラの発生を抑制することができ、表示品質の低下を抑制することができる。
　なお、図９に示す例において、第２の画素は、第１の水平期間において第１の画素に対応する第１の画素信号に基づく表示が行われ、第１の水平期間に続く第２の水平期間において第２の画素に対応する第２の画素信号に基づく表示が行われる。これにより、第１の水平期間において、第２の画素によって第１の画素に対応する第１の画素信号に基づく表示が行われたことは視認されることを抑制することができる。
（変形例）
　図１０は、実施形態の変形例に係るタイミングチャートを示す図である。図１０に示す例では、図９に示す例とは走査方向が異なる。
　図１０に示す変形例では、図５に示す第１駆動方法と同様に、画像データＶＤＩＰ（Ｍ）に対応する画像データＲＧＢ＿ＤＡＴＡ（Ｍ）から画像データＶＤＩＳＰ（１）に対応するＲＧＢ＿ＤＡＴＡ（１）が順番に出力されるため、第１ラインメモリ１５１及び第２ラインメモリ１５２は無くてもよい。
　図１０に示す変形例において、マルチプレクサ１５３は、全水平期間において画像データＶＤＩＳＰを画像データＲＧＢ＿ＤＡＴＡとして出力する。ソースドライバ１３は、入力された画像データＲＧＢ＿ＤＡＴＡをラッチ１３２において保持した後、ＤＡコンバータ１３３及びソース信号出力回路１３４を介して、ｘ行目の各画素Ｐｉｘに対応した画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ））として供給する。
　ｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）は、駆動電極ＣＯＭＬ（ａ）（第１の駆動電極）に画素電極２２（ｍ＋ｎ）が重なり、かつ駆動電極ＣＯＭＬ（ａ＋１）（第２の駆動電極）にゲート線ＧＣＬ（ｍ＋ｎ）が重なる。ｍ＋ｎ行目の各画素Ｐｉｘに対して画素信号ＳＩＧを出力する１水平期間Ｈ（ｍ＋ｎ-１）において（第１の水平期間）、ラッチ１３２に保持されていたｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（ｍ＋ｎ）（画素信号ＳＩＧ（１，２，・・・，Ｐ）（第１の画素信号））として出力されると共に、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＶＤＩＰ（ｍ＋ｎ－１）がラッチ１３２に画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ－１）として保持される。
　１水平期間Ｈ（ｍ＋ｎ－１）（第１の水平期間）において、ゲートドライバ１２は、ｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）と、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動する。言い換えると、ゲートドライバ１２は、ｍ＋ｎ行目の各画素Ｐｉｘに接続されたゲート線ＧＣＬ（ｍ＋ｎ）と、ｍ＋ｎ－１行目の各画素Ｐｉｘに接続されたゲート線ＧＣＬ（ｍ＋ｎ－１）にハイレベルのゲート信号ＧＡＴＥ（ｍ＋ｎ，ｍ＋ｎ－１）をそれぞれに供給する。ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）は、駆動電極ＣＯＭＬ（ａ）（第１の駆動電極）に画素電極２２（ｍ＋ｎ－１）及びゲート線ＧＣＬ（ｍ＋ｎ－１）が重なる。
　第１の水平期間においてｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）とｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動したときのｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）の画素電位の変動分ΔＶｇｃ（ｍ＋ｎ）は、第１の水平期間に続く第２の水平期間においてｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）を駆動した際の画素電位の変動分ΔＶｇｃ（ｍ＋ｎ－１）と略同等とすることができる。
　続いて、１水平期間Ｈ（ｍ＋ｎ―２）（第２の水平期間）において、ゲートドライバ１２は、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）を駆動する。言い換えると、ゲートドライバ１２は、ｍ＋ｎ－１行目の各画素Ｐｉｘに接続されたゲート線ＧＣＬ（ｍ＋ｎ－１）にハイレベルのゲート信号ＧＡＴＥ（ｍ＋ｎ－１）を供給する。このとき、ラッチ１３２に保持されていたｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ－１）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ）（第２の画素信号））として出力されると共に、ｍ＋ｎ－２行目の各画素Ｐｉｘ（第３の画素）に対応する画像データＶＤＩＰ（ｍ＋ｎ－２）がラッチ１３２に画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ－２）として保持される。
　なお、第１の水平期間より前の複数の水平期間（第３の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ＋１）（第２の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第３の画素）を、ｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）からｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）へ向かう方向（第４方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第３の画素）に対応する画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ）（第３の画素信号））を順次供給する。
　そして、第２の水平期間より後の複数の水平期間（第４の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ）（第１の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第４の画素）を、ｍ＋ｎ行目の画素Ｐｉｘ（第１の画素）からｍ＋ｎ－１行目の画素Ｐｉｘ（第２の画素）へ向かう方向（第４方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第４の画素）に対応する画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ）（第４の画素信号））を順次供給する。
　ｍ行目の各画素Ｐｉｘ（第１の画素）は、駆動電極ＣＯＭＬ（ａ－１）（第１の駆動電極）に画素電極２２（ｍ）が重なり、かつ駆動電極ＣＯＭＬ（ａ）（第２の駆動電極）にゲート線ＧＣＬ（ｍ）が重なる。ｍ行目の各画素Ｐｉｘに対して画素信号ＳＩＧを出力する１水平期間Ｈ（ｍ＋１）において（第１の水平期間）、ラッチ１３２に保持されていたｍ行目の各画素Ｐｉｘ（第１の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（画素信号ＳＩＧ（ｍ）（１，２，・・・，Ｐ）（第１の画素信号））として出力されると共に、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＶＤＩＰ（ｍ－１）がラッチ１３２に画像データＲＧＢ＿ＤＡＴＡ（ｍ－１）として保持される。
　１水平期間Ｈ（ｍ＋ｎ－１）（第１の水平期間）において、ゲートドライバ１２は、ｍ行目の各画素Ｐｉｘ（第１の画素）と、ｍ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動する。言い換えると、ゲートドライバ１２は、ｍ行目の各画素Ｐｉｘに接続されたゲート線ＧＣＬ（ｍ）と、ｍ－１行目の各画素Ｐｉｘに接続されたゲート線ＧＣＬ（ｍ－１）にハイレベルのゲート信号ＧＡＴＥ（ｍ，ｍ－１）をそれぞれに供給する。ｍ－１行目の各画素Ｐｉｘ（第２の画素）は、駆動電極ＣＯＭＬ（ａ－１）（第１の駆動電極）に画素電極２２（ｍ－１）及びゲート線ＧＣＬ（ｍ－１）が重なる。
　第１の水平期間においてｍ行目の各画素Ｐｉｘ（第１の画素）とｍ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動したときのｍ行目の各画素Ｐｉｘ（第１の画素）の画素電位の変動分ΔＶｇｃ（ｍ）は、第１の水平期間に続く第２の水平期間においてｍ－１行目の各画素Ｐｉｘ（第２の画素）を駆動した際の画素電位の変動分ΔＶｇｃ（ｍ－１）と略同等とすることができる。
　続いて、１水平期間Ｈ（ｍ＋ｎ―２）（第２の水平期間）において、ゲートドライバ１２は、ｍ－１行目の各画素Ｐｉｘ（第２の画素）を駆動する。言い換えると、ゲートドライバ１２は、ｍ－１行目の各画素Ｐｉｘに接続されたゲート線ＧＣＬ（ｍ－１）にハイレベルのゲート信号ＧＡＴＥ（ｍ－１）を供給する。このとき、ラッチ１３２に保持されていたｍ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ－１）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ）（第２の画素信号））として出力されると共に、ｍ＋ｎ＋１行目の各画素Ｐｉｘ（第３の画素）に対応する画像データＶＤＩＰ（ｍ－２）がラッチ１３２に画像データＲＧＢ＿ＤＡＴＡ（ｍ－２）として保持される。
　なお、第１の水平期間より前の複数の水平期間（第３の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ）（第２の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第３の画素）を、ｍ行目の画素Ｐｉｘ（第１の画素）からｍ－１行目の画素Ｐｉｘ（第２の画素）へ向かう方向（第４方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第３の画素）に対応する画素信号群ＳＩＧｘ（ＳＩＧ（１，２，・・・，Ｐ）（第３の画素信号））を順次供給する。
　そして、第２の水平期間より後の複数の水平期間（第４の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ－１）（第１の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第４の画素）を、ｍ行目の画素Ｐｉｘ（第１の画素）からｍ－１行目の画素Ｐｉｘ（第２の画素）へ向かう方向（第４方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第４の画素）に対応する画素信号群ＳＩＧｘ（ＳＩＧ（１，２，・・・，Ｐ）（第４の画素信号））を順次供給する。
　上記動作により、画像表示上に生じるスジ状のムラの発生を抑制することができ、表示品質の低下を抑制することができる。
　なお、図１０に示す変形例において、第１の画素は、第１の水平期間において第２の画素に対応する第２の画素信号に基づく表示が行われ、第１の水平期間に続く第２の水平期間において第１の画素に対応する第１の画素信号に基づく表示が行われる。これにより、第１の水平期間において、第１の画素によって第２の画素に対応する第２の画素信号に基づく表示が行われたことは視認されない。
　なお、上述した実施形態では、同一の構成において走査方向が異なる２つの例について説明したが、図９又は図１０において説明した何れか一方の走査方向に対応した構成であっても良い。
　例えば、上述した実施形態では、シフトレジスタ１２１の出力パルスのハイ期間が３水平周期に亘り、シフトレジスタ１２１の出力パルスのハイ期間において、ゲート信号出力回路１２２でゲート信号出力許可信号ＯＥ１，ＯＥ２，ＯＥ３によりタイミング制御されたゲート信号ＧＡＴＥ（ｘ）を出力する例を示したが、図１０に示す変形例のみに対応する場合には、シフトレジスタ１２１の出力パルスのハイ期間が少なくとも２水平周期に亘り、シフトレジスタ１２１の出力パルスのハイ期間において、ゲート信号出力回路１２２で少なくとも２つのゲート信号出力許可信号によりタイミング制御されたゲート信号ＧＡＴＥ（ｘ）を出力する構成であれば良い。より具体的には、図１に示すＯＥ１を供給する配線ＷＯＥ１とＯＥ３を供給する配線ＷＯＥ３の代わりに、図１０に示すゲート信号出力許可信号ＯＥ１とＯＥ３を複合した信号ＯＥ１Ａを供給する配線ＷＯＥ１Ａを配置し、配線ＷＯＥ１および配線ＷＯＥ３と接続されていたゲート線ＧＣＬを配線ＷＯＥ１Ａに接続してもよい。このようにすることで、表示装置１における配線数を削減することができる。さらに、ゲート信号ＧＡＴＥ（ｘ）のタイミング制御を行う構成は、上記に限るものではない。
　また、図３において、駆動電極ＣＯＭＬが方向Ｄｘに延在し、方向Ｄｙに配列される形状を示したが、これに限らない。図１１は、実施形態に係る表示装置を構成する図３とは異なるＴＦＴ基板を模式的に示す平面図である。例えば、駆動電極ＣＯＭＬは、図１１に示すように、マトリクス状に配置されてもよい。このような場合においても駆動電極ＣＯＭＬの境界領域が、図５に示すような配置となっていれば、図９に示す第２駆動方式の様に駆動することで表示ムラを抑制することが出来る。また、図１１に示すように、駆動電極ＣＯＭＬをマトリクス状に配置した場合、駆動電極ＣＯＭＬと検出回路１６を接続することで、駆動電極ドライバ１４が駆動電極ＣＯＭＬにタッチ用の駆動信号Ｖｃｏｍを供給し、検出回路１６が駆動信号Ｖｃｏｍを供給する駆動電極ＣＯＭＬから検出信号ＶＤＥＴを受け取ることで、自己容量方式の静電容量タッチ検出を実施できる。この場合、タッチ検出電極ＴＤＬ、及び、タッチ検出電極ＴＤＬと検出回路１６を接続する基板や配線を除いてもよい。
　さらに、上述した実施形態では、表示領域２０に静電容量型のタッチセンサが一体化された構成を例示したが、複数の駆動電極ＣＯＭＬがゲート線ＧＣＬに沿う行方向（Ｄｘ方向）に延在する態様であれば良く、例えばタッチセンサを含まない態様であっても良い。より具体的には、タッチ検出電極ＴＤＬ、検出制御回路１６等を除いてもよい。
　以上説明したように、実施形態に係る表示装置１は、複数の画素Ｐｉｘが行方向（Ｄｘ方向）及び列方向（Ｄｙ方向）に並ぶ表示領域２０と、ゲート線ＧＣＬを介して、行方向（Ｄｘ方向）に並ぶ画素Ｐｉｘを駆動するゲートドライバ１２と、信号線ＳＧＬを介して、列方向（Ｄｙ方向）に並ぶ画素Ｐｉｘに画素信号ＳＩＧを供給するソースドライバ１３と、表示領域２０に重なり、行方向（Ｄｘ方向）に延在する複数の駆動電極ＣＯＭＬと、を備える。ゲートドライバ１２は、第１の駆動電極に画素電極２２（第１の画素電極）が重なり、かつ第１の駆動電極と隣り合う第２の駆動電極にゲート線ＧＣＬ（第１のゲート線）が重なる第１の画素と、第１の画素と隣り合い、かつ第１の駆動電極に画素電極２２（第２の画素電極）及びゲート線ＧＣＬ（第２のゲート線）が重なる第２の画素とを同時に駆動する。
　これにより、画像表示上に生じるスジ状のムラの発生を抑制することができ、表示品質の低下を抑制することができる。
　また、ゲートドライバ１２は、第１の水平期間において、第１の画素と第２の画素とを同時に駆動し、第１の水平期間に続く第２の水平期間において、第２の画素を駆動する。
　また、ソースドライバ１３は、第１の水平期間において、第１の画素に対応する第１の画素信号を供給し、第２の水平期間において、第２の画素に対応する第２の画素信号を供給する。
　これにより、第１の水平期間において、第２の画素によって第１の画素に対応する第１の画素信号に基づく表示が行われたことが視認されることを抑制できる。
　本実施形態により、表示品質の低下を抑制することができる表示装置を提供することができる。
　上述した実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
１　表示装置
１２　ゲートドライバ
１３　ソースドライバ
１４　駆動電極ドライバ
１５　タイミングコントローラ
１６　検出回路
２０　表示領域
２１　ＴＦＴ基板
２２　画素電極
３１　対向基板
３２　カラーフィルタ
１２１　シフトレジスタ
１２２　ゲート信号出力回路
１３１　シフトレジスタ
１３２　ラッチ
１３３　ＤＡコンバータ
１３４　ソース信号出力回路
１５１　第１ラインメモリ
１５２　第２ラインメモリ
１５３　マルチプレクサ
１５４　タイミングパルス供給部
１６１　検出信号増幅回路
１６２　ＡＤコンバータ
ＧＣＬ　ゲート線
Ｐｉｘ　画素
ＳＧＬ　信号線
Ｔｒ　スイッチング素子

Claims (14)

  1. 　第１の画素電極と、前記第１の画素電極と第１方向で隣接する第２の画素電極を含む複数の画素電極と、
    　前記第１の画素電極と接続される第１のスイッチング素子と、前記第２の画素電極と接続される第２のスイッチング素子を含む複数のスイッチング素子と、
    　前記第１のスイッチング素子と接続される第１のゲート線と、前記第２のスイッチング素子と接続される第２のゲート線とを含み、前記第１方向と交差する第２方向に延在する複数のゲート線と、
    　前記ゲート線にゲート信号を供給するゲートドライバと、
    　第１の駆動電極と、前記第１の駆動電極と前記第１方向で隣接する第２の駆動電極を含む複数の駆動電極と、
    　を備え、
    　前記第１の駆動電極は、前記第１の画素電極、前記第２の画素電極、及び前記第２のゲート線と重畳し、
    　前記第２の駆動電極は、前記第１のゲート線と重畳し、
    　前記ゲートドライバは、前記第１のゲート線と前記第２のゲート線に同時に前記ゲート信号を供給する
    　表示装置。
  2. 　前記ゲートドライバは、
    　第１の水平期間において、前記第１のゲート線と前記第２のゲート線とに対して同時に前記ゲート信号を供給し、
    　前記第１の水平期間に続く第２の水平期間において、前記第２のゲート線に前記ゲート信号を供給する
    　請求項１に記載の表示装置。
  3. 　前記第１のスイッチング素子および前記第２のスイッチング素子と接続される第１の信号線を含む複数の信号線と、
    　前記信号線に画素信号を供給するソースドライバと、を更に備え、
    　前記ソースドライバは、
    　前記第１の水平期間において、前記第１の信号線に前記第１の画素電極に対応する第１の画素信号を供給し、
    　前記第２の水平期間において、前記第１の信号線に前記第２の画素電極に対応する第２の画素信号を供給する
    　請求項２に記載の表示装置。
  4. 　前記複数の画素電極は、第１方向で前記第２の画素電極と隣接する第３の画素電極を含み、
    　前記複数のスイッチング素子は、前記第３の画素電極と接続される第３のスイッチング素子を含み、
    　前記複数のゲート線は、前記第３のスイッチング素子と接続される第３のゲート線を含み、
    　前記第１の駆動電極は、前記第３の画素電極と前記第３のゲート線と重畳し、
    　前記第１の信号線は、前記第３のスイッチング素子と接続され、
    　前記第１の水平期間より前の第３の水平期間において、
    　前記ゲートドライバは、前記第３のゲート線に前記ゲート信号を供給し、
    　前記ソースドライバは、
    　前記第３の画素電極に対応する第３の画素信号を前記第１の信号線に供給する
    　請求項３に記載の表示装置。
  5. 　前記複数の画素電極は、第１方向で前記第１の画素電極と隣接する第４の画素電極を含み、
    　前記複数のスイッチング素子は、前記第４の画素電極と接続される第４のスイッチング素子を含み、
    　前記複数のゲート線は、前記第４のスイッチング素子と接続される第４のゲート線を含み、
    　前記第２の駆動電極は、前記第４の画素電極と前記第４のゲート線と重畳し、
    　前記第１の信号線は、前記第４のスイッチング素子と接続され、
    　前記第１の水平期間より後の第４の水平期間において、
    　前記ゲートドライバは、前記第４のゲート線に前記ゲート信号を供給し、
    　前記ソースドライバは、
    　前記第４の画素電極に対応する第４の画素信号を前記第１の信号線に供給する
    　請求項３又は４に記載の表示装置。
  6. 　前記複数の画素電極は、第１方向で前記第１の画素電極と隣接する第３の画素電極を含み、
    　前記複数のスイッチング素子は、前記第３の画素電極と接続される第３のスイッチング素子を含み、
    　前記複数のゲート線は、前記第３のスイッチング素子と接続される第３のゲート線を含み、
    　前記第２の駆動電極は、前記第３の画素電極と前記第３のゲート線と重畳し、
    　前記第１の信号線は、前記第３のスイッチング素子と接続され、
    　前記第１の水平期間より前の第３の水平期間において、
    　前記ゲートドライバは、前記第３のゲート線に前記ゲート信号を供給し、
    　前記ソースドライバは、
    　前記第３の画素電極に対応する第３の画素信号を前記第１の信号線に供給する
    　請求項３に記載の表示装置。
  7. 　前記複数の画素電極は、第１方向で前記第２の画素電極と隣接する第４の画素電極を含み、
    　前記複数のスイッチング素子は、前記第４の画素電極と接続される第４のスイッチング素子を含み、
    　前記複数のゲート線は、前記第４のスイッチング素子と接続される第４のゲート線を含み、
    　前記第１の駆動電極は、前記第４の画素電極と前記第４のゲート線と重畳し、
    　前記第１の信号線は、前記第４のスイッチング素子と接続され、
    　前記第１の水平期間より後の第４の水平期間において、
    　前記ゲートドライバは、前記第４のゲート線に前記ゲート信号を供給し、
    　前記ソースドライバは、
    　前記第４の画素電極に対応する第４の画素信号を前記第１の信号線に供給する
    　請求項３又は６に記載の表示装置。
  8. 　第１方向及び第２方向に並ぶ複数の画素と、
    　ゲート線を介して、前記第２方向に並ぶ前記画素を駆動するゲートドライバと、
    　信号線を介して、前記第１方向に並ぶ前記画素に画素信号を供給するソースドライバと、
    　前記第１方向に並ぶ複数の駆動電極と、
    　を備え、
    　前記ゲートドライバは、
    　第１の駆動電極に第１の画素電極が重なり、かつ前記第１の駆動電極と隣り合う第２の駆動電極に第１のゲート線が重なる第１の画素と、前記第１の画素と隣り合い、かつ前記第１の駆動電極に第２の画素電極及び第２のゲート線が重なる第２の画素とを同時に駆動する
    　表示装置。
  9. 　前記ゲートドライバは、
    　第１の水平期間において、前記第１の画素と前記第２の画素とを同時に駆動し、
    　前記第１の水平期間に続く第２の水平期間において、前記第２の画素を駆動する
    　請求項８に記載の表示装置。
  10. 　前記ソースドライバは、
    　前記第１の水平期間において、前記第１の画素に対応する第１の画素信号を供給し、
    　前記第２の水平期間において、前記第２の画素に対応する第２の画素信号を供給する
    　請求項９に記載の表示装置。
  11. 　前記第２の画素から前記第１の画素へ向かう方向を第３方向とし、
    　前記第１の水平期間より前の複数の第３の水平期間において、
    　前記ゲートドライバは、
    　前記第１の画素及び前記第２の画素と同一の信号線に接続され、かつ、前記第１の駆動電極に画素電極及びゲート線が重なる複数の第３の画素を前記第３方向に順次駆動し、
    　前記ソースドライバは、
    　前記第３の画素に対応する第３の画素信号を順次供給する
    　請求項１０に記載の表示装置。
  12. 　前記第２の画素から前記第１の画素へ向かう方向を第３方向とし、
    　前記第２の水平期間より後の複数の第４の水平期間において、
    　前記ゲートドライバは、
    　前記第１の画素及び前記第２の画素と同一の信号線に接続され、かつ、前記第２の駆動電極に画素電極及びゲート線が重なる複数の第４の画素を前記第３方向に順次駆動し、
    　前記ソースドライバは、
    　前記第４の画素に対応する第４の画素信号を順次供給する
    　請求項１０又は１１に記載の表示装置。
  13. 　前記第１の画素から前記第２の画素へ向かう方向を第４方向とし、
    　前記第１の水平期間より前の複数の第３の水平期間において、
    　前記ゲートドライバは、
    　前記第１の画素及び前記第２の画素と同一の信号線に接続され、かつ、前記第２の駆動電極に画素電極及びゲート線が重なる複数の第３の画素を前記第４方向に順次駆動し、
    　前記ソースドライバは、
    　前記第３の画素に対応する第３の画素信号を順次供給する
    　請求項１０に記載の表示装置。
  14. 　前記第１の画素から前記第２の画素へ向かう方向を第４方向とし、
    　前記第２の水平期間より後の複数の第４の水平期間において、
    　前記ゲートドライバは、
    　前記第１の画素及び前記第２の画素と同一の信号線に接続され、かつ、前記第１の駆動電極に画素電極及びゲート線が重なる複数の第４の画素を前記第４方向に順次駆動し、
    　前記ソースドライバは、
    　前記第４の画素に対応する第４の画素信号を順次供給する
    　請求項１０又は１３に記載の表示装置。
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