JP7112928B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関する。

近年、いわゆるタッチパネルと呼ばれる、外部近接物体を検出可能なタッチ検出装置が注目されている。タッチパネルは、液晶表示装置等の表示装置上に装着又は一体化されて、表示装置として用いられている。タッチパネルが表示装置に一体化された構成では、表示用の駆動電極を分割し、タッチ検出用の駆動電極として共用する構成が知られている（例えば、特許文献１参照）。

特開２０１０－１９７５７６号公報

上記従来技術において表示を行う際、駆動電極間の境界付近の画素と、それ以外の領域にある画素とでは、駆動電極と画素との間の電気的な関係が異なる場合がある。このため、表示画面上に輝度差が生じ、表示品質が低下する可能性がある。

本発明は、表示品質の低下を抑制することができる表示装置を提供することを目的とする。

本発明の一態様に係る表示装置は、第１の画素電極と、前記第１の画素電極と第１方向で隣接する第２の画素電極を含む複数の画素電極と、前記第１の画素電極と接続される第１のスイッチング素子と、前記第２の画素電極と接続される第２のスイッチング素子を含む複数のスイッチング素子と、前記第１のスイッチング素子と接続される第１のゲート線と、前記第２のスイッチング素子と接続される第２のゲート線とを含み、前記第１方向と交差する第２方向に延在する複数のゲート線と、前記ゲート線にゲート信号を供給するゲートドライバと、第１の駆動電極と、前記第１の駆動電極と前記第１方向で隣接する第２の駆動電極を含む複数の駆動電極と、を備え、前記第１の駆動電極は、前記第１の画素電極、前記第２の画素電極、及び前記第２のゲート線と重畳し、前記第２の駆動電極は、前記第１のゲート線と重畳し、前記ゲートドライバは、前記第１のゲート線と前記第２のゲート線に同時に前記ゲート信号を供給する。

本発明の一態様に係る表示装置は、第１方向及び第２方向に並ぶ複数の画素と、ゲート線を介して、前記第２方向に並ぶ前記画素を駆動するゲートドライバと、信号線を介して、前記第１方向に並ぶ前記画素に画素信号を供給するソースドライバと、前記第１方向に並ぶ複数の駆動電極と、を備え、前記ゲートドライバは、第１の駆動電極に第１の画素電極が重なり、かつ前記第１の駆動電極と隣り合う第２の駆動電極に第１のゲート線が重なる第１の画素と、前記第１の画素と隣り合い、かつ前記第１の駆動電極に第２の画素電極及び第２のゲート線が重なる第２の画素とを同時に駆動する。

図１は、実施形態に係る表示装置の構成例を示すブロック図である。 図２は、実施形態に係る表示装置の概略断面構造を表す断面図である。 図３は、実施形態に係る表示装置を構成するＴＦＴ基板を模式的に示す平面図である。 図４は、実施形態に係る表示装置を構成する対向基板を模式的に示す平面図である。 図５は、実施形態に係る表示装置の駆動電極の境界付近の拡大図である。 図６は、第１駆動方法に係るタイミングチャートの一例を示す図である。 図７Ａは、第１駆動方法において、ゲート線と画素電極とが同一の駆動電極に重なる画素における画素電極の保持電位を説明する図である。 図７Ｂは、第１駆動方法において、ゲート線と画素電極とが異なる駆動電極に重なる画素における画素電極の保持電位を説明する図である。 図８は、第１駆動方法における画像表示例を示す図である。 図９は、第２駆動方法に係るタイミングチャートを示す図である。 図１０は、実施形態の変形例に係るタイミングチャートを示す図である。 図１１は、実施形態に係る表示装置を構成する図３とは異なるＴＦＴ基板を模式的に示す平面図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

図１は、実施形態に係る表示装置の構成例を示すブロック図である。図１に示すように、表示装置１は、複数の画素Ｐｉｘが行方向（Ｄｘ方向）（第２方向）及び列方向（Ｄｙ方向）（第１方向）に並ぶ表示領域２０と、ゲートドライバ１２と、ソースドライバ１３と、駆動電極ドライバ１４と、タイミングコントローラ１５と、検出回路１６とを備える。なお、図１では一部の画素Ｐｉｘについて示しているが、画素Ｐｉｘは表示領域２０の全域に亘って配置される。

表示装置１は、画像を表示させるための表示領域２０に静電容量型のタッチセンサが一体化された、所謂インセルタイプの装置である。表示装置１に静電容量型のタッチセンサを内蔵して一体化するとは、例えば、表示領域２０における基板や電極などの一部の部材を、タッチセンサとして使用される基板や電極などの一部の部材とを兼用することを含む。なお、図１に示す例では、タッチセンサの構成要素は一部省略している。

画素Ｐｉｘは、それぞれ画素電極２２及びスイッチング素子Ｔｒを備えている。スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、例えば、ｎチャネルのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成される。スイッチング素子Ｔｒのソース及びドレインの一方は信号線ＳＧＬに接続され、ゲートはゲート線ＧＣＬに接続され、ソース及びドレインの他方は画素電極２２に接続されている。

画素Ｐｉｘは、ゲート線ＧＣＬにより、行方向（Ｄｘ方向）に並ぶ他の画素Ｐｉｘと互いに接続されている。ゲート線ＧＣＬは、ゲートドライバ１２と接続され、ゲートドライバ１２よりゲート信号ＧＡＴＥ（１，２，・・・，Ｍ）が供給される。

また、画素Ｐｉｘは、信号線ＳＧＬにより、列方向（Ｄｙ方向）に並ぶ他の画素Ｐｉｘと互いに接続されている。信号線ＳＧＬは、ソースドライバ１３と接続され、ソースドライバ１３より画素信号ＳＩＧ（１，２，・・・，Ｐ）が供給される。

表示領域２０には、ゲート線ＧＣＬに沿う行方向（Ｄｘ方向）に延在する複数の駆動電極ＣＯＭＬ（１，・・・，ａ－１，ａ，・・・，Ａ）が設けられている。駆動電極ＣＯＭＬ（１，・・・，ａ－１，ａ，・・・，Ａ）は、行方向（Ｄｘ方向）及び列方向（Ｄｙ方向）に直交する方向（Ｄｚ方向）に表示領域２０と重なっている。

タイミングコントローラ１５は、第１ラインメモリ１５１、第２ラインメモリ１５２、マルチプレクサ１５３、及びタイミングパルス供給部１５４（ＴＣ）を含む。タイミングコントローラ１５は、外部から入力される画像データＶＤＩＳＰ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、クロック信号ＣＬＫに基づき、ゲートドライバ１２及びソースドライバ１３を制御する回路である。画像データＶＤＩＳＰは、例えばＲ信号、Ｇ信号、Ｂ信号の８ｂｉｔパラレルデータである。また、タイミングコントローラ１５は、検出制御信号ＴＳＣを検出回路１６および駆動電極ドライバ１４に供給することでタッチ検出のタイミングを制御する回路である。

第１ラインメモリ１５１（ＬＭＡ）及び第２ラインメモリ１５２（ＬＭＢ）は、１水平ラインごとの画像データＶＤＩＳＰを取り込むラインメモリである。第１ラインメモリ１５１及び第２ラインメモリ１５２としては、例えば、１ポートＲＡＭを用いて構成することができるが、１つの２ポートＲＡＭを用いて構成しても良い。

マルチプレクサ１５３は、タイミングパルス供給部１５４から出力される画像データ選択信号ＳＥＬに基づき、１水平周期ごとに、画像データＶＤＩＳＰ、第１ラインメモリ１５１の読み出しデータ、又は第２ラインメモリ１５２の読み出しデータのいずれかを選択し、画像データＲＧＢ＿ＤＡＴＡとして出力する。

タイミングパルス供給部１５４は、垂直スタートパルスＶＳＴ、クロックパルスＶＣＫ、ゲート信号出力許可信号ＯＥ１，ＯＥ２，ＯＥ３、極性反転信号ＰＯＬ、ラッチ制御信号ＬＰ、水平スタートパルスＨＳＴ、クロックパルスＨＣＫ、画像データ選択信号ＳＥＬを供給する。クロックパルスＶＣＫは、１水平周期に同期したパルス信号である。クロックパルスＨＣＫは、ドットクロックに同期したパルス信号である。

ゲートドライバ１２は、シフトレジスタ１２１（ＳＲＶ）、及びゲート信号出力回路１２２を含む。ゲートドライバ１２は、ゲート線ＧＣＬを介して、１，２，・・・，Ｍ行の各画素Ｐｉｘのスイッチング素子Ｔｒのゲートにそれぞれゲート信号ＧＡＴＥ（１，２，・・・，Ｍ）を供給する回路である。

シフトレジスタ１２１は、垂直スタートパルスＶＳＴをクロックパルスＶＣＫにより１水平周期でシフトし、１，２，・・・，Ｍ行の各画素Ｐｉｘに対応したパルスを出力する。

ゲート信号出力回路１２２は、ゲート信号出力許可信号ＯＥ１，ＯＥ２，ＯＥ３に基づき、シフトレジスタ１２１の出力パルスから１，２，・・・，Ｍ行の各画素Ｐｉｘに対応したゲート信号ＧＡＴＥ（１，２，・・・，Ｍ）を出力する。

ソースドライバ１３は、シフトレジスタ１３１（ＳＲＨ）、ラッチ１３２（ＬＡＴＣＨ）、ＤＡコンバータ１３３（Ｄ／Ａ）、及びソース信号出力回路１３４を含む。ソースドライバ１３は、信号線ＳＧＬを介して、各画素Ｐｉｘのスイッチング素子Ｔｒのソース又はドレインの一方に画素信号ＳＩＧ（１，２，・・・，Ｐ）を供給する回路である。ソースドライバ１３は、１，２，・・・，Ｍ行の画素Ｐｉｘにそれぞれ同時に画素信号ＳＩＧ（１，２，・・・，Ｐ）を供給する。言い換えると、同一のゲート線に接続された複数の画素Ｐｉｘに同時に画素信号ＳＩＧを供給する。以下、ｘ行（ｘは、１からＭまでの自然数）の各画素Ｐｉｘに同時に供給する画素信号ＳＩＧ（１，２，・・・，Ｐ）を纏めて「画素信号群ＳＩＧｘ」とも称する。

シフトレジスタ１３１は、水平スタートパルスＨＳＴをクロックパルスＨＣＫによりドットクロックでシフトし、画像データＲＧＢ＿ＤＡＴＡを時分割して１，２，・・・，Ｐ列の各画素Ｐｉｘに対応した画像データを出力する。ラッチ１３２は、シフトレジスタ１３１から出力される画像データを保持し、ラッチ制御信号ＬＰに基づきＤＡコンバータ１３３に出力する。

ＤＡコンバータ１３３は、極性反転信号ＰＯＬに基づき、ラッチ１３２から出力された画像データをアナログ信号に変換する。ソース信号出力回路１３４は、ＤＡコンバータ１３３によりアナログ信号に変換された画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ））を出力する。

駆動電極ドライバ１４は、駆動電極ＣＯＭＬ（１，・・・，ａ－１，ａ，ａ＋１，・・・，Ａ）に表示用の駆動信号Ｖｃｏｍｄｃ又はタッチ検出用の駆動信号Ｖｃｏｍを供給する回路である。例えば、駆動電極ドライバ１４は、タイミングコントローラ１５からの検出制御信号ＴＳＣに基づき、駆動電極ＣＯＭＬに表示用の駆動信号Ｖｃｏｍｄｃおよびタッチ用の駆動信号Ｖｃｏｍのいずれか一方を時分割で供給する。また、タッチ検出電極ＴＤＬは、表示領域２０において列方向（Ｄｙ方向）に延在し、検出回路１６と接続される。検出回路１６は、タイミングコントローラからの検出制御信号ＴＳＣに基づき、タッチ検出電極ＴＤＬから供給される検出信号ＶＤＥＴ（１，２，・・・，Ｑ－１，Ｑ）を受け取る。検出回路１６は、検出信号ＶＤＥＴ（１，２，・・・，Ｑ－１，Ｑ）を増幅する検出信号増幅回路１６１や検出信号ＶＤＥＴ（１，２，・・・，Ｑ－１，Ｑ）をデジタル信号に変換するＡＤコンバータ１６２等を含む。検出回路１６は、検出信号増幅回路１６１やＡＤコンバータ１６２等を介して検出信号ＳＤＥＴを出力する。なお、検出回路１６は、検出信号増幅回路１６１やＡＤコンバータ１６２を有さずに、タッチ検出電極ＴＤＬから供給される検出信号ＶＤＥＴ（１，２，・・・，Ｑ－１，Ｑ）を直接検出信号ＳＤＥＴとして出力してもよい。

ゲートドライバ１２、ソースドライバ１３、駆動電極ドライバ１４、タイミングコントローラ１５、及び、検出回路１６は、それぞれ個別のデバイス（ＩＣ）により構成されていても良いし、上述した複数の機能が統合された１つ又は複数のデバイス（ＩＣ）により構成されていても良い。また、後述するようにスイッチング素子Ｔｒ等が形成されるＴＦＴ基板上に直接回路として形成されてもよい。ゲートドライバ１２、ソースドライバ１３、駆動電極ドライバ１４、及びタイミングコントローラ１５の構成により、本開示が限定されるものではない。

次に、実施形態に係る表示装置１の概略構造について、図２から図４を参照して説明する。図２は、実施形態に係る表示装置の概略断面構造を表す断面図である。図３は、実施形態に係る表示装置を構成するＴＦＴ基板を模式的に示す平面図である。図４は、実施形態に係る表示装置を構成する対向基板を模式的に示す平面図である。

図２に示すように、表示装置１は、画素基板２と、画素基板２の表面に垂直な方向に対向して配置された対向基板３と、画素基板２と対向基板３との間に挿設された液晶層６とを備える。

図２及び図３に示すように、画素基板２は、回路基板としてのＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板２１と、複数の画素電極２２と、複数の駆動電極ＣＯＭＬと、画素電極２２と駆動電極ＣＯＭＬとを絶縁する絶縁層２４と、を含む。複数の画素電極２２は、ＴＦＴ基板２１の上方に行列状（マトリクス状）に配設される。複数の駆動電極ＣＯＭＬは、ＴＦＴ基板２１と画素電極２２との間に設けられる。ＴＦＴ基板２１の下側には、接着層（不図示）を介して偏光板３５Ｂが設けられている。また、（図示は省略するが、）駆動電極ＣＯＭＬとＴＦＴ基板２１の間に画素電極と対応する位置にスイッチング素子Ｔｒ、ゲート線ＧＣＬ、信号線ＳＧＬが配置される。なお、画素電極２２と駆動電極ＣＯＭＬの配置位置はこれに限らず、画素電極２２が駆動電極ＣＯＭＬとＴＦＴ基板２１の間に配置されてもよい。また、画素電極２２または駆動電極ＣＯＭＬの一方が対向基板３１の上に配置されていてもよい。

図３に示すように、複数の駆動電極ＣＯＭＬは、ＴＦＴ基板２１の表示領域２０に設けられている。より具体的には、表示領域２０の長辺に沿った方向（Ｄｘ方向）に延びる駆動電極ＣＯＭＬが、表示領域２０の短辺に沿った方向（Ｄｙ方向）に並び複数配列されている。それぞれの駆動電極ＣＯＭＬは、平面視で矩形状である。駆動電極ＣＯＭＬは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透光性を有する導電性材料で構成されている。１つの駆動電極ＣＯＭＬに対応する位置に、複数の画素電極２２が行列状に配置される。画素電極２２は、駆動電極ＣＯＭＬよりも小さい面積を有している。なお、図３では一部の駆動電極ＣＯＭＬ及び画素電極２２について示しているが、駆動電極ＣＯＭＬ及び画素電極２２は表示領域２０の全域に亘って配置される。

図２に示すように、対向基板３は、対向基板３１と、この対向基板３１の一方の面に形成されたカラーフィルタ３２とを含む。対向基板３１の他方の面には、タッチセンサ３０のタッチ検出電極ＴＤＬが設けられている。さらに、タッチ検出電極ＴＤＬの上方には、接着層（不図示）を介して偏光板３５Ａが設けられている。なお、カラーフィルタ３２は、対向基板３１上ではなく、ＴＦＴ基板２１上に配置されていても良い。

また、図２に示すように、ＴＦＴ基板２１と対向基板３１とは、所定の間隔を設けて対向して配置される。ＴＦＴ基板２１と対向基板３１との間の空間に、表示機能層として液晶層６が設けられる。液晶層６は、電界の状態に応じてそこを通過する光を変調するものであり、例えば、ＦＦＳ（フリンジフィールドスイッチング）を含むＩＰＳ（インプレーンスイッチング）等の横電界モードに対応する液晶が用いられる。なお、画素電極２２または駆動電極ＣＯＭＬの一方が対向基板３１上に配置される場合、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）やＴＳ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）等の縦電界モードに対応する液晶を用いてもよい。なお、図２に示す液晶層６と画素基板２との間、及び液晶層６と対向基板３との間には、それぞれ配向膜が配設されてもよい。

図４に示すように、複数のタッチ検出電極ＴＤＬは、対向基板３１の表示領域２０に設けられている。より具体的には、表示領域２０の短辺に沿った方向（Ｄｙ方向）に延びるタッチ検出電極ＴＤＬが、表示領域２０の長辺に沿った方向（Ｄｘ方向）に並び複数配列されている。それぞれのタッチ検出電極ＴＤＬは、平面視で矩形状である。タッチ検出電極ＴＤＬは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透光性を有する導電性材料で構成されている。なお、タッチ検出電極ＴＤＬは、ＩＴＯに限定されず、例えば、金属材料を用いた金属細線等により構成されていてもよい。なお、図４では一部のタッチ検出電極ＴＤＬについて示しているが、タッチ検出電極ＴＤＬは表示領域２０の全域に亘って配置される。

上記構成により、表示領域２０の全域に亘り、タッチ検出面が設けられる。タッチ検出面に被検出体が近接あるいは接触することによって、互いに交差したタッチ検出電極ＴＤＬと駆動電極ＣＯＭＬとの間の静電容量が変化する。タッチ検出では、駆動電極ドライバ１４が図１に示す駆動電極ＣＯＭＬ（１，・・・，ａ－１，ａ，ａ＋１，・・・，Ａ）ごとに時分割的に順次タッチ検出用の駆動信号Ｖｃｏｍを供給し、タッチ検出電極ＴＤＬから出力される検出信号Ｒｘの変化を検知することにより、タッチ検出面において被検出体が近接あるいは接触した位置を検出することができる。

図５は、実施形態に係る表示装置の駆動電極の境界付近の拡大図である。図５に示す例では、駆動電極ＣＯＭＬ（ａ－１）と駆動電極ＣＯＭＬ（ａ）との境界付近の拡大図を示している。

図５に示すように、駆動電極ＣＯＭＬ（ａ－１）と駆動電極ＣＯＭＬ（ａ）との境界に位置するｍ行目の各画素Ｐｉｘにおいて、ｍ行目の各画素Ｐｉｘのスイッチング素子Ｔｒと接続されるゲート線ＧＣＬ（ｍ）が駆動電極ＣＯＭＬ（ａ）と重なり、ｍ行目の各画素Ｐｉｘのスイッチング素子Ｔｒと接続される画素電極２２（ｍ）が駆動電極ＣＯＭＬ（ａ－１）と重なっている。これに対し、ｍ－１行目の各画素Ｐｉｘでは、ｍ－１行目の各画素Ｐｉｘのスイッチング素子Ｔｒと接続されるゲート線ＧＣＬ（ｍ－１）と画素電極２２（ｍ－１）との双方が駆動電極ＣＯＭＬ（ａ－１）と重なっている。つまり、駆動電極ＣＯＭＬの境界付近の一部の画素Ｐｉｘにおいて、同一の画素Ｐｉｘのスイッチング素子Ｔｒに接続されるゲート線ＧＣＬと画素電極２２がそれぞれ異なる駆動電極ＣＯＭＬと重畳するように配置されている。

なお、画素Ｐｉｘの開口率を向上するためには、上述したように、２つの駆動電極ＣＯＭＬの境界に位置する各画素Ｐｉｘにおいて、ゲート線ＧＣＬと画素電極２２とが異なる駆動電極に重なる構成とすることが望ましい。より具体的には、図５に示す通り、各画素電極２２はスイッチング素子Ｔｒを介してゲート線ＧＣＬと接続されている。ここで、スイッチング素子Ｔｒが形成される領域ＳＡは、各種接続配線や半導体層等が配置され開口率が低下する領域である。また、駆動電極ＣＯＭＬの境界領域も駆動電極ＣＯＭＬからの表示用の駆動信号Ｖｃｏｍｄｃ等が供給されない領域であり、表示に寄与しにくい領域である。したがって、出来るだけ駆動電極ＣＯＭＬの境界領域とスイッチング素子Ｔｒを形成する領域ＳＡは重畳させることが望ましい。しかし、ゲート線ＧＣＬは、スイッチング素子Ｔｒを形成する各領域ＳＡの隣接画素Ｐｉｘに近い外端に位置する配線であり、一つの駆動電極ＣＯＭＬにゲート線ＧＣＬと画素電極２２を含めるようにすると、スイッチング素子を形成する領域ＳＡと駆動電極ＣＯＭＬの境界領域の重畳面積が小さくなり、結果として、開口率が低下してしまう。一方で、２つの駆動電極ＣＯＭＬの境界に位置する各画素Ｐｉｘにおいて、ゲート線ＧＣＬと画素電極２２とが異なる駆動電極に重なる構成とすることで、スイッチング素子を形成する領域ＳＡと駆動電極ＣＯＭＬの境界領域の重畳面積が大きくすることができ、結果として、開口率が向上させることが出来る。

図６は、第１駆動方法に係るタイミングチャートの一例を示す図である。図６では、１フレーム期間において、１行目の画素ＰｉｘからＭ行目の画素Ｐｉｘまで順次駆動する例を示している。言い換えると、第１駆動方法では、ゲートドライバ１２がゲート線ＧＣＬに、配列方向（Ｄｙ方向）に沿って順番に、ゲート信号ＧＡＴＥを供給する。

図６に示すように、実施形態に係る表示装置１では、垂直スタートパルスＶＳＴのハイ期間が、１水平周期に同期したクロックパルスＶＣＫの３周期に亘るようにしている。垂直スタートパルスＶＳＴがクロックパルスＶＣＫにより１水平周期でシフトすることにより、各ゲート線ＧＣＬに対応するシフトレジスタ１２１の出力パルスのハイ期間は、それぞれ３水平周期に亘る。

シフトレジスタ１２１の出力パルスのハイ期間は、それぞれ図５に示す各ゲート信号ＧＡＴＥ（ｘ）において破線で示している。ゲートドライバ１２は、シフトレジスタ１２１の出力パルスのハイ期間において、ゲート信号出力回路１２２でゲート信号出力許可信号ＯＥ１，ＯＥ２，ＯＥ３によりタイミング制御されたゲート信号ＧＡＴＥ（ｘ）を出力する。

図６に示す第１駆動方法において、マルチプレクサ１５３は、全水平期間において画像データＶＤＩＳＰを画像データＲＧＢ＿ＤＡＴＡとして出力する。ソースドライバ１３は、入力された画像データＲＧＢ＿ＤＡＴＡをラッチ１３２において保持した後、ＤＡコンバータ１３３及びソース信号出力回路１３４を介して、ｘ行目の各画素Ｐｉｘに対応した画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ））として供給する。

図６に示す第１駆動方法において、ゲートドライバ１２は、１行目の各画素ＰｉｘからＭ行目の各画素Ｐｉｘまで順次駆動する。言い換えると、１行目の画素Ｐｉｘに対応するゲート線ＧＣＬ（１）からゲート線ＧＣＬ（Ｍ）まで順番に、それぞれ、ハイレベルのゲート信号ＧＡＴＥ（１，２，・・・，Ｍ）が供給される。ソースドライバ１３は、ゲートドライバ１２によって駆動されているｘ行目の各画素Ｐｉｘに対応する画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ））を順次供給する。これにより、１フレーム分の画像表示が行われる。

なお、画像データＶＤＩＳＰは、１行目の画素Ｐｉｘに対応する画像データＶＤＩＳＰ（１）からＭ行目の画素Ｐｉｘに対応する画像データＶＤＩＳＰ（Ｍ）が順番に供給される。図５に示す第１駆動方法において、画像データＶＤＩＰ（１）に対応する画像データＲＧＢ＿ＤＡＴＡ（１）から画像データＶＤＩＳＰ（Ｍ）に対応するＲＧＢ＿ＤＡＴＡ（Ｍ）が順番に出力されるため、第１ラインメモリ１５１及び第２ラインメモリ１５２は無くても良い。なお、第１駆動方法において、ゲートドライバ１２がゲート線ＧＣＬ（１）からゲート線ＧＣＬ（Ｍ）まで順番に駆動するためには、垂直スタートパルスＶＳＴのハイ期間は、１水平周期に同期したクロックパルスＶＣＫの１周期に亘る期間であってもよく、ゲート信号出力回路１２２を設けずに、シフトレジスタ１２１の出力パルスのみで制御してもよい。

次に、図５に示すタイミングチャートのように第１駆動方法で各行の画素Ｐｉｘを順次駆動した場合の画素電極の保持電位について説明する。

図７Ａは、第１駆動方法において、ゲート線と画素電極とが同一の駆動電極に重なる画素Ｐｉｘにおける画素電極の保持電位を説明する図である。図７Ｂは、第１駆動方法において、ゲート線と画素電極とが異なる駆動電極に重なる画素Ｐｉｘにおける画素電極の保持電位を説明する図である。図８は、第１駆動方法における画像表示例を示す図である。

図７Ａに示す例では、第１駆動方法において、ｍ－１行目の画素における画素電極の保持電位を説明する図を示し、図７Ｂに示す例では、第１駆動方法において、ｍ行目の画素における画素電極の保持電位を説明する図を示している。

図７Ａ及び図７Ｂに示す例において、Ｖｓｉｇ（ｏｄｄ）は奇数列の画素Ｐｉｘに供給される画素信号ＳＩＧの電位を示し、Ｖｓｉｇ（ｅｖｅｎ）は偶数列の画素Ｐｉｘに供給される画素信号ＳＩＧの電位を示し、ＶＧＨはゲート信号ＧＡＴＥのハイ電位を示し、Ｖｐｉｘは画素電位を示し、ΔＶｇｃ１，ΔＶｇｃ２は画素電位の変動分を示している。

なお、画素Ｐｉｘに与えられる電位は、マルチプレクサ１５３によって１垂直期間（１フレーム）毎に反転する。より具体的には、図７Ａ及び図７Ｂにおいて、奇数列の画素Ｐｉｘに供給される画素信号の電位Ｖｓｉｇ（ｏｄｄ）は、表示用の駆動信号Ｖｃｏｍｄｃに対して高い電位を有し、偶数列の画素Ｐｉｘに供給される画素信号の電位Ｖｓｉｇ（ｅｖｅｎ）は、表示用の駆動信号Ｖｃｏｍｄｃに対して低い電位を有しているが、次の１垂直期間において、電位Ｖｓｉｇ（ｏｄｄ）は、表示用の駆動信号Ｖｃｏｍｄｃより低い電位を有し、電位Ｖｓｉｇ（ｅｖｅｎ）は、表示用の駆動信号Ｖｃｏｍｄｃに対して高い電位を有するように、表示用の駆動信号Ｖｃｏｍｄｃに対する電位が反転するように画素信号ＳＩＧが供給される。なお、奇数列と偶数列で表示用の駆動信号Ｖｃｏｍｄｃに対して互いに反転する画素信号が供給される場合を例示しているが、これに限らない。１垂直期間における全ての列に、表示用の駆動信号Ｖｃｏｍｄｃに対して高い電位の画素信号、又、低い電位の画素信号の一方を供給してもよい。また、表示用の駆動信号Ｖｃｏｍｄｃを一定の期間（例えば、１垂直期間）毎に、画素信号に対する電位が反転する交流信号としてもよい。

駆動電極ＣＯＭＬは、信号線ＳＧＬ及びゲート線ＧＣＬと容量結合する。このため、図７Ａ及び図７Ｂに示すように、ゲート線ＧＣＬに供給されるゲート信号ＧＡＴＥのターンオン及びターンオフにおいて、駆動電極ＣＯＭＬに供給されるＶｃｏｍｄｃの電位が変動する。これにより、画素電位Ｖｐｉｘが変動する。画素電位の変動分ΔＶｇｃは、信号線ＳＧＬと駆動電極ＣＯＭＬとの間に生じる容量値をＣｓｃｏｍ、ゲート線ＧＣＬと駆動電極ＣＯＭＬとの間に生じる容量値をＣｇｃｏｍ、スイッチング素子Ｔｒの閾値電圧をＶｔｈとしたとき、以下の式で示される。

ΔＶｇｃ＝（Ｃｇｃｏｍ／（Ｃｓｃｏｍ１＋・・・＋ＣｓｃｏｍＰ））×（ＶＧＨ－Ｖｔｈ）

ゲート線ＧＣＬ（ｍ）が駆動電極ＣＯＭＬ（ａ）に重なり、画素電極２２（ｍ）が駆動電極ＣＯＭＬ（ａ－１）に重なるｍ行目の各画素Ｐｉｘにおいて、ゲート線ＧＣＬ（ｍ）と駆動電極ＣＯＭＬ（ａ－１）との間に生じる容量値Ｃｇｃｏｍ（ｍ）は、ゲート線ＧＣＬ（ｍ－１）と画素電極２２（ｍ－１）との双方が駆動電極ＣＯＭＬ（ａ－１）に重なるｍ－１行目の各画素Ｐｉｘにおいて、ゲート線ＧＣＬと駆動電極ＣＯＭＬ（ａ－１）との間に生じる容量値Ｃｇｃｏｍ（ｍ－１）よりも小さい。このため、図７Ａ及び図７Ｂに示すように、ｍ行目の各画素Ｐｉｘにおける画素電位の変動分ΔＶｇｃ２は、ｍ－１行目の各画素Ｐｉｘにおける画素電位の変動分ΔＶｇｃ１よりも小さくなる。すなわち、ゲート線ＧＣＬ（ｍ）が駆動電極ＣＯＭＬ（ａ）に重なり、画素電極２２（ｍ）が駆動電極ＣＯＭＬ（ａ－１）に重なるｍ行目の各画素Ｐｉｘにおける偶数列の画素電位Ｖｐｉｘ２は、ゲート線ＧＣＬ（ｍ－１）と画素電極２２（ｍ－１）との双方が駆動電極ＣＯＭＬ（ａ－１）に重なるｍ－１行目の各画素Ｐｉｘにおける偶数列の画素電位Ｖｐｉｘ１よりも大きくなる。言い換えると、ｍ行目の各画素Ｐｉｘに置ける奇数列の画素電位は、ｍ－１行目の画素電位Ｖｐｉｘよりも小さくなる。この結果として、例えば表示装置１がノーマリブラック型の液晶表示パネルである場合、表示領域２０における画像表示では、駆動電極ＣＯＭＬ（ａ－１）と駆動電極ＣＯＭＬ（ａ）との境界に位置するｍ行目の各画素Ｐｉｘが他の各画素Ｐｉｘよりも相対的に明るく表示され、図８に示すように、駆動電極ＣＯＭＬの延在方向（本実施形態では、行方向（Ｄｙ方向））にスジ状のムラが生じ、表示品質が低下する。

図９は、第２駆動方法に係るタイミングチャートを示す図である。ここでは、図５に示す第１駆動方法との相違点について説明する。

図９において、Ｗ（ｘ）は、１水平期間における第１ラインメモリ１５１又は第２ラインメモリ１５２の書き込みデータを示し、Ｒ（ｘ）は、１水平期間における第１ラインメモリ１５１又は第２ラインメモリ１５２の読み出しデータを示している。また、Ｈ（ｘ）は、１水平期間において第１ラインメモリ１５１又は第２ラインメモリ１５２に保持されるデータを示している。

まず、１フレーム期間における最初の１水平期間Ｈ（１）において、第１ラインメモリ１５１に１行目の各画素Ｐｉｘに対応する画像データＶＤＩＳＰ（１）が書き込まれる（Ｗ（１））。

続く１水平期間Ｈ（２）において、第２ラインメモリ１５２に２行目の各画素Ｐｉｘに対応する画像データＶＤＩＳＰ（２）が書き込まれると共に（Ｗ（２））、第１ラインメモリ１５１から画像データＶＤＩＳＰ（１）が読み出され（Ｒ（１））、画像データＶＤＩＳＰ（１）に対応する画像データＲＧＢ＿ＤＡＴＡ（１）がラッチ１３２に保持される。

続く１水平期間Ｈ（３）において、ラッチ１３２に保持された１行目の各画素Ｐｉｘに対応する画像データＲＧＢ＿ＤＡＴＡ（１）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（１）として出力されると共に、第１ラインメモリ１５１に３行目の各画素Ｐｉｘに対応する画像データＶＤＩＳＰ（３）が書き込まれ（Ｗ（３））、第２ラインメモリ１５２から画像データＶＤＩＳＰ（２）が読み出され（Ｒ（２））、画像データＶＤＩＳＰ（２）に対応する画像データＲＧＢ＿ＤＡＴＡ（２）がラッチ１３２に保持される。このとき、ゲートドライバ１２によって１行目の各画素Ｐｉｘが駆動され、１行目の各画素Ｐｉｘにおける画像表示が行われる。

以降、１水平期間ごとに、第１ラインメモリ１５１及び第２ラインメモリ１５２に交互に画像データＶＤＩＳＰの書き込み及び読み出しを繰り返し、順次、各行の画素Ｐｉｘに対応する画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ））が出力され、ゲートドライバ１２によって各行の各画素Ｐｉｘが順次駆動される。

上記動作は、駆動電極ＣＯＭＬ（ａ―１）（第１の駆動電極）に画素電極２２が重なり、かつ駆動電極ＣＯＭＬ（ａ）（第２の駆動電極）にゲート線ＧＣＬが重なる行の各画素Ｐｉｘ（第１の画素）に対応する画像データＶＤＩＳＰが入力されるまで繰り返される。

ｍ行目の各画素Ｐｉｘ（ｍ）（第１の画素）は、駆動電極ＣＯＭＬ（ａ－１）（第１の駆動電極）に画素電極２２（ｍ）が重なり、かつ駆動電極ＣＯＭＬ（ａ）（第２の駆動電極）にゲート線ＧＣＬ（ｍ）が重なる。ｍ行目の各画素Ｐｉｘ（第１の画素）に対応する画像データＶＤＩＳＰ（ｍ）が書き込まれる１水平期間Ｈ（ｍ）において、画像データＶＤＩＳＰ（ｍ）は、第１ラインメモリ１５１及び第２ラインメモリ１５２への書き込み及び読み出しが行われず、直接ラッチ１３２に画像データＲＧＢ＿ＤＡＴＡ（ｍ）として保持される。このとき、第１ラインメモリ１５１及び第２ラインメモリ１５２のデータは保持されている。

続く１水平期間Ｈ（ｍ＋１）において、ラッチ１３２に保持されていたｍ行目の各画素Ｐｉｘ（第１の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（ｍ）（画素信号ＳＩＧ（１，２，・・・，Ｐ）（第１の画素信号））として出力されると共に、第２ラインメモリ１５２に保持されていたｍ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＶＤＩＳＰ（ｍ－１）が読み出され（Ｒ（ｍ－１））、ラッチ１３２に画像データＶＤＩＳＰ（ｍ－１）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ－１）が保持される。

１水平期間Ｈ（ｍ＋１）（第１の水平期間）において、ゲートドライバ１２は、ｍ行目の各画素Ｐｉｘ（第１の画素）と、ｍ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動する。言い換えると、ゲートドライバ１２は、ｍ行目の画素Ｐｉｘと接続されたゲート線ＧＣＬ（ｍ）と、ｍ－１行目の画素Ｐｉｘと接続されたゲート線ＧＣＬ（ｍ－１）にハイレベルのゲート信号ＧＡＴＥ（ｍ，ｍ－１）を供給する。ｍ－１行目の各画素Ｐｉｘ（第２の画素）は、駆動電極ＣＯＭＬ（ａ－１）（第１の駆動電極）に画素電極２２（ｍ－１）及びゲート線ＧＣＬ（ｍ－１）が重なる。

第１の水平期間においてｍ行目の各画素Ｐｉｘ（第１の画素）とｍ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動したときのｍ行目の各画素Ｐｉｘにおける画素電位の変動分ΔＶｇｃ（ｍ）は、第１の水平期間に続く第２の水平期間においてｍ－１行目の各画素Ｐｉｘ（第２の画素）を駆動した際のｍ－１行目の各画素Ｐｉｘにおける画素電位の変動分ΔＶｇｃ（ｍ－１）と略同等とすることができる。

続く１水平期間Ｈ（ｍ＋２）において、ゲートドライバ１２は、ｍ－１行目の各画素Ｐｉｘ（第２の画素）を駆動する（第２の水平期間）。このとき、ラッチ１３２に保持されていたｍ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ－１）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（ｍ－１）（ＳＩＧ（１，２，・・・，Ｐ）（第２の画素信号））として供給されると共に、第１ラインメモリ１５１に保持されていたｍ＋１行目の各画素Ｐｉｘ（第３の画素）に対応する画像データＶＤＩＳＰ（ｍ＋１）が読み出され（Ｒ（ｍ＋１））、ラッチ１３２に画像データＶＤＩＳＰ（ｍ＋１）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋１）が保持される。

なお、第１の水平期間より前の複数の水平期間（第３の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ－１）（第１の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第３の画素）を、ｍ－１行目の画素Ｐｉｘ（第２の画素）からｍ行目の画素Ｐｉｘ（第１の画素）へ向かう方向（第３方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第３の画素）に対応する画素信号群ＳＩＧｘ（ＳＩＧ（１，２，・・・，Ｐ）（第３の画素信号））を順次供給する。

そして、第２の水平期間より後の複数の水平期間（第４の水平期間）おいて、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ）（第２の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第４の画素）を、ｍ－１行目の画素Ｐｉｘ（第２の画素）からｍ行目の画素Ｐｉｘ（第１の画素）へ向かう方向（第３方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第４の画素）に対応する画素信号群ＳＩＧｘ（ＳＩＧ（１，２，・・・，Ｐ）（第４の画素信号））を順次供給する。

ｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）は、駆動電極ＣＯＭＬ（ａ）（第１の駆動電極）に画素電極２２が重なり、かつ駆動電極ＣＯＭＬ（ａ＋１）（第２の駆動電極）にゲート線ＧＣＬが重なる画素である。ｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）に対応する画像データＶＤＩＳＰ（ｍ＋ｎ）の書込みが行われる１水平期間Ｈ（ｍ＋ｎ）において、画像データＶＤＩＳＰ（ｍ＋ｎ）は、直接ラッチ１３２に画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ）として保持される。このとき、第１ラインメモリ１５１及び第２ラインメモリ１５２のデータは保持されている。

続く１水平期間Ｈ（ｍ＋ｎ＋１）において、ラッチ１３２に保持されていたｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（ＳＩＧ（ｍ＋ｎ）（１，２，・・・，Ｐ）（第１の画素信号））として出力されると共に、第２ラインメモリ１５２に保持されていたｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＶＤＩＳＰ（ｍ＋ｎ－１）が読み出され（Ｒ（ｍ＋ｎ－１））、ラッチ１３２に画像データＶＤＩＳＰ（ｍ＋ｎ－１）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ－１）が保持される。

１水平期間Ｈ（ｍ＋ｎ＋１）（第１の水平期間）において、ゲートドライバ１２は、ｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）と、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動する（第１の水平期間）。言い換えると、ゲートドライバ１２は、ｍ＋ｎ行目の画素Ｐｉｘと接続されたゲート線ＧＣＬ（ｍ＋ｎ）と、ｍ＋ｎ－１行目の画素Ｐｉｘと接続されたゲート線ＧＣＬ（ｍ＋ｎ－１）にハイレベルのゲート信号ＧＡＴＥ（ｍ＋ｎ，ｍ＋ｎ－１）を供給する。ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）は、駆動電極ＣＯＭＬ（ａ）（第１の駆動電極）に画素電極２２（ｍ＋ｎ－１）及びゲート線ＧＣＬ（ｍ＋ｎ－１）が重なる。

第１の水平期間においてｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）とｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動したときのｍ＋ｎ行目の各画素Ｐｉｘにおける画素電位の変動分ΔＶｇｃ（ｍ＋ｎ）は、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）を駆動した際のｍ＋ｎ－１行目の各画素Ｐｉｘにおける画素電位の変動分ΔＶｇｃ（ｍ＋ｎ－１）と略同等とすることができる。

続く１水平期間Ｈ（ｍ＋ｎ＋２）において、ゲートドライバ１２は、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）を駆動する（第２の水平期間）。このとき、ラッチ１３２に保持されていたｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ－１）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（ｍ＋ｎ－１）（ＳＩＧ（１，２，・・・，Ｐ）（第２の画素信号））として出力されると共に、第１ラインメモリ１５１に保持されていたｍ＋ｎ＋１行目の各画素Ｐｉｘ（第３の画素）に対応する画像データＶＤＩＳＰ（ｍ＋ｎ＋１）が読み出され（Ｒ（ｍ＋ｎ＋１））、ラッチ１３２に画像データＶＤＩＳＰ（ｍ＋ｎ＋１）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ＋１）が保持される。

なお、第１の水平期間より前の複数の水平期間（第３の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ）（第１の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第３の画素）を、ｍ＋ｎ－１行目の画素Ｐｉｘ（第２の画素）からｍ＋ｎ行目の画素Ｐｉｘ（第１の画素）へ向かう方向（第３方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第３の画素）に対応する画素信号群ＳＩＧｘ（ＳＩＧ（１，２，・・・，Ｐ）（第３の画素信号））を順次供給する。

そして、第２の水平期間より後の複数の水平期間（第４の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ＋１）（第２の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第４の画素）を、ｍ＋ｎ－１行目の画素Ｐｉｘ（第２の画素）からｍ＋ｎ行目の画素Ｐｉｘ（第１の画素）へ向かう方向（第３方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第４の画素）に対応する画素信号群ＳＩＧｘ（ＳＩＧ（１，２，・・・，Ｐ）（第４の画素信号））を順次供給する。

上記動作により、画像表示上に生じるスジ状のムラの発生を抑制することができ、表示品質の低下を抑制することができる。

なお、図９に示す例において、第２の画素は、第１の水平期間において第１の画素に対応する第１の画素信号に基づく表示が行われ、第１の水平期間に続く第２の水平期間において第２の画素に対応する第２の画素信号に基づく表示が行われる。これにより、第１の水平期間において、第２の画素によって第１の画素に対応する第１の画素信号に基づく表示が行われたことは視認されることを抑制することができる。

（変形例）
図１０は、実施形態の変形例に係るタイミングチャートを示す図である。図１０に示す例では、図９に示す例とは走査方向が異なる。

図１０に示す変形例では、図５に示す第１駆動方法と同様に、画像データＶＤＩＰ（Ｍ）に対応する画像データＲＧＢ＿ＤＡＴＡ（Ｍ）から画像データＶＤＩＳＰ（１）に対応するＲＧＢ＿ＤＡＴＡ（１）が順番に出力されるため、第１ラインメモリ１５１及び第２ラインメモリ１５２は無くてもよい。

図１０に示す変形例において、マルチプレクサ１５３は、全水平期間において画像データＶＤＩＳＰを画像データＲＧＢ＿ＤＡＴＡとして出力する。ソースドライバ１３は、入力された画像データＲＧＢ＿ＤＡＴＡをラッチ１３２において保持した後、ＤＡコンバータ１３３及びソース信号出力回路１３４を介して、ｘ行目の各画素Ｐｉｘに対応した画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ））として供給する。

ｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）は、駆動電極ＣＯＭＬ（ａ）（第１の駆動電極）に画素電極２２（ｍ＋ｎ）が重なり、かつ駆動電極ＣＯＭＬ（ａ＋１）（第２の駆動電極）にゲート線ＧＣＬ（ｍ＋ｎ）が重なる。ｍ＋ｎ行目の各画素Ｐｉｘに対して画素信号ＳＩＧを出力する１水平期間Ｈ（ｍ＋ｎ-１）において（第１の水平期間）、ラッチ１３２に保持されていたｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（ｍ＋ｎ）（画素信号ＳＩＧ（１，２，・・・，Ｐ）（第１の画素信号））として出力されると共に、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＶＤＩＰ（ｍ＋ｎ－１）がラッチ１３２に画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ－１）として保持される。

１水平期間Ｈ（ｍ＋ｎ－１）（第１の水平期間）において、ゲートドライバ１２は、ｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）と、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動する。言い換えると、ゲートドライバ１２は、ｍ＋ｎ行目の各画素Ｐｉｘに接続されたゲート線ＧＣＬ（ｍ＋ｎ）と、ｍ＋ｎ－１行目の各画素Ｐｉｘに接続されたゲート線ＧＣＬ（ｍ＋ｎ－１）にハイレベルのゲート信号ＧＡＴＥ（ｍ＋ｎ，ｍ＋ｎ－１）をそれぞれに供給する。ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）は、駆動電極ＣＯＭＬ（ａ）（第１の駆動電極）に画素電極２２（ｍ＋ｎ－１）及びゲート線ＧＣＬ（ｍ＋ｎ－１）が重なる。

第１の水平期間においてｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）とｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動したときのｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）の画素電位の変動分ΔＶｇｃ（ｍ＋ｎ）は、第１の水平期間に続く第２の水平期間においてｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）を駆動した際の画素電位の変動分ΔＶｇｃ（ｍ＋ｎ－１）と略同等とすることができる。

続いて、１水平期間Ｈ（ｍ＋ｎ―２）（第２の水平期間）において、ゲートドライバ１２は、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）を駆動する。言い換えると、ゲートドライバ１２は、ｍ＋ｎ－１行目の各画素Ｐｉｘに接続されたゲート線ＧＣＬ（ｍ＋ｎ－１）にハイレベルのゲート信号ＧＡＴＥ（ｍ＋ｎ－１）を供給する。このとき、ラッチ１３２に保持されていたｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ－１）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ）（第２の画素信号））として出力されると共に、ｍ＋ｎ－２行目の各画素Ｐｉｘ（第３の画素）に対応する画像データＶＤＩＰ（ｍ＋ｎ－２）がラッチ１３２に画像データＲＧＢ＿ＤＡＴＡ（ｍ＋ｎ－２）として保持される。

なお、第１の水平期間より前の複数の水平期間（第３の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ＋１）（第２の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第３の画素）を、ｍ＋ｎ行目の各画素Ｐｉｘ（第１の画素）からｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）へ向かう方向（第４方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第３の画素）に対応する画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ）（第３の画素信号））を順次供給する。

そして、第２の水平期間より後の複数の水平期間（第４の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ）（第１の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第４の画素）を、ｍ＋ｎ行目の画素Ｐｉｘ（第１の画素）からｍ＋ｎ－１行目の画素Ｐｉｘ（第２の画素）へ向かう方向（第４方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第４の画素）に対応する画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ）（第４の画素信号））を順次供給する。

ｍ行目の各画素Ｐｉｘ（第１の画素）は、駆動電極ＣＯＭＬ（ａ－１）（第１の駆動電極）に画素電極２２（ｍ）が重なり、かつ駆動電極ＣＯＭＬ（ａ）（第２の駆動電極）にゲート線ＧＣＬ（ｍ）が重なる。ｍ行目の各画素Ｐｉｘに対して画素信号ＳＩＧを出力する１水平期間Ｈ（ｍ＋１）において（第１の水平期間）、ラッチ１３２に保持されていたｍ行目の各画素Ｐｉｘ（第１の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（画素信号ＳＩＧ（ｍ）（１，２，・・・，Ｐ）（第１の画素信号））として出力されると共に、ｍ＋ｎ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＶＤＩＰ（ｍ－１）がラッチ１３２に画像データＲＧＢ＿ＤＡＴＡ（ｍ－１）として保持される。

１水平期間Ｈ（ｍ＋ｎ－１）（第１の水平期間）において、ゲートドライバ１２は、ｍ行目の各画素Ｐｉｘ（第１の画素）と、ｍ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動する。言い換えると、ゲートドライバ１２は、ｍ行目の各画素Ｐｉｘに接続されたゲート線ＧＣＬ（ｍ）と、ｍ－１行目の各画素Ｐｉｘに接続されたゲート線ＧＣＬ（ｍ－１）にハイレベルのゲート信号ＧＡＴＥ（ｍ，ｍ－１）をそれぞれに供給する。ｍ－１行目の各画素Ｐｉｘ（第２の画素）は、駆動電極ＣＯＭＬ（ａ－１）（第１の駆動電極）に画素電極２２（ｍ－１）及びゲート線ＧＣＬ（ｍ－１）が重なる。

第１の水平期間においてｍ行目の各画素Ｐｉｘ（第１の画素）とｍ－１行目の各画素Ｐｉｘ（第２の画素）とを同時に駆動したときのｍ行目の各画素Ｐｉｘ（第１の画素）の画素電位の変動分ΔＶｇｃ（ｍ）は、第１の水平期間に続く第２の水平期間においてｍ－１行目の各画素Ｐｉｘ（第２の画素）を駆動した際の画素電位の変動分ΔＶｇｃ（ｍ－１）と略同等とすることができる。

続いて、１水平期間Ｈ（ｍ＋ｎ―２）（第２の水平期間）において、ゲートドライバ１２は、ｍ－１行目の各画素Ｐｉｘ（第２の画素）を駆動する。言い換えると、ゲートドライバ１２は、ｍ－１行目の各画素Ｐｉｘに接続されたゲート線ＧＣＬ（ｍ－１）にハイレベルのゲート信号ＧＡＴＥ（ｍ－１）を供給する。このとき、ラッチ１３２に保持されていたｍ－１行目の各画素Ｐｉｘ（第２の画素）に対応する画像データＲＧＢ＿ＤＡＴＡ（ｍ－１）がＤＡコンバータ１３３及びソース信号出力回路１３４を介して画素信号群ＳＩＧｘ（画素信号ＳＩＧ（１，２，・・・，Ｐ）（第２の画素信号））として出力されると共に、ｍ＋ｎ＋１行目の各画素Ｐｉｘ（第３の画素）に対応する画像データＶＤＩＰ（ｍ－２）がラッチ１３２に画像データＲＧＢ＿ＤＡＴＡ（ｍ－２）として保持される。

なお、第１の水平期間より前の複数の水平期間（第３の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ）（第２の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第３の画素）を、ｍ行目の画素Ｐｉｘ（第１の画素）からｍ－１行目の画素Ｐｉｘ（第２の画素）へ向かう方向（第４方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第３の画素）に対応する画素信号群ＳＩＧｘ（ＳＩＧ（１，２，・・・，Ｐ）（第３の画素信号））を順次供給する。

そして、第２の水平期間より後の複数の水平期間（第４の水平期間）において、ゲートドライバ１２は、駆動電極ＣＯＭＬ（ａ－１）（第１の駆動電極）に画素電極２２及びゲート線ＧＣＬが重なる複数の各画素Ｐｉｘ（第４の画素）を、ｍ行目の画素Ｐｉｘ（第１の画素）からｍ－１行目の画素Ｐｉｘ（第２の画素）へ向かう方向（第４方向）に、１水平期間ごとに順次駆動する。また、ソースドライバ１３は、ゲートドライバ１２によって駆動される行の各画素Ｐｉｘ（第４の画素）に対応する画素信号群ＳＩＧｘ（ＳＩＧ（１，２，・・・，Ｐ）（第４の画素信号））を順次供給する。

上記動作により、画像表示上に生じるスジ状のムラの発生を抑制することができ、表示品質の低下を抑制することができる。

なお、図１０に示す変形例において、第１の画素は、第１の水平期間において第２の画素に対応する第２の画素信号に基づく表示が行われ、第１の水平期間に続く第２の水平期間において第１の画素に対応する第１の画素信号に基づく表示が行われる。これにより、第１の水平期間において、第１の画素によって第２の画素に対応する第２の画素信号に基づく表示が行われたことは視認されない。

なお、上述した実施形態では、同一の構成において走査方向が異なる２つの例について説明したが、図９又は図１０において説明した何れか一方の走査方向に対応した構成であっても良い。

例えば、上述した実施形態では、シフトレジスタ１２１の出力パルスのハイ期間が３水平周期に亘り、シフトレジスタ１２１の出力パルスのハイ期間において、ゲート信号出力回路１２２でゲート信号出力許可信号ＯＥ１，ＯＥ２，ＯＥ３によりタイミング制御されたゲート信号ＧＡＴＥ（ｘ）を出力する例を示したが、図１０に示す変形例のみに対応する場合には、シフトレジスタ１２１の出力パルスのハイ期間が少なくとも２水平周期に亘り、シフトレジスタ１２１の出力パルスのハイ期間において、ゲート信号出力回路１２２で少なくとも２つのゲート信号出力許可信号によりタイミング制御されたゲート信号ＧＡＴＥ（ｘ）を出力する構成であれば良い。より具体的には、図１に示すＯＥ１を供給する配線ＷＯＥ１とＯＥ３を供給する配線ＷＯＥ３の代わりに、図１０に示すゲート信号出力許可信号ＯＥ１とＯＥ３を複合した信号ＯＥ１Ａを供給する配線ＷＯＥ１Ａを配置し、配線ＷＯＥ１および配線ＷＯＥ３と接続されていたゲート線ＧＣＬを配線ＷＯＥ１Ａに接続してもよい。このようにすることで、表示装置１における配線数を削減することができる。さらに、ゲート信号ＧＡＴＥ（ｘ）のタイミング制御を行う構成は、上記に限るものではない。

また、図３において、駆動電極ＣＯＭＬが方向Ｄｘに延在し、方向Ｄｙに配列される形状を示したが、これに限らない。図１１は、実施形態に係る表示装置を構成する図３とは異なるＴＦＴ基板を模式的に示す平面図である。例えば、駆動電極ＣＯＭＬは、図１１に示すように、マトリクス状に配置されてもよい。このような場合においても駆動電極ＣＯＭＬの境界領域が、図５に示すような配置となっていれば、図９に示す第２駆動方式の様に駆動することで表示ムラを抑制することが出来る。また、図１１に示すように、駆動電極ＣＯＭＬをマトリクス状に配置した場合、駆動電極ＣＯＭＬと検出回路１６を接続することで、駆動電極ドライバ１４が駆動電極ＣＯＭＬにタッチ用の駆動信号Ｖｃｏｍを供給し、検出回路１６が駆動信号Ｖｃｏｍを供給する駆動電極ＣＯＭＬから検出信号ＶＤＥＴを受け取ることで、自己容量方式の静電容量タッチ検出を実施できる。この場合、タッチ検出電極ＴＤＬ、及び、タッチ検出電極ＴＤＬと検出回路１６を接続する基板や配線を除いてもよい。

さらに、上述した実施形態では、表示領域２０に静電容量型のタッチセンサが一体化された構成を例示したが、複数の駆動電極ＣＯＭＬがゲート線ＧＣＬに沿う行方向（Ｄｘ方向）に延在する態様であれば良く、例えばタッチセンサを含まない態様であっても良い。より具体的には、タッチ検出電極ＴＤＬ、検出制御回路１６等を除いてもよい。

以上説明したように、実施形態に係る表示装置１は、複数の画素Ｐｉｘが行方向（Ｄｘ方向）及び列方向（Ｄｙ方向）に並ぶ表示領域２０と、ゲート線ＧＣＬを介して、行方向（Ｄｘ方向）に並ぶ画素Ｐｉｘを駆動するゲートドライバ１２と、信号線ＳＧＬを介して、列方向（Ｄｙ方向）に並ぶ画素Ｐｉｘに画素信号ＳＩＧを供給するソースドライバ１３と、表示領域２０に重なり、行方向（Ｄｘ方向）に延在する複数の駆動電極ＣＯＭＬと、を備える。ゲートドライバ１２は、第１の駆動電極に画素電極２２（第１の画素電極）が重なり、かつ第１の駆動電極と隣り合う第２の駆動電極にゲート線ＧＣＬ（第１のゲート線）が重なる第１の画素と、第１の画素と隣り合い、かつ第１の駆動電極に画素電極２２（第２の画素電極）及びゲート線ＧＣＬ（第２のゲート線）が重なる第２の画素とを同時に駆動する。

これにより、画像表示上に生じるスジ状のムラの発生を抑制することができ、表示品質の低下を抑制することができる。

また、ゲートドライバ１２は、第１の水平期間において、第１の画素と第２の画素とを同時に駆動し、第１の水平期間に続く第２の水平期間において、第２の画素を駆動する。

また、ソースドライバ１３は、第１の水平期間において、第１の画素に対応する第１の画素信号を供給し、第２の水平期間において、第２の画素に対応する第２の画素信号を供給する。

これにより、第１の水平期間において、第２の画素によって第１の画素に対応する第１の画素信号に基づく表示が行われたことが視認されることを抑制できる。

本実施形態により、表示品質の低下を抑制することができる表示装置を提供することができる。

上述した実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

１ 表示装置
１２ ゲートドライバ
１３ ソースドライバ
１４ 駆動電極ドライバ
１５ タイミングコントローラ
１６ 検出回路
２０ 表示領域
２１ ＴＦＴ基板
２２ 画素電極
３１ 対向基板
３２ カラーフィルタ
１２１ シフトレジスタ
１２２ ゲート信号出力回路
１３１ シフトレジスタ
１３２ ラッチ
１３３ ＤＡコンバータ
１３４ ソース信号出力回路
１５１ 第１ラインメモリ
１５２ 第２ラインメモリ
１５３ マルチプレクサ
１５４ タイミングパルス供給部
１６１ 検出信号増幅回路
１６２ ＡＤコンバータ
ＧＣＬ ゲート線
Ｐｉｘ 画素
ＳＧＬ 信号線
Ｔｒ スイッチング素子

Claims (14)

1. 第１の画素電極と、前記第１の画素電極と第１方向で隣接する第２の画素電極を含む複数の画素電極と、
   前記第１の画素電極と接続される第１のスイッチング素子と、前記第２の画素電極と接続される第２のスイッチング素子を含む複数のスイッチング素子と、
   前記第１のスイッチング素子と接続される第１のゲート線と、前記第２のスイッチング素子と接続される第２のゲート線とを含み、前記第１方向と交差する第２方向に延在する複数のゲート線と、
   前記ゲート線にゲート信号を供給するゲートドライバと、
   第１の駆動電極と、前記第１の駆動電極と前記第１方向で隣接する第２の駆動電極を含む複数の駆動電極と、
   を備え、
   前記第１の駆動電極は、前記第１の画素電極、前記第２の画素電極、及び前記第２のゲート線と重畳し、
   前記第２の駆動電極は、前記第１のゲート線と重畳し、
   前記ゲートドライバは、前記第１のゲート線と前記第２のゲート線に同時に前記ゲート信号を供給する
   表示装置。
2. 前記ゲートドライバは、
   第１の水平期間において、前記第１のゲート線と前記第２のゲート線とに対して同時に前記ゲート信号を供給し、
   前記第１の水平期間に続く第２の水平期間において、前記第２のゲート線に前記ゲート信号を供給する
   請求項１に記載の表示装置。
3. 前記第１のスイッチング素子および前記第２のスイッチング素子と接続される第１の信号線を含む複数の信号線と、
   前記信号線に画素信号を供給するソースドライバと、を更に備え、
   前記ソースドライバは、
   前記第１の水平期間において、前記第１の信号線に前記第１の画素電極に対応する第１の画素信号を供給し、
   前記第２の水平期間において、前記第１の信号線に前記第２の画素電極に対応する第２の画素信号を供給する
   請求項２に記載の表示装置。
4. 前記複数の画素電極は、第１方向で前記第２の画素電極と隣接する第３の画素電極を含み、
   前記複数のスイッチング素子は、前記第３の画素電極と接続される第３のスイッチング素子を含み、
   前記複数のゲート線は、前記第３のスイッチング素子と接続される第３のゲート線を含み、
   前記第１の駆動電極は、前記第３の画素電極と前記第３のゲート線と重畳し、
   前記第１の信号線は、前記第３のスイッチング素子と接続され、
   前記第１の水平期間より前の第３の水平期間において、
   前記ゲートドライバは、前記第３のゲート線に前記ゲート信号を供給し、
   前記ソースドライバは、
   前記第３の画素電極に対応する第３の画素信号を前記第１の信号線に供給する
   請求項３に記載の表示装置。
5. 前記複数の画素電極は、第１方向で前記第１の画素電極と隣接する第４の画素電極を含み、
   前記複数のスイッチング素子は、前記第４の画素電極と接続される第４のスイッチング素子を含み、
   前記複数のゲート線は、前記第４のスイッチング素子と接続される第４のゲート線を含み、
   前記第２の駆動電極は、前記第４の画素電極と前記第４のゲート線と重畳し、
   前記第１の信号線は、前記第４のスイッチング素子と接続され、
   前記第１の水平期間より後の第４の水平期間において、
   前記ゲートドライバは、前記第４のゲート線に前記ゲート信号を供給し、
   前記ソースドライバは、
   前記第４の画素電極に対応する第４の画素信号を前記第１の信号線に供給する
   請求項３又は４に記載の表示装置。
6. 前記複数の画素電極は、第１方向で前記第１の画素電極と隣接する第３の画素電極を含み、
   前記複数のスイッチング素子は、前記第３の画素電極と接続される第３のスイッチング素子を含み、
   前記複数のゲート線は、前記第３のスイッチング素子と接続される第３のゲート線を含み、
   前記第２の駆動電極は、前記第３の画素電極と前記第３のゲート線と重畳し、
   前記第１の信号線は、前記第３のスイッチング素子と接続され、
   前記第１の水平期間より前の第３の水平期間において、
   前記ゲートドライバは、前記第３のゲート線に前記ゲート信号を供給し、
   前記ソースドライバは、
   前記第３の画素電極に対応する第３の画素信号を前記第１の信号線に供給する
   請求項３に記載の表示装置。
7. 前記複数の画素電極は、第１方向で前記第２の画素電極と隣接する第４の画素電極を含み、
   前記複数のスイッチング素子は、前記第４の画素電極と接続される第４のスイッチング素子を含み、
   前記複数のゲート線は、前記第４のスイッチング素子と接続される第４のゲート線を含み、
   前記第１の駆動電極は、前記第４の画素電極と前記第４のゲート線と重畳し、
   前記第１の信号線は、前記第４のスイッチング素子と接続され、
   前記第１の水平期間より後の第４の水平期間において、
   前記ゲートドライバは、前記第４のゲート線に前記ゲート信号を供給し、
   前記ソースドライバは、
   前記第４の画素電極に対応する第４の画素信号を前記第１の信号線に供給する
   請求項３又は６に記載の表示装置。
8. 第１方向及び第２方向に並ぶ複数の画素と、
   ゲート線を介して、前記第２方向に並ぶ前記画素を駆動するゲートドライバと、
   信号線を介して、前記第１方向に並ぶ前記画素に画素信号を供給するソースドライバと、
   前記第１方向に並ぶ複数の駆動電極と、
   を備え、
   前記ゲートドライバは、
   第１の駆動電極に第１の画素電極が重なり、かつ前記第１の駆動電極と隣り合う第２の駆動電極に第１のゲート線が重なる第１の画素と、前記第１の画素と隣り合い、かつ前記第１の駆動電極に第２の画素電極及び第２のゲート線が重なる第２の画素とを同時に駆動する
   表示装置。
9. 前記ゲートドライバは、
   第１の水平期間において、前記第１の画素と前記第２の画素とを同時に駆動し、
   前記第１の水平期間に続く第２の水平期間において、前記第２の画素を駆動する
   請求項８に記載の表示装置。
10. 前記ソースドライバは、
    前記第１の水平期間において、前記第１の画素に対応する第１の画素信号を供給し、
    前記第２の水平期間において、前記第２の画素に対応する第２の画素信号を供給する
    請求項９に記載の表示装置。
11. 前記第２の画素から前記第１の画素へ向かう方向を第３方向とし、
    前記第１の水平期間より前の複数の第３の水平期間において、
    前記ゲートドライバは、
    前記第１の画素及び前記第２の画素と同一の信号線に接続され、かつ、前記第１の駆動電極に画素電極及びゲート線が重なる複数の第３の画素を前記第３方向に順次駆動し、
    前記ソースドライバは、
    前記第３の画素に対応する第３の画素信号を順次供給する
    請求項１０に記載の表示装置。
12. 前記第２の画素から前記第１の画素へ向かう方向を第３方向とし、
    前記第２の水平期間より後の複数の第４の水平期間において、
    前記ゲートドライバは、
    前記第１の画素及び前記第２の画素と同一の信号線に接続され、かつ、前記第２の駆動電極に画素電極及びゲート線が重なる複数の第４の画素を前記第３方向に順次駆動し、
    前記ソースドライバは、
    前記第４の画素に対応する第４の画素信号を順次供給する
    請求項１０又は１１に記載の表示装置。
13. 前記第１の画素から前記第２の画素へ向かう方向を第４方向とし、
    前記第１の水平期間より前の複数の第３の水平期間において、
    前記ゲートドライバは、
    前記第１の画素及び前記第２の画素と同一の信号線に接続され、かつ、前記第２の駆動電極に画素電極及びゲート線が重なる複数の第３の画素を前記第４方向に順次駆動し、
    前記ソースドライバは、
    前記第３の画素に対応する第３の画素信号を順次供給する
    請求項１０に記載の表示装置。
14. 前記第１の画素から前記第２の画素へ向かう方向を第４方向とし、
    前記第２の水平期間より後の複数の第４の水平期間において、
    前記ゲートドライバは、
    前記第１の画素及び前記第２の画素と同一の信号線に接続され、かつ、前記第１の駆動電極に画素電極及びゲート線が重なる複数の第４の画素を前記第４方向に順次駆動し、
    前記ソースドライバは、
    前記第４の画素に対応する第４の画素信号を順次供給する
    請求項１０又は１３に記載の表示装置。

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