JP2021197473A - 半導体装置 - Google Patents

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Abstract

【課題】放熱性を高めることが可能な半導体装置を提供する。【解決手段】基板上のトランジスタ及びその動作電極の上に複数の層間絶縁膜と複数の導体膜とが交互に積層されている。1層目の層間絶縁膜の開口が第1方向に長い形状を持ち、平面視において動作電極に包含されている。1層目の導体膜が、1層目の層間絶縁膜の開口を通って動作電極に接続されている。2層目の層間絶縁膜の開口が、平面視において1層目の導体膜に包含されている。2層目の導体膜は、2層目の層間絶縁膜の開口を通って1層目の導体膜に接続されている。1層目の層間絶縁膜の開口から、2層目の層間絶縁膜の開口の側面までの、第1方向に直交する第2方向の距離を第1方向に沿って平均した値が、1層目の層間絶縁膜の開口の上側開口面から、2層目の層間絶縁膜の開口の下側開口面までの高さ方向の距離以上である。【選択図】図2

Description

本発明は、半導体装置に関する。
主に無線通信機器で使用される電力増幅器(パワーアンプ)では、出力の向上、小型化等が求められている。パワーアンプを構成する増幅素子に、例えばヘテロ接合バイポーラトランジスタ(HBT)等のトランジスタが用いられる。パワーアンプの出力を向上させるために、放熱性の向上が強く要求されている。
下記の特許文献1に、熱応力を抑制することができる半導体装置が開示されている。特許文献1に記載された半導体装置においては、基板上にHBTが形成されており、HBTのエミッタ電極に、エミッタ配線及びエミッタ再配線層を介してバンプが接続されている。エミッタ配線及びエミッタ再配線層が伝熱経路となり、HBTで発生した熱が、エミッタ電極から伝熱経路を通ってバンプに伝導される。
特開2019−149485号公報
パワーアンプの出力の向上に伴い、放熱性をより高めることが望まれる。本発明の目的は、放熱性を高めることが可能な半導体装置を提供することである。
本発明の一観点によると、
基板と、
前記基板の上に設けられたトランジスタと、
前記トランジスタの上に配置され、前記トランジスタに動作電流を流す動作電極と、
前記トランジスタ及び前記動作電極の上に交互に積層された複数の層間絶縁膜と複数の導体膜と
を備え、
前記複数の層間絶縁膜の各々に開口が設けられており、
前記基板側から見て1層目の層間絶縁膜の開口は、第1方向に長い形状を持ち、平面視において前記動作電極に包含されており、
1層目の導体膜は、平面視において1層目の層間絶縁膜の開口を包含しており、1層目の層間絶縁膜の開口を通って前記動作電極に接続されており、
2層目の層間絶縁膜の開口は、平面視において1層目の導体膜に包含されており、1層目の層間絶縁膜の開口から、前記第1方向と直交する第2方向を見て、2層目の層間絶縁膜の開口の側面が1層目の層間絶縁膜の開口の側面より遠い位置に配置されており、
2層目の導体膜は、平面視において2層目の層間絶縁膜の開口を包含しており、2層目の層間絶縁膜の開口を通って1層目の導体膜に接続されており、
1層目の層間絶縁膜の開口から、2層目の層間絶縁膜の開口の側面までの、前記第1方向に直交する第2方向の距離を前記第1方向に沿って平均した値が、1層目の層間絶縁膜の開口の上側開口面から、2層目の層間絶縁膜の開口の下側開口面までの高さ方向の距離以上である半導体装置が提供される。
動作電極から1層目の導体膜を通って2層目の導体膜に熱が伝導される。1層目の層間絶縁膜の開口及び2層目の層間絶縁膜の開口を上述のように配置することにより、動作電極から1層目の導体膜を通って2層目の導体膜まで効率的に熱を伝導させることができる。これにより、トランジスタからの放熱性を高めることができる。
図1は、第1実施例による半導体装置の概略平面図である。 図2は、図1の一点鎖線2−2における断面図である。 図3は、第1実施例の一変形例による半導体装置の複数の開口を示す平面図である。 図4は、第1実施例の他の変形例による半導体装置の複数の開口を示す平面図である。 図5は、第1実施例のさらに他の変形例による半導体装置の複数の開口を示す平面図である。 図6は、第2実施例による半導体装置の断面図である。 図7は、第3実施例による半導体装置の概略平面図である。 図8は、第4実施例による半導体装置の概略平面図である。 図9は、図8の一点鎖線9−9における断面図である。 図10は、第5実施例による半導体装置の概略断面図である。
[第1実施例]
図1及び図2を参照して、第1実施例による半導体装置について説明する。
図1は、第1実施例による半導体装置の概略平面図である。基板の上に、複数のトランジスタ30が配置されている。基板の表面をxy面とし、基板の法線方向をz方向とするxyz直交座標系を定義する。複数のトランジスタ30は、x方向に並んで配置されている。複数のトランジスタ30の各々は、コレクタ、ベース、及びエミッタを含むヘテロ接合バイポーラトランジスタ(HBT)である。
平面視において複数のトランジスタ30を包含するように、1層目の導体膜(エミッタ配線41E)が配置されている。図1において1層目のエミッタ配線41Eに、右上がりのハッチングを付している。1層目のエミッタ配線41Eは、その下の層間絶縁膜に設けられた開口62Aを通って、トランジスタ30のエミッタに接続されている。開口62Aはトランジスタ30ごとに設けられており、開口62Aの各々は、y方向に長い形状を有する。例えば、開口62Aの各々の平面視における形状は、y方向に長い長方形、角丸長方形、またはレーストラック形状である。いずれの場合も、開口62Aの各々の縁は、y方向に平行な2つの部分と、この2つの部分の端部同士をx方向に接続する部分とを含む。
さらに、平面視において1層目のエミッタ配線41Eを包含するように、2層目の導体膜(エミッタ配線42E)が配置されている。図1において、2層目のエミッタ配線42Eに、エミッタ配線41Eよりも淡い右下がりのハッチングを付している。2層目のエミッタ配線42Eは、その下に配置されている層間絶縁膜に設けられた開口63Aを通って1層目のエミッタ配線41Eに接続されている。平面視において、開口63Aはx方向に長い形状を有し、1つの開口63Aが複数の開口62Aを包含している。例えば、開口63Aの平面視における形状は、x方向に長い長方形または角丸長方形である。いずれの場合も、開口63Aの縁は、x方向に平行な2つの部分とy方向に平行な2つの部分とを含んでいる。
複数の開口62Aのうち両端に位置する開口62Aから、開口63Aの縁(側面)までのx方向の距離をMxと表記する。複数の開口62Aの各々から、開口63Aの縁(側面)までのy方向の距離をMyと表記する。
さらに、2層目のエミッタ配線42Eを包含するように、バンプ45が配置されている。2層目のエミッタ配線42Eとバンプ45との間に保護膜が配置されており、保護膜に開口65Aが設けられている。バンプ45は、開口65Aを通って2層目のエミッタ配線42Eに接続されている。開口65Aは、平面視において2層目のエミッタ配線42Eに包含されており、開口63Aを包含している。
図2は、図1の一点鎖線2−2における断面図である。半絶縁性のGaAsからなる基板20の上にGaAsからなるサブコレクタ層21が配置されている。サブコレクタ層21は、n型GaAs等からなる素子形成領域21aと、絶縁化された素子分離領域21bとに区分されている。
素子形成領域21aの上に、複数のトランジスタ30が配置されている。図2では、1つのトランジスタ30のみを示している。複数のトランジスタ30の各々は、ベースメサ部30BMと、その上面の一部の領域の上に配置されたエミッタメサ部30EMとを含む。エミッタメサ部30EMは、平面視においてy方向に長い形状を有する。ベースメサ部30BMは、基板20側から順番に積層されたコレクタ層30C、ベース層30B、及びエミッタ層30Eを含む。例えば、コレクタ層30Cはn型GaAsで形成され、ベース層30Bはp型GaAsで形成され、エミッタ層30Eはn型InGaPで形成される。エミッタメサ部30EMは、例えば高濃度のn型GaAsからなる層と、その上に配置された高濃度のn型InGaAsからなる層とで構成される。
エミッタメサ部30EMの上に、エミッタ電極35Eが配置されている。エミッタ電極35Eはエミッタメサ部30EMを介してエミッタ層30Eに接続されている。エミッタ電極35Eも、エミッタメサ部30EMと同様に、平面視においてy方向に長い形状を有する。エミッタ電極35Eは、例えばTiで形成される。
ベースメサ部30BMの上面のうち、エミッタメサ部30EMが配置されていない領域に、ベース電極35Bが配置されている。図2に示した断面において、ベース電極35Bはエミッタメサ部30EMをx軸方向に挟む位置に配置されており、エミッタ層30Eを貫通する合金化領域を介してベース層30Bに接続されている。ベース電極35Bは、例えば下から順番に積層されたTi膜、Pt膜、及びAu膜の3層で構成される。
素子形成領域21aの上面のうちベースメサ部30BMが配置されていない領域に、コレクタ電極35Cが配置されている。コレクタ電極35Cは、素子形成領域21aを介してコレクタ層30Cに接続されている。コレクタ電極35Cは、例えば下から順番に積層されたAuGe膜、Ni膜、及びAu膜の3層で構成される。
コレクタ層30C、ベース層30B、及びエミッタ層30Eのうち、平面視においてエミッタメサ部30EMと重なる領域に、実質的に動作電流が流れる。実質的に動作電流が流れる領域を動作領域31という。図2において、動作領域31を破線で示している。エミッタ電極35Eを、動作電極という。動作電極は、トランジスタ30の半導体領域よりも熱伝導率の高い導電材料、例えば金属で形成される。トランジスタ30を動作させると、主として動作領域31で発熱が生じる。
サブコレクタ層21、トランジスタ30、コレクタ電極35C、ベース電極35B、及びエミッタ電極35Eを覆うように、層間絶縁膜61が配置されている。層間絶縁膜61は、例えばSiO、SiN等の無機絶縁材料で形成される。層間絶縁膜61の上に1層目のコレクタ配線41Cが配置されている。コレクタ配線41Cは、層間絶縁膜61に設けられた開口を通ってコレクタ電極35Cに接続されている。コレクタ配線41Cは、例えばTi膜と、その上のAu膜との2層で構成される。
層間絶縁膜61及びコレクタ配線41Cを覆うように、層間絶縁膜62が配置されている。層間絶縁膜62は、その下の層間絶縁膜61と同様に、SiO、SiN等の無機絶縁材料で形成される。層間絶縁膜61、62の2層に、開口62Aが設けられている。開口62Aは、平面視においてエミッタ電極35Eに包含されており、y方向に長い形状を有する。開口62Aの中、及び層間絶縁膜62の上に、1層目のエミッタ配線41Eが配置されている。1層目のエミッタ配線41Eは、開口62Aを通ってエミッタ電極35Eに接続されている。エミッタ配線41Eは、例えばTi膜と、その上のAu膜との2層で構成される。1層目のエミッタ配線41Eは、平面視において1層目のコレクタ配線41Cと重なっているが、重なり箇所において両者は、層間絶縁膜62によって相互に絶縁されている。
エミッタ電極35E及びベース電極35Bと1層目のエミッタ配線41Eとの重なり箇所においては、層間絶縁膜61、62の2層をまとめて1層目の層間絶縁膜と考えてもよい。
1層目のエミッタ配線41Eの上に、層間絶縁膜63が配置されている。層間絶縁膜63は、SiO、SiN等の無機絶縁材料からなる無機絶縁膜と、その上のポリイミド、ベンゾシクロブテン等の有機絶縁材料からなる有機絶縁膜との2層で構成される。なお、1層目のエミッタ配線41Eの下の層間絶縁膜62を、無機絶縁膜と有機絶縁膜との2層で構造してもよい。
層間絶縁膜63に開口63Aが設けられている。開口63Aは、平面視において1層目のエミッタ配線41Eに包含される。開口63Aの中、及び層間絶縁膜63の上に2層目の導体膜であるエミッタ配線42Eが配置されている。2層目のエミッタ配線42Eは、例えばTi膜と、その上のAu膜との2層で構成される。Au膜に代えてCu膜やAl膜を用いてもよい。2層目のエミッタ配線42Eは、開口63Aを通って1層目のエミッタ配線41Eに接続されている。
2層目のエミッタ配線42Eの上に、保護膜65が配置されている。保護膜65に、開口65Aが設けられている。開口65Aは、平面視において2層目のエミッタ配線42Eに包含されている。保護膜65は、無機絶縁膜と有機絶縁膜との2層で構成される。開口65Aの中、及び保護膜65の上に、バンプ45が配置されている。バンプ45は、アンダーバンプメタル層45a、その上の導体ピラー45b、及び最も上のハンダ層45cの3層で構成される。
バンプ45は、開口65Aを通って2層目のエミッタ配線42Eに接続されている。アンダーバンプメタル層45aには、例えばTi、TiW等の高融点金属が用いられる。導体ピラー45bには例えば銅(Cu)が用いられる。ハンダ層45cには、錫(Sn)、SnAg等のSnを含むハンダが用いられる。なお、ハンダ層45cのハンダ材料が導体ピラー45bに熱拡散することを防止するために、導体ピラー45bとハンダ層45cとの間に拡散防止層を配置してもよい。拡散防止層として、Ni、Ti、W、TiW等を用いることができる。
バンプ45とモジュール基板(実装基板)のランドとが接続されることにより、半導体装置がモジュール基板に電気的かつ機械的に接続される。トランジスタ30の動作時には、サブコレクタ層21の素子形成領域21aからエミッタ電極35Eに向かって動作電流が流れる。このため、トランジスタ30を信号増幅用のパワートランジスタとして使用する場合、主として動作領域31が発熱源となる。動作領域31で発生した熱は、エミッタ電極35E、1層目のエミッタ配線41E、2層目のエミッタ配線42E、バンプ45からなる放熱経路を通って、モジュール基板に伝導される。
次に、良好な放熱特性を確保するための開口62Aと開口63Aとの好ましい位置関係について説明する。動作領域31で発生した熱は、エミッタ電極35E、開口62A内のエミッタ配線41E、層間絶縁膜62の上のエミッタ配線41E、開口63A内のエミッタ配線42E、層間絶縁膜63の上のエミッタ配線42Eを通ってバンプ45まで伝導される。1層目のエミッタ配線41Eは、エミッタ電極35Eから2層目のエミッタ配線42Eに熱を伝導させるヒートスプレッダとして機能する。
開口62A内のエミッタ配線41Eを高さ方向(z軸の正の向き)に伝導された熱は、開口62Aの上側の開口面を通過した後、基板20の面内方向に広がりながら、高さ方向に伝導される。放熱効果を高めるために、高さ方向に対し少なくともて45°傾斜した方向までヒートスプレッダが広がっていることが好ましい。すなわち、y方向に対して垂直な断面において、開口62Aの側面の上端P1から開口63Aの側面の下端P2に向かうベクトルHと、z軸正方向とのなす角度θが45°以上であることが好ましい。
開口62Aから開口63Aの側面までのx方向の距離が、図1の距離Mxに相当する。開口62Aの上側開口面から、開口63Aの下側開口面までのz方向(高さ方向)の距離をMzと表記する。開口62Aの上側開口面のz方向の位置は、層間絶縁膜62のうち開口62Aに隣接した部分の上面の位置に等しい。開口63Aの下側開口面のz方向の位置は、層間絶縁膜63のうち開口63Aに隣接した部分の下面の位置に等しい。角度θを45°以上にすることは、横方向の距離Mxを高さ方向の距離Mz以上にすることと等価である。第1実施例では、x方向の距離Mxが高さ方向の距離Mz以上になるように、開口62A、63Aが配置されている。
次に、複数の開口62Aの各々から、開口63Aの側面までのy方向の距離My(図1)と、高さ方向の距離Mzとの関係について説明する。y方向の距離Myは、複数の開口62Aの間で同一である。y方向の距離Myが高さ方向の距離Mz以上になるように、開口62A、63Aが配置されている。
開口62A及び開口63Aの側面がxy面に対して傾斜している場合には、x方向の距離Mxが最も短くなる箇所を、距離Mxを測定する基準点として採用する。y方向の距離Myについても同様である。
次に、第1実施例の優れた効果について説明する。第1実施例では、ヒートスプレッダとして機能する部分の横方向の距離Mx、Myが高さ方向の距離Mzより長いため、動作領域31で発生した熱を効率的に伝導させることができる。なお、開口62Aが、平面視においてy方向に長い形状を有するため、動作領域31で発生した熱が高さ方向に伝導される際に、x方向に広がる伝熱量がy方向に広がる伝熱量より大きい。このため、y方向の距離Myを高さ方向の距離Mz以上にするよりも、x方向の距離Mxを高さ方向の距離Mzより長くすることの方がより大きな効果が得られる。
さらに、開口65Aが、平面視において開口63Aを包含しているため、1層目のエミッタ配線41Eから2層目のエミッタ配線42Eを介してバンプ45に至るまでの伝熱経路の開口部分の断面積が、熱流の上流から下流に向かって徐々に大きくなっている。このため、動作領域31で発生し1層目のエミッタ配線41Eまで伝導された熱を、バンプ45までの効率的に伝導させることができる。
次に、図3、図4、図5を参照して第1実施例の変型例について説明する。
図3は、第1実施例の一変形例による半導体装置の複数の開口62A及び開口63Aを示す平面図である。第1実施例では、開口63Aの縁のうちy方向に平行な直線部分及びx方向に平行な直線部分を、それぞれx方向の距離Mx及びy方向の距離Myを測定する基準としている。これに対して本変形例では、平面視において開口63Aの縁が、長方形の各辺を外側に膨らませた形状を有する。
このため、x方向に並ぶ複数の開口62Aのうち両端に配置されている開口62Aから、開口63Aの縁までのx方向の距離が一定ではない。この場合、開口62Aから、開口63Aの側面までのx方向の距離をy方向に沿って平均した値を、距離Mxとして採用すればよい。また、y方向の距離Myも、複数の開口62Aの間で同一ではない。この場合、複数の開口62Aの各々から開口63Aの縁(側面)までのy方向の距離を、複数の開口62Aに亘って平均した値を、距離Myとして採用すればよい。
図4は、第1実施例の他の変形例による半導体装置の複数の開口62A及び開口63Aを示す平面図である。第1実施例では、複数の開口62Aの端部のy方向の位置が、複数の開口62Aの間で一致している。これに対して本変形例では、複数の開口62Aの端部のy方向の位置が、複数の開口62Aの間でばらついている。この場合も、図3に示した変形例と同様に、複数の開口62Aの各々から開口63Aの縁(側面)までのy方向の距離を、複数の開口62Aに亘って平均した値を、距離Myとして採用すればよい。
図5は、第1実施例のさらに他の変形例による半導体装置の複数の開口62A及び開口63Aを示す平面図である。第1実施例では、複数の開口62Aが一列に配置されているが、本変形例では、複数の開口62Aがx方向に2列に並んで配置されている。一方の列の開口62Aの位置と、他方の列の開口62Aの位置とが、x方向にずれている。すなわち、一方の列の端に配置された開口62Aから開口63Aの縁までのx方向の距離Mx1と、他方の列の端に配置された開口62Aから開口63Aの縁までのx方向の距離Mx2とが異なっている。この場合、距離Mx1と距離Mx2とのうち短い方を距離Mxとして採用すればよい。
次に、第1実施例のさらに他の変形例について説明する。
2層目のエミッタ配線42Eを、バンプの位置の自由度を高める為の再配線層の配線としてもよい。また、第1実施例では、トランジスタ30としてHBTを用いているが、その他に、ホモ接合型バイポーラトランジスタ、電界効果トランジスタ等を用いてもよい。
第1実施例では、平面視において開口63A(図1)がその下の開口62Aを包含しているが、開口62Aの一部分が開口63Aの外側に広がっていてもよい。ただし、図2に示した断面においては、開口63Aの側面が開口62Aの側面より外側に位置する。言い換えると、層間絶縁膜61、62の開口62Aからx方向を見て、層間絶縁膜63の開口63Aの側面が層間絶縁膜61、62の開口62Aの側面より遠い位置に配置されている。この構成により、動作領域31からバンプ45に伝導する熱をx方向に拡散させることができる。
[第2実施例]
次に、図6を参照して第2実施例による半導体装置について説明する。以下、第1実施例(図1、図2)による半導体装置と共通の構成については説明を省略する。
図6は、第2実施例による半導体装置の断面図である。第1実施例では、エミッタ電極35Eとバンプ45との間に、1層目のエミッタ配線41E及び2層目のエミッタ配線42Eを構成する2層の導体膜が配置されている。これに対して第2実施例では、2層目のエミッタ配線42Eとバンプ45との間に、さらに層間絶縁膜64及び3層目のエミッタ配線43Eが配置されている。3層目のエミッタ配線43Eは、層間絶縁膜64に設けられた開口64Aを通って2層目のエミッタ配線42Eに接続されている。平面視において、開口64Aは開口63Aを包含している。
開口63Aから開口64Aの側面までのx方向の距離をMx2と表記する。開口63Aの上側開口面から、開口64Aの下側開口面までのz方向(高さ方向)の距離をMz2と表記する。距離Mxと距離Mzとの関係と同様に、距離Mx2が距離Mz2以上になるように、開口63A及び開口64Aが配置されている。
次に、第2実施例の優れた効果について説明する。
第2実施例において、2層目のエミッタ配線42Eが、1層目のエミッタ配線41Eから3層目のエミッタ配線43Eまでの伝熱経路においてヒートスプレッダとして機能する。距離Mx2を距離Mz2以上にすることにより、1層目のエミッタ配線41Eから3層目のエミッタ配線43Eまで、効率的に熱を伝導させることができる。これにより、導体膜の数を増やしたことによる放熱性の低下を抑制することができる。
次に、第2実施例の変形例について説明する。
第2実施例による半導体装置では、エミッタ電極35Eとバンプ45との間に、3層の層間絶縁膜と3層の導体膜とが交互に配置されているが、4層以上の層間絶縁膜と4層以上の導体膜とを交互に配置してもよい。このとき、複数の層間絶縁膜のうちある層の層間絶縁膜の開口が、それよりも下層の層間絶縁膜の開口を、平面視において包含するように、複数の開口を設けることが好ましい。なお、複数の層間絶縁膜のうちある層の層間絶縁膜の開口が、それよりも下層の層間絶縁膜の開口をx方向に関して包含するようにしてもよい。言い換えると、複数の層間絶縁膜のうち着目する1つの層間絶縁膜の開口のx方向の両端が、下層の層間絶縁膜の開口のx方向の両端より外側に位置する構成としてもよい。
さらに、複数の層間絶縁膜のうち着目する1層の層間絶縁膜の開口から、1層分上の層間絶縁膜の開口の側面までのx方向の距離が、着目する層間絶縁膜の開口の上側開口面から、1層分上の層間絶縁膜の開口の下側開口面までのz方向の距離以上になるように、複数の開口を設けることが好ましい。複数の開口をこのように設けることにより、導体膜の数を増やしたことによる放熱性の低下を抑制することができる。
[第3実施例]
次に、図7を参照して第3実施例による半導体装置について説明する。以下、第1実施例(図1、図2)による半導体装置と共通の構成については説明を省略する。
図7は、第3実施例による半導体装置の概略平面図である。複数のトランジスタ30、1層目のエミッタ配線41E、及び複数の開口62Aの配置は、第1実施例(図1)による半導体装置のこれらの配置と同一である。2層目のエミッタ配線42Eが、平面視において1層目のエミッタ配線41Eを包含する。1層目のエミッタ配線41Eと2層目のエミッタ配線42Eとの間の層間絶縁膜63(図1)に設けられた開口63Aが、平面視において1層目のエミッタ配線41Eに包含されている。複数の開口62Aは、平面視において1つの開口63Aに包含されている。
バンプ45が、平面視において複数の開口62Aを包含する。2層目のエミッタ配線42Eとバンプ45との間の保護膜65(図2)に設けられた開口65Aは、平面視において2層目のエミッタ配線42Eに包含されている。開口63Aは、平面視においてバンプ用の開口65Aに包含されている。2層目のエミッタ配線42Eの平面視における面積が、バンプ45の面積より大きい。
次に、第3実施例の優れた効果について説明する。
第3実施例では、平面視において2層目のエミッタ配線42E(最も上の導体膜)の面積がバンプ45の面積より大きい。このため、2層目のエミッタ配線42E自体からの放熱量が多くなる。その結果、動作領域31(図2)からの放熱性を改善することができる。
[第4実施例]
次に、図8及び図9を参照して第4実施例による半導体装置について説明する。以下、第1実施例(図1、図2)による半導体装置と共通の構成については説明を省略する。
図8は、第4実施例による半導体装置の概略平面図である。第1実施例では、複数のトランジスタ30の各々に、1つのエミッタメサ部30EM(図2)が設けられている。これに対して第4実施例では、複数のトランジスタ30の各々に、2つのエミッタメサ部30EMが設けられており、エミッタメサ部30EMのそれぞれに対して1つの開口62Aが配置されている。
図9は、図8の一点鎖線9−9における断面図である。
1つのベースメサ部30BMの上に、2つのエミッタメサ部30EMが配置されている。2つのエミッタメサ部30EMはx方向に並んで配置されている。エミッタメサ部30EMのそれぞれに対してエミッタ電極35Eが配置されており、エミッタ電極35Eのそれぞれに対応して開口62Aが配置されている。トランジスタ30の各々に、2つのエミッタメサ部30EMに対応した2つの動作領域31が画定される。
x方向に並ぶ複数の開口62A(図8)のうち最も端に配置されている開口62Aから、開口63Aの縁までの距離Mxが、開口62Aの上側開口面から開口63Aの下側開口面までのz方向の距離Mz以上である。
次に、第4実施例の優れた効果について説明する。第4実施例においても第1実施例と同様に、動作領域31で発生した熱を効率的に放熱することができる。
次に、第4実施例の変型例について説明する。第4実施例では、1つのトランジスタ30に対して2つのエミッタメサ部30EMが設けられているが、1つのトランジスタ30に対して3つ以上のエミッタメサ部30EMを設けてもよい。この場合、エミッタ電極35E及び開口62Aは、エミッタメサ部30EMごとに配置される。
[第5実施例]
次に、図10を参照して第5実施例による半導体装置について説明する。以下、第1実施例(図1、図2)による半導体装置と共通の構成については説明を省略する。
図10は、第5実施例による半導体装置の概略断面図である。第1実施例では、最も上のエミッタ配線42Eの上にバンプ45(図2)が配置されている。これに対して第5実施例では、最も上のエミッタ配線42Eの一部が外部接続のためのパッドとして利用される。半導体装置をパッケージ基板に実装する際に、最も上のエミッタ配線42Eの一部であるパッドにボンディングワイヤ46をボンディングする。
次に、第5実施例の優れた効果について説明する。第5実施例においても第1実施例と同様に、エミッタ電極35Eから1層目のエミッタ配線41Eを介して2層目のエミッタ配線42E(パッド)まで、効率的に熱を伝導させることができる。2層目のエミッタ配線42Eまで伝導された熱がエミッタ配線42Eから放熱される。さらに、ボンディングワイヤ46が、エミッタ配線42Eからパッケージ基板に至る伝熱経路として機能する。このため、動作領域31からの放熱性を改善することができる。
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
20 基板
21 サブコレクタ層
21a 素子形成領域
21b 素子分離領域
30 ヘテロ接合バイポーラトランジスタ(HBT)
30B ベース層
30C コレクタ層
30E エミッタ層
30BM ベースメサ部
30EM エミッタメサ部
31 動作領域
35B ベース電極
35C コレクタ電極
35E エミッタ電極(動作電極)
41C コレクタ配線
41E 1層目のエミッタ配線(導体膜)
42E 2層目のエミッタ配線(導体膜)
43E 3層目のエミッタ配線(導体膜)
45 バンプ
45a アンダーバンプメタル
45b 導体バンプ
45c ハンダ層
46 ボンディングワイヤ
61、62 層間絶縁膜
62A 開口
63 層間絶縁膜
63A 開口
64 層間絶縁膜
64A 開口
65 保護膜
65A 開口

Claims (4)

  1. 基板と、
    前記基板の上に設けられたトランジスタと、
    前記トランジスタの上に配置され、前記トランジスタに動作電流を流す動作電極と、
    前記トランジスタ及び前記動作電極の上に交互に積層された複数の層間絶縁膜と複数の導体膜と
    を備え、
    前記複数の層間絶縁膜の各々に開口が設けられており、
    前記基板側から見て1層目の層間絶縁膜の開口は、第1方向に長い形状を持ち、平面視において前記動作電極に包含されており、
    1層目の導体膜は、平面視において1層目の層間絶縁膜の開口を包含しており、1層目の層間絶縁膜の開口を通って前記動作電極に接続されており、
    2層目の層間絶縁膜の開口は、平面視において1層目の導体膜に包含されており、1層目の層間絶縁膜の開口から、前記第1方向と直交する第2方向を見て、2層目の層間絶縁膜の開口の側面が1層目の層間絶縁膜の開口の側面より遠い位置に配置されており、
    2層目の導体膜は、平面視において2層目の層間絶縁膜の開口を包含しており、2層目の層間絶縁膜の開口を通って1層目の導体膜に接続されており、
    1層目の層間絶縁膜の開口から、2層目の層間絶縁膜の開口の側面までの前記第2方向の距離を前記第1方向に沿って平均した値が、1層目の層間絶縁膜の開口の上側開口面から、2層目の層間絶縁膜の開口の下側開口面までの高さ方向の距離以上である半導体装置。
  2. 前記複数の層間絶縁膜のうち着目する1つの層間絶縁膜の開口の前記第2方向の両端は、下層の層間絶縁膜の開口の前記第2方向の両端より外側に位置する請求項1に記載の半導体装置。
  3. 前記複数の層間絶縁膜のうち着目する1つの層間絶縁膜の開口から、1層分上の層間絶縁膜の開口の側面までの、前記第2方向の距離を前記第1方向に沿って平均した値が、着目する層間絶縁膜の開口の上側開口面から、1層分上の層間絶縁膜の開口の下側開口面までの高さ方向の距離以上である請求項2に記載の半導体装置。
  4. 前記複数の導体膜のうち最も上の導体膜の上に配置され、開口が設けられている保護膜と、
    前記保護膜の開口の中、及び前記保護膜の上に配置され、前記複数の導体膜のうち最も上の導体膜に接続されたバンプと
    をさらに有し、
    平面視において、前記複数の導体膜のうち最も上の導体膜の面積が、前記バンプの面積より大きい請求項1乃至3のいずれか1項に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
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WO2023132233A1 (ja) * 2022-01-07 2023-07-13 株式会社村田製作所 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4303903B2 (ja) 2001-09-05 2009-07-29 株式会社東芝 半導体装置及びその製造方法
JP2006114732A (ja) * 2004-10-15 2006-04-27 Renesas Technology Corp 半導体装置及びその製造方法、並びに半導体モジュール
JP2006210584A (ja) * 2005-01-27 2006-08-10 Seiko Epson Corp 半導体装置およびその製造方法
JP5008263B2 (ja) * 2005-03-02 2012-08-22 日亜化学工業株式会社 半導体発光素子
JP2007150335A (ja) * 2007-01-09 2007-06-14 Matsushita Electric Ind Co Ltd 半導体装置
US8637864B2 (en) * 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US10559547B2 (en) * 2017-06-28 2020-02-11 Murata Manufacturing Co., Ltd. Semiconductor chip
US10847436B2 (en) * 2017-10-11 2020-11-24 Murata Manufacturing Co., Ltd. Power amplifier module
JP2019149485A (ja) 2018-02-27 2019-09-05 株式会社村田製作所 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023132233A1 (ja) * 2022-01-07 2023-07-13 株式会社村田製作所 半導体装置

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