KR20230048273A - 반도체 장치 - Google Patents

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KR20230048273A
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준이치 고에즈카
신야 사사가와
모토무 구라타
아키히로 이시즈카
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

미세한 구조의 트랜지스터를 수율좋게 제공한다. 또한, 상기 트랜지스터의 온 특성을 향상시켜, 고속 응답, 고속 구동이 가능한 반도체 장치를 제공한다. 산화물 반도체층, 게이트 절연층, 게이트 전극층, 절연층, 도전막, 층간 절연층이 순서대로 적층되고, 상기 도전막을 절삭함으로써, 상기 게이트 전극층 및 상기 절연층 위의 도전막을 제거하여, 자기 정합적으로 형성되는 소스 전극층 및 드레인 전극층을 갖고, 소스 전극층 및 드레인 전극층과 접하는 영역과 중첩하여 산화물 반도체층과 접하는 전극층을 형성한다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명의 일 형태는, 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목받고 있다.
예를 들어, 트랜지스터의 활성층으로서, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 비정질 산화물을 사용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
일본 특허 공개 제2006-165528호 공보
그런데, 트랜지스터의 동작의 고속화, 트랜지스터의 저소비 전력화, 고집적화를 달성하기 위해서는 트랜지스터의 미세화가 필수적이다.
그러나, 트랜지스터의 미세화에 수반하여, 제작 공정에서의 수율의 저하가 우려된다. 따라서, 미세한 구조의 트랜지스터를 수율좋게 제공하는 것을 목적의 하나로 한다.
또한, 트랜지스터를 포함하는 반도체 장치의 고성능화에 수반하여, 미세화된 트랜지스터에 있어서도 온 특성을 향상시키는 것이 요구되고 있다. 따라서, 미세화된 트랜지스터의 고속 응답, 고속 구동을 실현하는 구성 및 그 제작 방법을 제공하는 것을 목적의 하나로 한다.
본 발명의 일 형태의 반도체 장치는, 산화물 반도체층과, 산화물 반도체층 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극층과, 게이트 전극층 위의 절연층의 위에 도전막, 층간 절연층이 순서대로 적층되고, 상기 도전막을 절삭하여, 상기 게이트 전극층 및 상기 절연층 위의 도전막을 제거하여 분단함으로써, 소스 전극층 및 드레인 전극층을 자기 정합적으로 형성한다. 산화물 반도체층은 불순물 원소가 도입되어 저항이 저감된 저저항 영역과, 채널 형성 영역을 포함하고, 저저항 영역에서, 소스 전극층 및 드레인 전극층과 접한다. 저저항 영역의 하부에 접하여, 금속, 도전성의 금속 화합물, 반도체 등으로 이루어지는 전극층이 형성된다.
소스 전극층 및 드레인 전극층의 형성 공정에 있어서, 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 변동이 작은 미세한 구조를 갖는 트랜지스터를 수율좋게 제작할 수 있다.
산화물 반도체층의 저저항 영역은 소스 전극층 및 드레인 전극층과 접하여, 소스 영역 및 드레인 영역으로서 기능한다. 따라서, 산화물 반도체층과 소스 전극층 및 드레인 전극층과의 콘택트 저항이 저감된다. 상기 저저항 영역의 하부에 접하는 전극층을 형성함으로써, 상기 전극층도, 소스 영역 및 드레인 영역으로서 기능하여, 소스 영역 및 드레인 영역의 후막화를 도모할 수 있다. 소스 영역 및 드레인 영역을 후막화함으로써, 소스 영역 및 드레인 영역의 저항을 저감하고, 소스 전극층 및 드레인 전극층의 전계가 완화되어, 온 특성이 우수한 반도체 장치를 제공할 수 있다.
따라서, 본 발명의 일 형태는, 한 쌍의 전극층과, 한 쌍의 전극층 위의, 한 쌍의 전극층과 접하는 한 쌍의 저저항 영역 및 한 쌍의 저저항 영역 사이에 끼워진 채널 형성 영역을 포함하는 산화물 반도체층과, 산화물 반도체층 위의 게이트 절연층과, 게이트 절연층 위의, 채널 형성 영역과 중첩되는 게이트 전극층과, 게이트 전극층 위의 상부 절연층과, 게이트 전극층의 측면 및 상부 절연층의 측면을 덮는 측벽 절연층과, 산화물 반도체층, 게이트 절연층의 측면 및 측벽 절연층의 측면에 접하는 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위의 제1 절연층과, 상부 절연층과, 측벽 절연층과, 소스 전극층 및 드레인 전극층 위의 제2 절연층과, 제1 절연층 및 제2 절연층에 형성된 개구를 통하여 소스 전극층 및 드레인 전극층과 접하는 한 쌍의 배선층을 갖고, 소스 전극층 및 드레인 전극층의 상면의 높이는 상부 절연층, 측벽 절연층 및 제1 절연층의 상면의 높이보다 낮고, 또한 게이트 전극층의 상면의 높이보다 높고, 한 쌍의 배선층은, 한 쌍의 전극층과 각각 중첩되는 반도체 장치이다.
또한, 상기 반도체 장치에 있어서, 전극층은 산화물 반도체층 하부의 하지 절연층 중 또는 하지 절연층 위에 형성되고, 하지 절연층으로부터 전극층의 상면이 노출되어 있거나 또는 하지 절연층의 상면과 전극층의 상면의 높이가 일치되어 있는 구성으로 할 수 있다. 이 경우, 전극층의 막 두께를, 산화물 반도체층의 막 두께보다도 크게 할 수 있어, 소스 영역 및 드레인 영역의 후막화를 도모할 수 있다.
또한, 전극층은 하지 절연층 위에 형성하고, 전극층 위에 산화물 반도체층을 형성하는 구성으로 해도 된다. 이 경우, 반도체 장치 제작 시의 공정수를 삭감할 수 있다.
또한, 제1 절연층은 소스 전극층 및 드레인 전극층과 접하는 산화알루미늄층을 포함하는 것이 바람직하다.
또한, 채널 형성 영역의 피형성면은 평탄성을 갖는 것이 바람직하다.
또한, 본 발명의 일 형태는, 한 쌍의 전극층을 형성하고, 한 쌍의 전극층 위에 산화물 반도체층을 형성하고, 산화물 반도체층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 산화물 반도체층과 겹치는 게이트 전극층 및 상부 절연층을 형성하고, 게이트 전극층 및 상부 절연층을 마스크로 하여 산화물 반도체층에 불순물 원소 도입하여, 한 쌍의 저저항 영역 및 채널 형성 영역을 자기 정합적으로 형성하고, 게이트 절연층 위에 게이트 전극층의 측면을 덮는 측벽 절연층을 형성하고, 산화물 반도체층, 게이트 전극층, 측벽 절연층 및 상부 절연층 위에 도전막을 형성하고, 도전막 위에 층간 절연층을 형성하고, 층간 절연층 및 도전막을 상부 절연층을 노출시킬 때까지 화학적 기계적 연마법에 의해 제거하여 도전막을 분단하여, 소스 전극층 및 드레인 전극층을 형성하고, 제1 절연층, 상부 절연층, 소스 전극층 및 드레인 전극층 위에 제2 절연층을 형성하는 반도체 장치의 제작 방법이다. 또한, 제1 절연층 및 제2 절연층에, 소스 전극층 및 드레인 전극층에 도달하는 개구를 형성하고, 개구를 통하여 소스 전극층 및 드레인 전극층과 접하는 배선층을 형성해도 된다.
또한, 본 명세서 등에 있어서 「위」라고 하는 용어는, 구성 요소의 위치 관계가 「바로 위」인 것을 한정하는 것은 아니다. 예를 들어, 「절연층 위의 게이트 전극층」의 표현이면, 절연층과 게이트 전극층 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다. 「아래」에 대해서도 마찬가지이다.
또한, 본 명세서 등에 있어서 「전극층」이나 「배선층」이라고 하는 용어는, 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, 「전극층」은 「배선층」의 일부로서 사용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, 「전극층」이나 「배선층」이라고 하는 용어는, 복수의 「전극층」이나 「배선층」이 일체로 되어 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」이라고 하는 용어는, 교체하여 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다.
예를 들어, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선 등이 포함된다.
본 발명의 일 형태는, 미세한 구조의 트랜지스터를 수율좋게 제공할 수 있다. 또한, 미세화된 트랜지스터에 있어서도 온 특성을 향상시킬 수 있어, 미세화된 트랜지스터의 고속 응답, 고속 구동을 실현하는 구성 및 그 제작 방법을 제공할 수 있다.
도 1은 본 발명의 일 형태의 반도체 장치의 상면도 및 단면도.
도 2는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시하는 도면.
도 3은 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시하는 도면.
도 4는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시하는 도면.
도 5는 본 발명의 일 형태의 반도체 장치의 단면도.
도 6은 본 발명의 일 형태의 반도체 장치의 상면도 및 단면도.
도 7은 본 발명의 일 형태의 반도체 장치의 단면도.
도 8은 반도체 장치의 일 형태를 도시하는 단면도, 상면도 및 회로도.
도 9는 반도체 장치의 일 형태를 도시하는 상면도 및 단면도.
도 10은 반도체 장치의 일 형태를 도시하는 회로도 및 사시도.
도 11은 반도체 장치의 일 형태를 도시하는 단면도.
도 12는 반도체 장치의 일 형태를 도시하는 상면도 및 단면도.
도 13은 반도체 장치의 일 형태를 도시하는 상면도 및 단면도.
도 14는 반도체 장치의 일 형태를 도시하는 회로도.
도 15는 반도체 장치의 일 형태를 도시하는 블록도.
도 16은 반도체 장치의 일 형태를 도시하는 블록도.
도 17은 반도체 장치의 일 형태를 도시하는 블록도.
이하에서는, 본 발명의 실시 형태에 대하여 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.
이하에 설명하는 실시 형태에 있어서, 동일한 것을 가리키는 부호는 다른 도면간에서 공통적으로 사용하는 경우가 있다. 또한, 도면에 있어서 도시하는 구성 요소, 즉 층이나 영역 등의 두께, 폭, 상대적인 위치 관계 등은, 실시 형태에서 설명하는 데 있어서 명확성을 위해서, 과장하여 도시되는 경우가 있다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치의 기본적인 구성 및 제작 방법에 대하여 도면을 사용하여 설명한다. 도 1에 본 발명의 일 형태의 반도체 장치를 도시한다.
도 1의 (a)는 본 발명의 일 형태인 트랜지스터의 상면도를 도시하고 있고, 도 1의 (b)는 도 1의 (a)의 일점쇄선 A1-A2에 있어서의 단면도이다.
트랜지스터(420)를 포함하는 반도체 장치는, 기판(400) 위에 하지 절연층(436)과, 하지 절연층(436) 중에 형성되며, 상면이 하지 절연층(436)으로부터 노출되어 있는 전극층(405a) 및 전극층(405b)과, 전극층(405a) 및 전극층(405b)과 각각 접하는 저저항 영역(404a) 및 저저항 영역(404b)과, 저저항 영역(404a) 및 저저항 영역(404b) 사이에 끼워진 채널 형성 영역(403)을 포함하는 산화물 반도체층(409)과, 산화물 반도체층(409) 위의 게이트 절연층(402)과, 게이트 절연층(402) 위의 게이트 전극층(401)과, 게이트 전극층(401)의 측면을 덮는 측벽 절연층(412a) 및 측벽 절연층(412b)과, 게이트 전극층(401)의 상면을 덮는 상부 절연층(413)과, 하지 절연층(436), 산화물 반도체층(409) 위에 측벽 절연층(412a) 및 측벽 절연층(412b)의 측면과 접하는 소스 전극층(406a) 및 드레인 전극층(406b)과, 소스 전극층(406a) 및 드레인 전극층(406b) 위의 절연층(415)과, 절연층(415), 소스 전극층(406a), 드레인 전극층(406b), 측벽 절연층(412a), 측벽 절연층(412b) 및 상부 절연층(413) 위의 절연층(417)과, 절연층(415) 및 절연층(417)에 형성된 개구를 통하여, 소스 전극층(406a) 및 드레인 전극층(406b)과 각각 접하는 배선층(465a) 및 배선층(465b)을 갖는다.
절연층(415)의 상면의 높이는 측벽 절연층(412a), 측벽 절연층(412b) 및 상부 절연층(413)의 상면의 높이와 개략 동일하다. 또한, 소스 전극층(406a) 및 드레인 전극층(406b)의 상면의 높이는, 절연층(415), 측벽 절연층(412a), 측벽 절연층(412b)의 상면의 높이보다 낮고, 게이트 전극층(401)의 상면의 높이보다 높다. 또한, 여기서 말하는 높이란, 기판(400) 상면으로부터의 거리이다.
산화물 반도체층(409)은, 게이트 전극층(401)과 중첩되는 채널 형성 영역(403)과, 불순물 원소가 도입되어 저항이 저감된 저저항 영역(404a) 및 저저항 영역(404b)을 갖는다. 저저항 영역(404a) 및 저저항 영역(404b)은, 게이트 전극층(401)을 마스크로 하여 산화물 반도체층(409)에 불순물 원소를 도입함으로써, 자기 정합적으로 형성된다.
또한, 소스 전극층(406a) 및 드레인 전극층(406b)은, 산화물 반도체층(409)의 상면 및 측벽 절연층(412a) 또는 측벽 절연층(412b)과 접하여 형성되어 있다. 따라서, 소스 전극층(406a) 또는 드레인 전극층(406b)과 산화물 반도체층(409)이 접하는 영역(콘택트 영역)과, 게이트 전극층(401)과의 거리(최단 거리)는, 측벽 절연층(412a) 또는 측벽 절연층(412b)의 채널 길이 방향의 폭으로 되어, 미세화를 달성할 수 있는 것 외에, 제작 공정에 있어서 최단 거리의 변동을 제어할 수 있다.
산화물 반도체층(409)의 저저항 영역(404a) 및 저저항 영역(404b)은, 소스 전극층(406a) 및 드레인 전극층(406b)과 각각 접하여, 트랜지스터(420)의 소스 영역 및 드레인 영역으로서 기능한다. 저저항 영역(404a) 및 저저항 영역(404b)에서 산화물 반도체층(409)과 소스 전극층(406a) 및 드레인 전극층(406b)이 각각 접하기 때문에, 소스 전극층(406a) 및 드레인 전극층(406b)과 산화물 반도체층(409)과의 콘택트 저항은 저감되어 있다.
또한, 저저항 영역(404a) 및 저저항 영역(404b)은 하지 절연층(436)에 매립된 전극층(405a) 및 전극층(405b)과 각각 접한다. 전극층(405a) 및 전극층(405b)은, 금속, 도전성의 금속 화합물, 반도체 등으로 구성된다. 저저항 영역(404a) 및 저저항 영역(404b)은 트랜지스터(420)의 소스 영역 및 드레인 영역으로서 기능한다. 소스 영역 및 드레인 영역의 하부에 전극층(405a) 및 전극층(405b)을 형성함으로써, 소스 영역 및 드레인 영역의 후막화를 도모할 수 있어, 소스 영역 및 드레인 영역의 저항을 저감하고, 트랜지스터의 온 특성을 향상시킬 수 있다.
또한, 전극층(405a) 및 전극층(405b)이 하지 절연층 중에 매립되어 있음으로써, 전극층(405a) 및 전극층(405b)의 막 두께를 크게 해도, 전극층(405a) 및 전극층(405b) 위에 형성하는 산화물 반도체층(409)의 피복성에 영향이 없다. 따라서, 전극층(405a) 및 전극층(405b)의 막 두께는, 트랜지스터(420)의 소스 영역 및 드레인 영역의 저항이 충분히 저감될 때까지, 후막화할 수 있다. 또한, 채널 형성 영역(403)의 하부에는 전극층을 형성하고 있지 않기 때문에, 채널 형성 영역(403)은 박막화하고, 소스 영역 및 드레인 영역만 후막화할 수 있다.
계속해서, 도 1에 도시한 트랜지스터(420)의 제작 방법의 일례에 대하여 도 2 내지 도 5를 사용하여 설명한다.
우선, 기판(400) 위에 전극층(405a) 및 전극층(405b)으로 되는 도전막을 형성하고, 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여, 전극층(405a) 및 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다.
사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있는 것이 필요해진다. 예를 들어, 바륨붕규산 유리나 알루미노붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다.
또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SOI 기판, 또한, 이들 기판 위에 반도체 소자가 형성된 것 등을 사용할 수 있다.
전극층(405a) 및 전극층(405b)으로 되는 도전막에는, 후의 열처리에 견딜 수 있는 재료를 사용하고, CVD법 또는 스퍼터링법에 의해 10㎚ 이상 500㎚ 이하의 막 두께로 형성한다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막, 질화탄탈막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막과 Ti, Mo, W 등의 고융점 금속을 적층한 구조로 해도 된다. 또한, Ti, Mo, W 등의 고융점 금속은, Al, Cu 등의 금속막의 하측, 상측 또는 양쪽 중 어느 곳에 형성하는 구성으로 해도 된다. 또한, 도전막을 산화물 반도체 재료로 형성해도 된다. 산화물 반도체로서는, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐 산화주석(In2O3-SnO2), 산화인듐 산화아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화실리콘을 포함시킨 것을 사용할 수 있다.
도전막에 산화물 반도체를 사용하는 경우, 산화물 반도체층(409)과 동일한 산화물 반도체 재료이어도 상이한 산화물 반도체 재료이어도 된다. 특히, 도전막 및 산화물 반도체층(409)에 동일한 산화물 반도체 재료를 사용하면, 전극층(405a) 및 전극층(405b)과 산화물 반도체층(409)과의 콘택트 저항을 보다 저감할 수 있기 때문에, 전기 특성이 양호한 트랜지스터를 제작할 수 있다. 예를 들어, 산화물 반도체 재료로서 In-Ga-Zn계 산화물(IGZO로도 표기함)을 사용하는 경우, 전극층(405a) 및 전극층(405b)에도 IGZO를 사용하면 된다.
본 실시 형태에서는, 도전막으로서 스퍼터링법을 사용하여, 원자수비가 In : Ga : Zn=1 : 1 : 1의 IGZO를 30㎚ 성막한 후, 레지스트 마스크를 사용한 에칭을 행하여 전극층(405a) 및 전극층(405b)을 형성한다.
계속해서, 기판(400), 전극층(405a) 및 전극층(405b)을 덮도록 하지 절연막(435)을 형성한다(도 2의 (a) 참조). 하지 절연막(435)은, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다. 또한, 하지 절연막(435)을 스퍼터링법을 사용하여 형성하면, 수소 등의 불순물 원소를 저감할 수 있다.
하지 절연막(435)으로서는, 산화실리콘, 산화갈륨, 산화알루미늄, 산화질화 실리콘, 질화산화실리콘, 산화하프늄 또는 산화탄탈 등의 산화물 절연층을 사용하는 것이 바람직하다. 또한, 이들 화합물을 단층 구조 또는 2층 이상의 적층 구조로 형성하여 사용할 수 있다. 적층 구조로 할 때, 예를 들어 기판과 접하는 하지 절연층에 CVD법에 의해 형성한 산화실리콘막을 사용하고, 산화물 반도체층(409)과 접하는 하지 절연층에 스퍼터링법에 의해 형성한 산화실리콘막을 사용하는 구성으로 해도 된다. 산화물 반도체층과 접하는 절연층을, 수소 농도가 저감된 산화물 절연층으로 함으로써, 산화물 반도체층(409)에 수소의 확산을 억제하는 것 외에, 산화물 반도체층(409)의 산소 결함에 하지 절연층(436)으로 되는 산화물 절연층으로부터 산소가 공급되기 때문에, 트랜지스터(420)의 전기 특성을 양호하게 할 수 있다.
또한, 여기서 산화질화실리콘이란, 그 조성에 있어서 질소보다도 산소의 함유량이 많은 것을 나타내고, 예로서, 적어도 산소가 50원자％ 이상 70원자％ 이하, 질소가 0.5원자％ 이상 15원자％ 이하, 규소가 25원자％ 이상 35원자％ 이하의 범위에 포함되는 것을 말한다. 단, 상기 범위는, 러더퍼드 후방 산란법(RBS : Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS : Hydrogen Forward Scattering)을 사용하여 측정한 경우의 것이다. 또한, 구성 원소의 함유 비율은, 그 합계가 100원자％를 초과하지 않는 값을 취한다.
하지 절연막(435)은, 산화물 반도체층(409)과 접하기 때문에, 층 중(벌크 중)에 적어도 화학양론적 조성을 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 하지 절연막(435)으로서, 산화실리콘층을 사용하는 경우에는, SiO(2+α)(단,α>0)로 한다.
또한, 하지 절연막(435)의 형성 전에 전극층(405a) 및 전극층(405b)에 질소 플라즈마 처리를 행해도 된다. 질소 플라즈마 처리를 행함으로써, 전극층(405a) 및 전극층(405b)과, 후에 형성되는 산화물 반도체층(409)과의 콘택트 저항을 보다 저감할 수 있다.
계속해서, 하지 절연막(435)에 연마 처리(예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 처리)나, 에칭 처리를 행함으로써 전극층(405a) 및 전극층(405b)의 상면을 하지 절연막(435)으로부터 노출시키고, 전극층(405a) 및 전극층(405b)의 상면과 높이가 일치되어 있는 하지 절연층(436)을 형성한다(도 2의 (b) 참조). 연마 처리 또는 에칭 처리는 복수회 행해도 되고, 이들을 조합하여 행해도 된다. 조합하여 행하는 경우, 공정순은 특별히 한정되지 않는다. 하지 절연층(436) 위에 형성되는 산화물 반도체층의 결정성을 향상시키기 위해서는, 하지 절연층(436)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
또한, 본 실시 형태에서는, 전극층(405a) 및 전극층(405b)을 형성한 후에, 하지 절연층(436)을 형성하는 방법을 나타냈지만, 전극층(405a), 전극층(405b) 및 하지 절연층(436)의 제작 방법은 이것에 한하지 않는다. 예를 들어, 하지 절연층(436)을 기판(400) 위에 형성한 후, 에칭 공정 등을 사용하여 하지 절연층(436)에 개구를 형성하고, 상기 개구에 도전성의 재료를 충전함으로써, 전극층(405a) 및 전극층(405b)을 형성해도 된다.
본 실시 형태에서는, 하지 절연층(436) 중에 전극층(405a) 및 전극층(405b)이 매립되어 있기 때문에, 전극층(405a) 및 전극층(405b)의 막 두께를 크게 해도, 후에 형성하는 산화물 반도체층의 피복성에 영향을 주지 않는다. 따라서, 전극층(405a) 및 전극층(405b)은, 소스 영역 및 드레인 영역의 저항을 충분히 저감할 수 있을 정도로 두껍게 해도 된다. 예를 들어, 전극층(405a) 및 전극층(405b)을 후에 형성하는 소스 전극층(406a) 및 드레인 전극층(406b) 또는 산화물 반도체층(409)의 막 두께보다도 크게 하는 것이 바람직하다.
계속해서, 하지 절연층(436), 전극층(405a) 및 전극층(405b) 위에 산화물 반도체막을 형성한다. 산화물 반도체막은, 스퍼터링법, 증착법, 펄스 레이저 퇴적법(Pulsed Laser Deposition : PLD법), ALD법 또는 MBE법 등을 사용하여 성막할 수 있다.
산화물 반도체막 위에 레지스트 마스크를 형성하여, 산화물 반도체막을 섬 형상으로 에칭한 후, 레지스트 마스크를 제거하여 산화물 반도체층(409)을 형성한다. 산화물 반도체층(409)은, 전극층(405a) 및 전극층(405b)을 완전히 덮는 구성으로 해도 되고, 산화물 반도체층(409)의 단부가 전극층(405a) 및 전극층(405b)과 중첩되고, 전극층(405a) 및 전극층(405b)의 상면의 일부가 노출된 상태로 해도 된다.
전극층(405a) 및 전극층(405b)의 상면의 일부를 노출시키는 경우, 전극층(405a) 및 전극층(405b)은, 후에 형성되는 소스 전극층(406a) 및 드레인 전극층(406b)과 접해도 된다. 예를 들어, 도 5의 (a)는 전극층(405a) 및 전극층(405b)과, 소스 전극층(406a) 및 드레인 전극층(406b)이 각각 접하는 구성을 도시하였다.
산화물 반도체층(409)에 사용하는 산화물 반도체로서는, 적어도 인듐(In), 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 변동을 저감하기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 스테빌라이저로서는 그 밖에도, 주석(Sn), 하프늄(Hf), 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu), 지르코늄(Zr) 중 어느 1종 혹은 복수종을 가져도 된다.
예를 들어, 산화물 반도체로서, 단원계 금속의 산화물인 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서는, 예를 들어 In-Ga-Zn계 산화물이란 In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이고, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속이 들어 있어도 된다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수가 아님)으로 표기되는 재료를 사용해도 된다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한, n은 정수)으로 표기되는 재료를 사용해도 된다.
예를 들어, In : Ga : Zn=1 : 1 : 1(=1/3 : 1/3 : 1/3) 혹은 In : Ga : Zn=2 : 2 : 1(=2/5 : 2/5 : 1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 혹은, In : Sn : Zn=1 : 1 : 1(=1/3 : 1/3 : 1/3), In : Sn : Zn=2 : 1 : 3(=1/3 : 1/6 : 1/2) 혹은 In : Sn : Zn=2 : 1 : 5(=1/4 : 1/8 : 5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In : Ga : Zn=a : b : c(a+b+c=1)인 산화물의 조성이, 원자수비가 In : Ga : Zn=A : B : C(A+B+C=1)의 산화물의 조성의 근방이다란, a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2을 만족시키는 것을 말한다. r로서는, 예를 들어 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
그러나, 이들에 한정되지 않고, 필요로 하는 전기 특성(이동도, 임계값, 변동 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 전기 특성을 얻기 위해서, 캐리어 농도나 불순물 원소 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 내림으로써 이동도를 높일 수 있다.
또한, 산화물 반도체막은, 비정질 구조이어도 되고, 결정 구조를 가져도 된다. 산화물 반도체막의 바람직한 일 형태로서, CAAC 산화물 반도체(CAAC-OS : C Axis Aligned Crystalline Oxide Semiconductor)막이 있다. CAAC-OS막은, 완전한 단결정도 아니고, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 당해 결정부는, 한 변이 100㎚ 미만의 입방체 내에 들어가는 크기인 것이 많다. 투과형 전자 현미경(TEM : Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 반드시 명확하지는 없다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그로 인해, CAAC-OS막은 입계에 기인하는 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직한 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직한 방향으로부터 보아 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 상이한 결정부간에서, 각각 a축 및 b축의 방향이 상이해도 된다. 본 명세서에 있어서, 간단히 수직이라 기재하는 경우, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 간단히 평행이라 기재하는 경우, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다. 또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 된다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 당해 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 된다. 결정부는, 성막함으로써 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 당해 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체층(409)을 적층 구조로 하는 경우, 제1 산화물 반도체막 내지 제3 산화물 반도체막에, 결정성이 상이한 산화물 반도체막을 적용해도 된다. 즉, 단결정 산화물 반도체막, 다결정 산화물 반도체막, 비정질 산화물 반도체막 또는 CAAC-OS막을 적절히 조합한 구성으로 해도 된다. 또한, 제1 산화물 반도체막 내지 제3 산화물 반도체막 중 어느 하나에 비정질 산화물 반도체막을 적용하면, 산화물 반도체막의 내부 응력이나 외부로부터의 응력을 완화하여, 트랜지스터의 특성 변동이 저감되고, 또한, 트랜지스터의 신뢰성을 더욱 높이는 것이 가능하게 된다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 된다.
또한, 일례로서, 산화물 반도체층을 In-Zn계 금속 산화물에 의해 형성하는 경우에는, 타깃의 조성을 원자수비로, In/Zn=1 내지 100, 바람직하게는 In/Zn=1 내지 20, 더욱 바람직하게는 In/Zn=1 내지 10으로 한다. Zn의 원자수비를 바람직한 범위로 함으로써, 이동도를 향상시킬 수 있다. 여기서, 산소를 과잉으로 포함시키기 위해서, 금속 산화물의 원자수비 In : Zn : O=X : Y : Z를, Z>1.5X+Y로 하는 것이 바람직하다.
산화물 반도체층으로서 In-Ga-Zn계 산화물을 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In : Ga : Zn=1 : 1 : 1, 4 : 2 : 3, 3 : 1 : 2, 1 : 1 : 2, 2 : 1 : 3 또는 3 : 1 : 4로 표현되는 In-Ga-Zn-O 타깃을 사용한다. 전술한 원자수비를 갖는 In-Ga-Zn-O 타깃을 사용하여 산화물 반도체막을 성막함으로써, 다결정 반도체막 또는 CAAC-OS막이 형성되기 쉬워진다.
또한, 산화물 반도체층으로서 In-Sn-Zn계 산화물을 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In : Sn : Zn=1 : 1 : 1, 2 : 1 : 3, 1 : 2 : 2 또는 20 : 45 : 35로 표현되는 In-Sn-Zn-O 타깃을 사용한다. 전술한 원자수비를 갖는 In-Sn-Zn-O 타깃을 사용하여 산화물 반도체층을 성막함으로써, 다결정 반도체막 또는 CAAC-OS막이 형성되기 쉬워진다.
또한, 여기서, 타깃의 상대 밀도는 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 99.9％ 이하이면 된다. 타깃의 충전율을 높게 함으로써, 형성되는 산화물 반도체층을 치밀한 것으로 할 수 있다.
또한, 산화물 반도체층에 적용할 수 있는 금속 산화물은, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더욱 바람직하게는, 3eV 이상이면 된다. 이와 같이, 밴드 갭이 넓은 금속 산화물을 사용하면, 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 산화물 반도체층의 알칼리 금속 및 알칼리 토금속은 적게 하는 것이 바람직하고, 이들 농도는, 바람직하게는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 2×1016atoms/㎤ 이하로 한다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어가 생성되는 경우가 있어, 트랜지스터의 오프 전류를 증대시키는 원인으로 되기 때문이다.
또한, 산화물 반도체막은, 복수의 산화물 반도체막이 적층된 구조이어도 된다. 예를 들어, 산화물 반도체막을, 제1 산화물 반도체막과 제2 산화물 반도체막의 적층으로 하여, 제1 산화물 반도체막과 제2 산화물 반도체막에, 상이한 조성의 금속 산화물을 사용해도 된다. 예를 들어, 제1 산화물 반도체막에 2원계 금속 산화물 내지 4원계 금속 산화물 중 하나를 사용하고, 제2 산화물 반도체막에 제1 산화물 반도체막과 상이한 2원계 금속 산화물 내지 4원계 금속 산화물을 사용해도 된다.
또한, 제1 산화물 반도체막과 제2 산화물 반도체막의 구성 원소를 동일하게 하고, 양자의 조성을 상이하게 해도 된다. 예를 들어, 제1 산화물 반도체막의 원자수비를 In : Ga : Zn=1 : 1 : 1 또는 그 근방으로 하고, 제2 산화물 반도체막을 In : Ga : Zn=3 : 1 : 2 또는 그 근방으로 해도 된다. 또한, 제1 산화물 반도체막의 원자수비를 In : Ga : Zn=1 : 3 : 2 또는 그 근방으로 하고, 제2 산화물 반도체막의 원자수비를 In : Ga : Zn=2 : 1 : 3 또는 그 근방으로 해도 된다.
이때, 제1 산화물 반도체막과 제2 산화물 반도체막 중, 후에 형성하는 게이트 전극층(401)에 가까운 측(채널측)의 산화물 반도체막의 In과 Ga의 함유율을 In>Ga로 하면 된다. 또한 게이트 전극으로부터 먼 측(백 채널측)의 산화물 반도체막의 In과 Ga의 함유율을 In≤Ga로 하면 된다.
또한, 산화물 반도체막을 3층 구조로 하고, 제1 산화물 반도체막 내지 제3 산화물 반도체막의 구성 원소를 동일하게 하고, 또한 각각의 조성을 상이하게 해도 된다. 예를 들어, 제1 산화물 반도체막의 원자수비를 In : Ga : Zn=1 : 3 : 2로 하고, 제2 산화물 반도체막의 원자수비를 In : Ga : Zn=3 : 1 : 2로 하고, 제3 산화물 반도체막의 원자수비를 In : Ga : Zn=1 : 1 : 1로 해도 된다.
Ga 및 Zn보다 In의 원자수비가 작은 산화물 반도체막, 대표적으로는 원자수비가 In : Ga : Zn=1 : 3 : 2인 제1 산화물 반도체막은, Ga 및 Zn보다 In의 원자수비가 큰 산화물 반도체막, 대표적으로는 제2 산화물 반도체막, 및 Ga, Zn 및 In의 원자수비가 동일한 산화물 반도체막, 대표적으로는 제3 산화물 반도체막과 비교하여, 절연성이 높다. 또한, 원자수비가 In : Ga : Zn=1 : 3 : 2인 제1 산화물 반도체막이 비정질 구조이면, 절연성이 더욱 높아진다.
또한, 제1 산화물 반도체막 내지 제3 산화물 반도체막의 구성 원소는 동일하기 때문에, 제1 산화물 반도체막은, 제2 산화물 반도체막과의 계면에 있어서의 트랩 준위가 적다. 이로 인해, 산화물 반도체막을 상기 구조로 함으로써, 트랜지스터의 경시 변화나 광 BT 스트레스 시험에 의한 임계값 전압의 변동량을 저감할 수 있다.
산화물 반도체에서는 주로 중금속의 s 궤도가 캐리어 전도에 기여하고 있고, In의 함유율을 많게 함으로써, 보다 많은 s 궤도가 겹치기 때문에, In>Ga의 조성으로 되는 산화물은 In≤Ga의 조성으로 되는 산화물과 비교하여 높은 이동도를 구비한다. 또한, Ga는 In과 비교하여 산소 결손의 형성 에너지가 커서 산소 결손이 발생하기 어렵기 때문에, In≤Ga의 조성으로 되는 산화물은 In>Ga의 조성으로 되는 산화물과 비교하여 안정된 특성을 구비한다.
채널측에 In>Ga의 조성으로 되는 산화물 반도체를 적용하고, 백 채널측에 In≤Ga의 조성으로 되는 산화물 반도체를 적용함으로써, 트랜지스터의 전계 효과 이동도 및 신뢰성을 더욱 높이는 것이 가능하게 된다.
산화물 반도체층(409)의 두께는, 1㎚ 이상 100㎚ 이하, 바람직하게는 1㎚ 이상 20㎚ 이하로 한다. 트랜지스터(420)는, 산화물 반도체층(409)과 전극층(405a) 및 전극층(405b)이 중첩되는 영역에서, 각각 배선층(465a) 및 배선층(465b)과 접한다. 따라서, 트랜지스터의 미세화에 의해 산화물 반도체층이 박막화되어도, 산화물 반도체층(409)과 중첩되어 형성된 전극층(405a) 및 전극층(405b)에 의해, 산화물 반도체층(409)과 배선층(465a) 및 배선층(465b)의 전기적인 접속을 확보할 수 있다.
산화물 반도체층(409)은, 바람직하게는 스퍼터링법에 의해, 기판 가열 온도를 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하로 하고, 산소 가스 분위기에서 성막한다. 성막 시의 기판 가열 온도가 높을수록 얻어지는 산화물 반도체층(409)의 불순물 원소 농도는 낮아진다. 또한, 산화물 반도체층(409) 중의 원자 배열이 정돈되고, 고밀도화되어, 다결정 또는 CAAC-OS막이 형성되기 쉬워진다.
또한, CAAC-OS막을 형성할 때는, 예를 들어 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여, 스퍼터링법에 의해 성막한다. 당해 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 ab면으로부터 벽개하여, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자로서 박리되는 경우가 있다. 이 경우, 당해 평판 형상의 스퍼터링 입자가, 결정 상태를 유지한 채로 기판에 도달함으로써, CAAC-OS막을 성막할 수 있다.
또한, CAAC-OS막을 성막하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 붕괴되는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소 및 질소 등)의 농도를 저감하면 된다. 또한, 성막 가스 중의 불순물 농도를 저감하면 된다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 기판 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화함으로써 성막 시의 플라즈마 데미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은, 30체적％ 이상, 바람직하게는 100체적％로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn계 산화물 타깃에 대하여 이하에 나타낸다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol수로 혼합하고, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도에서 가열 처리를 함으로써 다결정인 In-Ga-Zn계 산화물 타깃으로 한다. 또한, X, Y 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비는, 예를 들어 InOX 분말, GaOY 분말 및 ZnOZ 분말이, 2 : 2 : 1, 8 : 4 : 3, 3 : 1 : 1, 1 : 1 : 1, 4 : 2 : 3 또는 3 : 1 : 2이다. 또한, 분말의 종류 및 그 혼합하는 mol수비는, 제작하는 스퍼터링용 타깃에 따라서 적절히 변경하면 된다.
또한, 산소 가스 분위기 하에서 성막함으로써도, 희가스 등의 여분의 원자가 포함되지 않기 때문에, 다결정 반도체막 또는 CAAC-OS막이 형성되기 쉬워진다. 단, 산소 가스와 희가스의 혼합 분위기로 해도 되고, 그 경우는 산소 가스의 비율은 30체적％ 이상, 바람직하게는 50체적％ 이상, 더욱 바람직하게는 80체적％ 이상으로 한다. 또한, 산화물 반도체막의 성막에 사용하는 아르곤 및 산소는, 물, 수소 등이 포함되지 않는 것이 바람직하다. 예를 들어, 아르곤의 순도를 9N(노점 -121℃, 물 0.1ppb, 수소 0.5ppb), 산소의 순도를 8N(노점 -112℃, 물 1ppb, 수소 1ppb)으로 하는 것이 바람직하다.
본 실시 형태에서는, 아르곤과 산소의 유량비가 2 : 1의 분위기 하에서, 스퍼터링법을 사용하여, 원자수비가 In : Ga : Zn=3 : 1 : 2인 IGZO를 10㎚ 성막한다.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용한 트랜지스터는 동작 시의 캐리어(전자)의 계면 산란을 저감할 수 있어, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 위에 형성하면 된다.
또한, Ra는, JIS B601 : 2001(ISO4287 : 1997)로 정의되어 있는 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 식으로 정의된다.
Figure pat00001
여기서, 지정면이란, 거칠기 계측의 대상으로 되는 면이며, 좌표 (x1, y1, f(x1, y1)) (x1, y2, f(x1, y2)) (x2, y1, f(x2, y1)) (x2, y2, f(x2, y2))의 4점으로 표현되는 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균의 높이)를 Z0라 한다. Ra는 원자간력 현미경(AFM : Atomic Force Microscope)에 의해 측정 가능하다.
또한, 기준면은, 지정면의 평균의 높이에 있어서의, XY 평면과 평행한 면이다. 즉, 지정면의 높이의 평균값을 Z0라 할 때, 기준면의 높이도 Z0로 표현된다.
이와 같이, 산화물 반도체층의 채널이 형성되는 영역에서, 하지 절연층의 평균 면 거칠기를 0.3㎚ 이하로 하기 위해서는, 평탄화 처리를 행하면 된다. 평탄화 처리는 산화물 반도체막의 형성 전에 행하면 된다.
예를 들어, 평탄화 처리로서, 건식 에칭 등을 행하면 된다. 여기서, 에칭 가스로서는, 염소, 염화붕소, 염화실리콘 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화황 또는 불화질소 등의 불소계 가스 등을 사용하면 된다.
또한, 산화물 반도체층에 포함되는 수소는, 최대한 적은 것이 바람직하다. 이 수소는, 수소 원자 외에, 수소 분자, 물, 수산기 또는 그 밖의 수소화물로서 포함되는 경우도 있다. 그로 인해, 산화물 반도체층에 포함되는 과잉 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 열처리를 행하는 것이 바람직하다. 열처리의 온도는 300℃ 이상 700℃ 이하 또는 기판의 왜곡점 미만으로 한다. 열처리는 감압 하 또는 질소 분위기 하 등에서 행할 수 있다. 또한, 열처리는 산화물 반도체막의 형성 후, 섬 형상으로 가공하기 전에 행해도 되고, 섬 형상으로 가공한 후에 행해도 된다. 또한, 탈수화, 탈수소화를 위한 열처리는 복수회 행해도 되고, 다른 가열 처리와 겸해도 된다.
열처리는, 감압 분위기 또는 불활성 분위기에서 열처리를 행한 후, 온도를 유지하면서 산화성 분위기로 전환하여 다시 열처리를 행하면 바람직하다. 이것은 감압 분위기 또는 불활성 분위기에서 열처리를 행하면, 산화물 반도체층 중의 불순물(예를 들어, 수소 등) 농도를 저감할 수 있지만, 동시에 산소 결손도 발생해 버릴 우려가 있고, 이때 발생한 산소 결손을, 산화성 분위기에서의 열처리에 의해 저감할 수 있다.
산화물 반도체층은, 열처리를 행함으로써, 층 중의 수소 등의 불순물 원소 농도를 매우 작게 하는 것이 가능하게 된다. 그 결과, 트랜지스터의 전계 효과 이동도를 이상적인 전계 효과 이동도에 가깝게까지 높이는 것이 가능하게 된다.
또한, 산화물 반도체층(409)에는 화학양론적 조성에 대하여, 산소를 과잉으로 포함시키는 것이 바람직하다. 산소를 과잉으로 포함시키면, 형성되는 산화물 반도체층(409)의 산소 결손에 의한 캐리어의 생성을 억제할 수 있다. 산소를 과잉으로 포함시키기 위해서는, 성막 시에 산소가 많이 포함되도록 하는 조건에서 성막해도 되고, 산화물 반도체막의 형성 후에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 막 중에 산소를 과잉으로 포함시켜도 된다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법, 플라즈마 처리 등을 사용할 수 있다.
또한, 하지 절연층으로서 산화물 절연층을 사용한 경우, 산화물 절연층 위에 산화물 반도체층이 형성된 상태에서 가열함으로써, 산화물 반도체층에 산소를 공급할 수 있어, 산화물 반도체층의 산소 결함을 저감하고, 전기 특성을 양호하게 할 수 있다. 산화물 반도체층 및 산화물 절연층을 적어도 일부가 접한 상태에서 가열 공정을 행함으로써, 산화물 반도체층으로의 산소의 공급을 행해도 된다. 또한, 가열 처리는 산화물 반도체막을 섬 형상으로 가공하기 전에 행해도 되고, 섬 형상으로 가공한 후에 행해도 된다. 단, 섬 형상으로 가공하는 것보다도 전에 가열 처리를 행함으로써, 하지 절연층으로부터 외부로 방출되는 산소의 양이 적기 때문에, 보다 많은 산소를 산화물 반도체층에 공급할 수 있기 때문에 바람직하다.
계속해서, 산화물 반도체층(409) 위에 게이트 절연막(452)을 형성한다(도 2의 (c) 참조).
게이트 절연막(452)의 재료로서 산화하프늄, 산화이트륨, 하프늄 실리케이트(HfSixOy, x>0, y>0), 질소가 첨가된 하프늄 실리케이트(HfSixOy, x>0, y>0), 하프늄 알루미네이트(HfAlxOy, x>0, y>0), 산화란탄 등의 High-k 재료를 사용함으로써 게이트 누설 전류를 저감할 수 있다. 또한, 게이트 절연막(452)은, 단층 구조로 해도 되고, 적층 구조로 해도 된다.
게이트 절연막(452)의 막 두께는, 1㎚ 이상 20㎚ 이하로 하고, 스퍼터링법, MBE법, CVD법, PLD법, ALD법 등을 적절히 사용할 수 있다. 또한, 게이트 절연막(452)은, 스퍼터링 타깃 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터 장치를 사용하여 성막해도 된다.
본 실시 형태에서는, CVD법에 의해, 산화질화실리콘을 20㎚ 성막한다.
또한, 게이트 절연막(452)은, 하지 절연층(436)과 마찬가지로 산화물 반도체층과 접하기 때문에, 층 중(벌크 중)에 적어도 화학양론적 조성을 초과하는 양의 산소가 존재하는 것이 바람직하다.
또한, 게이트 절연막(452)의 피복성을 향상시키기 위해서, 산화물 반도체층(409) 상면에도 평탄화 처리를 행해도 된다. 특히 게이트 절연막(452)으로서 막 두께가 작은 절연층을 사용하는 경우, 산화물 반도체층(409)의 표면은 평탄성이 양호한 것이 바람직하다.
이어서, 게이트 절연막(452) 및 산화물 반도체층(409) 위에 도전막 및 절연막을 적층하여 형성하고, 상기 도전막 및 상기 절연막을 에칭하여, 전극층(405a) 및 전극층(405b) 사이에 끼워진 영역과 중첩되는 영역에 게이트 전극층(401) 및 상부 절연층(413)을 형성한다(도 2의 (d) 참조).
게이트 전극층(401)의 재료는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용해도 된다. 또한, 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연막(452)과 접하는 게이트 전극층(401)의 1층으로서, 질소를 포함하는 금속 산화물, 구체적으로는 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 갖고, 게이트 전극으로서 사용한 경우, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있다.
본 실시 형태에서는, 스퍼터링법을 사용하여, 막 두께 100㎚의 텅스텐을 성막한다.
상부 절연층(413)에는, 대표적으로는, 산화실리콘, 산화질화실리콘, 산화알루미늄, 산화질화알루미늄, 질화실리콘, 질화알루미늄, 질화산화실리콘, 질화산화알루미늄 등의 무기 절연 재료를 사용할 수 있다. 또한, 상부 절연층(413)은 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
본 실시 형태에서는, 상부 절연층(413)으로서, CVD법에 의해, 산화질화실리콘을 200㎚ 형성한다. 그 후, 건식 에칭법에 의해 상부 절연층(413), 게이트 전극층(401)을 섬 형상으로 가공한다. 또한, 이때, 게이트 절연층(402)도 함께 에칭해도 된다.
계속해서, 게이트 전극층(401) 및 상부 절연층(413)을 마스크로 하여, 산화물 반도체층(409)에 불순물 원소(421)를 도입하여, 산화물 반도체층(409)의 게이트 전극층(401)과 중첩되지 않는 영역에 자기 정합적으로 저저항 영역(404a) 및 저저항 영역(404b)을 형성한다(도 3의 (a) 참조). 또한, 불순물 원소(421)가 도입되지 않는 영역은 채널 형성 영역(403)으로 된다.
따라서, 산화물 반도체층(409)에는, 게이트 전극층(401)과 중첩되는 채널 형성 영역(403)과, 채널 형성 영역(403)을 사이에 두고, 채널 형성 영역(403)보다도 저항이 낮은 저저항 영역(404a) 및 저저항 영역(404b)이 형성된다. 불순물 원소(421)의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법 등을 사용할 수 있다.
도입하는 불순물 원소는, 인, 붕소, 질소, 비소, 아르곤, 알루미늄 또는 이들을 포함하는 분자 이온 등을 사용할 수 있다. 이들 원소의 도우즈량은, 1×1013 내지 5×1016ions/㎠로 하는 것이 바람직하다. 또한, 불순물 원소로서 인을 도입하는 경우, 가속 전압을 0.5 내지 80kV로 하는 것이 바람직하다.
본 실시 형태에서는, 불순물 원소로서 인을 도입한다.
또한, 산화물 반도체층(409)에 불순물 원소를 도입하는 처리는, 복수회 행해도 된다. 산화물 반도체층(409)에 불순물 원소를 도입하는 처리를 복수회 행하는 경우, 불순물 원소는 복수회 모두에 있어서 동일해도 되고, 1회의 처리마다 바꾸어도 된다.
불순물 원소가 도입되어, 저항이 저감된 저저항 영역(404a) 및 저저항 영역(404b)을 포함하는 산화물 반도체층을 가짐으로써, 산화물 반도체층(409)과 소스 전극층(406a) 및 드레인 전극층(406b)의 저항이 작아진다. 그로 인해, 소스 전극층(406a) 및 드레인 전극층(406b) 근방의 전계가 완화되고, 트랜지스터(420)는 온 특성이 높아, 고속 동작, 고속 응답이 가능한 전기 특성이 우수한 반도체 장치로 할 수 있다.
또한, 불순물 원소의 도입에 의해, 산화물 반도체층의 결정 구조가 변화되는 경우가 있다. 본 실시 형태의 반도체 장치는, 영역에 따라서 결정성이 상이한 산화물 반도체층을 사용해도 된다. 예를 들어, 채널 형성 영역(403)은 저저항 영역(404a) 및 저저항 영역(404b)보다도 높은 결정성을 가져도 된다. 구체적으로는, 채널 형성 영역(403)의 산화물 반도체는 CAAC-OS막으로 하고, 저저항 영역(404a) 및 저저항 영역(404b)의 전극층(405a) 및 전극층(405b)과 접하는 영역은 비정질막으로 할 수도 있다.
또한, 전극층(405a) 및 전극층(405b)이 산화물 반도체 재료에 의해 형성되어 있는 경우, 상기의 산화물 반도체층(409)에의 불순물 원소의 도입 시에 있어서, 전극층(405a 및 405b)에도 불순물 원소를 도입하여, 전극층(405a) 및 전극층(405b)도 저저항화할 수 있다. 전극층(405a) 및 전극층(405b)은 저저항화된 영역에 있어서, 산화물 반도체층(409)과 접하기 때문에, 콘택트 저항이 낮아, 온 특성이 우수한 반도체 장치로 할 수 있다.
이어서, 게이트 전극층(401) 및 상부 절연층(413) 위에 절연막을 형성하고, 상기 절연막을 에칭하여 측벽 절연층(412a) 및 측벽 절연층(412b)을 형성한다. 또한, 게이트 전극층(401) 및 측벽 절연층(412a, 412b)을 마스크로 하여, 게이트 절연막(452)을 에칭하여, 게이트 절연층(402)을 형성한다(도 3의 (b) 참조).
측벽 절연층(412a) 및 측벽 절연층(412b)은 상부 절연층(413)과 마찬가지의 재료 및 방법을 사용하여 형성할 수 있다. 본 실시 형태에서는, CVD법에 의해 산화질화실리콘막을 70㎚의 막 두께로 형성한다.
계속해서, 산화물 반도체층(409), 게이트 절연층(402), 게이트 전극층(401), 측벽 절연층(412a), 측벽 절연층(412b) 및 상부 절연층(413) 위에 소스 전극층 및 드레인 전극층(이들과 동일한 층에서 형성되는 배선 등을 포함함)으로 되는 도전막을 형성한다.
도전막에는, 게이트 전극층(401)과 마찬가지의 재료, 방법을 사용하여 형성할 수 있다. 본 실시 형태에서는, 스퍼터링법에 의해, 막 두께 30㎚의 텅스텐막을 형성한다.
포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 섬 형상의 도전막(406)을 형성한 후, 레지스트 마스크를 제거한다(도 3의 (c) 참조). 또한, 상기 에칭 공정에서는, 게이트 전극층(401)과 중첩되는 영역의 도전막(406)의 제거는 행하지 않는다.
섬 형상의 도전막(406) 위에 절연막(414)을 형성한다(도 3의 (d) 참조).
절연막(414)은, 상부 절연층(413)과 마찬가지의 재료 및 방법을 사용하여 형성할 수 있다. 절연막(414)은 트랜지스터(420)에 의해 발생하는 요철을 평탄화할 수 있는 막 두께로 형성한다. 본 실시 형태에서는, CVD법에 의해 형성한 산화질화 실리콘을 500㎚ 형성한다.
또한, 상기 절연층(415)은 단층이어도, 상이한 절연층의 적층이어도 상관없다. 절연층(415)을 적층 구조로 함으로써, 도 5의 (a)에 도시한 트랜지스터(430)와 같이, 소스 전극층(406a) 및 드레인 전극층(406b) 위에 절연층(415) 및 절연층(416)이 형성된 구성으로 할 수 있다. 예를 들어, 절연층(416)을 산화알루미늄층으로 하고, 절연층(415)을 산화실리콘층으로 할 수 있다.
이어서, 절연막(414) 및 도전막(406)에 화학적 기계적 연마 처리를 행하여, 상부 절연층(413)이 노출되도록, 절연막(414) 및 도전막(406)의 일부를 제거한다(도 4의 (a) 참조).
상기 연마 처리에 의해, 게이트 전극층(401)과 중첩되는 도전막(406)이 제거되고, 도전막(406)은 소스 전극층(406a) 및 드레인 전극층(406b)으로 된다.
소스 전극층(406a) 및 드레인 전극층(406b)은, 산화물 반도체층(409)의 상면 및 측벽 절연층(412a) 또는 측벽 절연층(412b)과 접하여 형성되어 있다. 따라서, 소스 전극층(406a) 및 드레인 전극층(406b)과 산화물 반도체층(409)이 접하는 영역(콘택트 영역)과, 게이트 전극층(401)과의 거리(최단 거리)는, 측벽 절연층(412a) 및 측벽 절연층(412b)의 채널 길이 방향의 폭으로 되어, 보다 미세화를 달성할 수 있는 것 외에, 제작 공정에 있어서 보다 최단 거리의 변동을 제어할 수 있다.
본 실시 형태에서는, 절연막(414) 및 도전막(406)의 제거에 화학적 기계적 연마법을 사용하였지만, 다른 절삭(연삭, 연마) 방법을 사용해도 된다. 또한, 게이트 전극층(401)과 중첩되는 도전막(406)을 제거하는 공정에 있어서, 화학적 기계적 연마법 등의 절삭(연삭, 연마)법 외에, 에칭(건식 에칭, 습식 에칭)법이나, 플라즈마 처리 등을 조합해도 된다. 예를 들어, 화학적 기계적 연마법에 의한 제거 공정 후, 건식 에칭법이나 플라즈마 처리를 행하여, 처리 표면의 평탄성 향상을 도모해도 된다. 절삭(연삭, 연마) 방법에, 에칭법, 플라즈마 처리 등을 조합하여 행하는 경우, 공정순은 특별히 한정되지 않고, 절연막(414) 및 도전막(406)의 재료, 막 두께 및 표면의 요철 상태에 맞추어 적절히 설정하면 된다.
또한, 본 실시 형태에 있어서는, 소스 전극층(406a) 및 드레인 전극층(406b)은 게이트 전극층(401)의 측면에 형성된 측벽 절연층(412a) 및 측벽 절연층(412b)의 측면에 접하도록 형성되어 있고, 측벽 절연층(412a) 및 측벽 절연층(412b)의 측면의 상단부보다 약간 낮은 위치까지를 덮고 있다. 소스 전극층(406a) 및 드레인 전극층(406b)의 형상은 도전막(406)을 제거하는 연마 처리의 조건에 따라서 상이하고, 본 실시 형태에 나타내는 바와 같이, 측벽 절연층(412a), 측벽 절연층(412b) 및 상부 절연층(413)의 연마 처리된 상면보다 막 두께 방향으로 후퇴한 형상으로 되는 경우가 있다. 그러나, 연마 처리의 조건에 따라서는, 소스 전극층(406a) 및 드레인 전극층(406b)의 상단부와는 개략 일치하는 경우도 있다.
또한, 도전막(406)을 제거하는 공정에 있어서, 예를 들어 도 5의 (b)에 도시한 바와 같이, 상부 절연층(413)을 모두 제거하여, 게이트 전극층(401)이 노출되어 있는 구성의 트랜지스터(440)로 해도 된다. 또한, 게이트 전극층(401)의 일부도 제거되어 있어도 된다. 트랜지스터(440)와 같이, 게이트 전극층(401)을 노출하는 구성은, 트랜지스터(440) 위에 다른 배선이나 반도체 소자를 적층하는 집적 회로에 사용할 수 있다.
계속해서, 절연층(415), 소스 전극층(406a), 드레인 전극층(406b) 및 상부 절연층(413) 위에 절연층(417)을 형성한다(도 4의 (b) 참조). 절연층(417)은, 상부 절연층(413)과 마찬가지의 재료, 방법을 사용하여 형성할 수 있다. 절연층(417)으로서, 치밀성이 높은 무기 절연층(대표적으로는 산화알루미늄막 등)을 사용하면, 트랜지스터(420)의 보호 절연막으로서 기능한다.
또한, 본 실시 형태에서는 절연층(417)으로서, 스퍼터링법에 의해 형성한 산화알루미늄막 50㎚와, CVD법에 의해 형성한 산화질화실리콘막 350㎚의 적층 구조를 사용한다.
또한, 산화알루미늄막을 성막한 후, 열처리를 행해도 된다. 산화알루미늄막은, 산화물 반도체층으로의 물 또는 수소의 침입 방지 기능 및 산화물 반도체층으로부터의 산소의 탈리 방지 기능을 갖는다. 따라서, 산화물 반도체층(409) 또는 그것에 접하는 절연층이 상기 막의 화학양론적 조성을 초과하는 산소가 존재하는 영역(산소 과잉 영역으로도 표기함)을 갖고 있으면, 산화알루미늄막을 형성한 상태에서 열처리를 행함으로써, 산화물 반도체층의 막 중, 또는 절연층과 산화물 반도체층의 계면에 있어서, 적어도 1곳에 산소 과잉 영역을 형성할 수 있다.
이어서, 전극층(405a) 및 전극층(405b)과 각각 중첩되는 영역에서, 절연층(417) 및 절연층(415)을 관통하여, 소스 전극층(406a) 및 드레인 전극층(406b)에 도달하는 개구(455a) 및 개구(455b)를 형성한다(도 4의 (c) 참조). 개구의 형성은 마스크 등을 사용한 선택적인 에칭에 의해 행해진다. 에칭은 건식 에칭이어도, 습식 에칭이어도 되고, 양쪽을 조합하여 개구를 형성해도 된다. 또한, 상기 개구는 소스 전극층(406a) 및 드레인 전극층(406b)에 도달하면 되고, 형상은 특별히 한정되지 않는다. 단, 도 4의 (c)에 도시한 바와 같이 테이퍼 형상으로 함으로써, 후에 형성되는 배선층을 절단없이 형성할 수 있기 때문에 적합하다. 본 실시 형태에서는, 건식 에칭법에 의해 개구를 형성한다.
개구(455a) 및 개구(455b)의 형성 공정에 있어서, 절연층(417) 및 절연층(415)의 에칭에 의해, 소스 전극층(406a), 드레인 전극층(406b) 또는 산화물 반도체층(409)도 에칭되어, 막 두께가 감소하는 경우가 있다. 본 실시 형태의 트랜지스터는, 전극층(405a) 및 전극층(405b)과 중첩되는 영역에 개구(455a) 및 개구(455b)를 형성하기 때문에, 에칭에 의한 막 두께의 감소가 발생해도, 산화물 반도체층(409)과 배선층의 전기적인 접속을 실현할 수 있다.
계속해서, 개구(455a), 개구(455b) 및 절연층(417) 위에 도전 재료를 사용하여, 배선층(465a, 465b)을 형성한다(도 4의 (d) 참조). 배선층(465a, 465b)에는 상술한 게이트 전극층(401)에 사용한 재료와 마찬가지의 재료를 사용할 수 있다. 본 실시 형태에서는, 스퍼터링법에 의해 티타늄막 50㎚, 알루미늄막 100㎚ 및 티타늄막 50㎚를 순서대로 형성한다.
이상의 공정에 의해 트랜지스터(420)를 제작할 수 있다.
본 실시 형태에 나타낸 트랜지스터는, 제작 공정에 있어서, 게이트 전극층(401), 상부 절연층(413) 및 측벽 절연층(412a), 측벽 절연층(412b) 위에 형성된 도전막(406)을 화학적 기계적 연마 처리에 의해 제거하여, 도전막(406)을 분단함으로써, 소스 전극층(406a) 및 드레인 전극층(406b)을 형성한다.
또한, 소스 전극층(406a) 및 드레인 전극층(406b)은, 산화물 반도체층(409)의 상면 및 측벽 절연층(412a) 또는 측벽 절연층(412b)과 접하여 형성되어 있다. 따라서, 소스 전극층(406a) 및 드레인 전극층(406b)과 산화물 반도체층(409)이 접하는 영역(콘택트 영역)과, 게이트 전극층(401)과의 거리(최단 거리)는, 측벽 절연층(412a) 및 측벽 절연층(412b)의 채널 길이 방향의 폭으로 되어, 보다 미세화를 달성할 수 있는 것 외에, 제작 공정에 있어서 보다 최단 거리의 변동을 제어할 수 있다.
이와 같이, 소스 전극층(406a) 또는 드레인 전극층(406b)과 산화물 반도체층(409)이 접하는 영역과, 게이트 전극층(401)과의 거리를 짧게 할 수 있기 때문에, 소스 전극층(406a) 또는 드레인 전극층(406b)과 산화물 반도체층(409)이 접하는 영역 및 게이트 전극층(401) 사이의 저항이 감소하여, 트랜지스터(420)의 온 특성을 향상시킬 수 있다.
또한, 소스 전극층(406a) 및 드레인 전극층(406b)의 형성 공정에 있어서의 게이트 전극층(401) 위의 도전막(406)을 제거하는 공정에 있어서, 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 변동이 작은 미세한 구조를 갖는 트랜지스터를 수율좋게 제작할 수 있다.
또한, 본 실시 형태에 나타낸 반도체 장치는, 산화물 반도체층에 불순물 원소를 도입함으로써 저저항 영역을 형성하고, 상기 저저항 영역을 소스 전극층 및 드레인 전극층과 접하는 소스 영역 및 드레인 영역으로 한다. 따라서, 소스 전극층 및 드레인 전극층과 산화물 반도체층과의 콘택트 저항을 저감할 수 있다. 또한, 소스 영역 및 드레인 영역의 하부에 전극층(405a) 및 전극층(405b)을 형성함으로써, 소스 영역 및 드레인 영역의 후막화를 도모할 수 있어, 소스 영역 및 드레인 영역의 저항을 저감하고, 트랜지스터의 온 특성을 향상시킬 수 있다.
또한, 도시하지 않지만, 트랜지스터(420) 위에 절연층을 더 형성해도 된다. 절연층으로서는, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 산화하프늄막, 산화갈륨막, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 또는 질화산화알루미늄막 등의 무기 절연막의 단층 또는 적층을 사용할 수 있다.
절연층의 형성 후, 가열 공정을 더 행해도 된다. 예를 들어, 대기 중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열 공정을 행해도 된다. 이 가열 공정은 일정한 가열 온도를 유지하여 가열해도 되고, 실온으로부터, 100℃ 이상 200℃ 이하의 가열 온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복하여 행해도 된다.
또한, 트랜지스터(420) 기인의 표면 요철을 저감하기 위해서, 평탄화 절연막을 형성해도 된다. 평탄화 절연막으로서는, 폴리이미드, 아크릴, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성해도 된다.
본 실시 형태는, 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1과는 상이한 본 발명의 일 형태의 반도체 장치에 대하여 나타낸다. 또한, 본 실시 형태에서는 실시 형태 1과 상이한 점에 대해서만 설명한다. 도 6에 본 실시 형태의 반도체 장치를 도시한다. 도 6의 (a)는 본 발명의 일 형태인 트랜지스터의 상면도를 도시하고 있고, 도 6의 (b)는 도 6의 (a)의 일점쇄선 B1-B2에 있어서의 단면도이다.
트랜지스터(520)를 포함하는 반도체 장치는, 기판(400) 위에 하지 절연층(536)과, 하지 절연층(536) 위의 전극층(505a) 및 전극층(505b)과, 전극층(505a) 및 전극층(505b)과 각각 접하는 저저항 영역(404a) 및 저저항 영역(404b)과, 저저항 영역(404a) 및 저저항 영역(404b) 사이에 끼워지며, 하지 절연층(536) 위의 채널 형성 영역(403)을 포함하는 산화물 반도체층(409)과, 산화물 반도체층(409) 위의 게이트 절연층(402)과, 게이트 절연층(402) 위의 게이트 전극층(401)과, 게이트 전극층(401)의 측면을 덮는 측벽 절연층(412a) 및 측벽 절연층(412b)과, 게이트 전극층(401)의 상면을 덮는 상부 절연층(413)과, 하지 절연층(536), 산화물 반도체층(409) 위에 측벽 절연층(412a) 및 측벽 절연층(412b)의 측면과 접하는 소스 전극층(406a) 및 드레인 전극층(406b)과, 소스 전극층(406a) 및 드레인 전극층(406b) 위의 절연층(415)과, 절연층(415), 소스 전극층(406a), 드레인 전극층(406b), 측벽 절연층(412a), 측벽 절연층(412b) 및 상부 절연층(413) 위의 절연층(417)과, 절연층(415) 및 절연층(417)에 형성된 개구를 통하여, 소스 전극층(406a) 및 드레인 전극층(406b)과 각각 접하는 배선층(465a) 및 배선층(465b)을 갖는다.
저저항 영역(404a) 및 저저항 영역(404b)은 전극층(505a) 및 전극층(505b)과 각각 접한다. 전극층(505a) 및 전극층(505b)은, 금속, 금속 화합물, 도전성의 금속 화합물, 반도체 등으로 구성된다. 저저항 영역(404a) 및 저저항 영역(404b)은 트랜지스터(520)의 소스 영역 및 드레인 영역으로서 기능한다. 소스 영역 및 드레인 영역의 하부에 전극층(505a) 및 전극층(505b)을 형성함으로써, 소스 영역 및 드레인 영역의 후막화를 도모할 수 있어, 소스 영역 및 드레인 영역의 저항을 저감하고, 트랜지스터의 온 특성을 향상시킬 수 있다.
본 실시 형태에 나타내는 트랜지스터(520)는, 실시 형태 1에 나타내는 트랜지스터(420)와 비교하여, 전극층(505a) 및 전극층(505b)이 하지 절연층 위에 형성되어 있는 점이 상이하다. 전극층(505a) 및 전극층(505b)을 하지 절연층 중에 매립하지 않기 때문에, 트랜지스터(520)는, 트랜지스터(420)보다도 적은 공정수로 제작할 수 있다.
트랜지스터(520)의 제작 방법에 대하여 설명한다.
우선, 기판(400) 위에 하지 절연층(536)을 형성한다. 하지 절연층(536)은, 실시 형태 1에 나타낸 하지 절연층(436)과 마찬가지의 재료 및 제작 방법을 사용하여 제작할 수 있다.
계속해서, 전극층(505a) 및 전극층(505b)으로 되는 도전막을 제작하고, 포토리소그래피 공정에 의해 선택적으로 에칭을 행하여 전극층(505a) 및 전극층(505b)을 형성한다.
전극층(505a) 및 전극층(505b)으로 되는 도전막은 실시 형태 1에 나타낸 전극층(405a) 및 전극층(405b)과 마찬가지의 재료 및 제작 방법을 사용하여 형성할 수 있다. 또한, 후에 형성되는 산화물 반도체층(409)의 피복성을 고려하여, 전극층(505a) 및 전극층(505b)의 양단부를 테이퍼 형상으로 하는 것이 바람직하다. 또한, 전극층(505a) 및 전극층(505b)의 막 두께는, 후에 형성되는 산화물 반도체층(409)이 전극층(505a) 및 전극층(505b)을 충분히 덮을 수 있을 정도의 막 두께로 하는 것이 바람직하다.
또한, 도전막의 형성 후, 에칭에 의해 섬 형상의 전극층(505a) 및 전극층(505b)으로 가공하는 것보다도 전에, 도전막에 질소 플라즈마 처리를 행해도 된다. 질소 플라즈마 처리를 행함으로써, 전극층(505a) 및 전극층(505b)과, 후에 형성되는 산화물 반도체층(409)과의 콘택트 저항을 저감할 수 있다.
이어서, 하지 절연층(536), 전극층(505a) 및 전극층(505b) 위에 산화물 반도체막을 형성하고, 상기 산화물 반도체막을 에칭에 의해, 섬 형상의 산화물 반도체층(409)으로 가공한다. 산화물 반도체층(409)은, 도 6의 (b)에 도시한 트랜지스터(520)와 같이 전극층(505a) 및 전극층(505b) 모두를 덮지 않고, 적어도 일부가 전극층(505a) 및 전극층(505b)과 접하는 구성으로 해도 되고, 도 7에 도시한 트랜지스터(530)와 같이, 전극층(505a) 및 전극층(505b) 모두를 덮는 구성으로 해도 된다.
산화물 반도체층(409)과 전극층(505a) 및 전극층(505b)과의 접촉 면적을 적절히 조정함으로써, 산화물 반도체층(409)과 전극층(505a) 및 전극층(505b)과의 콘택트 저항을 적절히 설정할 수 있다. 또한, 전극층(505a) 및 전극층(505b)의 산화물 반도체층(409)으로 덮여져 있지 않은 영역은, 후에 형성되는 소스 전극층(406a) 및 드레인 전극층(406b)과 각각 접하고 있어도 된다.
산화물 반도체층(409)은, 실시 형태 1에 나타내는 재료 및 제작 방법과 마찬가지의 방법에 의해 형성할 수 있다. 또한, 산화물 반도체층의 막 두께는 전극층(505a) 및 전극층(505b)에 기인하는 절단이 발생하지 않을 정도로 충분히 두껍게 하는 것이 바람직하다.
또한, 이하 게이트 전극층(401), 상부 절연층(413), 측벽 절연층(412a), 측벽 절연층(412b), 소스 전극층(406a), 드레인 전극층(406b), 절연층(415), 절연층(417), 배선층(465a) 및 배선층(465b)의 제작 방법은 실시 형태 1에 나타낸 트랜지스터와 마찬가지의 제작 방법을 사용하여 제작하고, 상세에 대해서는 실시 형태 1의 기재를 참작할 수 있기 때문에, 설명을 생략한다.
본 실시 형태에 나타낸 트랜지스터는, 제작 공정에 있어서, 게이트 전극층(401), 상부 절연층(413) 및 측벽 절연층(412a), 측벽 절연층(412b) 위에 형성된 도전막(406)을 화학적 기계적 연마 처리에 의해 제거하여, 도전막(406)을 분단함으로써, 소스 전극층(406a) 및 드레인 전극층(406b)을 형성한다.
또한, 소스 전극층(406a) 및 드레인 전극층(406b)은, 산화물 반도체층(409)의 상면 및 측벽 절연층(412a) 또는 측벽 절연층(412b)과 접하여 형성되어 있다. 따라서, 소스 전극층(406a) 및 드레인 전극층(406b)과 산화물 반도체층(409)이 접하는 영역(콘택트 영역)과, 게이트 전극층(401)과의 거리(최단 거리)는, 측벽 절연층(412a) 및 측벽 절연층(412b)의 채널 길이 방향의 폭으로 되어, 보다 미세화를 달성할 수 있는 것 외에, 제작 공정에 있어서 보다 최단 거리의 변동을 제어할 수 있다.
이와 같이, 소스 전극층(406a) 또는 드레인 전극층(406b)과 산화물 반도체층(409)이 접하는 영역과, 게이트 전극층(401)과의 거리를 짧게 할 수 있기 때문에, 소스 전극층(406a) 또는 드레인 전극층(406b)과 산화물 반도체층(409)이 접하는 영역 및 채널 형성 영역(403) 간의 저항이 감소하여, 트랜지스터(520)의 온 특성을 향상시킬 수 있다,
또한, 소스 전극층(406a) 및 드레인 전극층(406b)의 형성 공정에 있어서의 게이트 전극층(401) 위의 도전막(406)을 제거하는 공정에 있어서, 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 변동이 작은 미세한 구조를 갖는 트랜지스터를 수율좋게 제작할 수 있다.
또한, 본 실시 형태에 나타낸 반도체 장치는, 산화물 반도체층의 소스 영역 및 드레인 영역의 하부에 전극층(405a) 및 전극층(405b)을 형성함으로써, 소스 영역 및 드레인 영역의 후막화를 도모할 수 있어, 소스 영역 및 드레인 영역의 저항을 저감하고, 트랜지스터의 온 특성을 향상시킬 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 1 및 실시 형태 2에 나타내는 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기입 횟수에도 제한이 없는 반도체 장치의 일례를, 도면을 사용하여 설명한다. 또한, 본 실시 형태의 반도체 장치는, 트랜지스터(162)로서 실시 형태 1 및 실시 형태 2에 기재된 트랜지스터를 적용하여 구성된다. 트랜지스터(162)로서는, 실시 형태 1 및 실시 형태 2에서 나타내는 트랜지스터 중 어느 구조도 적용할 수 있다.
도 8은 반도체 장치의 구성의 일례이다. 도 8의 (a)에 반도체 장치의 단면도를, 도 8의 (b)에 반도체 장치의 상면도를, 도 8의 (c)에 반도체 장치의 회로도를 각각 도시한다. 여기서, 도 8의 (a)는 도 8의 (b)의 C1-C2 및 D1-D2에 있어서의 단면에 상당한다. 또한, 도 8의 (b)에 있어서는, 도면의 명료화를 위해서, 도 8의 (a)에 도시한 반도체 장치의 일부의 구성 요소를 생략하고 있다.
도 8의 (a) 및 도 8의 (b)에 도시한 반도체 장치는, 하부에 제1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제2 반도체 재료를 사용한 트랜지스터(162)를 갖는 것이다. 트랜지스터(162)는, 실시 형태 1 및 실시 형태 2에서 나타낸 구성과 동일한 구성으로 할 수 있다.
여기서, 제1 반도체 재료와 제2 반도체 재료는 상이한 금제대 폭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
또한, 상기 트랜지스터는, 모두 n채널형 트랜지스터인 것으로 하여 설명하지만, p채널형 트랜지스터를 사용할 수도 있다. 또한, 개시하는 발명의 기술적인 본질은, 정보를 유지하기 위해서 산화물 반도체를 트랜지스터(162)에 사용하는 점에 있기 때문에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기에 나타내는 것으로 한정할 필요는 없다.
도 8의 (a)에 있어서의 트랜지스터(160)는, 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(185)에 형성된 채널 형성 영역(116)과, 채널 형성 영역(116)을 사이에 두도록 형성된 불순물 원소 영역(120)과, 불순물 원소 영역(120)에 접하는 금속간 화합물 영역(124)과, 채널 형성 영역(116) 위에 형성된 게이트 절연층(108)과, 게이트 절연층(108) 위에 형성된 게이트 전극층(110)을 갖는다. 또한, 도면에 있어서, 명시적으로는 소스 전극층이나 드레인 전극층을 갖지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라 칭하는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 소스 전극층이나 드레인 전극층이라 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극층이라는 기재에는, 소스 영역이 포함될 수 있다.
기판(185) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 형성되어 있고, 트랜지스터(160)를 덮도록 절연층(130)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 8의 (a)에 도시한 바와 같이 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중시하는 경우에는, 게이트 전극층(110)의 측면에 사이드 월 절연층을 형성하여, 불순물 원소 농도가 상이한 영역을 포함하는 불순물 원소 영역(120)으로 해도 된다.
도 8의 (a)에 도시한 트랜지스터(162)는, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터이다. 여기서, 트랜지스터(162)에 포함되는 산화물 반도체층(144)은, 고순도화된 것인 것이 바람직하다. 고순도화된 산화물 반도체를 사용함으로써 매우 우수한 오프 특성의 트랜지스터(162)를 얻을 수 있다. 트랜지스터(162)는, 실시 형태 1 및 실시 형태 2에 나타낸 트랜지스터를 적용할 수 있다.
트랜지스터(162)는, 오프 전류가 작기 때문에, 이것을 사용함으로써 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 혹은, 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감할 수 있다.
트랜지스터(162)는, 절연층(130) 위에 접하여, 게이트 전극층(110)과 접하는 전극층(143a)과, 전극층(143b)과, 전극층(143a) 및 전극층(143b)이 매립된 절연층(145)을 갖는다.
전극층(143a) 및 전극층(143b)의 상면을 절연층(145)으로부터 노출시킬 때의 CMP 처리에 의해 산화물 반도체층(144)의 피형성면에 평탄화 처리를 행할 수 있다. 산화물 반도체층(144)의 피형성면은 충분히 평탄화됨으로써(바람직하게는 전극층 및 하지 절연층 상면의 평균 면 거칠기는 0.15㎚ 이하), 결정성이 우수한 산화물 반도체층(144)을 형성할 수 있어, 트랜지스터(162)의 특성을 양호하게 할 수 있다.
트랜지스터(162)는, 제작 공정에 있어서, 게이트 절연층(146), 게이트 전극층(148), 상부 절연층(137) 및 측벽 절연층(136a) 및 측벽 절연층(136b) 위에 형성된 도전막을 화학적 기계적 연마 처리에 의해 제거하여, 전극층(142a) 및 전극층(142b)을 형성한다.
따라서, 트랜지스터(162)는, 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층(142a) 및 전극층(142b)과 산화물 반도체층(144)이 접하는 영역(콘택트 영역)과, 게이트 전극층(148)과의 거리를 짧게 할 수 있기 때문에, 전극층(142a) 및 전극층(142b)과 산화물 반도체층(144)이 접하는 영역(콘택트 영역) 및 채널 형성 영역(144c)간의 저항이 감소하여, 트랜지스터(162)의 온 특성을 향상시키는 것이 가능하게 된다.
전극층(142a) 및 전극층(142b)의 형성 공정에 있어서의 게이트 전극층(148)과 중첩되는 도전막을 제거하는 공정에 있어서, 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 변동이 작은 미세한 구조를 갖는 트랜지스터를 수율좋게 제작할 수 있다.
전극층(142a) 및 전극층(142b) 위에는, 절연층(135) 및 절연층(140)이 형성되어 있다. 또한, 절연층(135) 및 절연층(140)에 형성된 개구를 통하여, 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층(142a) 및 전극층(142b)과 각각 접하는 배선층(157a) 및 배선층(157b)이 형성되어 있다. 또한, 배선층(157a) 및 배선층(157b)은 전극층(143a) 및 전극층(143b)과 각각 중첩되어 형성되어 있다.
전극층(143a) 및 전극층(143b)에 중첩되어, 산화물 반도체층(144)과 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층(142a) 및 전극층(142b)이 접하고 있기 때문에, 트랜지스터의 소스 영역 및 드레인 영역을 후막화할 수 있어, 산화물 반도체층(144)과, 소스 전극층 및 드레인 전극층과의 콘택트 저항을 저감할 수 있고, 트랜지스터(162)의 온 특성을 양호한 것으로 할 수 있다.
또한, 산화물 반도체층(144)에는, 불순물 원소를 도입하는 처리가 행해져 있고, 게이트 전극층(148)을 마스크로 하여, 산화물 반도체층(144)에 불순물 원소를 도입하는 처리를 행함으로써 산화물 반도체층(144)에 자기 정합적으로 저저항 영역(144a), 저저항 영역(144b) 및 채널 형성 영역(144c)을 형성한다.
저저항 영역(144a) 및 저저항 영역(144b)은, 채널 형성 영역(144c)보다도 불순물 원소도가 높게 되어 있다. 불순물 원소도를 높게 함으로써 산화물 반도체층(144) 중의 캐리어 밀도가 증가하고, 전극층(142a) 및 전극층(142b)과 산화물 반도체층(144)의 사이의 콘택트 저항이 낮아지기 때문에, 온 전류나 이동도가 향상되어, 고속 응답이 가능하게 된다.
트랜지스터(162) 위에는, 절연층(150)이 형성되어 있다. 또한, 절연층(150) 위의 배선층(157a)과 중첩되는 영역에는 전극층(156)이 형성되어 있다. 전극층(156), 절연층(150) 및 배선층(157a)에 의해 용량 소자(164)가 구성되어 있다. 즉, 트랜지스터(162)의 배선층(157a)은, 용량 소자(164)의 한쪽의 전극으로서 기능하고, 전극층(156)은, 용량 소자(164)의 다른 쪽의 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는, 용량 소자(164)를 형성하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(164)는, 별도로, 트랜지스터(162)의 상방에 형성해도 된다.
도 8의 (a) 및 도 8의 (b)에 있어서, 트랜지스터(160)와, 트랜지스터(162)는, 적어도 일부가 중첩되도록 형성되어 있고, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체층(144)의 일부가 중첩되도록 형성되어 있는 것이 바람직하다. 또한, 트랜지스터(162) 및 용량 소자(164)가, 트랜지스터(160)의 적어도 일부와 중첩되도록 형성되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.
이어서, 도 8의 (a) 및 도 8의 (b)에 대응하는 회로 구성의 일례를 도 8의 (c)에 도시한다.
도 8의 (c)에 있어서, 제1 배선(1st Line)과 트랜지스터(160)의 소스 전극층은 전기적으로 접속되고, 제2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극층은 전기적으로 접속되어 있다. 또한, 제3 배선(3rd Line)과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층 중 한쪽은 전기적으로 접속되고, 제4 배선(4th Line)과, 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극층과, 트랜지스터(162)의 소스 전극층 또는 드레인 전극층 중 다른 쪽은, 용량 소자(164)의 전극의 한쪽과 전기적으로 접속되고, 제5 배선(5th Line)과, 용량 소자(164)의 전극의 다른 쪽은 전기적으로 접속되어 있다.
도 8의 (c)에 도시한 반도체 장치에서는, 트랜지스터(160)의 게이트 전극층의 전위가 유지 가능하다고 하는 특징을 살림으로써, 다음과 같이, 정보의 기입, 유지, 판독이 가능하다.
정보의 기입 및 유지에 대하여 설명한다. 우선, 제4 배선의 전위를, 트랜지스터(162)가 온 상태로 되는 전위로 하여, 트랜지스터(162)를 온 상태로 한다. 이에 의해, 제3 배선의 전위가, 트랜지스터(160)의 게이트 전극층 및 용량 소자(164)에 공급된다. 즉, 트랜지스터(160)의 게이트 전극층에는, 소정의 전하가 공급된다(기입). 여기서는, 다른 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급되는 것으로 한다. 그 후, 제4 배선의 전위를, 트랜지스터(162)가 오프 상태로 되는 전위로 하여, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극층에 공급된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극층의 전하는 장시간에 걸쳐 유지된다.
이어서 정보의 판독에 대하여 설명한다. 제1 배선에 소정의 전위(정전위)를 공급한 상태에서, 제5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(160)의 게이트 전극층에 유지된 전하량에 따라서, 제2 배선은 상이한 전위를 취한다. 일반적으로, 트랜지스터(160)를 n채널형으로 하면, 트랜지스터(160)의 게이트 전극층에 High 레벨 전하가 공급되어 있는 경우의 외견상 임계값(apparent threshold) Vth_H는, 트랜지스터(160)의 게이트 전극층에 Low 레벨 전하가 공급되어 있는 경우의 외견상 임계값 Vth_L보다 낮아지기 때문이다. 여기서, 외견상 임계값 전압이란, 트랜지스터(160)를 「온 상태」로 하기 위해서 필요한 제5 배선의 전위를 말하는 것으로 한다. 따라서, 제5 배선의 전위를 Vth_H와 Vth_L의 사이의 전위 V0으로 함으로써, 트랜지스터(160)의 게이트 전극층에 공급된 전하를 판별할 수 있다. 예를 들어, 기입에 있어서, High 레벨 전하가 공급되어 있는 경우에는, 제5 배선의 전위가 V0(>Vth_H)으로 되면, 트랜지스터(160)는 「온 상태」로 된다. Low 레벨 전하가 공급되어 있는 경우에는, 제5 배선의 전위가 V0(<Vth_L)으로 되어도, 트랜지스터(160)는 「오프 상태」 그대로이다. 이로 인해, 제2 배선의 전위를 봄으로써, 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우, 원하는 메모리 셀의 정보만을 판독하게 할 필요가 있다. 정보를 판독하지 않는 메모리 셀의 경우에는, 게이트 전극층의 상태에 관계없이 트랜지스터(160)가 「오프 상태」로 되도록 하는 전위, 즉, Vth_H보다 작은 전위를 제5 배선에 공급하면 된다. 또는, 게이트 전극층의 상태에 관계없이 트랜지스터(160)가 「온 상태」로 되도록 하는 전위, 즉, Vth_L보다 큰 전위를 제5 배선에 공급하면 된다.
본 실시 형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요하게 되거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)라도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시 형태에 나타내는 반도체 장치에서는, 정보의 기입에 높은 전압을 필요로 하지 않아, 소자의 열화의 문제도 없다. 예를 들어, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 인발을 행할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제가 전혀 발생하지 않는다. 즉, 개시하는 발명에 관한 반도체 장치에서는, 종래의 불휘발성 메모리에서 문제로 되었던 재기입 가능 횟수에 제한은 없어, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라서, 정보의 기입이 행해지기 때문에, 고속의 동작도 용이하게 실현할 수 있다.
또한, 도 9에, 반도체 장치의 구성의 다른 일례를 도시한다. 도 9의 (a)는 반도체 장치의 상면도, 도 9의 (b)는 반도체 장치의 단면도이다. 여기서, 도 9의 (b)는, 도 9의 (a)의 E1-E2에 있어서의 단면에 상당한다. 또한, 도 9의 (a)에 있어서는, 도면의 명료화를 위해서, 도 9의 (b)에 도시한 반도체 장치의 일부의 구성 요소를 생략하고 있다.
도 9에 도시한 반도체 장치는, 산화물 반도체층에 채널이 형성되는 트랜지스터(162)와, 산화물 반도체 이외의 반도체 재료(예를 들어, 실리콘 등)의 층에 채널이 형성되는 트랜지스터(160)와, 용량 소자(164)를 갖는다. 또한, 트랜지스터(162) 및 트랜지스터(160)의 구성은, 도 8에 도시한 반도체 장치와 마찬가지이기 때문에, 그 상세한 설명은 생략한다.
도 9에서 용량 소자(164)는, 전극층(143b), 산화물 반도체층(144), 절연층(173) 및 도전층(174)으로 구성되어 있다. 도전층(174)은 게이트 전극층(148)과 동일 공정에서 제작되며, 상면이 절연막(176), 측면이 측벽 절연층(175a, 175b)으로 덮여져 있다.
산화물 반도체층(144)은, 게이트 전극층(148) 및 도전층(174)을 마스크로 하여 불순물 원소를 도입함으로써, 게이트 전극층(148) 및 도전층(174)과 중첩되지 않는 영역에서, 자기 정합적으로 저저항 영역을 형성한다. 소스 전극층 및 드레인 전극층으로서 기능하는 전극층(142a) 및 전극층(142b)은, 산화물 반도체층(144)의 저저항 영역과 접하여 트랜지스터(162)의 소스 영역 및 드레인 영역으로서 기능하기 때문에, 산화물 반도체층(144)과 소스 전극층 및 드레인 전극층과의 콘택트 저항은 저감된다.
또한, 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역의 하부에 접하여 전극층(143a) 및 전극층(143b)이 형성되어 있다. 따라서, 소스 영역 및 드레인 영역이 후막화되어, 산화물 반도체층(144)과 소스 전극층 및 드레인 전극층과의 저항이 저감된다.
트랜지스터(162)의 전극층(142b)은 절연층(135), 절연층(150)에 형성된 전극층(142b)에 도달하는 개구에 있어서, 전극층(156)과 전기적으로 접속한다. 또한, 전극층(143a)의 아래에 접하여, 도전층(172)이 형성되어 있어, 트랜지스터(160)의 소스 전극층 또는 드레인 전극층과, 트랜지스터(162)의 소스 전극층 또는 드레인 전극층이 전기적으로 접속되어 있다.
도 9에서 도시한 바와 같이, 트랜지스터(160), 트랜지스터(162), 용량 소자(164)를 중첩하도록 밀하게 적층하여 형성함으로써, 보다 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.
본 실시 형태에서 나타내는 트랜지스터(162)는, 전극층을 산화물 반도체층의 하부에 접하여 형성하고, 게이트 전극층을 마스크로 하여 산화물 반도체층에 불순물 원소를 도입하는 처리를 행함으로써, 양호한 전기적 특성을 나타내고, 오프 전류를 충분히 저감할 수 있다. 이러한 트랜지스터를 사용함으로써 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능한 반도체 장치가 얻어진다.
상기와 같은 트랜지스터는, 온 특성(예를 들어, 온 전류)이 높아, 고속 동작, 고속 응답이 가능하다. 또한, 미세화도 달성할 수 있다. 따라서, 상기 트랜지스터를 사용함으로써 고성능 및 고신뢰성의 반도체 장치를 제공할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 4)
본 실시 형태에 있어서는, 실시 형태 1 및 실시 형태 2에 나타내는 트랜지스터를 사용하고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기입 횟수에도 제한이 없는 반도체 장치에 대하여, 실시 형태 3에 나타낸 구성과 상이한 구성에 대하여, 도 10 내지 도 13을 사용하여 설명을 행한다. 또한, 본 실시 형태의 반도체 장치는, 트랜지스터(162)로서, 실시 형태 1 및 실시 형태 2에서 나타내는 트랜지스터 중 어느 구조도 적용할 수 있다.
도 10의 (a)는 반도체 장치의 회로 구성의 일례를 도시하고, 도 10의 (b)는 반도체 장치의 일례를 도시하는 개념도이다. 우선, 도 10의 (a)에 도시한 반도체 장치에 대하여 설명을 행하고, 계속해서 도 10의 (b)에 도시한 반도체 장치에 대하여, 이하 설명을 행한다.
도 10의 (a)에 도시한 반도체 장치에 있어서, 비트선 BL과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층은 전기적으로 접속되고, 워드선 WL과 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되고, 트랜지스터(162)의 소스 전극층 또는 드레인 전극층과 용량 소자(254)의 제1 단자는 전기적으로 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(162)는, 오프 전류가 매우 작다고 하는 특징을 갖고 있다. 이로 인해, 트랜지스터(162)를 오프 상태로 함으로써, 용량 소자(254)의 제1 단자의 전위(혹은, 용량 소자(254)에 축적된 전하)를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
이어서, 도 10의 (a)에 도시한 반도체 장치(메모리 셀(250))에, 정보의 기입 및 유지를 행하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를, 트랜지스터(162)가 온 상태로 되는 전위로 하여, 트랜지스터(162)를 온 상태로 한다. 이에 의해, 비트선 BL의 전위가, 용량 소자(254)의 제1 단자에 공급된다(기입). 그 후, 워드선 WL의 전위를, 트랜지스터(162)가 오프 상태로 되는 전위로 하여, 트랜지스터(162)를 오프 상태로 함으로써, 용량 소자(254)의 제1 단자의 전위가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 용량 소자(254)의 제1 단자의 전위(혹은 용량 소자에 축적된 전하)는 장시간에 걸쳐 유지할 수 있다.
이어서, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태로 되면, 부유 상태인 비트선 BL과 용량 소자(254)가 도통하고, 비트선 BL과 용량 소자(254)의 사이에서 전하가 재분배된다. 그 결과, 비트선 BL의 전위가 변화된다. 비트선 BL의 전위의 변화량은, 용량 소자(254)의 제1 단자의 전위(혹은 용량 소자(254)에 축적된 전하)에 따라서, 상이한 값을 취한다.
예를 들어, 용량 소자(254)의 제1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 칭함)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는, (CB×VB0+C×V)/(CB+C)로 된다. 따라서, 메모리 셀(250)의 상태로서, 용량 소자(254)의 제1 단자의 전위가 V1과 V0(V1>V0)의 2상태를 취하는 것으로 하면, 전위 V1을 유지하고 있는 경우의 비트선 BL의 전위(=CB×VB0+C×V1)/(CB+C))는, 전위 V0을 유지하고 있는 경우의 비트선 BL의 전위(=CB×VB0+C×V0)/(CB+C))보다도 높아지는 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이와 같이, 도 10의 (a)에 도시한 반도체 장치는, 트랜지스터(162)의 오프 전류가 매우 작다고 하는 특징으로부터, 용량 소자(254)에 축적된 전하는 장시간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작이 불필요하게 되거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우라도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
이어서, 도 10의 (b)에 도시한 반도체 장치에 대하여 설명을 행한다.
도 10의 (b)에 도시한 반도체 장치는, 상부에 기억 회로로서 도 10의 (a)에 도시한 메모리 셀(250)을 복수 갖는 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)를 갖고, 하부에, 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 동작시키기 위해서 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는, 메모리 셀 어레이(251)와 전기적으로 접속되어 있다.
도 10의 (b)에 도시한 구성으로 함으로써, 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))의 바로 아래에 형성할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 형성되는 트랜지스터는, 트랜지스터(162)와는 상이한 반도체 재료를 사용하는 것이 보다 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에, 유기 반도체 재료 등을 사용해도 된다. 이러한 반도체 재료를 사용한 트랜지스터는, 충분한 고속 동작이 가능하다. 따라서, 상기 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적절하게 실현하는 것이 가능하다.
또한, 도 10의 (b)에 도시한 반도체 장치에서는, 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a)와, 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만, 적층하는 메모리 셀의 수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀을 적층하는 구성으로 해도 된다.
이어서, 도 10에 도시한 반도체 장치의 구체적인 구성에 대하여 도 11을 사용하여 설명한다.
도 11은 반도체 장치의 단면도이다. 도 11에 도시한 반도체 장치는 상부에 다층으로 형성된 복수의 메모리 셀 어레이(251)를 갖고, 하부에 주변 회로(253)를 갖는다. 메모리 셀 어레이(251) 및 주변 회로(253)는 전기적으로 접속되어 있다. 도 11에서는, 복수의 메모리 셀 어레이 중, 메모리 셀 어레이(251a), 메모리 셀 어레이(251b), 주변 회로(253)를 각각 대표적으로 나타낸다.
메모리 셀 어레이(251a)에 포함되는 트랜지스터(162a) 및 용량 소자(254a)와, 메모리 셀 어레이(251a)가 다른 메모리 셀과 접속하는 전극층(343c)을 대표적으로 나타낸다. 트랜지스터(162a)는 산화물 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(162a)는, 실시 형태 1 및 실시 형태 2에 있어서 설명한 트랜지스터를 적용할 수 있기 때문에, 설명은 생략한다. 용량 소자(254a)는, 트랜지스터(162a)의 소스 전극층 및 배선층과 동일한 층에 형성되는 전극을 사용하여 형성된다. 전극층(343c)은 트랜지스터(162a)가 갖는 전극층(143a) 및 전극층(143b)과 동일한 층에 형성된다.
메모리 셀 어레이(251b)에 포함되는 트랜지스터(162b) 및 용량 소자(254b)와, 메모리 셀 어레이(251b)가 다른 메모리 셀과 접속하는 전극층(343b)과, 메모리 셀 어레이(251b)와 주변 회로(253)를 접속하는 전극층(343a)을 대표적으로 나타낸다. 트랜지스터(162b)는 산화물 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(162b)는, 실시 형태 1 및 실시 형태 2에 있어서 설명한 트랜지스터를 적용할 수 있기 때문에, 설명은 생략한다. 용량 소자(254b)는, 트랜지스터(162b)의 소스 전극층 및 배선층과 동일한 층에 형성되는 전극을 사용하여 형성된다. 전극층(343b)은 트랜지스터(162b)가 갖는 배선층(157a) 및 배선층(157b)과 동일한 층에 형성된다. 전극층(343a)은 트랜지스터(162b)가 갖는 전극층(143a) 및 전극층(143b)과 동일한 층에 형성된다.
주변 회로(253)는, 산화물 반도체층 이외의 반도체 재료를 채널 형성 영역으로서 사용한 트랜지스터(301)를 갖는다. 트랜지스터(301)는, 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(300)에 소자 분리 절연층을 형성하고, 소자 분리 절연층(306)으로 둘러싸인 영역에 채널로 되는 영역을 형성함으로써 얻어지는 트랜지스터로 할 수 있다.
또한, 트랜지스터(301)는, 절연 표면 위에 형성된 실리콘층 등의 반도체층이나, SOI 기판의 실리콘층에 채널이 형성되는 트랜지스터이어도 된다. 트랜지스터(301)의 구성에 대해서는, 공지의 구성을 사용할 수 있다.
주변 회로(253) 및 메모리 셀 어레이(251b) 사이에는 배선층(310a)이 형성되어 있다. 주변 회로(253)와 배선층(310a) 사이에는, 절연층(341a)이 형성되고, 배선층(310a)과 메모리 셀 어레이(251b) 사이에는, 절연층(341b)이 형성되어 있다. 절연층(341a)에는, 주변 회로(253)와 배선층(310a)을 전기적으로 접속하는 배선층(355a)이 형성되어 있다. 또한, 절연층(341b)에는, 배선층(310a)과 메모리 셀 어레이(251b)를 전기적으로 접속하는 배선층(355b)이 형성되어 있다.
또한, 주변 회로(253)와 메모리 셀 어레이(251b)는 배선층(310a)을 통하여 전기적으로 접속하는 구성으로 하였지만, 주변 회로(253)와 메모리 셀 어레이(251b)의 접속 방법은 이것에 한정되지 않는다. 주변 회로(253)와 메모리 셀 어레이(251b)는, 트랜지스터(301) 및 트랜지스터(162b)와는 중첩되지 않는 영역에서 전기적으로 접속하고 있지만, 이것에 한하지 않는다. 예를 들어, 트랜지스터(162b)가 갖는 전극층(143a) 및 전극층(143b)과 주변 회로(253)가 직접 접하는 구성으로 해도 된다.
메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b) 사이에는, 배선층(310b)이 형성되어 있다. 배선층(310b)은 메모리 셀 어레이(251b) 중에 형성되어 있는 절연층(341c) 위에 형성되어 있다. 배선층(310b)과 메모리 셀 어레이(251a) 사이에는 절연층(341d)이 형성되어 있다. 절연층(341c)에는, 배선층(310b)과 메모리 셀 어레이(251b)를 전기적으로 접속하는 배선층(355c)이 형성되어 있다. 절연층(341d)에는, 배선층(310b)과 메모리 셀 어레이(251a)를 전기적으로 접속하는 배선층(355d)이 형성되어 있다.
도 11에 도시한 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.
또한, 도 12 및 도 13에, 도 10에 도시한 메모리 셀(250)에 적용할 수 있는 반도체 장치의 구성의 다른 일례를 도시한다. 도 12의 (a)는 반도체 장치의 상면도, 도 12의 (b)는 반도체 장치의 단면도이다. 여기서, 도 12의 (b)는 도 12의 (a)의 F1-F2에 있어서의 단면에 상당한다. 또한, 도 12의 (a)에 있어서는, 도면의 명료화를 위해서, 도 12의 (b)에 도시한 반도체 장치의 일부의 구성 요소를 생략하고 있다.
도 12에 도시한 메모리 셀은, 산화물 반도체층에 채널이 형성되는 트랜지스터(162)와, 용량 소자(254)를 갖는다. 또한, 트랜지스터(162)의 구성은, 도 8에 도시한 반도체 장치가 갖는 트랜지스터(162)와 마찬가지이기 때문에, 그 상세한 설명은 생략한다.
도 12에 있어서 용량 소자(254)는, 전극층(143b), 산화물 반도체층(144), 절연층(173) 및 도전층(174)으로 구성되어 있다. 도전층(174)은 게이트 전극층(148)과 동일 공정에서 제작되며, 상면이 절연막(176), 측면이 측벽 절연층(175a) 및 측벽 절연층(175b)으로 덮여져 있다.
산화물 반도체층(144)은, 게이트 전극층(148) 및 도전층(174)을 마스크로 하여 불순물 원소를 도입함으로써, 게이트 전극층(148) 및 도전층(174)과 중첩되지 않는 영역에서, 자기 정합적으로 저저항 영역을 형성한다. 소스 전극층 및 드레인 전극층으로서 기능하는 전극층(142a) 및 전극층(142b)은, 산화물 반도체층(144)의 저저항 영역과 접하여 트랜지스터(162)의 소스 영역 및 드레인 영역으로서 기능하기 때문에, 산화물 반도체층(144)과 소스 전극층 및 드레인 전극층과의 콘택트 저항은 저감된다.
트랜지스터(162)의 전극층(142b)은 절연층(135), 절연층(150)에 형성된 전극층(142b)에 도달하는 개구에 있어서, 배선(260)과 전기적으로 접속한다.
도 13의 (a)는 반도체 장치의 상면도, 도 13의 (b)는 반도체 장치의 단면도이다. 여기서, 도 13의 (b)는 도 13의 (a)의 G1-G2에 있어서의 단면에 상당한다. 또한, 도 13의 (a)에 있어서는, 도면의 명료화를 위해서, 도 13의 (b)에 도시한 반도체 장치의 일부의 구성 요소를 생략하고 있다.
도 13에 도시한 메모리 셀은, 산화물 반도체층에 채널이 형성되는 트랜지스터(162)와, 용량 소자(254)를 갖는다. 또한, 트랜지스터(162)의 구성은 도 8에 도시한 트랜지스터(162)와 마찬가지이기 때문에, 상세한 설명은 생략한다.
도 13의 (a), (b)에 있어서, 용량 소자(254)는, 도전층(192), 절연층(193), 도전층(194)으로 구성되며, 절연막(196) 중에 형성되어 있다. 또한, 절연층(193)은 유전율이 높은 절연 재료를 사용하는 것이 바람직하다. 용량 소자(254)와 트랜지스터(162)는, 절연층(135), 절연층(150) 및 절연층(195)에 형성된 트랜지스터(162)의 전극층(142b)에 도달하는 개구에 형성된 도전층(191)을 통하여 전기적으로 접속되어 있다.
산화물 반도체층(144)은, 게이트 전극층(148)을 마스크로 하여 불순물 원소를 도입함으로써, 게이트 전극층(148)과 중첩되지 않는 영역에서, 자기 정합적으로 저저항 영역을 형성한다. 소스 전극층 및 드레인 전극층으로서 기능하는 전극층(142a) 및 전극층(142b)은, 산화물 반도체층(144)의 저저항 영역과 접하여 트랜지스터(162)의 소스 영역 및 드레인 영역으로서 기능하기 때문에, 산화물 반도체층(144)과 소스 전극층 및 드레인 전극층과의 콘택트 저항은 저감된다.
도 12, 도 13에 도시한 바와 같이, 트랜지스터(162), 용량 소자(254)를 중첩하도록 밀하게 적층하여 형성함으로써, 보다 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.
이상과 같이, 상부에 다층으로 형성된 복수의 메모리 셀은, 산화물 반도체를 사용한 트랜지스터에 의해 형성되어 있다. 고순도화되고, 진성화된 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 작기 때문에, 이것을 사용함으로써 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감할 수 있다.
이와 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터(환언하면, 충분한 고속 동작이 가능한 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(보다 광의로는, 충분히 오프 전류가 작은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써, 지금까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써, 반도체 장치의 집적화를 도모할 수 있다.
본 실시 형태에서 나타내는 트랜지스터(162)는, 전극층을 산화물 반도체층의 하부에 접하여 형성하고, 게이트 전극층을 마스크로 하여 산화물 반도체층에 불순물 원소를 도입하는 처리를 행함으로써, 양호한 전기적 특성을 나타내고, 오프 전류를 충분히 저감할 수 있다. 이러한 트랜지스터를 사용함으로써 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능한 반도체 장치가 얻어진다.
상기와 같은 트랜지스터는, 온 특성(예를 들어, 온 전류)이 높아, 고속 동작, 고속 응답이 가능하다. 또한, 미세화도 달성할 수 있다. 따라서, 상기 트랜지스터를 사용함으로써 고성능 및 고신뢰성의 반도체 장치를 제공할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 5)
본 실시 형태에서는, 상술한 실시 형태에서 나타낸 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 14 내지 도 17을 사용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 있어서는, 화상 데이터의 일시 기억 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로서는 플래시 메모리에서는 응답이 느려, 화상 처리에는 부적합하기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 일시 기억에 사용한 경우, 이하의 특징이 있다.
통상의 SRAM은, 도 14의 (a)에 도시한 바와 같이 1개의 메모리 셀이 트랜지스터(801 내지 806)의 6개의 트랜지스터로 구성되어 있고, 그것을 X 디코더(807), Y 디코더(808)에 의해 구동하고 있다. 트랜지스터(803)와 트랜지스터(805), 트랜지스터(804)와 트랜지스터(806)는 인버터를 구성하여, 고속 구동을 가능하게 하고 있다. 그러나 1개의 메모리 셀이 6트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다고 하는 결점이 있다. 디자인 룰의 최소 치수를 F라 하였을 때에 SRAM의 메모리 셀 면적은 통상 100 내지 150F2이다. 이 때문에 SRAM은 비트당의 단가가 높다.
그에 반하여, DRAM은 메모리 셀이 도 14의 (b)에 도시한 바와 같이 트랜지스터(811), 유지 용량(812)에 의해 구성되고, 그것을 X 디코더(813), Y 디코더(814)에 의해 구동하고 있다. 1개의 셀이 1트랜지스터 1용량의 구성으로 되어 있어, 면적이 작다. DRAM의 메모리 셀 면적은 통상 10F2 이하다. 단, DRAM은 항상 리프레시가 필요하여, 재기입을 행하지 않는 경우라도 전력을 소비한다.
그러나, 상술한 실시 형태에서 설명한 반도체 장치의 메모리 셀 면적은, 10F2 전후이며, 또한 빈번한 리프레시는 불필요하다. 따라서, 메모리 셀 면적이 축소되고, 또한 소비 전력을 저감할 수 있다.
도 15에 휴대 기기의 블록도를 도시한다. 도 15에 도시한 휴대 기기는 RF 회로(901), 아날로그 기저 대역 회로(902), 디지털 기저 대역 회로(903), 배터리(904), 전원 회로(905), 어플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)에 의해 구성되어 있다. 어플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖고 있다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있고, 이 부분에 상술한 실시 형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 휴대 기기를 제공할 수 있다.
도 16에, 디스플레이의 메모리 회로(950)에 상술한 실시 형태에서 설명한 반도체 장치를 사용한 예를 도시한다. 도 16에 도시한 메모리 회로(950)는, 메모리(952), 메모리(953), 스위치(954), 스위치(955) 및 메모리 컨트롤러(951)에 의해 구성되어 있다. 또한, 메모리 회로(950)는, 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952) 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독하고, 및 제어를 행하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의해 표시하는 디스플레이(957)가 접속되어 있다.
우선, 어떤 화상 데이터가 어플리케이션 프로세서(도시 생략)에 의해, 형성된다(입력 화상 데이터A). 입력 화상 데이터A는, 스위치(954)릍 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터A)는, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 보내어져, 표시된다.
입력 화상 데이터A에 변경이 없는 경우, 기억 화상 데이터A는, 통상 30 내지 60㎐ 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여, 디스플레이 컨트롤러(956)로부터 판독된다.
이어서, 예를 들어 유저가 화면을 재기입하는 조작을 하였을 때(즉, 입력 화상 데이터A에 변경이 있는 경우), 어플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터B)를 형성한다. 입력 화상 데이터B는 스위치(954)를 통하여 메모리(953)에 기억된다. 그 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터A는 판독되고 있다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터B)가 다 기억되면, 디스플레이(957)의 다음 프레임으로부터, 기억 화상 데이터B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여, 디스플레이(957)에 기억 화상 데이터B가 보내어져, 표시가 행해진다. 이 판독은 또 다음에 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이 메모리(952) 및 메모리(953)는 교대로 화상 데이터의 기입과, 화상 데이터의 판독을 행함으로써, 디스플레이(957)의 표시를 행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리로는 한정되지 않고, 1개의 메모리를 분할하여 사용해도 된다. 상술한 실시 형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써, 정보의 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 충분히 저감할 수 있다.
도 17에 전자 서적의 블록도를 도시한다. 도 17은 배터리(1001), 전원 회로(1002), 마이크로프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)에 의해 구성된다.
여기서는, 도 17의 메모리 회로(1007)에 상술한 실시 형태에서 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)는 서적의 내용을 일시적으로 유지하는 기능을 갖는다. 예를 들어, 유저가 하이라이트 기능을 사용하는 경우, 메모리 회로(1007)는, 유저가 지정한 개소의 정보를 기억하고, 유지한다. 또한 하이라이트 기능이란, 유저가 전자 서적을 읽고 있을 때에, 특정한 개소에 마킹, 예를 들어 표시의 색을 바꾸거나, 언더라인을 그리거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등에 의해 마킹하여 주위와의 차이를 나타내는 것이다. 메모리 회로(1007)는 단기적인 정보의 기억에 사용하고, 장기적인 정보의 보존에는 플래시 메모리(1004)에, 메모리 회로(1007)가 유지하고 있는 데이터를 카피해도 된다. 이러한 경우에 있어서도, 상술한 실시 형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 충분히 저감할 수 있다.
이상과 같이, 본 실시 형태에 나타내는 휴대 기기에는, 상술한 실시 형태에 관한 반도체 장치가 탑재되어 있다. 이로 인해, 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 저감한 휴대 기기가 실현된다.
본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
100 : 기판
106 : 소자 분리 절연층
108 : 게이트 절연층
110 : 게이트 전극층
116 : 채널 형성 영역
120 : 불순물 원소 영역
124 : 금속간 화합물 영역
130 : 절연층
135 : 절연층
136a : 측벽 절연층
136b : 측벽 절연층
137 : 상부 절연층
140 : 절연층
142a : 전극층
142b : 전극층
143a : 전극층
143b : 전극층
144 : 산화물 반도체층
144a : 저저항 영역
144b : 저저항 영역
144c : 채널 형성 영역
145 : 절연층
146 : 게이트 절연층
148 : 게이트 전극층
148a : 게이트 전극층
150 : 절연층
156 : 전극층
157a : 배선층
157b : 배선층
160 : 트랜지스터
162 : 트랜지스터
162a : 트랜지스터
162b : 트랜지스터
164 : 용량 소자
172 : 도전층
173 : 절연층
174 : 도전층
175a : 측벽 절연층
175b : 측벽 절연층
176 : 절연막
191 : 도전층
192 : 도전층
193 : 절연층
194 : 도전층
195 : 절연층
196 : 절연막
250 : 메모리 셀
251 : 메모리 셀 어레이
251a : 메모리 셀 어레이
251b : 메모리 셀 어레이
253 : 주변 회로
254 : 용량 소자
254a : 용량 소자
254b : 용량 소자
260 : 배선
300 : 기판
301 : 트랜지스터
306 : 소자 분리 절연층
310a : 배선층
310b : 배선층
341a : 절연층
341b : 절연층
341c : 절연층
341d : 절연층
343a : 전극층
343b : 전극층
343c : 전극층
355a : 배선층
355b : 배선층
355c : 배선층
355d : 배선층
400 : 기판
401 : 게이트 전극층
402 : 게이트 절연층
403 : 채널 형성 영역
404a : 저저항 영역
404b : 저저항 영역
405a : 전극층
405b : 전극층
406 : 도전막
406a : 소스 전극층
406b : 드레인 전극층
407 : 절연층
409 : 산화물 반도체층
412a : 측벽 절연층
412b : 측벽 절연층
413 : 상부 절연층
415 : 절연층
416 : 절연층
417 : 절연층
420 : 트랜지스터
421 : 불순물 원소
430 : 트랜지스터
435 : 하지 절연막
436 : 하지 절연층
440 : 트랜지스터
452 : 게이트 절연막
455a : 개구
455b : 개구
465a : 배선층
465b : 배선층
505a : 전극층
505b : 전극층
520 : 트랜지스터
530 : 트랜지스터
536 : 하지 절연층
801 : 트랜지스터
803 : 트랜지스터
804 : 트랜지스터
805 : 트랜지스터
806 : 트랜지스터
807 : X 디코더
808 : Y 디코더
811 : 트랜지스터
812 : 유지 용량
813 : X 디코더
814 : Y 디코더
901 : RF 회로
902 : 아날로그 기저 대역 회로
903 : 디지털 기저 대역 회로
904 : 배터리
905 : 전원 회로
906 : 어플리케이션 프로세서
907 : CPU
908 : DSP
910 : 플래시 메모리
911 : 디스플레이 컨트롤러
912 : 메모리 회로
913 : 디스플레이
914 : 표시부
915 : 소스 드라이버
916 : 게이트 드라이버
917 : 음성 회로
918 : 키보드
919 : 터치 센서
950 : 메모리 회로
951 : 메모리 컨트롤러
952 : 메모리
953 : 메모리
954 : 스위치
955 : 스위치
956 : 디스플레이 컨트롤러
957 : 디스플레이
1001 : 배터리
1002 : 전원 회로
1003 : 마이크로프로세서
1004 : 플래시 메모리
1005 : 음성 회로
1006 : 키보드
1007 : 메모리 회로
1008 : 터치 패널
1009 : 디스플레이
1010 : 디스플레이 컨트롤러

Claims (7)

  1. 반도체 장치로서,
    실리콘을 포함하는 제1 채널 형성 영역을 포함하는 제1 트랜지스터;
    산화물 반도체층에 제2 채널 형성 영역을 포함하는 제2 트랜지스터;
    용량 소자;
    평면시에 있어서 제1 방향으로 연신하는 영역을 포함하고, 상기 제2 트랜지스터의 게이트 전극으로서 기능하는 영역을 포함하는 제1 배선;
    평면시에 있어서 상기 제1 방향으로 연신하는 영역을 포함하고, 상기 용량 소자의 한쪽 전극으로서의 기능을 갖는 제2 배선; 및
    상기 산화물 반도체층과 중첩하는 영역을 포함하는 제1 도전층을 포함하고,
    상기 제1 트랜지스터의 게이트 전극과, 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 갖는 제2 도전층과, 상기 용량 소자의 한쪽 전극은, 서로 전기적으로 접속되고,
    상기 용량 소자는, 상기 제2 배선과 상기 산화물 반도체층이 서로 중첩되는 영역을 포함하고,
    상기 제2 도전층은, 상기 산화물 반도체층을 개재하여, 상기 제1 도전층과 중첩되는 영역을 포함하고,
    상기 제2 도전층은, 상기 산화물 반도체층을 개재하여, 상기 제2 배선과 중첩되는 영역을 포함하고,
    상기 제1 트랜지스터의 게이트 전극은, 상기 제1 도전층 및 상기 제2 도전층 각각과 중첩되는 영역을 포함하고,
    상기 제1 방향에 직교하는 제2 방향에 있어서, 상기 제1 트랜지스터의 게이트 전극은 제1 길이를 갖고, 상기 제2 트랜지스터의 게이트 전극은 제2 길이를 갖고,
    상기 제1 길이는, 상기 제2 길이보다 큰, 반도체 장치.
  2. 반도체 장치로서,
    실리콘을 포함하는 제1 채널 형성 영역을 포함하는 제1 트랜지스터;
    산화물 반도체층에 제2 채널 형성 영역을 포함하는 제2 트랜지스터;
    용량 소자;
    평면시에 있어서 제1 방향으로 연신하는 영역을 포함하고, 상기 제2 트랜지스터의 게이트 전극으로서 기능하는 영역을 포함하는 제1 배선;
    평면시에 있어서 상기 제1 방향으로 연신하는 영역을 포함하고, 상기 용량 소자의 한쪽 전극으로서의 기능을 갖는 제2 배선; 및
    상기 산화물 반도체층과 중첩하는 영역을 포함하는 제1 도전층을 포함하고,
    상기 제1 트랜지스터의 게이트 전극과, 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 갖는 제2 도전층과, 상기 용량 소자의 한쪽 전극은, 서로 전기적으로 접속되고,
    상기 용량 소자는, 상기 제2 배선과 상기 산화물 반도체층이 서로 중첩되는 영역을 포함하고,
    상기 제2 도전층은, 상기 산화물 반도체층을 개재하여, 상기 제1 도전층과 중첩되는 영역을 포함하고,
    상기 제2 도전층은, 상기 산화물 반도체층을 개재하여, 상기 제2 배선과 중첩되는 영역을 포함하고,
    상기 제1 트랜지스터의 게이트 전극은, 상기 제1 도전층 및 상기 제2 도전층 각각과 중첩되는 영역을 포함하고,
    상기 제1 방향에 직교하는 제2 방향에 있어서, 상기 제1 트랜지스터의 게이트 전극은 제1 길이를 갖고, 상기 제2 배선은 상기 산화물 반도체층과 중첩되는 영역에서 제2 길이를 갖고,
    상기 제1 길이는, 상기 제2 길이보다 큰, 반도체 장치.
  3. 반도체 장치로서,
    실리콘을 포함하는 제1 채널 형성 영역을 포함하는 제1 트랜지스터;
    산화물 반도체층에 제2 채널 형성 영역을 포함하는 제2 트랜지스터;
    용량 소자;
    평면시에 있어서 제1 방향으로 연신하는 영역을 포함하고, 상기 제2 트랜지스터의 게이트 전극으로서 기능하는 영역을 포함하는 제1 배선;
    평면시에 있어서 상기 제1 방향으로 연신하는 영역을 포함하고, 상기 용량 소자의 한쪽 전극으로서의 기능을 갖는 제2 배선; 및
    상기 산화물 반도체층과 중첩하는 영역을 포함하는 제1 도전층을 포함하고,
    상기 제1 트랜지스터의 게이트 전극과, 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 갖는 제2 도전층과, 상기 용량 소자의 한쪽 전극은, 서로 전기적으로 접속되고,
    상기 용량 소자는, 상기 제2 배선과 상기 산화물 반도체층이 서로 중첩되는 영역을 포함하고,
    상기 제2 도전층은, 상기 산화물 반도체층을 개재하여, 상기 제1 도전층과 중첩되는 영역을 포함하고,
    상기 제2 도전층은, 상기 산화물 반도체층을 개재하여, 상기 제2 배선과 중첩되는 영역을 포함하고,
    상기 제1 트랜지스터의 게이트 전극은, 상기 제1 도전층 및 상기 제2 도전층 각각과 중첩되는 영역을 포함하고,
    상기 제1 방향에 직교하는 제2 방향에 있어서, 상기 제1 트랜지스터의 게이트 전극은 제1 길이를 갖고, 상기 제2 트랜지스터의 게이트 전극은 제2 길이를 갖고, 상기 제2 배선은 상기 산화물 반도체층과 중첩되는 영역에서 제3 길이를 갖고,
    상기 제1 길이는, 상기 제2 길이보다 크고,
    상기 제1 길이는, 상기 제3 길이보다 큰, 반도체 장치.
  4. 반도체 장치로서,
    실리콘을 포함하는 제1 채널 형성 영역을 포함하는 제1 트랜지스터;
    산화물 반도체층에 제2 채널 형성 영역을 포함하는 제2 트랜지스터;
    용량 소자;
    평면시에 있어서 제1 방향으로 연신하는 영역을 포함하고, 상기 제2 트랜지스터의 게이트 전극으로서 기능하는 영역을 포함하는 제1 배선;
    평면시에 있어서 상기 제1 방향으로 연신하는 영역을 포함하고, 상기 용량 소자의 한쪽 전극으로서의 기능을 갖는 제2 배선; 및
    상기 산화물 반도체층과 중첩하는 영역을 포함하는 제1 도전층을 포함하고,
    상기 제1 트랜지스터의 게이트 전극과, 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 갖는 제2 도전층과, 상기 용량 소자의 한쪽 전극은, 서로 전기적으로 접속되고,
    상기 용량 소자는, 상기 제2 배선과 상기 산화물 반도체층이 서로 중첩되는 영역을 포함하고,
    상기 제2 도전층은, 상기 산화물 반도체층을 개재하여, 상기 제1 도전층과 중첩되는 영역을 포함하고,
    상기 제2 도전층은, 상기 산화물 반도체층을 개재하여, 상기 제2 배선과 중첩되는 영역을 포함하고,
    상기 제1 트랜지스터의 게이트 전극은, 상기 제1 도전층 및 상기 제2 도전층 각각과 중첩되는 영역을 포함하고,
    상기 제1 방향에 직교하는 제2 방향에 있어서, 상기 제1 트랜지스터의 게이트 전극은 제1 길이를 갖고, 상기 제2 트랜지스터의 게이트 전극은 제2 길이를 갖고,
    상기 제1 길이는, 상기 제2 길이보다 크고,
    상기 산화물 반도체층은, In, Ga 및 Zn을 포함하고,
    상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽으로서의 기능을 갖는 제3 도전층은, 상기 제1 트랜지스터의 소스 영역 및 드레인 영역 중 한쪽과 전기적으로 접속하는, 반도체 장치.
  5. 반도체 장치로서,
    실리콘을 포함하는 제1 채널 형성 영역을 포함하는 제1 트랜지스터; 및
    산화물 반도체층에 제2 채널 형성 영역을 포함하는 제2 트랜지스터를 포함하고,
    상기 산화물 반도체층은 상기 제1 트랜지스터의 게이트 전극으로서의 기능을 갖는 제1 도전층 위에 제공되고,
    게이트 절연층으로서의 기능을 갖는 제1 절연층은 상기 산화물 반도체층 위에 제공되고,
    상기 제1 트랜지스터의 게이트 전극으로서의 기능을 갖는 제2 도전층과 상기 제2 도전층과 동일한 층으로 이루어지는 제3 도전층은 상기 게이트 절연층 위에 제공되고,
    상기 산화물 반도체층은 섬 형상을 갖고,
    제4 도전층은, 상기 제1 도전층과 동일한 층에 제공되고,
    상기 제4 도전층은, 상기 제2 도전층, 상기 제3 도전층 및 상기 산화물 반도체층 각각과 중첩되는 영역을 포함하고,
    상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 갖는 제5 도전층은 상기 제2 도전층 위에 배치된 영역을 포함하고,
    상기 제1 절연층은 상기 제5 도전층 위에 제공되고,
    제6 도전층은 상기 제1 절연층 위에 제공되고,
    제6 도전층은, 상기 제1 도전층, 상기 제2 도전층, 상기 제4 도전층 및 상기 제5 도전층 각각과 중첩되는 영역을 포함하는, 반도체 장치.
  6. 반도체 장치로서,
    실리콘을 포함하는 제1 채널 형성 영역을 포함하는 제1 트랜지스터;
    산화물 반도체층에 제2 채널 형성 영역을 포함하는 제2 트랜지스터;
    용량 소자;
    평면시에 있어서 제1 방향으로 연신하는 영역을 포함하고, 상기 제2 트랜지스터의 게이트 전극으로서 기능하는 영역을 포함하는 제1 배선;
    평면시에 있어서 상기 제1 방향으로 연신하는 영역을 포함하고, 상기 용량 소자의 한쪽 전극으로서의 기능을 갖는 제2 배선; 및
    상기 산화물 반도체층과 중첩하는 영역을 포함하는 제1 도전층을 포함하고,
    상기 제1 트랜지스터의 게이트 전극과, 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 갖는 제2 도전층과, 상기 용량 소자의 한쪽 전극은, 서로 전기적으로 접속되고,
    상기 용량 소자는, 상기 제2 배선과 상기 산화물 반도체층이 서로 중첩되는 영역을 포함하고,
    상기 제2 도전층은, 상기 산화물 반도체층을 개재하여, 상기 제1 도전층과 중첩되는 영역을 포함하고,
    상기 제2 도전층은, 상기 산화물 반도체층을 개재하여, 상기 제2 배선과 중첩되는 영역을 포함하고,
    상기 제1 트랜지스터의 게이트 전극은, 상기 제1 도전층 및 상기 제2 도전층 각각과 중첩되는 영역을 포함하는, 반도체 장치.
  7. 반도체 장치로서,
    실리콘을 포함하는 제1 채널 형성 영역을 포함하는 제1 트랜지스터;
    산화물 반도체층에 제2 채널 형성 영역을 포함하는 제2 트랜지스터;
    용량 소자;
    평면시에 있어서 제1 방향으로 연신하는 영역을 포함하고, 상기 제2 트랜지스터의 게이트 전극으로서 기능하는 영역을 포함하는 제1 배선;
    평면시에 있어서 상기 제1 방향으로 연신하는 영역을 포함하고, 상기 용량 소자의 한쪽 전극으로서의 기능을 갖는 제2 배선; 및
    상기 산화물 반도체층과 중첩하는 영역을 포함하는 제1 도전층을 포함하는, 반도체 장치.
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