KR20110015375A - 반도체 장치 - Google Patents

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KR20110015375A
KR20110015375A KR1020100074600A KR20100074600A KR20110015375A KR 20110015375 A KR20110015375 A KR 20110015375A KR 1020100074600 A KR1020100074600 A KR 1020100074600A KR 20100074600 A KR20100074600 A KR 20100074600A KR 20110015375 A KR20110015375 A KR 20110015375A
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KR
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oxide semiconductor
electrode layer
electrode
oxide
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KR1020100074600A
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šœ페이 야마자키
쥬니치로 사카타
마사유키 사카쿠라
요시아키 오이카와
켄이치 오카자키
호타카 마루야마
마사시 츄부쿠
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 장치의 신뢰성을 향상하는 것을 과제의 하나로 한다.
동일 기판 위에 구동 회로부와, 표시부(화소부라고도 함)를 갖고, 구동 회로부와 표시부는, 반도체층이 산화물 반도체에 의해 구성된 박막 트랜지스터와, 제 1 배선과, 제 2 배선을 갖고, 박막 트랜지스터는, 소스 전극층 또는 드레인 전극층을 갖고, 구동 회로부의 박막 트랜지스터는, 반도체층을 게이트 전극층과 도전층으로 끼워서 구성하고, 제 1 배선과 제 2 배선은, 게이트 절연막에 형성된 개구에 있어서, 산화물 도전층을 통하여 전기적으로 접속되어 있는 반도체 장치.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
산화물 반도체를 사용하는 반도체 장치에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 액정 표시 장치 등의 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
근년에 들어, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께 수 내지 수백nm 정도)을 사용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목을 받고 있다. 박막 트랜지스터는 집적 회로(Integrated Circuit, 약호 IC)나 전기 광학 장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상 표시 장치의 스위칭 소자로서 개발이 시급해지고 있다. 금속 산화물은 다양하게 존재하고 각종 용도에 사용된다. 산화인듐은 잘 알려져진 재료이며, 액정 모니터 등에서 필요하게 되는 투명 전극 재료로서 사용된다.
금속 산화물 중에는 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들어, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있고, 이러한 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역으로 하는 박막 트랜지스터가 이미 알려져 있다(특허문헌 1 및 특허문헌 2).
일본 공개특허공보 2007-123861호 일본 공개특허공보 2007-96055호
산화물 반도체막을 사용하는 박막 트랜지스터에는, 동작 속도가 빠르고, 제조 공정이 비교적 간단하고, 충분한 신뢰성이 요구된다.
산화물 반도체막을 사용하는 박막 트랜지스터에 있어서, 동작 특성이나 신뢰성을 향상시키는 것을 과제의 하나로 한다.
특히, 구동 회로에 사용하는 박막 트랜지스터의 동작 속도는, 빠른 쪽이 바람직하다.
예를 들어, 박막 트랜지스터의 채널 길이(L)를 짧게 하거나, 또는 채널 폭(W)을 넓게 하면 동작 속도가 고속화된다. 그러나, 채널 길이(L)를 짧게 하면, 스위칭 특성, 예를 들어 온 오프 비가 작아지는 문제가 있다. 또한, 채널 폭(W)을 넓게 하면 박막 트랜지스터 자체의 용량 부하를 상승시키는 문제가 있다.
또한, 채널 길이가 짧아도, 안정된 전기 특성을 갖는 박막 트랜지스터를 구비한 반도체 장치를 제공하는 것도 과제의 하나로 한다.
또한, 절연 표면 위에 복수의 다른 회로를 형성하는 경우, 예를 들어, 화소부와 구동 회로를 동일 기판 위에 형성하는 경우에는, 화소부에 사용하는 박막 트랜지스터는, 우수한 스위칭 특성, 예를 들어 온 오프 비가 큰 것이 요구되고, 구동 회로에 사용하는 박막 트랜지스터에는 동작 속도가 빠른 것이 요구된다. 특히, 표시 장치의 정세도가 고정세일수록, 표시 화상의 기록 시간이 짧아지기 때문에, 구동 회로에 사용하는 박막 트랜지스터는 빠른 동작 속도로 하는 것이 바람직하다.
또한, 산화물 반도체막을 사용하는 박막 트랜지스터의 전기 특성의 편차를 저감하는 것도 과제의 하나로 한다.
본 발명의 일 형태는, 동일 기판 위에 구동 회로부와, 표시부(화소부라고도 함)를 갖고, 구동 회로부와 상기 표시부는, 박막 트랜지스터와, 제 1 배선(단자 또는 접속 전극이라고도 함)과, 제 2 배선(단자 또는 접속 전극이라고도 함)을 갖고, 박막 트랜지스터는, 금속에 의해 구성된 게이트 전극과, 상기 게이트 전극 위의 게이트 절연막과, 상기 게이트 절연막 위의 산화물 반도체층과, 상기 산화물 반도체층 위의 금속에 의해 구성된 소스 전극(소스 전극층이라고도 함) 및 드레인 전극(드레인 전극층이라고도 함)과, 산화물 반도체층과 소스 전극 및 드레인 전극 위의 보호 절연층을 갖고, 구동 회로부의 박막 트랜지스터는, 보호 절연층 위의 산화물 반도체층과 겹치는 위치에 도전층을 갖고, 표시부의 박막 트랜지스터는, 화소 전극(화소 전극층이라고도 함)과 전기적으로 접속하고, 제 1 배선은 게이트 전극과 같은 재료로 형성되고, 제 2 배선은 소스 전극 또는 드레인 전극과 같은 재료로 형성되고, 상기 구동 회로부의 제 1 배선과 제 2 배선은, 게이트 절연막과 보호 절연층에 형성된 개구(콘택트 홀)를 통하여 전기적으로 접속되어 있는 반도체 장치이다.
본 발명의 일 형태는, 동일 기판 위에 구동 회로부와, 표시부(화소부라고도 함)를 갖고, 구동 회로부와 상기 표시부는, 박막 트랜지스터와, 제 1 배선과, 제 2 배선을 갖고, 박막 트랜지스터는, 금속에 의해 구성된 게이트 전극과, 상기 게이트 전극 위의 게이트 절연막과, 상기 게이트 절연막 위의 산화물 반도체층과, 상기 산화물 반도체층 위의 금속에 의해 구성된 소스 전극 및 드레인 전극과, 산화물 반도체층과 소스 전극 및 드레인 전극 위의 보호 절연층을 갖고, 구동 회로부의 박막 트랜지스터는, 보호 절연층 위의 산화물 반도체층과 겹치는 위치에 도전층을 갖고, 표시부의 박막 트랜지스터는, 화소 전극과 전기적으로 접속하고, 제 1 배선은 게이트 전극과 같은 재료로 형성되고, 제 2 배선은 소스 전극 또는 드레인 전극과 같은 재료로 형성되고, 상기 구동 회로부의 제 1 배선과 제 2 배선은, 게이트 절연막에 형성된 개구를 통하여 전기적으로 접속되어 있는 반도체 장치이다.
화소용 박막 트랜지스터 및 구동 회로용 박막 트랜지스터로서, 보텀 게이트 구조의 역스태거형 박막 트랜지스터를 사용한다. 화소용 박막 트랜지스터 및 구동 회로용 박막 트랜지스터는 소스 전극층 및 드레인 전극층 사이에 노출된 산화물 반도체층에 접하는 산화물 절연막이 형성된 채널 에치형 박막 트랜지스터이다.
구동 회로용 박막 트랜지스터는, 산화물 반도체층을 게이트 전극과 도전층으로 끼우는 구성으로 한다. 이로써, 박막 트랜지스터의 임계값 편차를 저감시킬 수 있고, 안정된 전기 특성을 갖는 박막 트랜지스터를 구비한 반도체 장치를 제공할 수 있다. 도전층은, 게이트 전극층과 동전위로 하여도 좋고, 플로팅 전위라도 좋으며, 고정 전위, 예를 들어 GND 전위나 0V라도 좋다. 또한, 도전층에 임의의 전위를 인가함으로써, 박막 트랜지스터의 임계값을 제어할 수 있다.
상기 구조를 실현하기 위한 본 발명의 일 형태는, 동일 기판 위의 구동 회로부가 형성되는 제 1 영역과, 표시부가 형성되는 제 2 영역에, 제 1 포토리소그래피 공정에 의해 게이트 전극으로서 기능하는 제 1 전극과, 제 1 전극과 같은 재료로 이루어지는 제 1 배선을 형성하고, 제 1 전극 및 제 1 배선 위에 게이트 절연막으로서 기능하는 제 1 절연막을 형성하고, 제 1 절연막 위에, 제 2 포토리소그래피 공정에 의해 산화물 반도체층을 형성하고, 산화물 반도체층을 탈수화 또는 탈수소화하기 위한 열 처리를 행하고, 산화물 반도체층 위에, 제 3 포토리소그래피 공정에 의해 소스 전극으로서 기능하는 제 2 전극과 드레인 전극으로서 기능하는 제 3 전극과, 소스 전극 또는 드레인 전극과 같은 재료로 이루어지는 제 2 배선을 형성하고, 제 2 전극과 제 3 전극과 산화물 반도체층 위에, 보호 절연층으로서 기능하는 제 2 절연막을 형성하고, 제 4 포토리소그래피 공정에 의해 제 1 배선과 겹치는 제 1 절연막 및 제 2 절연막을 선택적으로 제거하여 제 1 개구를 형성하고, 제 2 배선과 겹치는 제 2 절연막을 선택적으로 제거하여 제 2 개구를 형성하고, 제 2 영역에 있어서, 제 2 전극 또는 제 3 전극의 어느 한쪽과 겹치는 위치에, 제 2 절연막을 선택적으로 제거함으로써 제 3 개구를 형성하고, 제 5 포토리소그래피 공정에 의해 제 1 개구 및 제 2 개구를 통과시켜서 제 1 배선과 제 2 배선을 전기적으로 접속하는 제 1 도전층을 형성하고, 제 1 영역에 있어서, 제 2 절연막을 사이에 두고 산화물 반도체층과 겹치는 위치에, 제 1 도전층과 같은 재료로 이루어지는 제 4 전극을 형성하고, 제 2 영역에 있어서 제 3 개구를 통과시켜서 박막 트랜지스터에 전기적으로 접속하는 제 1 도전층과 같은 재료로 이루어져 화소 전극으로서 기능하는 제 5 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
제 1 개구 내지 제 3 개구를 같은 포토리소그래피 공정에서 동시에 형성하고, 화소 전극과, 제 1 도전층과, 제 4 전극을 같은 포토리소그래피 공정에서 동시에 형성함으로써, 포토리소그래피 공정을 늘리지 않고 상기 구성을 실현할 수 있다.
5회의 포토리소그래피 공정에서, 동일 기판 위에 구동 회로부와 표시부가 형성된 반도체 장치를 제공할 수 있다.
상기 구조를 실현하기 위한 본 발명의 일 형태는, 동일 기판 위의 구동 회로부가 형성되는 제 1 영역과, 표시부가 형성되는 제 2 영역에, 제 1 포토리소그래피 공정에 의해 게이트 전극으로서 기능하는 제 1 전극과, 제 1 전극과 같은 재료로 이루어지는 제 1 배선을 형성하고, 제 1 전극 및 제 1 배선 위에 게이트 절연막으로서 기능하는 제 1 절연막을 형성하고, 제 1 절연막 위에, 제 2 포토리소그래피 공정에 의해 산화물 반도체층을 형성하고, 산화물 반도체층을 탈수화 또는 탈수소화하기 위한 열 처리를 행하고, 제 3 포토리소그래피 공정에 의해 제 1 배선 위의 제 1 절연막을 선택적으로 제거하여 제 4 개구를 형성하고, 산화물 반도체층 위에, 제 4 포토리소그래피 공정에 의해 소스 전극으로서 기능하는 제 2 전극과, 드레인 전극으로서 기능하는 제 3 전극과, 제 2 전극 또는 제 3 전극과 같은 재료로 이루어지는 제 2 배선을 형성하고, 제 2 전극과 제 3 전극과 산화물 반도체층 위에, 보호 절연층으로서 기능하는 제 2 절연막을 형성하고, 제 5 포토리소그래피 공정에 의해, 제 2 영역에 있어서, 제 2 전극 또는 제 3 전극의 어느 한쪽과 겹치는 위치에, 제 2 절연막을 선택적으로 제거함으로써 제 3 개구를 형성하고, 제 6 포토리소그래피 공정에 의해 제 1 영역에 있어서, 제 2 절연막을 사이에 두고 산화물 반도체층과 겹치는 위치에 제 4 전극을 형성하고, 제 2 영역에 있어서 제 3 개구를 통과시켜서 박막 트랜지스터가 전기적으로 접속하는 제 4 전극과 같은 재료로 이루어지고, 화소 전극으로서 기능하는 제 5 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
제 3 포토리소그래피 공정에 의한 제 4 개구의 형성은, 제 1 절연막 형성 후라면, 제 2 포토리소그래피 공정에 의한 산화물 반도체층 형성 전에 행하여도 좋다.
상술한 형태와 비교하면, 산화물 반도체층 형성 후에, 제 1 배선 위에 개구를 형성하기 위한 포토리소그래피 공정이 추가되기 때문에, 합계 6회의 포토리소그래피 공정에서, 동일 기판 위에 구동 회로부와 표시부를 형성하게 되지만, 제 1 배선과 제 2 배선을 접속하기 위한 개구의 단차를, 제 1 절연막의 두께만으로 할 수 있기 때문에, 피복성 좋게 제 1 배선과 제 2 배선을 확실하게 접속할 수 있고, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 상술한 포토리소그래피 공정에 있어서, 투과한 빛이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 마스크층을 사용하여 에칭 공정을 행하여도 좋다.
다계조 마스크를 사용하여 형성한 마스크층은 복수의 막 두께를 갖는 형상이 되고, 마스크층에 대하여 에칭을 행함으로써 형상을 더 변형할 수 있기 때문에, 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1장의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 마스크층을 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있으므로 공정의 간략화가 가능해진다.
상기 구성은, 상기 과제의 적어도 하나를 해결한다.
또한, 본 명세서 중에서 사용하는 산화물 반도체는, InMO3(ZnO)m(m>0)으로 표기되는 박막을 형성하고, 그 박막을 산화물 반도체층으로서 사용한 박막 트랜지스터를 제작한다. 또한, M은 Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어 M으로서, Ga의 경우가 있는 것 외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 외에, 불순물 원소로서 Fe, Ni 외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되는 것이 있다. 본 명세서에 있어서는, InMO3(ZnO)m(m>0)으로 표기되는 구조의 산화물 반도체층 중, M으로서 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, 그 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
또한, 산화물 반도체층에 적용하는 금속 산화물로서 상기 외에도, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 금속 산화물을 적용할 수 있다. 또한 상기 금속 산화물로 이루어지는 산화물 반도체층에 산화실리콘을 포함시켜도 좋다.
질소, 또는 희가스(아르곤, 헬륨 등)의 불활성 기체 분위기하에서의 가열 처리를 행한 경우, 산화물 반도체층은 가열 처리에 의해 산소 결핍형으로 되어 저저항화, 즉 N형화(N-화 등)되고, 그 후, 산화물 반도체층에 접하는 산화물 절연막의 형성이나, 형성 후에 가열 처리를 행함으로써 산화물 반도체층을 산소 과잉 상태로 함으로써 고저항화, 즉 I형화시키고 있다고도 말할 수 있다. 또한, 산화물 반도체층을 산소 과잉 상태로 하는 고상 산화를 행한다고도 말할 수 있다. 이로써, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치를 제작하여 제공하는 것이 가능해진다.
탈수화 또는 탈수소화는, 질소, 또는 희가스(아르곤, 헬륨 등)의 불활성 기체 분위기하에서의 400℃ 이상 기판의 변형점 미만, 바람직하게는 420℃ 이상 570℃ 이하의 가열 처리를 행하고, 산화물 반도체층의 함유 수분 등의 불순물을 저감한다. 또한, 그 후의 물(H2O)의 재함침을 막을 수 있다.
탈수화 또는 탈수소화의 열 처리는, H2O가 20ppm 이하인 질소 분위기에서 행하는 것이 바람직하다. 또한, H2O가 20ppm 이하인 초건조 공기 중에서 행하여도 좋다.
탈수화 또는 탈수소화를 행한 산화물 반도체층은, 탈수화 또는 탈수소화 후의 산화물 반도체층에 대하여 TDS로 450℃까지 측정을 하여도 물의 2개의 피크, 적어도 30O℃ 부근에 나타나는 1개의 피크는 검출되지 않는 정도의 열 처리 조건으로 한다. 따라서, 탈수화 또는 탈수소화가 행해진 산화물 반도체층을 사용한 박막 트랜지스터에 대하여 TDS로 450℃까지 측정을 하여도 적어도 300℃ 부근에 나타나는 물의 피크는 검출되지 않는다.
그리고, 산화물 반도체층에 대하여 가열 온도 T에서 탈수화 또는 탈수소화를 행한 후에 온도를 낮출 때, 탈수화 또는 탈수소화를 행한 같은 노(爐)를 사용하여 대기에 접촉시키지 않음으로써, 물 또는 수소가 다시 혼입되지 않는 것이 중요하다. 탈수화 또는 탈수소화를 행하여 산화물 반도체층을 저저항화, 즉 N형화(N- 등)시킨 후, 고저항화시켜서 I형으로 한 산화물 반도체층을 사용하여 박막 트랜지스터를 제작하면, 박막 트랜지스터의 임계값 전압(Vth)을 플러스로 할 수 있고, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 박막 트랜지스터의 게이트 전압이 OV에 가능한 한 가까운 양의 임계값 전압으로 채널이 형성되는 것이 반도체 장치(표시 장치)에는 바람직하다. 또한, 박막 트랜지스터의 임계값 전압이 마이너스이면, 게이트 전압이 OV이어도 소스 전극과 드레인 전극 사이에 전류가 흐르는, 소위 노멀리 온이 되기 쉽다. 액티브 매트릭스형의 표시 장치에 있어서는, 회로를 구성하는 박막 트랜지스터의 전기 특성이 중요하고, 이 전기 특성이 표시 장치의 성능을 좌우한다. 특히, 박막 트랜지스터의 전기 특성 중, 임계값 전압이 중요하다. 전계 효과 이동도가 높아도 임계값 전압값이 높거나, 또는 임계값 전압값이 마이너스이면, 회로로서 제어하는 것이 곤란하다. 임계값 전압의 절대값이 큰 박막 트랜지스터의 경우에는, 구동 전압이 낮은 상태에서는 TFT로서의 스위칭 기능을 달성할 수 없고 부하가 될 우려가 있다. n 채널형의 박막 트랜지스터의 경우, 게이트 전압에 양의 전압을 인가하여 비로소 채널이 형성되고, 드레인 전류가 흐르는 트랜지스터가 바람직하다. 구동 전압을 높게 하지 않으면 채널이 형성되지 않는 트랜지스터나, 음의 전압 상태라도 채널이 형성되어 드레인 전류가 흐르는 트랜지스터는, 회로에 사용하는 박막 트랜지스터로서는 적합하지 않다.
또한, 가열 온도 T로부터 강온하는 가스 분위기는, 가열 온도 T까지 승온한 가스 분위기와 상이한 가스 분위기로 바꾸어도 좋다. 예를 들어, 탈수화 또는 탈수소화를 행한 같은 노에서 대기에 접촉시키지 않고, 노 속을 고순도의 산소 가스 또는 N2O 가스, 초건조 에어(노점(露点)이 -40℃ 이하, 바람직하게는 -60℃ 이하)로 채워서 냉각을 행한다.
탈수화 또는 탈수소화를 행하는 가열 처리에 의해 막 중의 함유 수분을 저감시킨 후, 수분을 포함하지 않는 분위기(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)하에서 서냉(또는 냉각)한 산화물 반도체막을 사용하여, 박막 트랜지스터의 전기 특성을 향상시키는 동시에, 양산성과 고성능의 양쪽을 구비한 박막 트랜지스터를 실현할 수 있다.
본 명세서에서는, 질소, 또는 희가스(아르곤, 헬륨 등)의 불활성 기체 분위기하에서의 가열 처리를 탈수화 또는 탈수소화를 위한 가열 처리라고 부른다. 본 명세서에서는, 이 가열 처리에 의해 H2로서 탈리시키고 있는 것만을 탈수소화라고 부르는 것은 아니며, H, OH 등을 탈리하는 것을 포함시켜 탈수화 또는 탈수소화라고 편의상 부르기로 한다.
질소, 또는 희가스(아르곤, 헬륨 등)의 불활성 기체 분위기하에서의 가열 처리를 행한 경우, 산화물 반도체층은 가열 처리에 의해 산소 결핍형으로 되어서 저저항화, 즉 N형화(N-화 등)시킨다.
또한, 드레인 전극층과 겹치는 산소 결핍형인 고저항 드레인 영역(HRD; High Resistance Drain) 영역이라고도 부름)이 형성된다. 또한, 소스 전극층과 겹치는 산소 결핍형인 고저항 소스 영역(HRS; High Resistance Source) 영역이라고도 부름)이 형성된다.
구체적으로는, 고저항 드레인 영역의 캐리어 농도는, 1×1O18/㎤ 이상의 범위 내이며, 적어도 채널 형성 영역의 캐리어 농도(1×1O18/㎤ 미만)보다도 높은 영역이다. 또한, 본 명세서의 캐리어 농도는, 실온에서 홀(Hall) 효과 측정으로부터 구한 캐리어 농도의 값을 가리킨다.
그리고, 탈수화 또는 탈수소화한 산화물 반도체층의 적어도 일부를 산소 과잉 상태로 함으로써, 더욱 고저항화, 즉 I형화시켜서 채널 형성 영역을 형성한다. 또한, 탈수화 또는 탈수소화한 산화물 반도체층을 산소 과잉 상태로 하는 처리로서는, 탈수화 또는 탈수소화한 산화물 반도체층에 접하는 산화물 절연막의 스퍼터링법에 의한 성막, 또는 산화물 절연막 성막 후의 가열 처리, 또는 산소를 포함하는 분위기에서의 가열 처리, 또는 불활성 가스 분위기하에서 가열한 후에 산소 분위기에서 냉각하는 처리, 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃이하)로 냉각하는 처리 등에 의해 행한다.
또한, 탈수화 또는 탈수소화한 산화물 반도체층의 적어도 일부(게이트 전극층과 겹치는 부분)를 채널 형성 영역으로 하기 위해서, 선택적으로 산소 과잉 상태로 함으로써, 고저항화, 즉 I형화시킬 수도 있다. 탈수화 또는 탈수소화한 산화물 반도체층 위에 접하여 Ti 등의 금속 전극으로 이루어지는 소스 전극층이나 드레인 전극층을 형성하고, 소스 전극층이나 드레인 전극층에 겹치지 않는 노출 영역을 선택적으로 산소 과잉 상태로 하여 채널 형성 영역을 형성할 수 있다. 선택적으로 산소 과잉 상태로 하는 경우, 소스 전극층에 겹치는 제 1 고저항 소스 영역과, 드레인 전극층에 겹치는 제 2 고저항 드레인 영역이 형성되고, 제 1 고저항 소스 영역과 제 2 고저항 드레인 영역 사이의 영역이 채널 형성 영역이 된다. 즉, 채널 형성 영역이 소스 전극층 및 드레인 전극층 사이에 자기 정합적으로 형성된다.
이로써, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치를 제작하여 제공할 수 있다.
또한, 드레인 전극층과 중첩한 산화물 반도체층에 있어서 고저항 드레인 영역을 형성함으로써, 구동 회로를 형성하였을 때의 신뢰성의 향상을 도모할 수 있다. 구체적으로는, 고저항 드레인 영역을 형성함으로써, 드레인 전극층으로부터 고저항 드레인 영역, 채널 형성 영역에 걸쳐서, 도전성을 단계적으로 변화시킬 수 있는 구조로 할 수 있다. 따라서, 드레인 전극층에 고전원 전위 VDD를 공급하는 배선에 접속하여 동작시키는 경우, 게이트 전극층과 드레인 전극층 사이에 고전계가 인가되어도 고저항 드레인 영역이 버퍼가 되어 국소적인 고전계가 인가되지 않고, 박막 트랜지스터의 내압을 향상시킨 구성으로 할 수 있다.
또한, 드레인 전극층 및 소스 전극층과 중첩한 산화물 반도체층에 있어서, 고저항 드레인 영역 및 고저항 소스 영역을 형성함으로써, 구동 회로를 형성할 때의 채널 형성 영역에서의 누설 전류의 저감을 도모할 수 있다. 구체적으로는, 고저항 드레인 영역을 형성함으로써, 드레인 전극층과 소스 전극층 사이에 흐르는 트랜지스터의 누설 전류의 경로로 하여, 드레인 전극층, 드레인 전극층측의 고저항 드레인 영역, 채널 형성 영역, 소스 전극층측의 고저항 소스 영역, 소스 전극층의 순서가 된다. 이 때 채널 형성 영역에서는, 드레인 전극층측의 고저항 드레인 영역으로부터 채널 형성 영역으로 흐르는 누설 전류를, 트랜지스터가 오프 시에 고저항이 되는 게이트 절연층과 채널 형성 영역의 계면 근방에 집중시킬 수 있고, 백 채널부(게이트 전극층으로부터 떨어진 채널 형성 영역의 표면의 일부)에서의 누설 전류를 저감할 수 있다.
또한, 소스 전극층에 겹치는 고저항 소스 영역과, 드레인 전극층에 겹치는 고저항 드레인 영역은, 게이트 전극층의 폭에도 의하지만 게이트 전극층의 일부와 게이트 절연층을 사이에 두고 겹침으로써, 보다 효과적으로 드레인 전극층의 단부 근방의 전계 강도를 완화시킬 수 있다.
또한, 산화물 반도체층과 소스 전극 및 드레인 전극 사이에, 산화물 도전층을 형성하여도 좋다. 산화물 도전층은, 산화아연을 성분으로서 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 예를 들어, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 사용할 수 있다. 산화물 도전층은, 저저항 드레인 영역(LRN; Low Resistance N-type conductivity) 영역, LRD; Low Resistance Drain) 영역이라고도 부름)으로서도 기능한다. 구체적으로는, 저저항 드레인 영역의 캐리어 농도는, 고저항 드레인 영역(HRD 영역)보다도 크고, 예를 들어 1×1020/㎤ 이상 1×1021/㎤ 이하의 범위 내이면 바람직하다. 산화물 도전층을 산화물 반도체층과 소스 전극 및 드레인 전극 사이에 형성함으로써, 전극 산화물 반도체층 간의 접촉 저항을 저감할 수 있고, 트랜지스터의 고속 동작을 실현할 수 있으므로 주변 회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
산화물 도전층과 소스 전극 및 드레인 전극을 형성하기 위한 금속층은, 연속 성막이 가능하다.
또한, 상술한 제 1 배선 및 제 2 배선을, LRN 또는 LRD로서 기능하는 산화물 도전층과 같은 재료와 금속 재료에 의해 구성된 적층 배선으로 하여도 좋다. 금속과 산화물 도전층의 적층으로 함으로써, 하층 배선을 넘는 부분이나 개구 등의 단차에 대한 피복성이 개선되어 배선 저항을 낮출 수 있다. 또한, 마이그레이션(migration) 등에 의한 배선의 국소적인 고저항화나 단선을 막는 효과도 기대할 수 있기 때문에, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 상술한 제 1 배선과 제 2 배선의 접속 시에도, 산화물 도전층을 사이에 두고 접속함으로써, 접속부(콘택트부)의 금속 표면에 절연성 산화물이 형성되는 것으로 인한 접촉 저항(콘택트 저항)의 증대를 막는 것을 기대할 수 있어 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 박막 트랜지스터는 정전기 등으로 인해 파괴되기 쉽기 때문에, 게이트선 또는 소스선에 대하여, 화소부의 박막 트랜지스터의 보호용의 보호 회로를 동일 기판 위에 형성하는 것이 바람직하다. 보호 회로는, 산화물 반도체층을 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다.
또한, "제 1", "제 2"로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것이 아니다.
산화물 반도체층을 사용하여, 전기 특성이나 신뢰성이 우수한 박막 트랜지스터를 구비한 반도체 장치를 실현할 수 있다.
도 1은 반도체 장치를 설명하는 도면.
도 2는 반도체 장치의 제작 방법을 설명하는 도면.
도 3은 반도체 장치의 제작 방법을 설명하는 도면.
도 4는 반도체 장치의 제작 방법을 설명하는 도면.
도 5는 반도체 장치를 설명하는 도면.
도 6은 반도체 장치의 제작 방법을 설명하는 도면.
도 7은 반도체 장치의 제작 방법을 설명하는 도면.
도 8은 반도체 장치의 제작 방법을 설명하는 도면.
도 9는 반도체 장치의 제작 방법을 설명하는 도면.
도 10은 반도체 장치를 설명하는 도면.
도 11은 반도체 장치를 설명하는 도면.
도 12는 반도체 장치의 블록도를 설명하는 도면.
도 13은 신호선 구동 회로의 구성을 설명하는 도면.
도 14는 시프트 레지스터의 구성을 도시하는 회로도.
도 15는 시프트 레지스터의 구성을 설명하는 도면 및 동작을 설명하는 타이밍 차트.
도 16은 반도체 장치를 설명하는 도면.
도 17은 반도체 장치를 설명하는 도면.
도 18은 전자 서적의 일례를 도시하는 외관도.
도 19는 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 20은 게임기의 예를 도시하는 외관도.
도 21은 휴대형의 컴퓨터 및 휴대 전화기의 일례를 도시하는 외관도.
도 22는 반도체 장치를 설명하는 도면.
도 23은 반도체 장치를 설명하는 도면.
도 24는 반도체 장치를 설명하는 도면.
도 25는 반도체 장치를 설명하는 도면.
도 26은 반도체 장치를 설명하는 도면.
도 27은 반도체 장치를 설명하는 도면.
도 28은 반도체 장치를 설명하는 도면.
도 29는 반도체 장치를 설명하는 도면.
도 30은 반도체 장치를 설명하는 도면.
도 31은 반도체 장치를 설명하는 도면.
도 32는 반도체 장치를 설명하는 도면.
도 33은 반도체 장치를 설명하는 도면.
도 34는 반도체 장치를 설명하는 도면.
도 35는 반도체 장치를 설명하는 도면.
도 36은 반도체 장치를 설명하는 도면.
도 37은 반도체 장치의 제작 공정을 설명하는 도면.
도 38은 반도체 장치를 설명하는 도면.
도 39는 물의 생성, 탈리 메커니즘의 계산 결과를 설명하는 도면.
도 40은 에너지 다이어그램의 계산 결과를 설명하는 도면.
실시형태에 대하여, 도면을 사용하여 상세하게 설명한다. 단, 이하의 설명에 한정되지 않고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고 그 반복 설명은 생략한다.
(실시형태 1)
박막 트랜지스터를 포함하는 반도체 장치의 제작 공정에 대하여, 도 1 내지 도 5를 사용하여 설명한다.
본 발명의 일 형태인 반도체 장치로서 액정 표시 장치를 도 1에 도시한다. 도 1의 액정 표시 장치는, 박막 트랜지스터(170) 및 용량(147)을 포함하는 화소부, 및 박막 트랜지스터(180)를 포함하는 구동 회로부, 화소 전극층(110), 배향막으로서 기능하는 절연층(191)이 형성된 기판(100)과, 배향막으로서 기능하는 절연층(193), 대향 전극층(194), 컬러 필터로서 기능하는 착색층(195)이 형성된 대향 기판(190)이 액정층(192)을 협지하여 대향한다. 또한, 기판(100) 및 대향 기판(190)의 액정층(192)과 반대측에는, 각각 편광판(편광자를 갖는 층, 단지 편광자라고도 함; 196a, 196b)이 형성되고, 게이트 배선의 단자부에는 제 1 단자(121), 접속 전극(120), 및 접속용의 단자 전극(128), 소스 배선의 단자부에는 제 2 단자(122) 및 접속용의 단자 전극(129)이 형성된다.
구동 회로부에 있어서, 박막 트랜지스터(180)는 게이트 전극층 및 반도체층의 상방에 도전층(111)이 형성되고, 드레인 전극층(165b)은 게이트 전극층과 같은 공정에서 형성되는 도전층(162)과 전기적으로 접속한다. 또한, 화소부에 있어서, 박막 트랜지스터(170)의 드레인 전극층은 화소 전극층(110)과 전기적으로 접속한다.
이하, 도 2 내지 도 5, 및 도 11을 사용하여 제작 방법을 상세하게 설명한다. 도 5는 액정 표시 장치의 화소부에 있어서의 평면도이며, 도 1 내지 도 4는 도 5에 있어서의 선 A1-A2, B1-B2의 단면도에 상당한다.
절연 표면을 갖는 기판인 기판(100) 위에, 도전층을 기판(100) 전체면에 형성한 후, 제 1 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(게이트 전극층(101), 게이트 전극층(161), 도전층(162), 용량 배선(108; 용량 배선층이라고도 함), 및 제 1 단자(121))를 형성한다. 도 2a와 같이 , 배선 및 전극의 단부에 테이퍼 형상이 형성되도록 에칭하면, 적층하는 막의 피복성이 향상되기 때문에 바람직하다. 또한, 게이트 전극층(101), 게이트 전극층(161)은 각각 게이트 배선에 포함된다.
절연 표면을 갖는 기판(100)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 이후의 가열 처리에 견딜 수 있는 정도의 내열성을 갖는 것이 필요하다. 절연 표면을 갖는 기판(100)에는 유리 기판을 사용할 수 있다.
또한, 유리 기판으로서는, 이후의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상인 것을 사용하면 좋다. 또한, 유리 기판에는, 예를 들어, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리 등의 유리 재료가 사용된다. 또한, 불산과 비교하여 산화바륨(BaO)을 많이 포함시킴으로써, 보다 실용적인 내열 유리가 얻어진다. 따라서, B2O3보다 BaO를 많이 포함하는 유리 기판을 사용하는 것이 바람직하다.
또한, 상기 유리 기판 대신에, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 기판을 사용하여도 좋다. 그 외에도, 결정화 유리 등을 사용할 수 있다. 본 실시형태에서 나타내는 액정 표시 장치는 투과형이므로, 기판(100)으로서는 투광성을 갖는 기판을 사용하지만, 반사형인 경우는 기판(100)으로서 비투광성의 금속 기판 등의 기판을 사용하여도 좋다.
하지막이 되는 절연막을 기판(100)과 게이트 전극층(101), 게이트 전극층(161), 도전층(162), 용량 배선(108), 및 제 1 단자(121)의 사이에 형성하여도 좋다. 하지막은, 기판(100)으로부터의 불순물 원소가 확산되는 것을 방지하는 기능이 있고, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 또는 산화질화실리콘막으로부터 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
게이트 전극층(101), 게이트 전극층(161), 도전층(162), 용량 배선(108), 및 제 1 단자(121)의 재료는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여, 단층으로 형성하거나 또는 적층하여 형성할 수 있다.
예를 들어, 게이트 전극층(101), 게이트 전극층(161), 도전층(162), 용량 배선(108), 및 제 1 단자(121)의 2층의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조, 질화티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층을 적층한 적층으로 하는 것이 바람직하다.
다음으로, 게이트 전극층(101), 게이트 전극층(161), 도전층(162), 용량 배선(108), 및 제 1 단자(121) 위에 게이트 절연층(102)을 형성한다(도 2a 참조.).
게이트 절연층(102)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 또는 산화알루미늄층을 단층으로 형성하거나 또는 적층하여 형성할 수 있다. 예를 들어, 성막 가스로서, SiH4, 산소 및 질소를 사용하여 플라즈마 CVD법에 의해 산화질화실리콘층을 형성하면 좋다. 게이트 절연층(102)의 막 두께는, 100nm 이상 500nm 이하로 하고, 적층의 경우는, 예를 들어, 막 두께 50nm 이상 200nm 이하의 제 1 게이트 절연층과, 제 1 게이트 절연층 위에 막 두께 5nm 이상 300 nm 이하의 제 2 게이트 절연층의 적층으로 한다.
본 실시형태에서는, 게이트 절연층(102)으로서 플라즈마 CVD법에 의해 막 두께 200nm 이하의 질화실리콘층을 형성한다.
다음에, 게이트 절연층(102) 위에, 막 두께 2nm 이상 200nm 이하의 산화물 반도체막(130)을 형성한다(도 2b 참조.).
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 게이트 절연층(102)의 표면에 부착된 먼지를 제거하는 것이 바람직하다. 역스퍼터링이란, 아르곤 분위기하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 좋다. 또한, 아르곤 분위기에 산소, N2O 등을 첨가한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 첨가한 분위기에서 행하여도 좋다.
산화물 반도체막(130)의 형성 후에 탈수화 또는 탈수소화를 위한 가열 처리를 행하여도 산화물 반도체막을 비정질 상태로 하기 위해서, 막 두께를 50nm 이하로 얇게 하는 것이 바람직하다. 산화물 반도체막의 막 두께를 얇게 함으로써 산화물 반도체층의 형성 후에 가열 처리한 경우에, 결정화되어 버리는 것을 억제할 수 있다.
산화물 반도체막(130)은, In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, In-Ga-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체막을 사용한다. 본 실시형태에서는, In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막(130)은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기하에 있어서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 사용하는 경우, SiO2를 2wt% 이상 10wt% 이하 포함하는 타깃을 사용하여 성막하고, 산화물 반도체막(130)에 결정화를 저해하는 SiOx(x>0)를 포함시키고, 이후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리 시에 결정화되어 버리는 것을 억제하는 것이 바람직하다.
여기서는, In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1[mol%], In:Ga:Zn=1:1:0.5[at%])을 사용하여 기판과 타깃 사이의 거리를 100mm, 압력 0.2Pa, 직류(DC) 전원 0.5kW, 아르곤 및 산소(아르곤:산소=30sccm:20sccm, 산소 유량 비율 40%) 분위기하에서 성막한다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감시킬 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. In-Ga-Zn-O계 비단결정막의 막 두께는, 5nm 이상 200nm 이하로 한다. 본 실시형태에서는, 산화물 반도체막으로서, In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법에 의해 막 두께 20nm의 In-Ga-Zn-O계 비단결정막을 성막한다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있고, 또한 펄스적으로 바이어스를 인가하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 사용되고, DC 스퍼터링법은 주로 금속막을 성막하는 경우에 사용된다.
또한, 재료가 상이한 타깃을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는, 동일 챔버에서 상이한 재료막을 적층 성막할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.
또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치나, 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 사용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터링 가스 성분을 화학 반응시키고 이들 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
다음에, 산화물 반도체막(130) 위에, 제 2 포토리소그래피 공정을 행함으로써 레지스트 마스크(137)를 형성하고, 에칭에 의해 산화물 반도체막(130) 및 게이트 절연층(102)의 불필요한 부분을 제거하고, 게이트 절연층(102)에, 제 1 단자(121)에 달하는 콘택트 홀(119)과, 도전층(162)에 달하는 콘택트 홀(118)을 형성한다(도 2c 참조.).
상술한 바와 같이, 산화물 반도체막(130)을 게이트 절연층(102) 전체면에 적층한 상태로, 게이트 절연층(102)에 콘택트 홀을 형성하는 공정을 행하면, 게이트 절연층(102) 표면에 레지스트 마스크가 직접 접하지 않기 때문에, 게이트 절연층(102) 표면의 오염(불순물 등의 부착 등)을 막을 수 있다. 따라서, 게이트 절연층(102)과 산화물 반도체막(130)의 계면 상태를 양호하게 할 수 있기 때문에, 신뢰성 향상으로 연결된다.
게이트 절연층에 직접 레지스트 패턴을 형성하여 콘택트 홀의 개구를 행하여도 좋다. 그 경우에는, 레지스트를 박리한 후에 열 처리를 행하고, 게이트 절연막 표면의 탈수화, 탈수소화, 탈수산기화의 처리를 행하는 것이 바람직하다. 예를 들어, 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등)하, 산소 분위기하에 있어서 가열 처리(400℃ 이상 기판의 변형점 미만)를 행하고, 게이트 절연층 내에 포함되는 수소 및 물 등의 불순물을 제거하면 좋다.
다음으로, 레지스트 마스크(137)를 제거하고, 산화물 반도체막(130)을 제 3 포토리소그래피 공정에 의해 형성한 레지스트 마스크(135a, 135b)를 사용하여 에칭하여, 섬 형상의 산화물 반도체층(131, 132)을 형성한다(도 3a 참조.). 또한, 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크(135a, 135b)를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음으로, 산화물 반도체층(131, 132)의 탈수화 또는 탈수소화를 행하고, 탈수화 또는 탈수소화된 산화물 반도체층(133, 134)을 형성한다(도 3b 참조.). 탈수화 또는 탈수소화를 행하는 제 1 가열 처리의 온도는, 400℃ 이상 기판의 변형점 미만, 바람직하게는 425℃ 이상으로 한다. 또한, 425℃ 이상이면 열 처리 시간은 1시간 이하라도 좋지만, 425℃ 미만이면 가열 처리 시간은, 1시간보다도 장시간 행하는 것으로 한다. 여기에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기하에 있어서 가열 처리를 행한 후, 대기에 접촉하지 않고, 산화물 반도체층으로의 물이나 수소의 재혼입을 막아 산화물 반도체층을 얻는다. 본 실시형태에서는, 산화물 반도체층의 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터, 다시 물이 들어가지 않는 충분한 온도까지 같은 노를 사용하고, 구체적으로는 가열 온도 T보다도 100℃ 이상 저하될 때까지 질소 분위기하에서 서냉한다. 또한, 질소 분위기에 한정되지 않고, 헬륨, 네온, 아르곤 등의 희가스 분위기하에 있어서 탈수화 또는 탈수소화를 행한다.
산화물 반도체층을 400℃로부터 700℃의 온도로 열 처리함으로써, 산화물 반도체층의 탈수화, 탈수소화가 도모되고, 그 후의 물(H2O)의 재함침을 막을 수 있다.
산화물 반도체막에 있어서의 물의 탈리 메커니즘의 일례에 대하여, 이하의 반응 경로를 해석하였다(산화물 반도체막 중에서는, 물뿐만 아니라, OH 또는 H로서의 반응). 또한 산화물 반도체막으로서 In-Ga-Zn-O계 비정질막을 사용하였다.
또한, 계산 모델의 기저 상태에 있어서의 최적 분자 구조를, 밀도 범함수법(DFT)을 사용하여 계산하였다. DFT의 전체 에너지는 포텐셜 에너지, 전자간 정전 에너지, 전자의 운동 에너지와 복잡한 전자간의 상호 작용을 모두 포함하는 교환 상관 에너지의 합으로 표시된다. DFT에서는, 교환 상관 상호 작용을 전자밀도로 표현된 1전자 포텐셜의 범함수(함수의 의미)에 근사하고 있기 때문에, 계산은 고속이고 또 고정밀도이다. 여기에서는, 혼합 범함수인 B3LYP를 사용하여, 교환과 상관 에너지에 관련되는 각 파라미터의 무게를 규정하였다. 또한, 기저함수로서, 인듐 원자, 갈륨 원자와 아연 원자에는 LanL2DZ(Ne각(殼)의 유효각 포텐셜에 split valence 기저계를 더한 기저 함수), 그 이외의 원자에는 6-311(각각의 원자가궤도에 3개의 단축 함수를 사용한 triple split valence 기저계의 기저 함수)을 적용하였다. 상술한 기저함수에 의해, 예를 들어, 수소 원자이면, 1s 내지 3s의 궤도가 고려되고, 또한, 산소 원자이면, 1s 내지 4s, 2p 내지 4p의 궤도가 고려된다. 또한, 계산 정밀도 향상을 위해, 분극 기저계로서, 수소 원자에는 p함수를 더하고, 산소 원자에는 d함수를 더하였다.
또한, 양자 화학 계산 프로그램으로서는, Gaussian03을 사용하였다. 계산은, 하이퍼포먼스 컴퓨터(SGI사 제조, Altix 4700)를 사용하여 행하였다.
탈수화 또는 탈수소화를 행하는 가열 처리에 의해, 산화물 반도체막중에 포함되는 -OH끼리가 반응하여 H2O가 생성된다고 생각된다. 그래서, 도 39에 도시하는 바와 같은 물의 생성·탈리 메커니즘을 해석하였다. 또한 도 39에 있어서, Zn은 2가이기 때문에, M1, M2의 양쪽 또는 어느 한쪽이 Zn인 경우, Zn과 결합한 M'-0 결합은 1개 삭제된다.
도 39 중의 M은 금속 원자를 나타내고, In·Ga·Zn의 3종이 적합하다. 시(始) 상태 1에서는, -OH가 M1과 M2를 가교하도록 배위 결합을 형성한다. 천이 상태 2에서는, -OH의 H가 다른 하나의 -OH로 전위한다. 중간 상태 3에서는, 생성한 H2O 분자가 금속 원자와 배위 결합을 형성한다. 종(終) 상태 4에서는, H2O 분자가 탈리하여 무한원으로 멀어진다.
(M1-M2)의 전체 조합은, 1. In-In, 2. Ga-Ga, 3. Zn-Zn, 4. In-Ga, 5. In-Zn, 6. Ga-Zn의 6가지가 존재하기 때문에, 전체 조합에 대하여 계산을 하였다. 또한, 본 계산에서는, 계산의 간략화를 위해 M‘를 H로 치환한 계산 모델을 사용한 클러스터 계산으로 행하였다.
계산에서는, 도 39의 반응 경로에 대응한 에너지 다이어그램을 구하였다. 전체 6가지의 (M1-M2)의 조합으로부터 대표하여, 1. In-In의 경우의 계산 결과를 도 40에 도시한다.
도 40으로부터, 물 생성의 활성화 에너지는 1.16eV인 것을 알았다. 생성한 물 분자가 이탈하면, 1.58eV는 불안정화된다.
또한, 반대로 도 40을 오른쪽으로부터 왼쪽으로의 반응으로서 보면, 물이 산화물 반도체막 내로 들어오는 반응으로서 볼 수 있다. 그렇게 하면, 금속에 배위한 물이 가수분해되어, 2개의 OH기를 만드는 반응의 활성화 에너지는 0.47eV가 된다.
마찬가지로, 그 밖의 (M1-M2)의 조합에 대해서도, 반응 경로를 해석하였다. 1 내지 6의 경우에 대하여, 물 생성 반응의 활성화 에너지(Ea[eV])를 표 1에 나타낸다.
1 2 3 4 5 6
M1-M2 In-In Ga-Ga Zn-Zn In-Ga In-Zn Ga-Zn
Ea 1.16 1.25 2.01 1.14 1.35 1.4
표 1로부터, 1. In-In이나 4. In-Ga에서는, 물의 생성 반응이 일어나기 쉬운 것을 알 수 있다. 그것에 대하여, 3. Zn-Zn에서는 물의 생성 반응은 일어나기 어렵다. 이로써, Zn원자를 통한 물의 생성 반응은 일어나기 어려운 경향이 있다고 추측된다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논아크 램프, 카본아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발생하는 광(전자파)의 폭사(輻射)에 의해, 피처리물을 가열하는 장치이다. 또한, LRTA 장치는, 램프뿐만 아니라, 저항 발열체 등의 발열체로의 열전도 또는 열 폭사에 의해, 피처리물을 가열하는 장치를 구비하여도 좋다. GRTA란 고온의 가스를 사용하여 가열 처리를 행하는 방법이다. 가스에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다. RTA법을 사용하여, 600℃ 내지 750℃에서 수분간 가열 처리를 행하여도 좋다.
또한, 제 1 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 특히 산화물 반도체층에 대하여, 400℃ 내지 700℃에서 행해지는 탈수화, 탈수소화의 열 처리는, H2O가 20ppm 이하인 질소 분위기에서 행하는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%)이상, 바람직하게는 7N(99.99999%) 이상, (즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
또한, 제 1 가열 처리의 조건, 또는 산화물 반도체층의 재료에 따라서는, 결정화하고, 미결정 또는 다결정으로 되는 경우도 있다. 예를 들어, 결정화율이 90% 이상, 또는 80% 이상의 미결정의 산화물 반도체층이 되는 경우도 있다. 또한, 제 1 가열 처리의 조건, 또는 산화물 반도체층의 재료에 따라서는, 결정 성분을 포함하지 않는 비정질의 산화물 반도체가 되는 경우도 있다.
또한, 산화물 반도체층의 제 1 가열 처리는, 섬 형상의 산화물 반도체층(131, 132)으로 가공하기 전의 산화물 반도체막(130)에 행할 수도 있다. 그 경우에는, 제 1 가열 처리 후에, 가열 장치로부터 기판을 추출하여, 포토리소그래피 공정을 행한다.
산화물 반도체층에 대한 탈수화, 탈수소화의 열 처리는, 산화물 반도체층 성막 후, 산화물 반도체층 위에 소스 전극 및 드레인 전극을 적층시킨 후, 소스 전극 및 드레인 전극 위에 패시베이션막을 형성한 후의 어느 것으로 행하여도 좋다.
또한, 도 2c에 도시하는 바와 같은 게이트 절연층(102)에 콘택트 홀(118, 119)을 형성하는 공정을, 산화물 반도체막(130)에 탈수화 또는 탈수소화 처리를 행한 후에 행하여도 좋다.
또한, 여기에서의 산화물 반도체막의 에칭은, 웨트 에칭에 한정되지 않고 드라이 에칭을 사용하여도 좋다.
드라이 에칭에 사용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 삼염화붕소(BCl3), 사염화실리콘(SiCl4), 사염화탄소(CCl4) 등)이 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스, 등을 사용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절하게 조절한다.
웨트 에칭에 사용하는 에칭액으로서는, 인산과 아세트산과 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO07N(KANTO CHEMICAL CO.,INC 제조)을 사용하여도 좋다.
또한, 웨트 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐액을 정제하고, 포함되는 재료를 재이용하여도 좋다. 상기 에칭 후의 폐액으로부터 산화물 반도체층에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효 활용하여 저가격화할 수 있다.
원하는 가공 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절하게 조절한다.
다음에, 산화물 반도체층(133, 134) 위에 금속 재료로 이루어지는 금속 도전막을 스퍼터링법이나 진공 증착법으로 형성한다.
금속 도전막의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 금속 도전막은, 단층 구조로 하여도 좋고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, Ti막과, 그 Ti막 위에 중첩하여 알루미늄막을 적층하고, 또한 그 위에 Ti막을 성막하는 3층 구조 등을 들 수 있다. 또한, Al에, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소를 단수, 또는 복수 조합한 합금막, 또는 질화막을 사용하여도 좋다.
금속 도전막 형성 후에 가열 처리를 행하는 경우에는, 이 가열 처리에 충분한 내열성을 금속 도전막에 갖게 하는 것이 바람직하다.
다음에, 제 4 포토리소그래피 공정을 행하고, 레지스트 마스크(136a, 136b, 136c, 136d, 136e, 136f)를 형성하고, 금속 도전막의 에칭에 의해 불필요한 부분을 제거하여 소스 전극층(105a), 드레인 전극층(105b), 소스 전극층(165a), 드레인 전극층(165b), 접속 전극(120), 및 제 2 단자(122)를 형성한다(도 3c 참조.).
또한, 금속 도전막의 에칭 시에, 산화물 반도체층(133, 134)은 제거되지 않도록 각각의 재료 및 에칭 조건을 적절하게 조절한다.
본 실시형태에서는, 금속 도전막으로서 Ti막을 사용하여, 산화물 반도체층(133, l34)에는 In-Ga-Zn-O계 산화물을 사용하여 에천트로서 과수암모니아수(암모니아, 물, 과산화수소수의 혼합액)를 사용한다.
이 제 4 포토리소그래피 공정에 있어서, 소스 전극층(105a, 165a), 드레인 전극층(105b, 165b)과 같은 재료인, 접속 전극(120), 제 2 단자(122)를 각각 단자부에 형성한다. 또한, 제 2 단자(122)는 소스 배선(소스 전극층(105a, 165a)을 포함하는 소스 배선)과 전기적으로 접속된다. 또한, 접속 전극(120)은 콘택트 홀(119)에 있어서 제 1 단자(121)와 접하여 형성되어 전기적으로 접속한다.
또한, 소스 전극층 및 드레인 전극층을 형성하기 위한 레지스트 마스크(136a, 136b, 136c, 136d, 136e, 136f)를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 레지스트 마스크(136a, 136b, 136c, 136d, 136e, 136f)를 제거하고, 산화물 반도체층(133, 134)에 접하는 보호 절연막이 되는 산화물 절연막(107)을 형성한다.
이 단계에서, 산화물 반도체층(133, 134)은, 산화물 절연막과 접하는 영역이 형성되고, 이 영역 중, 게이트 전극층과는 게이트 절연층을 사이에 두고 겹치고 또 산화물 절연막(107)과 겹치는 영역이 채널 형성 영역이 된다.
산화물 절연막(107)은, 적어도 1nm 이상의 막 두께로 하고, 스퍼터링법 등, 산화물 절연막(107)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절하게 사용하여 형성할 수 있다. 산화물 절연막(107)에 수소가 포함되면, 그 수소의 산화물 반도체층으로의 침입, 또는 수소에 의한 산화물 반도체층 중의 산소의 추출이 생겨 산화물 반도체층의 백 채널이 저저항화(N형화)되어 버리고, 기생 채널이 형성된다. 따라서, 산화물 절연막(107)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 사용하지 않는 것이 중요하다.
본 실시형태에서는, 산화물 절연막(107)으로서 막 두께 300nm의 산화실리콘막을 스퍼터링법을 사용하여 성막한다. 성막 시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 실온으로 한다. 산화실리콘막의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기하, 또는 산소 분위기하에 있어서 행할 수 있다. 또한, 타깃으로서 산화실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들어, 실리콘 타깃을 사용하여, 산소 분위기하에서 스퍼터링법에 의해 산화실리콘을 형성할 수 있다. 제 1 가열 처리에서 저저항화한 산화물 반도체층에 접하여 형성하는 산화물 절연막은, 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 사용하고, 대표적으로는 산화실리콘막, 질화산화실리콘막, 산화갈륨막, 산화알루미늄막, 또는 산화질화알루미늄막 등을 사용한다.
다음으로, 불활성 가스 분위기하, 또는 질소 가스 분위기하에서 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 행한다(도 4a 참조.). 예를 들어, 질소 분위기하에서 250℃, 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리를 행하면, 산화물 절연막(107)과 겹치는 산화물 반도체층(133, 134)의 일부가 산화물 절연막(107)에 접한 상태에서 가열된다.
이상의 공정을 거침으로써, 성막 후의 산화물 반도체층에 대하여 탈수화 또는 탈수소화를 위한 가열 처리를 행하여 저저항화한 후, 산화물 반도체층의 일부를 선택적으로 산소 과잉 상태로 한다.
그 결과, 산화물 반도체층(133)에 있어서, 게이트 전극층(161)과 겹치는 채널 형성 영역(166)은, I형으로 되고, 소스 전극층(165a)에 겹치는 고저항 소스 영역(167a)과, 드레인 전극층(165b)에 겹치는 고저항 드레인 영역(167b)이 자기 정합적으로 형성되고, 산화물 반도체층(163)이 형성된다. 마찬가지로, 산화물 반도체층(134)에 있어서, 게이트 전극층(101)과 겹치는 채널 형성 영역(116)은, I형으로 되고, 소스 전극층(105a)에 겹치는 고저항 소스 영역(117a)과, 드레인 전극층(105b)에 겹치는 고저항 드레인 영역(117b)이 자기 정합적으로 형성되고, 산화물 반도체층(103)이 형성된다.
또한, 드레인 전극층(105b, 165b; 및 소스 전극층(105a, 165a))과 중첩한 산화물 반도체층(103, 163)에 있어서 고저항 드레인 영역(117b, 167b; 또는 고저항 소스 영역(117a), 167a)을 형성함으로써, 회로를 형성하였을 때의 신뢰성의 향상을 도모할 수 있다. 구체적으로는, 고저항 드레인 영역(117b, 167b)을 형성함으로써, 드레인 전극층(105b, 165b)으로부터 고저항 드레인 영역(117b, 167b), 채널 형성 영역(116, 166)에 걸쳐서, 도전성을 단계적으로 변화시킬 수 있는 구조로 할 수 있다. 따라서, 드레인 전극층(105b, 165b)에 고전원 전위 VDD를 공급하는 배선에 접속하여 동작시키는 경우, 게이트 전극층(101, 161)과 드레인 전극층(105b, 165b) 사이에 고전계가 인가되어도 고저항 드레인 영역이 버퍼로 되어 국소적인 고전계가 인가되지 않고, 트랜지스터의 내압을 향상시킨 구성으로 할 수 있다.
또한, 드레인 전극층(105b, 165b; 및 소스 전극층(105a, 165a))과 중첩한 산화물 반도체층에 있어서 고저항 드레인 영역(117b, 167b; 또는 고저항 소스 영역(117a, 167a))을 형성함으로써, 회로를 형성하였을 때의 채널 형성 영역(116, 166)에서의 누설 전류의 저감을 도모할 수 있다.
본 실시형태에서는, 스퍼터링법에 의해, 산화물 절연막(107)으로서 산화실리콘막을 형성한 후, 250℃ 내지 350℃의 열 처리를 하고, 소스 영역과 드레인 영역 사이의 산화물 반도체층의 노출 부분(채널 형성 영역)으로부터, 산화물 반도체층 중으로 산소를 함침, 확산을 행한다. 스퍼터링법으로 산화실리콘막을 제작함으로써, 상기 산화실리콘막 중에 과잉인 산소를 포함시킬 수 있고, 그 산소를 열 처리에 의해, 산화물 반도체층 중에 함침, 확산시킬 수 있다. 산화물 반도체층 중으로의 산소의 함침, 확산에 의해 채널 형성 영역을 고저항화(i형화)를 도모할 수 있다. 이로써, 노멀리 오프가 되는 박막 트랜지스터를 얻을 수 있다.
이상의 공정에 의해, 동일 기판 위에 있어서, 구동 회로부에 박막 트랜지스터(180), 화소부에 박막 트랜지스터(170)를 제작할 수 있다. 박막 트랜지스터(170, 180)는, 고저항 소스 영역, 고저항 드레인 영역, 및 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는 보텀 게이트형 박막 트랜지스터이다. 따라서, 박막 트랜지스터(170, 180)는, 고전계가 인가되어도 고저항 드레인 영역 또는 고저항 소스 영역이 버퍼로 되어 국소적인 고전계가 인가되지 않고, 트랜지스터의 내압을 향상시킨 구성으로 되어 있다.
동일 기판 위에 구동 회로부와 화소부를 형성함으로써, 구동 회로와 외부 신호의 접속 배선을 단축할 수 있고, 반도체 장치의 소형화, 저가격화가 가능하다.
산화물 절연막(107) 위에 보호 절연층을 더 형성하여도 좋다. 예를 들어, RF 스퍼터링법을 사용하여 질화실리콘막을 형성한다. RF 스퍼터링법은, 양산성이 좋기 때문에, 보호 절연층의 성막 방법으로서 바람직하다. 보호 절연층은, 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 사용하고, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 산화질화알루미늄막 등을 사용한다.
다음에, 제 5 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 산화물 절연막(107)의 에칭에 의해, 드레인 전극층(105b)에 달하는 콘택트 홀(125)을 형성하고, 레지스트 마스크를 제거한다(도 4b 참조.). 또한, 여기에서의 에칭에 의해 제 2 단자(122)에 달하는 콘택트 홀(127), 접속 전극(120)에 달하는 콘택트 홀(126)도 형성한다. 또한, 상기 콘택트 홀을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음으로, 투광성을 갖는 도전막을 성막한다. 투광성을 갖는 도전막의 재료로서는, 산화인듐(In2O3)이나 산화인듐산화주석 합금(In2O3-SnO2, ITO라고 약기함) 등을 스퍼터링법이나 진공 증착법 등을 사용하여 형성한다. 투광성을 갖는 도전막의 다른 재료로서, 질소를 포함시킨 Al-Zn-O계 비단결정막, 즉 Al-Zn-O-N계 비단결정막이나, 질소를 포함시킨 Zn-O계 비단결정막이나, 질소를 포함시킨 Sn-Zn-O계 비단결정막을 사용하여도 좋다. 또한, Al-Zn-O-N계 비단결정막의 아연의 조성비(at.%)는, 47at.% 이하로 하고, 비단결정막 중의 알루미늄의 조성비(at.%)보다 크고, 비단결정막 중의 알루미늄의 조성비(at.%)는, 비단결정막 중의 질소의 조성비(at.%)보다 크다. 이러한 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔사가 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해서 산화인듐산화아연 합금(In2O3-ZnO)을 사용하여도 좋다.
또한, 투광성을 갖는 도전막의 조성비의 단위는 at.%로 하고, 전자선 마이크로 애널라이저(EPMA: Electron Probe X-ray Micro Analyzer)를 사용한 분석에 의해 평가하는 것으로 한다.
다음에, 제 6 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 투광성을 갖는 도전막의 불필요한 부분을 제거하여 화소 전극층(110), 도전층(111), 단자 전극(128, 129)을 형성하고, 레지스트 마스크를 제거한다. 이 단계에서의 단면도를 도 4c에 도시한다. 또한, 이 단계에서의 평면도가 도 5에 상당한다.
또한, 이 제 6 포토리소그래피 공정에 있어서, 용량부에 있어서의 게이트 절연층(102) 및 산화물 절연막(107)을 유전체로 하고, 용량 배선(108)과 화소 전극층(110)으로 유지 용량이 형성된다.
게이트 절연층(102)을 유전체로 하여 용량 배선과 용량 전극(용량 전극층이라고도 함)으로 형성되는 유지 용량인 용량(147)도 동일 기판 위에 형성할 수 있다. 또한, 용량 배선을 형성하지 않고, 화소 전극을 서로 이웃하는 화소의 게이트 배선과 보호 절연막 및 게이트 절연층을 사이에 두고 겹쳐서 유지 용량을 형성하여도 좋다.
단자부에 형성된 단자 전극(128, 129)은 FPC와의 접속에 사용되는 전극 또는 배선이 된다. 제 1 단자(121) 위에 접속 전극(120)을 사이에 두고 형성된 단자 전극(128)은, 게이트 배선의 입력 단자로서 기능하는 접속용의 단자 전극이 된다. 제 2 단자(122) 위에 형성된 단자 전극(129)은, 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다.
또한, 도 11a1, 도 11a2는, 이 단계에서의 게이트 배선 단자부의 상면도 및 단면도를 각각 도시한다. 도 11a1은 도 11a2 중의 C1-C2선에 따른 단면도에 상당한다. 도 11a1에 있어서, 산화물 절연막(107) 위에 형성되는 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 11a1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 제 1 단자（151)와, 소스 배선과 같은 재료로 형성되는 접속 전극(153)이 게이트 절연층(102)을 사이에 두고 겹쳐 직접 접하여 도통시킨다. 또한, 접속 전극(153)과 도전막(155)이 산화물 절연막(107)에 형성된 콘택트 홀을 통하여 직접 접하여 도통시킨다.
또한, 도 11b1, 및 도 11b2는, 소스 배선 단자부의 상면도 및 단면도를 각각 도시한다. 또한, 도 11b1은 도 11b2 중의 Dl-D2선에 따른 단면도에 상당한다. 도 11b1에 있어서, 산화물 절연막(107) 위에 형성되는 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 11b1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 전극(156)이, 소스 배선과 전기적으로 접속되는 제 2 단자(150)의 하방에 게이트 절연층(102)을 사이에 두고 겹친다. 전극(156)은 제 2 단자(150)와는 전기적으로 접속하지 않고, 전극(156)을 제 2 단자(150)와 상이한 전위, 예를 들어 플로팅, GND, 0V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(150)는, 산화물 절연막(107)을 통하여 도전막(155)과 전기적으로 접속한다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라서 복수개 배치되는 것이다. 또한, 단자부에 있어서는, 게이트 배선과 동전위의 제 1 단자, 소스 배선과 동전위의 제 2 단자, 용량 배선과 동전위의 제 3 단자 등이 복수 나란히 배열되어 배치된다. 각각의 단자의 수는, 각각 임의의 수로 형성하면 좋은 것으로 하고, 실시자가 적절하게 결정하면 좋다.
이렇게 하여 6회의 포토리소그래피 공정에 의해, 6장의 포토 마스크를 사용하여, 박막 트랜지스터(180)를 갖는 구동 회로부, 박막 트랜지스터(170)를 갖는 화소부, 유지 용량을 갖는 용량(147), 및 외부 추출 단자부를 완성시킬 수 있다. 박막 트랜지스터와 유지 용량을 각각의 화소에 대응하여 매트릭스 형상으로 배치하여 화소부를 구성하고, 액티브 매트릭스형의 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형의 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 형성된 대향 기판의 사이에 액정층을 형성하고, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 형성된 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 전극과 전기적으로 접속하는 제 4 단자를 단자부에 형성한다. 이 제 4 단자는, 공통 전극을 고정 전위, 예를 들어 GND, 0V 등에 설정하기 위한 단자다.
산화물 절연막(107), 도전층(111), 화소 전극층(110) 위에 배향막으로서 기능하는 절연층(191)을 형성한다.
대향 기판(190)에, 착색층(195), 대향 전극층(194), 배향막으로서 기능하는 절연층(193)을 형성한다. 기판(100)과 대향 기판(190)을, 액정 표시 장치 셀 갭을 조절하는 스페이서를 사이에 두고, 액정층(192)을 협지하여 씰재(도시하지 않음)에 의해 접합한다. 상기 접합 공정은 감압하에서 행하여도 좋다.
씰재로서는, 대표적으로는 가시광 경화성, 자외선 경화성 또는 열 경화성 수지를 사용하는 것이 바람직하다. 대표적으로는, 아크릴 수지, 에폭시 수지, 아민 수지 등을 사용할 수 있다. 또한, 광(대표적으로는 자외선) 중합 개시제, 열경화제, 필러, 커플링제를 포함하여도 좋다.
액정층(192)은, 틈에 액정 재료를 봉입하여 형성한다. 액정층(192)은, 기판(100)과 대향 기판(190)을 접합하기 전에 적하하는 디스펜서법(적하법)을 사용하여도 좋고, 기판(100)과 대향 기판(190)을 접합한 후 모세관 현상을 사용하여 액정을 주입하는 주입법을 사용할 수 있다. 액정 재료로서는 특히 한정은 없으며, 다양한 재료를 사용할 수 있다. 또한, 액정 재료로서 블루상(blue phase)을 나타내는 재료를 사용하면 배향막을 불필요로 할 수 있다.
기판(100)의 외측에 편광판(196a)을, 대향 기판(190)의 외측에 편광판(196b)을 형성하고, 본 실시형태에 있어서의 투과형의 액정 표시 장치를 제작할 수 있다(도 1 참조.).
또한, 본 실시형태에서는 도시하지 않지만, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절하게 설치한다. 예를 들어, 편광기판 및 위상차 기판에 의한 원편광을 사용하여도 좋다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 사용하여도 좋다.
액티브 매트릭스형의 액정 표시 장치에 있어서는, 매트릭스 형상으로 배치된 화소 전극을 구동함으로써, 화면 위에 표시 패턴이 형성된다. 상세하게는 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다.
액정 표시 장치의 동영상 표시에 있어서, 액정 분자 자체의 응답이 느리기 때문에, 잔상이 생기거나, 또는 동영상의 흐릿함이 생긴다는 문제가 있다. 액정 표시 장치의 동영상 특성을 개선하기 위해서, 전체면 흑 표시를 1 프레임 걸러서 행하는, 소위, 흑 삽입이라고 불리는 구동 기술이 있다.
또한, 수직 동기 주파수를 통상의 1.5배, 바람직하게는 2배 이상으로 함으로써 동영상 특성을 개선하는, 소위 배속 구동이라고 불리는 구동 기술도 있다.
또한, 액정 표시 장치의 동영상 특성을 개선하기 위해서, 백 라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용하여 면 광원을 구성하고, 면 광원을 구성하고 있는 각 광원을 독립적으로 1 프레임 기간 내에서 간헐 점등 구동하는 구동 기술도 있다. 면 광원으로서, 3종류 이상의 LED를 사용하여도 좋고, 백색 발광의 LED를 사용하여도 좋다. 독립적으로 복수의 LED를 제어할 수 있기 때문에, 액정층의 광학 변조의 전환 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은, LED를 부분적으로 소등할 수 있기 때문에, 특히 1 화면을 차지하는 검은 표시 영역의 비율이 많은 영상 표시의 경우에는, 소비 전력의 저감 효과를 도모할 수 있다.
이들의 구동 기술을 조합함으로써, 액정 표시 장치의 동영상 특성 등의 표시 특성을 종래보다도 개선할 수 있다.
산화물 반도체를 사용한 박막 트랜지스터로 형성함으로써, 제조 비용을 저감할 수 있다. 특히, 상기 방법에 의해, 산화물 반도체층에 접하여 산화물 절연막을 형성함으로써, 안정된 전기 특성을 갖는 박막 트랜지스터를 제작하고, 제공할 수 있다. 따라서, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.
채널 형성 영역의 반도체층은 고저항화 영역이므로, 박막 트랜지스터의 전기 특성은 안정화되고, 오프 전류의 증가 등을 방지할 수 있다. 따라서, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치로 하는 것이 가능해진다.
또한, 박막 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 화소부 또는 구동 회로와 동일 기판 위에 보호 회로를 형성하는 것이 바람직하다. 보호 회로는, 산화물 반도체층을 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다. 예를 들어, 보호 회로는 화소부와, 주사선 입력 단자 및 신호선 입력 단자 사이에 배치된다. 본 실시형태에서는 복수의 보호 회로를 배치하고, 주사선, 신호선 및 용량 버스선에 정전기 등에 의해 서지 전압이 인가되어, 화소 트랜지스터 등이 파괴되지 않도록 구성되어 있다. 따라서, 보호 회로에는 서지 전압이 인가되었을 때, 공통 배선에 전하를 방출하도록 구성한다. 또한, 보호 회로는, 주사선 및 공통 배선 사이에 병렬로 배치된 비선형 소자에 의해 구성된다. 비선형 소자는, 다이오드와 같은 2단자 소자 또는 트랜지스터와 같은 3단자 소자로 구성된다. 예를 들어, 화소부의 박막 트랜지스터(170)와 같은 공정에서 형성할 수도 있고, 예를 들어 트랜지스터의 게이트 단자와 드레인 단자를 접속함으로써 다이오드로 같은 특성을 갖게 할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절하게 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 있어서, 산화물 반도체층과 소스 전극층 또는 드레인 전극층 사이에, 소스 영역 및 드레인 영역으로서 산화물 도전층을 형성하는 예를 도 6 및 도 7에 도시한다. 따라서, 다른 부분은 실시형태 1과 마찬가지로 행할 수 있고, 실시형태 1과 동일 부분 또는 같은 기능을 갖는 부분, 및 공정의 반복 설명은 생략한다. 또한, 도 6 및 도 7은 도 1 내지 도 5과 공정이 일부 다른 점 이외는 같기 때문에, 같은 개소에는 같은 부호를 사용하여, 같은 개소의 상세한 설명은 생략한다.
우선, 실시형태 1에 따라서, 실시형태 1에 있어서의 도 3b의 공정까지 행한다. 도 6a은, 도 3b와 동일하다.
탈수화 또는 탈수소화된 산화물 반도체층(133, 134) 위에 산화물 도전막(140)을 형성하고, 산화물 도전막(140) 위에 금속 도전재료로 이루어지는 금속 도전막을 적층한다.
산화물 도전막(140)의 성막 방법은, 스퍼터링법이나 진공 증착법(전자 빔 증착법 등)이나, 아크 방전 이온 플레이팅법이나, 스프레이법을 사용한다. 산화물 도전막(140)의 재료로서는, 산화아연을 성분으로서 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 그러한 산화물 도전막(140)으로서, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 적용할 수 있다. 막 두께는 50nm 이상 300nm 이하의 범위 내에서 적절하게 선택한다. 또한, 스퍼터링법을 사용하는 경우, SiO2를 2wt% 이상 1Owt% 이하 포함하는 타깃을 사용하여 성막을 행하고, 산화물 도전막에 결정화를 저해하는 SiOx(X>0)를 포함시켜, 이후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리 시에 결정화되어 버리는 것을 억제하는 것이 바람직하다.
다음에, 제 4 포토리소그래피 공정을 행하여, 레지스트 마스크(136a, 136b, 136c, 136d, 136e, 136f)를 형성하고, 에칭에 의해 금속 도전막의 불필요한 부분을 제거하여 소스 전극층(105a), 드레인 전극층(105b), 소스 전극층(165a), 드레인 전극층(165b), 접속 전극(120), 및 제 2 단자(122)를 형성한다(도 6b 참조.).
또한, 금속 도전막의 에칭 시에, 산화물 도전막(140) 및 산화물 반도체층(133, 134)도 제거되지 않도록 각각의 재료 및 에칭 조건을 적절하게 조절한다.
다음에, 레지스트 마스크(136a, 136b, 136c, 136d, 136e, 136f)를 제거하고, 소스 전극층(105a), 드레인 전극층(105b), 소스 전극층(165a), 드레인 전극층(165b)을 마스크로 하여, 산화물 도전막(140)을 에칭하고, 산화물 도전층(164a, 164b), 산화물 도전층(104a, 104b)을 형성한다(도 6c 참조.). 산화아연을 성분으로 하는 산화물 도전막(140)은, 예를 들어 레지스트의 박리액과 같은 알칼리성 용액을 사용하여 용이하게 에칭할 수 있다. 또한 동일 공정에서, 단자부에도 산화물 도전층(138, 139)이 형성된다.
산화물 반도체층과 산화물 도전막의 에칭 속도의 차이를 이용하여, 채널 형성 영역을 형성하기 위해서 산화물 도전막을 분할하기 위한 에칭 처리를 행한다. 산화물 도전막의 에칭 속도가 산화물 반도체층과 비교하여 빠른 것을 이용하여, 산화물 반도체층 위의 산화물 도전막을 선택적으로 에칭한다.
따라서, 레지스트 마스크(136a, 136b, 136c, 136d, 136e, 136f)의 제거는, 애싱 공정에 의해 제거하는 것이 바람직하다. 박리액을 사용한 에칭의 경우는, 산화물 도전막(140) 및 산화물 반도체층(133, 134)이 과잉으로 에칭되지 않도록, 에칭 조건(에천트의 종류, 농도, 에칭 시간)을 적절하게 조정한다.
본 실시형태와 같이, 산화물 반도체층을 섬 형상으로 에칭한 후에, 산화물 도전막과 금속 도전막을 적층시켜서, 동일 마스크로 소스 전극층 및 드레인 전극층을 포함하는 배선 패턴을 에칭함으로써, 금속 도전막의 배선 패턴 하에, 산화물 도전막을 잔존시킬 수 있다.
게이트 배선(도전층(162))과 소스 배선(드레인 전극층(165b))의 콘택트에 있어서도, 소스 배선의 하층에 산화물 도전층(164b)이 형성됨으로써, 산화물 도전층(164b)이 버퍼로 되어 바람직하고, 또한 금속과는 절연성의 산화물을 만들지 않으므로 바람직하다.
산화물 반도체층(133, 134)에 접하는 보호 절연막이 되는 산화물 절연막(107)을 형성한다. 본 실시형태에서는, 산화물 절연막(107)으로서 막 두께 300nm의 산화실리콘막을, 스퍼터링법을 사용하여 성막한다.
다음으로, 불활성 가스 분위기하, 또는 질소 가스 분위기하에서 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 행한다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리를 행하면, 산화물 절연막(107)과 겹치는 산화물 반도체층(133, 134)의 일부가 산화물 절연막(107)에 접한 상태로 가열된다.
이상의 공정을 거침으로써, 성막 후의 산화물 반도체층에 대하여 탈수화 또는 탈수소화를 위한 가열 처리를 행하여 저저항화한 후, 산화물 반도체층의 일부를 선택적으로 산소 과잉 상태로 한다.
그 결과, 산화물 반도체층(133)에 있어서, 게이트 전극층(161)과 겹치는 채널 형성 영역(166)은, I형으로 되고, 소스 전극층(165a) 및 산화물 도전층(164a)에 겹치는 고저항 소스 영역(167a)과, 드레인 전극층(165b) 및 산화물 도전층(164b)에 겹치는 고저항 드레인 영역(167b)이 자기 정합적으로 형성되고, 산화물 반도체층(163)이 형성된다. 마찬가지로, 산화물 반도체층(134)에 있어서, 채널 형성 영역(116)은, I형으로 되고, 소스 전극층(105a) 및 산화물 도전층(104a)에 겹치는 고저항 소스 영역(117a)과, 드레인 전극층(105b) 및 산화물 도전층(104b)에 겹치는 고저항 드레인 영역(117b)이 자기 정합적으로 형성되고, 산화물 반도체층(103)이 형성된다.
산화물 반도체층(163, 103)과 금속 재료로 이루어지는 드레인 전극층(105b), 드레인 전극층(165b) 사이에 배치되는 산화물 도전층(104b, 164b)은 저저항 드레인 영역(LRN(Low Resistance N-type conductivity) 영역, LRD(Low Resistance Drain) 영역이라고도 부름)으로서도 기능한다. 마찬가지로, 산화물 반도체층(163, 103)과 금속 재료로 이루어지는 소스 전극층(105a), 소스 전극층(165a)의 사이에 배치되는 산화물 도전층(104a, 164a)은 저저항 소스 영역(LRN; Low Resistance N-type conductivity) 영역, LRS(Low ResistanceSource) 영역이라고도 부름)으로서도 기능한다. 산화물 반도체층, 저저항 드레인 영역, 금속 재료로 이루어지는 드레인 전극층의 구성으로 함으로써, 보다 트랜지스터의 내압을 향상시킬 수 있다. 구체적으로는, 저저항 드레인 영역의 캐리어 농도는, 고저항 드레인 영역(HRD 영역)보다도 크고, 예를 들어 1×1O20/㎤ 이상 1×1O21/㎤ 이하의 범위 내이면 바람직하다.
이상의 공정에 의해, 동일 기판 위에 있어서, 구동 회로부에 박막 트랜지스터(181), 화소부에 박막 트랜지스터(171)를 제작할 수 있다. 박막 트랜지스터(171, 181)는, 고저항 소스 영역, 고저항 드레인 영역, 및 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는 보텀 게이트형 박막 트랜지스터이다. 따라서, 박막 트랜지스터(171, 181)는, 고전계가 인가되어도 고저항 드레인 영역 또는 고저항 소스 영역이 버퍼로 되어 국소적인 고전계가 인가되지 않고, 트랜지스터의 내압을 향상시킨 구성으로 된다.
또한, 용량부가 있어서, 용량 배선(108), 게이트 절연층(102), 산화물 도전층(104b)과 같은 공정에서 형성되는 산화물 도전층, 드레인 전극층(105b)과 같은 공정에서 형성되는 금속 도전층, 산화물 절연막(107)과의 적층으로 이루어지는 용량(146)이 형성된다.
다음으로, 산화물 절연막(107) 위에 평탄화 절연층(109)을 형성한다. 또한, 본 실시형태에서는, 평탄화 절연층(109)은, 화소부에만 형성한다. 평탄화 절연층(109)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용할 수 있다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연층(109)을 형성하여도 좋다.
또한 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-0-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
평탄화 절연층(109)의 형성법은, 특히 한정되지 않고, 그 재료에 따라서, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 본 실시형태에서는, 평탄화 절연층(109)으로서 감광성 아크릴을 사용하여 형성한다.
다음에, 제 5 포토리소그래피 공정을 행하고, 레지스트 마스크를 형성하고, 평탄화 절연층(109), 및 산화물 절연막(107)의 에칭에 의해 드레인 전극층(105b)에 달하는 콘택트 홀(125)을 형성하고, 레지스트 마스크를 제거한다(도 6d 참조.). 또한, 여기에서의 에칭에 의해 제 2 단자(122)에 달하는 콘택트 홀(127), 접속 전극(120)에 달하는 콘택트 홀(126)도 형성한다.
다음에, 투광성을 갖는 도전막을 성막하고, 제 6 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 화소 전극층(110), 도전층(111), 단자 전극(128, 129)을 형성하고, 레지스트 마스크를 제거한다(도 7a 참조.).
실시형태 1과 마찬가지로, 액정층(192)을 협지하여 대향 기판(190)을 접합하여, 본 실시형태의 액정 표시 장치를 제작한다(도 7b 참조.).
소스 영역 및 드레인 영역으로서, 산화물 도전층을 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 형성함으로써, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있고, 트랜지스터를 고속 동작시킬 수 있다. 소스 영역 및 드레인 영역으로서 산화물 도전층을 사용하는 것은, 주변 회로(구동 회로)의 주파수 특성을 향상시키기 위해서 유효하다. 금속 전극(Ti 등)과 산화물 반도체층의 접촉과 비교하여, 금속 전극(Ti 등)과 산화물 도전층의 접촉은, 접촉 저항을 낮출 수 있기 때문이다.
또한, 액정 패널로 배선 재료의 일부로서 사용되고 있는 몰리브덴(Mo; 예를 들어, Mo/Al/Mo)은, 산화물 반도체층과의 접촉 저항이 높아서 과제이었다. 이것은, Ti와 비교하여 Mo는 산화하기 어렵기 때문에 산화물 반도체층으로부터 산소를 추출하는 작용이 약하고, Mo와 산화물 반도체층의 접촉 계면이 N형화하지 않기 때문이다. 그러나, 이러한 경우라도, 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 산화물 도전층을 개재시킴으로써 접촉 저항을 저감할 수 있고, 주변 회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
박막 트랜지스터의 채널 길이가, 산화물 도전층의 에칭 시에 정해지기 때문에, 보다 단채널화할 수 있다. 예를 들어, 채널 길이 L을 0.1μm 이상 2μm 이하로 짧게 하여, 동작 속도를 고속화할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 또는 실시형태 2에 있어서, 산화물 반도체층과 소스 전극층 또는 드레인 전극층 사이에, 소스 영역 및 드레인 영역으로서 산화물 도전층을 형성하는 다른 예를 도 8 및 도 9에 도시한다. 따라서, 그 외는 실시형태 1 또는 실시형태 2과 마찬가지로 행할 수 있고, 실시형태 1 또는 실시형태 2와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정의 반복 설명은 생략한다. 또한, 도 8 및 도 9는, 도 1 내지 도 7과 공정이 일부 다른 점 이외는 같기 때문에, 같은 개소에는 같은 부호를 사용하고, 같은 개소의 상세한 설명은 생략한다.
우선, 실시형태 1에 따라서, 기판(100) 위에 금속 도전막을 형성하고, 금속 도전막을 제 1 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 에칭하고, 제 1 단자(121), 게이트 전극층(161), 도전층(162), 게이트 전극층(101), 용량 배선(108)을 형성한다.
다음에, 제 1 단자(121), 게이트 전극층(161), 도전층(162), 게이트 전극층(101), 용량 배선(108) 위에 게이트 절연층(102)을 형성하고, 산화물 반도체막, 산화물 도전막을 적층한다. 게이트 절연층, 산화물 반도체막, 및 산화물 도전막은 대기에 노출되지 않고 연속적으로 성막할 수 있다.
산화물 도전막 위에 제 2 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 레지스트 마스크를 사용하여 게이트 절연층, 산화물 반도체막, 및 산화물 도전막을 에칭하고, 제 1 단자(121)에 달하는 콘택트 홀(119), 도전층(162)에 달하는 콘택트 홀(118)을 형성한다.
제 2 포토리소그래피 공정에 의한 레지스트 마스크를 제거하고, 다음에 산화물 도전막 위에 제 3 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 제 3 포토리소그래피 공정에 의한 레지스트 마스크를 사용하여 섬 형상의 산화물 반도층 및 산화물 도전층을 형성한다.
이와 같이, 산화물 반도체막 및 산화물 도전막을 게이트 절연층 전면에 적층한 상태로, 게이트 절연층에 콘택트 홀을 형성하는 공정을 행하면, 게이트 절연층 표면에 레지스트 마스크가 직접 접하지 않기 때문에, 게이트 절연층 표면의 오염(불순물 등의 부착 등)을 막을 수 있다. 따라서, 게이트 절연층과 산화물 반도체막, 산화물 도전막의 계면 상태를 양호하게 할 수 있기 때문에, 신뢰성 향상으로 연결된다.
다음으로, 산화물 반도체층 및 산화물 도전층을 적층시킨 상태에서 탈수화, 탈수소화의 열 처리를 행한다. 400℃로부터 700℃의 온도로 열 처리함으로써, 산화물 반도체층의 탈수화, 탈수소화가 도모되고, 그 후의 물(H2O)의 재함침을 막을 수 있다.
이 열 처리에 의해, 산화물 도전층에 산화실리콘과 같은 결정화 저해 물질이 포함되어 있지 않는 한, 산화물 도전층은 결정화한다. 산화물 도전층의 결정은 하지면에 대하여 기둥 형상으로 성장한다. 그 결과, 소스 전극층 및 드레인 전극층을 형성하기 위해서, 산화물 도전층의 상층의 금속 도전막을 에칭하는 경우, 언더 컷(under cut)이 형성되는 것을 막을 수 있다.
또한, 산화물 반도체층의 탈수화, 탈수소화의 열 처리에 의해, 산화물 도전층의 도전성을 향상시킬 수 있다. 또한, 산화물 도전층만 산화물 반도체층의 열 처리보다 저온에서 열 처리하여도 좋다.
또한, 산화물 반도체층 및 산화물 도전층의 제 1 가열 처리는, 섬 형상의 산화물 반도체층 및 산화물 도전층으로 가공하기 전의 산화물 반도체막 및 산화물 도전막에 행할 수도 있다. 그 경우에는, 제 1 가열 처리 후에, 가열 장치로부터 기판을 추출하여, 포토리소그래피 공정을 행한다.
이상의 공정에서, 산화물 반도체층(133, 134), 산화물 도전층(142, 143)이 얻어진다(도 8a 참조.). 산화물 반도체층(133) 및 산화물 도전층(142), 산화물 반도체층(134) 및 산화물 도전층(143)은 각각 같은 마스크를 사용하여 형성된 섬 형상의 적층이다.
다음에, 제 4 포토리소그래피 공정을 행하여, 레지스트 마스크(136a, 136b, 136c, 136d, 136e, 136f)를 형성하고, 에칭에 의해 금속 도전막의 불필요한 부분을 제거하여 소스 전극층(105a), 드레인 전극층(105b), 소스 전극층(165a), 드레인 전극층(165b), 접속 전극(120), 및 제 2 단자(122)를 형성한다(도 8b 참조.).
또한, 금속 도전막의 에칭 시에, 산화물 도전층(142, 143) 및 산화물 반도체층(133, 134)도 제거되지 않도록 각각의 재료 및 에칭 조건을 적절하게 조절한다.
다음에, 레지스트 마스크(136a, 136b, 136c, 136d, 136e, l36f)를 제거하고, 소스 전극층(105a), 드레인 전극층(105b), 소스 전극층(165a), 드레인 전극층(165b)을 마스크로 하여, 산화물 도전층(142, 143)을 에칭하고, 산화물 도전층(164a, 164b), 산화물 도전층(104a, 104b)을 형성한다(도 8c 참조.). 산화아연을 성분으로 하는 산화물 도전층(142, 143)은, 예를 들어 레지스트의 박리액과 같은 알칼리성 용액을 사용하여 용이하게 에칭할 수 있다.
따라서, 레지스트 마스크(136a, 136b, 136c, 136d, 136e, 136f)의 제거는, 애싱 공정에 의해 제거하는 것이 바람직하다. 박리액을 사용한 에칭의 경우는, 산화물 도전층(142, 143) 및 산화물 반도체층(133, 134)이 과잉으로 에칭되지 않도록, 에칭 조건(에천트의 종류, 농도, 에칭 시간)을 적절하게 조정한다.
산화물 반도체층(133, 134)에 접하는 보호 절연막이 되는 산화물 절연막(107)을 형성한다. 본 실시형태에서는, 산화물 절연막(107)으로서 막 두께 300nm의 산화실리콘막을, 스퍼터링법을 사용하여 성막한다.
다음으로, 불활성 가스 분위기하, 또는 질소 가스 분위기하에서 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃이상 350℃ 이하)를 행한다. 예를 들어, 질소 분위기하에서 250℃에서, 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리를 행하면, 산화물 절연막(107)과 겹치는 산화물 반도체층(133, 134)의 일부가 산화물 절연막(107)에 접한 상태로 가열된다.
이상의 공정을 거침으로써, 성막 후의 산화물 반도체층에 대하여 탈수화 또는 탈수소화를 위한 가열 처리를 행하여 저저항화한 후, 산화물 반도체층의 일부를 선택적으로 산소 과잉 상태로 한다.
그 결과, 산화물 반도체층(133)에 있어서, 게이트 전극층(161)과 겹치는 채널 형성 영역(166)은, I형으로 되고, 소스 전극층(165a) 및 산화물 도전층(164a)에 겹치는 고저항 소스 영역(167a)과, 드레인 전극층(165b) 및 산화물 도전층(164b)에 겹치는 고저항 드레인 영역(167b)이 자기 정합적으로 형성되고, 산화물 반도체층(163)이 형성된다. 마찬가지로, 산화물 반도체층(134)에 있어서, 게이트 전극층(101)과 겹치는 채널 형성 영역(116)은, I형으로 되고, 소스 전극층(105a) 및 산화물 도전층(104a)에 겹치는 고저항 소스 영역(117a)과, 드레인 전극층(105b) 및 산화물 도전층(104b)에 겹치는 고저항 드레인 영역(117b)이 자기 정합적으로 형성되고, 산화물 반도체층(103)이 형성된다.
산화물 반도체층(163, 103)과 금속 재료로 이루어지는 드레인 전극층(105b), 드레인 전극층(165b)의 사이에 배치되는 산화물 도전층(104b, 164b)은 저저항 드레인 영역(LRN 영역, LRD 영역이라고도 부름)으로서도 기능한다. 마찬가지로, 산화물 반도체층(163, 103)과 금속 재료로 이루어지는 소스 전극층(105a), 소스 전극층(165a)의 사이에 배치되는 산화물 도전층(104a, 164a)은 저저항 소스 영역(LRN 영역, LRS 영역이라고도 부름)으로서도 기능한다. 산화물 반도체층, 저저항 드레인 영역, 금속 재료로 이루어지는 드레인 전극층의 구성으로 함으로써, 보다 트랜지스터의 내압을 향상시킬 수 있다. 구체적으로는, 저저항 드레인 영역의 캐리어 농도는, 고저항 드레인 영역(HRD 영역)보다도 크고, 예를 들어 1×1O20/㎤ 이상 1×1O21/㎤ 이하의 범위 내이면 바람직하다.
이상의 공정에 의해, 동일 기판 위에 있어서, 구동 회로부에 박막 트랜지스터(182), 화소부에 박막 트랜지스터(172)를 제작할 수 있다. 박막 트랜지스터(172, 182)는, 고저항 소스 영역, 고저항 드레인 영역, 및 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는 보텀 게이트형 박막 트랜지스터이다. 따라서, 박막 트랜지스터(172, 182)는, 고전계가 인가되어도 고저항 드레인 영역 또는 고저항 소스 영역이 버퍼로 되어 국소적인 고전계가 인가되지 않고, 트랜지스터의 내압을 향상시킨 구성으로 된다.
다음에, 제 5 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 산화물 절연막(107)의 에칭에 의해 드레인 전극층(105b)에 달하는 콘택트 홀(125)을 형성하고, 레지스트 마스크를 제거한다(도 8d 참조.). 또한, 여기에서의 에칭에 의해 제 2 단자(122)에 달하는 콘택트 홀(127), 접속 전극(120)에 달하는 콘택트 홀(126)도 형성한다.
다음에, 투광성을 갖는 도전막을 성막하고, 제 6 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 화소 전극층(110), 도전층(111), 단자 전극(128, 129)을 형성하고, 레지스트 마스크를 제거한다(도 9a 참조.).
실시형태 1과 마찬가지로, 액정층(192)을 협지하여 대향 기판(190)을 접합하고, 본 실시형태의 액정 표시 장치를 제작한다(도 9b 참조.).
소스 영역 및 드레인 영역으로서, 산화물 도전층을 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 배치함으로써, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있고, 트랜지스터의 고속 동작을 할 수 있다. 소스 영역 및 드레인 영역으로서 산화물 도전층을 사용하는 것은, 주변 회로(구동 회로)의 주파수 특성을 향상시키기 위해서 유효하다. 금속 전극(Ti 등)과 산화물 반도체층의 접촉과 비교하여, 금속 전극(Ti 등)과 산화물 도전층의 접촉은, 접촉 저항을 낮출 수 있기 때문이다.
산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 산화물 도전층을 개재시킴으로써 접촉 저항을 저감할 수 있고, 주변 회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
박막 트랜지스터의 채널 길이가, 산화물 도전층의 에칭 시에 정해지기 때문에, 보다 채널 길이를 짧게 할 수 있다. 예를 들어, 채널 길이 L 0.1μm 이상 2μm 이하로 짧게 하여, 동작 속도를 고속화할 수 있다.
(실시형태 4)
여기서는, 제 1 기판과 제 2 기판 사이에 액정층을 봉입하는 액정 표시 장치에 있어서, 제 2 기판에 형성된 대향 전극과 전기적으로 접속하기 위한 공통 접속부를 제 1 기판 위에 형성하는 예를 나타낸다. 또한, 제 1 기판에는 스위칭 소자로서 박막 트랜지스터가 형성되고, 공통 접속부의 제작 공정을 화소부의 스위칭 소자의 제작 공정과 공통화시킴으로써 공정을 복잡하게 하지 않고 형성한다.
공통 접속부는, 제 1 기판과 제 2 기판을 접착하기 위한 씰재와 겹치는 위치에 배치되고, 씰재에 포함되는 도전성 입자를 통하여 대향 전극과 전기적인 접속이 행해진다. 또는, 씰재와 겹치지 않는 개소(단 화소부를 제외함)에 공통 접속부를 형성하고, 공통 접속부에 겹치도록 도전성 입자를 포함하는 페이스트를 씰재와는 별도로 형성하고, 대향 전극과 전기적인 접속이 행해진다.
도 36a는 박막 트랜지스터와 공통 접속부를 동일 기판 위에 제작하는 반도체 장치의 단면 구조도를 도시하는 도면이다.
도 36a에 있어서, 화소 전극층(227)과 전기적으로 접속하는 박막 트랜지스터(220)는, 화소부에 배치되는 채널 에치형의 박막 트랜지스터이며, 본 실시형태에서는, 실시형태 1의 박막 트랜지스터(170)와 같은 구조를 사용한다.
또한, 도 36b는 공통 접속부의 상면도의 일례를 도시하는 도면이며, 도면 중의 쇄선 C3-C4에 따른 공통 접속부의 단면도가 도 36a에 상당한다. 또한, 도 36b에 있어서 도 36a와 동일한 부분에는 같은 부호를 사용하여 설명한다.
공통 전위선(210)은, 게이트 절연층(202) 위에 형성되고, 박막 트랜지스터(220)의 소스 전극층 및 드레인 전극층과 같은 재료 및 같은 공정으로 제작된다.
또한, 공통 전위선(210)은, 보호 절연층(203)으로 덮이고, 보호 절연층(203)은, 공통 전위선(210)과 겹치는 위치에 복수의 개구부를 갖는다. 이 개구부는, 박막 트랜지스터(220)의 드레인 전극층과 화소 전극층(227)을 접속하는 콘택트 홀과 같은 공정에서 제작된다.
또한, 여기에서는 면적 사이즈가 크게 다르기 때문에, 화소부에 있어서의 콘택트 홀과, 공통 접속부의 개구부로 구분 사용하여 부르기로 한다. 또한, 도 36a에서는, 화소부와 공통 접속부와 같은 축척으로 도시하지 않고, 예를 들어 공통 접속부의 쇄선 C3-C4의 길이가 500μm 정도인 것에 대하여, 박막 트랜지스터의 폭은 50μm 미만이며, 실제로는 10배 이상 면적 사이즈가 크지만, 이해하기 쉽게 하기 위해서, 도 36a에 화소부와 공통 접속부의 축척을 각각 바꾸어 도시한다.
또한, 공통 전극층(206)은, 보호 절연층(203) 위에 형성되고, 화소부의 화소 전극층(227)과 같은 재료 및 같은 공정으로 제작된다.
이와 같이, 화소부의 스위칭 소자의 제작 공정과 공통시켜서 공통 접속부의 제작 공정을 행한다. 공통 전위선은 금속 배선으로서 배선 저항의 저감을 도모하는 구성으로 하는 것이 바람직하다.
그리고 화소부와 공통 접속부가 형성된 제 1 기판과, 대향 전극을 갖는 제 2 기판을 씰재를 사용하여 고정한다.
씰재에 도전성 입자를 포함시키는 경우는, 씰재와 공통 접속부가 겹치도록 한 쌍의 기판의 위치 맞춤이 행해진다. 예를 들어, 소형의 액정 패널에 있어서는, 화소부의 대각 등에 2개의 공통 접속부가 씰재와 겹쳐서 배치된다. 또한, 대형 액정 패널에 있어서는, 4개 이상의 공통 접속부가 씰재와 겹쳐셔 배치된다.
또한, 공통 전극층(206)은, 씰재에 포함되는 도전성 입자와 접촉하는 전극이며, 제 2 기판의 대향 전극과 전기적으로 접속이 행해진다.
액정 주입법을 사용하는 경우는, 씰재로 한 쌍의 기판을 고정한 후, 액정을 한 쌍의 기판 간에 주입한다. 또한, 액정 적하법을 사용하는 경우는, 제 2 기판 또는 제 1 기판 위에 씰재를 묘화하고, 액정을 적하시킨 후, 감압하에서 한 쌍의 기판을 접합한다.
또한, 본 실시형태에서는, 대향 전극과 전기적으로 접속하는 공통 접속부의 예를 나타내었지만, 특히 한정되지 않고, 다른 배선과 접속하는 접속부나, 외부 접속 단자 등과 접속하는 접속부에 사용할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절하게 조합하여서 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 박막 트랜지스터의 제작 공정의 일부가 실시형태 1과 다른 예를 도 10에 도시한다. 도 10은, 도 1 내지 도 5와 공정이 일부 다른 점 이외에는 같기 때문에, 같은 개소에는 같은 부호를 사용하고, 같은 개소의 상세한 설명은 생략한다.
우선, 실시형태 1에 따라서, 기판 위에 게이트 전극층, 게이트 절연층, 및 산화물 반도체막(130)을 형성하고, 산화물 반도체막(130)을 제 2 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층(131, 132)으로 가공한다.
다음으로, 산화물 반도체층(131, 132)의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제 1 가열 처리의 온도는, 400℃ 이상 기판의 변형점 미만, 바람직하게는 425℃ 이상으로 한다. 또한, 425℃ 이상이면 열 처리 시간은 1시간 이하라도 좋지만, 425℃ 미만이면 가열 처리 시간은, 1시간보다도 장시간 행하는 것으로 한다. 여기에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기 하에 있어서 가열 처리를 행한 후, 대기에 접촉하지 않고, 산화물 반도체층으로의 물이나 수소의 재혼입을 막아, 산화물 반도체층을 얻는다. 그 후, 같은 노(爐)에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)를 도입하여 냉각을 행한다. 산소 가스 또는 N2O 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉 산소 가스 또는 N2O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논아크 램프, 카본아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발생하는 광(전자파)의 폭사에 의해, 피처리물을 가열하는 장치이다. 또한, LRTA 장치는, 램프뿐만 아니라, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 폭사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. GRTA란 고온의 가스를 사용하여 가열 처리를 행하는 방법이다. 가스에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다. RTA법을 사용하여, 600℃ 내지 750℃에서 수분간 가열 처리를 행하여도 좋다.
또한, 탈수화 또는 탈수소화를 행하는 제 1 가열 처리 후에 200℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 300℃ 이하의 온도로 산소 가스 또는 N2O 가스 분위기하에서의 가열 처리를 행하여도 좋다.
또한, 산화물 반도체층(131, 132)의 제 1 가열 처리는, 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막(130)에 행할 수도 있다. 그 경우에는, 제 1 가열 처리 후에, 가열 장치로부터 기판을 추출하여, 포토리소그래피 공정을 행한다.
이상의 공정을 거침으로써 산화물 반도체막 전체를 산소 과잉 상태로 함으로써, 고저항화, 즉 I형화시킨다. 따라서, 전체가 I형화한 산화물 반도체층(168, 198)을 얻는다.
다음으로, 산화물 반도체층(168, 198) 위에, 제 3 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층 및 드레인 전극층을 형성하고, 스퍼터링법으로 산화물 절연막(107)을 형성한다.
다음으로, 박막 트랜지스터의 전기적 특성의 편차를 경감시키기 위해서, 불활성 가스 분위기하, 또는 질소 가스 분위기하에서 가열 처리(바람직하게는 150℃ 이상 350℃ 미만)를 행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다.
제 4 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 게이트 절연층 및 산화물 절연막에 제 1 단자(121), 도전층(162), 드레인 전극층(105b), 제 2 단자(122)에 달하는 콘택트 홀을 형성한다. 투광성을 갖는 도전막을 형성한 후, 제 5 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 화소 전극층(110), 도전층(111), 단자 전극(128), 단자 전극(129), 배선층(145)을 형성한다.
본 실시형태에서는, 제 1 단자(121)와 단자 전극(128)의 접속을, 접속 전극(120)을 통하지 않고 직접 행하는 예이다. 또한, 드레인 전극층(165b)과 도전층(162)의 접속은, 배선층(145)을 통하여 행한다.
또한, 용량부에 있어서, 용량 배선(108), 게이트 절연층(102), 소스 전극층 및 드레인 전극층과 같은 공정에서 형성되는 금속 도전층, 산화물 절연막(107), 화소 전극층(110)과의 적층으로 이루어지는 용량(148)이 형성된다.
이상의 공정에 의해, 동일 기판 위에 있어서, 구동 회로부에 박막 트랜지스터(183), 화소부에 박막 트랜지스터(173)를 제작할 수 있다.
실시형태 1과 마찬가지로, 액정층(192)을 협지하여 대향 기판(190)을 접합, 본 실시형태의 액정 표시 장치를 제작한다(도 10 참조.).
본 실시형태는, 다른 실시형태에 기재한 구성과 적절하게 조합하여서 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대하여 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는, 실시형태 1 내지 5에 따라서 형성한다. 또한, 실시형태 1 내지 5에 나타내는 박막 트랜지스터는 n채널형 TFT이므로, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 12a에 도시한다. 표시 장치의 기판(5300) 위에는, 화소부(5301), 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 신호선 구동 회로(5304)를 갖는다. 화소부(5301)에는, 복수의 신호선이 신호선 구동 회로(5304)로부터 연신하여 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(5302), 및 주사선 구동 회로(5303)로부터 연신하여 배치된다. 또한 주사선과 신호선의 교차 영역에는, 각각, 표시 소자를 갖는 화소가 매트릭스 형상으로 배치된다. 또한, 표시 장치의 기판(5300)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여, 타이밍 제어 회로(5305; 컨트롤러, 제어 IC라고도 함)에 접속된다.
도 12a에서는, 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 신호선 구동 회로(5304)는, 화소부(5301)와 같은 기판(5300) 위에 형성된다. 따라서, 외부에 형성하는 구동 회로 등의 부품의 수가 줄어들므로, 비용의 저감을 도모할 수 있다. 또한, 기판(5300) 외부에 구동 회로를 형성한 경우의 배선을 연신시키는 것에 의한 접속부에서의 접속수를 저감할 수 있고, 신뢰성의 향상, 또는 제조 수율의 향상을 도모할 수 있다.
또한, 타이밍 제어 회로(5305)는, 제 1 주사선 구동 회로(5302)에 대하여, 일례로서, 제 1 주사선 구동 회로용 스타트 신호(GSP1), 주사선 구동 회로용 클록 신호(GCLK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는, 제 2 주사선 구동 회로(5303)에 대하여, 일례로서, 제 2 주사선 구동 회로용 스타트 신호(GSP2; 스타트 펄스라고도 함), 주사선 구동 회로용 클록 신호(GCLK2)를 공급한다. 타이밍 제어 회로(5305)는 신호선 구동 회로(5304)에, 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCLK), 비디오 신호용 데이터(DATA)(간단히 비디오 신호라고도 함), 래치 신호(LAT)를 공급하는 것으로 한다. 또한 각 클록 신호는, 주기가 벗어난 복수의 클록 신호라도 좋고, 클록 신호를 반전시킨 신호(CKB)와 함께 공급되는 것이라도 좋다. 또한, 제 1 주사선 구동 회로(5302)와 제 2 주사선 구동 회로(5303)의 한쪽을 생략할 수 있다.
도 12b에서는, 구동 주파수가 낮은 회로(예를 들어, 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303))를 화소부(5301)와 같은 기판(5300)에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)와는 다른 기판에 형성하는 구성에 대하여 도시한다. 상기 구성에 의해, 단결정 반도체를 사용한 트랜지스터와 비교하면 전계 효과 이동도가 작은 박막 트랜지스터에 의해, 기판(5300)에 형성하는 구동 회로를 구성할 수 있다. 따라서, 표시 장치의 대형화, 비용의 저감, 또는 제조 수율의 향상 등을 도모할 수 있다.
또한, 실시형태 1 내지 5에 나타내는 박막 트랜지스터는, n채널형 TFT이다. 도 13a, 도 13b에서는 n채널형 TFT로 구성하는 신호선 구동 회로의 구성, 동작에 대하여 일례를 도시하여 설명한다.
신호선 구동 회로는, 시프트 레지스터(5601), 및 스위칭 회로(5602)를 갖는다. 스위칭 회로(5602)는, 스위칭 회로(5602_1 내지 5602_N; N은 자연수)라는 복수의 회로를 갖는다. 스위칭 회로(5602_1 내지 5602_N)는, 각각, 박막 트랜지스터(5603_1 내지 5603_k; k는 자연수)라는 복수의 트랜지스터를 갖는다. 박막 트랜지스터(5603_1 내지 5603_k)가, N채널형 TFT인 예를 설명한다.
신호선 구동 회로의 접속 관계에 대하여, 스위칭 회로(5602_1)를 예로 하여 설명한다. 박막 트랜지스터(5603_1 내지 5603_k)의 제 1 단자는, 각각, 배선(5604_1 내지 5604_k)과 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 제 2 단자는, 각각, 신호선(S1 내지 Sk)과 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 게이트는, 배선(5605_1)과 접속된다.
시프트 레지스터(5601)는, 배선(5605_1 내지 5605_N)에 순차로 H 레벨(H 신호, 고전원 전위 레벨이라고도 함)의 신호를 출력하고, 스위칭 회로(5602_1 내지 5602_N)를 순차로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk)의 도통 상태(제 1 단자와 제 2 단자 사이의 도통)를 제어하는 기능, 즉 배선(5604_1 내지 5604_k)의 전위를 신호선(S1 내지 Sk)에 공급하는지 여부를 제어하는 기능을 갖는다. 이렇게, 스위칭 회로(5602_1)는, 실렉터로서의 기능을 갖는다. 또한 박막 트랜지스터(5603_1 내지 5603_k)는, 각각, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk)의 도통 상태를 제어하는 기능, 즉 배선(5604_1 내지 5604_k)의 전위를 신호선(S1 내지 Sk)에 공급하는 기능을 갖는다. 이렇게, 박막 트랜지스터(5603_1 내지 5603_k)는, 각각, 스위치로서의 기능을 갖는다.
또한, 배선(5604_1 내지 5604_k)에는, 각각, 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는, 화상 정보 또는 화상 신호에 따른 아날로그 신호인 경우가 많다.
다음에, 도 13a의 신호선 구동 회로의 동작에 대하여, 도 13b의 타이밍 차트를 참조하여 설명한다. 도 13b에는, 신호(Sout_1 내지 Sout_N), 및 신호(Vdata_1 내지 Vdata_k)의 일례를 도시한다. 신호(Sout_1 내지 Sout_N)는, 각각, 시프트 레지스터(5601)의 출력 신호의 일례이며, 신호(Vdata_1 내지 Vdata_k)은, 각각, 배선(5604_1 내지 5604_k)에 입력되는 신호의 일례이다. 또한, 신호선 구동 회로의 1 동작 기간은, 표시 장치에 있어서의 1 게이트 선택 기간에 대응한다. 1 게이트 선택 기간은, 일례로서, 기간(T1) 내지 기간(TN)으로 분할된다. 기간(T1 내지 TN)은, 각각, 선택된 행에 속하는 화소에 비디오 신호용 데이터(DATA)를 기록하기 위한 기간이다.
또한, 본 실시형태의 도면 등에 있어서 나타내는 각 구성의, 신호 파형의 일그러짐 등은, 명료화를 위해 과장하여 표기하는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는 것을 부기한다.
기간(T1) 내지 기간(TN)에 있어서, 시프트 레지스터(5601)는, H 레벨의 신호를 배선(5605_1 내지 5605_N)에 순차로 출력한다. 예를 들어, 기간(T1)에 있어서, 시프트 레지스터(5601)는, 하이 레벨의 신호를 배선(5605_1)에 출력한다. 그렇게 하면, 박막 트랜지스터(5603_1 내지 5603_k)는 온으로 되므로, 배선(5604_1 내지 5604_k)과, 신호선(S1 내지 Sk)이 도통 상태로 된다. 이 때, 배선(5604_1 내지 5604_k)에는, Data(S1) 내지 Data(Sk)가 입력된다. Data(S1) 내지 Data(Sk)는, 각각, 박막 트랜지스터(5603_1 내지 5603_k)를 통하여, 선택되는 행에 속하는 화소 중, 1열째 내지 k열째의 화소에 기록된다. 이렇게 하여, 기간(T1 내지 TN)에 있어서, 선택된 행에 속하는 화소에, k열씩 순차로 비디오 신호용 데이터(DATA)가 기록된다.
이상과 같이, 비디오 신호용 데이터(DATA)가 복수의 열씩 화소에 기록됨으로써, 비디오 신호용 데이터(DATA)의 수, 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속수를 저감할 수 있다. 또한, 비디오 신호가 복수의 열씩 화소에 기록됨으로써, 기록 시간을 길게 할 수 있고, 비디오 신호의 기록 부족을 방지할 수 있다.
또한, 시프트 레지스터(5601) 및 스위칭 회로(5602)로서는, 실시형태 1 내지 5에 나타내는 박막 트랜지스터로 구성되는 회로를 사용할 수 있다. 이 경우, 시프트 레지스터(5601)가 갖는 모든 트랜지스터의 극성을 N채널형만으로 구성할 수 있다.
주사선 구동 회로 및/또는 신호선 구동 회로의 일부에 사용하는 시프트 레지스터의 일 형태에 대하여 도 14 및 도 15를 사용하여 설명한다.
주사선 구동 회로는, 시프트 레지스터를 갖는다. 또한 경우에 따라서는 레벨 시프터나 버퍼를 가져도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되어, 대응하는 주사선에 공급된다. 주사선에는, 1라인분의 화소의 트랜지스터의 게이트 전극이 접속된다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 ON으로 하지 않으면 안 되므로, 버퍼는 큰 전류를 흘려보낼 수 있는 것이 사용된다.
시프트 레지스터는, 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N; N은 3 이상의 자연수)를 갖는다(도 14a 참조). 도 14a에 도시하는 시프트 레지스터의 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)에는, 제 1 배선(11)으로부터 제 1 클록 신호(CK1), 제 2 배선(12)으로부터 제 2 클록 신호(CK2), 제 3 배선(13)으로부터 제 3 클록 신호(CK3), 제 4 배선(14)으로부터 제 4 클록 신호(CK4)가 공급된다. 또한 제 1 펄스 출력 회로(10_1)에서는, 제 5 배선(15)으로부터의 스타트 펄스(SP1; 제 1 스타트 펄스)가 입력된다. 또 2단째 이후의 제 n 펄스 출력 회로(10_n; n은, 2 이상 N 이하의 자연수)에서는, 1단 전단의 펄스 출력 회로로부터의 신호(전단 신호(OUT(n-1))라고 함; n은, 2 이상 N 이하의 자연수)가 입력된다. 또 제 1 펄스 출력 회로(10_1)에서는, 2단 후단의 제 3 펄스 출력 회로(103)로부터의 신호가 입력된다. 마찬가지로, 2단째 이후의 제 n 펄스 출력 회로(10_n)에서는, 2단 후단의 제 (n+2) 펄스 출력 회로(10_(n+2))로부터의 신호(후단신호(OUT(n+2))라고 함)가 입력된다. 따라서, 각 단의 펄스 출력 회로로부터는, 후단 및/또는 2개 전단의 펄스 출력 회로에 입력하기 위한 제 1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR)), 다른 배선 등에 전기적으로 접속되는 제 2 출력 신호(OUT(i) 내지 OUT(N))가 출력된다. 또한, 도 14a에 도시하는 바와 같이, 시프트 레지스터의 최종단의 2개의 단에는, 후단 신호(OUT(n+2))가 입력되지 않기 때문에, 일례로서는, 별도로 제 2 스타트 펄스(SP2), 제 3 스타트 펄스(SP3)를 각각 입력하는 구성으로 하면 좋다.
또한, 클록 신호(CK)는, 일정한 간격으로 H 레벨과 L 레벨(L 신호, 저전원 전위 레벨이라고 함)을 반복하는 신호이다. 여기에서, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)는, 순서대로 1/4 주기분 지연한다. 본 실시형태에서는, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)를 이용하여, 펄스 출력 회로의 구동의 제어 등을 행한다. 또한, 클록 신호는, 입력되는 구동 회로에 따라서, GCLK, SCLK라고도 하지만, 여기에서는 CK로서 설명한다.
제 1 입력 단자(21), 제 2 입력 단자(22) 및 제 3 입력 단자(23)는, 제 1 배선(11) 내지 제 4 배선(14)의 어느 하나와 전기적으로 접속된다. 예를 들어, 도 14a에 있어서, 제 1 펄스 출력 회로(10_1)는, 제 1 입력 단자(21)가 제 1 배선(11)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 2 배선(12)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 3 배선(13)과 전기적으로 접속된다. 또한, 제 2 펄스 출력 회로(10_2)는, 제 1 입력 단자(21)가 제 2 배선(12)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 3 배선(13)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 4 배선(14)과 전기적으로 접속된다.
제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)의 각각은, 제 1 입력 단자(21), 제 2 입력 단자(22), 제 3 입력 단자(23), 제 4 입력 단자(24), 제 5 입력 단자(25), 제 1 출력 단자(26), 제 2 출력 단자(27)를 갖는 것으로 한다(도 14b 참조). 제 1 펄스 출력 회로(10_1)에 있어서, 제 1 입력 단자(21)에 제 1 클록 신호(CK1)가 입력되고, 제 2 입력 단자(22)에 제 2 클록 신호(CK2)가 입력되고, 제 3 입력 단자(23)에 제 3 클록 신호(CK3)가 입력되고, 제 4 입력 단자(24)에 스타트 펄스가 입력되고, 제 5 입력 단자(25)에 후단 신호(OUT(3))가 입력되고, 제 1 출력 단자(26)로부터 제 1 출력 신호(OUT(1)(SR))가 출력되고, 제 2 출력 단자(27)로부터 제 2 출력 신호(OUT(1))가 출력되게 된다.
또한 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)는 3단자의 박막 트랜지스터(TFT:Thin Film Transistor라고도 함) 외에, 상기 실시형태에서 설명한 4단자의 박막 트랜지스터를 사용할 수 있다. 도 14c에 상기 실시형태에서 설명한 4단자의 박막 트랜지스터(28)의 등가 회로에 대하여 나타낸다. 또한, 본 명세서에 있어서, 박막 트랜지스터가 반도체층을 사이에 두고 두개의 게이트 전극을 갖는 경우, 반도체층보다 하방의 게이트 전극을 하방의 게이트 전극, 반도체층에 대하여 상방의 게이트 전극을 상방의 게이트 전극이라고도 부른다
산화물 반도체를 박막 트랜지스터의 채널 형성 영역을 포함하는 반도체층에 사용한 경우, 제조 공정에 의해, 임계값 전압이 마이너스측, 또는 플러스측으로 시프트하는 일이 있다. 따라서, 채널 형성 영역을 포함하는 반도체층에 산화물 반도체를 사용한 박막 트랜지스터에서는, 임계값 전압의 제어를 행할 수 있는 구성이 적합하다. 4단자의 박막 트랜지스터(28)의 임계값 전압은, 상방 및/또는 하방의 게이트 전극의 전위를 제어함으로써 원하는 값으로 제어할 수 있다.
다음에, 도 14b에 도시한 펄스 출력 회로의 구체적인 회로 구성의 일례에 대하여, 도 14d에서 설명한다.
도 14d에 도시한 펄스 출력 회로는, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)를 갖는다. 또한, 상술한 제 1 입력 단자(21) 내지 제 5 입력 단자(25), 및 제 1 출력 단자(26), 제 2 출력 단자(27)에 더하여, 제 1 고전원 전위 VDD가 공급되는 전원선(51), 제 2 고전원 전위 VCC가 공급되는 전원선(52), 저전원 전위 VSS가 공급되는 전원선(53)으로부터, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)에 신호, 또는 전원 전위가 공급된다. 여기에서, 도 14d에 있어서의 각 전원선의 전원 전위의 대소 관계는, 제 1 전원 전위 VDD는 제 2 전원 전위 VCC 이상의 전위로 하고, 제 2 전원 전위 VCC는 제 3 전원 전위 VSS보다 큰 전위로 한다. 또한, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)는, 일정한 간격으로 H 레벨과 L 레벨을 반복하는 신호이지만, H 레벨일 때 VDD, L 레벨일 때 VSS로 한다. 또한, 전원선(51)의 전위 VDD를, 전원선(52)의 전위 VCC보다 높게 함으로써, 동작에 영향을 주지 않고, 트랜지스터의 게이트 전극에 인가되는 전위를 낮게 억제할 수 있고, 트랜지스터의 임계값의 시프트를 저감하고, 열화를 억제할 수 있다. 또한, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43) 중, 제 1 트랜지스터(31), 제 6 트랜지스터(36) 내지 제 9 트랜지스터(39)에는, 4단자의 박막 트랜지스터를 사용하는 것이 바람직하다. 제 1 트랜지스터(31), 제 6 트랜지스터(36) 내지 제 9 트랜지스터(39)의 동작은, 소스 또는 드레인이 되는 전극의 한쪽이 접속된 노드의 전위를, 게이트 전극의 제어 신호에 의해 바꾸는 것이 요구되는 트랜지스터이며, 게이트 전극에 입력되는 제어 신호에 대한 응답이 빠름(온 전류의 상승이 급준)으로써 보다 펄스 출력 회로의 오동작을 저감할 수 있는 트랜지스터이다. 따라서, 4단자의 박막 트랜지스터를 사용함으로써 임계값 전압을 제어할 수 있고, 오동작을 보다 저감할 수 있는 펄스 출력 회로로 할 수 있다.
도 14d에 있어서, 제 1 트랜지스터(31)는, 제 1 단자가 전원선(51)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 4 입력 단자(24)에 전기적으로 접속된다. 제 2 트랜지스터(32)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극이 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제 3 트랜지스터(33)는, 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속된다. 제 4 트랜지스터(34)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속된다. 제 5 트랜지스터(35)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 입력 단자(24)에 전기적으로 접속된다. 제 6 트랜지스터(36)는, 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 5 입력 단자(25)에 전기적으로 접속된다. 제 7 트랜지스터(37)는, 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 8 트랜지스터(38)의 제 2 단자에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 3 입력 단자(23)에 전기적으로 접속된다. 제 8 트랜지스터(38)는, 제 1 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 2 입력 단자(22)에 전기적으로 접속된다. 제 9 트랜지스터(39)는, 제 1 단자가 제 1 트랜지스터(31)의 제 2 단자 및 제 2 트랜지스터(32)의 제 2 단자에 전기적으로 접속되고, 제 2 단자가 제 3 트랜지스터(33)의 게이트 전극 및 제 10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 전원선(52)에 전기적으로 접속된다. 제 10 트랜지스터(40)는, 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 9 트랜지스터(39)의 제 2 단자에 전기적으로 접속된다. 제 11 트랜지스터(41)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제 12 트랜지스터(42)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 전기적으로 접속된다. 제 13 트랜지스터(43)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속되고, 게이트 전극이 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 전기적으로 접속된다.
도 14d에 있어서, 제 3 트랜지스터(33)의 게이트 전극, 제 10 트랜지스터(40)의 게이트 전극, 및 제 9 트랜지스터(39)의 제 2 단자의 접속 개소를 노드 A로 한다. 또한, 제 2 트랜지스터(32)의 게이트 전극, 제 4 트랜지스터(34)의 게이트 전극, 제 5 트랜지스터(35)의 제 2 단자, 제 6 트랜지스터(36)의 제 2 단자, 제 8 트랜지스터(38)의 제 1 단자, 및 제 11 트랜지스터(41)의 게이트 전극의 접속 개소를 노드 B로 한다.
도 15a에, 도 14d에서 설명한 펄스 출력 회로를 제 1 펄스 출력 회로(101)에 적용한 경우에, 제 1 입력 단자(21) 내지 제 5 입력 단자(25)와 제 1 출력 단자(26) 및 제 2 출력 단자(27)에 입력 또는 출력되는 신호를 도시한다.
구체적으로는, 제 1 입력 단자(21)에 제 1 클록 신호(CK1)가 입력되고, 제 2 입력 단자(22)에 제 2 클록 신호(CK2)가 입력되고, 제 3 입력 단자(23)에 제 3 클록 신호(CK3)가 입력되고, 제 4 입력 단자(24)에 스타트 펄스가 입력되고, 제 5 입력 단자(25)에 후단 신호(OUT(3))가 입력되고, 제 1 출력 단자(26)로부터 제 1 출력 신호(OUT(1)(SR))가 출력되고, 제 2 출력 단자(27)로부터 제 2 출력 신호(OUT(1))가 출력된다.
또한, 박막 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 또한, 게이트와 중첩한 영역에 채널 형성 영역이 형성되는 반도체를 갖고, 게이트의 전위를 제어함으로써, 채널 형성 영역을 사이에 두고 드레인과 소스 사이에 흐르는 전류를 제어할 수 있다. 여기에서, 소스와 드레인은, 박막 트랜지스터의 구조나 동작 조건 등에 따라 바뀌기 때문에, 어느 것이 소스인지 또는 드레인인지를 한정하는 것이 곤란하다. 그래서, 소스 및 드레인으로서 기능하는 영역을, 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서는, 각각을 제 1 단자, 제 2 단자라고 표기하는 경우가 있다.
또한 도 14d, 도 15a에 있어서, 노드 A를 부유(浮游) 상태로 함으로써 부트스트랩 동작을 행하기 위한, 용량 소자를 별도로 형성하여도 좋다. 또한 노드 B의 전위를 유지하기 위해서, 한쪽의 전극을 노드 B에 전기적으로 접속한 용량 소자를 별도로 형성하여도 좋다.
여기서, 도 15a에 도시한 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 타이밍 차트에 대하여 도 15b에 도시한다. 또한 시프트 레지스터가 주사선 구동 회로인 경우, 도 15b 중의 기간(61)은 수직 귀선 기간이며, 기간(62)은 게이트 선택 기간에 상당한다.
또한, 도 15a에 도시하는 바와 같이, 게이트에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 형성해 둠으로써, 부트스트랩 동작의 전후에 있어서, 이하와 같은 이점이 있다.
게이트 전극에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)가 없는 경우, 부트스트랩 동작에 의해 노드 A의 전위가 상승하면, 제 1 트랜지스터(31)의 제 2 단자인 소스의 전위가 상승해가고, 제 1 전원 전위 VDD보다 커진다. 그리고, 제 1 트랜지스터(31)의 소스가 제 1 단자측, 즉 전원선(51)측으로 바뀐다. 따라서, 제 1 트랜지스터(31)에 있어서는, 게이트와 소스 사이, 게이트와 드레인의 사이 함께, 큰 바이어스 전압이 인가되기 때문에 큰 스트레스가 걸려, 트랜지스터의 열화의 요인이 될 수 있다. 그래서, 게이트 전극에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 형성해 둠으로써, 부트스트랩 동작에 의해 노드 A의 전위는 상승하지만, 제 1 트랜지스터(31)의 제 2 단자의 전위의 상승을 발생하지 않도록 할 수 있다. 즉, 제 9 트랜지스터(39)를 형성함으로써, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압의 값을 작게 할 수 있다. 따라서, 본 실시형태의 회로 구성으로 함으로써, 제 1 트랜지스터(31)의 게이트와 소스의 사이에 인가되는 음의 바이어스 전압도 작게 할 수 있기 때문에, 스트레스에 의한 제 1 트랜지스터(31)의 열화를 억제할 수 있다.
또한, 제 9 트랜지스터(39)를 형성하는 개소에 대해서는, 제 1 트랜지스터(31)의 제 2 단자와 제 3 트랜지스터(33)의 게이트 사이에 제 1 단자와 제 2 단자를 개재하여 접속되도록 형성하는 구성이면 좋다. 또한, 본 실시형태에서의 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 경우, 주사선 구동 회로보다 단수가 많은 신호선 구동 회로에서는, 제 9 트랜지스터(39)를 생략하여도 좋고, 트랜지스터 수를 삭감하는 것에 이점이 있다.
또한 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)의 반도체층으로서, 산화물 반도체를 사용함으로써, 박막 트랜지스터의 오프 전류를 저감하는 동시에, 온 전류 및 전계 효과 이동도를 높일 수 있는 동시에, 열화의 정도를 저감할 수 있기 때문에, 회로 내의 오동작을 저감할 수 있다. 또한 산화물 반도체를 사용한 트랜지스터는 아모퍼스 실리콘을 사용한 트랜지스터와 비교하여, 게이트 전극에 고전위가 인가되는 것에 의한 트랜지스터의 열화의 정도가 작다. 따라서, 제 2 전원 전위 VCC를 공급하는 전원선에, 제 1 전원 전위 VDD를 공급하여도 같은 동작이 얻어지고, 또한 회로 간을 리드하는 전원선의 수를 저감할 수 있기 때문에, 회로의 소형화를 도모할 수 있다.
또한, 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 3 입력 단자(23)에 의해 공급되는 클록 신호, 제 8 트랜지스터(38)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 2 입력 단자(22)에 의해 공급되는 클록 신호는, 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 2 입력 단자(22)에 의해 공급되는 클록 신호, 제 8 트랜지스터(38) 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 3 입력 단자(23)에 의해 공급되는 클록 신호가 되도록, 결선 관계를 바꾸어도 같은 작용을 나타낸다. 또한, 도 15a에 도시하는 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)가 함께 온 상태로부터, 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 온 상태, 다음으로 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 오프 상태로 됨으로써, 제 2 입력 단자(22) 및 제 3 입력 단자(23)의 전위가 저하함으로써 생기는, 노드 B의 전위의 저하가 제 7 트랜지스터(37)의 게이트 전극의 전위의 저하, 및 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인하여 2회 생기게 된다. 한편, 도 15a에 도시하는 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)가 함께 온 상태로부터, 제 7 트랜지스터(37)가 온 상태, 제 8 트랜지스터(38)가 오프 상태, 다음으로, 제 7 트랜지스터(37)가 오프 상태, 제 8 트랜지스터(38)가 오프 상태로 됨으로써, 제 2 입력 단자(22) 및 제 3 입력 단자(23)의 전위가 저하함으로써 생기는 노드 B의 전위의 저하를, 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의한 1회로 저감할 수 있다. 따라서, 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 3 입력 단자(23)로부터 클록 신호가 공급되고, 제 8 트랜지스터(38)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 2 입력 단자(22)로부터 클록 신호가 공급되는 접속 관계로 하는 것이 적합하다. 왜냐하면, 노드 B의 전위의 변동 횟수가 저감되어, 노이즈를 저감할 수 있기 때문이다.
이와 같이, 제 1 출력 단자(26) 및 제 2 출력 단자(27)의 전위를 L레벨로 유지하는 기간에, 노드 B에 정기적으로 H 레벨의 신호가 공급되는 구성으로 함으로써, 펄스 출력 회로의 오동작을 억제할 수 있다.
(실시형태 7)
박막 트랜지스터를 제작하여, 상기 박막 트랜지스터를 화소부, 또한 구동 회로에 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 박막 트랜지스터를 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체로 형성하여, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함)를 사용할 수 있다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
또한, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 상기 표시 장치를 제작하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것으로, 상기 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태라도 좋고, 화소 전극이 되는 도전막을 성막한 후이며, 에칭하여 화소 전극을 형성하기 전의 상태라도 좋고, 모든 형태가 적합하다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)을 장착한 모듈, TAB 테이프나 TCP의 선단에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여, 도 16을 사용하여 설명한다. 도 16a1, 도 16a2는 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를, 제 1 기판(4001)과 제 2 기판(4006) 사이에 씰재(4005)에 의해 밀봉한, 패널의 평면도이며, 도 16b는, 도 16a1, 도 16a2의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여 씰재(4005)가 형성된다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성된다. 따라서 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉된다. 또한 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도로 준비된 신호선 구동 회로(4003)가 형성된다.
또한, 별도로 형성한 구동 회로의 접속 방법은, 특히 한정되는 것이 아니고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 16a1은, COG 방법에 의해 신호선 구동 회로(4003)를 형성하는 예이며, 도 16a2는, TAB 방법에 의해 신호선 구동 회로(4003)를 형성하는 예이다.
또한 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 갖고, 도 16b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 보호 절연층(4020, 4021)이 형성된다.
박막 트랜지스터(4010, 4011)는, 실시형태 1 내지 5에서 나타낸 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 구동 회로용의 박막 트랜지스터(4011)로서는, 실시형태 1 내지 5에서 나타낸 박막 트랜지스터(180, 181, 182, 183), 화소용의 박막 트랜지스터(4010)로서는, 박막 트랜지스터(170, 171, 172, 173)를 사용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
절연층(4021) 위에 있어서, 구동 회로용의 박막 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 도전층(4040)이 형성된다. 도전층(4040)을 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 형성함으로써, BT 시험 전후에 있어서의 박막 트랜지스터(4011)의 임계값 전압의 변화량을 저감할 수 있다. 또한, 도전층(4040)은, 전위가 박막 트랜지스터(4011)의 게이트 전극층과 같아도 좋고, 달라도 좋으며, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(4040)의 전위가 GND, 0V, 또는 플로팅 상태라도 좋다.
또한, 액정 소자(4013)가 갖는 화소 전극층(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속된다. 그리고 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성된다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 겹쳐 있는 부분이, 액정 소자(4013)에 상당한다. 또한, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 사이에 두고 액정층(4008)을 협지한다.
또한, 제 1 기판(4001), 제 2 기판(4006)으로서는, 투광성 기판을 사용할 수 있고, 유리, 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다.
또한 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해서 형성된다. 또한 원형의 스페이서를 사용하고 있어도 좋다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일 기판 위에 배치되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판 간에 배치되는 도전성 입자를 통하여 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 나가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도범위에서만 발현되기 때문에, 온도 범위를 개선하기 위해서 5wt% 이상의 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하여, 시야각 의존성이 작다.
또한 투과형 액정 표시 장치 외에, 반투과형 액정 표시 장치라도 적용할 수 있다.
또한, 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 형성하고, 내측에 착색층(컬러 필터), 표시 소자에 사용하는 전극층과 같은 순서로 형성하는 예를 나타내지만, 편광판은 기판의 내측에 형성하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절하게 설정하면 좋다. 또한, 표시부 이외에도 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또한, 박막 트랜지스터(4010, 4011) 위에는, 절연층(4020)이 형성된다. 절연층(4020)은 실시형태 1에서 나타낸 산화물 절연막(107)과 같은 재료 및 방법으로 형성할 수 있지만, 여기에서는, 절연층(4020)으로서, 스퍼터링법에 의해 산화실리콘막을 형성한다.
또한, 절연층(4020) 위에 보호 절연층이 형성되어도 좋다. 여기에서는, 보호 절연층으로서, RF 스퍼터링법에 의해 질화실리콘막을 형성한다(도시하지 않음.).
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 실시형태 2에서 나타낸 평탄화 절연층(109)과 같은 재료 및 방법으로 형성하면 좋고, 아크릴, 폴리이미드, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(1ow-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층(4021)을 형성하여도 좋다.
절연층(4021)의 형성법은, 특히 한정되지 않고, 그 재료에 따라서, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 등, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층(4021)의 소성 공정과 반도체층의 어닐을 겸함으로써 효율적으로 반도체 장치를 제작할 수 있게 된다.
화소 전극층(4030), 대향 전극층(4031)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물(이하, ITO라고 표기함.), 인듐아연 산화물, 산화실리콘을 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은, 시트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리 티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한 별도로 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급된다.
접속 단자 전극(4015)이, 액정 소자(4013)가 갖는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은, 박막 트랜지스터(4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
또한 도 16에 있어서는, 신호선 구동 회로(4003)를 별도로 형성하고, 제 1 기판(4001)에 실장하는 예를 도시하지만 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장하여도 좋다.
도 17은, 본 명세서에 개시하는 제작 방법에 의해 제작되는 TFT 기판(2600)을 사용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 도시한다.
도 17은 액정 표시 모듈의 일례이며, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의해 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 배치되어 표시 영역을 형성한다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우는, 적색, 녹색, 청색 각 색에 대응한 착색층이 각 화소에 대응하여 배치된다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치된다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장된다. 또 편광판과, 액정층 사이에 위상차판을 갖는 상태로 적층하여도 좋다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensred Birefringence) 모드, FLC(Ferroelectric Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
상술한 공정에 의해, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절하게 조합하여서 실시할 수 있다.
(실시형태 8)
본 명세서에 개시하는 반도체 장치는, 가요성을 갖게 함으로써 전자 서적(전자 북), 포스터, 전차 등의 탈 것류의 차내 광고, 신용 카드 등의 각종 카드에 있어서의 표시부 등에 적용할 수 있다. 전자 기기의 일례를 도 18에 도시한다.
도 18은 전자 서적의 일례를 도시한다. 예를 들어, 전자 서적(2700)은, 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축부(2711)에 의해 일체로 되고, 상기 축부(2711)를 축으로서 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행할 수 있다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는, 연속된 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어 오른쪽의 표시부(도 18에서는 표시부(2705))에 문장을 표시하고, 왼쪽의 표시부(도 18에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 18에서는, 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은, 전자사전으로서의 기능을 갖게 한 구성으로 하여도 좋다.
또한, 전자 서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.
(실시형태 9)
본 명세서에 개시하는 반도체 장치는, 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코기 등의 대형 게임기 등을 들 수 있다.
도 19a는, 텔레비전 장치의 일례를 도시한다. 텔레비전 장치(9600)는, 케이스(9601)에 표시부(9603)가 내장된다. 표시부(9603)에 의해, 영상을 표시할 수 있다. 또한, 여기에서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은, 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9610)에 의해 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에, 상기 리모트 컨트롤러(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반적인 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행할 수도 있다.
도 19b는, 디지털 포토 프레임의 일례를 도시한다. 예를 들어, 디지털 포토 프레임(9700)은, 케이스(9701)에 표시부(9703)가 내장된다. 표시부(9703)는, 각종 화상을 표시할 수 있고, 예를 들어 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은, 표시부와 동일면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 원하는 화상 데이터를 취득하여 표시시키는 구성으로 할 수도 있다.
도 20a는 휴대형 게임기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되고, 연결부(9893)에 의해, 개폐할 수 있게 연결된다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장된다. 또한, 도 20a에 도시하는 휴대형 게임기는, 그 외, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비한다. 물론, 휴대형 게임기의 구성은 상술한 것에 한정되지 않고, 적어도 본 명세서에 개시하는 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절하게 형성된 구성으로 할 수 있다. 도 20a에 도시하는 휴대형 게임기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 게임기와 무선 통신을 행하여 정보를 공유하는 기능을 갖는다. 또한, 도 20a에 도시하는 휴대형 게임기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 20b는 대형 게임기인 슬롯 머신의 일례를 도시한다. 슬롯 머신(9900)은, 케이스(9901)에 표시부(9903)가 내장된다. 또한, 슬롯 머신(9900)은, 그 외, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯 머신(9900)의 구성은 상술한 것에 한정되지 않고, 적어도 본 명세서에 개시하는 반도체 장치를 구비한 구성이면 좋고, 그 외의 부속 설비가 적절하게 설치된 구성으로 할 수 있다.
도 21a는 휴대형 컴퓨터의 일례를 도시하는 사시도이다.
도 21a의 휴대형 컴퓨터는, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 힌지 유닛을 닫힌 상태로 하여 표시부(9303)를 갖는 상부 케이스(9301)와, 키보드(9304)를 갖는 하부 케이스(9302)를 겹친 상태로 할 수 있어 운반이 편리한 동시에, 사용자가 키보드 입력하는 경우에는, 힌지 유닛을 열린 상태로 하여, 표시부(9303)를 보고 입력 조작을 행할 수 있다.
또한, 하부 케이스(9302)는 키보드(9304) 외에 입력 조작을 행하는 포인팅 디바이스(9306)를 갖는다. 또한, 표시부(9303)를 터치 입력 패널로 하면, 표시부의 일부에 터치함으로써 입력 조작을 행할 수도 있다. 또한, 하부 케이스(9302)는 CPU나 하드 디스크 등의 연산 기능부를 갖는다. 또한, 하부 케이스(9302)는 다른 기기, 예를 들어 USB의 통신 규격에 준거한 통신 케이블이 삽입되는 외부 접속 포트(9305)를 갖는다.
상부 케이스(9301)에는 상부 케이스(9301) 내부에 슬라이드시켜 수납 가능한 표시부(9307)를 더 갖고, 넓은 표시 화면을 실현할 수 있다. 또한, 수납 가능한 표시부(9307)의 화면의 방향을 사용자는 조절할 수 있다. 또한, 수납 가능한 표시부(9307)를 터치 입력 패널로 하면, 수납 가능한 표시부의 일부에 터치함으로써 입력 조작을 행할 수도 있다.
표시부(9303) 또는 수납 가능한 표시부(9307)는 액정 표시 패널 등의 영상 표시 장치를 사용한다.
또한, 도 21a의 휴대형의 컴퓨터는, 수신기 등을 구비한 구성으로 하여, 텔레비전 방송을 수신하여 영상을 표시부(9303) 또는 표시부(9307)에 표시할 수 있다. 또한, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 힌지 유닛을 닫힌 상태로 한 채, 표시부(9307)를 슬라이드시켜 화면 전체면을 노출시키고, 화면 각도를 조절하여 사용자가 텔레비전 방송을 볼 수도 있다. 이 경우에는, 힌지 유닛을 열린 상태로 하여 표시부(9303)를 표시시키지 않고, 또한 텔레비전 방송을 표시하기 위한 회로만을 기동하기 때문에, 최소한의 소비 전력으로 할 수 있어, 배터리 용량이 한정되어 있는 휴대형의 컴퓨터에 있어서 유용하다.
또한, 도 21b는 손목 시계와 같이 사용자의 팔에 장착할 수 있는 형태를 갖는 휴대 전화의 일례를 도시하는 사시도이다.
이 휴대 전화는, 적어도 전화 기능을 갖는 통신 장치 및 배터리를 갖는 본체, 본체를 팔에 장착하기 위한 밴드부(9204), 팔에 대한 밴드부의 고정 상태를 조절하는 조절부(9205), 표시부(9201), 스피커(9207), 및 마이크(9208)로 구성된다.
또한, 본체는, 조작 스위치(9203)를 갖고, 전원 입력 스위치나, 표시 전환 스위치나, 촬상 개시 지시 스위치 외에, 예를 들어 버튼을 누르면 인터넷용의 프로그램이 기동되는 등, 각 기능을 대응시킬 수 있다.
이 휴대 전화의 입력 조작은, 표시부(9201)에 손가락이나 입력 펜 등으로 터치하거나, 또는 조작 스위치(9203)의 조작, 또는 마이크(9208)로의 음성입력에 의해 행해진다. 또한, 도 21b에서는, 표시부(9201)에 표시된 표시 버튼(9202)을 도시하고, 손가락 등으로 터치함으로써 입력을 행할 수 있다.
또한, 본체는, 촬영 렌즈를 통과시켜 결상되는 피사체상을 전자 화상 신호로 변환하는 촬상 수단을 갖는 카메라부(9206)를 갖는다. 또한, 특히 카메라부는 형성하지 않아도 좋다.
또한, 도 21b에 도시하는 휴대 전화는, 텔레비전 방송의 수신기 등을 구비한 구성으로 하여, 텔레비전 방송을 수신하여 영상을 표시부(9201)에 표시할 수 있고, 또한 메모리 등의 기억 장치 등을 구비한 구성으로 하여, 텔레비전 방송을 메모리에 녹화할 수 있다. 또한, 도 21b에 도시하는 휴대 전화는, GPS 등의 위치 정보를 수집할 수 있는 기능을 가져도 좋다.
표시부(9201)는, 액정 표시 패널 등의 영상 표시 장치를 사용한다. 도 21b에 도시하는 휴대 전화는, 소형이고 또 경량이므로, 배터리 용량이 한정되어 있어, 표시부(9201)에 사용하는 표시 장치는 저소비 전력으로 구동할 수 있는 패널을 사용하는 것이 바람직하다.
또한, 도 21b에서는 "팔"에 장착하는 타입의 전자 기기를 도시하였지만, 특히 한정되지 않고, 휴대할 수 있는 형상을 갖는 것이면 좋다.
(실시형태 10)
본 실시형태에서는, 반도체 장치의 일 형태로서, 실시형태 1 내지 5에서 나타내는 박막 트랜지스터를 갖는 표시 장치의 예를 도 22 내지 도 35를 사용하여 설명한다. 본 실시형태는, 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도 22 내지 도 35를 사용하여 설명한다. 도 22 내지 도 35의 액정 표시 장치에 사용되는 TFT(628, 629)는, 실시형태 1 내지 5에서 나타내는 박막 트랜지스터를 적용할 수 있고, 실시형태 1 내지 5에서 나타내는 공정에서 마찬가지로 제작할 수 있는 전기 특성 및 신뢰성이 높은 박막 트랜지스터이다.
먼저 VA(Vertical Alignment)형의 액정 표시 장치에 대하여 제시한다. VA형이란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이며, 전압이 인가되지 않을 때에 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 본 실시형태에서는, 특히 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어, 각각 다른 방향으로 분자를 배향하도록 고안된다. 이것을 멀티 도메인(Multi-domain)화 또는 멀티 도메인 설계라고 한다. 이하의 설명에서는, 멀티 도메인 설계가 고려된 액정 표시 장치에 대하여 설명한다.
도 23 및 도 24는, 각각 화소 전극 및 대향 전극을 도시한다. 또한, 도 23은 화소 전극이 형성되는 기판측의 평면도이며, 도면 중에 도시하는 절단선 E-F에 대응하는 단면 구조를 도 22에 도시한다. 또한, 도 24는 대향 전극이 형성되는 기판측의 평면도이다. 이하의 설명에서는 이들의 도면을 참조하여 설명한다.
도 22는, TFT(628)와 그것에 접속하는 화소 전극층(624), 및 유지 용량부(630)가 형성된 기판(600)과, 대향 전극층(640) 등이 형성되는 대향 기판(601)이 겹쳐지고, 액정이 주입된 상태를 도시한다.
도시하지 않지만, 대향 기판(601)에 있어서 스페이서가 형성되는 위치에는, 제 1 착색막, 제 2 착색막, 제 3 착색막, 대향 전극층(640)이 형성된다. 이 구조에 의해, 액정의 배향을 제어하기 위한 돌기(644)와 스페이서의 높이를 상이하게 한다. 화소 전극층(624) 위에는 배향막(648)이 형성되고, 마찬가지로 대향 전극층(640) 위에도 배향막(646)이 형성된다. 이 사이에 액정층(650)이 형성된다.
스페이서는, 기둥 형상 스페이서를 형성하여도 좋고 비즈 스페이서를 흩어 배치(散布)하여도 좋다. 스페이서가 투광성인 경우는, 기판(600) 위에 형성되는 화소 전극층(624) 위에 형성하여도 좋다.
기판(600) 위에는, TFT(628)와 그것에 접속하는 화소 전극층(624), 및 유지 용량부(630)가 형성된다. 화소 전극층(624)은, TFT(628), 배선(616), 및 유지 용량부(630)를 덮는 절연막(620), 절연막(620)을 덮는 제 3 절연막(622)을 각각 관통하는 콘택트 홀(623)에서, 배선(618)과 접속한다. TFT(628)는 실시형태 1 내지 5에서 나타내는 박막 트랜지스터를 적절하게 사용할 수 있다.
화소 전극층(624)과 액정층(650)과 대향 전극층(640)이 겹침으로써, 액정 소자가 형성된다.
도 23에 기판(600) 위의 구조를 도시한다. 화소 전극층(624)은 실시형태 1에서 나타낸 재료를 사용하여 형성한다. 화소 전극층(624)에는 슬릿(625)을 형성한다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다.
도 23에 도시하는 TFT(629)와 그것에 접속하는 화소 전극층(626) 및 유지 용량부(631)는, 각각 TFT(628), 화소 전극층(624) 및 유지 용량부(630)와 마찬가지로 형성할 수 있다. TFT(628)와 TFT(629)는 함께 배선(616)과 접속한다. 이 액정 표시 패널의 화소(픽셀)는, 화소 전극층(624)과 화소 전극층(626)에 의해 구성된다. 화소 전극층(624)과 화소 전극층(626)은 서브 픽셀이다.
도 24에 대향 기판측의 구조를 도시한다. 대향 전극층(640)은, 화소 전극층(624)과 같은 재료를 사용하여 형성하는 것이 바람직하다. 대향 전극층(640) 위에는 액정의 배향을 제어하는 돌기(644)가 형성된다.
이 화소 구조의 등가 회로를 도 25에 도시한다. TFT(628)와 TFT(629)는, 함께 게이트 배선(602), 배선(616)과 접속한다. 이 경우, 용량 배선(604)과 용량 배선(605)의 전위를 상이하게 함으로써, 액정 소자(651)와 액정 소자(652)의 동작을 다르게 할 수 있다. 즉, 용량 배선(604)과 용량 배선(605)의 전위를 개별로 제어함으로써 액정의 배향을 정밀하게 제어하여 시야각을 넓힌다.
슬릿(625)을 형성한 화소 전극층(624)에 전압을 인가하면, 슬릿(625)의 근방에는 전계의 왜곡(경사 전계)이 발생한다. 이 슬릿(625)과, 대향 기판(601)측의 돌기(644)를 교대로 맞물리도록 배치함으로써, 경사 전계를 효과적으로 발생시켜서 액정의 배향을 제어함으로써, 액정이 배향하는 방향을 장소에 따라 다르게 한다. 즉, 멀티 도메인화하여 액정 표시 패널의 시야각을 넓힌다.
다음에, 상기와는 다른 VA형의 액정 표시 장치에 대하여 도 26 내지 도 29를 사용하여 설명한다.
도 26과 도 27은, VA형 액정 표시 패널의 화소 구조를 도시한다. 도 27은 기판(600)의 평면도이며, 도면 중에 도시하는 절단선 Y-Z에 대응하는 단면 구조를 도 26에 도시한다.
이 화소 구조는, 1개의 화소에 복수의 화소 전극이 있고, 각각의 화소 전극에 TFT가 접속된다. 각 TFT는, 다른 게이트 신호로 구동되도록 구성된다. 즉, 멀티 도메인 설계된 화소에 있어서, 각각의 화소 전극에 인가하는 신호를, 독립적으로 제어하는 구성을 갖는다.
화소 전극층(624)은 콘택트 홀(623)에 있어서, 배선(618)에서 TFT(628)와 접속한다. 또한, 화소 전극층(626)은 콘택트 홀(627)에 있어서, 배선(619)에서 TFT(629)와 접속한다. TFT(628)의 게이트 배선(602)과, TFT(629)의 게이트 배선(603)에는, 다른 게이트 신호를 줄 수 있도록 분리된다. 한편, 데이터선으로서 기능하는 배선(616)은, TFT(628)와 TFT(629)에서 공통으로 사용된다. TFT(628)와 TFT(629)는 실시형태 1, 2, 5, 6에서 나타내는 박막 트랜지스터를 적절하게 사용할 수 있다.
화소 전극층(624)과 화소 전극층(626)의 형상은 상이하고, 슬릿(625)에 의해 분리된다. V자형으로 넓어지는 화소 전극층(624)의 외측을 둘러싸도록 화소 전극층(626)이 형성된다. 화소 전극층(624)과 화소 전극층(626)에 인가하는 전압을, TFT(628) 및 TFT(629)에 따라 상이하게 함으로써, 액정의 배향을 제어한다. 이 화소 구조의 등가 회로를 도 29에 도시한다. TFT(628)는 게이트 배선(602)과 접속하고, TFT(629)는 게이트 배선(603)과 접속한다. 또한, TFT(628)와 TFT(629)는, 함께 배선(616)과 접속한다. 게이트 배선(602)과 게이트 배선(603)에 상이한 게이트 신호를 인가함으로써, 액정 소자(651)와 액정 소자(652)의 동작을 상이하게 할 수 있다. 즉, TFT(628)와 TFT(629)의 동작을 개별로 제어함으로써, 액정 소자(651)와 액정 소자(652)의 액정의 배향을 정밀하게 제어하여 시야각을 넓힐 수 있다.
대향 기판(601)에는, 착색막(636), 대향 전극층(640)이 형성된다. 또한, 착색막(636)과 대향 전극층(640) 사이에는 평탄화막(637)이 형성되고, 액정의 배향 혼란을 방지한다. 도 28에 대향 기판측의 구조를 도시한다. 대향 전극층(640)은 다른 화소간에서 공통화되어 있는 전극이지만, 슬릿(641)이 형성된다. 이 슬릿(641)과, 화소 전극층(624) 및 화소 전극층(626)측의 슬릿(625)을 교대로 맞물리도록 배치함으로써, 경사 전계를 효과적으로 발생시켜서 액정의 배향을 제어할 수 있다. 이로써, 액정이 배향하는 방향을 장소에 따라 상이하게 할 수 있고, 시야각을 넓힌다. 또한, 도 28에서는, 도 26에 도시된 기판(600) 위에 형성되는 화소 전극층(624) 및 화소 전극층(626)을 파선으로 나타내고, 대향 전극층(640)과, 화소 전극층 화소 전극층(626)이 겹쳐서 배치된 상태를 도시한다.
화소 전극층(624) 및 화소 전극층(626) 위에는 배향막(648)이 형성되고, 마찬가지로 대향 전극층(640) 위에도 배향막(646)이 형성된다. 기판(600)과 대향 기판(601) 사이에 액정층(650)이 형성된다. 또한, 화소 전극층(624)과 액정층(650)과 대향 전극층(640)이 겹침으로써, 제 1 액정 소자가 형성된다. 또한, 화소 전극층(626)과 액정층(650)과 대향 전극층(640)이 겹침으로써, 제 2 액정 소자가 형성된다. 도 26 내지 도 29에서 설명하는 표시 패널의 화소 구조는, 1 화소에 제 1 액정 소자와 제 2 액정 소자가 형성된 멀티 도메인 구조로 된다.
다음에, 횡전계 방식의 액정 표시 장치에 대하여 제시한다. 횡전계 방식은, 셀 내의 액정 분자에 대하여 수평방향에 전계를 인가함으로써 액정을 구동하여 계조 표현하는 방식이다. 이 방식에 의하면, 시야각을 약 180도로까지 확대할 수 있다. 이하의 설명에서는, 횡전계 방식을 채용하는 액정 표시 장치에 대하여 설명한다.
도 30은, 전극층(607), TFT(628), TFT(628)에 접속하는 화소 전극층(624)이 형성된 기판(600)과, 대향 기판(601)을 겹치고, 액정을 주입한 상태를 도시한다. 대향 기판(601)에는 착색막(636), 평탄화막(637) 등이 형성된다. 또한, 대향 기판(601)측에 대향 전극은 배치되어 있지 않다. 또한, 기판(600)과 대향 기판(601) 사이에, 배향막(646) 및 배향막(648)을 사이에 두고 액정층(650)이 형성된다.
기판(600) 위에는, 전극층(607) 및 전극층(607)에 접속하는 용량 배선(604), 및 TFT(628)가 형성된다. 용량 배선(604)은 TFT(628)의 게이트 배선(602)과 동시에 형성할 수 있다. TFT(628)로서는, 실시형태 1 내지 5에서 나타낸 박막 트랜지스터를 적용할 수 있다. 전극층(607)은, 실시형태 1 내지 5에서 나타내는 화소 전극층과 같은 재료를 사용할 수 있다. 또한, 전극층(607)은 대략 화소의 형상으로 구획화한 형상으로 형성한다. 또한, 전극층(607) 및 용량 배선(604) 위에는 게이트 절연막(606)이 형성된다.
TFT(628)의 배선(616), 배선(618)이 게이트 절연막(606) 위에 형성된다. 배선(616)은 액정 표시 패널에 있어서 비디오 신호를 입력하는 데이터선이며 일 방향으로 연장되는 배선인 동시에, TFT(628)의 소스 영역 또는 드레인 영역과 접속하고, 소스 및 드레인의 한쪽의 전극이 된다. 배선(618)은 소스 및 드레인의 다른쪽의 전극이 되고, 화소 전극층(624)과 접속하는 배선이다.
배선(616), 배선(618) 위에 절연막(620)이 형성된다. 또한, 절연막(620) 위에는, 절연막(620)에 형성되는 콘택트 홀(623)을 통하여 배선(618)에 접속하는 화소 전극층(624)이 형성된다. 화소 전극층(624)은 실시형태 1 내지 5에서 나타낸 화소 전극층과 같은 재료를 사용하여 형성한다.
이렇게 하여, 기판(600) 위에 TFT(628)와 그것에 접속하는 화소 전극층(624)이 형성된다. 또한, 유지 용량은 전극층(607)과 화소 전극층(624) 사이에 게이트 절연막(606)을 형성하고, 이로써 형성한다.
도 31은, 화소 전극의 구성을 도시하는 평면도이다. 도 31에 도시하는 절단선 O-P에 대응하는 단면 구조를 도 30에 도시한다. 화소 전극층(624)에는 슬릿(625)이 배치된다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다. 이 경우, 전계는 전극층(607)과 제 2 화소 전극층(624) 사이에서 발생한다. 전극층(607)과 화소 전극층(624) 사이에는 게이트 절연막(606)이 배치되고, 게이트 절연막(606)의 두께는 50nm 이상 200nm 이하이며, 2μm 이상 10μm 이하인 액정층의 두께와 비교하여 충분히 얇으므로, 실질적으로 기판(600)과 평행한 방향(수평 방향)으로 전계가 발생한다. 이 전계에 의해 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용하여 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어느 상태라도 수평이기 때문에, 보는 각도에 따른 콘트라스트 등의 영향은 적고, 시야각이 확대된다. 또한, 전극층(607)과 화소 전극층(624)은 모두 투광성 전극이므로, 개구율을 향상시킬 수 있다.
다음에, 횡전계 방식의 액정 표시 장치의 다른 일례에 대하여 나타낸다.
도 32와 도 33은, IPS형의 액정 표시 장치의 화소 구조를 도시한다. 도 33은 평면도이며, 도면 중에 도시하는 절단선 V-W에 대응하는 단면 구조를 도 32에 도시한다.
도 32는, TFT(628)와 그것에 접속하는 화소 전극층(624)이 형성된 기판(600)과, 대향 기판(601)을 겹치고, 액정을 주입한 상태를 도시한다. 대향 기판(601)에는, 착색막(636), 평탄화막(637) 등이 형성된다. 또한, 화소 전극은 기판(600)측에 있어서, 대향 기판(601)측에 대향 전극은 형성되지 않는다. 기판(600)과 대향 기판(601) 사이에 배향막(646) 및 배향막(648)을 사이에 두고 액정층(650)이 형성된다.
기판(600) 위에는, 공통 전위선(609), 및 TFT(628)가 형성된다. 공통 전위선(609)은 TFT(628)의 게이트 배선(602)과 동시에 형성할 수 있다. TFT(628)로서는 실시형태 1 내지 5에서 나타낸 박막 트랜지스터를 적용할 수 있다.
TFT(628)의 배선(616), 배선(618)이 게이트 절연막(606) 위에 형성된다. 배선(616)은 액정 표시 패널에 있어서 비디오 신호를 입력하는 데이터선이고 일 방향으로 연장되는 배선인 동시에, TFT(628)의 소스 영역 또는 드레인 영역을 접속하고, 소스 및 드레인의 한쪽의 전극이 된다. 배선(618)은 소스 및 드레인의 다른쪽의 전극이 되고, 화소 전극층(624)과 접속하는 배선이다.
배선(616), 배선(618) 위에 절연막(620)이 형성된다. 또한, 절연막(620)에는, 절연막(620)에 형성되는 콘택트 홀(623)을 통하여, 배선(618)에 접속하는 화소 전극층(624)이 형성된다. 화소 전극층(624)은, 실시형태 1 내지 5에서 나타낸 화소 전극층과 같은 재료를 사용하여 형성한다. 또한, 도 33에 도시하는 바와 같이, 화소 전극층(624)은, 공통 전위선(609)과 동시에 형성한 빗 형상의 전극과 횡전계가 발생하도록 형성된다. 또한, 화소 전극층(624)의 빗살 부분이 공통 전위선(609)과 동시에 형성한 빗 형상의 전극과 교대로 맞물리도록 형성된다.
화소 전극층(624)에 인가되는 전위와 공통 전위선(609)의 전위 사이에 전계가 발생하면, 이 전계에 의해 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용하여 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어느 상태라도 수평이기 때문에, 보는 각도에 따른 콘트라스트 등의 영향은 적고, 시야각이 확대된다.
이렇게 하여, 기판(600) 위에 TFT(628)와 그것에 접속하는 화소 전극층(624)이 형성된다. 유지 용량은 공통 전위선(609)과 용량 전극(615) 사이에 게이트 절연막(606)을 형성함으로써 형성한다. 용량 전극(615)과 화소 전극층(624)은 콘택트 홀(633)을 통하여 접속된다.
다음에, TN형의 액정 표시 장치의 형태에 대하여 나타낸다.
도 34와 도 35는, TN형의 액정 표시 장치의 화소 구조를 도시한다. 도 35는 평면도이며, 도면 중에 도시하는 절단선 K-L에 대응하는 단면 구조를 도 34에 도시한다. 이하의 설명에서는 이 양쪽 도면을 참조하여 설명한다.
화소 전극층(624)은, 절연막(620)에 형성되는 콘택트 홀(623) 및 배선(618)을 통하여 TFT(628)와 접속한다. 데이터선으로서 기능하는 배선(616)은, TFT(628)와 접속한다. TFT(628)는 실시형태 1 내지 5에 나타내는 TFT의 어느 하나를 적용할 수 있다.
화소 전극층(624)은, 실시형태 1 내지 5에서 나타내는 화소 전극층을 사용하여 형성된다. 용량 배선(604)은 TFT(628)의 게이트 배선(602)과 동시에 형성할 수 있다. 게이트 배선(602) 및 용량 배선(604) 위에는 게이트 절연막(606)이 형성된다. 유지 용량은, 용량 배선(604)과 용량 전극(615) 사이에 게이트 절연막(606)을 사이에 두고 형성한다. 용량 전극(615)과 화소 전극층(624)은 콘택트 홀(623)을 통하여 접속된다.
대향 기판(601)에는, 착색막(636), 대향 전극층(640)이 형성된다. 또한, 착색막(636)과 대향 전극층(640) 사이에는 평탄화막(637)이 형성되고, 액정의 배향 혼란을 방지한다. 액정층(650)은 화소 전극층(624)과 대향 전극층(640)의 사이에 배향막(648) 및 배향막(646)을 사이에 두고 형성된다.
화소 전극층(624)과 액정층(650)과 대향 전극층(640)이 겹침으로써, 액정 소자가 형성된다.
또한, 착색막(636)은, 기판(600)측에 형성되어 있어도 좋다. 또한, 기판(600)의 박막 트랜지스터가 형성되어 있는 면과는 반대 면에 편광판을 접합하고, 또한 대향 기판(601)의 대향 전극층(640)이 형성되어 있는 면과는 반대 면에, 편광판을 접합하여 둔다.
이상의 공정에 의해, 표시 장치로서 액정 표시 장치를 제작할 수 있다.
(실시형태 11)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치의 제작 방법의 다른 예를, 도 37을 사용하여 설명한다.
절연 표면을 갖는 기판 위에 게이트 전극층을 형성한다(도 37의 S101). 게이트 전극층의 재료는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하고, 단층으로 형성하거나 또는 적층하여 형성할 수 있다.
게이트 전극층 위에 게이트 절연층을 형성한다(도 37의 S102). 게이트 절연층은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여, 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 또는 산화알루미늄층을 단층으로 형성하거나 또는 적층하여 형성할 수 있다. 본 실시형태에서는, 게이트 절연층으로서 플라즈마 CVD법에 의해 막 두께 200nm 이하의 질화실리콘층을 형성한다.
다음으로, 게이트 절연층 위에, 막 두께 2nm 이상 200nm 이하의 산화물 반도체막을 형성한다(도 37의 S103). 본 실시형태에서는, In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법에 의해 In-Ga-Zn-O계 산화물 반도체막을 성막한다.
다음으로, 산화물 반도체막을 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 에칭하여, 섬 형상의 산화물 반도체층을 형성한다(도 37의 S104).
다음으로, 산화물 반도체층의 탈수화 또는 탈수소화의 가열 처리를 행한다. 탈수화 또는 탈수소화를 행하는 가열 처리의 온도는, 400℃ 이상 기판의 700℃ 미만으로 한다(도 37의 S105). 본 실시형태에서는 질소 분위기하, 450℃의 가열 처리를 행한다. 여기에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기 하에 있어서 가열 처리를 행한 후, 대기에 접촉하지 않고, 산화물 반도체층으로의 물이나 수소의 재혼입을 막고, 산화물 반도체층을 얻는다. 본 실시형태에서는, 산화물 반도체층의 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터, 다시 물이 들어가지 않는 충분한 온도까지 같은 노를 사용하여, 구체적으로는 가열 온도 T보다도 100℃ 이상 저하할 때까지 질소 분위기하에서 서냉한다. 또한, 질소 분위기에 한정되지 않고, 헬륨, 네온, 아르곤 등의 희가스 분위기하에 있어서 탈수화 또는 탈수소화를 행한다.
산화물 반도체층을 400℃로부터 700℃의 온도로 열 처리함으로써, 산화물 반도체층의 탈수화, 탈수소화가 의도되고, 그 후의 물(H2O)의 재함침을 방지할 수 있다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논아크 램프, 카본아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발생하는 광(전자파)의 폭사에 의해, 피처리물을 가열하는 장치이다. 또한, LRTA 장치는, 램프뿐만 아니라, 저항 발열체 등의 발열체로부터의 열전도 또는 열 폭사에 의해, 피처리물을 가열하는 장치를 구비하여도 좋다. GRTA란 고온의 가스를 사용하여 가열 처리를 행하는 방법이다. 가스에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다. RTA법을 사용하여, 600℃ 내지 750℃에서 수분간 가열 처리를 행하여도 좋다.
또한, 탈수화 또는 탈수소화의 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 특히 산화물 반도체층에 대하여, 400℃ 내지 700℃에서 행해지는 탈수화, 탈수소화의 열 처리는, H2O가 20ppm 이하의 질소 분위기에서 행하는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
다음에, 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 게이트 절연층의 불필요한 부분을 제거하고, 게이트 절연층에 개구(콘택트 홀)를 형성한다(도 37의 S106).
다음에, 산화물 반도체층 위에 금속 재료로 이루어지는 금속 도전막을 스퍼터링법이나 진공 증착법으로 형성한다.
금속 도전막의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 금속 도전막은, 단층 구조로 하여도 좋고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, Ti막과, 그 Ti막 위에 겹쳐서 알루미늄막을 적층하고, 또한 그 위에 Ti막을 성막하는 3층 구조 등을 들 수 있다. 또한, Al에, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소를 단수, 또는 복수 조합한 막, 합금막, 또는 질화막을 사용하여도 좋다.
금속 도전막 후에 가열 처리를 행하는 경우에는, 이 가열 처리에 충분하는 내열성을 금속 도전막에 갖게 하는 것이 바람직하다.
다음에, 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 금속 도전막의 에칭에 의해 불필요한 부분을 제거하여 소스 전극층 및 드레인 전극층을 형성한다(도 37의 S107).
또한, 금속 도전막의 에칭 시에, 산화물 반도체층은 제거되지 않도록 각각의 재료 및 에칭 조건을 적절하게 조절한다.
본 실시형태에서는, 금속 도전막으로서 Ti막, Al막 및 Ti막의 적층을 사용하고, 산화물 반도체층에는 In-Ga-Zn-O계 산화물을 사용하고, 에천트로서 과수암모니아수(암모니아, 물, 과산화수소수의 혼합액)를 사용한다.
다음에, 산화물 절연막을 형성하는 챔버 내에서 타깃 및 기판을 가열 처리한다(도 37의 S108). 가열 처리 후, 타깃 및 기판을 냉각하고(도 37의 S109), 실온에서 산화물 절연막을 형성한다(도 37의 S110). 가열 온도는 100℃ 이상 250℃ 이하로 하면 좋다.
산화물 절연막은, 적어도 1nm 이상의 막 두께로 하고, (바람직하게는 100nm 이상 500nm 이하) 스퍼터링법 등, 산화물 절연막에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절하게 사용하여 형성할 수 있다. 본 실시형태에서는, 산화물 절연막으로서 막 두께 300nm의 산화실리콘막을 스퍼터링법을 사용하여 성막한다. 성막 시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 실온으로 한다. 산화실리콘막의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기하에 있어서 행할 수 있다. 또한, 타깃으로서 산화실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들어, 실리콘 타깃을 사용하여, 산소 분위기하에서 스퍼터링법에 의해 산화실리콘을 형성할 수 있다. 저저항화한 산화물 반도체층에 접하여 형성하는 산화물 절연막은, 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 사용하고, 대표적으로는 산화실리콘막, 질화산화실리콘막, 산화알루미늄막, 또는 산화질화알루미늄막 등을 사용한다.
또한, 산화물 절연막 위에 보호 절연층을 더 형성하여도 좋다. 예를 들어, RF 스퍼터링법을 사용하여 질화실리콘막을 형성한다. RF 스퍼터링법은, 양산성이 좋기 때문에, 보호 절연층의 성막 방법으로서 바람직하다. 보호 절연층은, 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 사용하여, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 산화질화알루미늄막 등을 사용한다. 본 실시형태에서는, 보호 절연층으로서 질화실리콘막을 사용하여 형성한다.
산화물 절연막을 스퍼터링법(산소 분위기하, 실온)에 의해 막 두께1OOnm의 산화실리콘막으로 하고, 적층하는 보호 절연층을 스퍼터링법(질소 및 아르곤 분위기하, 실온)에 의해 막 두께 1OOnm 형성하는 구성으로 하여도 좋다.
또한, 산화물 절연막의 형성 후, 불활성 가스 분위기하, 또는 질소 가스 분위기하에서 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다.
다음에 산화절연막 및 보호 절연층을 선택적으로 에칭하고, 개구를 형성한다(도 37의 S111). 보호 절연층 위에 평탄화 절연층을 형성하여도 좋고, 평탄화 절연층의 재료 및 형성 방법에 의해 형성 시에 250℃ 정도의 가열 처리를 행하는 경우가 있고, 이 경우, 상술한 산화물 절연막의 형성 후, 불활성 가스 분위기하, 또는 질소 가스 분위기하에서 가열 처리는 생략하여도 좋다.
다음으로, 투광성을 갖는 도전막을 성막한다. 투광성을 갖는 도전막의 재료로서는, 산화인듐(In2O3)이나 산화인듐산화주석 합금(In2O3-SnO2, ITO라고 약기함) 등을 스퍼터링법이나 진공 증착법 등을 사용하여 형성한다. 투광성을 갖는 도전막의 다른 재료로서, 질소를 포함시킨 Al-Zn-O계 비단결정막, 즉 Al-Zn-0-N계 비단결정막이나, 질소를 포함시킨 Zn-O계 비단결정막이나, 질소를 포함시킨 Sn-Zn-O계 비단결정막을 사용하여도 좋다. 또한, Al-Zn-O-N계 비단결정막의 아연의 조성비(at.%)는, 47at.% 이하로 하고, 비단결정막 중의 알루미늄의 조성비(at.%)보다 크고, 비단결정막 중의 알루미늄의 조성비(at.%)는, 비단결정막 중의 질소의 조성비(at.%)보다 크다. 이러한 재료의 에칭 처리는 염산계 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔사가 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해서 산화인듐산화아연 합금(In2O3-ZnO)을 사용하여도 좋다.
다음에, 포토리소그래피 공정을 행하고, 레지스트 마스크를 형성하고, 에칭에 의해 투광성을 갖는 도전막의 불필요한 부분을 제거하여 화소 전극층, 도전층을 형성하고, 레지스트 마스크를 제거한다(도 37의 S112).
다음에 대기중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열 처리를 행한다(도 37의 S113). 본 실시형태에서는 150℃에서 10시간 가열 처리를 행한다. 이 가열 처리는 일정한 가열 온도를 유지하여 가열하여도 좋고, 실온으로부터, 100℃ 이상 200℃의 가열 온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복하여 행하여도 좋다. 또한, 이 가열 처리를, 산화물 절연막의 형성 전에, 감압하에서 행하여도 좋다. 감압하에서 가열 처리를 행하면, 가열 시간을 단축할 수 있다. 이 가열 처리에 의해서, 산화물 반도체층으로부터 산화물 절연층 중에 수소가 취득되어, 노멀리 오프가 되는 박막 트랜지스터를 얻을 수 있다. 따라서 반도체 장치의 신뢰성을 향상할 수 있다.
이상의 공정에 의해, 동일 기판 위에 있어서, 구동 회로부 및 화소부에 박막 트랜지스터를 제작할 수 있다.
실시형태 1과 마찬가지로, 액정층을 협지하여 대향 기판을 접합하여, 본 실시형태의 액정 표시 장치를 제작할 수 있다.
(실시형태 12)
본 실시형태에서는, 단면(斷面)으로부터 보아 산화물 반도체층을 질화물 절연막으로 둘러싸는 예를 도 38에 도시한다. 도 38은, 산화물 절연층의 상면 형상 및 단부의 위치가 도 1과 다른 점, 게이트 절연층의 구성이 다른 점 이외는 같기 때문에, 같은 개소에는 같은 부호를 사용하고, 같은 개소의 상세한 설명은 생략한다.
구동 회로에 배치되는 박막 트랜지스터(180)는 채널 에치형의 박막 트랜지스터이며, 절연 표면을 갖는 기판(100) 위에, 게이트 전극층(161), 질화물 절연막으로 이루어지는 제 1 게이트 절연층(188), 산화물 절연막으로 이루어지는 제 2 게이트 절연층(187a), 산화물 반도체층(163), 소스 전극층(165a), 및 드레인 전극층(165b)을 포함한다. 또한, 박막 트랜지스터(180)를 덮고, 산화물 반도체층(163)의 채널 형성 영역에 접하는 산화물 절연층(177a)이 형성된다. 산화물 절연층(177a) 위에는 보호 절연층(178)이 더 형성되고, 또한 산화물 절연층(177a) 위에 있어서 게이트 전극층(161) 및 산화물 반도체층(163)과 겹치는 위치에 도전층(111)이 형성되어 있다.
화소부에 배치되는 박막 트랜지스터(170)는 채널 에치형의 박막 트랜지스터이며, 절연 표면을 갖는 기판(100) 위에, 게이트 전극층(101), 질화물 절연막으로 이루어지는 제 1 게이트 절연층(188), 산화물 절연막으로 이루어지는 제 2 게이트 절연층(187b), 산화물 반도체층(103), 소스 전극층(105a), 및 드레인 전극층(105b)을 포함한다. 또한, 박막 트랜지스터(170)를 덮고, 산화물 반도체층(103)의 채널 형성 영역에 접하는 산화물 절연층(177b)이 형성된다. 산화물 절연층(177b) 위에는 보호 절연층(178)이 더 형성되고, 또한 보호 절연층(178) 위에 있어서 드레인 전극층(105b)과 접하는 화소 전극층(110)이 형성된다.
본 실시형태에서는, 박막 트랜지스터(170, 180)에 있어서 게이트 절연층을 게이트 전극층측으로부터 질화물 절연막과 산화물 절연막의 적층 구조로 한다. 또한, 산화물 절연층의 개구를 형성할 때, 제 2 게이트 절연층의 산화물 절연막도 선택적으로 제거하고, 질화물 절연막이 노출되도록 가공한다.
적어도 산화물 절연층(177a, 177b), 제 2 게이트 절연층(187a, 187b)의 상면 형상은, 산화물 반도체층(163, 103)의 상면 형상보다도 넓고, 박막 트랜지스터(180, 170)를 덮는 상면 형상으로 하는 것이 바람직하다.
또한 산화물 절연층(177a, 177b)의 상면 및 측면을 덮고, 또 제 1 게이트 절연층의 질화물 절연막에 접하고, 질화물 절연막으로 이루어지는 보호 절연층(178)을 형성한다.
질화물 절연막으로 이루어지는 보호 절연층(178) 및 제 1 게이트 절연층(188)은, 스퍼터링법이나 플라즈마 CVD법으로 얻어지는 질화실리콘막, 산화질화실리콘막, 질화알루미늄막, 산화질화알루미늄막 등의 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 사용한다.
본 실시형태에서는, 질화물 절연막으로 이루어지는 보호 절연층(178)으로서, 산화물 반도체층(163, 103)의 상면, 및 측면을 둘러싸도록 RF 스퍼터링법을 사용하여, 막 두께 100nm의 질화실리콘막을 형성한다. 또한, 보호 절연층(178)을 질화물 절연막으로 이루어지는 제 1 게이트 절연층(188)과 접하는 구성으로 한다.
도 38에 도시하는 구조로 함으로써, 질화물 절연막으로 이루어지는 보호 절연층(178)의 형성 후의 제조 프로세스에 있어서, 외부로부터의 수분의 침입을 막을 수 있다. 또한, 반도체 장치, 예를 들어 액정 표시 장치로서 디바이스가 완성된 후에도 장기적으로, 외부로부터의 수분의 침입을 막을 수 있어 디바이스의 장기 신뢰성을 향상할 수 있다.
또한, 본 실시형태에서는 하나의 박막 트랜지스터를 질화물 절연막으로 둘러싸는 구성을 나타냈지만 특히 한정되지 않고, 복수의 박막 트랜지스터를 질화물 절연막으로 둘러싸는 구성으로 하여도 좋고, 화소부의 복수의 박막 트랜지스터를 합쳐서 질화물 절연막으로 둘러싸는 구성으로 하여도 좋다. 적어도 액티브 매트릭스 기판의 화소부의 주연(周緣)을 둘러싸도록 보호 절연층(178)과 제 1 게이트 절연층(188)이 접하는 영역을 형성하는 구성으로 하면 좋다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절하게 조합하여 실시할 수 있다.
11: 배선 12: 배선
13: 배선 14: 배선
15: 배선 21: 입력 단자
22: 입력 단자 23: 입력 단자
24: 입력 단자 25: 입력 단자
26: 출력 단자 27: 출력 단자
28: 박막 트랜지스터 31: 트랜지스터
32: 트랜지스터 33: 트랜지스터
34: 트랜지스터 35: 트랜지스터
36: 트랜지스터 37: 트랜지스터
38: 트랜지스터 39: 트랜지스터
4O: 트랜지스터 41: 트랜지스터
42: 트랜지스터 43: 트랜지스터
51: 전원선 52: 전원선
53: 전원선 100: 기판
101: 전극

Claims (15)

  1. 기판;
    상기 기판 위에 제 1 트랜지스터를 포함하는 구동회로부; 및
    상기 기판 위에 제 2 트랜지스터 및 화소 전극층을 포함하는 화소부를 포함하고,
    상기 제 1 트랜지스터는,
    제 1 전극층;
    상기 제 1 전극층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 제 2 전극층 및 제 3 전극층;
    상기 제 2 전극층, 상기 제 3 전극층, 및 상기 제 1 산화물 반도체층 위에서 상기 제 1 산화물 반도체층과 접하는 제 2 절연층; 및
    상기 제 2 절연층 위의 도전층으로서, 상기 도전층 및 상기 제 1 전극층은 상기 제 1 절연층, 상기 제 1 산화물 반도체층, 및 상기 제 2 절연층을 개재하여 서로 겹치는, 상기 도전층을 포함하고,
    상기 제 2 트랜지스터는,
    제 4 전극층;
    상기 제 4 전극층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 2 산화물 반도체층;
    상기 제 2 산화물 반도체층 위의 제 5 전극층 및 제 6 전극층; 및
    상기 제 5 전극층, 상기 제 6 전극층, 및 상기 제 2 산화물 반도체층 위에서 상기 제 2 산화물 반도체층과 접하는 제 2 절연층을 포함하고,
    상기 화소 전극층은 상기 제 2 트랜지스터에 전기적으로 접속되는, 반도체 장치.
  2. 기판;
    상기 기판 위에 제 1 트랜지스터를 포함하는 구동회로부;
    상기 기판 위에 제 2 트랜지스터 및 화소 전극층을 포함하는 화소부;
    상기 화소 전극층 위의 제 1 배향막; 및
    상기 제 1 배향막 위의 액정층을 포함하고,
    상기 제 1 트랜지스터는,
    제 1 전극층;
    상기 제 1 전극층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 제 2 전극층 및 제 3 전극층;
    상기 제 2 전극층, 상기 제 3 전극층, 및 상기 제 1 산화물 반도체층 위에서 상기 제 1 산화물 반도체층과 접하는 제 2 절연층; 및
    상기 제 2 절연층 위의 도전층으로서, 상기 도전층 및 상기 제 1 전극층은 상기 제 1 절연층, 상기 제 1 산화물 반도체층, 및 상기 제 2 절연층을 개재하여 서로 겹치는, 상기 도전층을 포함하고,
    상기 제 2 트랜지스터는,
    제 4 전극층;
    상기 제 4 전극층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 2 산화물 반도체층;
    상기 제 2 산화물 반도체층 위의 제 5 전극층 및 제 6 전극층; 및
    상기 제 5 전극층, 상기 제 6 전극층, 및 상기 제 2 산화물 반도체층 위에서 상기 제 2 산화물 반도체층과 접하는 제 2 절연층을 포함하고,
    상기 화소 전극층은 상기 제 2 트랜지스터에 전기적으로 접속되는, 반도체 장치.
  3. 제 2 항에 있어서,
    대향 기판, 제 2 배향막, 및 상기 대향 기판과 상기 제 2 배향막 사이에 개재된 대향 전극을 더 포함하고,
    상기 액정층은 상기 제 1 배향막과 상기 제 2 배향막 사이에 개재되는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층은 상기 제 2 산화물 반도체층과 동일한 재료를 사용하여 형성되고,
    상기 제 1 전극층은 상기 제 4 전극층과 동일한 재료를 사용하여 형성되고,
    상기 제 2 전극층은 상기 제 3 전극층, 상기 제 5 전극층, 및 상기 제 6 전극층과 동일한 적층 구조를 포함하는, 반도체 장치.
  5. 기판;
    상기 기판 위에 제 1 트랜지스터를 포함하는 구동회로부;
    상기 기판 위에 제 2 트랜지스터 및 화소 전극층을 포함하는 화소부; 및
    제 1 배선 및 제 2 배선을 포함하고,
    상기 제 1 트랜지스터는,
    제 1 전극층;
    상기 제 1 전극층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 제 2 전극층 및 제 3 전극층;
    상기 제 2 전극층, 상기 제 3 전극층, 및 상기 제 1 산화물 반도체층 위에서 상기 제 1 산화물 반도체층과 접하는 제 2 절연층; 및
    상기 제 2 절연층 위의 도전층으로서, 상기 도전층 및 상기 제 1 전극층은 상기 제 1 절연층, 상기 제 1 산화물 반도체층, 및 상기 제 2 절연층을 개재하여 서로 겹치는, 상기 도전층을 포함하고,
    상기 제 2 트랜지스터는,
    제 4 전극층;
    상기 제 4 전극층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 2 산화물 반도체층;
    상기 제 2 산화물 반도체층 위의 제 5 전극층 및 제 6 전극층; 및
    상기 제 5 전극층, 상기 제 6 전극층, 및 상기 제 2 산화물 반도체층 위에서 상기 제 2 산화물 반도체층과 접하는 제 2 절연층을 포함하고,
    상기 제 1 배선은 상기 제 1 전극층 및 상기 제 4 전극층과 동일한 재료를 사용하여 형성되고,
    상기 제 2 배선은 상기 제 2 전극층, 상기 제 3 전극층, 상기 제 5 전극층, 및 상기 제 6 전극층과 동일한 적층 구조를 포함하고,
    상기 화소 전극층은 상기 제 2 트랜지스터에 전기적으로 접속되는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 배선은 상기 제 1 배선 위의 상기 제 1 절연층에 형성된 개구를 통해 상기 제 2 배선에 전기적으로 접속되는, 반도체 장치.
  7. 제 1 항 내지 제 3 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터는 제 1 산화물 도전층을 포함하고, 상기 제 2 트랜지스터는 제 2 산화물 도전층을 포함하고,
    상기 제 1 산화물 도전층은 상기 제 1 산화물 반도체층 및 상기 제 2 전극층 사이에 개재되고,
    상기 제 2 산화물 도전층은 상기 제 2 산화물 반도체층 및 상기 제 5 전극층 사이에 개재되는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 산화물 도전층 및 상기 제 2 산화물 도전층 각각은 산화 아연, 산화 아연 알루미늄, 산화질화 아연 알루미늄, 및 산화 갈륨 아연을 포함하는, 반도체 장치.
  9. 제 1 항 내지 제 3 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 절연층은 산화 규소층, 산화질화 규소층, 또는 산화 알루미늄층의 단층 또는 적층들을 사용하여 형성되는, 반도체 장치.
  10. 제 1 항 내지 제 3 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 화소 전극층 및 상기 도전층은 산화 인듐, 산화 인듐-산화 주석 합금, 산화 인듐-산화 아연 합금, 및 산화 아연 중 어느 하나인 동일한 재료를 사용하여 형성되는, 반도체 장치.
  11. 제 1 항 내지 제 3 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은 각각 채널 형성 영역, 소스 영역, 및 드레인 영역을 포함하고,
    상기 채널 형성 영역의 캐리어 농도는 상기 소스 영역 및 상기 드레인 영역의 캐리어 농도 보다 낮은, 반도체 장치.
  12. 기판 위의 구동회로부에 제 1 게이트 전극 및 화소부에 제 2 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 형성하는 단계;
    탈수화 또는 탈수소화를 위해 제 1 열처리를 수행하는 단계;
    상기 제 1 산화물 반도체층 위에 제 1 소스 및 드레인 전극들을 형성하고 상기 제 2 산화물 반도체층 위에 제 2 소스 및 드레인 전극들을 형성하는 단계;
    상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 상기 제 1 소스 및 드레인 전극들 및 상기 제 2 소스 및 드레인 전극들 위에 절연막을 형성하는 단계;
    상기 절연막 위에 도전층 및 화소 전극을 형성하는 단계; 및
    상기 절연막 형성 후에 대기 중에서 제 2 열처리를 수행하는 단계를 포함하고,
    상기 제 1 게이트 전극은 상기 제 1 산화물 반도체층과 겹치고 상기 제 2 게이트 전극은 상기 제 2 산화물 반도체층과 겹치고,
    상기 제 1 도전층은 상기 제 1 게이트 전극 및 상기 제 1 산화물 반도체층과 겹치고,
    상기 화소 전극은 상기 화소부에 형성되는, 반도체 장치 제작 방법.
  13. 제 12 항에 있어서,
    제 1 산화물 도전층 및 제 2 도전층을 형성하는 단계를 더 포함하고,
    상기 제 1 도전층은 상기 제 1 산화물 반도체층 및 상기 제 1 드레인 전극 사이에 개재되고,
    상기 제 2 도전층은 상기 제 2 산화물 반도체층 및 상기 제 2 드레인 전극 사이에 개재되는, 반도체 장치 제작 방법.
  14. 제 12 항에 있어서,
    상기 화소 전극 및 상기 도전층은 산화 인듐, 산화 인듐-산화 주석 합금, 산화 인듐-산화 아연 합금, 및 산화 아연 중 어느 하나인 동일한 재료를 사용하여 형성되는, 반도체 장치 제작 방법.
  15. 제 12 항에 있어서,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층 각각은 채널 형성 영역, 소스 영역, 및 드레인 영역을 포함하고,
    상기 채널 형성 영역의 캐리어 농도는 상기 소스 영역 및 상기 드레인 영역의 캐리어 농도 보다 낮은, 반도체 장치 제작 방법.
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