JP2011077503A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2011077503A
JP2011077503A JP2010177496A JP2010177496A JP2011077503A JP 2011077503 A JP2011077503 A JP 2011077503A JP 2010177496 A JP2010177496 A JP 2010177496A JP 2010177496 A JP2010177496 A JP 2010177496A JP 2011077503 A JP2011077503 A JP 2011077503A
Authority
JP
Japan
Prior art keywords
layer
oxide
electrode layer
thin film
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010177496A
Other languages
English (en)
Other versions
JP5779327B2 (ja
JP2011077503A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Junichiro Sakata
淳一郎 坂田
Masayuki Sakakura
真之 坂倉
Yoshiaki Oikawa
欣聡 及川
Kenichi Okazaki
健一 岡崎
Hodaka Maruyama
穂高 丸山
Masashi Tsubuki
将志 津吹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2010177496A priority Critical patent/JP5779327B2/ja
Publication of JP2011077503A publication Critical patent/JP2011077503A/ja
Publication of JP2011077503A5 publication Critical patent/JP2011077503A5/ja
Application granted granted Critical
Publication of JP5779327B2 publication Critical patent/JP5779327B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/13306—Circuit arrangements or driving methods for the control of single liquid crystal cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133302—Rigid substrates, e.g. inorganic substrates
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133357—Planarisation layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133528—Polarisers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1337—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G02F1/13394—Gaskets; Spacers; Sealing of cells spacers regularly patterned on the cell subtrate, e.g. walls, pillars
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134336—Matrix
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

【課題】半導体装置の信頼性を向上することを課題の一とする。
【解決手段】同一基板上に駆動回路部と、表示部（画素部ともいう）とを有し、駆動回路部と表示部は、半導体層が酸化物半導体によって構成された薄膜トランジスタと、第１の配線と、第２の配線を有し、薄膜トランジスタは、ソース電極層またはドレイン電極層を有し、駆動回路部の薄膜トランジスタは、半導体層をゲート電極層と導電層で挟んで構成し、第１の配線と第２の配線は、ゲート絶縁膜に設けられた開口において、酸化物導電層を介して電気的に接続されている半導体装置。
【選択図】図１

Description

酸化物半導体を用いる半導体装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、液晶表示装置などの電気光学装置、半導体回路及び電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、略号ＩＣ）や電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている（特許文献１及び特許文献２）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
酸化物半導体膜を用いる薄膜トランジスタには、動作速度が速く、製造工程が比較的簡単であり、十分な信頼性が求められている。
酸化物半導体膜を用いる薄膜トランジスタにおいて、動作特性や信頼性を向上させることを課題の一つとする。
特に、駆動回路に用いる薄膜トランジスタの動作速度は、速い方が好ましい。
例えば、薄膜トランジスタのチャネル長（Ｌ）を短くする、またはチャネル幅（Ｗ）を広くすると動作速度が高速化される。しかし、チャネル長（Ｌ）を短くすると、スイッチング特性、例えばオンオフ比が小さくなる問題がある。また、チャネル幅（Ｗ）を広くすると薄膜トランジスタ自身の容量負荷を上昇させる問題がある。
また、チャネル長が短くとも、安定した電気特性を有する薄膜トランジスタを備えた半導体装置を提供することも課題の一とする。
また、絶縁表面上に複数の異なる回路を形成する場合、例えば、画素部と駆動回路を同一基板上に形成する場合には、画素部に用いる薄膜トランジスタは、優れたスイッチング特性、例えばオンオフ比が大きいことが要求され、駆動回路に用いる薄膜トランジスタには動作速度が速いことが要求される。特に、表示装置の精細度が高精細であればあるほど、表示画像の書き込み時間が短くなるため、駆動回路に用いる薄膜トランジスタは速い動作速度とすることが好ましい。
また、酸化物半導体膜を用いる薄膜トランジスタの電気特性のバラツキを低減することも課題の一つとする。
本発明の一態様は、同一基板上に駆動回路部と、表示部（画素部ともいう）とを有し、駆動回路部と当該表示部は、薄膜トランジスタと、第１の配線（端子または接続電極ともいう）と、第２の配線（端子または接続電極ともいう）を有し、薄膜トランジスタは、金属によって構成されたゲート電極と、当該ゲート電極上のゲート絶縁膜と、当該ゲート絶縁膜上の酸化物半導体層と、当該酸化物半導体層上の金属によって構成されたソース電極（ソース電極層ともいう）及びドレイン電極（ドレイン電極層ともいう）と、酸化物半導体層とソース電極及びドレイン電極の上の保護絶縁層を有し、駆動回路部の薄膜トランジスタは、保護絶縁層上の酸化物半導体層と重なる位置に導電層を有し、表示部の薄膜トランジスタは、画素電極（画素電極層ともいう）と電気的に接続し、第１の配線はゲート電極と同じ材料で形成され、第２の配線はソース電極またはドレイン電極と同じ材料で形成され、前記駆動回路部の第１の配線と第２の配線は、ゲート絶縁膜と保護絶縁層に設けられた開口（コンタクトホール）を通して電気的に接続されている半導体装置である。
本発明の一態様は、同一基板上に駆動回路部と、表示部（画素部ともいう）とを有し、駆動回路部と当該表示部は、薄膜トランジスタと、第１の配線と、第２の配線を有し、薄膜トランジスタは、金属によって構成されたゲート電極と、当該ゲート電極上のゲート絶縁膜と、当該ゲート絶縁膜上の酸化物半導体層と、当該酸化物半導体層上の金属によって構成されたソース電極及びドレイン電極と、酸化物半導体層とソース電極及びドレイン電極の上の保護絶縁層を有し、駆動回路部の薄膜トランジスタは、保護絶縁層上の酸化物半導体層と重なる位置に導電層を有し、表示部の薄膜トランジスタは、画素電極と電気的に接続し、第１の配線はゲート電極と同じ材料で形成され、第２の配線はソース電極またはドレイン電極と同じ材料で形成され、前記駆動回路部の第１の配線と第２の配線は、ゲート絶縁膜に形成された開口を通して電気的に接続されている半導体装置である。
画素用薄膜トランジスタ及び駆動回路用薄膜トランジスタとして、ボトムゲート構造の逆スタガ型薄膜トランジスタを用いる。画素用薄膜トランジスタ及び駆動回路用薄膜トランジスタはソース電極層及びドレイン電極層との間に露呈した酸化物半導体層に接する酸化物絶縁膜が設けられたチャネルエッチ型薄膜トランジスタである。
駆動回路用薄膜トランジスタは、酸化物半導体層をゲート電極と導電層で挟み込む構成とする。これにより、薄膜トランジスタのしきい値ばらつきを低減させることができ、安定した電気特性を有する薄膜トランジスタを備えた半導体装置を提供することができる。導電層は、ゲート電極層と同電位としても良いし、フローティング電位でも良いし、固定電位、例えばＧＮＤ電位や０Ｖでもよい。また、導電層に任意の電位を与えることで、薄膜トランジスタのしきい値を制御することができる。
上記構造を実現するための本発明の一態様は、同一基板上の駆動回路部が形成される第１の領域と、表示部が形成される第２の領域に、第１のフォトリソグラフィ工程によりゲート電極として機能する第１の電極と、第１の電極と同じ材料からなる第１の配線を形成し、第１の電極及び第１の配線上にゲート絶縁膜として機能する第１の絶縁膜を形成し、第１の絶縁膜の上に、第２のフォトリソグラフィ工程により酸化物半導体層を形成し、酸化物半導体層を脱水化または脱水素化するための熱処理を行い、酸化物半導体層上に、第３のフォトリソグラフィ工程によりソース電極として機能する第２の電極とドレイン電極として機能する第３の電極と、ソース電極またはドレイン電極と同じ材料からなる第２の配線を形成し、第２の電極と第３の電極と酸化物半導体層の上に、保護絶縁層として機能する第２の絶縁膜を形成し、第４のフォトリソグラフィ工程により第１の配線と重なる第１の絶縁膜及び第２の絶縁膜を選択的に除去して第１の開口を形成し、第２の配線と重なる第２の絶縁膜を選択的に除去して第２の開口を形成し、第２の領域において、第２の電極もしくは第３の電極のどちらか一方と重なる位置に、第２の絶縁膜を選択的に除去することで第３の開口を形成し、第５のフォトリソグラフィ工程により第１の開口及び第２の開口を通して第１の配線と第２の配線を電気的に接続する第１の導電層を形成し、第１の領域において、第２の絶縁膜を介して酸化物半導体層と重なる位置に、第１の導電層と同じ材料からなる第４の電極を形成し、第２の領域において第３の開口を通して薄膜トランジスタに電気的に接続する第１の導電層と同じ材料からなり画素電極として機能する第５の電極を形成することを特徴とする半導体装置の作製方法である。
第１の開口乃至第３の開口を同じフォトリソグラフィ工程で同時に形成し、画素電極と、第１の導電層と、第４の電極を同じフォトリソグラフィ工程で同時に形成することで、フォトリソグラフィ工程を増やすことなく上記構成を実現することができる。
５回のフォトリソグラフィ工程で、同一基板上に駆動回路部と表示部が形成された半導体装置を提供することができる。
上記構造を実現するための本発明の一態様は、同一基板上の駆動回路部が形成される第１の領域と、表示部が形成される第２の領域に、第１のフォトリソグラフィ工程によりゲート電極として機能する第１の電極と、第１の電極と同じ材料からなる第１の配線を形成し、第１の電極及び第１の配線上にゲート絶縁膜として機能する第１の絶縁膜を形成し、第１の絶縁膜の上に、第２のフォトリソグラフィ工程により酸化物半導体層を形成し、酸化物半導体層を脱水化または脱水素化するための熱処理を行い、第３のフォトリソグラフィ工程により第１の配線上の第１の絶縁膜を選択的に除去して第４の開口を形成し、酸化物半導体層上に、第４のフォトリソグラフィ工程によりソース電極として機能する第２の電極と、ドレイン電極として機能する第３の電極と、第２の電極または第３の電極と同じ材料からなる第２の配線を形成し、第２の電極と第３の電極と酸化物半導体層の上に、保護絶縁層として機能する第２の絶縁膜を形成し、第５のフォトリソグラフィ工程により、第２の領域において、第２の電極もしくは第３の電極のどちらか一方と重なる位置に、第２の絶縁膜を選択的に除去することで第３の開口を形成し、第６のフォトリソグラフィ工程により第１の領域において、第２の絶縁膜を介して酸化物半導体層と重なる位置に第４の電極を形成し、第２の領域において第３の開口を通して薄膜トランジスタに電気的に接続する第４の電極と同じ材料からなり、画素電極として機能する第５の電極を形成することを特徴とする半導体装置の作製方法である。
第３のフォトリソグラフィ工程による第４の開口の形成は、第１の絶縁膜形成後であれば、第２のフォトリソグラフィ工程による酸化物半導体層形成前に行ってもよい。
前述の態様に比べると、酸化物半導体層形成後に、第１の配線上に開口を設けるためのフォトリソグラフィ工程が追加されるため、合計６回のフォトリソグラフィ工程で、同一基板上に駆動回路部と表示部を形成することとなるが、第１の配線と第２の配線を接続するための開口の段差が、第１の絶縁膜の厚さのみとすることができるため、被覆性良く第１の配線と第２の配線を確実に接続することができ、半導体装置の信頼性を向上させることができる。
なお、前述のフォトリソグラフィ工程において、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたマスク層を用いてエッチング工程を行っても良い。
多階調マスクを用いて形成したマスク層は複数の膜厚を有する形状となり、マスク層に対してエッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するマスク層を形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
上記構成は、上記課題の少なくとも一つを解決する。
また、本明細書中で用いる酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を形成し、その薄膜を酸化物半導体層として用いた薄膜トランジスタを作製する。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉまたはＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、または該遷移金属の酸化物が含まれているものがある。本明細書においては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体層のうち、ＭとしてＧａを含む構造の酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。また上記金属酸化物からなる酸化物半導体層に酸化珪素を含ませてもよい。
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での加熱処理を行った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化、即ちＮ型化（Ｎ−化など）させ、その後、酸化物半導体層に接する酸化物絶縁膜の形成や、形成後に加熱処理を行うことにより酸化物半導体層を酸素過剰な状態とすることで高抵抗化、即ちＩ型化させているとも言える。また、酸化物半導体層を酸素過剰な状態とする固相酸化を行っているとも呼べる。これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製し、提供することが可能となる。
脱水化または脱水素化は、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での４００℃以上基板の歪み点未満、好ましくは４２０℃以上５７０℃以下の加熱処理を行い、酸化物半導体層の含有水分などの不純物を低減する。また、その後の水（Ｈ２Ｏ）の再含浸を防ぐことができる。
脱水化または脱水素化の熱処理は、Ｈ２Ｏが２０ｐｐｍ以下の窒素雰囲気で行うことが好ましい。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で行っても良い。
脱水化または脱水素化を行った酸化物半導体層は、脱水化または脱水素化後の酸化物半導体層に対してＴＤＳで４５０℃まで測定を行っても水の２つのピーク、少なくとも３００℃付近に現れる１つのピークは検出されない程度の熱処理条件とする。従って、脱水化または脱水素化が行われた酸化物半導体層を用いた薄膜トランジスタに対してＴＤＳで４５０℃まで測定を行っても少なくとも３００℃付近に現れる水のピークは検出されない。
そして、酸化物半導体層に対して加熱温度Ｔにて脱水化または脱水素化を行った後に温度を下げる際、脱水化または脱水素化を行った同じ炉を用いて大気に触れさせないことで、水または水素が再び混入させないことが重要である。脱水化または脱水素化を行い、酸化物半導体層を低抵抗化、即ちＮ型化（Ｎ−など）させた後、高抵抗化させてＩ型とした酸化物半導体層を用いて薄膜トランジスタを作製すると、薄膜トランジスタのしきい値電圧（Ｖｔｈ）をプラスとすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されることが半導体装置（表示装置）には望ましい。なお、薄膜トランジスタのしきい値電圧がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオンとなりやすい。アクティブマトリクス型の表示装置においては、回路を構成する薄膜トランジスタの電気特性が重要であり、この電気特性が表示装置の性能を左右する。特に、薄膜トランジスタの電気特性のうち、しきい値電圧が重要である。電界効果移動度が高くともしきい値電圧値が高い、或いはしきい値電圧値がマイナスであると、回路として制御することが困難である。しきい値電圧の絶対値が大きい薄膜トランジスタの場合には、駆動電圧が低い状態ではＴＦＴとしてのスイッチング機能を果たすことができず、負荷となる恐れがある。ｎチャネル型の薄膜トランジスタの場合、ゲート電圧に正の電圧を印加してはじめてチャネルが形成されて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を高くしないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形成されてドレイン電流が流れるトランジスタは、回路に用いる薄膜トランジスタとしては不向きである。
また、加熱温度Ｔから下げるガス雰囲気は、加熱温度Ｔまで昇温したガス雰囲気と異なるガス雰囲気に切り替えてもよい。例えば、脱水化または脱水素化を行った同じ炉で大気に触れさせることなく、炉の中を高純度の酸素ガスまたはＮ２Ｏガス、超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）で満たして冷却を行う。
脱水化または脱水素化を行う加熱処理によって膜中の含有水分を低減させた後、水分を含まない雰囲気（露点が−４０℃以下、好ましくは−６０℃以下）下で徐冷（または冷却）した酸化物半導体膜を用いて、薄膜トランジスタの電気特性を向上させるとともに、量産性と高性能の両方を備えた薄膜トランジスタを実現する。
本明細書では、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での加熱処理を脱水化または脱水素化のための加熱処理と呼ぶ。本明細書では、この加熱処理によってＨ２として脱離させていることのみを脱水素化と呼んでいるわけではなく、Ｈ、ＯＨなどを脱離することを含めて脱水化または脱水素化と便宜上呼ぶこととする。
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での加熱処理を行った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化、即ちＮ型化（Ｎ−化など）させる。
また、ドレイン電極層と重なる酸素欠乏型である高抵抗ドレイン領域（ＨＲＤ（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ）領域とも呼ぶ）が形成される。また、ソース電極層と重なる酸素欠乏型である高抵抗ソース領域（ＨＲＳ（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｓｏｕｒｃｅ）領域とも呼ぶ）が形成される。
具体的には、高抵抗ドレイン領域のキャリア濃度は、１×１０１８／ｃｍ３以上の範囲内であり、少なくともチャネル形成領域のキャリア濃度（１×１０１８／ｃｍ３未満）よりも高い領域である。なお、本明細書のキャリア濃度は、室温にてＨａｌｌ効果測定から求めたキャリア濃度の値を指す。
そして、脱水化または脱水素化した酸化物半導体層の少なくとも一部を酸素過剰な状態とすることで、さらに高抵抗化、即ちＩ型化させてチャネル形成領域を形成する。なお、脱水化または脱水素化した酸化物半導体層を酸素過剰な状態とする処理としては、脱水化または脱水素化した酸化物半導体層に接する酸化物絶縁膜のスパッタリング法での成膜、または酸化物絶縁膜成膜後の加熱処理、または酸素を含む雰囲気での加熱処理、または不活性ガス雰囲気下で加熱した後に酸素雰囲気で冷却する処理、超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）で冷却する処理などによって行う。
また、脱水化または脱水素化した酸化物半導体層の少なくとも一部（ゲート電極層と重なる部分）をチャネル形成領域とするため、選択的に酸素過剰な状態とすることで、高抵抗化、即ちＩ型化させることもできる。脱水化または脱水素化した酸化物半導体層上に接してＴｉなどの金属電極からなるソース電極層やドレイン電極層を形成し、ソース電極層やドレイン電極層に重ならない露出領域を選択的に酸素過剰な状態としてチャネル形成領域を形成することができる。選択的に酸素過剰な状態とする場合、ソース電極層に重なる第１の高抵抗ソース領域と、ドレイン電極層に重なる第２の高抵抗ドレイン領域とが形成され、第１の高抵抗ソース領域と第２の高抵抗ドレイン領域との間の領域がチャネル形成領域となる。即ち、チャネル形成領域がソース電極層及びドレイン電極層の間に自己整合的に形成される。
これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製し、提供することが可能となる。
なお、ドレイン電極層と重畳した酸化物半導体層において高抵抗ドレイン領域を形成することにより、駆動回路を形成した際の信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域を形成することで、ドレイン電極層から高抵抗ドレイン領域、チャネル形成領域にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層に高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極層とドレイン電極層との間に高電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、薄膜トランジスタの耐圧を向上させた構成とすることができる。
また、ドレイン電極層及びソース電極層と重畳した酸化物半導体層において、高抵抗ドレイン領域及び高抵抗ソース領域を形成することにより、駆動回路を形成した際のチャネル形成領域でのリーク電流の低減を図ることができる。具体的には、高抵抗ドレイン領域を形成することで、ドレイン電極層とソース電極層との間に流れるトランジスタのリーク電流の経路として、ドレイン電極層、ドレイン電極層側の高抵抗ドレイン領域、チャネル形成領域、ソース電極層側の高抵抗ソース領域、ソース電極層の順となる。このときチャネル形成領域では、ドレイン電極層側の高抵抗ドレイン領域よりチャネル形成領域に流れるリーク電流を、トランジスタがオフ時に高抵抗となるゲート絶縁層とチャネル形成領域の界面近傍に集中させることができ、バックチャネル部（ゲート電極層から離れているチャネル形成領域の表面の一部）でのリーク電流を低減することができる。
また、ソース電極層に重なる高抵抗ソース領域と、ドレイン電極層に重なる高抵抗ドレイン領域は、ゲート電極層の幅にもよるが、ゲート電極層の一部とゲート絶縁層を介して重なることで、より効果的にドレイン電極層の端部近傍の電界強度を緩和させることができる。
また、酸化物半導体層とソース電極及びドレイン電極の間に、酸化物導電層を形成してもよい。酸化物導電層は、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。例えば、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを用いることができる。酸化物導電層は、低抵抗ドレイン領域（ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｎ−ｔｙｐｅ ｃｏｎｄｕｃｔｉｖｉｔｙ）領域、ＬＲＤ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ）領域とも呼ぶ）としても機能する。具体的には、低抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイン領域（ＨＲＤ領域）よりも大きく、例えば１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下の範囲内であると好ましい。酸化物導電層を酸化物半導体層とソース電極及びドレイン電極の間に設けることで、電極−酸化物半導体層間の接触抵抗を低減でき、トランジスタの高速動作を実現することができるため、周辺回路（駆動回路）の周波数特性を向上させることができる。
酸化物導電層とソース電極及びドレイン電極を形成するための金属層は、連続成膜が可能である。
また、前述した第１の配線及び第２の配線を、ＬＲＮもしくはＬＲＤとして機能する酸化物導電層と同じ材料と金属材料によって構成された積層配線としてもよい。金属と酸化物導電層の積層とすることで、下層配線の乗り越えや開口などの段差に対する被覆性が改善し、配線抵抗を下げることができる。また、マイグレーションなどによる配線の局所的な高抵抗化や断線を防ぐ効果も期待できるため、信頼性の高い半導体装置を提供することができる。
また、前述した第１の配線と第２の配線の接続に際しても、酸化物導電層を間に挟んで接続することにより、接続部（コンタクト部）の金属表面に絶縁性酸化物が形成されることによる接触抵抗（コンタクト抵抗）の増大を防ぐことが期待でき、信頼性の高い半導体装置を提供することができる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース線に対して、画素部の薄膜トランジスタの保護用の保護回路を同一基板上に設けることが好ましい。保護回路は、酸化物半導体層を用いた非線形素子を用いて構成することが好ましい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
酸化物半導体層を用い、電気特性や信頼性に優れた薄膜トランジスタを備えた半導体装置を実現できる。
半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 シフトレジスタの構成を示す回路図。 シフトレジスタの構成を説明する図及び動作を説明するタイミングチャート。 半導体装置を説明する図。 半導体装置を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯型のコンピュータ及び携帯電話機の一例を示す外観図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製工程を説明する図。 半導体装置を説明する図。 水の生成、脱離メカニズムの計算結果を説明する図。 エネルギーダイアグラムの計算結果を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
薄膜トランジスタを含む半導体装置の作製工程について、図１乃至図５を用いて説明する。
本発明の一形態である半導体装置として液晶表示装置を図１に示す。図１の液晶表示装置は、薄膜トランジスタ１７０及び容量１４７を含む画素部、及び薄膜トランジスタ１８０を含む駆動回路部、画素電極層１１０、配向膜として機能する絶縁層１９１が設けられた基板１００と、配向膜として機能する絶縁層１９３、対向電極層１９４、カラーフィルタとして機能する着色層１９５が設けられた対向基板１９０とが液晶層１９２を挟持して対向している。また、基板１００及び対向基板１９０の液晶層１９２と反対側には、それぞれ偏光板（偏光子を有する層、単に偏光子ともいう）１９６ａ、１９６ｂが設けられ、ゲート配線の端子部には第１の端子１２１、接続電極１２０、及び接続用の端子電極１２８、ソース配線の端子部には第２の端子１２２及び接続用の端子電極１２９が設けられている。
駆動回路部において、薄膜トランジスタ１８０はゲート電極層及び半導体層の上方に導電層１１１が設けられ、ドレイン電極層１６５ｂはゲート電極層と同工程で形成される導電層１６２と電気的に接続している。また、画素部において、薄膜トランジスタ１７０のドレイン電極層は画素電極層１１０と電気的に接続している。
以下、図２乃至５、及び図１１を用いて作製方法を詳細に説明する。図５は液晶表示装置の画素部における平面図であり、図１乃至図４は図５における線Ａ１−Ａ２、Ｂ１−Ｂ２の断面図に相当する。
絶縁表面を有する基板である基板１００上に、導電層を基板１００全面に形成した後、第１のフォトリソグラフィ工程を行いレジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲート電極層１０１、ゲート電極層１６１、導電層１６２、容量配線１０８（容量配線層ともいう）、及び第１の端子１２１）を形成する。図２（Ａ）のように、配線及び電極の端部にテーパー形状が形成されるようにエッチングすると、積層する膜の被覆性が向上するため好ましい。なお、ゲート電極層１０１、ゲート電極層１６１はそれぞれゲート配線に含まれる。
絶縁表面を有する基板１００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。絶縁表面を有する基板１００にはガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、ホウ酸と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。本実施の形態で示す液晶表示装置は透過型であるので、基板１００としては透光性を有する基板を用いるが、反射型である場合は基板１００として非透光性の金属基板等の基板を用いてもよい。
下地膜となる絶縁膜を基板１００とゲート電極層１０１、ゲート電極層１６１、導電層１６２、容量配線１０８、及び第１の端子１２１との間に設けてもよい。下地膜は、基板１００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により形成することができる。
ゲート電極層１０１、ゲート電極層１６１、導電層１６２、容量配線１０８、及び第１の端子１２１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層１０１、ゲート電極層１６１、導電層１６２、容量配線１０８、及び第１の端子１２１の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムと珪素の合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。
次いで、ゲート電極層１０１、ゲート電極層１６１、導電層１６２、容量配線１０８、及び第１の端子１２１上にゲート絶縁層１０２を形成する（図２（Ａ）参照。）。
ゲート絶縁層１０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、又は酸化アルミニウム層を単層で又は積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート絶縁層１０２の膜厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とする。
本実施の形態では、ゲート絶縁層１０２としてプラズマＣＶＤ法により膜厚２００ｎｍ以下の窒化珪素層を形成する。
次いで、ゲート絶縁層１０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜１３０を形成する（図２（Ｂ）参照。）。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、ゲート絶縁層１０２の表面に付着しているゴミを除去することが好ましい。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。
酸化物半導体膜１３０の形成後に脱水化または脱水素化のための加熱処理を行っても酸化物半導体膜を非晶質な状態とするため、膜厚を５０ｎｍ以下と薄くすることが好ましい。酸化物半導体膜の膜厚を薄くすることで酸化物半導体層の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。
酸化物半導体膜１３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜１３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物半導体膜１３０に結晶化を阻害するＳｉＯｘ（ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔ％］）を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．２Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：２０ｓｃｃｍ、酸素流量比率４０％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍ以上２００ｎｍ以下とする。本実施の形態では、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜する。
スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタリング装置もある。多元スパッタリング装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタリング装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタリング法を用いるスパッタリング装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタリングガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
次に、酸化物半導体膜１３０上に、第２のフォトリソグラフィ工程を行うことによりレジストマスク１３７を形成し、エッチングにより酸化物半導体膜１３０及びゲート絶縁層１０２の不要な部分を除去して、ゲート絶縁層１０２に、第１の端子１２１に達するコンタクトホール１１９と、導電層１６２に達するコンタクトホール１１８を形成する（図２（Ｃ）参照。）。
このように、酸化物半導体膜１３０をゲート絶縁層１０２全面に積層した状態で、ゲート絶縁層１０２にコンタクトホールを形成する工程を行うと、ゲート絶縁層１０２表面にレジストマスクが直接接しないため、ゲート絶縁層１０２表面の汚染（不純物等の付着など）を防ぐことができる。よって、ゲート絶縁層１０２と酸化物半導体膜１３０との界面状態を良好とすることができるため、信頼性向上につながる。
ゲート絶縁層に直接レジストパターンを形成してコンタクトホールの開口を行っても良い。その場合には、レジストを剥離した後で熱処理を行い、ゲート絶縁膜表面の脱水化、脱水素化、脱水酸基化の処理を行うことが好ましい。例えば、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下、酸素雰囲気下において加熱処理（４００℃以上基板の歪み点未満）を行い、ゲート絶縁層内に含まれる水素及び水などの不純物を除去すればよい。
次いで、レジストマスク１３７を除去し、酸化物半導体膜１３０を第３のフォトリソグラフィ工程により形成したレジストマスク１３５ａ、１３５ｂを用いてエッチングして、島状の酸化物半導体層１３１、１３２を形成する（図３（Ａ）参照。）。また、島状の酸化物半導体層を形成するためのレジストマスク１３５ａ、１３５ｂをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、酸化物半導体層１３１、１３２の脱水化または脱水素化を行い、脱水化または脱水素化された酸化物半導体層１３３、１３４を形成する（図３（Ｂ）参照。）。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上基板の歪み点未満、好ましくは４２５℃以上とする。なお、４２５℃以上であれば熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。本実施の形態では、酸化物半導体層の脱水化または脱水素化を行う加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等の希ガス雰囲気下において脱水化または脱水素化を行う。
酸化物半導体層を４００℃から７００℃の温度で熱処理することで、酸化物半導体層の脱水化、脱水素化が図られ、その後の水（Ｈ２Ｏ）の再含浸を防ぐことができる。
酸化物半導体膜における水の脱離のメカニズムの一例について、以下の反応経路を解析した（酸化物半導体膜中では、水だけではなく、ＯＨ又はＨとしての反応）。なお酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系非晶質膜を用いた。
また、計算モデルの基底状態における最適分子構造を、密度汎関数法（ＤＦＴ）を用いて計算した。ＤＦＴの全エネルギーはポテンシャルエネルギー、電子間静電エネルギー、電子の運動エネルギーと 複雑な電子間の相互作用を全て含む交換相関エネルギーの和で表される。ＤＦＴでは、交換相関相互作用を電子密度で表現された一電子ポテンシャルの汎関数（関数の関数の意）で近似しているため、計算は高速かつ高精度である。ここでは、混合汎関数であるＢ３ＬＹＰを用いて、交換と相関エネルギーに係る各パラメータの重みを規定した。また、基底関数として、インジウム原子、ガリウム原子と亜鉛原子にはＬａｎＬ２ＤＺ（Ｎｅ殻の有効殻ポテンシャルにｓｐｌｉｔ ｖａｌｅｎｃｅ基底系を加えた基底関数）、それ以外の原子には６−３１１（それぞれの原子価軌道に三つの短縮関数を用いたｔｒｉｐｌｅ ｓｐｌｉｔ ｖａｌｅｎｃｅ基底系の基底関数）を適用した。上述の基底関数により、例えば、水素原子であれば、１ｓ〜３ｓの軌道が考慮され、また、酸素原子であれば、１ｓ〜４ｓ、２ｐ〜４ｐの軌道が考慮されることになる。さらに、計算精度向上のため、分極基底系として、水素原子にはｐ関数を、酸素原子にはｄ関数を加えた。
なお、量子化学計算プログラムとしては、Ｇａｕｓｓｉａｎ０３を使用した。計算は、ハイパフォーマンスコンピュータ（ＳＧＩ社製、Ａｌｔｉｘ４７００）を用いて行った。
脱水化または脱水素化を行う加熱処理により、酸化物半導体膜中に含まれる−ＯＨ同士が反応してＨ２Ｏが生成すると考えられる。そこで、図３９に示すような水の生成・脱離メカニズムを解析した。なお図３９において、Ｚｎは２価であるため、Ｍ１、Ｍ２の両方またはいずれか一方がＺｎの場合、Ｚｎと結合したＭ’−Ｏ結合は１つ削除されることとなる。
図３９中のＭは金属原子を表しており、Ｉｎ・Ｇａ・Ｚｎの３種が当てはまる。始状態１では、−ＯＨがＭ１とＭ２を架橋するように配位結合を形成する。遷移状態２では、−ＯＨのＨがもう一つの−ＯＨへ転位する。中間状態３では、生成したＨ２Ｏ分子が金属原子と配位結合を形成する。終状態４では、Ｈ２Ｏ分子が脱離して無限遠へ離れる。
（Ｍ１−Ｍ２）の全組み合わせは、１．Ｉｎ−Ｉｎ、２．Ｇａ−Ｇａ、３．Ｚｎ−Ｚｎ、４．Ｉｎ−Ｇａ、５．Ｉｎ−Ｚｎ、６．Ｇａ−Ｚｎの６通りが存在するため、全組み合わせについて計算を行った。なお、本計算では、計算の簡略化のためにＭ’をＨに置き換えた計算モデルを使用したクラスター計算で行った。
計算では、図３９の反応経路に対応したエネルギーダイアグラムを求めた。全６通りの（Ｍ１−Ｍ２）の組み合わせから代表して、１．Ｉｎ−Ｉｎの場合の計算結果を図４０に示す。
図４０から、水生成の活性化エネルギーは１．１６ｅＶであることがわかった。生成した水分子が脱離すると、１．５８ｅＶほど不安定化する。
また、逆に図４０を右から左への反応としてみると、水が酸化物半導体膜内へ入る反応として見ることができる。そうすると、金属に配位した水が加水分解し、２つのＯＨ基を作る反応の活性化エネルギーは０．４７ｅＶとなる。
同様に、その他の（Ｍ１−Ｍ２）の組み合わせについても、反応経路を解析した。１〜６の場合について、水生成反応の活性化エネルギー（Ｅａ［ｅＶ］）を表１に示す。
Figure 2011077503
表１より、１．Ｉｎ−Ｉｎや４．Ｉｎ−Ｇａでは、水の生成反応が起き易いことがわかる。それに対して、３．Ｚｎ−Ｚｎでは水の生成反応は起きにくい。これより、Ｚｎ原子を介した水の生成反応は起こりにくい傾向があると推測される。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＬＲＴＡ装置は、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。ＧＲＴＡとは高温のガスを用いて加熱処理を行う方法である。ガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。ＲＴＡ法を用いて、６００℃〜７５０℃で数分間加熱処理を行ってもよい。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。特に酸化物半導体層に対して、４００℃〜７００℃で行われる脱水化、脱水素化の熱処理は、Ｈ２Ｏが２０ｐｐｍ以下の窒素雰囲気で行うことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層１３１、１３２に加工する前の酸化物半導体膜１３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の熱処理は、酸化物半導体層成膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極上にパッシベーション膜を形成した後、のいずれで行っても良い。
また、図２（Ｃ）に示すようなゲート絶縁層１０２にコンタクトホール１１８、１１９を形成する工程を、酸化物半導体膜１３０に脱水化または脱水素化処理を行った後に行ってもよい。
なお、ここでの酸化物半導体膜のエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
次に、酸化物半導体層１３３、１３４上に金属材料からなる金属導電膜をスパッタリング法や真空蒸着法で形成する。
金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
金属導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を金属導電膜に持たせることが好ましい。
次に、第４のフォトリソグラフィ工程を行い、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆを形成し、金属導電膜のエッチングにより不要な部分を除去してソース電極層１０５ａ、ドレイン電極層１０５ｂ、ソース電極層１６５ａ、ドレイン電極層１６５ｂ、接続電極１２０、及び第２の端子１２２を形成する（図３（Ｃ）参照。）。
なお、金属導電膜のエッチングの際に、酸化物半導体層１３３、１３４は除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、金属導電膜としてＴｉ膜を用いて、酸化物半導体層１３３、１３４にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いて、エッチャントとして過水アンモニア水（アンモニア、水、過酸化水素水の混合液）を用いる。
この第４のフォトリソグラフィ工程において、ソース電極層１０５ａ、１６５ａ、ドレイン電極層１０５ｂ、１６５ｂと同じ材料である、接続電極１２０、第２の端子１２２をそれぞれ端子部に形成する。なお、第２の端子１２２はソース配線（ソース電極層１０５ａ、１６５ａを含むソース配線）と電気的に接続されている。また、接続電極１２０はコンタクトホール１１９において第１の端子１２１と接して形成され電気的に接続する。
なお、ソース電極層及びドレイン電極層を形成するためのレジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆを除去し、酸化物半導体層１３３、１３４に接する保護絶縁膜となる酸化物絶縁膜１０７を形成する。
この段階で、酸化物半導体層１３３、１３４は、酸化物絶縁膜と接する領域が形成され、この領域のうち、ゲート電極層とはゲート絶縁層を介して重なり且つ酸化物絶縁膜１０７と重なる領域がチャネル形成領域となる。
酸化物絶縁膜１０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化物絶縁膜１０７に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。酸化物絶縁膜１０７に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成される。よって、酸化物絶縁膜１０７はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
本実施の形態では、酸化物絶縁膜１０７として膜厚３００ｎｍの酸化珪素膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では室温とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、または酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素雰囲気下でスパッタリング法により酸化珪素を形成することができる。第１の加熱処理にて低抵抗化した酸化物半導体層に接して形成する酸化物絶縁膜は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化ガリウム膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。
次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う（図４（Ａ）参照。）。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物絶縁膜１０７と重なる酸化物半導体層１３３、１３４の一部が酸化物絶縁膜１０７と接した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰な状態とする。
その結果、酸化物半導体層１３３において、ゲート電極層１６１と重なるチャネル形成領域１６６は、Ｉ型となり、ソース電極層１６５ａに重なる高抵抗ソース領域１６７ａと、ドレイン電極層１６５ｂに重なる高抵抗ドレイン領域１６７ｂとが自己整合的に形成され、酸化物半導体層１６３が形成される。同様に、酸化物半導体層１３４において、ゲート電極層１０１と重なるチャネル形成領域１１６は、Ｉ型となり、ソース電極層１０５ａに重なる高抵抗ソース領域１１７ａと、ドレイン電極層１０５ｂに重なる高抵抗ドレイン領域１１７ｂとが自己整合的に形成され、酸化物半導体層１０３が形成される。
なお、ドレイン電極層１０５ｂ、１６５ｂ（及びソース電極層１０５ａ、１６５ａ）と重畳した酸化物半導体層１０３、１６３において高抵抗ドレイン領域１１７ｂ、１６７ｂ（又は高抵抗ソース領域１１７ａ、１６７ａ）を形成することにより、回路を形成した際の信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域１１７ｂ、１６７ｂを形成することで、ドレイン電極層１０５ｂ、１６５ｂから高抵抗ドレイン領域１１７ｂ、１６７ｂ、チャネル形成領域１１６、１６６にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層１０５ｂ、１６５ｂに高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極層１０１、１６１とドレイン電極層１０５ｂ、１６５ｂとの間に高電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすることができる。
また、ドレイン電極層１０５ｂ、１６５ｂ（及びソース電極層１０５ａ、１６５ａ）と重畳した酸化物半導体層において高抵抗ドレイン領域１１７ｂ、１６７ｂ（又は高抵抗ソース領域１１７ａ、１６７ａ）を形成することにより、回路を形成した際のチャネル形成領域１１６、１６６でのリーク電流の低減を図ることができる。
本実施の形態では、スパッタリング法により、酸化物絶縁膜１０７として酸化珪素膜を形成した後、２５０℃〜３５０℃の熱処理をして、ソース領域とドレイン領域の間の酸化物半導体層の露出部分（チャネル形成領域）より、酸化物半導体層中へ酸素を含侵、拡散を行う。スパッタリング法で酸化珪素膜を作製することで、当該酸化珪素膜中に過剰な酸素を含ませることができ、その酸素を熱処理により、酸化物半導体層中に含侵、拡散させることができる。酸化物半導体層中への酸素の含侵、拡散によりチャネル形成領域を高抵抗化（ｉ型化）を図ることができる。それにより、ノーマリーオフとなる薄膜トランジスタを得ることができる。
以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ１８０、画素部に薄膜トランジスタ１７０を作製することができる。薄膜トランジスタ１７０、１８０は、高抵抗ソース領域、高抵抗ドレイン領域、及びチャネル形成領域を含む酸化物半導体層を含むボトムゲート型薄膜トランジスタである。よって、薄膜トランジスタ１７０、１８０は、高電界が印加されても高抵抗ドレイン領域または高抵抗ソース領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成となっている。
同一基板上に駆動回路部と画素部を形成することによって、駆動回路と外部信号との接続配線が短縮でき、半導体装置の小型化、低コスト化が可能である。
酸化物絶縁膜１０７上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタリング法を用いて窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いる。
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、酸化物絶縁膜１０７のエッチングにより、ドレイン電極層１０５ｂに達するコンタクトホール１２５を形成し、レジストマスクを除去する（図４（Ｂ）参照。）。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２７、接続電極１２０に達するコンタクトホール１２６も形成する。また、該コンタクトホールを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、透光性を有する導電膜を成膜する。透光性を有する導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパッタリング法や真空蒸着法などを用いて形成する。透光性を有する導電膜の他の材料として、窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＺｎ−Ｏ系非単結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ系非単結晶膜を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、非単結晶膜中のアルミニウムの組成比（原子％）より大きく、非単結晶膜中のアルミニウムの組成比（原子％）は、非単結晶膜中の窒素の組成比（原子％）より大きい。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ）を用いた分析により評価するものとする。
次に、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより透光性を有する導電膜の不要な部分を除去して画素電極層１１０、導電層１１１、端子電極１２８、１２９を形成し、レジストマスクを除去する。この段階での断面図を図４（Ｃ）に示す。なお、この段階での平面図が図５に相当する。
また、この第６のフォトリソグラフィ工程において、容量部におけるゲート絶縁層１０２及び酸化物絶縁膜１０７を誘電体として、容量配線１０８と画素電極層１１０とで保持容量が形成される。
ゲート絶縁層１０２を誘電体とし容量配線と容量電極（容量電極層ともいう）とで形成される保持容量である容量１４７も同一基板上に形成することができる。また、容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁膜及びゲート絶縁層を介して重ねて保持容量を形成してもよい。
端子部に形成された端子電極１２８、１２９はＦＰＣとの接続に用いられる電極または配線となる。第１の端子１２１上に接続電極１２０を介して形成された端子電極１２８は、ゲート配線の入力端子として機能する接続用の端子電極となる。第２の端子１２２上に形成された端子電極１２９は、ソース配線の入力端子として機能する接続用の端子電極である。
また、図１１（Ａ１）、図１１（Ａ２）は、この段階でのゲート配線端子部の上面図及び断面図をそれぞれ図示している。図１１（Ａ１）は図１１（Ａ２）中のＣ１−Ｃ２線に沿った断面図に相当する。図１１（Ａ１）において、酸化物絶縁膜１０７上に形成される導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１１（Ａ１）において、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソース配線と同じ材料で形成される接続電極１５３とがゲート絶縁層１０２を介して重なり直接接して導通させている。また、接続電極１５３と導電膜１５５が酸化物絶縁膜１０７に設けられたコンタクトホールを介して直接接して導通させている。
また、図１１（Ｂ１）、及び図１１（Ｂ２）は、ソース配線端子部の上面図及び断面図をそれぞれ図示している。また、図１１（Ｂ１）は図１１（Ｂ２）中のＤ１−Ｄ２線に沿った断面図に相当する。図１１（Ｂ１）において、酸化物絶縁膜１０７上に形成される導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１１（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成される電極１５６が、ソース配線と電気的に接続される第２の端子１５０の下方にゲート絶縁層１０２を介して重なる。電極１５６は第２の端子１５０とは電気的に接続しておらず、電極１５６を第２の端子１５０と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第２の端子１５０は、酸化物絶縁膜１０７を介して導電膜１５５と電気的に接続している。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本配置されるものである。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
こうして６回のフォトリソグラフィ工程により、６枚のフォトマスクを使用して、薄膜トランジスタ１８０を有する駆動回路部、薄膜トランジスタ１７０を有する画素部、保持容量を有する容量１４７、及び外部取り出し端子部を完成させることができる。薄膜トランジスタと保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し、アクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。
酸化物絶縁膜１０７、導電層１１１、画素電極層１１０上に配向膜として機能する絶縁層１９１を形成する。
対向基板１９０に、着色層１９５、対向電極層１９４、配向膜として機能する絶縁層１９３を形成する。基板１００と対向基板１９０とを、液晶表示装置のセルギャップを調節するスペーサを介し、液晶層１９２を挟持してシール材（図示せず）によって貼り合わせる。上記貼り合わせの工程は減圧下で行ってもよい。
シール材としては、代表的には可視光硬化性、紫外線硬化性または熱硬化性の樹脂を用いるのが好ましい。代表的には、アクリル樹脂、エポキシ樹脂、アミン樹脂などを用いることができる。また、光（代表的には紫外線）重合開始剤、熱硬化剤、フィラー、カップリング剤を含んでもよい。
液晶層１９２は、空隙に液晶材料を封入して形成する。液晶層１９２は、基板１００と対向基板１９０とを貼り合わせる前に滴下するディスペンサ法（滴下法）を用いてもよいし、基板１００と対向基板１９０とを貼り合わせてから毛細管現象を用いて液晶を注入する注入法を用いることができる。液晶材料としては特に限定はなく、種々の材料を用いることができる。また、液晶材料としてブルー相を示す材料を用いると配向膜を不要とすることができる。
基板１００の外側に偏光板１９６ａを、対向基板１９０の外側に偏光板１９６ｂを設けて、本実施の形態における透過型の液晶表示装置を作製することができる（図１参照。）。
また、本実施の形態では図示しないが、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、垂直同期周波数を通常の１．５倍、好ましくは２倍以上にすることで動画特性を改善する、所謂倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。
酸化物半導体を用いた薄膜トランジスタで形成することにより、製造コストを低減することができる。特に、上記方法によって、酸化物半導体層に接して酸化物絶縁膜を形成することによって、安定した電気特性を有する薄膜トランジスタを作製し、提供することができる。よって、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を提供することができる。
チャネル形成領域の半導体層は高抵抗化領域であるので、薄膜トランジスタの電気特性は安定化し、オフ電流の増加などを防止することができる。よって、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置とすることが可能となる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、画素部または駆動回路と同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を用いた非線形素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査線入力端子及び信号線入力端子との間に配設されている。本実施の形態では複数の保護回路を配設して、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、画素トランジスタなどが破壊されないように構成されている。そのため、保護回路にはサージ電圧が印加されたときに、共通配線に電荷を逃がすように構成する。また、保護回路は、走査線及び共通配線の間に並列に配置された非線形素子によって構成されている。非線形素子は、ダイオードのような二端子素子又はトランジスタのような三端子素子で構成される。例えば、画素部の薄膜トランジスタ１７０と同じ工程で形成することも可能であり、例えばトランジスタのゲート端子とドレイン端子を接続することによりダイオードと同様の特性を持たせることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１において、酸化物半導体層とソース電極層又はドレイン電極層との間に、ソース領域及びドレイン領域として酸化物導電層を設ける例を図６及び図７に示す。従って、他は実施の形態１と同様に行うことができ、実施の形態１と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。また、図６及び図７は、図１乃至図５と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
まず、実施の形態１に従って、実施の形態１における図３（Ｂ）の工程まで行う。図６（Ａ）は、図３（Ｂ）と同一である。
脱水化または脱水素化された酸化物半導体層１３３、１３４上に酸化物導電膜１４０を形成し、酸化物導電膜１４０上に金属導電材料からなる金属導電膜を積層する。
酸化物導電膜１４０の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電膜１４０の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜１４０として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
次に、第４のフォトリソグラフィ工程を行い、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆを形成し、エッチングにより金属導電膜の不要な部分を除去してソース電極層１０５ａ、ドレイン電極層１０５ｂ、ソース電極層１６５ａ、ドレイン電極層１６５ｂ、接続電極１２０、及び第２の端子１２２を形成する（図６（Ｂ）参照。）。
なお、金属導電膜のエッチングの際に、酸化物導電膜１４０及び酸化物半導体層１３３、１３４も除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
次に、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆを除去し、ソース電極層１０５ａ、ドレイン電極層１０５ｂ、ソース電極層１６５ａ、ドレイン電極層１６５ｂをマスクとして、酸化物導電膜１４０をエッチングし、酸化物導電層１６４ａ、１６４ｂ、酸化物導電層１０４ａ、１０４ｂを形成する（図６（Ｃ）参照。）。酸化亜鉛を成分とする酸化物導電膜１４０は、例えばレジストの剥離液のようなアルカリ性溶液を用いて容易にエッチングすることができる。また同工程で、端子部にも酸化物導電層１３８、１３９が形成される。
酸化物半導体層と酸化物導電膜のエッチング速度の差を利用して、チャネル形成領域を形成するために酸化物導電膜を分割するためのエッチング処理を行う。酸化物導電膜のエッチング速度が酸化物半導体層と比較して速いことを利用して、酸化物半導体層上の酸化物導電膜を選択的にエッチングする。
よって、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆの除去は、アッシング工程によって除去することが好ましい。剥離液を用いたエッチングの場合は、酸化物導電膜１４０及び酸化物半導体層１３３、１３４が過剰にエッチングされないように、エッチング条件（エッチャントの種類、濃度、エッチング時間）を適宜調整する。
本実施の形態のように、酸化物半導体層を島状にエッチングした後に、酸化物導電膜と金属導電膜を積層させて、同一マスクでソース電極層及びドレイン電極層を含む配線パターンをエッチングすることにより、金属導電膜の配線パターンの下に、酸化物導電膜を残存させることができる。
ゲート配線（導電層１６２）とソース配線（ドレイン電極層１６５ｂ）のコンタクトにおいても、ソース配線の下層に酸化物導電層１６４ｂが形成されていることにより、酸化物導電層１６４ｂがバッファとなり好ましく、さらに金属とは絶縁性の酸化物を作らないので好ましい。
酸化物半導体層１３３、１３４に接する保護絶縁膜となる酸化物絶縁膜１０７を形成する。本実施の形態では、酸化物絶縁膜１０７として膜厚３００ｎｍの酸化珪素膜を、スパッタリング法を用いて成膜する。
次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物絶縁膜１０７と重なる酸化物半導体層１３３、１３４の一部が酸化物絶縁膜１０７と接した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰な状態とする。
その結果、酸化物半導体層１３３において、ゲート電極層１６１と重なるチャネル形成領域１６６は、Ｉ型となり、ソース電極層１６５ａ及び酸化物導電層１６４ａに重なる高抵抗ソース領域１６７ａと、ドレイン電極層１６５ｂ及び酸化物導電層１６４ｂに重なる高抵抗ドレイン領域１６７ｂとが自己整合的に形成され、酸化物半導体層１６３が形成される。同様に、酸化物半導体層１３４において、チャネル形成領域１１６は、Ｉ型となり、ソース電極層１０５ａ及び酸化物導電層１０４ａに重なる高抵抗ソース領域１１７ａと、ドレイン電極層１０５ｂ及び酸化物導電層１０４ｂに重なる高抵抗ドレイン領域１１７ｂとが自己整合的に形成され、酸化物半導体層１０３が形成される。
酸化物半導体層１６３、１０３と金属材料からなるドレイン電極層１０５ｂ、ドレイン電極層１６５ｂの間に配置される酸化物導電層１０４ｂ、１６４ｂは低抵抗ドレイン領域（ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｎ−ｔｙｐｅ ｃｏｎｄｕｃｔｉｖｉｔｙ）領域、ＬＲＤ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ）領域とも呼ぶ）としても機能する。同様に、酸化物半導体層１６３、１０３と金属材料からなるソース電極層１０５ａ、ソース電極層１６５ａの間に配置される酸化物導電層１０４ａ、１６４ａは低抵抗ソース領域（ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｎ−ｔｙｐｅ ｃｏｎｄｕｃｔｉｖｉｔｙ）領域、ＬＲＳ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｏｕｒｃｅ）領域とも呼ぶ）としても機能する。酸化物半導体層、低抵抗ドレイン領域、金属材料からなるドレイン電極層の構成とすることによって、よりトランジスタの耐圧を向上させることができる。具体的には、低抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイン領域（ＨＲＤ領域）よりも大きく、例えば１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下の範囲内であると好ましい。
以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ１８１、画素部に薄膜トランジスタ１７１を作製することができる。薄膜トランジスタ１７１、１８１は、高抵抗ソース領域、高抵抗ドレイン領域、及びチャネル形成領域を含む酸化物半導体層を含むボトムゲート型薄膜トランジスタである。よって、薄膜トランジスタ１７１、１８１は、高電界が印加されても高抵抗ドレイン領域または高抵抗ソース領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成となっている。
また、容量部において、容量配線１０８、ゲート絶縁層１０２、酸化物導電層１０４ｂと同工程で形成される酸化物導電層、ドレイン電極層１０５ｂと同工程で形成される金属導電層、酸化物絶縁膜１０７との積層でなる容量１４６が形成されている。
次いで、酸化物絶縁膜１０７上に平坦化絶縁層１０９を形成する。なお、本実施の形態では、平坦化絶縁層１０９は、画素部のみに形成する。平坦化絶縁層１０９としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層１０９を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
平坦化絶縁層１０９の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。本実施の形態では、平坦化絶縁層１０９として感光性のアクリルを用いて形成する。
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層１０９、及び酸化物絶縁膜１０７のエッチングによりドレイン電極層１０５ｂに達するコンタクトホール１２５を形成し、レジストマスクを除去する（図６（Ｄ）参照。）。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２７、接続電極１２０に達するコンタクトホール１２６も形成する。
次に、透光性を有する導電膜を成膜し、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極層１１０、導電層１１１、端子電極１２８、１２９を形成し、レジストマスクを除去する（図７（Ａ）参照。）。
実施の形態１と同様に、液晶層１９２を挟持して対向基板１９０を貼り合わせ、本実施の形態の液晶表示装置を作製する（図７（Ｂ）参照。）。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及びドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるために有効である。金属電極（Ｔｉ等）と酸化物半導体層との接触に比べ、金属電極（Ｔｉ等）と酸化物導電層との接触は、接触抵抗を下げることができるからである。
また、液晶パネルで配線材料の一部として用いられているモリブデン（Ｍｏ）は（例えば、Ｍｏ／Ａｌ／Ｍｏ）、酸化物半導体層との接触抵抗が高くて課題であった。これは、Ｔｉに比べＭｏは酸化しにくいため酸化物半導体層から酸素を引き抜く作用が弱く、Ｍｏと酸化物半導体層の接触界面がｎ型化しないためである。しかし、かかる場合でも、酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。
薄膜トランジスタのチャネル長が、酸化物導電層のエッチングの際に決められるため、より短チャネル化ができる。例えば、チャネル長Ｌ０．１μｍ以上２μｍ以下と短くして、動作速度を高速化することができる。
（実施の形態３）
本実施の形態では、実施の形態１又は実施の形態２において、酸化物半導体層とソース電極層又はドレイン電極層との間に、ソース領域及びドレイン領域として酸化物導電層を設ける他の例を図８及び図９に示す。従って、他は実施の形態１又は実施の形態２と同様に行うことができ、実施の形態１又は実施の形態２と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。また、図８及び図９は、図１乃至図７と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
まず、実施の形態１に従って、基板１００上に金属導電膜を形成し、金属導電膜を第１のフォトリソグラフィ工程により形成したレジストマスクを用いてエッチングし、第１の端子１２１、ゲート電極層１６１、導電層１６２、ゲート電極層１０１、容量配線１０８を形成する。
次に、第１の端子１２１、ゲート電極層１６１、導電層１６２、ゲート電極層１０１、容量配線１０８上にゲート絶縁層１０２を形成し、酸化物半導体膜、酸化物導電膜を積層する。ゲート絶縁層、酸化物半導体膜、及び酸化物導電膜は大気に曝さずに連続的に成膜することができる。
酸化物導電膜上に第２のフォトリソグラフィ工程によりレジストマスクを形成する。レジストマスクを用いてゲート絶縁層、酸化物半導体膜、及び酸化物導電膜をエッチングし、第１の端子１２１に達するコンタクトホール１１９、導電層１６２に達するコンタクトホール１１８を形成する。
第２のフォトリソグラフィ工程によるレジストマスクを除去し、次に酸化物導電膜上に第３のフォトリソグラフィ工程によりレジストマスクを形成する。第３のフォトリソグラフィ工程によるレジストマスクを用いて島状の酸化物半導層及び酸化物導電層を形成する。
このように、酸化物半導体膜及び酸化物導電膜をゲート絶縁層全面に積層した状態で、ゲート絶縁層にコンタクトホールを形成する工程を行うと、ゲート絶縁層表面にレジストマスクが直接接しないため、ゲート絶縁層表面の汚染（不純物等の付着など）を防ぐことができる。よって、ゲート絶縁層と酸化物半導体膜、酸化物導電膜との界面状態を良好とすることができるため、信頼性向上につながる。
次いで、酸化物半導体層及び酸化物導電層を積層させた状態で脱水化、脱水素化の熱処理を行う。４００℃から７００℃の温度で熱処理することで、酸化物半導体層の脱水化、脱水素化が図られ、その後の水（Ｈ２Ｏ）の再含浸を防ぐことができる。
この熱処理により、酸化物導電層に酸化珪素のような結晶化阻害物質が含まれていない限り、酸化物導電層は結晶化する。酸化物導電層の結晶は下地面に対して柱状に成長する。その結果、ソース電極層及びドレイン電極層を形成するために、酸化物導電層の上層の金属導電膜をエッチングする場合、アンダーカットが形成されるのを防ぐことができる。
また、酸化物半導体層の脱水化、脱水素化の熱処理によって、酸化物導電層の導電性を向上させることができる。なお、酸化物導電層のみ酸化物半導体層の熱処理より低温で熱処理しても良い。
また、酸化物半導体層及び酸化物導電層の第１の加熱処理は、島状の酸化物半導体層及び酸化物導電層に加工する前の酸化物半導体膜及び酸化物導電膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
以上の工程で、酸化物半導体層１３３、１３４、酸化物導電層１４２、１４３が得られる（図８（Ａ）参照。）。酸化物半導体層１３３及び酸化物導電層１４２、酸化物半導体層１３４及び酸化物導電層１４３はそれぞれ同じマスクを用いて形成された島状の積層である。
次に、第４のフォトリソグラフィ工程を行い、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆを形成し、エッチングにより金属導電膜の不要な部分を除去してソース電極層１０５ａ、ドレイン電極層１０５ｂ、ソース電極層１６５ａ、ドレイン電極層１６５ｂ、接続電極１２０、及び第２の端子１２２を形成する（図８（Ｂ）参照。）。
なお、金属導電膜のエッチングの際に、酸化物導電層１４２、１４３及び酸化物半導体層１３３、１３４も除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
次に、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆを除去し、ソース電極層１０５ａ、ドレイン電極層１０５ｂ、ソース電極層１６５ａ、ドレイン電極層１６５ｂをマスクとして、酸化物導電層１４２、１４３をエッチングし、酸化物導電層１６４ａ、１６４ｂ、酸化物導電層１０４ａ、１０４ｂを形成する（図８（Ｃ）参照。）。酸化亜鉛を成分とする酸化物導電層１４２、１４３は、例えばレジストの剥離液のようなアルカリ性溶液を用いて容易にエッチングすることができる。
よって、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆの除去は、アッシング工程によって除去することが好ましい。剥離液を用いたエッチングの場合は、酸化物導電層１４２、１４３及び酸化物半導体層１３３、１３４が過剰にエッチングされないように、エッチング条件（エッチャントの種類、濃度、エッチング時間）を適宜調整する。
酸化物半導体層１３３、１３４に接する保護絶縁膜となる酸化物絶縁膜１０７を形成する。本実施の形態では、酸化物絶縁膜１０７として膜厚３００ｎｍの酸化珪素膜を、スパッタリング法を用いて成膜する。
次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物絶縁膜１０７と重なる酸化物半導体層１３３、１３４の一部が酸化物絶縁膜１０７と接した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰な状態とする。
その結果、酸化物半導体層１３３において、ゲート電極層１６１と重なるチャネル形成領域１６６は、Ｉ型となり、ソース電極層１６５ａ及び酸化物導電層１６４ａに重なる高抵抗ソース領域１６７ａと、ドレイン電極層１６５ｂ及び酸化物導電層１６４ｂに重なる高抵抗ドレイン領域１６７ｂとが自己整合的に形成され、酸化物半導体層１６３が形成される。同様に、酸化物半導体層１３４において、ゲート電極層１０１と重なるチャネル形成領域１１６は、Ｉ型となり、ソース電極層１０５ａ及び酸化物導電層１０４ａに重なる高抵抗ソース領域１１７ａと、ドレイン電極層１０５ｂ及び酸化物導電層１０４ｂに重なる高抵抗ドレイン領域１１７ｂとが自己整合的に形成され、酸化物半導体層１０３が形成される。
酸化物半導体層１６３、１０３と金属材料からなるドレイン電極層１０５ｂ、ドレイン電極層１６５ｂの間に配置される酸化物導電層１０４ｂ、１６４ｂは低抵抗ドレイン領域（ＬＲＮ領域、ＬＲＤ領域とも呼ぶ）としても機能する。同様に、酸化物半導体層１６３、１０３と金属材料からなるソース電極層１０５ａ、ソース電極層１６５ａの間に配置される酸化物導電層１０４ａ、１６４ａは低抵抗ソース領域（ＬＲＮ領域、ＬＲＳ領域とも呼ぶ）としても機能する。酸化物半導体層、低抵抗ドレイン領域、金属材料からなるドレイン電極層の構成とすることによって、よりトランジスタの耐圧を向上させることができる。具体的には、低抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイン領域（ＨＲＤ領域）よりも大きく、例えば１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下の範囲内であると好ましい。
以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ１８２、画素部に薄膜トランジスタ１７２を作製することができる。薄膜トランジスタ１７２、１８２は、高抵抗ソース領域、高抵抗ドレイン領域、及びチャネル形成領域を含む酸化物半導体層を含むボトムゲート型薄膜トランジスタである。よって、薄膜トランジスタ１７２、１８２は、高電界が印加されても高抵抗ドレイン領域または高抵抗ソース領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成となっている。
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、酸化物絶縁膜１０７のエッチングによりドレイン電極層１０５ｂに達するコンタクトホール１２５を形成し、レジストマスクを除去する（図８（Ｄ）参照。）。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２７、接続電極１２０に達するコンタクトホール１２６も形成する。
次に、透光性を有する導電膜を成膜し、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極層１１０、導電層１１１、端子電極１２８、１２９を形成し、レジストマスクを除去する（図９（Ａ）参照。）。
実施の形態１と同様に、液晶層１９２を挟持して対向基板１９０を貼り合わせ、本実施の形態の液晶表示装置を作製する（図９（Ｂ）参照。）。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及びドレイン電極層との間に配置することで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるために有効である。金属電極（Ｔｉ等）と酸化物半導体層との接触に比べ、金属電極（Ｔｉ等）と酸化物導電層との接触は、接触抵抗を下げることができるからである。
酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。
薄膜トランジスタのチャネル長が、酸化物導電層のエッチングの際に決められるため、よりチャネル長を短くすることができる。例えば、チャネル長Ｌ０．１μｍ以上２μｍ以下と短くして、動作速度を高速化することができる。
（実施の形態４）
ここでは、第１の基板と第２の基板の間に液晶層を封入する液晶表示装置において、第２の基板に設けられた対向電極と電気的に接続するための共通接続部を第１の基板上に形成する例を示す。なお、第１の基板にはスイッチング素子として薄膜トランジスタが形成されており、共通接続部の作製工程を画素部のスイッチング素子の作製工程と共通化させることで工程を複雑にすることなく形成する。
共通接続部は、第１の基板と第２の基板とを接着するためのシール材と重なる位置に配置され、シール材に含まれる導電性粒子を介して対向電極と電気的な接続が行われる。或いは、シール材と重ならない箇所（ただし画素部を除く）に共通接続部を設け、共通接続部に重なるように導電性粒子を含むペーストをシール材とは別途設けて、対向電極と電気的な接続が行われる。
図３６（Ａ）は薄膜トランジスタと共通接続部とを同一基板上に作製する半導体装置の断面構造図を示す図である。
図３６（Ａ）において、画素電極層２２７と電気的に接続する薄膜トランジスタ２２０は、画素部に配置されるチャネルエッチ型の薄膜トランジスタであり、本実施の形態では、実施の形態１の薄膜トランジスタ１７０と同じ構造を用いる。
また、図３６（Ｂ）は共通接続部の上面図の一例を示す図であり、図中の鎖線Ｃ３−Ｃ４に沿った共通接続部の断面図が図３６（Ａ）に相当する。なお、図３６（Ｂ）において図３６（Ａ）と同一の部分には同じ符号を用いて説明する。
共通電位線２１０は、ゲート絶縁層２０２上に設けられ、薄膜トランジスタ２２０のソース電極層及びドレイン電極層と同じ材料及び同じ工程で作製される。
また、共通電位線２１０は、保護絶縁層２０３で覆われ、保護絶縁層２０３は、共通電位線２１０と重なる位置に複数の開口部を有している。この開口部は、薄膜トランジスタ２２０のドレイン電極層と画素電極層２２７とを接続するコンタクトホールと同じ工程で作製される。
なお、ここでは面積サイズが大きく異なるため、画素部におけるコンタクトホールと、共通接続部の開口部と使い分けて呼ぶこととする。また、図３６（Ａ）では、画素部と共通接続部とで同じ縮尺で図示しておらず、例えば共通接続部の鎖線Ｃ３−Ｃ４の長さが５００μｍ程度であるのに対して、薄膜トランジスタの幅は５０μｍ未満であり、実際には１０倍以上面積サイズが大きいが、分かりやすくするため、図３６（Ａ）に画素部と共通接続部の縮尺をそれぞれ変えて図示している。
また、共通電極層２０６は、保護絶縁層２０３上に設けられ、画素部の画素電極層２２７と同じ材料及び同じ工程で作製される。
このように、画素部のスイッチング素子の作製工程と共通させて共通接続部の作製工程を行う。共通電位線は金属配線として配線抵抗の低減を図る構成とすることが好ましい。
そして画素部と共通接続部が設けられた第１の基板と、対向電極を有する第２の基板とをシール材を用いて固定する。
シール材に導電性粒子を含ませる場合は、シール材と共通接続部が重なるように一対の基板の位置合わせが行われる。例えば、小型の液晶パネルにおいては、画素部の対角などに２個の共通接続部がシール材と重ねて配置される。また、大型の液晶パネルにおいては、４個以上の共通接続部がシール材と重ねて配置される。
なお、共通電極層２０６は、シール材に含まれる導電性粒子と接触する電極であり、第２の基板の対向電極と電気的に接続が行われる。
液晶注入法を用いる場合は、シール材で一対の基板を固定した後、液晶を一対の基板間に注入する。また、液晶滴下法を用いる場合は、第２の基板或いは第１の基板上にシール材を描画し、液晶を滴下させた後、減圧下で一対の基板を貼り合わせる。
なお、本実施の形態では、対向電極と電気的に接続する共通接続部の例を示したが、特に限定されず、他の配線と接続する接続部や、外部接続端子などと接続する接続部に用いることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、薄膜トランジスタの作製工程の一部が実施の形態１と異なる例を図１０に示す。図１０は、図１乃至図５と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
まず、実施の形態１に従って、基板上にゲート電極層、ゲート絶縁層、及び酸化物半導体膜１３０の形成を行い、酸化物半導体膜１３０を第２のフォトリソグラフィ工程により島状の酸化物半導体層１３１、１３２に加工する。
次いで、酸化物半導体層１３１、１３２の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上基板の歪み点未満、好ましくは４２５℃以上とする。なお、４２５℃以上であれば熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。その後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導入して冷却を行う。酸素ガスまたはＮ２Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＬＲＴＡ装置は、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。ＧＲＴＡとは高温のガスを用いて加熱処理を行う方法である。ガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。ＲＴＡ法を用いて、６００℃〜７５０℃で数分間加熱処理を行ってもよい。
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ましくは２００℃以上３００℃以下の温度で酸素ガスまたはＮ２Ｏガス雰囲気下での加熱処理を行ってもよい。
また、酸化物半導体層１３１、１３２の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜１３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
以上の工程を経ることによって酸化物半導体膜全体を酸素過剰な状態とすることで、高抵抗化、即ちＩ型化させる。よって、全体がＩ型化した酸化物半導体層１６８、１１８を得る。
次いで、酸化物半導体層１６８、１１８上に、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってソース電極層及びドレイン電極層を形成し、スパッタリング法で酸化物絶縁膜１０７を形成する。
次いで、薄膜トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下、または窒素ガス雰囲気下で加熱処理（好ましくは１５０℃以上３５０℃未満）を行ってもよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってゲート絶縁層及び酸化物絶縁膜に第１の端子１２１、導電層１６２、ドレイン電極層１０５ｂ、第２の端子１２２に達するコンタクトホールを形成する。透光性を有する導電膜を形成した後、第５のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って画素電極層１１０、導電層１１１、端子電極１２８、端子電極１２９、配線層１４５を形成する。
本実施の形態では、第１の端子１２１と端子電極１２８との接続を、接続電極１２０を介さずに直接行う例である。また、ドレイン電極層１６５ｂと導電層１６２との接続は、配線層１４５を介して行う。
また、容量部において、容量配線１０８、ゲート絶縁層１０２、ソース電極層及びドレイン電極層と同工程で形成される金属導電層、酸化物絶縁膜１０７、画素電極層１１０との積層でなる容量１４８が形成されている。
以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ１８３、画素部に薄膜トランジスタ１７３を作製することができる。
実施の形態１と同様に、液晶層１９２を挟持して対向基板１９０を貼り合わせ、本実施の形態の液晶表示装置を作製する（図１０参照。）。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至５に従って形成する。また、実施の形態１乃至５に示す薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図１２（Ａ）に示す。表示装置の基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５３０２、及び走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御ＩＣともいう）に接続されている。
図１２（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３００外部に駆動回路を設けた場合の配線を延伸させることによる接続部での接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例として、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号（ＧＣＬＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆動回路５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）（スタートパルスともいう）、走査線駆動回路用クロック信号（ＧＣＬＫ２）を供給する。タイミング制御回路５３０５は信号線駆動回路５３０４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号（ＳＣＬＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）、ラッチ信号（ＬＡＴ）を供給するものとする。なお各クロック信号は、周期のずれた複数のクロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とともに供給されるものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査線駆動回路５３０３との一方を省略することが可能である。
図１２（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄膜トランジスタによって、基板５３００に形成する駆動回路を構成することができる。したがって、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができる。
また、実施の形態１乃至５に示す薄膜トランジスタは、ｎチャネル型ＴＦＴである。図１３（Ａ）、図１３（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の構成、動作について一例を示し説明する。
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する。スイッチング回路５６０２は、スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは自然数）という複数の回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎは、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）という複数のトランジスタを有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋが、Ｎチャネル型ＴＦＴである例を説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端子は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋのゲートは、配線５６０５＿１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベル（Ｈ信号、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５６０２＿Ｎを順番に選択する機能を有する。
スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋとの導通状態（第１端子と第２端子との間の導通）を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。また薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナログ信号である場合が多い。
次に、図１３（Ａ）の信号線駆動回路の動作について、図１３（Ｂ）のタイミングチャートを参照して説明する。図１３（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各々、シフトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選択期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々、選択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間である。
なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のために誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないものであることを付記する。
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにおいて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が書き込まれる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれることによって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き込み不足を防止することができる。
なお、シフトレジスタ５６０１及びスイッチング回路５６０２としては、実施の形態１乃至５に示す薄膜トランジスタで構成される回路を用いることが可能である。この場合、シフトレジスタ５６０１が有する全てのトランジスタの極性をＮチャネル型のみで構成することができる。
走査線駆動回路及び／または信号線駆動回路の一部に用いるシフトレジスタの一形態について図１４及び図１５を用いて説明する。
走査線駆動回路は、シフトレジスタを有している。また場合によってはレベルシフタやバッファを有していても良い。走査線駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎ（Ｎは３以上の自然数）を有している（図１４（Ａ）参照）。図１４（Ａ）に示すシフトレジスタの第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の配線１１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２、第３の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信号ＣＫ４が供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からのスタートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎのパルス出力回路１０＿ｎ（ｎは、２以上Ｎ以下の自然数）では、一段前段のパルス出力回路からの信号（前段信号ＯＵＴ（ｎ−１）という）（ｎは、２以上Ｎ以下の自然数）が入力される。また第１のパルス出力回路１０＿１では、２段後段の第３のパルス出力回路１０＿３からの信号が入力される。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは、２段後段の第（ｎ＋２）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ＋２）という）が入力される。従って、各段のパルス出力回路からは、後段及び／または二つ前段のパルス出力回路に入力するための第１の出力信号ＯＵＴ（１）（ＳＲ）〜ＯＵＴ（Ｎ）（ＳＲ）、別の配線等に電気的に接続される第２の出力信号（ＯＵＴ（１）〜ＯＵＴ（Ｎ））が出力される。なお、図１４（Ａ）に示すように、シフトレジスタの最終段の２つの段には、後段信号ＯＵＴ（ｎ＋２）が入力されないため、一例としては、別途第２のスタートパルスＳＰ２、第３のスタートパルスＳＰ３をそれぞれ入力する構成とすればよい。
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電位レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力回路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣＬＫ、ＳＣＬＫということもあるが、ここではＣＫとして説明を行う。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１〜第４の配線１４のいずれかと電気的に接続されている。例えば、図１４（Ａ）において、第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接続され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３が第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、第１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の配線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続されている。
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図１４（Ｂ）参照）。第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタートパルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より第２の出力信号ＯＵＴ（１）が出力されていることとなる。
なお第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎは、３端子の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう）の他に、上記実施の形態で説明した４端子の薄膜トランジスタを用いることができる。図１４（Ｃ）に上記実施の形態で説明した４端子の薄膜トランジスタ２８の等価回路について示す。なお、本明細書において、薄膜トランジスタが半導体層を介して二つのゲート電極を有する場合、半導体層より下方のゲート電極を下方のゲート電極、半導体層に対して上方のゲート電極を上方のゲート電極とも呼ぶ。
酸化物半導体を薄膜トランジスタのチャネル形成領域を含む半導体層に用いた場合、製造工程により、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。そのため、チャネル形成領域を含む半導体層に酸化物半導体を用いた薄膜トランジスタでは、しきい値電圧の制御を行うことのできる構成が好適である。４端子の薄膜トランジスタ２８のしきい値電圧は、上方及び／または下方のゲート電極の電位を制御することにより所望の値に制御することができる。
次に、図１４（Ｂ）に示したパルス出力回路の具体的な回路構成の一例について、図１４（Ｄ）で説明する。
図１４（Ｄ）に示したパルス出力回路は、第１のトランジスタ３１〜第１３のトランジスタ４３を有している。また、上述した第１の入力端子２１〜第５の入力端子２５、及び第１の出力端子２６、第２の出力端子２７に加え、第１の高電源電位ＶＤＤが供給される電源線５１、第２の高電源電位ＶＣＣが供給される電源線５２、低電源電位ＶＳＳが供給される電源線５３から、第１のトランジスタ３１〜第１３のトランジスタ４３に信号、または電源電位が供給される。ここで、図１４（Ｄ）における各電源線の電源電位の大小関係は、第１の電源電位ＶＤＤは第２の電源電位ＶＣＣ以上の電位とし、第２の電源電位ＶＣＣは第３の電源電位ＶＳＳより大きい電位とする。なお、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベルとＬレベルを繰り返す信号であるが、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳであるとする。なお電源線５１の電位ＶＤＤを、電源線５２の電位ＶＣＣより高くすることにより、動作に影響を与えることなく、トランジスタのゲート電極に印加される電位を低く抑えることができ、トランジスタのしきい値のシフトを低減し、劣化を抑制することができる。なお、第１のトランジスタ３１〜第１３のトランジスタ４３のうち、第１のトランジスタ３１、第６のトランジスタ３６乃至第９のトランジスタ３９には、４端子の薄膜トランジスタを用いることが好ましい。第１のトランジスタ３１、第６のトランジスタ３６乃至第９のトランジスタ３９の動作は、ソースまたはドレインとなる電極の一方が接続されたノードの電位を、ゲート電極の制御信号によって切り替えることが求められるトランジスタであり、ゲート電極に入力される制御信号に対する応答が速い（オン電流の立ち上がりが急峻）ことでよりパルス出力回路の誤動作を低減することができるトランジスタである。そのため、４端子の薄膜トランジスタを用いることによりしきい値電圧を制御することができ、誤動作がより低減できるパルス出力回路とすることができる。
図１４（Ｄ）において、第１のトランジスタ３１は、第１端子が電源線５１に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が第４の入力端子２４に電気的に接続されている。第２のトランジスタ３２は、第１端子が電源線５３に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第４のトランジスタ３４のゲート電極に電気的に接続されている。第３のトランジスタ３３は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続されている。第４のトランジスタ３４は、第１端子が電源線５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続されている。第５のトランジスタ３５は、第１端子が電源線５３に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第４の入力端子２４に電気的に接続されている。第６のトランジスタ３６は、第１端子が電源線５２に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が第５の入力端子２５に電気的に接続されている。第７のトランジスタ３７は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３８の第２端子に電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が第３の入力端子２３に電気的に接続されている。第８のトランジスタ３８は、第１端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が第２の入力端子２２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジスタ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端子が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が電源線５２に電気的に接続されている。第１０のトランジスタ４０は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第９のトランジスタ３９の第２端子に電気的に接続されている。第１１のトランジスタ４１は、第１端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続されている。第１２のトランジスタ４２は、第１端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）に電気的に接続されている。第１３のトランジスタ４３は、第１端子が電源線５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続され、ゲート電極が第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）に電気的に接続されている。
図１４（Ｄ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする。また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、第５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトランジスタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノードＢとする。
図１５（Ａ）に、図１４（Ｄ）で説明したパルス出力回路を第１のパルス出力回路１０＿１に適用した場合に、第１の入力端子２１乃至第５の入力端子２５と第１の出力端子２６及び第２の出力端子２７に入力または出力される信号を示している。
具体的には、第１の入力端子２１に第１のクロック信号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタートパルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より第２の出力信号ＯＵＴ（１）が出力される。
なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。また、ゲートと重畳した領域にチャネル形成領域が形成される半導体を有しており、ゲートの電位を制御することで、チャネル形成領域を介してドレインとソースの間に流れる電流を制御することが出来る。ここで、ソースとドレインとは、薄膜トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。
なお図１４（Ｄ）、図１５（Ａ）において、ノードＡを浮遊状態とすることによりブートストラップ動作を行うための、容量素子を別途設けても良い。またノードＢの電位を保持するため、一方の電極をノードＢに電気的に接続した容量素子を別途設けてもよい。
ここで、図１５（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミングチャートについて図１５（Ｂ）に示す。なおシフトレジスタが走査線駆動回路である場合、図１５（Ｂ）中の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当する。
なお、図１５（Ａ）に示すように、ゲートに第２の電源電位ＶＣＣが印加される第９のトランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以下のような利点がある。
ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ３９がない場合、ブートストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２端子であるソースの電位が上昇していき、第１の電源電位ＶＤＤより大きくなる。そして、第１のトランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。そのため、第１のトランジスタ３１においては、ゲートとソースの間、ゲートとドレインの間ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタの劣化の要因となりうる。そこで、ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ３９を設けておくことにより、ブートストラップ動作によりノードＡの電位は上昇するものの、第１のトランジスタ３１の第２端子の電位の上昇を生じないようにすることができる。つまり、第９のトランジスタ３９を設けることにより、第１のトランジスタ３１のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることができる。よって、本実施の形態の回路構成とすることにより、第１のトランジスタ３１のゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる第１のトランジスタ３１の劣化を抑制することができる。
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続されるように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシフトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトランジスタ３９を省略してもよく、トランジスタ数を削減することに利点がある。
なお第１のトランジスタ３１乃至第１３のトランジスタ４３の半導体層として、酸化物半導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び電界効果移動度を高めることが出来ると共に、劣化の度合いを低減することが出来るため、回路内の誤動作を低減することができる。また酸化物半導体を用いたトランジスタはアモルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されることによるトランジスタの劣化の程度が小さい。そのため、第２の電源電位ＶＣＣを供給する電源線に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引き回す電源線の数を低減することができるため、回路の小型化を図ることが出来る。
なお、第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）に第３の入力端子２３によって供給されるクロック信号、第８のトランジスタ３８のゲート電極（下方のゲート電極及び上方のゲート電極）に第２の入力端子２２によって供給されるクロック信号は、第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）に第２の入力端子２２によって供給されるクロック信号、第８のトランジスタ３８ゲート電極（下方のゲート電極及び上方のゲート電極）に第３の入力端子２３によって供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を奏する。なお、図１５（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオフ、第８のトランジスタ３８がオンの状態、次いで第７のトランジスタ３７がオフ、第８のトランジスタ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３の電位が低下することで生じる、ノードＢの電位の低下が第７のトランジスタ３７のゲート電極の電位の低下、及び第８のトランジスタ３８のゲート電極の電位の低下に起因して２回生じることとなる。一方、図１５（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオン、第８のトランジスタ３８がオフの状態、次いで、第７のトランジスタ３７がオフ、第８のトランジスタ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３の電位が低下することで生じるノードＢの電位の低下を、第８のトランジスタ３８のゲート電極の電位の低下による一回に低減することができる。そのため、第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）に第３の入力端子２３からクロック信号が供給され、第８のトランジスタ３８のゲート電極（下方のゲート電極及び上方のゲート電極）に第２の入力端子２２からクロック信号が供給される接続関係とすることが好適である。なぜなら、ノードＢの電位の変動回数が低減され、ノイズを低減することが出来るからである。
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する期間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス出力回路の誤動作を抑制することができる。
（実施の形態７）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜トランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）を用いることができる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１６を用いて説明する。図１６（Ａ１）（Ａ２）は、薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５によって封止した、パネルの平面図であり、図１６（Ｂ）は、図１６（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１６（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１６（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１６（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。薄膜トランジスタ４０１０、４０１１上には保護絶縁層４０２０、４０２１が設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至５で示した酸化物半導体層を含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜トランジスタ４０１１としては、実施の形態１乃至５で示した薄膜トランジスタ１８０、１８１、１８２、１８３、画素用の薄膜トランジスタ４０１０としては、薄膜トランジスタ１７０、１７１、１７２、１７３を用いることができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層のチャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後における薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることができ、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は、薄膜トランジスタ４０１０と同一基板上に配置される共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層（カラーフィルター）、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、表示部以外にもブラックマトリクスとして機能する遮光膜を設けてもよい。
また、薄膜トランジスタ４０１０、４０１１上には、絶縁層４０２０が形成されている。絶縁層４０２０は実施の形態１で示した酸化物絶縁膜１０７と同様な材料及び方法で形成することができるが、ここでは、絶縁層４０２０として、スパッタリング法により酸化珪素膜を形成する。
また、絶縁層４０２０上に保護絶縁層が形成されてもよい。ここでは、保護絶縁層として、ＲＦスパッタリング法により窒化珪素膜を形成する（図示しない。）。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、実施の形態２で示した平坦化絶縁層１０９と同様な材料及び方法で形成すればよく、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化珪素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
また図１６においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
図１７は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いて半導体装置として液晶表示モジュールを構成する一例を示している。
図１７は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む表示素子２６０４、着色層２６０５が配置され表示領域を形成している。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して配置されている。ＴＦＴ基板２６００と対向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配置されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
本明細書に開示する半導体装置は、フレキシビリティを持たすことによって電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示部等に適用することができる。電子機器の一例を図１８に示す。
図１８は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１８では表示部２７０５）に文章を表示し、左側の表示部（図１８では表示部２７０７）に画像を表示することができる。
また、図１８では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
（実施の形態９）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図１９（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１９（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２０（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図２０（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図２０（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図２０（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
図２０（Ｂ）は大型遊技機であるスロットマシンの一例を示している。スロットマシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。
図２１（Ａ）は携帯型のコンピュータの一例を示す斜視図である。
図２１（Ａ）の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶことが便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバイス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハードディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有している。
上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部９３０３または収納可能な表示部９３０７は、液晶表示パネルなどの映像表示装置を用いる。
また、図２１（Ａ）の携帯型のコンピュータは、受信機などを備えた構成として、テレビ放送を受信して映像を表示部９３０３または表示部９３０７に表示することができる。また、上部筐体９３０１と下部筐体９３０２とを接続するヒンジユニットを閉状態としたまま、表示部９３０７をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる。この場合には、ヒンジユニットを開状態として表示部９３０３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。
また、図２１（Ｂ）は、腕時計のように使用者の腕に装着可能な形態を有している携帯電話の一例を示す斜視図である。
この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本体を腕に装着するためのバンド部９２０４、腕に対するバンド部の固定状態を調節する調節部９２０５、表示部９２０１、スピーカ９２０７、及びマイク９２０８から構成されている。
また、本体は、操作スイッチ９２０３を有し、電源入力スイッチや、表示切り替えスイッチや、撮像開始指示スイッチの他、例えばボタンを押すとインタネット用のプログラムが起動されるなど、各ファンクションを対応づけることができる。
この携帯電話の入力操作は、表示部９２０１に指や入力ペンなどで触れること、又は操作スイッチ９２０３の操作、またはマイク９２０８への音声入力により行われる。なお、図２１（Ｂ）では、表示部９２０１に表示された表示ボタン９２０２を図示しており、指などで触れることにより入力を行うことができる。
また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手段を有するカメラ部９２０６を有する。なお、特にカメラ部は設けなくともよい。
また、図２１（Ｂ）に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テレビ放送を受信して映像を表示部９２０１に表示することができ、さらにメモリなどの記憶装置などを備えた構成として、テレビ放送をメモリに録画できる。また、図２１（Ｂ）に示す携帯電話は、ＧＰＳなどの位置情報を収集できる機能を有していてもよい。
表示部９２０１は、液晶表示パネルなどの映像表示装置を用いる。図２１（Ｂ）に示す携帯電話は、小型、且つ、軽量であるため、バッテリー容量の限られており、表示部９２０１に用いる表示装置は低消費電力で駆動できるパネルを用いることが好ましい。
なお、図２１（Ｂ）では”腕”に装着するタイプの電子機器を図示したが、特に限定されず、携行できる形状を有しているものであればよい。
（実施の形態１０）
本実施の形態では、半導体装置の一形態として、実施の形態１乃至５で示す薄膜トランジスタを有する表示装置の例を図２２乃至図３５を用いて説明する。本実施の形態は、表示素子として液晶素子を用いた液晶表示装置の例を図２２乃至図３５を用いて説明する。図２２乃至図３５の液晶表示装置に用いられるＴＦＴ６２８、６２９は、実施の形態１乃至５で示す薄膜トランジスタを適用することができ、実施の形態１乃至５で示す工程で同様に作製できる電気特性及び信頼性の高い薄膜トランジスタである。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す。ＶＡ型とは、液晶表示パネルの液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
図２３及び図２４は、それぞれ画素電極及び対向電極を示している。なお、図２３は画素電極が形成される基板側の平面図であり、図中に示す切断線Ｅ−Ｆに対応する断面構造を図２２に表している。また、図２４は対向電極が形成される基板側の平面図である。以下の説明ではこれらの図を参照して説明する。
図２２は、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６３０が形成された基板６００と、対向電極層６４０等が形成される対向基板６０１とが重ね合わせられ、液晶が注入された状態を示している。
図示しないが、対向基板６０１においてスペーサが形成される位置には、第１の着色膜、第２の着色膜、第３の着色膜、対向電極層６４０が形成されている。この構造により、液晶の配向を制御するための突起６４４とスペーサの高さを異ならせている。画素電極層６２４上には配向膜６４８が形成され、同様に対向電極層６４０上にも配向膜６４６が形成されている。この間に液晶層６５０が形成されている。
スペーサは、柱状スペーサを形成してもビーズスペーサを散布してもよい。スペーサが透光性の場合は、基板６００上に形成される画素電極層６２４上に形成してもよい。
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極層６２４、及び保持容量部６３０が形成される。画素電極層６２４は、ＴＦＴ６２８、配線６１６、及び保持容量部６３０を覆う絶縁膜６２０、絶縁膜６２０を覆う第３絶縁膜６２２をそれぞれ貫通するコンタクトホール６２３で、配線６１８と接続する。ＴＦＴ６２８は実施の形態１乃至５で示す薄膜トランジスタを適宜用いることができる。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形成されている。
図２３に基板６００上の構造を示す。画素電極層６２４は実施の形態１で示した材料を用いて形成する。画素電極層６２４にはスリット６２５を設ける。スリット６２５は液晶の配向を制御するためのものである。
図２３に示すＴＦＴ６２９とそれに接続する画素電極層６２６及び保持容量部６３１は、それぞれＴＦＴ６２８、画素電極層６２４及び保持容量部６３０と同様に形成することができる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶表示パネルの画素（ピクセル）は、画素電極層６２４と画素電極層６２６により構成されている。画素電極層６２４と画素電極層６２６はサブピクセルである。
図２４に対向基板側の構造を示す。対向電極層６４０は、画素電極層６２４と同様の材料を用いて形成することが好ましい。対向電極層６４０上には液晶の配向を制御する突起６４４が形成されている。
この画素構造の等価回路を図２５に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配線６０２、配線６１６と接続している。この場合、容量配線６０４と容量配線６０５の電位を異ならせることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することにより液晶の配向を精密に制御して視野角を広げている。
スリット６２５を設けた画素電極層６２４に電圧を印加すると、スリット６２５の近傍には電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起６４４とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、マルチドメイン化して液晶表示パネルの視野角を広げている。
次に、上記とは異なるＶＡ型の液晶表示装置について、図２６乃至図２９を用いて説明する。
図２６と図２７は、ＶＡ型液晶表示パネルの画素構造を示している。図２７は基板６００の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図２６に表している。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
画素電極層６２４はコンタクトホール６２３において、配線６１８でＴＦＴ６２８と接続している。また、画素電極層６２６はコンタクトホール６２７において、配線６１９でＴＦＴ６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、ＴＦＴ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２９で共通に用いられている。ＴＦＴ６２８とＴＦＴ６２９は実施の形態１、２、５、６で示す薄膜トランジスタを適宜用いることができる。
画素電極層６２４と画素電極層６２６の形状は異なっており、スリット６２５によって分離されている。Ｖ字型に広がる画素電極層６２４の外側を囲むように画素電極層６２６が形成されている。画素電極層６２４と画素電極層６２６に印加する電圧を、ＴＦＴ６２８及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造の等価回路を図２９に示す。ＴＦＴ６２８はゲート配線６０２と接続し、ＴＦＴ６２９はゲート配線６０３と接続している。また、ＴＦＴ６２８とＴＦＴ６２９は、共に配線６１６と接続している。ゲート配線６０２とゲート配線６０３に異なるゲート信号を与えることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち、ＴＦＴ６２８とＴＦＴ６２９の動作を個別に制御することにより、液晶素子６５１と液晶素子６５２の液晶の配向を精密に制御して視野角を広げることができる。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。図２８に対向基板側の構造を示す。対向電極層６４０は異なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電極層６２４及び画素電極層６２６側のスリット６２５とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。なお、図２８では、図２６に示された基板６００上に形成される画素電極層６２４及び画素電極層６２６を破線で示し、対向電極層６４０と、画素電極層６２４及び画素電極層６２６が重なり合って配置されている様子を示している。
画素電極層６２４及び画素電極層６２６上には配向膜６４８が形成され、同様に対向電極層６４０上にも配向膜６４６が形成されている。基板６００と対向基板６０１の間に液晶層６５０が形成されている。また、画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極層６２６と液晶層６５０と対向電極層６４０が重なり合うことで、第２の液晶素子が形成されている。図２６乃至図２９で説明する表示パネルの画素構造は、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造となっている。
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によれば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採用する液晶表示装置について説明する。
図３０は、電極層６０７、ＴＦＴ６２８、ＴＦＴ６２８に接続する画素電極層６２４が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には着色膜６３６、平坦化膜６３７などが形成されている。なお、対向基板６０１側に対向電極は配置されていない。また、基板６００と対向基板６０１の間に、配向膜６４６及び配向膜６４８を介して液晶層６５０が形成されている。
基板６００上には、電極層６０７及び電極層６０７に接続する容量配線６０４、並びにＴＦＴ６２８が形成される。容量配線６０４はＴＦＴ６２８のゲート配線６０２と同時に形成することができる。ＴＦＴ６２８としては、実施の形態１乃至５で示した薄膜トランジスタを適用することができる。電極層６０７は、実施の形態１乃至５で示す画素電極層と同様の材料を用いることができる。また、電極層６０７は略画素の形状に区画化した形状で形成する。なお、電極層６０７及び容量配線６０４上にはゲート絶縁膜６０６が形成される。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１６は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ＴＦＴ６２８のソース領域又はドレイン領域と接続し、ソース及びドレインの一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、画素電極層６２４と接続する配線である。
配線６１６、配線６１８上に絶縁膜６２０が形成される。また、絶縁膜６２０上には、絶縁膜６２０に形成されるコンタクトホール６２３を介して、配線６１８に接続する画素電極層６２４が形成される。画素電極層６２４は実施の形態１乃至５で示した画素電極層と同様の材料を用いて形成する。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成される。なお、保持容量は電極層６０７と画素電極層６２４の間にゲート絶縁膜６０６を設け、それにより形成している。
図３１は、画素電極の構成を示す平面図である。図３１に示す切断線Ｏ−Ｐに対応する断面構造を図３０に表している。画素電極層６２４にはスリット６２５が配置される。スリット６２５は液晶の配向を制御するためのものである。この場合、電界は電極層６０７と画素電極層６２４の間で発生する。電極層６０７と画素電極層６２４の間にはゲート絶縁膜６０６が配置され、ゲート絶縁膜６０６の厚さは５０ｎｍ以上２００ｎｍ以下であり、２μｍ以上１０μｍ以下である液晶層の厚さと比較して十分薄いので、実質的に基板６００と平行な方向（水平方向）に電界が発生する。この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。また、電極層６０７と画素電極層６２４は共に透光性の電極であるので、開口率を向上させることができる。
次に、横電界方式の液晶表示装置の他の一例について示す。
図３２と図３３は、ＩＰＳ型の液晶表示装置の画素構造を示している。図３３は平面図であり、図中に示す切断線Ｖ−Ｗに対応する断面構造を図３２に表している。
図３２は、ＴＦＴ６２８とそれに接続する画素電極層６２４が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には、着色膜６３６、平坦化膜６３７などが形成されている。なお、画素電極は基板６００側にあるので、対向基板６０１側に対向電極は設置されていない。基板６００と対向基板６０１の間に配向膜６４６及び配向膜６４８を介して液晶層６５０が形成されている。
基板６００上には、共通電位線６０９、及びＴＦＴ６２８が形成される。共通電位線６０９はＴＦＴ６２８のゲート配線６０２と同時に形成することができる。ＴＦＴ６２８としては、実施の形態１乃至５で示した薄膜トランジスタを適用することができる。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１６は液晶表示パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ＴＦＴ６２８のソース領域又はドレイン領域と接続し、ソース及びドレインの一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、画素電極層６２４と接続する配線である。
配線６１６、配線６１８上に絶縁膜６２０が形成される。また、絶縁膜６２０には、絶縁膜６２０に形成されるコンタクトホール６２３を介して、配線６１８に接続する画素電極層６２４が形成される。画素電極層６２４は、実施の形態１乃至５で示した画素電極層と同様の材料を用いて形成する。なお、図３３に示すように、画素電極層６２４は、共通電位線６０９と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素電極層６２４の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の電極と交互に咬み合うように形成される。
画素電極層６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極層６２４が形成される。保持容量は共通電位線６０９と容量電極６１５の間にゲート絶縁膜６０６を設け、それにより形成している。容量電極６１５と画素電極層６２４はコンタクトホール６３３を介して接続されている。
次に、ＴＮ型の液晶表示装置の形態について示す。
図３４と図３５は、ＴＮ型の液晶表示装置の画素構造を示している。図３５は平面図であり、図中に示す切断線Ｋ−Ｌに対応する断面構造を図３４に表している。以下の説明ではこの両図を参照して説明する。
画素電極層６２４は、絶縁膜６２０に形成されるコンタクトホール６２３及び配線６１８を介してＴＦＴ６２８と接続している。データ線として機能する配線６１６は、ＴＦＴ６２８と接続している。ＴＦＴ６２８は実施の形態１乃至５に示すＴＦＴのいずれかを適用することができる。
画素電極層６２４は、実施の形態１乃至５で示す画素電極層を用いて形成されている。容量配線６０４はＴＦＴ６２８のゲート配線６０２と同時に形成することができる。ゲート配線６０２及び容量配線６０４上にはゲート絶縁膜６０６が形成される。保持容量は、容量配線６０４と容量電極６１５の間にゲート絶縁膜６０６を介して形成している。容量電極６１５と画素電極層６２４はコンタクトホール６２３を介して接続されている。
対向基板６０１には、着色膜６３６、対向電極層６４０が形成されている。また、着色膜６３６と対向電極層６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。液晶層６５０は画素電極層６２４と対向電極層６４０の間に配向膜６４８及び配向膜６４６を介して形成されている。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、液晶素子が形成されている。
また、着色膜６３６は、基板６００側に形成されていても良い。また、基板６００の薄膜トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板６０１の対向電極層６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。
以上の工程により、表示装置として液晶表示装置を作製することができる。
（実施の形態１１）
本実施の形態では、本発明の一形態である半導体装置の作製方法の他の例を、図３７を用いて説明する。
絶縁表面を有する基板上にゲート電極層を形成する（図３７のＳ１０１）。ゲート電極層の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
ゲート電極層上にゲート絶縁層を形成する（図３７のＳ１０２）。ゲート絶縁層は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、又は酸化アルミニウム層を単層で又は積層して形成することができる。本実施の形態では、ゲート絶縁層としてプラズマＣＶＤ法により膜厚２００ｎｍ以下の窒化珪素層を形成する。
次いで、ゲート絶縁層上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する（図３７のＳ１０３）。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法によりＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜を成膜する。
次いで、酸化物半導体膜をフォトリソグラフィ工程により形成したレジストマスクを用いてエッチングして、島状の酸化物半導体層を形成する（図３７のＳ１０４）。
次いで、酸化物半導体層の脱水化または脱水素化の加熱処理を行う。脱水化または脱水素化を行う加熱処理の温度は、４００℃以上基板の７００℃未満とする（図３７のＳ１０５）。本実施の形態では窒素雰囲気下、４５０℃の加熱処理を行う。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。本実施の形態では、酸化物半導体層の脱水化または脱水素化を行う加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等の希ガス雰囲気下において脱水化または脱水素化を行う。
酸化物半導体層を４００℃から７００℃の温度で熱処理することで、酸化物半導体層の脱水化、脱水素化が図られ、その後の水（Ｈ２Ｏ）の再含浸を防ぐことができる。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＬＲＴＡ装置は、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。ＧＲＴＡとは高温のガスを用いて加熱処理を行う方法である。ガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。ＲＴＡ法を用いて、６００℃〜７５０℃で数分間加熱処理を行ってもよい。
なお、脱水化または脱水素化の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。特に酸化物半導体層に対して、４００℃〜７００℃で行われる脱水化、脱水素化の熱処理は、Ｈ２Ｏが２０ｐｐｍ以下の窒素雰囲気で行うことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
次に、フォトリソグラフィ工程により形成したレジストマスクを用いてゲート絶縁層の不要な部分を除去して、ゲート絶縁層に開口（コンタクトホール）を形成する（図３７のＳ１０６）。
次に、酸化物半導体層上に金属材料からなる金属導電膜をスパッタリング法や真空蒸着法で形成する。
金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
金属導電膜後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を金属導電膜に持たせることが好ましい。
次に、フォトリソグラフィ工程を行い、レジストマスクを形成し、金属導電膜のエッチングにより不要な部分を除去してソース電極層及びドレイン電極層を形成する（図３７のＳ１０７）。
なお、金属導電膜のエッチングの際に、酸化物半導体層は除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、金属導電膜としてＴｉ膜、Ａｌ膜及びＴｉ膜の積層を用いて、酸化物半導体層にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いて、エッチャントとして過水アンモニア水（アンモニア、水、過酸化水素水の混合液）を用いる。
次に、酸化物絶縁膜を形成するチャンバー内でターゲット及び基板を加熱処理する（図３７のＳ１０８）。加熱処理後、ターゲット及び基板を冷却し（図３７のＳ１０９）、室温で酸化物絶縁膜を形成する（図３７のＳ１１０）。加熱温度は１００℃以上２５０℃以下とすればよい。
酸化物絶縁膜は、少なくとも１ｎｍ以上の膜厚とし、（好ましくは１００ｎｍ以上５００ｎｍ以下）スパッタリング法など、酸化物絶縁膜に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。本実施の形態では、酸化物絶縁膜として膜厚３００ｎｍの酸化珪素膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では室温とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素雰囲気下でスパッタリング法により酸化珪素を形成することができる。低抵抗化した酸化物半導体層に接して形成する酸化物絶縁膜は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。
また、酸化物絶縁膜上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタリング法を用いて窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いる。本実施の形態では、保護絶縁層として窒化珪素膜を用いて形成する。
酸化物絶縁膜をスパッタリング法（酸素雰囲気下、室温）により膜厚１００ｎｍの酸化珪素膜とし、積層する保護絶縁層をスパッタリング法（窒素及びアルゴン雰囲気下、室温）により膜厚１００ｎｍ形成する構成としてもよい。
また、酸化物絶縁膜の形成後、不活性ガス雰囲気下、または窒素ガス雰囲気下で加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
次に酸化絶縁膜及び保護絶縁層を選択的にエッチングし、開口を形成する（図３７のＳ１１１）。保護絶縁層上に平坦化絶縁層を形成してもよい。平坦化絶縁層の材料及び形成方法によって形成時に２５０℃程度の加熱処理を行う場合があり、この場合、前述の酸化物絶縁膜の形成後、不活性ガス雰囲気下、または窒素ガス雰囲気下で加熱処理は省略してもよい。
次いで、透光性を有する導電膜を成膜する。透光性を有する導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパッタリング法や真空蒸着法などを用いて形成する。透光性を有する導電膜の他の材料として、窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＺｎ−Ｏ系非単結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ系非単結晶膜を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、非単結晶膜中のアルミニウムの組成比（原子％）より大きく、非単結晶膜中のアルミニウムの組成比（原子％）は、非単結晶膜中の窒素の組成比（原子％）より大きい。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
次に、フォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより透光性を有する導電膜の不要な部分を除去して画素電極層、導電層を形成し、レジストマスクを除去する（図３７のＳ１１２）。
次に大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行う（図３７のＳ１１３）。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁膜の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理よって、酸化物半導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ることができる。よって半導体装置の信頼性を向上できる。
以上の工程により、同一基板上において、駆動回路部及び画素部に薄膜トランジスタを作製することができる。
実施の形態１と同様に、液晶層を挟持して対向基板を貼り合わせ、本実施の形態の液晶表示装置を作製することができる。
（実施の形態１２）
本実施の形態では、断面から見て酸化物半導体層を窒化物絶縁膜で囲む例を図３８に示す。図３８は、酸化物絶縁層の上面形状及び端部の位置が図１と異なる点、ゲート絶縁層の構成が異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
駆動回路に配置される薄膜トランジスタ１８０はチャネルエッチ型の薄膜トランジスタであり、絶縁表面を有する基板１００上に、ゲート電極層１６１、窒化物絶縁膜からなる第１のゲート絶縁層１８８、酸化物絶縁膜からなる第２のゲート絶縁層１８７ａ、酸化物半導体層１６３、ソース電極層１６５ａ、及びドレイン電極層１６５ｂを含む。また、薄膜トランジスタ１８０を覆い、酸化物半導体層１６３のチャネル形成領域に接する酸化物絶縁層１７７ａが設けられている。酸化物絶縁層１７７ａ上にはさらに保護絶縁層１７８が形成され、さらに酸化物絶縁層１７７ａ上においてゲート電極層１６１及び酸化物半導体層１６３と重なる位置に導電層１１１が設けられている。
画素部に配置される薄膜トランジスタ１７０はチャネルエッチ型の薄膜トランジスタであり、絶縁表面を有する基板１００上に、ゲート電極層１０１、窒化物絶縁膜からなる第１のゲート絶縁層１８８、酸化物絶縁膜からなる第２のゲート絶縁層１８７ｂ、酸化物半導体層１０３、ソース電極層１０５ａ、及びドレイン電極層１０５ｂを含む。また、薄膜トランジスタ１７０を覆い、酸化物半導体層１０３のチャネル形成領域に接する酸化物絶縁層１７７ｂが設けられている。酸化物絶縁層１７７ｂ上にはさらに保護絶縁層１７８が形成され、さらに保護絶縁層１７８上においてドレイン電極層１０５ｂと接する画素電極層１１０が設けられている。
本実施の形態では、薄膜トランジスタ１７０、１８０においてゲート絶縁層をゲート電極層側から窒化物絶縁膜と酸化物絶縁膜との積層構造とする。また、酸化物絶縁層の開口を形成する際に、第２のゲート絶縁層の酸化物絶縁膜も選択的に除去し、窒化物絶縁膜が露出するように加工する。
少なくとも酸化物絶縁層１７７ａ、１７７ｂ、第２のゲート絶縁層１８７ａ、１８７ｂの上面形状は、酸化物半導体層１６３、１０３の上面形状よりも広く、薄膜トランジスタ１８０、１７０を覆う上面形状とすることが好ましい。
さらに酸化物絶縁層１７７ａ、１７７ｂの上面及び側面を覆い、かつ第１のゲート絶縁層の窒化物絶縁膜に接して、窒化物絶縁膜からなる保護絶縁層１７８を形成する。
窒化物絶縁膜からなる保護絶縁層１７８及び第１のゲート絶縁層１８８は、スパッタリング法やプラズマＣＶＤ法で得られる窒化珪素膜、酸化窒化珪素膜、窒化アルミニウム膜、酸化窒化アルミニウム膜などの水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用いる。
本実施の形態では、窒化物絶縁膜からなる保護絶縁層１７８として、酸化物半導体層１６３、１０３の上面、及び側面を囲むようにＲＦスパッタリング法を用い、膜厚１００ｎｍの窒化珪素膜を設ける。また、保護絶縁層１７８を窒化物絶縁膜からなる第１のゲート絶縁層１８８と接する構成とする。
図３８に示す構造とすることで、窒化物絶縁膜からなる保護絶縁層１７８の形成後の製造プロセスにおいて、外部からの水分の侵入を防ぐことができる。また、半導体装置、例えば液晶表示装置としてデバイスが完成した後にも長期的に、外部からの水分の侵入を防ぐことができデバイスの長期信頼性を向上することができる。
また、本実施の形態では一つの薄膜トランジスタを窒化物絶縁膜で囲む構成を示したが特に限定されず、複数の薄膜トランジスタを窒化物絶縁膜で囲む構成としてもよいし、画素部の複数の薄膜トランジスタをまとめて窒化物絶縁膜で囲む構成としてもよい。少なくともアクティブマトリクス基板の画素部の周縁を囲むように保護絶縁層１７８と第１のゲート絶縁層１８８とが接する領域を設ける構成とすればよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
２８ 薄膜トランジスタ
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
５１ 電源線
５２ 電源線
５３ 電源線
１００ 基板
１０１ 電極
１０２ ゲート絶縁層
１０３ 酸化物半導体層
１０７ 酸化物絶縁膜
１０８ 容量配線
１０９ 平坦化絶縁層
１１０ 画素電極層
１１１ 導電層
１１６ チャネル形成領域
１１８ コンタクトホール
１１９ コンタクトホール
１２０ 接続電極
１２１ 端子
１２２ 端子
１２５ コンタクトホール
１２６ コンタクトホール
１２７ コンタクトホール
１２８ 端子電極
１２９ 端子電極
１３０ 酸化物半導体膜
１３１ 酸化物半導体層
１３３ 酸化物半導体層
１３４ 酸化物半導体層
１３７ レジストマスク
１３８ 酸化物導電層
１４０ 酸化物導電膜
１４２ 酸化物導電層
１４３ 酸化物導電層
１４５ 配線層
１４６ 容量
１４７ 容量
１４８ 容量
１５０ 端子
１５１ 端子
１５３ 接続電極
１５５ 導電膜
１５６ 電極
１６１ ゲート電極層
１６２ 導電層
１６３ 酸化物半導体層
１６６ チャネル形成領域
１６８ 酸化物半導体層
１７０ 薄膜トランジスタ
１７１ 薄膜トランジスタ
１７２ 薄膜トランジスタ
１７３ 薄膜トランジスタ
１７８ 保護絶縁層
１８０ 薄膜トランジスタ
１８１ 薄膜トランジスタ
１８２ 薄膜トランジスタ
１８３ 薄膜トランジスタ
１８８ ゲート絶縁層
１９０ 対向基板
１９１ 絶縁層
１９２ 液晶層
１９３ 絶縁層
１９４ 対向電極層
１９５ 着色層
２０２ ゲート絶縁層
２０３ 保護絶縁層
２０６ 共通電極層
２１０ 共通電位線
２２０ 薄膜トランジスタ
２２７ 画素電極層
４０２ ゲート絶縁層
６００ 基板
６０１ 対向基板
６０２ ゲート配線
６０３ ゲート配線
６０４ 容量配線
６０５ 容量配線
６０６ ゲート絶縁膜
６０７ 電極層
６０９ 共通電位線
６１５ 容量電極
６１６ 配線
６１８ 配線
６１９ 配線
６２０ 絶縁膜
６２２ 絶縁膜
６２３ コンタクトホール
６２４ 画素電極層
６２５ スリット
６２６ 画素電極層
６２７ コンタクトホール
６２８ ＴＦＴ
６２９ ＴＦＴ
６３０ 保持容量部
６３１ 保持容量部
６３３ コンタクトホール
６３６ 着色膜
６３７ 平坦化膜
６４０ 対向電極層
６４１ スリット
６４４ 突起
６４６ 配向膜
６４８ 配向膜
６５０ 液晶層
６５１ 液晶素子
６５２ 液晶素子
１０４ａ 酸化物導電層
１０４ｂ 酸化物導電層
１０５ａ ソース電極層
１０５ｂ ドレイン電極層
１１７ａ 高抵抗ソース領域
１１７ｂ 高抵抗ドレイン領域
１３５ａ レジストマスク
１３６ａ レジストマスク
１６４ａ 酸化物導電層
１６４ｂ 酸化物導電層
１６５ａ ソース電極層
１６５ｂ ドレイン電極層
１６７ａ 高抵抗ソース領域
１６７ｂ 高抵抗ドレイン領域
１７７ａ 酸化物絶縁層
１７７ｂ 酸化物絶縁層
１８７ａ ゲート絶縁層
１８７ｂ ゲート絶縁層
１９６ａ 偏光板
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０２０ 保護絶縁層
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０３５ スペーサ
４０４０ 導電層
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
５６０１ シフトレジスタ
５６０２ スイッチング回路
５６０３ 薄膜トランジスタ
５６０４ 配線
５６０５ 配線
９２０１ 表示部
９２０２ 表示ボタン
９２０３ 操作スイッチ
９２０５ 調節部
９２０６ カメラ部
９２０７ スピーカ
９２０８ マイク
９３０１ 上部筐体
９３０２ 下部筐体
９３０３ 表示部
９３０４ キーボード
９３０５ 外部接続ポート
９３０６ ポインティングデバイス
９３０７ 表示部
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (10)

  1. 同一基板上に、第１の薄膜トランジスタを有する駆動回路部と、第２の薄膜トランジスタを有する画素部を有し、
    前記第１及び第２の薄膜トランジスタは、
    基板上にゲート電極層と、
    前記ゲート電極層上にゲート絶縁層と、
    前記ゲート絶縁層上に酸化物半導体層と、
    前記酸化物半導体層上にソース電極層及びドレイン電極層と、
    前記ソース電極層または前記ドレイン電極層と前記酸化物半導体層に接する酸化物導電層を有し、
    前記酸化物半導体層と前記ソース電極層と前記ドレイン電極層の上に酸化物絶縁層と、画素電極層と、液晶層を有し、
    前記第１の薄膜トランジスタは、前記酸化物絶縁層上の前記酸化物半導体層と重なる位置に導電層を有し、
    前記第２の薄膜トランジスタは、前記画素電極層と電気的に接続していることを特徴とする半導体装置。
  2. 請求項１において、前記酸化物導電層は、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウムであることを特徴とする半導体装置。
  3. 請求項１乃至２のいずれか一において、前記ゲート絶縁層は、酸化珪素層、酸化窒化珪素層、又は酸化アルミニウム層の単層又は積層であることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、前記画素電極層と前記導電層は、酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、または酸化亜鉛であることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一において、前記第２の薄膜トランジスタのソース電極層及びドレイン電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする膜、若しくはそれらの合金膜とを組み合わせた積層膜からなることを特徴とする半導体装置。
  6. 同一基板上に、第１の薄膜トランジスタを有する駆動回路部と、第２の薄膜トランジスタを有する画素部と、第１の配線と第２の配線を有し、
    前記第１及び第２の薄膜トランジスタは、
    基板上にゲート電極層と、
    前記ゲート電極層上にゲート絶縁層と、
    前記ゲート絶縁層上に酸化物半導体層と、
    前記酸化物半導体層上にソース電極層及びドレイン電極層と、
    前記ソース電極層または前記ドレイン電極層と前記酸化物半導体層に接する酸化物導電層を有し、
    前記酸化物半導体層と前記ソース電極層と前記ドレイン電極層の上に酸化物絶縁層と、画素電極層と、液晶層を有し、
    前記第１の配線は、前記ゲート電極層と同じ材料で形成され、
    前記第２の配線は、前記ソース電極またはドレイン電極層と同じ材料と、前記酸化物導電層と同じ材料の積層で形成され、
    前記第１の配線は、前記第１の配線上の前記ゲート絶縁層に設けられた開口を介して、前記第２の配線に接続し
    前記第１の薄膜トランジスタは、前記酸化物絶縁層上の前記酸化物半導体層と重なる位置に導電層を有し、
    前記第２の薄膜トランジスタは、前記画素電極層と電気的に接続していることを特徴とする半導体装置。
  7. 請求項６において、前記酸化物導電層は、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウムであることを特徴とする半導体装置。
  8. 請求項６乃至７のいずれか一において、前記ゲート絶縁層は、酸化珪素層、酸化窒化珪素層、又は酸化アルミニウム層の単層又は積層であることを特徴とする半導体装置。
  9. 請求項６乃至８のいずれか一において、前記画素電極層と前記導電層は、酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、または酸化亜鉛であることを特徴とする半導体装置。
  10. 請求項６乃至９のいずれか一において、前記第２の薄膜トランジスタのソース電極層及びドレイン電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする膜、若しくはそれらの合金膜とを組み合わせた積層膜からなることを特徴とする半導体装置。
JP2010177496A 2009-08-07 2010-08-06 半導体装置 Active JP5779327B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010177496A JP5779327B2 (ja) 2009-08-07 2010-08-06 半導体装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2009185317 2009-08-07
JP2009185317 2009-08-07
JP2009206489 2009-09-07
JP2009206489 2009-09-07
JP2010177496A JP5779327B2 (ja) 2009-08-07 2010-08-06 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015139331A Division JP2015181205A (ja) 2009-08-07 2015-07-13 半導体装置

Publications (3)

Publication Number Publication Date
JP2011077503A true JP2011077503A (ja) 2011-04-14
JP2011077503A5 JP2011077503A5 (ja) 2013-10-03
JP5779327B2 JP5779327B2 (ja) 2015-09-16

Family

ID=43032924

Family Applications (9)

Application Number Title Priority Date Filing Date
JP2010177496A Active JP5779327B2 (ja) 2009-08-07 2010-08-06 半導体装置
JP2015139331A Withdrawn JP2015181205A (ja) 2009-08-07 2015-07-13 半導体装置
JP2017052193A Active JP6420391B2 (ja) 2009-08-07 2017-03-17 半導体装置
JP2018192302A Active JP6606246B2 (ja) 2009-08-07 2018-10-11 半導体装置
JP2019189986A Active JP6817398B2 (ja) 2009-08-07 2019-10-17 表示装置
JP2020214399A Withdrawn JP2021064799A (ja) 2009-08-07 2020-12-24 表示装置
JP2022160902A Withdrawn JP2023011584A (ja) 2009-08-07 2022-10-05 液晶表示装置、電子機器
JP2023171904A Active JP7519524B2 (ja) 2009-08-07 2023-10-03 表示装置
JP2024109594A Pending JP2024133096A (ja) 2009-08-07 2024-07-08 表示装置

Family Applications After (8)

Application Number Title Priority Date Filing Date
JP2015139331A Withdrawn JP2015181205A (ja) 2009-08-07 2015-07-13 半導体装置
JP2017052193A Active JP6420391B2 (ja) 2009-08-07 2017-03-17 半導体装置
JP2018192302A Active JP6606246B2 (ja) 2009-08-07 2018-10-11 半導体装置
JP2019189986A Active JP6817398B2 (ja) 2009-08-07 2019-10-17 表示装置
JP2020214399A Withdrawn JP2021064799A (ja) 2009-08-07 2020-12-24 表示装置
JP2022160902A Withdrawn JP2023011584A (ja) 2009-08-07 2022-10-05 液晶表示装置、電子機器
JP2023171904A Active JP7519524B2 (ja) 2009-08-07 2023-10-03 表示装置
JP2024109594A Pending JP2024133096A (ja) 2009-08-07 2024-07-08 表示装置

Country Status (6)

Country Link
US (5) US8654272B2 (ja)
EP (1) EP2284891B1 (ja)
JP (9) JP5779327B2 (ja)
KR (3) KR20110015375A (ja)
CN (2) CN101997036B (ja)
TW (3) TWI617006B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140014009A (ko) 2012-07-27 2014-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 구동 방법
KR20140041731A (ko) * 2011-07-08 2014-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2015005730A (ja) * 2013-05-18 2015-01-08 株式会社半導体エネルギー研究所 半導体装置
JP2017143280A (ja) * 2012-09-13 2017-08-17 株式会社半導体エネルギー研究所 表示装置
WO2018030298A1 (ja) * 2016-08-12 2018-02-15 シャープ株式会社 アクティブマトリクス基板および表示装置
JP2020053688A (ja) * 2012-08-02 2020-04-02 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2284891B1 (en) * 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
JP5663231B2 (ja) * 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
US8115883B2 (en) 2009-08-27 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
WO2011027702A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011027701A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011027676A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP2544237B1 (en) * 2009-09-16 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR101914026B1 (ko) * 2009-09-24 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR20120084751A (ko) 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011043164A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
CN102668096B (zh) 2009-10-30 2015-04-29 株式会社半导体能源研究所 半导体装置及其制造方法
KR101818265B1 (ko) * 2009-11-06 2018-01-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104465318B (zh) * 2009-11-06 2018-04-24 株式会社半导体能源研究所 制造半导体器件的方法
WO2011065208A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI406415B (zh) * 2010-05-12 2013-08-21 Prime View Int Co Ltd 薄膜電晶體陣列基板及其製造方法
US8735231B2 (en) * 2010-08-26 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of dual-gate thin film transistor
KR20240025046A (ko) 2010-12-03 2024-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
TWI541904B (zh) * 2011-03-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9171840B2 (en) * 2011-05-26 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI659523B (zh) * 2011-08-29 2019-05-11 日商半導體能源研究所股份有限公司 半導體裝置
DE112012004061B4 (de) 2011-09-29 2024-06-20 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US8637864B2 (en) * 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
WO2013054933A1 (en) 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6014324B2 (ja) * 2011-12-22 2016-10-25 株式会社ジャパンディスプレイ 液晶表示装置
US9859114B2 (en) 2012-02-08 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device with an oxygen-controlling insulating layer
CN102751240B (zh) * 2012-05-18 2015-03-11 京东方科技集团股份有限公司 薄膜晶体管阵列基板及其制造方法、显示面板、显示装置
TWI546590B (zh) * 2012-07-13 2016-08-21 鴻海精密工業股份有限公司 液晶顯示屏
DE112013007498B3 (de) 2012-07-20 2022-05-05 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung
CN104488016B (zh) 2012-07-20 2018-08-10 株式会社半导体能源研究所 显示装置及具有该显示装置的电子设备
KR102141977B1 (ko) * 2012-07-20 2020-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP5968275B2 (ja) * 2012-08-07 2016-08-10 株式会社ジャパンディスプレイ タッチセンサ付き表示装置、及び電子機器
TWI691084B (zh) * 2012-10-24 2020-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6475424B2 (ja) * 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
KR102090713B1 (ko) 2013-06-25 2020-03-19 삼성디스플레이 주식회사 가요성 표시 패널 및 상기 가요성 표시 패널의 제조 방법
US9721968B2 (en) * 2014-02-06 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic appliance
CN104465788A (zh) * 2015-01-04 2015-03-25 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
CN106960814A (zh) * 2016-01-08 2017-07-18 中华映管股份有限公司 像素结构的制造方法
US10651209B2 (en) * 2016-01-27 2020-05-12 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
KR20170136740A (ko) * 2016-06-02 2017-12-12 엘지디스플레이 주식회사 박막 트랜지스터의 제조 방법, 이를 수행하기 위한 탈수소 장치 및 이를 통해 제조된 박막 트랜지스터를 포함하는 유기 발광 표시 장치
KR102359245B1 (ko) * 2016-07-08 2022-02-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전자 기기
US10852590B2 (en) * 2017-03-06 2020-12-01 Sharp Kabushiki Kaisha Liquid crystal display device
TWI616792B (zh) * 2017-05-03 2018-03-01 友達光電股份有限公司 觸控顯示裝置的製造方法
US11081507B2 (en) * 2017-07-12 2021-08-03 Sakai Display Products Corporation Semiconductor device and method for manufacturing same
CN113764533A (zh) * 2017-08-24 2021-12-07 上海耕岩智能科技有限公司 红外光敏晶体管、红外光侦测器件、显示装置、制备方法
CN108183132A (zh) * 2017-12-27 2018-06-19 深圳市华星光电半导体显示技术有限公司 一种igzo薄膜晶体管制备方法
JP7263013B2 (ja) * 2019-01-10 2023-04-24 株式会社ジャパンディスプレイ 配線構造体、半導体装置、及び表示装置
CN113711295A (zh) 2019-05-10 2021-11-26 株式会社半导体能源研究所 显示装置以及电子设备
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
US11367745B2 (en) 2020-08-20 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and methods for sensing long wavelength light

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06202156A (ja) * 1992-12-28 1994-07-22 Sharp Corp ドライバーモノリシック駆動素子
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007258675A (ja) * 2006-02-21 2007-10-04 Idemitsu Kosan Co Ltd Ｔｆｔ基板及び反射型ｔｆｔ基板並びにそれらの製造方法

Family Cites Families (176)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2776083B2 (ja) * 1991-08-23 1998-07-16 日本電気株式会社 液晶表示装置およびその製造方法
KR930011275A (ko) * 1991-11-11 1993-06-24 이헌조 박막 트랜지스터 구조
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
CN1154490A (zh) * 1995-12-08 1997-07-16 Lg半导体株式会社 薄膜晶体管的液晶显示装置及其制造方法
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3992797B2 (ja) 1996-09-25 2007-10-17 東芝松下ディスプレイテクノロジー株式会社 液晶表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4552239B2 (ja) * 1999-05-12 2010-09-29 ソニー株式会社 表示用薄膜半導体素子及び表示装置
JP3904807B2 (ja) * 1999-06-04 2007-04-11 株式会社半導体エネルギー研究所 表示装置
JP4094437B2 (ja) 1999-06-04 2008-06-04 株式会社半導体エネルギー研究所 電気光学装置の作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3581073B2 (ja) 2000-03-07 2004-10-27 シャープ株式会社 イメージセンサおよびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002175053A (ja) * 2000-12-07 2002-06-21 Sony Corp アクティブマトリクス型表示装置およびこれを用いた携帯端末
US6894674B2 (en) 2000-12-06 2005-05-17 Sony Corporation Timing generation circuit for display apparatus and display apparatus incorporating the same
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003029293A (ja) 2001-07-13 2003-01-29 Minolta Co Ltd 積層型表示装置及びその製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP2003273361A (ja) 2002-03-15 2003-09-26 Sharp Corp 半導体装置およびその製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298062A (ja) * 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4723787B2 (ja) 2002-07-09 2011-07-13 シャープ株式会社 電界効果型トランジスタ、その製造方法及び画像表示装置
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4425547B2 (ja) * 2003-01-17 2010-03-03 株式会社半導体エネルギー研究所 パルス出力回路、シフトレジスタ、および電子機器
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4741177B2 (ja) * 2003-08-29 2011-08-03 株式会社半導体エネルギー研究所 表示装置の作製方法
CN1914552A (zh) * 2004-01-26 2007-02-14 株式会社半导体能源研究所 电器、半导体装置及其制造方法
KR101123751B1 (ko) 2004-01-26 2012-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전자기기, 반도체장치 및 그의 제조방법
US7691685B2 (en) * 2004-01-26 2010-04-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
CN100444405C (zh) * 2004-07-02 2008-12-17 中华映管股份有限公司 双栅级薄膜电晶体与像素结构及其制造方法
JP4906039B2 (ja) * 2004-08-03 2012-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP4700317B2 (ja) * 2004-09-30 2011-06-15 株式会社半導体エネルギー研究所 表示装置の作製方法
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051995A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7872259B2 (en) * 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
KR101282397B1 (ko) * 2004-12-07 2013-07-04 삼성디스플레이 주식회사 표시 장치용 배선, 상기 배선을 포함하는 박막 트랜지스터표시판 및 그 제조 방법
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) * 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006352082A (ja) * 2005-05-19 2006-12-28 Renesas Technology Corp 半導体記憶装置及びその製造方法
JP5177962B2 (ja) * 2005-05-20 2013-04-10 株式会社半導体エネルギー研究所 半導体装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR20070009329A (ko) * 2005-07-15 2007-01-18 삼성전자주식회사 컨택홀 형성 방법 및 이를 이용한 박막 트랜지스터 기판의제조 방법
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
KR100729043B1 (ko) 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP5129473B2 (ja) 2005-11-15 2013-01-30 富士フイルム株式会社 放射線検出器
KR101103374B1 (ko) * 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
US7745798B2 (en) * 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
KR100732849B1 (ko) * 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
WO2007088722A1 (ja) 2006-01-31 2007-08-09 Idemitsu Kosan Co., Ltd. Ｔｆｔ基板及び反射型ｔｆｔ基板並びにそれらの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5278637B2 (ja) * 2006-04-28 2013-09-04 凸版印刷株式会社 構造体、透過型液晶表示装置、半導体回路の製造方法および透過型液晶表示装置の製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5250944B2 (ja) * 2006-04-28 2013-07-31 凸版印刷株式会社 構造体、透過型液晶表示装置、半導体回路の製造方法および透過型液晶表示装置の製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4713415B2 (ja) * 2006-07-13 2011-06-29 Ｏｋｉセミコンダクタ株式会社 半導体素子
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5079425B2 (ja) * 2006-08-31 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP4179393B2 (ja) 2006-09-14 2008-11-12 エプソンイメージングデバイス株式会社 表示装置及びその製造方法
CN100526962C (zh) * 2006-09-14 2009-08-12 爱普生映像元器件有限公司 显示装置及其制造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7968453B2 (en) * 2006-10-12 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, and etching apparatus
US7767595B2 (en) * 2006-10-26 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US20080208797A1 (en) * 2007-01-30 2008-08-28 Apple Inc. Automated record attribute value merging from multiple directory servers
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
WO2008105347A1 (en) 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
US8436349B2 (en) * 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US8552948B2 (en) * 2007-04-05 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Display device comprising threshold control circuit
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5331407B2 (ja) 2007-08-17 2013-10-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4524699B2 (ja) * 2007-10-17 2010-08-18 ソニー株式会社 表示装置
TWI366834B (en) * 2007-11-21 2012-06-21 Wintek Corp Shift register
KR101413655B1 (ko) * 2007-11-30 2014-08-07 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조 방법
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
KR101369758B1 (ko) 2007-12-08 2014-03-05 엘지디스플레이 주식회사 횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101383705B1 (ko) * 2007-12-18 2014-04-10 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터를 포함하는 표시 장치및 그 제조 방법
EP2073255B1 (en) * 2007-12-21 2016-08-10 Semiconductor Energy Laboratory Co., Ltd. Diode and display device comprising the diode
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
KR101525806B1 (ko) * 2008-01-23 2015-06-05 삼성디스플레이 주식회사 박막 트랜지스터 표시판
JP4560575B2 (ja) 2008-01-31 2010-10-13 株式会社日立国際電気 基板処理装置及び半導体装置の製造方法
JP2009185317A (ja) 2008-02-05 2009-08-20 Chuo Seisakusho Ltd エレベータ式めっき装置におけるワークの汚染防止装置
JP5540517B2 (ja) 2008-02-22 2014-07-02 凸版印刷株式会社 画像表示装置
JP2009265271A (ja) 2008-04-23 2009-11-12 Nippon Shokubai Co Ltd 電気光学表示装置
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5430248B2 (ja) * 2008-06-24 2014-02-26 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
TWI627757B (zh) 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
TWI577027B (zh) 2008-07-31 2017-04-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101542840B1 (ko) * 2008-09-09 2015-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101722409B1 (ko) * 2008-09-19 2017-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011010545A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011010543A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP5663231B2 (ja) * 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
TWI582951B (zh) * 2009-08-07 2017-05-11 半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置之電話、錶、和顯示裝置
TWI634642B (zh) * 2009-08-07 2018-09-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
EP2284891B1 (en) * 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
TWI596741B (zh) * 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06202156A (ja) * 1992-12-28 1994-07-22 Sharp Corp ドライバーモノリシック駆動素子
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007258675A (ja) * 2006-02-21 2007-10-04 Idemitsu Kosan Co Ltd Ｔｆｔ基板及び反射型ｔｆｔ基板並びにそれらの製造方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10439072B2 (en) 2011-07-08 2019-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20140041731A (ko) * 2011-07-08 2014-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102104394B1 (ko) * 2011-07-08 2020-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014041344A (ja) * 2012-07-27 2014-03-06 Semiconductor Energy Lab Co Ltd 液晶表示装置の駆動方法
US9299296B2 (en) 2012-07-27 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Method for driving liquid crystal display device
KR20140014009A (ko) 2012-07-27 2014-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 구동 방법
KR102094555B1 (ko) * 2012-07-27 2020-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 구동 방법
JP2020053688A (ja) * 2012-08-02 2020-04-02 株式会社半導体エネルギー研究所 半導体装置
US10236305B2 (en) 2012-09-13 2019-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10446584B2 (en) 2012-09-13 2019-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9806099B2 (en) 2012-09-13 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2017143280A (ja) * 2012-09-13 2017-08-17 株式会社半導体エネルギー研究所 表示装置
US10700099B2 (en) 2012-09-13 2020-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US12080717B2 (en) 2012-09-13 2024-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015005730A (ja) * 2013-05-18 2015-01-08 株式会社半導体エネルギー研究所 半導体装置
WO2018030298A1 (ja) * 2016-08-12 2018-02-15 シャープ株式会社 アクティブマトリクス基板および表示装置
US10957268B2 (en) 2016-08-12 2021-03-23 Sharp Kabushiki Kaisha Active-matrix substrate and display device

Also Published As

Publication number Publication date
US9153602B2 (en) 2015-10-06
CN104934447A (zh) 2015-09-23
US20150041806A1 (en) 2015-02-12
CN104934447B (zh) 2019-01-22
JP2015181205A (ja) 2015-10-15
EP2284891B1 (en) 2019-07-24
TWI511272B (zh) 2015-12-01
TWI617006B (zh) 2018-03-01
EP2284891A2 (en) 2011-02-16
JP5779327B2 (ja) 2015-09-16
JP2024009858A (ja) 2024-01-23
TW201133791A (en) 2011-10-01
JP2023011584A (ja) 2023-01-24
JP2024133096A (ja) 2024-10-01
US20150364502A1 (en) 2015-12-17
KR20170012522A (ko) 2017-02-02
JP6606246B2 (ja) 2019-11-13
KR20170100466A (ko) 2017-09-04
TW201719860A (zh) 2017-06-01
US8885115B2 (en) 2014-11-11
JP7519524B2 (ja) 2024-07-19
US20160365460A1 (en) 2016-12-15
CN101997036A (zh) 2011-03-30
US20140138681A1 (en) 2014-05-22
JP6817398B2 (ja) 2021-01-20
JP2017123487A (ja) 2017-07-13
JP6420391B2 (ja) 2018-11-07
EP2284891A3 (en) 2015-10-07
US8654272B2 (en) 2014-02-18
JP2020031223A (ja) 2020-02-27
TWI576990B (zh) 2017-04-01
KR20110015375A (ko) 2011-02-15
CN101997036B (zh) 2015-07-29
US9583509B2 (en) 2017-02-28
JP2021064799A (ja) 2021-04-22
TW201547004A (zh) 2015-12-16
US20110032444A1 (en) 2011-02-10
JP2019036743A (ja) 2019-03-07
US9837442B2 (en) 2017-12-05

Similar Documents

Publication Publication Date Title
JP6606246B2 (ja) 半導体装置
KR102005257B1 (ko) 표시 장치

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130716

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130716

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130820

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150410

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150616

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150713

R150 Certificate of patent or registration of utility model

Ref document number: 5779327

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250