JP2014175480A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】第１の絶縁層の制御性が良く、大きなカップリング比により、第２の絶縁層からのリーク電流を低減し、尚且つ、低電圧で書き込める不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、２値以上のデータを記憶可能な複数のメモリセルを具備し、メモリセルは、半導体層１Ｂと、半導体層上の第１の絶縁層２Ｂと、第１の絶縁層上の電荷蓄積層３Ｂと、電荷蓄積層上の第２の絶縁層４Ｂと、第２の絶縁層上の制御ゲート電極５Ｂとを備え、第２の絶縁層４Ｂは、強誘電体層を含む。さらに、読み出し前の制御ゲート電極５Ｂに、分極整列パルス電圧を印加する。
【選択図】図２

Description

実施形態は、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置では、記憶容量を増大させるためにメモリセルの微細化が進められているが、メモリセルの微細化に伴うメモリセル特性の劣化が問題である。例えば、フラッシュメモリの場合、電荷蓄積層に接する絶縁層からのリーク電流を十分に小さくする必要がある。そのため、半導体層と電荷蓄積層との間の第１の絶縁層、及び、電荷蓄積層と制御ゲート電極との間の第２の絶縁層に関する薄膜化は、限界がある。また、メモリセルの微細化に伴い、隣接メモリセル間の容量（セル間干渉）が無視できない。そこで、セル間干渉の低減、及び、カップリング比の増大を目的として、電荷蓄積層の側面を制御ゲート電極で覆う構造や、第２の絶縁層にＳｉＯ２よりも高い誘電率を持つＨｉｇｈ−ｋ材料を用いる構造などが利用される。しかし、いずれの構造も、メモリセルの微細化に伴うメモリセル特性の劣化を抑えるには不十分である。
特開２００７−１６５４６８号公報 特開２００４−２３０４４号公報 特開２００５−２７６４２８号公報 特開２００９−２３１３７３号公報 特開２００９−２３０８１８号公報
Ｂｏｓｃｋｅ.Ｔ．Ｓ, ｅｔ．ａｌ,ＩＥＤＭ ２０１１ ＩＥＥＥ Ｉｎｔ．，ｖｏｌ．， ｎｏ．， ｐｐ．２４．５．１−２４．５．４， ５−７ Ｄｅｃ．２０１１ Ｍｕｌｌｅｒ．Ｊ，ｅｔ．ａｌ,ＶＬＳＩＴ ２０１２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ，ｖｏｌ．， ｎｏ．， ｐｐ．２５−２６， １２−１４ Ｊｕｎｅ ２０１２
実施形態は、第１の絶縁層の制御性が良く、大きなカップリング比により、第２の絶縁層からのリーク電流を低減し、尚且つ、低電圧で書き込める不揮発性半導体記憶装置を提供することである。
実施形態によれば、不揮発性半導体記憶装置は、２値以上のデータを記憶可能な複数のメモリセルを具備し、前記メモリセルは、半導体層と、前記半導体層上の第１の絶縁層と、前記第１の絶縁層上の電荷蓄積層と、前記電荷蓄積層上の第２の絶縁層と、前記第２の絶縁層上の制御ゲート電極とを備え、前期第２の絶縁層は、強誘電体層を含む。さらに、読み出し前の制御ゲート電極に分極整列パルス電圧を印加する。
ＭＦＭＩＳ構造の断面図。 実施形態の不揮発性メモリセルの断面図。 書き込み電圧値に対する第２の絶縁層の分極率を示す図。 図３のＡ乃至Ｃ領域に対応するエネルギーバンドを示す図。 実施形態の第１の構造例を示す断面図。 Ｖｐｇｍに対するＶｔｈの変化を示す図。 電荷蓄積層内の電子密度と閾値電圧Ｖｔｈとの関係を示す図。 第１の構造例における、第２の絶縁層の電荷密度-電圧特性を示す図。 第１の構造例におけるＶｐｇｍに対するＶｔｈを示した図。 閾値電圧Ｖｔｈに対応する電荷蓄積層内中の電荷密度を示した図。 第１及び第２の絶縁層の膜厚と材料を変えた時の各種特性を示す表。 第２の構造例における、第２の絶縁層の電荷密度-電圧特性を示す図。 第２の構造例における、Ｖｐｇｍに対するＶｔｈを示した図。 第２の構造例における、Ｖｐｇｍに対するＶｏｘの変化を示す図。 選択メモリセルに対する印加電圧の時間変化を示した図。 選択及び非選択メモリセルに対する読み出し方法を示した図。 ＶＰＡＰの効果を示す概念図。 分極整列パルス電圧ＶＰＡＰの効果を閾値電圧Ｖｔｈ分布で示した図。 ＮＡＮＤ型フラッシュメモリを示す図。 ＮＡＮＤ型フラッシュメモリのブロックの例を示す回路図。 ＮＡＮＤ型ストリング構造の断面図。 実施形態のメモリセルの製造方法を示す断面図。 実施形態のメモリセルの製造方法を示す断面図。 実施形態のメモリセルの製造方法を示す断面図。 実施形態のメモリセルの製造方法を示す断面図。 実施形態のメモリセルの製造方法を示す断面図。 実施形態のメモリセルの製造方法を示す断面図。 実施形態のメモリセルの製造方法を示す断面図。
以下、図面を参照しながら実施形態を説明する。
[基本思想]
実施形態は、電荷蓄積層と制御ゲート電極を有する不揮発性メモリセルに関する。
実施形態の不揮発性メモリセルは、メモリセル構造と書き込み／消去／読み出し方法について、それぞれ特徴を有する。
まず、メモリセル構造に関して、電荷蓄積層と制御ゲート電極の間に形成される第２の絶縁層は、強誘電体層を含むという特徴を有する。ただし、電荷蓄積層は、金属やポリシリコンから成る。
一般に、強誘電体層を有する不揮発性メモリセルとして、ＭＦＭＩＳ構造によるＦｅＲＡＭがある。ＭＦＭＩＳ構造のＦｅＲＡＭの場合、図１に示すように、半導体層１Ａと、半導体層１Ａ上の絶縁層（例えば、ＳｉＯ２）２Ａと、絶縁層２Ａ上の金属層３Ａと、金属層３Ａ上の強誘電体層４Ａと、強誘電体層４Ａ上の金属層５Ａから成る積層構造を有する。ＦｅＲＡＭは、強誘電体層のヒステリンシスによって、データを保持する。したがって、原理的には、絶縁層２Ａおよび絶縁層２Ａ上の金属層３Ａは、無くても良い。しかし、半導体層１Ａ上に、直接強誘電体層４Ａを形成できない場合、絶縁層２Ａ及び金属層３Ａを形成した後、強誘電体層４Ａを結晶成長させる。絶縁層２Ａは、薄い程良く、例えば５ｎｍ未満の場合もある。
これに対し、実施形態のメモリセルは、図１のような強誘電体層メモリセルと異なり、ＮＡＮＤフラッシュメモリと同様の原理で書き込み、保持、読み出し動作を行う。つまり、電荷を、トンネル効果によって、半導体層から第１の絶縁層を介して電荷蓄積層へ蓄積する。また、電荷蓄積層に蓄積された電荷の量によって、データが保持される。電荷蓄積層へ蓄積された電荷が第１の絶縁層を介してリークすることを防ぐために、第１の絶縁層の厚さは、５ｎｍ以上必要である。
次に、書き込み／消去方法に関して、実施形態のメモリセルに書き込み／消去電圧を印加したときの強誘電体層の分極を利用して電荷蓄積層内の電荷量を制御する。
例えば、書き込み時に、制御ゲート電極にプラスの書き込み電圧Ｖｐｇｍを印加したとき、強誘電体層内の分極が上向きとなることにより、電荷蓄積層内により多くの電子を注入することができる。また、例えば、消去時に、半導体層にプラスの消去電圧Ｖｅｒａを印加したとき、強誘電体層内の分極が下向きになることにより、電荷蓄積層内からより多くの電子を放出することができる。即ち、第２の絶縁層内の強誘電体層は、電荷蓄積層に対する電荷の注入／放出をアシストする。
一方、書き込み／消去後において、第２の絶縁層内の強誘電体層の分極は、上向き又は下向きに一律に揃った状態から、時間の経過と共に、ディスターブや、エネルギー的に安定な状態になる減極効果により、上向きと下向きが混在した状態に変化する。 このような状態で、読み出し動作を行うと、正確な読み出しが行えない。
そこで、読み出し前に、第２の絶縁層内の強誘電体層のバラバラになった分極を揃えることを目的として、分極整列パルス電圧を実施形態のメモリセルに印加する。分極整列パルス電圧は、強誘電体層の分極を上向き又は下向きに揃えるが、電荷蓄積層に対する電荷の注入／放出（書き込み／消去）を発生させない、という条件を満たすことが必用である。分極整列パルス電圧の波形は、この条件に基づいて決定される。
尚、単に、読み出しと言ったときは、通常読み出しの他、書き込み／消去後に、それらが正確に行われたか否かを検証するベリファイ読み出しを含むものとする。
［実施例（１）基本構造］
図２は、実施形態の不揮発性メモリセルの断面構造を示す。
実施形態の不揮発性メモリセルは、半導体層１Ｂ上に第１の絶縁層２Ｂを形成し、第１の絶縁層２Ｂ上に電荷蓄積層３Ｂを形成し、電荷蓄積層３Ｂ上に強誘電体層を含む第２の絶縁層４Ｂを形成し、第２の絶縁層４Ｂ上に制御ゲート電極５Ｂを形成した積層構造を有する。
第２の絶縁層４Ｂに強誘電体層を用いることで、以下の効果を得る。
書き込みの時、第２の絶縁層４Ｂからのリーク電流を低減できる。
書き込みと消去を、低電圧で行える。
電子密度が高いため、１電子感度が小さく、微細化に向いている。
高いカップリングと低い書き込み電圧値だが、誘電率の非線形性により、書き込みの時、第１の絶縁層２Ｂの電界制御が容易である。
また、不揮発性メモリセルに書き込んだデータを長期保存する場合、強誘電体層の減極効果により、第１及び第２の絶縁層（２Ｂ及び４Ｂ）の電界が最小になる分極に安定化する。そのため、電荷蓄積層３Ｂ内の電荷が抜け難くなり、結果として、不揮発性メモリセルの電荷保持特性が向上する。
図３は、書き込み電圧値に対する第２の絶縁層４Ｂの分極率を示す図である。
書き込み電圧値に対する第２の絶縁層４Ｂの分極率の変化は、Ａ乃至Ｃ領域という３つの領域に分けられる。
書き込み電圧値に対する分極率の勾配は、誘電率の大きさに比例する。つまり、分極率の勾配が大きいほど、誘電率は大きい。
図３の分極率の勾配は、Ｂ領域で最大なので、誘電率は、Ｂ領域で最大である。
このように、第２の絶縁層４Ｂの誘電率は、書き込み電圧値に応じて、異なる値を示す。また、第２の絶縁層４Ｂの分極は、第２の絶縁層４Ｂの電位差を低減する。
一般に、誘電体の分極率は、電圧に対して直線的に変化するが、実施形態は、強誘電体層であるため、非直線的に変化する。ただし、強誘電体層の材料によって、変化は異なる。
図４は、図３のＡ乃至Ｃ領域に対応するエネルギーバンドを示す図である。
図３、図４より、Ａ領域では、書き込み電圧値が小さい。そのため、第１及び第２の絶縁層(２Ｂ及び４Ｂ)のバンドは、変化しない。
Ｂ領域では、Ａ領域よりも書き込み電圧値が大きい。そのため、第１の絶縁層２Ｂのバンドは、大きく傾く。また、第２の絶縁層４Ｂの分極率は、書き込み電圧値に対して、急峻に変化する。これは、Ｂ領域における第２絶縁層４Ｂの誘電率が、非常に大きいことを示す。したがって、第１の絶縁層２Ｂをトンネルして電荷蓄積層３Ｂに注入される電荷は、高い誘電率を持つ第２絶縁層４Ｂに引き寄せられて、電荷蓄積層３Ｂに高い密度で蓄積される。この時、メモリセルは、初期の書き込み状態である。
ただし、書き込み電圧値を印加した時の、第２の絶縁層４Ｂにおける分極率の変化は、第２絶縁層４Ｂに用いる強誘電体層の材料によって異なる。
Ｃ領域では、Ｂ領域よりも書き込み電圧値が大きい。そのため、第１の絶縁層２Ｂの電位は、広い範囲で細かく制御できる。これは、メモリセルに２値以上の多値データを書き込めることを示す。また、第２の絶縁層４Ｂのバンドは、第１の絶縁層２Ｂよりも相対的に大きく傾く。尚且つ、Ｃ領域における、書き込み電圧値に対する第２の絶縁層４Ｂの分極率の変化は、Ｂ領域よりも小さい。したがって、Ｃ領域における、第２の絶縁層４Ｂの誘電率は、Ｂ領域よりも小さい。
一般に、第１の絶縁層２Ｂのバンドの傾きに対する第２の絶縁層４Ｂのバンドの傾きは、一定の割合で変化する。しかし、実施形態は、第２の絶縁層４Ｂに強誘電体層を用いているため、第１の絶縁層２Ｂのバンドの傾きに対する第２の絶縁層４Ｂのバンドの傾きは、異なる割合で変化する。
以下、具体的な構造例を挙げて説明する。
（２）
図５は、第１の構造例を示す断面図である。
図５に示す第１の構造例は、図２に示す実施形態と同一の構造であるが、材料と膜厚、及び、メモリセルサイズが異なる。
第１の絶縁層２Ｂは、７ｎｍ程度の膜厚を有し、ＳｉＯ２から成る酸化膜である。第１の絶縁層２Ｂの膜厚は、５ｎｍ以上、１０ｎｍ以下に設計すると良い。この範囲の膜厚は、電荷蓄積層３Ｂに蓄積された電荷が、第１の絶縁層２Ｂを介してリークすることを防ぎ、尚且つ、微細化も可能である。
第２の絶縁層４Ｂは、２０ｎｍの膜厚を有し、ＳｉがドープされたＨｆＯ２（Ｓｉ：ＨｆＯ２）から成る強誘電体層である。第２の絶縁層４ＢのＳｉ濃度は、４ｍｏｌ％である。制御ゲート電極５Ｂは、ＴｉＮを含む。半導体層１ＢのＡＡは、アクティブエリアである。
メモリセルのサイズは、２４ｎｍ×２４ｎｍである。
ドーズ量は、第１の絶縁層２Ｂの電圧が、１．５Ｖの時に閾値電圧Ｖｔｈとなり、７Ｖ(１０ＭＶ/ｃｍ)の時に書き込みとなるように、調節した。
図６は、書き込み電圧値Ｖｐｇｍと閾値電圧Ｖｔｈとの関係を示す図である。Ｖｔｈｕｐは、書き込み前の強誘電体層の分極が上向き（電荷蓄積層側がプラス、制御ゲート電極側がマイナス）であると仮定したときの書き込み電圧Ｖｐｇｍと、閾値電圧Ｖｔｈの関係である。Ｖｔｈｄｏｗｎは、書き込み前の強誘電体層の分極が下向き（電荷蓄積層側がマイナス、制御ゲート電極側がプラス）であると仮定したときの書き込み電圧Ｖｐｇｍと、閾値電圧Ｖｔｈの関係である。
書き込み電圧Ｖｐｇｍが９Ｖ以下の場合、書き込み後の閾値電圧Ｖｔｈは、書き込み前の強誘電体層の分極が上向きであるときの方が、書き込み前の強誘電体層の分極が下向きであるときよりも、大きくなる。これは、上向きの分極が閾値電圧Ｖｔｈを上げる方向に作用し、下向きの分極が閾値電圧Ｖｔｈを下げる方向に作用することを意味する。
書き込み電圧Ｖｐｇｍが９Ｖを超える場合、書き込み後の閾値電圧Ｖｔｈは、書き込み前の強誘電体層の分極の向き（上向き又は下向き）によらず、書き込み電圧Ｖｐｇｍに応じた値になる。
ここで、例えば、第１の絶縁層２Ｂ内の電界を１０ＭＶ／ｃｍとして書き込みを行うためには、一般的なフラッシュメモリの場合、書き込み電圧Ｖｐｇｍとして２０Ｖが必用である。これに対し、実施形態のメモリセルの場合、同じ条件で書き込みを行うためには、書き込み電圧Ｖｐｇｍとして９Ｖ程度あれば足りる。したがって、実施形態によれば、一般的なフラッシュメモリと比較して、非常に低い電圧で書き込みを行える。
図７は、電荷蓄積層内の電子密度と閾値電圧Ｖｔｈとの関係を示す図である。
電子密度は、電荷蓄積層内の単位面積あたりの電子数である。
Ｖｔｈｕｐは、強誘電体層の分極が上向きであるときの電子密度[ｃｍ−２]と閾値電圧Ｖｔｈの関係である。Ｖｔｈｄｏｗｎは、強誘電体層の分極が下向きであるときの電子密度[ｃｍ−２]と閾値電圧Ｖｔｈの関係である。
電子密度が２×１０１４[ｃｍ−２]以下、閾値電圧Ｖｔｈが２〜４Ｖの範囲内において、閾値電圧Ｖｔｈは、強誘電体層の分極が上向きであるときのほうが、強誘電体層の分極が下向きであるときよりも、大きくなる。これは、上向きの分極は、閾値電圧を上げる方向に作用し、下向きの分極は、閾値電圧を下げる方向に作用することを意味する。 ここで、一般的なフラッシュメモリの場合、平面サイズ１０[ｎｍ]×１０[ｎｍ]の電荷蓄積層に対して１０個程度の電子を注入するのが限界である。これに対し、実施形態の場合、平面サイズ１０[ｎｍ]×１０[ｎｍ]の電荷蓄積層に対して２００個以上の電子を注入することができる。
したがって、実施形態の電荷蓄積層内の電子密度は、一般的なフラッシュメモリよりも１０倍以上大きい。
よって、実施形態の電荷蓄積層内の１電子感度は、一般的なフラッシュメモリよりも小さい。そのため、実施形態の方が、一般的なフラッシュメモリよりも閾値電圧Ｖｔｈのバラツキが小さく、多値化に有利である。
１電子感度とは、電荷蓄積層内の１電子が、閾値電圧Ｖｔｈのバラツキに与える影響の度合いである。１電子感度は、電荷蓄積層内の電子密度が大きいほど、小さくなる。
以上、図６及び図７から分かることは、強誘電体層内の分極の向きによって、書き込み（消去）後の閾値電圧Ｖｔｈが変わること、及び、書き込み（消去）後の閾値電圧Ｖｔｈ（読み出し時の閾値電圧Ｖｔｈ）も、強誘電体層の分極の向きに依存すること、である。
従って、書き込み／消去／読み出し時に、この分極の向きを制御することで、書き込み／消去／読み出し特性を向上させることができる。
図８は第１の構造例における、第２の絶縁層４Ｂの電荷密度-電圧特性を示す図である。
縦軸は、電荷密度［μＣ／ｃｍ２］であり、横軸は電圧[Ｖ]である。
図８に示すように、残留分極は２０μＣであり、抗電圧は２．０Ｖ（抗電界１ＭＶ/ｃｍ）である。
図９は、第１の構造例における、書き込み電圧値Ｖｐｇｍに対する閾値電圧Ｖｔｈを示した図である。
図９を得るために、第１の構造例のメモリセルに、１２Ｖの消去電圧Ｖｅｒａを印加して、メモリセル内のデータを消去した後、書き込みとベリファイを繰り返した。
図９に示すように、電荷蓄積層３Ｂ内の電荷が０Ｃとなる中性の閾値電圧Ｖｔｈは１．８Ｖであり、その時の書き込み電圧値Ｖｐｇｍは９Ｖである。 図１０は、閾値電圧Ｖｔｈに対応する電荷蓄積層内の電荷密度を示した図である。電荷密度は、電荷蓄積層内の単位面積あたりの総電荷量である。
図１０に示すように、閾値電圧Ｖｔｈが０Ｖから３．５Ｖ程度まで変化する時、電荷密度の変化は、約３５［μＣ/ｃｍ２］。（−１８〜１７［μＣ/ｃｍ２］）となる。
一般に、電荷蓄積層を有するメモリセルの場合、電荷密度の変化は、０〜５［μＣ/ｃｍ２］であることを考えると、実施形態のメモリセルの特性が優れていることがわかる。
また、第１の構造例のように、常誘電体キャパシタ（第１の絶縁層２Ｂ）と強誘電体キャパシタ（第２の絶縁層４Ｂ）から成る積層構造は、反電界による減極効果を有する。
例えば、電荷蓄積層３Ｂ内の総電荷量がゼロの場合、常誘電体は、強誘電体の残留分極と同等の電荷(Ｑ’とする)を有する。この時、常誘電体により、電荷蓄積層３Ｂの電位がＱ’/Ｃだけ上がる。ここで、Ｃは、常誘電体のキャパシタンスである。この効果により、強誘電体に対して、分極を打ち消す方向に電圧がかかり、長時間の放置によって、徐々に分極と内部電界が減少する。言い換えると、静電エネルギーがより小さい、エネルギー的に安定な状態に変化する。これは、ＭＦＩＳ型やＭＦＭＩＳ型のＦｅＲＡＭにおいて、良く知られた現象であり、データリテンションを悪化させる。
例えば、ＳｉＯ２から成る、膜厚が１ｎｍの常誘電体層と、ＳｉをドープしたＨｆＯ２（Ｓｉ：ＨｆＯ２）から成る、膜厚が１０ｎｍの強誘電体層を積層したＭＦＩＳ型のＦｅＲＡＭの場合、データの保持期間が１年で、２〜３割の減極が起こる。そのため、閾値が変化して、データリテンションが悪化する。
残留分極量によってデータを保持するＦｅＲＡＭの場合、減極による電界の減少は、データリテンションを損なう。
第１の構造例では、例えば、ＭＦＩＳ型のＦｅＲＡＭの１０倍となる１０ｎｍ程度の膜厚の第１の絶縁層２Ｂの時、第２の絶縁層４Ｂにかかる反電界も１０倍程度である。そのため、３０日程度の保持期間で、第１の絶縁層２Ｂの電界は２〜３割程度減少する。
第１の構造例では、電荷蓄積層３Ｂ内の電荷密度によってデータを保持するため、減極による電界の減少は、データリテンションを改善しうる。例えば、第１の構造例の第１の絶縁層２Ｂにおいて、減極によって電界が３割程度減少すると、保持の時、リーク電流を１/１０程度に改善できる。
図１１は、第１及び第２の絶縁層（２Ｂ及び４Ｂ）の膜厚と材料を変えた時の各種特性を示す表である。各種特性とは、好適閾値電圧領域、保持電荷密度、書き込み電圧値Ｖｐｇｍ、及び保持の時の絶縁層電圧である。
表中のＮｏ．１〜３は、第１の構造例において、第１及び第２の絶縁層（２Ｂ及び４Ｂ）の膜厚を変化させた場合の各種特性を示す。
好適閾値電圧Ｖｔｈ領域は、保持電荷密度が残留分極の範囲に収まる程度に書き込みを行う場合の閾値電圧である。閾値電圧の変化量（好適閾値電圧Ｖｔｈ領域）と保持時絶縁層電圧は、強誘電体層の抗電圧で決定され、強誘電体層の膜厚に比例する。
[第２の構造例]
本例は、第１の構造例の変形例である。
第１の構造例とは、第１及び第２絶縁層（２Ｂ及び４Ｂ）の材料と膜厚が異なる。その他の点は、第１の構造例と同じであるため、その詳細な説明については省略する。
第２の構造例の場合、第１の絶縁層２Ｂは、膜厚６ｎｍのＡｌ２Ｏ３であり、第２の絶縁層４Ｂは、膜厚５０ｎｍのＳＢＴ膜である。メモリセルのサイズは、２４ｎｍ×２４ｎｍである。書き込み時の第１の絶縁層２Ｂの電圧（酸化膜電圧）は、４．８Ｖ(８ＭＶ/ｃｍ)である。さらに、第１の絶縁層２Ｂの電圧（酸化膜電圧）が２．０Ｖの時に、閾値電圧Ｖｔｈとなるようにドーズ量を調節した。
図１２は、第２の構造例における、第２の絶縁層の電荷密度-電圧特性を示す図である。
縦軸は、電荷密度［μＣ／ｃｍ２］であり、横軸は電圧[Ｖ]である。
図１２より、第２の構造例の抗電圧は０．２Ｖである。
第２の構造例の抗電圧は、第１の構造例の抗電圧（２Ｖ）よりも小さいが、残留分極は同等の大きさである。したがって、第２の構造例の第２の絶縁層４Ｂ（ＳＢＴ）の誘電率は、第１の構造例の第２の絶縁層４Ｂ（Ｓｉ：ＨｆＯ２）の誘電率よりも1桁程度大きい。
図１３は、第２の構造例における、書き込み電圧値Ｖｐｇｍに対する閾値電圧Ｖｔｈを示した図である。
図１４は、書き込み電圧値Ｖｐｇｍに対するＶｏｘの変化を示す図である。Ｖｏｘは、保持時（ゼロバイアス時)に、第２の構造例の第１の絶縁層２Ｂ（酸化膜）に対してかかる電圧である。
図１３に示すように、書き込み電圧値Ｖｐｇｍが５．５Ｖ以上の時に、閾値電圧Ｖｔｈが立ち上がる。
また、図１４に示すように、書き込み電圧値Ｖｐｇｍが６Ｖ以上の時に、保持時の第１の絶縁層２Ｂの電圧Ｖｏｘが大きく変化を始める。
このように、強誘電体層の誘電率の非線形性に起因して、閾値電圧Ｖｔｈが大きく変化する書き込み電圧値Ｖｐｇｍと、Ｖｏｘが大きく変化する書き込み電圧値Ｖｐｇｍとには、差が生じる。よって、保持時の第１の絶縁層２Ｂの電界Ｖｏｘをほぼ変化させずに、閾値電圧Ｖｔｈだけを変化させることが可能である。したがって、データ保持特性を大きく向上させることが可能である。
第２の構造例における各種特性を、図１１の表中、Ｎｏ．４に示す。
[読み出し方法]
本件の読み出し方法は、電荷蓄積層と制御ゲート電極を有する不揮発性メモリセルに関する。
図６より、書き込み電圧値Ｖｐｇｍが９Ｖ以下の場合、書き込み後の閾値電圧Ｖｔｈは、書き込み前の強誘電体層の分極が上向きである時の方が、書き込み前の強誘電体層の分極が下向きである時よりも、大きくなる。また、図７より、電子密度が約２×１０１４[ｃｍ−２]以下、閾値電圧Ｖｔｈが２Ｖ〜４Ｖの範囲内において、閾値電圧Ｖｔｈは、強誘電体層の分極が上向きである時の方が、強誘電体層の分極が下向きである時よりも、大きくなる。
この現象は、第２の絶縁層に強誘電体層を用いることが原因であり、強誘電体層のヒステリンシス、つまり、残留分極により生じる。
この現象は、書き込みに影響しないが、書き込み後の読み出しに影響する。
書き込み後の読み出しの時、強誘電体層の残留分極によって、閾値電圧にバラツキが生じる。残留分極のバラツキは、ディスターブや反電場による減極などが原因で起こりうる。
言い換えれば、書き込み直後の分極状態と書き込み後の分極状態が異なるので、誤読み出しが生じる。
このように、書き込み後に強誘電体層の分極が変化するという問題は、書き込み後の読み出し前に、分極を整列させる電圧を強誘電体層に印加すれば、解消できる。ここで、強誘電体層の分極を整列させる電圧を、分極整列パルス電圧（Ｐｏｌａｒｉｚａｔｉｏｎ Ａｒｒａｎｇｅｍｅｎｔ Ｐｕｌｓｅ Ｖｏｌｔａｇｅ）ＶＰＡＰと定義する。
以下、実施形態の読み出し方法について詳述する。
図１５は、選択メモリセルに対する印加電圧の時間変化を示した図である。
図１６は、選択及び非選択メモリセルに対する読み出し方法を示した図である。
選択メモリセルは、アレイ状に配列した複数のメモリセルのうち、書き込み／消去／読み出しを行うために選択したメモリセルである。一方、非選択メモリセルは、選択メモリセル以外である。
選択及び非選択メモリセルにおいて、半導体層に基板電圧Ｖｓｕｂを印加し、制御ゲート電極に制御ゲート電圧Ｖｃｇを印加する。
選択及び非選択メモリセルの制御ゲート電極と半導体基板との間に掛かる電圧は、制御ゲート電圧Ｖｃｇと基板電圧Ｖｓｕｂとの差Ｖｃｇ−Ｖｓｕｂである。また、Ｖｃｇ−Ｖｓｕｂは、時間ｔで変化する。
Ｖｃｇ−Ｖｓｕｂは、動作に応じて以下の電圧となる。
選択メモリセルにおいて、制御回路を介して、電荷蓄積層に電荷を蓄える書き込み時に、制御ゲート電極に第１の電圧値Ｖｐｇｍ及び第１のパルス幅を有する第１のパルス電圧を印加し、電荷蓄積層内の電荷量を判定する読み出し時に、制御ゲート電極に第２のパルス電圧を印加する。
第２のパルス電圧は、第１の期間と第１の期間後の第２の期間を備え、第２の期間は、the電荷蓄積層内の電荷量を判定する読み出し電圧値ＶＲｎを備え、第１の期間は、読み出し電圧値よりも大きい第２の電圧値Ｖｐｕｌｓｅ、及び、the第１のパルス幅よりも狭い第２のパルス幅の分極整列パルス電圧ＶＰＡＰを備える。ただし、第１及び第２の期間は、連続する。
第２のパルス幅は、書き込み後に変化した分極を反転させるために、少なくとも１０ｎｓｅｃ以上必用で、尚且つ、誤書き込みを防ぐために、第１のパルス幅の１／１０〜１／２０以下である必要がある。
ここで、誤書き込みとは、分極整列パルス電圧ＶＰＡＰを印加する動作によって、電荷蓄積層にトンネル電流が流れる現象である。言い換えれば、誤書き込みとは、電荷が第１の絶縁層を介して、半導体層から電荷蓄積層に蓄積される現象であり、閾値電圧Ｖｔｈが変化する現象である。
第２のパルス幅は、例えば、ＳｉをドープしたＨｆＯ２（Ｓｉ：ＨｆＯ２）から成る強誘電体層の場合、１００ｎｓｅｃ程度である。
基本的に、第２の電圧値Ｖｐｕｌｓｅは、the第１の電圧値Ｖｐｇｍよりも小さい。しかし、第２のパルス幅が１０ｎｓｅｃより大きく、第１のパルス幅の１／２０以下の場合、第２の電圧値Ｖｐｕｌｓｅは、第１の電圧値Ｖｐｇｍよりも大きくても良い。
また、複数のメモリセルは、２ｎ値（nは２以上の自然数）のデータを記憶可能である。そのため、読み出し電圧値ＶＲｎは、（２ｎ−１）通り存在する。
ただし、電荷蓄積層内の電荷量を判定する読み出しは、書き込み時に電荷蓄積層内に蓄えられた電荷をベリファイするベリファイ読み出しを含む。例えば、図１５に示すように、第２のデータに対するベリファイ読み出しの読み出し電圧値は、ｎ＝２、ＶＲ２である。
ベリファイ読み出しとその他の読み出しで、同様の動作を行うことで、ベリファイ読み出しの閾値とその他の読み出しの閾値を同じにできる。
このように、制御回路は、読み出し時に、電荷蓄積層内の電荷量を判定する選択メモリセルの制御ゲート電極に第２のパルス電圧を印加する。
非選択メモリセルにおいて、制御回路を介して、制御ゲート電極に第３のパルス電圧を印加する。第３のパルス電圧は、the第１の期間とthe第１の期間後の第３の期間を備え、第３の期間は、読み出し電圧値ＶＲｎよりも大きい転送電圧値Ｖｐａｓｓを備える。転送電圧値Ｖｐａｓｓは、the第２の電圧値Ｖｐｕｌｓｅよりも小さい。
このように、制御回路は、読み出し時に、電荷蓄積層内の電荷量を判定しない非選択メモリセルの制御ゲート電極に第３のパルス電圧を印加する。
第２及び第３のパルス電圧における、第１の期間は、分極整列パルス電圧ＶＰＡＰの前に転送電圧値Ｖｐａｓｓを有しても良い。
また、複数のメモリセルを直列に接続したＮＡＮＤストリングを、アレイ状に配列したＮＡＮＤフラッシュメモリの場合、読み出しを行うＮＡＮＤストリングに一括で第２のパルス電圧を印加できる。
ＮＡＮＤストリングとＮＡＮＤフラッシュメモリについて、後述の適用例で説明する。
図１７は、分極整列パルス電圧ＶＰＡＰの効果を示した概念図である。ｅ−は電子であり、ｈ＋はホールである。
図１７に示すように、書き込み直後、第２の絶縁層の分極は、向きが揃っている。しかし、読み出し前、第２の絶縁層の分極は、向きが乱れている。これは、書き込み後のディスターブや反電場による減極などが原因である。乱れた分極の向きは、読み出し前、メモリセルの制御ゲート電極に分極整列パルス電圧ＶＰＡＰを印加することで揃えられる。
このように、書き込み後、読み出し前に分極整列パルス電圧ＶＰＡＰを制御ゲート電極に印加することで、乱れた分極の向きを、書き込み直後と同じ向きに揃えられる。
図１８は、分極整列パルス電圧ＶＰＡＰの効果を閾値電圧Ｖｔｈ分布で示した図である。
第１の構造例のメモリセル１６００個に対して、４値の書き込みを行った。
４値の書き込み電圧値は、それぞれ、７Ｖ，８．５Ｖ，１０Ｖ，１１．５Ｖである。
書き込みの後、分散３Ｖのホワイトガウスノイズを印加したアンサンブルに対して読み出しを行った。
破線は、ノイズを印加した後、そのまま閾値電圧Ｖｔｈ１を読むという、一般的な読み出し方法で測定した閾値電圧Ｖｔｈ１を示す。実線は、本件の読み出し方法で測定した閾値電圧Ｖｔｈ２を示す。
本件の読み出し方法では、分極整列パルス電圧ＶＰＡＰを印加する前に、転送電圧値Ｖｐａｓｓを４．５Ｖ印加した後、第１の期間の第２の電圧値ＶＰｕｌｓｅを７Ｖ印加した。ここで、第１の期間の第２のパルス幅は１００ｎｓｅｃである。第２の電圧値を第２のパルス幅で印加した後、一旦、転送電圧値まで下げてから、徐々に電圧値を下げてゆき、閾値電圧Ｖｔｈ２を読む。
一般的な読み出し方法の場合、ノイズを印加することで、閾値電圧Ｖｔｈ１の分布が悪化する。一方、本件の読み出し方法の場合、分極整列パルス電圧ＶＰＡＰを設けたことで、閾値電圧Ｖｔｈ２の分布が改善する。
このように、本件の読み出し方法によれば、分極整列パルス電圧ＶＰＡＰを読み出し前に印加することで、書き込みの後に変化した分極を、書き込み時の分極に戻せる。
［適用例］
適用例は、電荷蓄積層と制御ゲート電極を有する不揮発性メモリセルに関する。
上述の実施形態に係わる複数のメモリセルでＮＡＮＤストリング構造を形成し、このＮＡＮＤストリング構造をＮＡＮＤ型のフラッシュメモリに適用した場合について説明する。
ＮＡＮＤ型フラッシュメモリに適用するＮＡＮＤストリングの構造は、メモリセルの高集積化に有利である。
図１９は、ＮＡＮＤ型フラッシュメモリを示す図である。
図１９に示すように、ＮＡＮＤ型フラッシュメモリ２０は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データバッファ１４、データ入出力端子１５、ワード線制御回路１６、制御回路１７、制御信号入力端子１８、電圧生成回路１９を含んでいる。メモリセルアレイ１１は、複数のブロックを含んでいる。各ブロックは、複数のメモリセル、ワード線、ビット線等を含んでいる。各ブロックは、複数のメモリセルからなる複数のページを含んでおり、詳細については後に詳述する。メモリセルアレイ１１は、ビット線制御回路１２、ワード線制御回路１６、制御回路１７、電圧生成回路１９と電気的に接続されている。
ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１内のメモリセルのデータを読み出し、ビット線を介してメモリセルの状態を検出する。また、ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１内のメモリセルに書き込み（プログラム）電圧を印加してメモリセルにデータを書き込む（プログラムする）。ビット線制御回路１２には、カラムデコーダ１３、データバッファ１４、制御回路１７が電気的に接続されている。
ビット線制御回路１２はセンスアンプやデータ記憶回路等（図示せず）を含んでいる。特定のデータ記憶回路がカラムデコーダ１３によって選択される。選択されたデータ記憶回路に読み出されたメモリセルのデータは、データバッファ１４を介してデータ入出力端子１５からメモリの外部へ出力される。データ入出力端子１５は、メモリ外部の装置（例えば、ホスト、メモリコントローラなど）に接続される。データ入出力端子１５は、ＮＡＮＤ型フラッシュメモリ２０の動作を制御する各種コマンドＣＯＭ、アドレスＡＤＤをホストまたはメモリコントローラＨＭなどから受け取り、またデータＤＴを受け取ったり、データＤＴをホストまたはメモリコントローラＨＭなどに出力したりする。データ入出力端子１５に入力された書き込みデータＤＴは、データバッファ１４を介して、カラムデコーダ１３によって選択されたデータ記憶回路に供給される。コマンドＣＯＭおよびアドレスＡＤＤは、制御回路１７に供給される。センスアンプは、ビット線上の電位を増幅する。
ワード線制御回路１６は、制御回路１７の制御に従ってメモリセルアレイ１１内の特定のワード線を選択する。また、ワード線制御回路１６は、読み出し、書き込み、あるいは消去に必要な電圧を電圧生成回路１９から受け取る。ワード線制御回路１６は、これらの電圧を、選択されたワード線に印加する。
制御回路１７は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データバッファ１４、ワード線制御回路１６、電圧生成回路１９に電気的に接続され、これらを制御する。制御回路１７は、制御信号入力端子１８に接続され、外部から制御信号入力端子１８を介して入力されるＡＬＥ（アドレスラッチイネーブル）信号等の制御信号によって制御される。また、制御回路１７は、電圧生成回路１９に制御信号を出力し、電圧生成回路１９を制御する。
電圧生成回路１９は、制御回路１７の制御に従って、書き込み、読み出し、消去等の各動作において、メモリセルアレイ１１、ワード線制御回路１６等に必要な電圧を与える。電圧生成回路１９は、そのような種々の電圧を生成できるように構成されている。具体的には、電圧生成回路１９は、例えば、データ読み出し（リード）の際に電圧ＶＲＥＡＤ、データ書き込みの際に電圧ＶＰＧＭ、ＶＰＡＳＳ、ＶＩＳＯ、データ消去の際に電圧ＶＥＲＡ等を生成する。
図２０および図２１は、それぞれＮＡＮＤフラッシュメモリのブロックの例を示す回路図およびＮＡＮＤストリングの断面図である。図２０には、１つのブロックのみが描かれている。図２０および図２１に示されるように、ブロック（Ｂｌｏｃｋ）は、ワード線方向（ＷＬ＿ｄｉｒｅｃｔｉｏｎ、ＷＬ方向）に沿って並ぶ複数のメモリセル列（メモリセルユニット）ＭＵを含んでいる。メモリセル列ＭＵは、ビット線方向（ＢＬ＿ｄｉｒｅｃｔｉｏｎ、ＢＬ方向）に沿って延びる。メモリセル列ＭＵは、ＮＡＮＤストリングと、選択トランジスタ『ＳＴ１、ＳＴ２』と、から構成される。ＮＡＮＤストリングは、電流経路（ソース／ドレインＳＤ）同士が相互に直列接続されている複数個（例えば３２個）のメモリセルトランジスタＭＴからなる。選択トランジスタ『ＳＴ１、ＳＴ２』は、ＮＡＮＤストリングの両端にそれぞれ接続される。選択トランジスタ『ＳＴ２』の電流経路の他端はビット線ＢＬに接続され、選択トランジスタ『ＳＴ１』の電流経路の他端はソース線ＳＬに接続されている。
ワード線ＷＬ０〜ＷＬ３１は、ＷＬ方向に延び、同じ行に属する複数のメモリセルトランジスタＭＴに接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に沿って延び、ブロック内の全選択トランジスタ『ＳＴ２』に接続されている。セレクトゲート線ＳＧＳは、ＷＬ方向に沿って延び、ブロック内の全選択トランジスタ『ＳＴ１』に接続されている。
同じワード線ＷＬと接続されている複数のメモリセルトランジスタＭＴの集まりはページを構成する。ページごとにデータが読み出しおよび書き込みされる。１つのメモリセルが複数ビットのデータを保持可能な多値メモリセルの場合、１つのワード線に複数ページが割り当てられる。なお、データの消去はブロック単位で行われる。
メモリセルトランジスタＭＴは、ビット線ＢＬとワード線ＷＬとの各交点に設けられる。メモリセルトランジスタＭＴは、半導体基板内に形成されたウェル上に設けられる。メモリセルトランジスタＭＴは、ウェル上に積層された常誘電体である第１の絶縁層（図示せず）、電荷蓄積層ＦＧ（例えば、フローティングゲート電極、トラップを有する絶縁膜、または、これらの積層膜）、強誘電体層である第２の絶縁層（図示せず）、制御電極（コントロールゲート電極）ＣＧ（ワード線ＷＬ）、ソース／ドレイン領域ＳＤを有する。メモリセルトランジスタＭＴの電流経路であるソース／ドレイン『領域ＳＤ』は、隣接するメモリセルトランジスタＭＴのソース／ドレイン『領域ＳＤ』に直列接続されている。選択トランジスタ『ＳＴ１、ＳＴ２』は、半導体基板上に積層されたゲート絶縁膜（図示せず）、ゲート電極ＳＧＳ、ＳＧＤ、ソース／ドレイン領域ＳＤを含んでいる。
このように、実施形態に係るメモリセルを適用したメモリは、高いカップリングを有し、尚且つ、書き込み時に発生する第２の絶縁層からのリーク電流を低減すると同時に、低い書き込み／消去電圧で動作する。また、電荷蓄積層内の電子密度が高いので、１電子感度が小さく、閾値電圧の分布のバラツキが小さい。そのため、微細化に向いている。さらに、誘電率の非線形性により、書き込み時に第１の絶縁層の電界を制御することが容易である。また、強誘電体層の減極効果により、保持期間中に、第１の絶縁層（常誘電体膜）と第２の絶縁層（強誘電体層）の電界が最小となる分極に安定化する。この現象が、電荷蓄積層の電荷保持特性を向上する。
［製造方法］
以下、ＮＡＮＤフラッシュメモリに実施形態を適用した場合の製造方法を述べる。
図２２に示すように、半導体基板２１の表面に例えば熱酸化することによって第１の絶縁層２２を形成する。第１の絶縁層２２は、熱酸化膜以外の材質として、例えば、窒化シリコン(ＳｉＮ)、酸窒化シリコン(ＳｉＯＮ)などの窒化膜や, アルミナ(ＡｌＯｘ), 酸化ハフニウム(ＨｆＯ２), 酸化タンタル(Ｔａ２Ｏ５), 酸化ジルコニア(ＺｒＯ２)などの金属酸化膜、及び、それらの積層膜が用いられる。第１の絶縁層２２が熱酸化膜の場合、第１の絶縁層２２の膜厚は、例えば、５ｎｍ〜１０ｎｍ程度である。第１の絶縁層２２の膜厚は、リーク電流と誘電率から適切な値が設計される。第１の絶縁層２２が高誘電体膜の場合、第１の絶縁層２２の膜厚は、５ｎｍ〜１０ｎｍより厚くなりうる。
次に、導電性膜２３を電荷蓄積層として、第１の絶縁層２２の上に、例えば、ＣＶＤ法を用いて形成する。ここで、導電性膜２３は、例えば、ポリシリコンやＴｉＮなどの金属を用いる。
次に、図２３に示すように、強誘電体層２４を第２の絶縁層として、例えば、ＣＶＤ法を用いて形成する。第２の絶縁層である強誘電体層２４の材質は、例えばＳｉをドープしたＨｆＯ２ やＹをドープしたＨｆＯ２などのＨｆ系強誘電体層や、ＳＢＴ， ＰＺＴ， ＢＬＴ， ＢＳＴなどが考えられる。
Ｈｆ系の強誘電体層は、ＳＢＴやＰＺＴと比較してリーク電流が小さく、抗電界が大きいため、薄膜化に向く。しかし、歪みを加えるためのＴｉＮ層が上下少なくとも一方に必要である。Ｈｆ系の材料から成る強誘電体層２４の膜厚は、例えば、１０ｎｍ〜２０ｎｍ程度である。なお、この工程は、後述するＳＴＩの形成の後に行っても良い。
次に、図２４に示すように、ＲＩＥ法などにより、ＢＬ方向に沿って、ストライプ状にエッチングを行う。
次に、図２５にあるように、絶縁層２５を埋め込み形成し、例えば、ＣＭＰにより平坦化することでＳＴＩを形成する。この時、絶縁層２５に埋め込み性の悪いものを使用して、エアギャップを作成しても良い。
次に、図２６にあるように、導電層２６を制御ゲート電極として形成する。第２の絶縁層２４としてＨｆ系の強誘電体層を用いる場合、歪を印加するために、導電層２６はＴｉＮである必要がある。ただし、電荷蓄積層にＴｉＮを用いた場合、導電層２６にＴｉＮを用いる必要はない。また、第２の絶縁層２４がＳＢＴ，ＰＺＴなど、歪を加えなくても強誘電体層となる場合、強誘電体層の還元作用を防ぐために、ＩｒＯ２やＲｕＯ２などの導電性酸化物を用いることが望ましい。このように、導電層２６は、強誘電体層にあった材料を選択する必要がある。しかし、導電層２６の上に、抵抗を低減する目的で、導電層２６よりも導電性の高い金属を積層しても良い。
ここで、図２７に示すように、ＳＴＩ形成後に第２の絶縁層２４を形成する場合、導電層２６を形成する直前に、第２の絶縁層２４を形成する。尚、Ｈｆ系の強誘電体層を用いる場合、第２の絶縁層２４は、比較的薄く出来る。そのため、このような構造でもメモリセル間を電気的に分離することが可能である。
次に、図２８に示すように、図２６、図２７の構造を、ＷＬ方向に沿って、ストライプ状にエッチングを行う。エッチングは、例えば、ＲＩＥによって行う。
次に、絶縁層２７を埋め込む。
以上、図２２乃至図２８に示す工程を経て、実施形態を適用したＮＡＮＤフラッシュメモリが完成する。
［むすび］
実施形態によれば、高いカップリングを有し、尚且つ、書き込み時に発生する第２の絶縁層からのリーク電流を低減すると同時に、低い書き込み／消去電圧で動作するメモリセルが得られる。また、電荷蓄積層内の電子密度が高いので、１電子感度が小さく、閾値電圧の分布のバラツキが小さい。そのため、微細化に向いている。さらに、誘電率の非線形性により、書き込み時に第１の絶縁層の電界を制御することが容易である。また、強誘電体層の減極効果により、保持期間中に、第１の絶縁層（常誘電体膜）と第２の絶縁層（強誘電体層）の電界が最小となる分極に安定化する。この現象が、電荷蓄積層の電荷保持特性を向上する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＡＡ： アクティブエリア、 ＦＧ： 電荷蓄積層、 ＣＧ： 制御ゲート電極、 Ｖｃｇ： 制御ゲート電圧、 Ｖｓｕｂ： 基板電圧、 Ｖｐｇｍ： 書き込み電圧値、第１の電圧値、 Ｖｐｕｌｓｅ： 第２の電圧値、 Ｖｐａｓｓ： 転送電圧、 ＶＲｎ： 読み出し電圧値、 Ｖｅｒａ： 消去電圧値、 １１： メモリセルアレイ、 １２：ビット線制御回路、 １３： カラムデコーダ、 １４： データバッファ、 １５： データ入出力端子、 １６： ワード線制御回路、 １７： 制御回路、 １８： 制御信号入力端子、 １９： 電圧生成回路、 ２０： ＮＡＮＤ型フラッシュメモリ、 ２１： 半導体層、 ２２： 第１の絶縁層、 ２３： 電荷蓄積層、 ２４： 第２の絶縁層、 ２５： 絶縁層（ＳＴＩ）、 ２６： 制御ゲート電極、 ２７： 絶縁層、 ＨＭ： ホスト（コントローラ）、 ＣＯＭ： コマンド、 ＡＤＤ： アドレス、 ＤＴ： データ、 ＢＬ： ビット線、 ＷＬ、ＷＬ０〜ＷＬ３１： ワード線、 ＳＬ： ソース線、ＳＴ１,ＳＴ２： 選択トランジスタ、 ＭＴ： メモリセルトランジスタ ＳＧＤ、ＳＧＳ： セレクトゲート線、 ＭＵ： メモリセル列（メモリセルユニット）。

Claims (6)

  1. ２値以上のデータを記憶可能な複数のメモリセルと、制御回路とを具備し、
    前記複数のメモリセルの各々は、半導体層と、前記半導体層上の第１の絶縁層と、前記第１の絶縁層上の電荷蓄積層と、前記電荷蓄積層上の強誘電体層を含む第２の絶縁層と、前記第２の絶縁層上の制御ゲート電極とを備え、
    前記制御回路は、前記電荷蓄積層に電荷を蓄える書き込み時に、前記制御ゲート電極に第１の電圧値及び第１のパルス幅を有する第１のパルス電圧を印加し、前記電荷蓄積層内の電荷量を判定する読み出し時に、前記制御ゲート電極に第２のパルス電圧を印加し、
    前記第２のパルス電圧は、第１の期間と、前記第１の期間後の第２の期間を備え、前記第２の期間は、前記電荷蓄積層内の電荷量を判定する読み出し電圧値を備え、
    前記第１の期間は、前記読み出し電圧値よりも大きい第２の電圧値、及び、前記第１のパルス幅よりも狭い第２のパルス幅の分極整列パルス電圧を備え、
    前記第２の電圧値は、前記第１の電圧値よりも小さいことを特徴とする不揮発性半導体記憶装置。
  2. ２値以上のデータを記憶可能な複数のメモリセルを具備し、
    前記複数のメモリセルの各々は、半導体層と、前記半導体層上の第１の絶縁層と、前記第１の絶縁層上の電荷蓄積層と、前記電荷蓄積層上の第２の絶縁層と、前記第２の絶縁層上の制御ゲート電極とを備え、前記第２の絶縁層は、強誘電体層を含むことを特徴とする不揮発性半導体記憶装置。
  3. 前記電荷蓄積層に電荷を蓄える書き込み時に、前記制御ゲート電極に第１の電圧値及び第１のパルス幅を有する第１のパルス電圧を印加し、前記電荷蓄積層内の電荷量を判定する読み出し時に、前記制御ゲート電極に第２のパルス電圧を印加する制御回路をさらに具備し、
    前記第２のパルス電圧は、第１の期間と、前記第１の期間後の第２の期間を備え、前記第２の期間は、前記電荷蓄積層内の電荷量を判定する読み出し電圧値を備え、
    前記第１の期間は、前記読み出し電圧値よりも大きい第２の電圧値、及び、前記第１のパルス幅よりも狭い第２のパルス幅の分極整列パルス電圧を備えることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記第２の電圧値は、前記第１の電圧値よりも小さいことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 前記第１及び第２の期間は、連続することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  6. 前記複数のメモリセルが、直列接続されるＮＡＮＤストリングであることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019111525A1 (ja) * 2017-12-04 2019-06-13 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置、電子機器及び情報の読み出し方法
JP2021009893A (ja) * 2019-06-28 2021-01-28 国立大学法人東京工業大学 トランジスタおよび不揮発性メモリ、トランジスタの製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9263577B2 (en) * 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
US9159829B1 (en) 2014-10-07 2015-10-13 Micron Technology, Inc. Recessed transistors containing ferroelectric material
US9305929B1 (en) 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
US10134982B2 (en) 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
WO2017044127A1 (en) * 2015-09-11 2017-03-16 Intel Corporation Transistor with dynamic threshold voltage for low-leakage standby and high speed active mode
US9786345B1 (en) * 2016-09-16 2017-10-10 Micron Technology, Inc. Compensation for threshold voltage variation of memory cell components
US10396145B2 (en) 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
US9875784B1 (en) 2017-04-13 2018-01-23 Qualcomm Incorporated Three-dimensional (3D) ferroelectric dipole metal-oxide semiconductor ferroelectric field-effect transistor (MOSFeFET) system, and related methods and systems
US10176859B2 (en) 2017-05-03 2019-01-08 Globalfoundries Inc. Non-volatile transistor element including a buried ferroelectric material based storage mechanism
CN109087941A (zh) * 2017-06-14 2018-12-25 萨摩亚商费洛储存科技股份有限公司 场效晶体管单元、存储器元件及电荷储存结构的制造方法
US10319818B2 (en) 2017-10-30 2019-06-11 International Business Machines Corporation Artificial synapse with hafnium oxide-based ferroelectric layer in CMOS front-end
US10381431B2 (en) 2017-10-30 2019-08-13 International Business Machines Corporation Artificial synapse with hafnium oxide-based ferroelectric layer in CMOS back-end
KR102025007B1 (ko) * 2018-02-23 2019-09-24 서울대학교산학협력단 비휘발성 강유전체 메모리 소자 및 이의 구동 방법
US10748931B2 (en) 2018-05-08 2020-08-18 Micron Technology, Inc. Integrated assemblies having ferroelectric transistors with body regions coupled to carrier reservoirs
US11348932B2 (en) 2019-03-06 2022-05-31 Micron Technology, Inc. Integrated assemblies having transistor body regions coupled to carrier-sink-structures; and methods of forming integrated assemblies
US11665908B2 (en) 2019-03-22 2023-05-30 Kioxia Corporation Semiconductor memory device incorporating hafnium oxide insulative portions
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0776045A2 (en) * 1995-11-23 1997-05-28 LG Semicon Co., Ltd. Semiconductor memory device and method for fabricating the same
JPH113981A (ja) * 1997-04-18 1999-01-06 Nippon Steel Corp 半導体装置及びその製造方法
JPH1154636A (ja) * 1997-08-06 1999-02-26 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH11243185A (ja) * 1997-12-24 1999-09-07 Sanyo Electric Co Ltd 不揮発性半導体メモリ
JP2005294392A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 不揮発性半導体記憶装置
JP2007096358A (ja) * 2007-01-11 2007-04-12 Toshiba Corp 半導体記憶装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6689287B2 (en) * 2001-11-01 2004-02-10 Delphi Technologies, Inc. Ferroelectric and ferromagnetic material having improved impedance matching
JP2004023044A (ja) 2002-06-20 2004-01-22 Toshiba Corp 不揮発性半導体記憶装置
JP5179692B2 (ja) * 2002-08-30 2013-04-10 富士通セミコンダクター株式会社 半導体記憶装置及びその製造方法
US7102191B2 (en) 2004-03-24 2006-09-05 Micron Technologies, Inc. Memory device with high dielectric constant gate dielectrics and metal floating gates
JP2005276428A (ja) 2005-04-11 2005-10-06 Toshiba Corp 不揮発性半導体記憶装置
JP4768427B2 (ja) 2005-12-12 2011-09-07 株式会社東芝 半導体記憶装置
JP2009231373A (ja) 2008-03-19 2009-10-08 Toshiba Corp 不揮発性半導体記憶装置
JP2009230818A (ja) 2008-03-24 2009-10-08 Toshiba Corp 半導体記憶装置
EP2343268B1 (en) * 2008-05-28 2018-02-21 Mitsubishi Materials Corporation Composition for ferroelectric thin film formation, method for forming ferroelectric thin film, and ferroelectric thin film formed by the method thereof
US7968406B2 (en) 2009-01-09 2011-06-28 Micron Technology, Inc. Memory cells, methods of forming dielectric materials, and methods of forming memory cells

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0776045A2 (en) * 1995-11-23 1997-05-28 LG Semicon Co., Ltd. Semiconductor memory device and method for fabricating the same
JPH09153602A (ja) * 1995-11-23 1997-06-10 Lg Semicon Co Ltd 半導体メモリ装置及びその製造方法
US5770877A (en) * 1995-11-23 1998-06-23 Lg Semicon Co., Ltd. Semiconductor memory device and method for fabricating the same
JPH113981A (ja) * 1997-04-18 1999-01-06 Nippon Steel Corp 半導体装置及びその製造方法
JPH1154636A (ja) * 1997-08-06 1999-02-26 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH11243185A (ja) * 1997-12-24 1999-09-07 Sanyo Electric Co Ltd 不揮発性半導体メモリ
JP2005294392A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 不揮発性半導体記憶装置
JP2007096358A (ja) * 2007-01-11 2007-04-12 Toshiba Corp 半導体記憶装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019111525A1 (ja) * 2017-12-04 2019-06-13 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置、電子機器及び情報の読み出し方法
CN111418066A (zh) * 2017-12-04 2020-07-14 索尼半导体解决方案公司 半导体存储器装置、电子设备和读取信息的方法
JPWO2019111525A1 (ja) * 2017-12-04 2020-12-24 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置、電子機器及び情報の読み出し方法
US11139310B2 (en) 2017-12-04 2021-10-05 Sony Semiconductor Solutions Corporation Semiconductor memory device, electronic apparatus, and method of reading data
JP7159199B2 (ja) 2017-12-04 2022-10-24 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置、電子機器及び情報の読み出し方法
CN111418066B (zh) * 2017-12-04 2024-06-11 索尼半导体解决方案公司 半导体存储器装置、电子设备和读取信息的方法
JP2021009893A (ja) * 2019-06-28 2021-01-28 国立大学法人東京工業大学 トランジスタおよび不揮発性メモリ、トランジスタの製造方法
JP7357901B2 (ja) 2019-06-28 2023-10-10 国立大学法人東京工業大学 トランジスタおよび不揮発性メモリ

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