JP2009026458A - 半導体記憶装置 - Google Patents

Abstract

【課題】リードディスターブ特性を向上させて、高集積化された半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、少なくとも一つの制御端子を有し、電気的に消去可能で、離散的なｎ値（ｎは２以上の整数）のデータを記憶する情報蓄積部を有し、少なくとも二つの電流端子間に配置されたメモリエレメントＭ０〜Ｍ１５を複数個備え、ｎ値のデータを閾値の低い順に定められた離散的な第１乃至第ｎのすべての閾値電圧が、データ読み出し時に電流端子に印加される電圧のうち低い方の電圧に比べて高く、このメモリエレメントと電流端子を共有して配置され、電流端子間の導通状態と遮断状態とが切り替わる制御端子の電圧を閾値とすると、ｎ値のデータを閾値の低い順に定められた離散的な第１乃至第ｎのすべての閾値電圧よりも低い閾値電圧を有する選択エレメントＳ１を備える。
【選択図】 図２１

Description

本発明は、半導体記憶装置に係り、特に、電気的に書き換え消去可能な半導体記憶装置に関する。

電気的に書き換え消去可能な不揮発性半導体記憶装置のひとつとして、半導体基板上に電荷蓄積層と制御ゲートが積層形成されたＭＩＳＦＥＴ構造を有するものが知られている。

浮遊ゲート型不揮発性半導体記憶装置では、図２５（Ａ）、（Ｂ）、（Ｃ）に示されるようにその消去動作は以下の通りになる。

まず、図２５（Ａ）に示される浮遊ゲート１０６に負電荷が帯電された状態である。次に、図２５（Ｂ）に示される浮遊ゲート１０６から半導体基板１０１へ負電荷を抜く動作がなされる。この過程で、図２５（Ｃ）に示される浮遊ゲート１０６に正電荷が帯電することで、消去動作が行われる。ここで、半導体基板１０１表面にはソース・ドレイン拡散層１０２が設けられ、半導体基板１０１上には、トンネル絶縁膜１０３を介して浮遊ゲート１０６が設けられている。この浮遊ゲート１０６上には、インターポリ絶縁膜１０５を介して制御ゲート１０４が設けられている。

次に、ＭＯＮＯＳ（金属―酸化シリコン膜―窒化シリコン膜―酸化シリコン膜―半導体：Metal-Oxide-Nitride-Oxide-Semiconductor）型不揮発性半導体記憶装置では、図２５（Ｄ）、（Ｅ）、（Ｆ）に示されるようにその消去動作は以下の通りになる。

まず、図２５（Ｄ）に示されるように電荷蓄積層１１０に負電荷が帯電された状態から、図２５（Ｅ）に示されるように半導体基板１０１から電荷蓄積層１１０に正電荷が取り込まれる動作が行われる。このように電荷蓄積層へ正電荷を注入することで、図２５（Ｆ）に示されるように電荷蓄積層１１０に正電荷が取り込まれた状態となる。この動作を正電荷のダイレクトトンネリングとよぶ。この場合、電荷蓄積層と半導体基板の間にあるトンネル絶縁膜１１１はその厚さが厚くなると正電荷が電荷蓄積層に入りにくくなってしまう。しかし、データの保持特性としては、トンネル絶縁膜の厚さは厚いことが好ましい。

ここで、半導体基板１０１表面にはソース・ドレイン拡散層１０２が設けられ、半導体基板１０１上には、トンネル絶縁膜１１１を介して電荷蓄積層１１０が設けられている。この電荷蓄積層１１０上には、ブロック絶縁膜１０５を介して制御ゲート１０４が設けられている。

通常、電荷蓄積層に蓄えられた電荷量によってメモリセルトランジスタの閾値を変化させ、書き込み状態と消去状態とを記憶する。図２６を用いて、従来の不揮発性メモリにおけるデータの記憶状態を説明する。電荷蓄積層の電荷量が０の状態を中性状態と呼び、そのときのメモリセルトランジスタの閾値を中性閾値Ｖｔｈｉとする。電荷蓄積層に正の電荷を蓄積した状態を消去状態とし、負の電荷を蓄積した状態を書き込み状態とする。このような状態はＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型メモリそれぞれ共通している。

図２６（Ａ）において、横軸はメモリセル数を指し、縦軸は閾値を指す。消去状態においては、Ｖｔｈｉよりも小さい閾値にすべての分布が存在している。書き込み状態においては、Ｖｔｈｉよりも大きい閾値にすべての分布が存在している。

図２６（Ｂ）に示されるように、書き込み動作は例えば半導体基板１０１を０Ｖとした状態で制御ゲート１０４に高電圧（例えば１０〜２５Ｖ）を印加して、半導体基板１０１から電荷蓄積層１１０に負電荷を注入することで行われる。またはソース電位に対してドレイン電位を正にバイアスしてチャネルで加速されたホットエレクトロンを発生させ、さらに制御ゲート１０４をソース電位に対して正にバイアスすることでホットエレクトロンを電荷蓄積層に注入することで行われる。

図２６（Ｃ）に示されるように、消去動作は例えば制御ゲート１０４を０Ｖとした状態で半導体基板１０１に高電圧（例えば１０〜２５Ｖ）を印加して、電荷蓄積層１１０から半導体基板１０１に負電荷を放出することで行わる。またはソース電位に対してドレイン電位を負にバイアスしてチャネルで加速されたホットホールを発生させ、さらに制御ゲート１０４をソース電位に対して負にバイアスすることでホットホールを電荷蓄積層１１０に注入することで行われる。

次に、図２７，２８を用いて代表的な不揮発性メモリであるＮＡＮＤ型ＥＥＰＲＯＭのデータの記憶状態およびデータの読み出し動作を説明する。一般にＮＡＮＤ型ＥＥＰＲＯＭではメモリセルの閾値が０Ｖより高い状態を書き込み状態、低い状態を消去状態とする。図２７においては、横軸はメモリセル数を指し、縦軸は閾値を指す。消去状態においては、Ｖｔｈｉや選択トランジスタの閾値Ｖｔｈｓｇよりも小さい負の閾値にすべての分布が存在していて、図２６（Ｃ）に示される状態となっている。書き込み状態においては、Ｖｔｈｉよりも大きく、Ｖｒｅａｄよりも小さい閾値にすべての分布が存在していて、図２６（Ｂ）に示される状態となっている。

図２８に示されるように、ＮＡＮＤ型ＥＥＰＲＯＭの読み出し動作では、ビット線ＢＬをプリチャージした後にフローティングにし、読み出し選択されたメモリセルＭ２の制御ゲートの電圧を読み出し電圧０Ｖとし,それ以外のメモリセルＭ０、Ｍ１、Ｍ３乃至Ｍ３１の制御ゲートの電圧を非選択読み出し電圧Ｖｒｅａｄ、選択トランジスタＳ１，Ｓ２のゲート電圧を電源電圧Ｖｃｃとし,ソース線Ｓｏｕｒｃｅを０Ｖとして、読み出し選択されたメモリセルＭ２に電流が流れるか否かをビット線ＢＬで検出することにより行われる。

すなわち、読み出し選択されたメモリセルＭ２の閾値Ｖｔｈが正である書き込み状態ならばメモリセルはオフになるのでビット線ＢＬはプリチャージ電位を保つ。

これに対して読み出し選択されたメモリセルＭ２の閾値Ｖｔｈが負である読み出し状態ならばメモリセルはオンするのでビット線ＢＬの電位はプリチャージ電位からΔＶだけ低下する。この電位変化をセンスアンプで検知することによってメモリセルのデータが読み出される。

図２９（Ａ）に示されるように非選択メモリセルにおいては、データ記憶後、放置されたメモリセルでは電荷が徐々に放電されて、少なくなっていき、最終的には電荷量が０に収束する。ここで、正電荷、負電荷いずれの場合も、その電荷量が初期状態において大きいほど、その電荷量の減少量が大きくなっている。一般には、電荷の変化の傾きが小さい、電荷量が少ない場合を用いて半導体記憶装置の書き込み動作を行う。

従来のＥＥＰＲＯＭにおいては、図２６に示すように負電荷蓄積状態と正電荷蓄積状態をそれぞれ、書き込み状態と消去状態に対応させてデータを記憶していた。特にＮＡＮＤ型ＥＥＰＲＯＭでは図２７に示すように、メモリセルの閾値が正の状態と負の状態をそれぞれ書き込み状態と消去状態に対応させてデータを記憶していた。

以上のような従来の半導体装置では、以下の課題が生じる。

ＮＡＮＤ型ＥＥＰＲＯＭの読み出し動作において、非選択のメモリセルはその記憶状態によらずオンする必要があるため、書き込み閾値電圧よりも高い電圧Ｖｒｅａｄが制御ゲートに加えられる。図２９（Ｂ）に示されるように、実線で示される消去直後の非選択のメモリセルが消去状態、すなわち、負の閾値状態にあった場合に、読み出し動作を繰り返すことでＶｒｅａｄストレスによって閾値が上昇し、データが破壊され、図中で破線で示されるように閾値が正となる。これはリードディスターブと呼ばれている。

すなわち、図２９（Ａ），２９（Ｂ）に示されるように読み出し非選択のセルは、常にＶｒｅａｄストレスにさらされているため、閾値が徐々に上昇していく。

ここで、メモリセルの保持電荷が正の場合、以下のいずれかの条件で、特にデータ保持特性の悪化が生じる。

この問題は、メモリセルの微細化に伴って、より深刻になるが以下にそれを説明する。不揮発性メモリの微細化に伴って、書き込み・消去電圧の低下に対する要求が強くなっている。

これは、書き込み、消去電圧を扱うための周辺回路の面積が半導体チップ全体に及ぼす影響が大きくなるからである。書き込み・消去電圧が高いままだと周辺回路の面積は縮小されず、セルが微細化されると相対的に周辺回路の面積が大きくなる。このように半導体チップ全体の面積を周辺回路の面積が制約する。

浮遊ゲート型のメモリセルでこれを実現するためにはカップリング比の向上とトンネル酸化膜の薄膜化が有効である。ここで、書き込み消去時に制御ゲートとチャネル間にかかる電圧をＶｐｐとし、トンネル酸化膜にかかる電界をＥｏｘとし、トンネル酸化膜厚をｄとし、半導体基板と浮遊ゲート間の容量をＣ１とし、浮遊ゲートと制御ゲート間の容量をＣ２とし、カップリング比γはＣ１とＣ２の和でＣ２を割った値となる。近似的には、ＶｔｈをＶｔｈｉと等しいときには以下の数１が成り立つ。

よって、Ｅｏｘを保ったまま（書き込み消去の速度を保ったまま）、プログラム電圧Ｖｐｐを下げるためにはトンネル酸化膜厚 ｄ を薄くするか、カップリング比γを大きくする必要がある。

ところで読み出し動作時の非選択のメモリセルのトンネル酸化膜にかかる電界をＥ'ｏｘとすると、近似的にＶｔｈがＶｔｈｉと等しい場合を考えると以下の数２の関係が成り立つ。

よって、制御ゲートとチャネル間にかかる電圧をＶｐｐを下げるためにカップリング比γを増加させ、トンネル酸化膜厚ｄを薄くするとＥ'ｏｘが増大するため、リードディスターブ特性が悪化する。

すなわち、リードディスターブはトンネル酸化膜のリークが原因であり、Ｅ'ｏｘ、すなわち、酸化膜電界が大きくなるとリーク電流が増大する。

また、電荷蓄積層としてシリコン窒化膜などの絶縁膜を用いた不揮発性メモリも存在し一般に書き込み消去電圧Ｖｐｐが低いことを特徴としている（例えば特許文献１参照）。しかし、このようなメモリセルでは特許文献１の図４に記載されているように２．５Ｖ以下の低い制御ゲート電圧でも閾値変動が生じることが知られている。

またＳｉＮを電荷蓄積層として用いたセルの繰り返し書き換え動作においては、消去状態に蓄積されたホールが信頼性を劣化させることが Minamiらによって指摘されている（例えば非特許文献１参照）。ＭＯＮＯＳの場合に、電荷蓄積層を薄くした場合、長時間のストレスをかけた場合にはその特性悪化が顕著である。

さらにＳｉＮを電荷蓄積層として用いたセルにおける、データ保持特性の繰り返し書き換えによる劣化についてはホール蓄積状態のみ繰り返し書き換えにより劣化し、電子蓄積状態は劣化しないことがMinamiらによって指摘されている（例えば非特許文献２参照）。
特開平１１−３３０２７７号公報 IEEE TRANSACTIONS ON ELECTRON DEVICES. Vol. 40, No. 11,pp.2011-2017 November 1993, Shin-ichi Minami and Yoshiaki Kamigaki 「A Novel MONOS Nonvolatile memory Device Ensuring 10-Year Data Retentionafter 107 Erase/Write Cycles」 IEEE TRANSACTIONS ON ELECTRON DEVICES. Vol. 38, No. 11, pp. 2519-2526 November 1991, Shin-ichi Minami and Yoshiaki Kamigaki 「New Scaling Guidelines for MNOS Nonvolatile Memory Devices

本発明は、リードディスターブ特性を向上させて、高集積化された半導体記憶装置を提供しようとするものである。

本発明の第１の態様は、少なくとも一つの制御端子を有し、電気的に消去可能で、離散的なｎ値（ｎは２以上の整数）のデータを記憶する情報蓄積部を有し、少なくとも二つの電流端子間に配置されたメモリエレメントを複数個備え、前記ｎ値のデータを閾値の低い順に定められた離散的な第１乃至第ｎのすべての閾値電圧が、データ読み出し時に電流端子に印加される電圧のうち低い方の電圧に比べて高く、このメモリエレメントと電流端子を共有して配置され、前記電流端子間の導通状態と遮断状態とが切り替わる前記制御端子の電圧を閾値とすると、前記ｎ値のデータを閾値の低い順に定められた離散的な第１乃至第ｎのすべての閾値電圧よりも低い閾値電圧を有する選択エレメントとを備えることを特徴とする半導体記憶装置である。

本発明の第２の態様は、少なくとも一つの制御端子を有し、電気的に消去可能で、離散的なｎ値（ｎは２以上の整数）のデータを記憶する情報蓄積部を有し、少なくとも二つの電流端子間に配置された複数個のメモリエレメントを複数個備え、このメモリエレメントと前記電流端子を共有して選択エレメントが配置され、前記電流端子間の導通状態と遮断状態とが切り替わる前記制御端子の電圧を閾値として前記ｎ値のデータを閾値の低い順に定められた離散的な第１乃至第ｎの閾値電圧に対応させると、第ｍ（ｍは１以上ｎ以下の整数）のデータ記憶状態における閾値電圧が、前記選択エレメントの閾値電圧よりも高いメモリエレメントと、前記選択エレメントの閾値電圧よりも低いメモリエレメントとをともに備えることを特徴とする半導体記憶装置である。

本発明の第３の態様は、少なくとも一つの制御端子を有し、電気的に消去可能で、離散的なｎ値（ｎは２以上の整数）のデータを記憶する情報蓄積部を有し、少なくとも二つの電流端子間に配置されたメモリエレメントを複数個備え、前記電流端子間の導通状態と遮断状態とが切り替わる前記制御端子の電圧を閾値とすると、前記電流端子間の導通状態と遮断状態とが切り替わる前記制御端子の電圧を閾値とし、前記ｎ値のデータを閾値の低い順に定められた離散的な第１乃至第ｎの閾値電圧に対応させると、前記選択エレメントのゲート端子にデータ読み出し時に与えられる電位が、前記メモリエレメントの第ｋ（ｋは１以上ｎ−１以下の整数）の閾値電圧より高く、かつ、第ｋ＋１の閾値電圧より低いことを特徴とする半導体記憶装置である。

本発明によれば、リードディスターブ特性を向上させて、高集積化された半導体記憶装置を提供できる。

次に，図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。ただし、図面は模式的なものであり，厚みと平面寸法との関係、各層の厚みの比率等は、現実のものとは異なる。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

（第１の実施の形態）図１（Ａ）を用いて本実施形態をＮＡＮＤ型ＥＥＰＲＯＭに適用した場合の読み出し動作を説明する。ここでは、メモリセルユニットはビット線ＢＬに一端が接続された第１選択トランジスタＳ１とソース線Ｓｏｕｒｃｅに一端が接続された第２選択トランジスタＳ２との間に１６個のメモリセルトランジスタＭ０〜Ｍ１５が直列に接続されて構成されている。

ビット線ＢＬをプリチャージした後にフローティングにし、読み出し選択されたメモリセルトランジスタＭ２の制御ゲートの電圧を読み出し電圧Ｖｒｅｆとし、それ以外のメモリセルＭ０、Ｍ１、Ｍ３〜Ｍ１５の制御ゲートの電圧を非選択読み出し電圧Ｖｒｅａｄ、第１選択トランジスタＳ１及び第２選択トランジスタＳ２のゲート電圧を電源電圧Ｖｃｃ、ソース線Ｓｏｕｒｃｅを０Ｖとして、読み出し選択されたメモリセルＭ２に電流が流れるか否かをビット線ＢＬで検出することにより行われる。

すなわち、選択メモリセルＭ２の閾値Ｖｔｈが読み出し電圧Ｖｒｅｆよりも大きいならば、選択メモリセルＭ２はオフになるのでビット線ＢＬはプリチャージ電位を保つ。

これに対して選択メモリセルＭ２の閾値Ｖｔｈが読み出し電圧Ｖｒｅｆよりも小さいならば、選択メモリセルＭ２はオンになるのでビット線ＢＬの電位はプリチャージ電位からメモリセルユニットでの電圧降下ΔＶだけ低下する。この電位変化をビット線に接続されたデータ回路（図示せず）内のセンスアンプ（図示せず）で検知することによって選択メモリセルＭ２のデータが読み出される。

ここで、読み出し電圧Ｖｒｅｆは書き込み状態の閾値と消去状態の閾値の中間の電圧、非選択読み出し電圧Ｖｒｅａｄは書き込み状態の閾値よりも高い電圧、電源電圧Ｖｃｃは選択トランジスタの閾値よりも高い電圧である。

図１（Ｂ）には、横軸をメモリセルトランジスタの個数、縦軸を閾値の大きさとして、本実施の形態におけるデータの記憶状態が示される。本実施の形態に特徴的なことはメモリセルの書き込み状態及び消去状態のいずれもが正の閾値を持つことである。

ここで、書き込み状態及び消去状態の閾値は、図１（Ｂ）に示されるような分布を持つ。消去状態の閾値は、０Ｖよりも大きく、読み出し電圧Ｖｒｅｆよりも小さい分布となっている。書き込み状態の閾値は、読み出し電圧Ｖｒｅｆよりも大きく、非選択読み出し電圧Ｖｒｅａｄよりも小さい分布となっている。

また、場合により図１（Ｃ）に示すようなデータの記憶状態となっていてもよい。消去状態の閾値は、０Ｖをはさんで正負両方の値となっていて、読み出し電圧Ｖｒｅｆよりも小さい分布となっている。書き込み状態の閾値は、読み出し電圧Ｖｒｅｆよりも大きく、非選択読み出し電圧Ｖｒｅａｄよりも小さい分布となっている。

図２７（Ａ）に示したように、繰り返し読み出しによって非選択セルの閾値は非選択読み出し電圧Ｖｒｅａｄによるストレスによって上昇する問題があるため、データ記憶の閾値設定や各種の電圧設定はこれを考慮にいれて行う必要がある。

図２（Ａ）には、リードディスターブを考慮した閾値設定方法を横軸をメモリセルトランジスタ数、縦軸を閾値とした分布が表される。

書き込み状態のメモリセルのなかで最も低い閾値をＶｔｈｗ（ｍｉｎ）、書き込み閾値の分布幅をΔＶ（ΔＶとしては例えば０．４Ｖ程度が一般的である）とする。

読み出し動作の高速化のために十分なセル電流を得るためには、非選択読み出し電圧Ｖｒｅａｄは最も高い閾値を持つメモリセルでも十分にオンするだけの電圧である必要がある。

すなわち、ゲート電圧が高いほどセル電流が大きくなるため、セル電流をかせぐためには、ゲート電圧は十分高い必要がある。

このマージンをＶ１とする。一般的にはＶ１としては１Ｖ程度の電圧が望ましい。このとき数３の関係が成り立つ。

定数αをΔＶとＶ１との和すると相互に等しい下記の数４、数５が成り立つ。

また、消去状態のメモリセルの中でもっとも高い閾値をＶｔｈｅ（ｍａｘ）とする。繰り返し読み出し動作によって破線で示される消去閾値は徐々に上昇し、ある時間の非選択読み出し電圧Ｖｒｅａｄストレス後にはＶｔｈｅ（ｍａｘ）はＶｔｈｅ’（ｍａｘ）となり、実線で示される分布状態となる。ここでＶｔｈｅ’（ｍａｘ）は非選択読み出し電圧Ｖｒｅａｄストレス時間が長いほど上昇する。

非選択読み出し電圧Ｖｒｅａｄストレス時間は不揮発性メモリの信頼性保証のスペックによって決定され、例えば、読み出し時間と１０年間の動作保証をする呼び出し回数との積となる。

このようにして決定された非選択読み出し電圧Ｖｒｅａｄストレス後にも書き込み状態と消去状態の閾値分布は分離されている必要があり、分離のためのマージンをβとすると、数６の関係が満たされる必要がある。

ここで、βはセンスアンプの動作マージンによって決定されるが一般には０．４Ｖ程度である。

発明者は不揮発性メモリにおける消去閾値と非選択読み出し電圧及び非選択読み出し電圧ストレス時間の関係を調査した。図２（Ｂ）には、横軸をリードストレス時間とし、縦軸を消去閾値電圧として、消去閾値は、リードストレス時間の関数として表される。

その結果、十分長いリードストレス後の消去閾値Ｖｔｈｅ’は初期の消去閾値Ｖｔｈｅに依らず、非選択読み出し電圧Ｖｒｅａｄだけで決定されることを見出した。

リードストレスが０秒のときの消去閾値（初期状態での消去閾値）によらずに、長時間ストレスを与えた後の閾値は、一定値に収束する。消去が深いと、自己電界のためにストレス初期の閾値変動が大きく、消去が浅い場合に追いついてしまう。

つまり、ある一定のリードストレス時間（この時間は信頼性のスペックによって決定される）後の消去閾値は非選択読み出し電圧Ｖｒｅａｄの関数であり、数７が成立する。

ここで、Ｆ（ｘ）はメモリセルトランジスタのリードディスターブ特性に依存するが、発明者は２次関数で近似できることを見出した。

図３は上記数５を(1)として、数７を(2)としてグラフ上にプロットしたものである。グラフの横軸は非選択読み出し電圧Ｖｒｅａｄ、縦軸はメモリセルの閾値Ｖｔｈである。

このグラフで、数６の関係式を満たすように、書き込み及び消去の閾値を設定する必要がある。十分長いリードストレス後の消去閾値Ｖｔｈｅ’が初期の消去閾値Ｖｔｈｅによりも大きくなるように設定すればよく、消去時間や消去電圧の低減のためにはＶｔｈｅ’とＶｔｈｅとの差は大きくとりすぎないことが望ましい。

ところで、数６、つまり一定時間後の消去閾値Ｖｔｈｅ’（ｍａｘ） はメモリセルのリードディスターブ特性に依存する。図３のグラフではリードディスターブによる閾値変動が大きい場合(2)と小さい場合(3)の２種類をプロットした。リードディスターブによる閾値変動が大きい場合(2)には一定時間後の消去閾値Ｖｔｈｅ’（ｍａｘ） が高くなるために、書き込み消去の閾値設定も、閾値変動が小さい場合(3)と比較して高いほうにシフトすることが信頼性上望ましい。

微細化されたメモリセルではカップリング比γの増加、トンネル酸化膜厚ｄの薄膜化、または絶縁膜に電荷をトラップさせるＭＯＮＯＳ型メモリセル等の技術が有利であるが、先にも述べたようにこれらの技術を用いた場合にはリードディスターブによる閾値変動が大きくなる。さらにＭＯＮＯＳ型メモリセルにおいて、チャネル全面からの正電荷のダイレクトトンネリングによって消去する場合、消去時間を短縮するためにトンネル酸化膜を薄膜化した場合、リードディスターブによる閾値変動が大きくなるが、本実施の形態を適用することで閾値変動による書き込み消去ウィンドウの低下を抑制することができる。

本実施の形態ではメモリセルの閾値設定を書き込み/消去状態ともに正にすることで、繰り返し読み出し動作における消去データのデータ破壊を防止することができる。

本実施の形態のもうひとつの効果として消去ベリファイ動作に関するものがある。消去ベリファイ動作とは、消去後消去したメモリセルの閾値が所望の閾値(以下、Ｖｖｅｒｉｆｙとする)以下であることを確認する動作で、従来のＮＡＮＤ型ＥＥＰＲＯＭでは消去閾値は０Ｖ以下であるのでマージンを考慮するとＶｖｅｒｉｆｙは、０Ｖよりも小さくする必要があった。消去ベリファイ動作においては制御ゲート電極にＶｖｅｒｉｆｙを印加して、このときにメモリセルトランジスタがオンすることを確認する。

ここでＶｖｅｒｉｆｙが負であると、制御ゲートに負電圧を印加するためのデータ制御線ドライバが余分に必要となり、周辺回路面積が増大する。ゲートに負電圧を印加しない場合には、消去ベリファイ動作時にソース電圧を上昇させる必要があるが、この場合にもソース線に正の電圧を印加するための余分な回路が必要となり、やはり周辺回路面積が増大する。

ここで、本実施の形態では消去閾値が正であるためにＶｖｅｒｉｆｙも正であり、消去ベリファイ動作時にはソース線は通常の読み出し動作と同じく基準電位である０Ｖでよく、また制御ゲート電極にも正の電圧を印加すればよいので、周辺回路部は消去ベリファイ動作のための余分な回路を必要としないので、回路が簡単になり面積が小さくて済む。

図４乃至図７に本実施の形態をＮＡＮＤ型ＥＥＰＲＯＭに適用した場合のメモリセルの等価回路図、平面図、及び断面図を示す。

図４（Ａ）では、電荷蓄積電極を有するＭＯＳトランジスタからなる不揮発性メモリセルＭ０〜Ｍ１５が直列に接続され、一端が選択トランジスタＳ１を介してデータ転送線ＢＬに接続されている。また、他の一端は選択トランジスタＳ２を介して共通ソース線ＳＬに接続されている。また、それぞれのメモリセルＭ０〜Ｍ１５の制御電極は、データ選択線ＷＬ０〜ＷＬ１５に接続されている。各メモリセルＭ０〜Ｍ１５へは共通のウエル電位Ｗｅｌｌが与えられている。

また、データ転送線ＷＬ０〜ＷＬ１５に沿った複数のメモリセルブロックから１つのメモリセルブロックを選択してデータ転送線に接続するため、選択トランジスタＳ１の制御電極はブロック選択線ＳＳＬに接続されている。

さらに、選択トランジスタＳ２の制御電極はブロック選択線ＧＳＬに接続されており、いわゆるＮＡＮＤ型メモリセルブロック１を形成している。

図４（Ｂ）では、図４（Ａ）に示されたメモリセルブロック１を３つ並列して配置した構造を示している。特に、図４（Ｂ）では、セル構造をわかりやすくするために、制御ゲート電極よりも下の構造のみを示している。ここでは、選択ゲートのブロック選択線ＳＳＬ及びＧＳＬがメモリセルエレメントの制御配線ＷＬ０〜ＷＬ１５の電荷蓄積層と同じ層の導電体によって、紙面左右方向に隣接するセルで接続されて形成されている。ここで、メモリセルブロック１には、ブロック選択線ＳＳＬ、ＧＳＬは少なくとも1本以上あればよく、データ選択線ＷＬ０〜ＷＬ１５と同一方向に形成されることが、高密度化には望ましい。

データ転送線ＢＬは、データ選択線ＷＬ０〜ＷＬ１５と垂直な方向に紙面上下方向に図４（Ｂ）中では３本配置されている。各データ転送線ＢＬのブロック選択線ＳＳＬ近傍にはビット線コンタクト２が配置されている。また、各データ転送線ＢＬのブロック選択線ＧＳＬ近傍にはソース線コンタクト３が配置されている。このようにデータ選択線が形成されることで、制御ゲートのLine/Spaceのパターンが規則的になり、加工が容易となる。

図４（Ａ）では、メモリセルブロック１に１６個、すなわち２の４乗個のメモリセルトランジスタが接続されている例を示したが、データ転送線およびデータ選択線に接続するメモリセルの数は複数であればよく、３２個や２^ｎ個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。

データの記憶は例えば制御ゲートと半導体基板間に例えば１０〜２５Ｖの高電圧を印加することで、トンネル絶縁膜を介して電荷が移動し、電荷蓄積層となる絶縁膜又は浮遊ゲート中の電荷量を変化させることによって行われる。電荷蓄積層中の電荷量が変化することでメモリセルトランジスタの閾値電圧が変化し、これを検出することでデータを読み出すことができる。

図５（Ａ）には、図４（Ｂ）におけるカラム方向である“Ａ−Ｂ”線上での断面が示される。図５（Ｂ）には、図４（Ｂ）におけるロウ方向である“Ｃ−Ｄ”線上での断面が示される。

図５（Ａ）は、電荷蓄積層としてシリコン窒化膜等の絶縁膜を用いたＭＯＮＯＳ型メモリセルトランジスタを用いた場合の断面図である。

Ｐ型半導体基板４上には、Ｎ型ウエル５が形成されている。このＮ型ウエル５上には、Ｐ型ウエル６が形成されている。各トランジスタは、同一のＰ型ウエル６上に形成されている。

ここで、Ｐ型ウエル６は、例えばボロン不純物濃度が１０^１４ｃｍ^−３から１０^１９ｃｍ^−３の間で形成されている。このＰ型ウエル６の上に、例えば、１から１０ｎｍの厚さからなるシリコン酸化膜またはオキシナイトライド膜からなるトンネルゲート絶縁膜７を介して、例えばＳｉＮ、ＳｉＯＮからなる電荷蓄積層８が３ｎｍから５０ｎｍの厚さで形成されている。

この上に、例えば、厚さ２ｎｍから１０ｎｍの間のシリコン酸化膜からなるブロック絶縁膜９を介して、例えばポリシリコンやＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、ＮｉＳｉ,ＭｏＳｉ,ＴｉＳｉ,ＣｏＳｉとポリシリコンのスタック構造、金属とポリシリコンとのスタック構造、又は金属やポリシリコン、ＷＳｉ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉなどの単層構造からなる制御ゲート１０が１０ｎｍから５００ｎｍの厚さで形成されている。

制御ゲート１０の上には、ゲートキャップ絶縁膜１１が形成されている。このゲートキャップ絶縁膜１１、制御ゲート１０、ブロック絶縁膜９、電荷蓄積層８、トンネル絶縁膜７の積層構造の側面には、例えば５ｎｍから２００ｎｍの厚さのシリコン窒化膜またはシリコン酸化膜からなるゲート側壁絶縁膜１２が形成されていて、これらでメモリセルゲート１３が形成されている。

制御ゲート１０は、図４（Ｂ）において隣接するメモリセルブロックで接続されるように紙面左右方向にブロック境界まで形成されており、データ選択線ＷＬ０〜ＷＬ１５及び、選択ゲート制御線ＳＳＬ,ＧＳＬを形成している。

なお、Ｐ型ウエル６は、Ｎ型ウエル５によってＰ型半導体基板４と独立に電圧印加できるようになっていることが、消去時の昇圧回路負荷を減らし、消費電力を抑えるためには望ましい。

これらメモリセルゲート１３の両側にはゲート側壁絶縁膜１２を挟んでソース・ドレインＮ型拡散層１４が形成されている。これらソース・ドレインＮ型拡散層１４と電荷蓄積層８、制御ゲート１０により、ＭＯＮＯＳ型不揮発性ＥＥＰＲＯＭセルが形成されており、電荷蓄積層のゲート長としては、０．５μｍ以下０．０１μｍ以上とする。これらソース・ドレインＮ型拡散層１４としては、例えばリンや砒素、アンチモンを表面濃度が１０^１７ｃｍ^−３から１０^２１ｃｍ^−３となるように深さ１０ｎｍから５００ｎｍの間で形成されている。

さらに、これらソース・ドレインＮ型拡散層１４はメモリセル同士で直列に接続され、ＮＡＮＤ接続が実現されている。また、図５（Ａ）において、ゲート電極１５は選択ゲート制御線ＧＳＬに相当するブロック選択線に接続され、ゲート電極１６は選択ゲート制御線ＳＳＬに相当するブロック選択線に接続されている。それぞれのゲート電極１５，１６は、ＭＯＮＯＳ型ＥＥＰＲＯＭのメモリセルトランジスタのメモリセルゲート１３の制御電極１０と同層で形成されている。

これらゲート電極１５，１６は、例えば３から１５ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜からなるゲート絶縁膜１７を介してＰ型ウエル６と対向し、ＭＯＳトランジスタを形成している。

ここで、ゲート電極１５、１６のゲート長は、メモリセルゲート１３のゲート長よりも長く、例えば、１μｍ以下０．０２μｍ以上として形成することにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。

また、ゲート電極１６の片側に形成されたソースまたはドレイン電極となるＮ型拡散層１８は、例えば、タングステンやタングステンシリサイド、チタン、チタンナイトライド、またはアルミニウムからなるデータ転送線１９とコンタクト２０を介して接続されている。

ここで、データ転送線１９（ＢＬ）は、隣接するメモリセルブロックで接続されるように図４（Ｂ）の紙面上下方向にメモリセルブロック境界まで形成されている。

一方、ゲート電極１５の片側に形成されたソース・ドレインＮ型拡散層２１は、コンタクト２２を介してソース線２３（ＳＬ）と接続されている。

このソース線２３（ＳＬ）は、隣接するメモリセルブロックで接続されるように図４（Ｂ）の紙面左右方向にブロック境界まで形成されている。これらコンタクト２０，２２としては、例えばＮ型又はＰ型にドープされたポリシリコンやタングステン、タングステンシリサイド、Ａｌ、ＴｉＮ、Ｔiなどが充填されて、導電体領域となっている。

さらに、これらソース線２３、データ転送線１９と、Ｐ型ウエル６との間は、例えばＳｉＯ_２やＳｉＮからなる層間膜２４によって充填されている。

さらに、このデータ転送線１９上部には、例えばＳｉＯ_２やＳｉＮ、又は、ポリイミドからなる絶縁膜保護層２５が形成されていて、場合によりその上には、図には示していないが、例えば、Ｗ,ＡｌやＣｕからなる上部配線が形成されている。

図５（Ｂ）に示される断面では、素子分離領域２６で各ゲート電極１３が分離絶縁されている様子が示される。各メモリセルゲート１３の真上に層間膜２４を介して、データ転送線１９が形成されている。

本実施の形態では、ＭＯＮＯＳ型セルを用いているため、浮遊ゲート型ＥＥＰＲＯＭセルよりも書き込み電圧および消去電圧を低電圧化することができ、素子分離間隔を狭めゲート絶縁膜厚を薄膜化しても耐圧を維持することができる。

よって、高電圧が印加される回路の面積を小さくでき、よりチップ面積を縮小することができる。さらに、浮遊ゲート型メモリセルと比較して、電荷蓄積層８の厚さを２０ｎｍ以下に小さくでき、ゲート形成時のアスペクトをより低減でき、ゲート電極の加工形状を向上させ、層間膜２４のゲート間の埋め込みも向上させることができ、耐圧をより向上させることができる。

また、浮遊ゲート電極を形成するためのプロセスやスリット作成プロセスが不要であり、よりプロセス工程を短くすることができる。また、電荷蓄積層８が絶縁体で、１つ１つの電荷トラップに電荷が捕獲されているので、放射線に対して電荷が抜けにくく強い耐性を持たせることができる。さらに、電荷蓄積層８の側壁絶縁膜１２が薄膜化しても、電荷蓄積層８に捕獲された電荷がすべて抜けてしまうことなく良好な保持特性を維持できる。

ＮＡＮＤメモリにおいては、高集積化が可能であり、ＮＯＲメモリにおいては、ランダムアクセス動作が可能である。さらに、ＡＮＤメモリにおいては、高集積化が可能である。また、ＭＯＮＯＳ型メモリでは、低電圧動作が可能である。一方、浮遊ゲート型メモリでは、ＭＯＮＯＳ型メモリよりもデータ保持特性が良好である。本実施の形態はその不得意な点を改良する意味において、リードディスターブを改善するため、特にＮＡＮＤ ＭＯＮＯＳ型メモリにおいて、有効である。

（第１の実施の形態の第１の変形例）図６（Ａ）には、ＭＯＮＯＳ型セルを用いたメモリセルブロック２７の等価回路図である。図１（Ａ）に示された第１の実施の形態における等価回路図とは選択トランジスタＳ１、Ｓ２がＭＯＳセルではなくＭＯＮＯＳトランジスタとなっている点のみが異なり、他は同一である。上面図は図５（Ｂ）に示される通りである。また、図５（Ｂ）における“Ａ−Ｂ”線上での断面は図６（Ｂ）に示されるが、“Ｃ−Ｄ”線上での断面は図５（Ｂ）に示される構造と同一である。

図６（Ｂ）では選択トランジスタがメモリセルと同じＭＯＮＯＳ構造をとった場合の断面図を示している。この場合、選択トランジスタとメモリセルトランジスタを作り分けるための工程を省略できるので製造コストが削減され、また作り分けのための余裕をとる必要が無いので選択トランジスタとメモリセル間の距離を小さくすることが可能で素子面積を縮小することができる。作り分けを行うと、そのためのリソグラフィーが必要となり、マスクの合わせずれ余裕を取らなければならないが、作り分けを行わない場合、合わせ余裕を取る必要がないので、微細化がその分進められる。

（第１の実施の形態の第２の変形例）本変形例は、電荷蓄積層として不純物を添加したポリシリコン等の導電体を用いた、浮遊ゲート型メモリ構造を有する場合である。

本変形例の等価回路は図１（Ａ）又は、図６（Ａ）に示される通りであり、その上面図は図４（Ｂ）に示される通りである。図４（Ｂ）における“Ａ−Ｂ”線上での断面が図７（Ａ）に示され、“Ｃ−Ｄ”線上での断面が図７（Ｂ）に示される。

図７（Ａ）に示されるように、Ｐ型半導体基板４上にＮ型ウエル５が形成されていて、その上に、例えば、ボロン不純物濃度が１０^１４ｃｍ^−３から１０^１９ｃｍ^−３の間のＰ型ウエル６に、例えば、３から１５ｎｍの厚さからなるシリコン酸化膜またはオキシナイトライド膜から形成されたトンネルゲート絶縁膜３０を介して、例えばリンまたは砒素を１０^１８ｃｍ^−３から１０^２１ｃｍ^−３の間で、添加したポリシリコンからなる電荷蓄積層３１が１０ｎｍから５００ｎｍの厚さで形成されている。

これらは、図７（Ｂ）に示されるような、例えば、シリコン酸化膜からなる素子分離絶縁膜２６が形成されていない領域上に、Ｐ型ウエル６と自己整合的に形成されている。これは、例えば、Ｐ型ウエル６にトンネルゲート絶縁膜３０及び電荷蓄積層３１を全面堆積した後、パターニングしてＰ型ウエル６に達するまで、Ｐ型ウエル６を例えば０．０５〜０．５μｍの深さまでエッチングし、絶縁膜を埋め込むことで形成することができる。

このようにトンネルゲート絶縁膜３０及び電荷蓄積層３１を段差のない平面に全面形成できるので、より均一性の向上した特性の揃った製膜を行うことができる。このように、素子分離領域よりもゲート電極を先に形成するプロセスを採用することが好ましい。ここで、素子分離領域を形成した後、トンネルゲート絶縁膜３０、電荷蓄積層３１を形成した場合には、素子分離領域の段差のために均一に形成することが難しくなる。

この上に、例えば、厚さ５ｎｍから３０ｎｍの間のシリコン酸化膜またはオキシナイトライド膜、またはシリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなるインターポリ絶縁膜３２を介して、例えばリン、砒素、またはボロンを１０^１７〜１０^２１ｃｍ^−３を不純物添加したポリシリコン、または、ＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構造、金属とポリシリコンとのスタック構造、又は金属やポリシリコン、ＷＳｉ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉなどの単層構造からなる制御ゲート３３が１０ｎｍから５００ｎｍの厚さで形成されている。

この制御ゲート３３は、図４（Ａ）において隣接するメモリセルブロックで接続されるように図４（Ｂ）において紙面左右方向にブロック境界まで形成されており、データ選択線ＷＬ０〜ＷＬ１５を形成している。なお、Ｐ型ウエル６は、Ｎ型ウエル５によってＰ型半導体基板４と独立に電圧印加できるようになっていることが、消去時の昇圧回路の負荷を減らし、消費電力を抑えるためには望ましい。制御ゲート３３上にはゲートキャップ絶縁膜３４が形成されている。

ゲートキャップ絶縁膜３４、制御ゲート３３、インターポリ絶縁膜３２、電荷蓄積層３１、トンネルゲート絶縁膜３０の側面は、例えば５ｎｍから２００ｎｍの厚さのシリコン窒化膜またはシリコン酸化膜からなるゲート側壁絶縁膜３５で覆われていて、これらがメモリセルゲート３６を形成する。

図７（Ａ）に示すように、これらメモリセルゲート３６の両側には、ゲート側壁絶縁膜３５を挟んでソース・ドレインＮ型拡散層３７が形成されている。これらソース・ドレインＮ型拡散層３７及びメモリセルゲート３６により、電荷蓄積層３１に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されており、そのゲート長としては、０．５μｍ以下０．０１μｍ以上とする。

これらソース・ドレインＮ型拡散層３７としては、例えばリンや砒素、アンチモンを表面濃度が１０^１７〜１０^２１ｃｍ^−３となるように深さ１０ｎｍから５００ｎｍの間で形成されている。さらに、これらソース・ドレインＮ型拡散層３７は隣接するメモリセル同士共有され、ＮＡＮＤ接続が実現されている。

また、図７（Ａ）において、ゲート電極３８は図４（Ｂ）における選択ゲート制御線ＳＳＬに接続されていて、ゲート電極３９は選択ゲート制御線ＧＳＬに接続されている。これらゲート電極は浮遊ゲート型ＥＥＰＲＯＭのメモリセルゲート３６と同層で形成されている。

ゲート電極３８，３９のゲート長は、メモリセルゲート３６のゲート長よりも長く、例えば、１μｍ以下０．０２μｍ以上で形成することにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。

また、ゲート電極３８の片側に形成されたソース・ドレインＮ型拡散層１８は、例えば、タングステンやタングステンシリサイド、チタン、チタンナイトライド、またはアルミニウムからなるデータ転送線１９とコンタクト２０を介して接続されている。ここで、データ転送線１９は、隣接するメモリセルブロックで接続されるように図４（Ｂ）の紙面上下方向にブロック境界まで形成されている。

一方、ゲート電極３９ の片側に形成されたソース・ドレインＮ型拡散層２１は、コンタクト２２を介してソース線２３と接続されている。このソース線２３は、隣接するメモリセルブロックで接続されるように図４（Ｂ）において紙面左右方向にブロック境界まで形成されている。

これらコンタクト２０，２２としては、例えばＮ型またはＰ型にドープされたポリシリコンやタングステン、及びタングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉなどが充填されて、導電体領域となっている。さらに、これらデータ転送線１９とＰ型ウエル６との間は、例えばＳｉＯ_２やＳｉＮなどからなる層間膜２４によって充填されている。

さらに、このデータ転送線１９上部には、例えばＳｉＯ_２やＳｉＮ、または、ポリイミドなどからなる絶縁膜保護層２５が形成されている。その上には、図には示していないが、例えば、Ｗ、ＡｌやＣｕからなる上部配線が形成されている。

本変形例において、メモリセルのデータ記憶状態について、書き込み/消去の閾値がどちらも正である。または書き込み状態のすべてのメモリセルの閾値および消去状態の一部のメモリセルの閾値が正である。従って繰り返し読み出し動作によって消去状態のメモリセルが上昇するリードディスターブによる閾値ウィンドウの低下を改善することが出来る。さらに消去閾値が正であるために消去ベリファイ動作時に負の電圧を扱う必要が無く、周辺回路を簡略化することが出来る。

（第２の実施の形態）図８及び図９に本発明の第２の実施形態におけるデータの記憶状態を示す。図８に示されるように、本実施形態に特徴的なことはメモリセルの書き込み、消去のいずれの場合においても電荷蓄積層に負の電荷（電子）が溜められていることに特徴がある。これは書き込み、消去のいずれの状態の閾値も中性閾値（電荷蓄積層に電荷がないときのメモリセルの閾値）Ｖｔｈｉよりも高いと言い換えることができる。

図８（Ａ）では、横軸をメモリセル数、縦軸を閾値としている。書き込み状態では、メモリセルの分布はすべて、Ｖｒｅｆよりも大きい閾値となっている。消去状態では、メモリセルの分布はＶｒｅｆよりも小さく、Ｖｔｈｉよりも大きい範囲に収まっている。

図８（Ｂ）には、書き込み状態のメモリセルゲートの電荷状態が示されている。半導体基板５０中にソース・ドレイン拡散層５１が設けられ、このソース・ドレイン拡散層５１にはさまれた半導体基板５０上に電荷蓄積層５２が設けられ、この電荷蓄積層５２上に制御ゲート５３が設けられている。ここでは、電荷蓄積層５２に負電荷が多数蓄積された状態が示されている。

図８（Ｃ）には、消去状態のメモリセルゲートの電荷状態が示されている。書き込み状態に比べて、電荷蓄積層５２に蓄積される負電荷の量が少数となっている状態が示されている。

また図９に示されるように、本実施形態の代替例として特徴的なことは書き込み状態のすべて、及び消去状態の一部のメモリセルの電荷蓄積層に負の電荷（電子）が溜められている。つまり消去状態の閾値分布が中性閾値Ｖｔｈｉをまたいでいる。すなわち、消去閾値分布の範囲に中性閾値が存在することになる。

図９（Ａ）では、横軸をメモリセル数、縦軸を閾値としている。書き込み状態では、メモリセルの分布はすべて、Ｖｒｅｆよりも大きい閾値となっている。消去状態では、メモリセルの分布はＶｒｅｆよりも小さく、Ｖｔｈｉをはさんで大きい状態から小さい状態の両方の範囲に広がっている。

図９（Ｂ）には、書き込み状態のメモリセルゲートの電荷状態が示されている。ここでは、電荷蓄積層５２に負電荷が多数蓄積された状態が示されている。

図９（Ｃ）には、消去状態のメモリセルゲートの電荷状態のうち、Ｖｔｈｉよりも高い閾値となっている場合が示されている。書き込み状態に比べて、電荷蓄積層５２に蓄積される負電荷の量が少数となっている状態が示されている。

図９（Ｄ）には、消去状態のメモリセルゲートの電荷状態のうち、Ｖｔｈｉよりも低い閾値となっている場合が示されている。ここでは、電荷蓄積層５２には正電荷が少数蓄積されている状態が示されている。

ここで、消去動作は例えば制御ゲートを０Ｖとした状態で半導体基板に高電圧、例えば１０〜２５Ｖを印加して、電荷蓄積層から基板に負電荷を放出することで行わる。またはソース電位に対してドレイン電位を負にバイアスしてチャネルで加速されたホットホールを発生させ、さらにゲート電極をソース電位に対して負にバイアスすることでホットホールを電荷蓄積層に注入することで行われる。

書き込み動作は例えば半導体基板を０Ｖとして状態で制御ゲートに高電圧、例えば１０〜２５Ｖを印加して、半導体基板から電荷蓄積層に負電荷を注入することで行われる。またはソース電位に対してドレイン電位を正にバイアスしてチャネルで加速されたホットエレクトロンを発生させ、さらにゲート電極をソース電位に対して正にバイアスすることでホットエレクトロンを電荷蓄積層に注入することで行われる。

次に、本実施の形態をＮＡＮＤ型ＥＥＰＲＯＭに適用した場合のデータの読み出し動作を図１０（Ａ）に示す。メモリセルブロック１の構成は図４（Ａ）に示された構成と同一であり、電位の印加状態が異なっている。

まず、ビット線ＢＬをプリチャージした後にフローティング状態にする。次に、読み出し選択されたメモリセルＭ２の制御ゲートの電圧を読み出し電圧Ｖｒｅｆに設定する。メモリセルＭ２以外のメモリセルＭ０、Ｍ１、Ｍ３乃至Ｍ１５の制御ゲートの電圧を非選択読み出し電圧Ｖｒｅａｄ、ふたつの選択トランジスタＳ１、Ｓ２のゲート電圧を読み出し電圧Ｖｒｅｆに設定し、ソース線Ｓｏｕｒｃｅを０Ｖとして、読み出し選択されたメモリセルＭ２に電流が流れるか否かをビット線ＢＬで検出することにより行われる。

すなわち、選択メモリセルＭ２の閾値ＶｔｈがＶｒｅｆよりも大きい書き込み状態ならば選択メモリセルＭ２はオフになるのでビット線ＢＬはプリチャージ電位を保つ。

これに対して選択メモリセルＭ２の閾値ＶｔｈがＶｒｅｆよりも小さい読み出し状態ならば、メモリセルはオンするのでビット線ＢＬの電位はプリチャージ電位からΔＶだけ低下する。この電位変化をセンスアンプで検知することによってメモリセルのデータが読み出される。

ここでＶｒｅｆは書き込み状態の閾値と消去状態の閾値の中間の電圧であり、Ｖｒｅａｄは書き込み状態の閾値よりも高い電圧であり、Ｖｃｃは選択トランジスタの閾値よりも高い電圧である。

次に、ＡＮＤ型ＥＥＰＲＯＭに適用した場合のデータの読み出し動作を図１０（Ｂ）を用いて説明する。

ＡＮＤ型ＥＥＰＲＯＭでは、ビット線ＢＬに一端が接続された選択トランジスタＳ１の他端と、一端がソース線Ｓｏｕｒｃｅに接続された選択トランジスタＳ２の他端との間に並列に複数個のメモリセルトランジスタＭ０〜Ｍ１５が接続されて、メモリセルブロック５５を構成している。

まず、ビット線ＢＬをプリチャージした後にフローティング状態とする。次に、読み出し選択されたメモリセルＭ２の制御ゲートの電圧を読み出し電圧Ｖｒｅｆに設定する。読み出し選択されたメモリセルＭ２以外のメモリセルの制御ゲートの電圧を非選択読み出し電圧Ｖｒｅａｄに設定する。

次に、選択トランジスタＳ１のゲート電圧を電源電圧Ｖｃｃに設定し、ソース線Ｓｏｕｒｃｅを０Ｖとして、読み出し選択されたメモリセルＭ２に電流が流れるか否かをビット線ＢＬで検出することにより行われる。

すなわち、選択されたメモリセルＭ２の閾値ＶｔｈがＶｒｅｆよりも大きい書き込み状態ならば、選択されたメモリセルＭ２はオフになるのでビット線ＢＬはプリチャージ電位を保つ。

これに対して、選択されたメモリセルＭ２の閾値ＶｔｈがＶｒｅｆよりも小さい読み出し状態ならば、選択されたメモリセルＭ２はオンするのでビット線ＢＬの電位はプリチャージ電位からΔＶだけ低下する。

この電位変化をデータ回路（図示せず）内のセンスアンプ（図示せず）で検知することによってメモリセルのデータが読み出される。ここでＶｒｅｆは書き込み状態の閾値と消去状態の閾値の中間の電圧を指し、Ｖｒｅａｄは消去状態の閾値よりも低い電圧、Ｖｃｃは選択トランジスタの閾値よりも高い電圧である。

次に、ＮＯＲ型ＥＥＰＲＯＭに適用した場合のデータの読み出し動作を図１０（Ｃ）を用いて説明する。ＮＯＲ型ＥＥＰＲＯＭでは、第１ビット線ＢＬ１に一端が接続されたメモリセルトランジスタＭ１の他端に選択されたメモリセルトランジスタＭ２の一端が接続され、他端は第１ビット線ＢＬ１に接続されている。この選択されたメモリセルトランジスタＭ１の他端に同様にメモリセルトランジスタＭ３の一端が接続されている。このようにメモリセルトランジスタＭ１〜Ｍ３でメモリセルブロック５６が構成されている。

この第１ビット線ＢＬ１に平行に第２ビット線ＢＬ２が設けられ、第１のビット線ＢＬ１同様に複数のメモリセルトランジスタＭ４〜Ｍ６が接続されている。まず、選択ビット線ＢＬ１をプリチャージ状態とした後にフローティング状態に設定する。次に、読み出し選択されたメモリセルＭ２の制御ゲートの電圧を読み出し電圧Ｖｒｅｆに設定し、読み出し選択されたメモリセルＭ２以外のメモリセルの制御ゲートの電圧を非選択読み出し電圧Ｖｒｅａｄに設定し、ソース線電圧をＶｓｌとして、読み出し選択されたメモリセルＭ２に電流が流れるか否かを選択ビット線ＢＬ１で検出することによりデータの読み出し動作が行われる。

すなわち、選択されたメモリセルＭ２の閾値ＶｔｈがＶｒｅｆよりも大きい書き込み状態ならば選択されたメモリセルＭ２はオフになるので、選択ビット線ＢＬはプリチャージ電位を保つ。

これに対して、選択されたメモリセルＭ２の閾値ＶｔｈがＶｒｅｆよりも小さい読み出し状態ならば選択されたメモリセルＭ２はオンするので、ビット線ＢＬの電位はプリチャージ電位からΔＶだけ低下する。

この電位変化をデータ回路（図示せず）内のセンスアンプ（図示せず）で検知することによってメモリセルのデータが読み出される。ここでＶｒｅｆは書き込み状態の閾値と消去状態の閾値の中間の電圧を指し、Ｖｒｅａｄは消去状態の閾値よりも低い電圧、Ｖｓｌは通常０Ｖである。

なお、図１０（Ａ）、（Ｂ）に示した等価回路図では選択トランジスタはメモリセルと異なる構造をとっているが、メモリセルと同様に電荷蓄積層を有する不揮発性メモリ構造にしても良い。またメモリセルの構造としてはフローティングゲート型メモリセルやＭＯＮＯＳ型メモリセル等が適用できる。

本実施の形態の効果を図１１を用いて説明する。図１１は不揮発性メモリセルのデータ保持特性を示したものである。図１１（Ａ）は、横軸にデータ保持時間を表し、縦軸に閾値Ｖｔｈを表している。図１１（Ａ）は半導体基板５７中に設けられた一対のソース・ドレイン拡散層５８の上方に設けられた電荷蓄積層５９、その上に設けられた制御ゲート６０の構造の半導体記憶装置のデータ保持特性を表している。

図１１（Ａ）中で、(1)で示される実線は図１１（Ｂ）に示されるような状態に対応している。すなわち、電荷蓄積層５９に多くの負電荷が蓄積された状態に対応している。

図１１（Ａ）中で、(2)で示される実線は図１１（Ｃ）に示されるような状態に対応している。すなわち、電荷蓄積層５９に少ない負電荷が蓄積された状態に対応している。

図１１（Ａ）中で、(3)で示される実線は図１１（Ｄ）に示されるような状態に対応している。すなわち、電荷蓄積層５９に多い正電荷が蓄積された状態に対応している。

図１１（Ａ）中で、(4)で示される破線は、繰り返し書き換えを行う前に図１１（Ｄ）に示される状態に対応している。

ここで、電荷蓄積層に溜められた電荷は長い時間をかけてリークしていき、最終的には、電荷ゼロ、つまり中性閾値Ｖｔｈｉに収束する。発明者は不揮発性メモリの電荷蓄積層において負のキャリア（電子）と正のキャリア（ホール）の電荷保持特性が異なることを見出した。

これは特に繰り返し書き込み消去を行った後のデータ保持において顕著であり、ホールの電荷保持特性が電子に比べて劣る結果が得られた。この特性は図１１（Ａ）において、負のキャリアを蓄積した(1)、(2)の実線の状態が保持時間の経過に伴い、あまり変化していないのに比べて、正の電荷を蓄積した(3)の実線の状態が保持時間の経過に伴い、急激にＶｔｈｉに近づいていることで表されている。

このため従来行われていたように書き込み時に電子を溜め、消去時にホールを溜める方法では、電荷保持力に劣るホール蓄積状態の閾値変動によってデバイスの寿命が決定される問題があるといえる。

これに対し、本実施の形態においては消去状態においても負電荷を蓄積しているため、データ保持特性を改善することが出来る。

次に、本実施の形態をＭＯＮＯＳ型メモリセルに適用した場合の効果について図１２を用いて説明する。ここではトンネル酸化膜が４ｎｍ以下で消去にチャネル全面のホールのダイレクトトンネリングを用いる場合について説明する。もし、トンネル酸化膜の厚さが５ｎｍ〜６ｎｍ程度の場合は、ホットホールを用いて消去動作を行う。なお、絶縁膜厚はＴＥＭ（Transmission Electron Microscope：透過形電子顕微鏡）などを用いて測定することができる。

図１２（Ａ）にＭＯＮＯＳ型メモリセルにおける消去特性を示す。図１２（Ａ）では、横軸を消去時間とし、縦軸を閾値Ｖｔｈとしている。ここでは、４種類の消去電圧の絶対値について特性を表している。ここで、Ｖｅｒａ１はＶｅｒａ２よりもその絶対値が大きく、Ｖｅｒａ２はＶｅｒａ３よりもその絶対値が大きく、Ｖｅｒａ３はＶｅｒａ４よりもその絶対値が大きくなっている。

飽和消去深さ（消去閾値の変動量）は半導体基板からの正電荷注入と、ゲート電極からの負電荷注入のバランスにより決定されるが、消去電圧が高いほど飽和消去深さは浅くなる。このために深く消去するためには消去電圧を低く設定する必要があり、このため消去時間は長くなる。よって消去時間を短くするためには消去深さを浅くすることが望ましい。本実施例では消去状態においても電荷蓄積層に負電荷が溜められているため、電荷蓄積層中の正電荷によってブロック酸化膜中の電界が強められることがなく、このためゲート電極から不要な負電荷が注入されることもない。

このため消去電圧の絶対値をＶｅｒａ２からＶｅｒａ１へ変更して、消去閾値をＶｔｈｅ２からＶｔｈｅ１へ変えて中性閾値よりも高く設定することで消去時間がＴｅｒａ２からＴｅｒａ１となり、短縮が実現される。

この消去電圧がＶｅｒａ１の場合の消去時間がＴｅｒａ２以降の消去特性メカニズムは図１２（Ｂ）に示される。

図１２（Ｂ）に示されるようにＭＯＮＯＳ型メモリセルの消去は半導体基板Ｓｕｂから電荷蓄積層（シリコン窒化膜ＳｉＮ）へ、右向き矢印のように正電荷を注入することで行われる。このときゲート電極ｇａｔｅは半導体基板Ｓｕｂから見て負にバイアスされている。

消去動作中に電荷蓄積層ＳｉＮに正の電荷（ホール）が蓄積されると、ホールがつくる自己電界によってトンネル酸化膜（Ｔｕｎｎｅｌ ＳｉＯ_２）中の電界は緩和され、半導体基板Ｓｕｂから電荷蓄積層ＳｉＮへのホールの注入量は減少する。

一方、電荷蓄積層ＳｉＮとゲート電極ｇａｔｅ間のブロック酸化膜ＢｌｏｃｋＳｉＯ_２中の電界は強められ、左向き矢印のようにゲート電極ｇａｔｅから電荷蓄積層ＳｉＮへ不要な負電荷がＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）注入される。

また図１３（Ａ）にＭＯＮＯＳ型メモリセルにおけるデータ保持特性の電荷蓄積層ＳｉＮ膜厚依存性の、発明者による実験データを示す。発明者は正電荷蓄積状態のデータ保持特性がＳｉＮ膜厚に依存し、特にＳｉＮ膜厚が１５ｎｍ以下、とりわけ、１２ｎｍ以下の領域においてデータ保持特性の劣化が顕著である結果を得た。ここで、正電荷蓄積状態は図１３（Ｂ）に示されるように半導体基板５７上の電荷蓄積層５９中にやや大目の正電荷が蓄積された状態に相当する。

一方、負電荷蓄積状態のデータ保持特性はＳｉＮ膜厚に依存せず、ＳｉＮ膜を薄膜化してもデータ保持特性の劣化は観測されなかった。ここで、負電荷蓄積状態は図１３（Ｃ）に示されるように半導体基板５７上の電荷蓄積層５９中に多い負電荷が蓄積された状態に相当する。

本実施の形態においては、書き込み消去ともに負電荷蓄積状態を用いているので、書き込み消去電圧を低下させる目的でＳｉＮ膜を薄膜化した場合にもデータ保持特性の劣化はなく、低電圧化に有利である。特にＳｉＮ膜の物理膜厚が１５ｎｍ以下、とりわけ１２ｎｍ以下である場合に効果がありこれによって書き込み／消去電圧も２０Ｖ以下にすることが可能である。

また、本実施の形態においては消去状態に正電荷を蓄積しないので、繰り返し書き換えによる信頼性劣化を回避することが出来る。

よってこれらの点からもＳｉＮ膜を電荷蓄積層として用いたＭＯＮＯＳ型セルにおいて、本実施例の効果は特に大きいといえる。

ここで、第１の実施の形態で、負電荷を蓄積する動作をさせると本実施の形態が実現できる。

なお、ＮＡＮＤ型ＥＥＰＲＯＭに本実施の形態を適用する場合の等価回路図、上面図、断面図は第１の実施の形態において説明した図４乃至図７がそのまま適用できる。

（第２の実施の形態の第１の変形例）本変形例は図１４，１５、１６を用いてＮＡＮＤ型ＥＥＰＲＯＭに変えて、ＮＯＲ型ＥＥＰＲＯＭに適用した場合を説明する。図１４（Ａ）にはＮＯＲ型ＥＥＰＲＯＭの等価回路図が示される。ＮＯＲ型ＥＥＰＲＯＭでは、第１ビット線ＢＬ１に一端が接続されたメモリセルトランジスタＭ０の他端にメモリセルトランジスタＭ１の一端が接続され、他端は第１ビット線ＢＬ１に接続されている。このメモリセルトランジスタＭ１の他端に同様にメモリセルトランジスタＭ２の一端が接続されている。

ＮＯＲメモリセルでは１つのトランジスタによってメモリセルブロックが形成されている。また、それぞれのトランジスタは、同一のウエル上に形成されている。それぞれのメモリセルの制御電極は、データ選択線ＷＬ０〜ＷＬ２に接続されている。

この第１ビット線ＢＬ１に平行に第２ビット線ＢＬ２が設けられ、第１のビット線ＢＬ１同様に複数のメモリセルトランジスタＭ０’〜Ｍ２’が接続されている。

このＮＯＲ型ＥＥＰＲＯＭの上面図が図１４（Ｂ）に示される。特に、図１４（Ｂ）では、セル構造をわかりやすくするために、ゲート電極よりも下の構造のみを示している。図１４（Ｂ）では、図中上下方向に３本のビット線ＢＬｉ（ｉは自然数）が配置され、それらに直交して共通ソース線ＳＬが２本配置されている。また、ワード線ＷＬ０〜ＷＬ２が共通ソース線ＳＬに平行に配置されている。各ビット線ＢＬｉ上のワード線ＷＬ０〜ＷＬ２と交差していない部分にはビット線コンタクト６１が設けられている。

次にＮＯＲ型ＥＥＰＲＯＭにて図１４（Ｂ）の“Ａ−Ｂ”線上での浮遊ゲートの場合の断面図が図１５に示される。図７（Ａ）と同様に、Ｐ型半導体基板４上にＮ型ウエル５が形成されていて、その上にＰ型ウエル６が形成され、その上の３から１５ｎｍの厚さからなるシリコン酸化膜またはオキシナイトライド膜から形成されたトンネルゲート絶縁膜３０を介して、例えばリンまたは砒素を１０^１８〜１０^２１ｃｍ^−３添加したポリシリコンからなる電荷蓄積層３１が１０ｎｍから５００ｎｍの厚さで形成されている。

これらは、図７（Ｂ）に示されるような、例えば、シリコン酸化膜からなる素子分離絶縁膜２６が形成されていない領域上に、Ｐ型ウエル６と自己整合的に形成されている。この上に、厚さ５ｎｍから３０ｎｍの間のシリコン酸化膜またはオキシナイトライド膜、またはシリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなるインターポリ絶縁膜３２を介して、ＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、ＣｏＳｉとポリシリコンのスタック構造、金属とポリシリコンとのスタック構造、又は金属やポリシリコン、ＷＳｉ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉなどの単層構造からなる制御ゲート３３が１０ｎｍから５００ｎｍの厚さで形成されている。

制御ゲート３３上にはゲートキャップ絶縁膜３４が形成されている。

ゲートキャップ絶縁膜３４、制御ゲート３３、インターポリ絶縁膜３２、電荷蓄積層３１、トンネルゲート絶縁膜３０の側面は、ゲート側壁絶縁膜３５で覆われていて、これらがゲート電極３６を形成する。そのゲート長としては、０．５μｍ以下０．０１μｍ以上とする。

図１５に示すように、これらゲート電極３６の一方側には、ゲート側壁絶縁膜３５を挟んでソースまたはドレイン電極となるＮ型拡散層３７が形成されている。ゲート電極３６の他方側には、ゲート側壁絶縁膜３５を挟んでデータ転送線１９とコンタクト６１を介して接続されているソースまたはドレイン電極となるＮ型拡散層１８が形成されている。これらＮ型拡散層１８、３７及びゲート電極３６により、電荷蓄積層３１に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されている。

これらソース・ドレインＮ型拡散層１８、３７は隣接するメモリセル同士共有され、ＮＯＲ接続が実現されている。

さらに、これらデータ転送線１９とＰ型ウエル６との間は、例えばＳｉＯ_２やＳｉＮなどからなる例えば５ｎｍから２００ｎｍの厚さの層間膜２４によって充填されている。

さらに、このデータ転送線１９上部には、絶縁膜保護層２５が形成されている。その上には、図には示していないが、上部配線が形成されている。なお、図１４（Ｂ）の“Ｃ−Ｄ”線上での浮遊ゲートの場合の断面図は図７（Ｂ）に示される構造と同様である。

次に、本変形例をＮＯＲ型ＥＥＰＲＯＭでＭＯＮＯＳ型ゲートに適用した場合の構成を図１６を用いて説明する。

本変形例はその等価回路図は図１４（Ａ）と同じであり、その上面図は図１４（Ｂ）と同じであり、その図１４（Ｂ）における“Ａ−Ｂ”線上での断面が図１６に相当し、その図１４（Ｂ）における“Ｃ−Ｄ”線上での断面が図５（Ｂ）と同じである。

図１６に示された断面では、図１５における浮遊ゲート型であるゲート電極３６の構造に替えて、図５（Ａ）に示されるＭＯＮＯＳ型であるゲート電極１３の構造が用いられていて、他の構成は図１５と同じである。

（第２の実施の形態の第２の変形例）本変形例はＡＮＤ型ＥＥＰＲＯＭに適用した例である。図１７，１８には浮遊ゲート型メモリセル構造を有する場合の例が示される。

図１７（Ａ）には、ＡＮＤメモリセルアレイの等価回路図が示される。浮遊ゲート電極を有するＭＯＳトランジスタからなる不揮発性メモリセルＭ０〜Ｍ１５が電流端子を並列に接続され、一端が選択トランジスタＳ１を介してデータ転送線ＢＬに接続されている。また他の一端は選択トランジスタＳ２を介して共通ソース線ＳＬに接続されている。また、それぞれのトランジスタは、同一のウエル上に形成されている。

それぞれのメモリセルＭ０〜Ｍ１５の制御電極は、データ選択線ＷＬ０〜Ｗｌ５に接続されている。また、データ転送線に沿った複数のメモリセルブロックから１つのメモリセルブロックを選択してデータ転送線に接続するため、選択トランジスタＳ１の制御電極はブロック選択線ＳＳＬに接続されている。

さらに、選択トランジスタＳ２の制御電極はブロック選択線ＧＳＬに接続されており、ＡＮＤ型メモリセルブロック６５（点線の領域）を形成している。本変形例では、メモリセルブロック６５に１６個、即ち２の４乗個のメモリセルが接続されている例を示したが、データ転送線ＢＬおよびデータ選択線ＷＬ０〜Ｗｌ５に接続するメモリセルの数は複数であればよく、２のｎ乗個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。

さらに、図１７（Ｂ）には、メモリセルブロック６５の上面図が示され、セル構造をわかりやすくするために、ゲート電極よりも下の構造のみを示している。図１７（Ｂ）において、左右方向に延びているブロック選択線ＳＳＬの上には、ビット線コンタクト６６が設けられていて、図１７（Ｂ）中上下方向に延びているビット線ＢＬから電位が選択トランジスタＳ１の拡散層に与えられている。また、図１７（Ｂ）中左右方向に延びているブロック選択線ＧＳＬの下方には共通ソース線コンタクト６７が設けられて、共通ソース線ＳＬから選択トランジスタＳ２へ電位が与えられている。

図１８（Ａ）は、図１７（Ｂ）における“Ａ−Ｂ”線上での断面を示し、図１８（Ｂ）は図１７（Ｂ）における“Ｃ−Ｄ”線上での断面を示す。例えば、３ｎｍから１５ｎｍの厚さからなるシリコン酸化膜またはオキシナイトライド膜から形成されたトンネルゲート絶縁膜３０を介して、例えばリンまたは砒素を１０^１８〜１０^２１ｃｍ^−３添加したポリシリコンからなる電荷蓄積層３１が１０ｎｍから５００ｎｍの厚さで形成されている。これらは、例えば、シリコン酸化膜からなる素子分離絶縁膜２６が形成されていない領域上に、Ｐ型ウエル６と自己整合的に形成されている。

この上に、例えば、厚さ５ｎｍから３０ｎｍの間のシリコン酸化膜またはオキシナイトライド膜、またはシリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなるインターポリ絶縁膜３２が形成されている。これは、例えば、Ｐ型ウエル６にトンネルゲート絶縁膜３０及び電荷蓄積層３１を全面堆積した後、パターニングしてＰ型ウエル６に達するまで、例えば０．０５〜０．５μｍの深さまでエッチングし、絶縁膜を埋め込むことで形成することができる。

このようにメモリセル部のトンネルゲート絶縁膜３０及び電荷蓄積層３１を段差の少ない平面に全面形成できるので、より均一性の向上した特性の揃った製膜を行うことができる。

また、セル部の層間絶縁膜６８とＮ型拡散層３７は、トンネル絶縁膜３０を形成する前にあらかじめトンネル絶縁膜３０を形成する部分に例えば、ポリシリコンによるマスク材を形成し、イオン注入によってＮ型拡散層３７を形成後、全面に層間絶縁膜６８を堆積し、ＣＭＰ及びエッチバックによってトンネル絶縁膜３０部分に相当する部分の前記マスク材を選択的に取り除くことで自己整合的に形成することができる。

さらに、ＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、ＣｏＳｉとポリシリコンのスタック構造、金属とポリシリコンとのスタック構造、又は金属やポリシリコン、ＷＳｉ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉなどの単層構造からなる制御ゲート３３が１０ｎｍから５００ｎｍの厚さで形成されている。この制御ゲート３３は、図１０（Ｂ）において隣接するメモリセルブロックで接続されるように図１８（Ｂ）において、紙面左右方向にブロック境界まで形成されており、データ選択線ＷＬ０〜ＷＬ１５及び、ブロック選択線ＳＳＬ．ＧＳＬを形成している。

なお、Ｐ型ウエル６は、Ｎ型ウエル５によってＰ型半導体基板４と独立に電圧印加できるようになっていることが、消去時の昇圧回路負荷を減らし消費電力を抑えるためには望ましい。メモリセル部のＰ型ウエル６はＮ型ウエル５によって囲まれていて、このＰ型ウエル６に消去電圧を印加した場合、メモリセル部以外は、昇圧されないので消費電力を抑制できる。

図１８（Ｂ）に示されるように、メモリセルに相当する断面において、これらゲート電極の下には、例えば５ｎｍから２００ｎｍの厚さのシリコン酸化膜又はオキシナイトライド膜からなる層間絶縁膜６８を挟んでソースまたはドレイン電極となるＮ型拡散層３７が形成されている。これらＮ型拡散層３７、電荷蓄積層３１、および制御ゲート３３により、電荷蓄積層に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されており、そのゲート長としては、０．５μｍ以下０．０１μｍ以上とする。

図１８（Ｂ）のように、層間絶縁膜６８はソース・ドレイン電極３７を覆うように、チャネル上にも形成される方が、ソース・ドレイン端での電界集中による異常書込みを防止する上で望ましい。これらソース・ドレインＮ型拡散層３７としては、例えばリンや砒素、アンチモンを表面濃度が１０^１７〜１０^２１ｃｍ^−３となるように深さ１０ｎｍから５００ｎｍの間で形成されている。さらに、これらＮ型拡散層３７はビット線ＢＬ方向に隣接するメモリセル同士で共有され、ＡＮＤ接続が実現されている。

また、ブロック選択線ＳＳＬ、ＧＳＬは、制御ゲート３３に接続されていて、ブロック選択線部では、電荷蓄積層３１と制御ゲート３３の間のインターポリ絶縁膜３２が剥離され、ＥＥＰＲＯＭのデータ選択線ＷＬ０〜ＷＬ１５と同層で形成されている。

ここで、図１７（Ｂ）及び図１８（Ａ）に示されるように、ブロック選択トランジスタＳ１は、Ｎ型拡散層３７をソース・ドレイン電極とし、制御ゲート３３をゲート電極としたＭＯＳＦＥＴとして形成されており、ブロック選択トランジスタＳ２は、Ｎ型拡散層３７をソース・ドレイン電極とし、制御ゲート３３をゲート電極としたＭＯＳＦＥＴとして形成されている。

ここで、ブロック選択トランジスタＳ１、Ｓ２のゲート電極のゲート長は、メモリセルのゲート電極のゲート長よりも長く、例えば、１μｍ以下０．０２μｍ以上で形成することにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。

次に、電荷蓄積層としてＳｉＮ等の絶縁膜を用いたＭＯＮＯＳ型メモリセル構造を有する場合について説明する。

図１９（Ａ）には、ＡＮＤメモリセルアレイの等価回路図が示される。ＭＯＮＯＳ型ゲート電極を有するＭＯＳトランジスタからなる不揮発性メモリセルＭ０〜Ｍ１５が電流端子を並列に接続され、一端が選択トランジスタＳ１を介してデータ転送線ＢＬに接続されている。また他の一端は選択トランジスタＳ２を介して共通ソース線ＳＬに接続されている。また、それぞれのトランジスタは、同一のウエル上に形成されている。

それぞれのメモリセルＭ０〜Ｍ１５の制御電極は、データ選択線ＷＬ０〜Ｗｌ５に接続されている。また、データ転送線ＢＬに沿った複数のメモリセルブロックから１つのメモリセルブロックを選択してデータ転送線ＢＬに接続するため、選択トランジスタＳ１の制御電極はブロック選択線ＳＳＬに接続されている。

さらに、選択トランジスタＳ２の制御電極はブロック選択線ＧＳＬに接続されており、ＡＮＤ型メモリセルブロック６５（点線の領域）を形成している。本変形例では、メモリセルブロック６５に１６個、即ち２の４乗個のメモリセルが接続されている例を示したが、データ転送線ＢＬおよびデータ選択線ＷＬ０〜Ｗｌ５に接続するメモリセルの数は複数であればよく、２のｎ乗個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。

さらに、図１９（Ｂ）には、メモリブロック６５の上面図が示され、セル構造をわかりやすくするために、ゲート電極よりも下の構造のみを示している。図１９（Ｂ）において、左右方向に延びているブロック選択線ＳＳＬの上には、ビット線コンタクト６６が設けられていて、図１９（Ｂ）中で、上下方向に延びているビット線ＢＬから電位が選択トランジスタＳ１の拡散層に与えられている。また、図１９（Ｂ）中で、左右方向に延びているブロック選択線ＧＳＬの下方には共通ソース線コンタクト６７が設けられて、共通ソース線ＳＬから選択トランジスタＳ２へ電位が与えられている。

図２０（Ａ）は、図１９（Ｂ）における“Ａ−Ｂ”線上での断面を示し、図２０（Ｂ）は図１９（Ｂ）における“Ｃ−Ｄ”線上での断面を示す。例えば、０．５から１０ｎｍの厚さからなるシリコン酸化膜またはオキシナイトライド膜からなるトンネルゲート絶縁膜７を介して、例えばポリシリコンやＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、または、ＮｉＳｉ,ＭｏＳｉ,ＴｉＳｉ,ＣｏＳｉとポリシリコンのスタック構造からなる制御ゲート１０が１０ｎｍから５００ｎｍの厚さで形成されている。

図２０（Ｂ）の断面に示されるように、トンネルゲート絶縁膜７上には、例えばシリコン窒化膜からなる電荷蓄積層８が４ｎｍから５０ｎｍの厚さで形成されている。この上に、例えば、厚さ２ｎｍから３０ｎｍの間のシリコン酸化膜またはオキシナイトライド膜からなるブロック絶縁膜９が形成されている。制御ゲート１０上には、例えばポリシリコン層が１０ｎｍから５００ｎｍの厚さでゲートキャップ絶縁膜１１が形成されているこれらは、例えば、シリコン酸化膜からなる素子分離絶縁膜２６が形成されていない領域上に、Ｐ型ウエル６と自己整合的に形成されている。

これは、例えば、Ｐ型ウエル６にトンネルゲート絶縁膜７、電荷蓄積層８、ブロック絶縁膜９、及び制御ゲート１０を全面堆積した後、パターニングしてＰ型ウエル６に達するまで、例えば０．０５〜０.５μｍの深さまでエッチングし、絶縁膜を埋め込むことで形成することができる。このようにトンネルゲート絶縁膜７、電荷蓄積層８、ブロック絶縁膜９を段差の少ない平面に全面形成できるので、均一性のより向上した特性の揃った製膜を行うことができる。

また、セル部の層間絶縁膜６８とＮ型拡散層３７は、トンネルゲート絶縁膜７を形成する前にあらかじめトンネルゲート絶縁膜７を形成する部分に例えば、ポリシリコンによるマスク材を形成し、イオン注入によってＮ型拡散層を形成後、全面に層間絶縁膜８を堆積し、ＣＭＰ（Chemical Mechanical Polishing）およびエッチバックによってトンネルゲート絶縁膜７部分に相当する部分の前記マスク材を選択的に取り除くことで自己整合的に形成することができる。その他の構造については図１８と同様であるので説明を省略する。

図５、６、１６、２０に示された形態では、ＭＯＮＯＳ型セルを用いているため、浮遊ゲート型ＥＥＰＲＯＭセルよりも書き込み電圧および消去電圧を低電圧化することができ、素子分離間隔を狭めゲート絶縁膜厚を薄膜化しても耐圧を維持することができる。

よって、高電圧が印加される回路の面積を小さくでき、チップ面積をより縮小することができる。さらに、浮遊ゲート型メモリセルと比較して、ＭＯＮＯＳ型メモリセルでは、電荷蓄積層８の厚さを２０ｎｍ以下に小さくでき、ゲート形成時のアスペクトをより低減でき、ゲート電極の加工形状を向上させ、層間絶縁膜２４のゲート間の埋め込みも向上させることができ、耐圧をより向上させることができる。

また、浮遊ゲート電極を形成するためのプロセスやスリット作成プロセスが不要であり、よりプロセス工程を短くすることができる。また、電荷蓄積層８が絶縁体で、１つ１つの電荷トラップに電荷が捕獲されているので、放射線に対して電荷が抜けにくく強い耐性を持たせることができる。

また図１９及び図２０では選択トランジスタはＭＯＳ構造をとっているがメモリセルと同じＭＯＮＯＳ構造としても良い。この場合、選択トランジスタとメモリセルトランジスタを作り分けるための工程を省略できるので製造コストが削減され、また作り分けのための余裕をとる必要が無いので選択トランジスタとメモリセル間の距離を小さくすることが可能で素子面積を縮小することができる。

書き込み、消去のいずれの状態も負電荷蓄積状態を用いているため不揮発性メモリのデータ保持特性を改善することが可能で、特に繰り返し書き換え後の消去状態のデータ保持特性を改善する。

また、ＭＯＮＯＳ型メモリセルにおいて、消去時間を短縮し、ＳｉＮの薄膜化によるデータ保持特性の低下を回避できるためＳｉＮを１２ｎｍ以下に薄膜化することが可能となり低電圧化に適し、正電荷蓄積状態を使わないため繰り返し書き換え後の信頼性を向上することが出来る。

また中性閾値が例えば０Ｖよりも高い場合には、「書き込み、消去のいずれの状態も負電荷蓄積状態を用いている」ということは、「書き込み、消去のいずれの閾値も正である」ということになるので、このような場合、第１の実施の形態においても本実施の形態と同様な効果がある。

（第３の実施の形態）図２１（Ａ）に本実施の形態におけるデータの記憶状態が示される。本実施の形態に特徴的なことはメモリセルの書き込み状態および消去状態のいずれの閾値も選択トランジスタの閾値よりも高いことである。図２１においては、横軸がメモリセル数を指し、縦軸が閾値を示す。

ここで、書き込み状態では、その閾値の分布は上限、下限ともにＶｒｅｆよりも大きい値になっている。消去状態では、その閾値の分布は上限、下限ともにＶｒｅｆよりは小さく、選択トランジスタの閾値Ｖｔｈｓｇよりは大きい値となっている。

また、場合により図２１（Ｂ）に示すように書き込み状態のすべて、及び消去状態の一部のメモリセルの閾値が選択トランジスタの閾値よりも高い、つまり消去状態の閾値分布が選択トランジスタの閾値をまたいでいることである。

ここで、書き込み状態では、その閾値の分布は上限、下限ともにＶｒｅｆよりも大きい値となっている。消去状態では、その閾値の分布は上限がＶｒｅｆよりは小さく、かつ、選択トランジスタの閾値Ｖｔｈｓｇよりも大きい値となっている。その下限はＶｔｈｓｇよりも小さい値となっている。

次に、図２２（Ａ）を用いて本実施形態をＮＡＮＤ型ＥＥＰＲＯＭに適用した場合の読み出し動作を説明する。ビット線ＢＬをプリチャージした後にフローティングにし、読み出し選択されたメモリセルＭ２の制御ゲートの電圧を読み出し電圧Ｖｒｅｆ、それ以外のメモリセルＭ０，Ｍ１、Ｍ３乃至Ｍ１５の制御ゲートの電圧を非選択読み出し電圧Ｖｒｅａｄ、選択トランジスタＳ１，Ｓ２のゲート電圧を電源電圧Ｖｃｃ、ソース線を０Ｖとして、読み出し選択されたメモリセルＭ２に電流が流れるか否かをビット線ＢＬで検出することにより行われる。

すなわち、読み出し選択されたメモリセルＭ２の閾値ＶｔｈがＶｒｅｆよりも大きい書き込み状態ならばメモリセルはオフになるのでビット線ＢＬはプリチャージ電位を保つ。

これに対して、読み出し選択されたメモリセルＭ２の閾値ＶｔｈがＶｒｅｆよりも小さい読み出し状態ならばメモリセルはオンするのでビット線ＢＬの電位はプリチャージ電位からΔＶだけ低下する。この電位変化をデータ回路（図示せず）内のセンスアンプで検知することによってメモリセルのデータが読み出される。

ここでＶｒｅｆは書き込み状態の閾値と消去状態の閾値の中間の電圧であり、Ｖｒｅａｄは書き込み状態の閾値よりも高い電圧であり、Ｖｃｃは選択トランジスタの閾値よりも高い電圧である。

また選択トランジスタＳ１，Ｓ２のゲートに与える電圧としてＶｃｃのかわりに図２２（Ｂ）に示すようにＶｒｅｆを与えても良い。

また、図２２（Ｃ）に示すように選択ゲートＳ１．Ｓ２にＶｒｅａｄを与えても良い。

また、図２２（Ｃ）でＶｒｅａｄをＶｃｃと等しく設定しても良いし、ＶｒｅｆをＶｃｃと等しく設定しても良い。これらの場合、読み出し時に扱う電圧の種類が減るので周辺回路を単純化して、面積や工程数を縮小させることができる。

次に、図２３（Ａ）を用いて本実施形態をＡＮＤ型ＥＥＰＲＯＭに適用した場合のデータの読み出し動作を説明する。まず、ビット線ＢＬをプリチャージした後にフローティングにし、読み出し選択されたメモリセルＭ２の制御ゲートの電圧を読み出し電圧Ｖｒｅｆに設定し、それ以外のメモリセルの制御ゲートの電圧を非選択読み出し電圧Ｖｒｅａｄに設定し、選択トランジスタＳ１，Ｓ２のゲート電圧を電源電圧Ｖｃｃとして、ソース線Ｓｏｕｒｃｅを０Ｖとして、読み出し選択されたメモリセルＭ２に電流が流れるか否かをビット線ＢＬで検出することにより行われる。

すなわち、読み出し選択されたメモリセルＭ２の閾値ＶｔｈがＶｒｅｆよりも大きい書き込み状態ならばメモリセルＭ２はオフになるのでビット線ＢＬはプリチャージ電位を保つ。これに対して読み出し選択されたメモリセルＭ２の閾値ＶｔｈがＶｒｅｆよりも小さい読み出し状態ならば、メモリセルＭ２はオンするのでビット線ＢＬの電位はプリチャージ電位からΔＶだけ低下する。この電位変化をセンスアンプで検知することによってメモリセルのデータが読み出される。

ここでＶｒｅｆは書き込み状態の閾値と消去状態の閾値の中間の電圧であり、Ｖｒｅａｄは消去状態の閾値よりも低い電圧であり、Ｖｃｃは選択トランジスタＳ１，Ｓ２の閾値よりも高い電圧である。

また選択トランジスタＳ１，Ｓ２のゲートに与える電圧としてＶｃｃの代わりに図２３（Ｂ）に示すようにＶｒｅｆを与えても良い。

また、図２３（Ｃ）に示すようにＶｒｅａｄを与えても良い。また、図２３（Ｃ）で、ＶｒｅａｄをＶｃｃとしても良いし、ＶｒｅｆをＶｃｃとしても良い。これらの場合、読み出し時に扱う電圧の種類が減るので周辺回路を単純化して面積や工程数を縮小させることができる。

なお、図２２及び図２３に示した等価回路図では選択トランジスタは電荷蓄積層を持たない構造となっているが、メモリセルと同じ不揮発性メモリ構造としても良い。この場合、選択トランジスタとメモリセルトランジスタを作り分けるための工程を省略できるので製造コストが削減され、また作り分けのための余裕をとる必要が無いので選択トランジスタとメモリセル間の距離を小さくすることが可能で素子面積を縮小することができる。

ＮＡＮＤ又はＡＮＤ型ＥＥＰＲＯＭの読み出し動作において、ビット線に流れる電流は主に読み出し選択されたメモリセルのチャネルコンダクタンスによって決定されるが、このほかに選択トランジスタのチャネルコンダクタンスの影響も受ける。つまり選択トランジスタの閾値ばらつきの影響をうけ、誤読み出しの原因となる。これを回避するためには選択トランジスタの閾値分布が読み出し時に選択ゲートにかかる電圧よりも十分低く、従って選択トランジスタのチャネルコンダクタンスがメモリセルに比べて十分大きいことが望ましい。

ここで、選択トランジスタのチャネルコンダクタンスがメモリセルに比べて、十分大きいとは、読み出し時にビット線を流れる電流が選択トランジスタの閾値によって変動しない範囲を指す。例えば、選択トランジスタの閾値がＶｔｈｓｇ、書き込みメモリの閾値がＶｔｈｗである場合、選択ゲート電圧Ｖｓｇ、読み出し非選択ゲート電圧をＶｒｅａｄとした場合、数８のようになる。

本実施の形態においては選択トランジスタの閾値がメモリセルの消去状態の閾値と同じか、メモリセルの閾値より低いために、選択トランジスタのチャネルコンダクタンスは常に十分に高く、選択トランジスタの閾値ばらつきがビット線電流に影響することはない。

また、本実施の形態においては読み出し動作時に選択ゲートに与える電圧を、選択メモリセルまたは非選択のメモリセルの制御ゲートに与える電圧と共通化することが出来るので、回路を単純化することが可能となる。

また、本実施の形態において選択トランジスタをメモリセルと同じ不揮発性メモリ構造とした場合には、メモリセルの消去時に選択トランジスタにもメモリセルと同様の電圧を印加すれば、選択トランジスタの閾値をメモリセルの消去閾値と同じにすることが可能である。また選択トランジスタにメモリセルよりも高い電圧を印加すればメモリセルよりも低い消去閾値とすることが可能である。

本実施の形態をＮＡＮＤ型ＥＥＰＲＯＭに適用した場合の等価回路図、平面図及び断面図は、図４、５、６，７に示される通りである。また、ＡＮＤ型ＥＥＰＲＯＭに適用した場合の等価回路図、平面図及び断面図は、図１７，１８，１９，２０に示される通りである。

以上の説明では、ＮＡＮＤ，ＮＯＲ及びＡＮＤ型ＥＥＰＲＯＭを例にしているが発明の実施形態はこれに限定されること無く、ＤＩＮＯＲ型等の記憶装置に適用することもできる。

またメモリセル構造として浮遊ゲート型とＭＯＮＯＳ型を例に説明したが、これに限らず電荷蓄積層を有するその他の半導体装置に対しても同様の効果がある。ここで、ＭＯＮＯＳメモリでは、ゲート電極が単層構造なので、ゲートに印加された電圧がすべて、電荷蓄積層下のＯＮＯ（Oxide-Nitride-Oxide）膜に印加されることになり、低電圧動作が可能である。

一方、浮遊ゲート型メモリでは、制御ゲートと浮遊ゲートの間にインターポリ絶縁膜が存在するため、ゲート電極に印加された電圧がすべてトンネル酸化膜に印加されることがなく、インターポリ絶縁膜及びトンネル酸化膜の両方に印加されるので、その動作はＭＯＮＯＳ型メモリよりも高電圧化が必要である。

また各実施の形態では図２４（Ａ）に示されるようにＶｒｅｆ以上の閾値の書き込み状態と、Ｖｒｅｆ以下の閾値の消去状態とを有し、一つのメモリセルに“書き込み”、“消去”のふたつの状態を記憶する２値メモリセルを例に説明したが、三つ以上の状態を記憶する多値メモリセルに適用することもできる。この場合のデータの記憶状態を図２４（Ｂ）を用いて説明する。

多値メモリセルにおいて、一つのメモリセルに記憶する状態の数をｎ（ｎは２以上の自然数）個として、閾値の低い順番に“１”状態、“２”状態・・・“ｎ”状態とする。また“１”状態と“２”状態を区別する電圧をＶｒｅｆ１とすると、上述した２値メモリセルの“消去状態”を多値メモリセルの“１”状態、２値メモリセルの“Ｖｒｅｆ” を多値メモリセルの“Ｖｒｅｆ１” と読みかえて、上記各実施の形態と同様の形態で実施することができる。

また、第３の実施の形態においては選択トランジスタの閾値Ｖｔｈｓｇを“１”状態〜“ｎ”状態のいずれかと同じ（分布中に含まれる）にすることができる。また読み出し動作時に選択ゲートに与える電圧をＶｒｅｆ１〜Ｖｒｅｆｎ−１のいずれかと同じにすることで第３の実施の形態と同様の効果を得ることができる。

発明の実施形態は上記実施例に限定されず、発明の趣旨を逸脱しない範囲で種々変形して使用することができる。またそれぞれの実施形態は単独で使用されるとは限らず、複数の実施の形態を組み合わせて使用することもできる。

（Ａ）は、第１の実施の形態におけるデータ読み出し動作を表す回路図であり、（Ｂ）は、第１の実施の形態におけるデータの記憶状態の一例を表す閾値の分布図であり、（Ｃ）は、第１の実施の形態におけるデータの記憶状態の一例を表す閾値の分布図である。 （Ａ）は、第１の実施の形態におけるリードディスターブを考慮した閾値設定を表す閾値の分布図であり、（Ｂ）は、不揮発性メモリのリードディスターブ特性を表す図である。 第１の実施の形態におけるリードディスターブを考慮した閾値設定を表す閾値とＶｒｅａｄとの関係図。 （Ａ）は、第１の実施の形態におけるＮＡＮＤメモリセルの一例の等価回路図であり、（Ｂ）は、第１の実施の形態におけるＮＡＮＤメモリセルの上面図である。 （Ａ）は、第１の実施の形態におけるＭＯＮＯＳ型ＮＡＮＤメモリセルの図４（Ｂ）における“Ａ−Ｂ”線上の断面図であり、（Ｂ）は、第１の実施の形態におけるＭＯＮＯＳ型ＮＡＮＤメモリセルの図４（Ｂ）における“Ｃ−Ｄ”線上の断面図である。 （Ａ）は、第１の実施の形態の変形例におけるＭＯＮＯＳ型ＮＡＮＤメモリセルの第２の例の等価回路図であり、（Ｂ）は、第１の実施の形態の第１の変形例におけるＭＯＮＯＳ型ＮＡＮＤメモリセルの図４（Ｂ）における“Ａ−Ｂ”線上の断面図である。 （Ａ）は、第１の実施の形態の第２の変形例における浮遊ゲート型ＮＡＮＤメモリセルの図４（Ｂ）における“Ａ−Ｂ”線上の断面図であり、（Ｂ）は、第１の実施の形態の第２の変形例における浮遊ゲート型ＮＡＮＤメモリセルの図４（Ｂ）における“Ｃ−Ｄ”線上の断面図である。 （Ａ）は、第２の実施の形態におけるデータの記憶状態の一例を表す閾値の分布図であり、（Ｂ）は、第２の実施の形態におけるデータの記憶状態の一例の書き込み状態を表す模式図であり、（Ｃ）は、第２の実施の形態におけるデータの記憶状態の一例の消去状態を表す模式図である。 （Ａ）は、第２の実施の形態におけるデータの記憶状態の第二の例を表す閾値の分布図であり、（Ｂ）は、第２の実施の形態におけるデータの記憶状態の第二の例の書き込み状態を表す模式図であり、（Ｃ）は、第２の実施の形態におけるデータの記憶状態の第二の例の第一の場合の消去状態を表す模式図であり、（Ｄ）は、第２の実施の形態におけるデータの記憶状態の第二の例の第二の場合の消去状態を表す模式図である。 （Ａ）は、第２の実施の形態におけるＮＡＮＤメモリセルの等価回路図であり、（Ｂ）は、第２の実施の形態におけるＡＮＤメモリセルの等価回路図であり、（Ｃ）は、第２の実施の形態におけるＮＯＲメモリセルの等価回路図である。 （Ａ）は、不揮発性メモリのデータ保持特性を表す図であり、（Ｂ）は、多くの負電荷が蓄積された状態の不揮発性メモリを表す模式図であり、（Ｃ）は、少数の負電荷が蓄積された状態の不揮発性メモリを表す模式図であり、（Ｄ）は、正電荷が蓄積された状態の不揮発性メモリを表す模式図である。 （Ａ）は、ＭＯＮＯＳメモリの消去時間と閾値の関係を表す図であり、（Ｂ）は、ＭＯＮＯＳメモリにおける消去動作を表す模式図である。 （Ａ）は、ＭＯＮＯＳメモリのデータ保持特性の電荷蓄積層ＳｉＮ膜厚依存性を表す図であり、（Ｂ）は、正電荷が蓄積された状態の不揮発性メモリを表す模式図であり、（Ｃ）は、負電荷が蓄積された状態の不揮発性メモリを表す模式図である。 （Ａ）は、第２の実施の形態の第１の変形例におけるＮＯＲメモリセルの等価回路図であり、（Ｂ）は、第２の実施の形態の第１の変形例におけるＮＯＲメモリセルの上面図である。 第２の実施の形態の第１の変形例において、ＮＯＲ浮遊ゲート型メモリの図１４（Ｂ）の“Ａ−Ｂ”線上での断面図。 第２の実施の形態の第１の変形例において、ＮＯＲ ＭＯＮＯＳ型メモリの図１４（Ｂ）の“Ａ−Ｂ”線上での断面図。 （Ａ）は、第２の実施の形態の第２の変形例において、ＡＮＤ浮遊ゲート型メモリの等価回路図であり、（Ｂ）は、第２の実施の形態の第２の変形例において、ＡＮＤ浮遊ゲート型メモリの上面図である。 （Ａ）は、図１７（Ｂ）における“Ａ−Ｂ”線上での断面図であり、（Ｂ）は、図１７（Ｂ）における“Ｃ−Ｄ”線上での断面図である。 （Ａ）は、第２の実施の形態の第２の変形例において、ＡＮＤＭＯＮＳ型メモリの等価回路図であり、（Ｂ）は、第２の実施の形態の第２の変形例において、ＡＮＤ ＭＯＮＯＳ型メモリの上面図である。 （Ａ）は、図１９（Ｂ）における“Ａ−Ｂ”線上での断面図であり、（Ｂ）は、図１９（Ｂ）における“Ｃ−Ｄ”線上での断面図である。 （Ａ）は、第３の実施の形態におけるデータの記憶状態の一例を表す閾値の分布図であり、（Ｂ）は、第３の実施の形態におけるデータの記憶状態の第二の例を表す閾値の分布図である。 （Ａ）は、第３の実施の形態のＮＡＮＤ型メモリにおける読み出し動作を表す第１の例の回路図、（Ｂ）は、第３の実施の形態のＮＡＮＤ型メモリにおける読み出し動作を表す第２の例の回路図、（Ｃ）は、第３の実施の形態のＮＡＮＤ型メモリにおける読み出し動作を表す第３の例の回路図である。 （Ａ）は、第３の実施の形態のＡＮＤ型メモリにおける読み出し動作を表す第１の例の回路図、（Ｂ）は、第３の実施の形態のＡＮＤ型メモリにおける読み出し動作を表す第２の例の回路図、（Ｃ）は、第３の実施の形態のＡＮＤ型メモリにおける読み出し動作を表す第３の例の回路図である。 （Ａ）は、２値セルにおけるデータ記憶状態を表す図であり、（Ｂ）は、多値セルにおけるデータ記憶状態を表す図である。 （Ａ）、（Ｂ）、（Ｃ）は、従来の浮遊ゲート型不揮発性メモリにおける消去動作を表す模式図であり、（Ｄ）、（Ｅ）、（Ｆ）は、従来のＭＯＮＯＳ型不揮発性メモリにおける消去動作を表す模式図である。 （Ａ）は、従来技術におけるデータ記憶状態を表す図であり、（Ｂ）は、従来技術における書き込み状態を表す模式図であり、（Ｃ）は、従来技術における消去状態を表す模式図である。 従来のＮＡＮＤ型メモリセルのデータの記憶状態を表す図。 従来のＮＡＮＤ型メモリセルの読み出し動作を説明する回路図。 （Ａ）は、従来のＮＡＮＤ型メモリセルの非選択セルの閾値変化を表す図であり、（Ｂ）は、従来のＮＡＮＤ型メモリセルの記憶状態の変化を表す図である。

符号の説明

１、２７，５５，５６，６５ メモリセルブロック
２，６１ ＢＬコンタクト
３ ＳＬコンタクト
４ Ｐ型半導体基板
５ Ｎ型ウエル
６ Ｐ型ウエル
７，３０ トンネルゲート絶縁膜
８，３１，５２，５９ 電荷蓄積層
９ ブロック絶縁膜
１０，３３，５３，６０ 制御ゲート（ワード線）
１１，３４ ゲートキャップ絶縁膜
１２，３５ ゲート側壁絶縁膜
１３，３６ メモリセルゲート
１４，１８, ２１, ３７ ソース・ドレインＮ型拡散層
１５，１６，３８，３９ ゲート電極
１７ ゲート絶縁膜
１９ データ転送線（ビット線）
２０，２２ コンタクト
２３ ソース線
２４ 層間膜
２５ 絶縁膜保護層
２６ 素子分離領域
３２ インターポリ絶縁膜
５０，５７ 半導体基板
５１，５８ ソース・ドレイン拡散層
６６ ビット線コンタクト
６７ 共通ソース線コンタクト
６８ 層間絶縁膜
ＢＬ、ＢＬ１，ＢＬ２ ビット線、データ転送線
ＧＳＬ，ＳＳＬ ブロック選択線
Ｍ０〜Ｍ１５、Ｍ０’〜Ｍ２’ メモリセル
Ｓ１、Ｓ２ 選択トランジスタ
Ｓｏｕｒｃｅ 共通ソース線
ＷＬ０〜ＷＬ１５ データ選択線（ワード線）

Claims (8)

1. 少なくとも一つの制御端子を有し、電気的に消去可能で、離散的なｎ値（ｎは２以上の整数）のデータを記憶する情報蓄積部を有し、少なくとも二つの電流端子間に配置された複数個のメモリエレメントを備え、
   前記ｎ値のデータを閾値の低い順に定められた離散的な第１乃至第ｎのすべての閾値電圧が、データ読み出し時に電流端子に印加される電圧のうち低い方の電圧に比べて高く、
   このメモリエレメントと電流端子を共有して配置され、
   前記電流端子間の導通状態と遮断状態とが切り替わる前記制御端子の電圧を閾値とすると、前記ｎ値のデータを閾値の低い順に定められた離散的な第１乃至第ｎのすべての閾値電圧よりも低い閾値電圧を有する選択エレメントとを備えることを特徴とする半導体記憶装置。
2. 少なくとも一つの制御端子を有し、電気的に消去可能で、離散的なｎ値（ｎは２以上の整数）のデータを記憶する情報蓄積部を有し、少なくとも二つの電流端子間に配置された複数個のメモリエレメントを備え、
   このメモリエレメントと前記電流端子を共有して選択エレメントが配置され、
   前記電流端子間の導通状態と遮断状態とが切り替わる前記制御端子の電圧を閾値として前記ｎ値のデータを閾値の低い順に定められた離散的な第１乃至第ｎの閾値電圧に対応させると、第ｍ（ｍは１以上ｎ以下の整数）のデータ記憶状態における閾値電圧が、前記選択エレメントの閾値電圧よりも高いメモリエレメントと、前記選択エレメントの閾値電圧よりも低いメモリエレメントとをともに備えることを特徴とする半導体記憶装置。
3. 少なくとも一つの制御端子を有し、電気的に消去可能で、離散的なｎ値（ｎは２以上の整数）のデータを記憶する情報蓄積部を有し、少なくとも二つの電流端子間に配置された複数個のメモリエレメントを備え、
   前記電流端子間の導通状態と遮断状態とが切り替わる前記制御端子の電圧を閾値とすると、
   前記電流端子間の導通状態と遮断状態とが切り替わる前記制御端子の電圧を閾値とし、前記ｎ値のデータを閾値の低い順に定められた離散的な第１乃至第ｎの閾値電圧に対応させると、
   前記選択エレメントのゲート端子にデータ読み出し時に与えられる電位が、前記メモリエレメントの第ｋ（ｋは１以上ｎ−１以下の整数）の閾値電圧より高く、かつ、第ｋ＋１の閾値電圧より低いことを特徴とする半導体記憶装置。
4. 前記メモリエレメントは複数個でメモリセルユニットを形成し、このメモリセルユニットの一端は第１の信号線に電気的に接続され、他端は隣接するメモリセルユニットで共通する配線に電気的に接続され、前記メモリエレメントを介して充電された前記第１の信号線の電位をセンスするデータ回路をさらに具備することを特徴とする請求項１乃至３のいずれか１項記載の半導体記憶装置。
5. 前記メモリエレメントおよび選択エレメントは半導体基板上に設けられたトランジスタであり、前記制御端子はトランジスタのゲート電極であることを特徴とする請求項１乃至４のいずれか１項記載の半導体記憶装置。
6. 前記情報蓄積部は半導体基板上に絶縁膜を間に介して設けられ、この絶縁膜はその膜厚が４ｎｍ以下であることを特徴とする請求項１乃至５のいずれか１項記載の半導体記憶装置。
7. 前記情報蓄積部の絶縁膜はシリコン窒化膜であり、前記情報蓄積部となる絶縁膜の物理膜厚は１５ｎｍ以下であることを特徴とする請求項１乃至６のいずれか１項記載の半導体記憶装置。
8. 前記メモリセルユニットは、電流端子間に直列に接続された複数個のメモリセルエレメントとその両端に接続された選択エレメントとを有するＮＡＮＤ型メモリセルユニットであることを特徴とする請求項４記載の半導体記憶装置。

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