JP2003338183A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JP2003338183A JP2003338183A JP2002146987A JP2002146987A JP2003338183A JP 2003338183 A JP2003338183 A JP 2003338183A JP 2002146987 A JP2002146987 A JP 2002146987A JP 2002146987 A JP2002146987 A JP 2002146987A JP 2003338183 A JP2003338183 A JP 2003338183A
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Abstract
(57)【要約】
【課題】 簡単な構成により、高い精度で、しかも高速
な書き込み動作を可能にした多値不揮発性メモリを提供
する。 【解決手段】 フローティングゲート、コントロールゲ
ート及びメモリセルのソース，ドレイン間に流れる書き
込み電流を制御する第３ゲートを備えたメモリセルが格
子配列されてなるメモリアレイに対する書き込み動作に
おいて、上記メモリアレイに与えられる複数の電圧のう
ち上記第３ゲートに与えられる電圧を他の電圧の変化が
終了した後に所望の電圧に設定することにより、簡単な
構成で高い精度でしかも高速な書き込み動作を実現す
る。
な書き込み動作を可能にした多値不揮発性メモリを提供
する。 【解決手段】 フローティングゲート、コントロールゲ
ート及びメモリセルのソース，ドレイン間に流れる書き
込み電流を制御する第３ゲートを備えたメモリセルが格
子配列されてなるメモリアレイに対する書き込み動作に
おいて、上記メモリアレイに与えられる複数の電圧のう
ち上記第３ゲートに与えられる電圧を他の電圧の変化が
終了した後に所望の電圧に設定することにより、簡単な
構成で高い精度でしかも高速な書き込み動作を実現す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性メモリ
に関し、例えばフローティングゲートとコントロールゲ
ートの他に、メモリセルのソース，ドレイン間に流れる
書き込み電流を制御する第３ゲートを備えたメモリセル
が格子配列されてなるメモリアレイを基本構成要素と
し、その書き込み技術に利用して特に有効な技術に関す
る。
に関し、例えばフローティングゲートとコントロールゲ
ートの他に、メモリセルのソース，ドレイン間に流れる
書き込み電流を制御する第３ゲートを備えたメモリセル
が格子配列されてなるメモリアレイを基本構成要素と
し、その書き込み技術に利用して特に有効な技術に関す
る。
【０００２】
【従来の技術】Ｆ−Ｎトンネル電流で書き込みと消去と
を行う一括消去型不揮発性メモリ（以下、単にフラッシ
ュメモリという）がある。このようなトンネル電流での
書き込み動作では、１つのメモリセルに２ビットの記憶
情報を記憶させるような多値メモリとして動作させる場
合でも、その書き込み時の電圧精度は、０．２Ｖ程度で
良い。
を行う一括消去型不揮発性メモリ（以下、単にフラッシ
ュメモリという）がある。このようなトンネル電流での
書き込み動作では、１つのメモリセルに２ビットの記憶
情報を記憶させるような多値メモリとして動作させる場
合でも、その書き込み時の電圧精度は、０．２Ｖ程度で
良い。
【０００３】
【発明が解決しようとする課題】本願出願人において
は、この発明に先立って書き込み時間等の短縮化のため
にホットエレクトロンを用いて書き込み動作を行うよう
にしたフラッシュメモリを開発した。このメモリセル
は、上記情報電荷を保持するフローティングゲート及び
コントロールゲートの他に、ドレイン−ソース間に流れ
る書き込み電流を制御する第３のゲート電極（ＡＧ）が
設けられる。この第３のゲート電極に供給される電圧Ａ
Ｇを制御することで、上記ドレイン−ソース間電流を設
定し、書き込み量を制御する。しかしながら、上記第３
ゲートに印加する制御電圧の書き込み速度の影響が大き
いので、１つのメモリセルに４値を持たせて２ビットの
情報を記憶させるようにした場合、しきい値分布を高い
精度で設定する必要があり、上記第３ゲートに供給する
制御電圧の設定に格別の配慮を必要とすることに気が付
いた。
は、この発明に先立って書き込み時間等の短縮化のため
にホットエレクトロンを用いて書き込み動作を行うよう
にしたフラッシュメモリを開発した。このメモリセル
は、上記情報電荷を保持するフローティングゲート及び
コントロールゲートの他に、ドレイン−ソース間に流れ
る書き込み電流を制御する第３のゲート電極（ＡＧ）が
設けられる。この第３のゲート電極に供給される電圧Ａ
Ｇを制御することで、上記ドレイン−ソース間電流を設
定し、書き込み量を制御する。しかしながら、上記第３
ゲートに印加する制御電圧の書き込み速度の影響が大き
いので、１つのメモリセルに４値を持たせて２ビットの
情報を記憶させるようにした場合、しきい値分布を高い
精度で設定する必要があり、上記第３ゲートに供給する
制御電圧の設定に格別の配慮を必要とすることに気が付
いた。
【０００４】この発明の目的は、簡単な構成により、高
い精度で、しかも高速な書き込み動作を可能にした不揮
発性メモリを提供することにある。この発明の前記なら
びにその他の目的と新規な特徴は、この明細書の記述及
び添付図面から明らかになるであろう。
い精度で、しかも高速な書き込み動作を可能にした不揮
発性メモリを提供することにある。この発明の前記なら
びにその他の目的と新規な特徴は、この明細書の記述及
び添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、フローティングゲート、コン
トロールゲート及びメモリセルのソース，ドレイン間に
流れる書き込み電流を制御する第３ゲートを備えたメモ
リセルが格子配列されてなるメモリアレイに対する書き
込み動作において、上記メモリアレイに与えられる複数
の電圧のうち上記第３ゲートに与えられる電圧を他の電
圧の変化が終了した後に所望の電圧に設定する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、フローティングゲート、コン
トロールゲート及びメモリセルのソース，ドレイン間に
流れる書き込み電流を制御する第３ゲートを備えたメモ
リセルが格子配列されてなるメモリアレイに対する書き
込み動作において、上記メモリアレイに与えられる複数
の電圧のうち上記第３ゲートに与えられる電圧を他の電
圧の変化が終了した後に所望の電圧に設定する。
【０００６】
【発明の実施の形態】図１は、この発明に係る不揮発性
メモリの一実施例のメモリアレイ部の回路図が示されて
いる。１つのメモリセルＭＣ１は、フローティングゲー
ト及びコントロールゲートを備えた不揮発性ＭＯＳＦＥ
ＴＱｍと、書き込み電流を制御するためのＭＯＳＦＥＴ
Ｑａとの直列回路から構成される。上記不揮発性ＭＯＳ
ＦＥＴＱｍは、フローティングゲートとコントロールゲ
ートとがスタックドゲート構造に形成される。上記ＭＯ
ＳＦＥＴＱａは通常のＭＯＳＦＥＴである。特に制限さ
れないが、高集積化のために上記ＭＯＳＦＥＴＱｍとＱ
ａとは、それぞれが一対のソース，ドレイン拡散層を持
つものではなく、一対のソース，ドレイン拡散層のチャ
ネル電流方向に対して、上記スタックド構造のフローテ
ィングゲート及びコントロールゲートと上記第３ゲート
（ＡＧ）としてのＭＯＳＦＥＴのゲートとが並んで配置
される複合構造とされる。
メモリの一実施例のメモリアレイ部の回路図が示されて
いる。１つのメモリセルＭＣ１は、フローティングゲー
ト及びコントロールゲートを備えた不揮発性ＭＯＳＦＥ
ＴＱｍと、書き込み電流を制御するためのＭＯＳＦＥＴ
Ｑａとの直列回路から構成される。上記不揮発性ＭＯＳ
ＦＥＴＱｍは、フローティングゲートとコントロールゲ
ートとがスタックドゲート構造に形成される。上記ＭＯ
ＳＦＥＴＱａは通常のＭＯＳＦＥＴである。特に制限さ
れないが、高集積化のために上記ＭＯＳＦＥＴＱｍとＱ
ａとは、それぞれが一対のソース，ドレイン拡散層を持
つものではなく、一対のソース，ドレイン拡散層のチャ
ネル電流方向に対して、上記スタックド構造のフローテ
ィングゲート及びコントロールゲートと上記第３ゲート
（ＡＧ）としてのＭＯＳＦＥＴのゲートとが並んで配置
される複合構造とされる。
【０００７】この実施例では、メモリアレイのビット線
は階層構造とされる。つまり、ビット線はグローバルビ
ット線Ｇ−ＢＬに対して、そのグーロバルビット線Ｇ−
ＢＬの延長方向に複数対のローカルビット線ＬＢが設け
られる。同図では、そのうちの一対のローカルビット線
Ｌ−ＢＬが例示的に示されている。上記グローバルビッ
ト線Ｇ−ＢＬは、同図では省略されていが、そのまま上
又は下方向に延長されて、同図に示すような選択ＭＯＳ
ＦＥＴＱ１とＱ２等を介して他のローカルビット線に接
続される。上記１つのローカルビット線は、メモリセル
との関係で選択的にローカルドレイン線ＬＤとしても用
いられる。
は階層構造とされる。つまり、ビット線はグローバルビ
ット線Ｇ−ＢＬに対して、そのグーロバルビット線Ｇ−
ＢＬの延長方向に複数対のローカルビット線ＬＢが設け
られる。同図では、そのうちの一対のローカルビット線
Ｌ−ＢＬが例示的に示されている。上記グローバルビッ
ト線Ｇ−ＢＬは、同図では省略されていが、そのまま上
又は下方向に延長されて、同図に示すような選択ＭＯＳ
ＦＥＴＱ１とＱ２等を介して他のローカルビット線に接
続される。上記１つのローカルビット線は、メモリセル
との関係で選択的にローカルドレイン線ＬＤとしても用
いられる。
【０００８】同図においては、グーロバルビット線Ｇ−
ＢＬは、選択側と非選択側の２つが例示的に示されてお
り、それぞれに対して２対のローカルビット線が設けら
れる。上記２つのグローバルビット線Ｇ−ＢＬに対応さ
れた合計４本のローカルビット線の間に、合計３個のメ
モリセルＭＣが設けられる。右端のローカルビット線に
設けられるメモリセルの反対側は、図示しない右隣のグ
ーロバルビット線に対応したローカルビット線とされ
る。
ＢＬは、選択側と非選択側の２つが例示的に示されてお
り、それぞれに対して２対のローカルビット線が設けら
れる。上記２つのグローバルビット線Ｇ−ＢＬに対応さ
れた合計４本のローカルビット線の間に、合計３個のメ
モリセルＭＣが設けられる。右端のローカルビット線に
設けられるメモリセルの反対側は、図示しない右隣のグ
ーロバルビット線に対応したローカルビット線とされ
る。
【０００９】一対のローカルビット線の一端は、０側と
１側とに決められてスイッチＭＯＳＦＥＴＱ１とＱ２を
介してグローバルビット線Ｇ−ＢＬに接続され、他端は
逆に１側と０側とに決められてスイッチＭＯＳＦＥＴＱ
３とＱ３を介して共通ドレイン線ＣＤに接続される。上
記クローバルビット線Ｇ−ＢＬとの接続を行うスイッチ
ＭＯＳＦＥＴＱ１とＱ２のゲートは、選択信号線ＳＳ０
ｉとＳＳ１ｉに接続される。上記共通ドレイン線ＣＤと
の接続を行うスイッチＭＯＳＦＥＴＱ３とＱ４のゲート
は、選択信号線ＳＤ１ｉとＳＤ０ｉに接続される。
１側とに決められてスイッチＭＯＳＦＥＴＱ１とＱ２を
介してグローバルビット線Ｇ−ＢＬに接続され、他端は
逆に１側と０側とに決められてスイッチＭＯＳＦＥＴＱ
３とＱ３を介して共通ドレイン線ＣＤに接続される。上
記クローバルビット線Ｇ−ＢＬとの接続を行うスイッチ
ＭＯＳＦＥＴＱ１とＱ２のゲートは、選択信号線ＳＳ０
ｉとＳＳ１ｉに接続される。上記共通ドレイン線ＣＤと
の接続を行うスイッチＭＯＳＦＥＴＱ３とＱ４のゲート
は、選択信号線ＳＤ１ｉとＳＤ０ｉに接続される。
【００１０】メモリセルの不揮発性ＭＯＳＦＥＴのコン
トロールゲートは、ワード線ＷＬに接続される。同図で
は、選択ワード線ＷＬと非選択ワード線の２本が代表と
して例示的に示されている。上記選択信号線ＳＳ０ｉと
ＳＳ１ｉ及びＳＤ１ｉとＳＤ０ｉと上記ワード線ＷＬと
は、上記ローカルビット線、グローバルビット線の延長
方向である第１方向とは直交する第２方向に延長され
る。
トロールゲートは、ワード線ＷＬに接続される。同図で
は、選択ワード線ＷＬと非選択ワード線の２本が代表と
して例示的に示されている。上記選択信号線ＳＳ０ｉと
ＳＳ１ｉ及びＳＤ１ｉとＳＤ０ｉと上記ワード線ＷＬと
は、上記ローカルビット線、グローバルビット線の延長
方向である第１方向とは直交する第２方向に延長され
る。
【００１１】例えば、メモリセルＭＣ１に対して書き込
み動作を行うときには、選択信号線ＳＳ１ｉが０Ｖの非
選択レベルとされ、選択信号線ＳＳ０ｉが７Ｖの選択レ
ベルにされる。これにより、スイッチＭＯＳＦＥＴＱ１
がオン状態でＭＯＳＦＥＴＱ２がオフ状態となり、グロ
ーバルビット線Ｇ−ＢＬに一方（左側）ローカルビット
線ＬＢＬを接続する。このとき、選択信号線ＳＤ０ｉが
７Ｖの選択レベルとされ、選択信号線ＳＤ１ｉが０Ｖの
非選択レベルとされる。これにより、ＭＯＳＦＥＴＱ３
がオフ状態でＭＯＳＦＥＴＱ４がオン状態となり、共通
ドレイン線に他方（右側）のローカルビット線を接続
し、ローカルドレイン線ＬＤとして動作させる。
み動作を行うときには、選択信号線ＳＳ１ｉが０Ｖの非
選択レベルとされ、選択信号線ＳＳ０ｉが７Ｖの選択レ
ベルにされる。これにより、スイッチＭＯＳＦＥＴＱ１
がオン状態でＭＯＳＦＥＴＱ２がオフ状態となり、グロ
ーバルビット線Ｇ−ＢＬに一方（左側）ローカルビット
線ＬＢＬを接続する。このとき、選択信号線ＳＤ０ｉが
７Ｖの選択レベルとされ、選択信号線ＳＤ１ｉが０Ｖの
非選択レベルとされる。これにより、ＭＯＳＦＥＴＱ３
がオフ状態でＭＯＳＦＥＴＱ４がオン状態となり、共通
ドレイン線に他方（右側）のローカルビット線を接続
し、ローカルドレイン線ＬＤとして動作させる。
【００１２】上記メモリセルの第３ゲートは、ローカル
ビット線の０側と１側に対応して０側のローカルビット
線に対応した第３ゲートには、制御電圧ＡＧ０が供給さ
れ、１側のローカルビット線に対応した第３ゲートに
は、制御電圧ＡＧ１が供給される。
ビット線の０側と１側に対応して０側のローカルビット
線に対応した第３ゲートには、制御電圧ＡＧ０が供給さ
れ、１側のローカルビット線に対応した第３ゲートに
は、制御電圧ＡＧ１が供給される。
【００１３】これに対して、メモリセルＭＣ２に対して
書き込み動作を行うときには、選択信号線ＳＳ０ｉが０
Ｖの非選択レベルとされ、選択信号線ＳＳ１ｉが７Ｖの
選択レベルにされる。スイッチＭＯＳＦＥＴＱ１がオフ
状態でＭＯＳＦＥＴＱ２がオン状態となり、グローバル
ビット線Ｇ−ＢＬに他方（右側）ローカルビット線ＬＢ
Ｌを接続する。このとき、選択信号線ＳＤ１ｉが７Ｖの
選択レベルとされ、選択信号線ＳＤ０ｉが０Ｖの非選択
レベルとされる。これにより、ＭＯＳＦＥＴＱ４がオフ
状態でＭＯＳＦＥＴＱ７がオン状態となり、共通ドレイ
ン線ＣＤに他方のグローバルビット線Ｇ−ＢＬに対応し
たローカルビット線ＬＢＬを接続し、ローカルドレイン
線ＬＤとして動作させる。このように、１つのローカル
ビット線ＬＢＬは、その選択動作に対応してメモリセル
のソース線又はドレイン線として動作させられて高集積
化が図られる。
書き込み動作を行うときには、選択信号線ＳＳ０ｉが０
Ｖの非選択レベルとされ、選択信号線ＳＳ１ｉが７Ｖの
選択レベルにされる。スイッチＭＯＳＦＥＴＱ１がオフ
状態でＭＯＳＦＥＴＱ２がオン状態となり、グローバル
ビット線Ｇ−ＢＬに他方（右側）ローカルビット線ＬＢ
Ｌを接続する。このとき、選択信号線ＳＤ１ｉが７Ｖの
選択レベルとされ、選択信号線ＳＤ０ｉが０Ｖの非選択
レベルとされる。これにより、ＭＯＳＦＥＴＱ４がオフ
状態でＭＯＳＦＥＴＱ７がオン状態となり、共通ドレイ
ン線ＣＤに他方のグローバルビット線Ｇ−ＢＬに対応し
たローカルビット線ＬＢＬを接続し、ローカルドレイン
線ＬＤとして動作させる。このように、１つのローカル
ビット線ＬＢＬは、その選択動作に対応してメモリセル
のソース線又はドレイン線として動作させられて高集積
化が図られる。
【００１４】上記のメモリセルＭＣ１に対する書き込み
動作では、グローバルビット線Ｇ−ＢＬ（選択側）に
は、０Ｖが伝えられ、非選択側のグローバルビット線Ｇ
−ＢＬには０．８Ｖが供給される。共通ドレイン線ＣＤ
には書き込み電圧Ｖｗｄが供給される。また、選択側の
制御電圧ＡＧ０は０．６Ｖにされ、非選択側の制御電圧
ＡＧ１は０Ｖにされる。また、ワード線は選択レベル
（Ｖｗｗ）にされる。したがって、メモリセルＭＣ１に
対して制御電圧ＡＧ０の電圧に対応したメモリ電流が流
れ、そのときに発生するホットエレクトロンによってフ
ローティンクゲートに電子の注入が行われる。上記のよ
うにワード線ＷＬが選択状態で、非選択グローバルビッ
ト線Ｇ−ＢＬに接続されたローカルビット線（非選択）
は、非選択グローバルビット線Ｇ−ＢＬの０．８Ｖの非
選択レベルによりメモリ電流が流れないようにされて書
き込み動作が行われない。
動作では、グローバルビット線Ｇ−ＢＬ（選択側）に
は、０Ｖが伝えられ、非選択側のグローバルビット線Ｇ
−ＢＬには０．８Ｖが供給される。共通ドレイン線ＣＤ
には書き込み電圧Ｖｗｄが供給される。また、選択側の
制御電圧ＡＧ０は０．６Ｖにされ、非選択側の制御電圧
ＡＧ１は０Ｖにされる。また、ワード線は選択レベル
（Ｖｗｗ）にされる。したがって、メモリセルＭＣ１に
対して制御電圧ＡＧ０の電圧に対応したメモリ電流が流
れ、そのときに発生するホットエレクトロンによってフ
ローティンクゲートに電子の注入が行われる。上記のよ
うにワード線ＷＬが選択状態で、非選択グローバルビッ
ト線Ｇ−ＢＬに接続されたローカルビット線（非選択）
は、非選択グローバルビット線Ｇ−ＢＬの０．８Ｖの非
選択レベルによりメモリ電流が流れないようにされて書
き込み動作が行われない。
【００１５】しかしながら、図３の波形図に示すよう
に、書き込み動作を行うために上記各電圧を一斉に所定
電位に変化させた場合、選択側の制御電圧ＡＧ０には非
選択ローカルビット線Ｌ−ＢＬが０Ｖから０．８Ｖに変
化するときの電圧変化が寄生容量を介して伝えられて一
時的に点線で示したように本来の電圧Ｖａｗより（例え
ば０．６Ｖ）よりも大きくなってしまう。また、非選択
側の制御電圧ＡＧ１に対しては、ローカルドレイン線Ｌ
Ｄが０Ｖから共通ドレイン線の選択電圧Ｖｗｄに変化す
るときの電圧変化が寄生容量を介して伝えられて一時的
に浮き上がってしまい、メモリセルＭＣ２にリーク電流
を流してしまう。
に、書き込み動作を行うために上記各電圧を一斉に所定
電位に変化させた場合、選択側の制御電圧ＡＧ０には非
選択ローカルビット線Ｌ−ＢＬが０Ｖから０．８Ｖに変
化するときの電圧変化が寄生容量を介して伝えられて一
時的に点線で示したように本来の電圧Ｖａｗより（例え
ば０．６Ｖ）よりも大きくなってしまう。また、非選択
側の制御電圧ＡＧ１に対しては、ローカルドレイン線Ｌ
Ｄが０Ｖから共通ドレイン線の選択電圧Ｖｗｄに変化す
るときの電圧変化が寄生容量を介して伝えられて一時的
に浮き上がってしまい、メモリセルＭＣ２にリーク電流
を流してしまう。
【００１６】つまり、メモリセルＭＣ１は書きこまれる
メモリセルであり、メモリセルＭＣ２とＭＣ３は、書き
こまれないメモリセルである。本来は、メモリセルＭＣ
１のＡＧ電圧が印加されるＭＯＳＦＥＴＱａはオン状態
であり、メモリセルＭＣ２とＭＣ３のＡＧ電圧が印加さ
れるＭＯＳＦＥＴＱａはオフ状態にされる。
メモリセルであり、メモリセルＭＣ２とＭＣ３は、書き
こまれないメモリセルである。本来は、メモリセルＭＣ
１のＡＧ電圧が印加されるＭＯＳＦＥＴＱａはオン状態
であり、メモリセルＭＣ２とＭＣ３のＡＧ電圧が印加さ
れるＭＯＳＦＥＴＱａはオフ状態にされる。
【００１７】しかしながら、ＡＧ電圧と他の電圧を同時
に立ち上げると上記のように非選択ＡＧがＣＤrain（＝
Ｖｗｄ）のカップリングにより浮き、ＡＧ電圧が印加さ
れるＭＯＳＦＥＴＱａオン状態となり、本来書きこまれ
ないはずのメモリセルにリーク電流が流れる。そうする
と書き込まれるはずのメモリセルＭＣ１はゲート・ドレ
イン間の電位差が小さくなり、書き込み時間が遅くな
る。また、非選択ＬＢＬとのカップリングで選択ＡＧ０
が浮き、メモリセルＭＣ３のＡＧ電圧が印加されるＭＯ
ＳＦＥＴＱａオン状態となり、本来書き込まれないはず
のメモリセルに電流が流れ、誤書き込みされてしまう。
に立ち上げると上記のように非選択ＡＧがＣＤrain（＝
Ｖｗｄ）のカップリングにより浮き、ＡＧ電圧が印加さ
れるＭＯＳＦＥＴＱａオン状態となり、本来書きこまれ
ないはずのメモリセルにリーク電流が流れる。そうする
と書き込まれるはずのメモリセルＭＣ１はゲート・ドレ
イン間の電位差が小さくなり、書き込み時間が遅くな
る。また、非選択ＬＢＬとのカップリングで選択ＡＧ０
が浮き、メモリセルＭＣ３のＡＧ電圧が印加されるＭＯ
ＳＦＥＴＱａオン状態となり、本来書き込まれないはず
のメモリセルに電流が流れ、誤書き込みされてしまう。
【００１８】図４にＡＧ電圧と書き込み特性の関係を説
明する特性図が示されている。メモリセルの書き込み特
性はＡＧ電圧に対して指数関数的に変動する。そのため
ＡＧ電圧がノイズにより少しでも高くなると書き込み特
性は非常に速くなる。
明する特性図が示されている。メモリセルの書き込み特
性はＡＧ電圧に対して指数関数的に変動する。そのため
ＡＧ電圧がノイズにより少しでも高くなると書き込み特
性は非常に速くなる。
【００１９】図５には、書き込み特性とメモリＶthの関
係を示す特性図が示され、図６には書き込み特性が速い
ときのメモリメモリＶth分布図が示されている。図５の
ように、書き込み特性が通常のときは書き込みバイアス
１回で制御電圧の範囲にメモリＶthが収まるが書き込み
特性が速いと制御電圧の範囲を越えてしまい、図６の分
布図のように 'レベル１’ないし 'レベル３’のそれぞ
れでの上裾判定でＮＧとなり、書き込みエラーとなる。
そのためにはＡＧ電圧にノイズをのせないようにするこ
とが極めて重要になることを本願発明者は発見したので
ある。
係を示す特性図が示され、図６には書き込み特性が速い
ときのメモリメモリＶth分布図が示されている。図５の
ように、書き込み特性が通常のときは書き込みバイアス
１回で制御電圧の範囲にメモリＶthが収まるが書き込み
特性が速いと制御電圧の範囲を越えてしまい、図６の分
布図のように 'レベル１’ないし 'レベル３’のそれぞ
れでの上裾判定でＮＧとなり、書き込みエラーとなる。
そのためにはＡＧ電圧にノイズをのせないようにするこ
とが極めて重要になることを本願発明者は発見したので
ある。
【００２０】図２には、この発明に係る不揮発性メモリ
の書き込み動作の一例を説明するための波形図が示され
ている。この実施例では、ＡＧ電圧にノイズがのらない
ようにするために、ＡＧ電圧を一番最後に立ち上げて書
き込みを行うようにする。つまり、選択信号線ＳＳ０
ｉ、ＳＤ０ｉをそれぞれ所定電位Ｖｗｔに立ち上げた後
に、非選択ローカルビット線に書き込み阻止の電圧０．
８Ｖに立ち上げ、ワード線を選択レベル（Ｖｗｗ）に立
ち上げ、最後に選択側の制御電圧ＡＧ０を所定電圧に立
ち上げる。
の書き込み動作の一例を説明するための波形図が示され
ている。この実施例では、ＡＧ電圧にノイズがのらない
ようにするために、ＡＧ電圧を一番最後に立ち上げて書
き込みを行うようにする。つまり、選択信号線ＳＳ０
ｉ、ＳＤ０ｉをそれぞれ所定電位Ｖｗｔに立ち上げた後
に、非選択ローカルビット線に書き込み阻止の電圧０．
８Ｖに立ち上げ、ワード線を選択レベル（Ｖｗｗ）に立
ち上げ、最後に選択側の制御電圧ＡＧ０を所定電圧に立
ち上げる。
【００２１】例えば、上記選択信号線ＳＳ０ｉ、ＳＤ０
ｉの電圧変化により、上記ＡＧ０やＡＧ１にカップリン
グノイズが乗ること自体は防ぎようがないが、このとき
にはワード線ＷＬが非選択であるので上記ＡＧ電圧に多
少のノイズが乗ってもメモリセルには殆どリーク電流は
流れない。ワード線ＷＬの選択動作により、それと一部
でしか交差しない制御電圧ＡＧの供給線とのカップリン
グは無視できるからワード線ＷＬの選択時にはＡＧ電圧
にはカップリングノイズが乗らない。したがって、最後
に制御電圧ＡＧを所定電位にすることにより、高い精度
で制御されたメモリ電流のともにメモリセルへの書き込
み動作が可能となり、高速でしかも高精度での書き込み
動作を実現できる。
ｉの電圧変化により、上記ＡＧ０やＡＧ１にカップリン
グノイズが乗ること自体は防ぎようがないが、このとき
にはワード線ＷＬが非選択であるので上記ＡＧ電圧に多
少のノイズが乗ってもメモリセルには殆どリーク電流は
流れない。ワード線ＷＬの選択動作により、それと一部
でしか交差しない制御電圧ＡＧの供給線とのカップリン
グは無視できるからワード線ＷＬの選択時にはＡＧ電圧
にはカップリングノイズが乗らない。したがって、最後
に制御電圧ＡＧを所定電位にすることにより、高い精度
で制御されたメモリ電流のともにメモリセルへの書き込
み動作が可能となり、高速でしかも高精度での書き込み
動作を実現できる。
【００２２】読み出し動作は次のように行われる。選択
メモリセルのワード線ＷＬにたとえば所定の正の電圧
を、また、選択メモリセルのドレインとなる拡散層ＬＤ
にたとえば１Ｖの正の電圧を印加する。選択メモリセル
のソースとなる拡散層ＬＢＬ、すべての第３ゲートＡ
Ｇ、ウェル、非選択ワード線ＷＬを０Ｖに設定し、上記
ワード線の選択レベルに対してメモリ電流が流れるか否
かにより、前記のような４通りのしきい値分布を判定す
る。
メモリセルのワード線ＷＬにたとえば所定の正の電圧
を、また、選択メモリセルのドレインとなる拡散層ＬＤ
にたとえば１Ｖの正の電圧を印加する。選択メモリセル
のソースとなる拡散層ＬＢＬ、すべての第３ゲートＡ
Ｇ、ウェル、非選択ワード線ＷＬを０Ｖに設定し、上記
ワード線の選択レベルに対してメモリ電流が流れるか否
かにより、前記のような４通りのしきい値分布を判定す
る。
【００２３】消去動作は、次のように行われる。ワード
線ＷＬたとえば−１３．５Ｖの負の電圧を、また、すベ
ての第３ゲートＡＧにたとえば３．３Ｖといった比較的
小さな正の電圧を印加する。各拡散層Ｄｎ−２〜Ｄｎ＋
２、ウェル、非選択ワード線ＷＬは０Ｖである。これに
より、選択ワード線ＷＬ上のすべてのメモリセルにおい
て、浮遊ゲートから第３ゲートにファウラー−ノールド
ハイム型トンネリング現象により電子の放出が生じ、メ
モリセルのしきい値が低下して消去が行われる。
線ＷＬたとえば−１３．５Ｖの負の電圧を、また、すベ
ての第３ゲートＡＧにたとえば３．３Ｖといった比較的
小さな正の電圧を印加する。各拡散層Ｄｎ−２〜Ｄｎ＋
２、ウェル、非選択ワード線ＷＬは０Ｖである。これに
より、選択ワード線ＷＬ上のすべてのメモリセルにおい
て、浮遊ゲートから第３ゲートにファウラー−ノールド
ハイム型トンネリング現象により電子の放出が生じ、メ
モリセルのしきい値が低下して消去が行われる。
【００２４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、メモリセルの構造は、種々の実施形態を採ることが
できる。ビット線は階層方式である必要はない。記憶情
報は、１つのメモリセルに２値を記憶させるものであっ
てもよい。ビット線とソース線の構成は、上記のように
共用化するものの他、それぞれを独立に設けるものであ
ってもよい。この発明は、第３ゲート（ＡＧＭＯＳＦＥ
Ｔ）を持つ不揮発性メモリに広く利用できる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、メモリセルの構造は、種々の実施形態を採ることが
できる。ビット線は階層方式である必要はない。記憶情
報は、１つのメモリセルに２値を記憶させるものであっ
てもよい。ビット線とソース線の構成は、上記のように
共用化するものの他、それぞれを独立に設けるものであ
ってもよい。この発明は、第３ゲート（ＡＧＭＯＳＦＥ
Ｔ）を持つ不揮発性メモリに広く利用できる。
【００２５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、フローティングゲート、コ
ントロールゲート及びメモリセルのソース，ドレイン間
に流れる書き込み電流を制御する第３ゲートを備えたメ
モリセルが格子配列されてなるメモリアレイに対する書
き込み動作において、上記メモリアレイに与えられる複
数の電圧のうち上記第３ゲートに与えられる電圧を他の
電圧の変化が終了した後に所望の電圧に設定することに
より、簡単な構成で高い精度でしかも高速な書き込み動
作を実現することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、フローティングゲート、コ
ントロールゲート及びメモリセルのソース，ドレイン間
に流れる書き込み電流を制御する第３ゲートを備えたメ
モリセルが格子配列されてなるメモリアレイに対する書
き込み動作において、上記メモリアレイに与えられる複
数の電圧のうち上記第３ゲートに与えられる電圧を他の
電圧の変化が終了した後に所望の電圧に設定することに
より、簡単な構成で高い精度でしかも高速な書き込み動
作を実現することができる。
【図１】この発明に係る不揮発性メモリの一実施例のメ
モリアレイ部を示す回路図である。
モリアレイ部を示す回路図である。
【図２】この発明に係る不揮発性メモリの書き込み動作
の一例を説明するための波形図である。
の一例を説明するための波形図である。
【図３】この発明に先立って検討された不揮発性メモリ
の書き込み動作を説明するための波形図である。
の書き込み動作を説明するための波形図である。
【図４】この発明に用いられるメモリセルのＡＧ電圧と
書き込み特性の関係を説明する特性図である。
書き込み特性の関係を説明する特性図である。
【図５】この発明に用いられるメモリセルの書き込み特
性とメモリＶthの関係を示す特性図である。
性とメモリＶthの関係を示す特性図である。
【図６】この発明に用いられるメモリセルの書き込み特
性が速いときのメモリメモリＶth分布図である。
性が速いときのメモリメモリＶth分布図である。
【符号の説明】
ＭＣ１〜ＭＣ３…メモリセル、ＷＬ…ワード線、Ｇ−Ｂ
Ｌ…グローバルビット線、ＬＢＬ…ローカルビット線、
ＬＤ…ローカルドレイン線、ＣＤ…共通ドレイン線、Ｓ
Ｓ０ｉ，ＳＳ１ｉ…選択信号線、ＳＤ０ｉ，ＳＤ１ｉ…
選択信号線、Ｑ１〜Ｑ８…ＭＯＳＦＥＴ。
Ｌ…グローバルビット線、ＬＢＬ…ローカルビット線、
ＬＤ…ローカルドレイン線、ＣＤ…共通ドレイン線、Ｓ
Ｓ０ｉ，ＳＳ１ｉ…選択信号線、ＳＤ０ｉ，ＳＤ１ｉ…
選択信号線、Ｑ１〜Ｑ８…ＭＯＳＦＥＴ。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
(72)発明者 湯浅 真二
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 金光 道太郎
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 高瀬 賢順
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
(72)発明者 倉田 英明
東京都国分寺市東恋ケ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 5B025 AA01 AC02 AD04 AD15 AE05
AE08
5F083 EP02 EP23 EP35 EP77 ER09
ER16 GA12 ZA21
5F101 BA01 BB05 BC02 BC11 BD33
BE05 BE07 BF05
Claims (4)
- 【請求項１】 フローティングゲート、コントロールゲ
ート及びメモリセルのソース，ドレイン間に流れる書き
込み電流を制御する第３ゲートを備えたメモリセルが格
子配列されてなるメモリアレイを含み、 書き込み動作において、上記メモリアレイに与えられる
複数の電圧のうち上記第３ゲートが接続される配線と隣
接して配置される配線に与えられる電圧の変化が終了し
た後に上記第３ゲートに所望の電圧を与えることを特徴
とする不揮発性メモリ。 - 【請求項２】 請求項１において、 上記１つのメモリセルは、フローティングゲートとコン
トロールゲートとを備えた不揮発性ＭＯＳＦＥＴと、上
記第３ゲートを備えたＭＯＳＦＥＴとの直列回路からな
り，一対のソース，ドレイン拡散層間のチャネル電流経
路に対して上記不揮発性ＭＯＳＦＥＴのフローティング
ゲート及びその上層に形成されたコントロールゲートと
上記第３ゲートとが並んで形成されてなることを特徴と
する不揮発性メモリ。 - 【請求項３】 請求項２において、 上記メモリアレイに与えられる複数の電圧のうち、上記
一対のソース，ドレイン拡散層に与えられる電圧を変化
させ、その次に上記コントロールゲートに与えられる電
圧を変化させ、最後に上記第３ゲートに与えられる電圧
を変化させることを特徴とする不揮発性メモリ。 - 【請求項４】 請求項３において、 上記１つのメモリセルには、２ビット以上の記憶情報が
格納されてなることを特徴とする不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002146987A JP2003338183A (ja) | 2002-05-22 | 2002-05-22 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002146987A JP2003338183A (ja) | 2002-05-22 | 2002-05-22 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003338183A true JP2003338183A (ja) | 2003-11-28 |
Family
ID=29705756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002146987A Pending JP2003338183A (ja) | 2002-05-22 | 2002-05-22 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003338183A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009545115A (ja) * | 2006-07-26 | 2009-12-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 機能不全時に電気素子を非活性化する装置及び方法 |
-
2002
- 2002-05-22 JP JP2002146987A patent/JP2003338183A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009545115A (ja) * | 2006-07-26 | 2009-12-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 機能不全時に電気素子を非活性化する装置及び方法 |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050408 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070906 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080410 |