JP2011090734A - 半導体記憶装置 - Google Patents

Abstract

【課題】取り出した信号を外部に出力するための信号線からビット線に流れ込むリーク電流を抑制することができる、半導体記憶装置を提供する。
【解決手段】具体的には、ＮＭＯＳトランジスタ３８をＮＭＯＳトランジスタ３４と直列に接続し、ＰＭＯＳトランジスタ４０のソースを電源に、ドレインをＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３８との間のノードＮに接続した。これにより、データ線信号ｄａｔａが「Ｈ」レベルにプリチャージされている場合に、非選択信号である「Ｌ」レベルのビット線選択信号Ｖが入力されるビット線選択回路２３では、ノードＮが「Ｈ」レベルにプリチャージされ、ＮＭＯＳトランジスタ３４のソースとドレインとの電位差がなくなるため、データ線ｄａｔａからノードＮを介してビット線ＢＬへ流れ込むリーク電流が防止される。
【選択図】図１

Description

本発明は、半導体記憶装置、特にビット線プリチャージ方式を用いた半導体記憶装置に関するものである。

一般に、メモリ等の半導体記憶装置では、半導体記憶装置内部で種々のリーク電流が発生する場合がある。リーク電流が発生することにより、消費電力の増加等の問題が生じる。

そのため、リーク電流を抑制する技術がある。例えば、特許文献１には、揮発性メモリであるＳＲＡＭ（スタティック型ＲＡＭ）等の半導体集積回路装置において発生するリーク電流である、ＭＯＳＦＥＴのサブスレッショルド電流を抑制することにより、消費電力の増加を抑制する技術が記載されている。

また、特許文献２には、ＳＲＡＭ等のビット線プリチャージ方式を用いた半導体記憶装置において発生するリーク電流である、メモリセルにアクセスする際のビット線のプリチャージによりビット線からメモリセルに流れ込むリーク電流を削減することにより、消費電力を削減する技術が記載されている。

特開２００６−０４０４３１号公報 特開２００６−２２８２９４号公報

一方、半導体記憶装置において、メモリセルから読み出した信号（記憶されているデータ）を外部に出力するための信号線からビット線に流れ込むリーク電流が発生する場合がある。

図３に従来のビット線プリチャージ方式を用いた半導体記憶装置の具体的一例として、不揮発性メモリであるＮＡＮＤ型マスクＲＯＭの概略構成の一例を示す。

従来の半導体記憶装置１００は、入力バッファ回路１１２、コントロール回路１１４、ロウデコーダ回路１１６、カラムデコーダ回路１１８、メモリセルアレイ１２０、ビット線選択回路１２２、及びＡＭＰ回路１２４を備えて構成されている。

メモリセルアレイ１２０は、メモリセルを構成する、ｍ＋１行、ｎ＋１列に配置された（ｍ＋１）×（ｎ＋１）個のＮＭＯＳトランジスタ１３０と、ｍ＋１個のプリチャージ用ＮＭＯＳトランジスタ１３１と、を含んでいる。なお、個々を区別せず、ＮＭＯＳトランジスタ１３０を総称する場合は、単にＮＭＯＳトランジスタ１３０と言い、ｉ行ｊ列目に配置されたＮＭＯＳトランジスタ１３０を称する場合は、ＮＭＯＳトランジスタ１３０〈ｉ，ｊ〉と言う。また同様に、プリチャージ用ＮＭＯＳトランジスタ１３１を総称する場合は、単にプリチャージ用ＮＭＯＳトランジスタ１３１と言い、ｊ列目に配置されたプリチャージ用ＮＭＯＳトランジスタ１３１を称する場合は、プリチャージ用ＮＭＯＳトランジスタ１３１〈ｊ〉と言う。

ビット線選択回路１２２は、入力されたビット線選択信号Ｖ〈０〉〜Ｖ〈ｍ〉に基づいてビット線ＢＬ〈０〉〜ＢＬ〈ｍ〉のいずれか１つを選択するためのものであり、ｍ＋１個のビット線選択回路１２３を含んでいる。

半導体記憶装置１００の外部から入力された外部コントロール信号／ＰＣは、入力バッファ回路１１２を介してコントロール回路１１４に入力される。コントロール回路１１４は、入力された外部コントロール信号／ＰＣに応じて、ビット線ＢＬをプリチャージするための制御信号であるビット線プリチャージ制御信号ｐｒｅｂを生成して、ビット線ＢＬをプリチャージするためのＰＭＯＳトランジスタ４４のゲートとプリチャージ用ＮＭＯＳトランジスタ１３１に出力する。

ＰＭＯＳトランジスタ１４４は、ソースが電源に接続されており、ドレインがビット線選択回路１２３からＡＭＰ回路１２４にｄａｔａ信号を出力するためのデータ線ｄａｔａに接続されている。ＰＭＯＳトランジスタ１４４は、ビット線プリチャージ制御信号ｐｒｅｂが「Ｌ」レベルの場合にオン状態になり、データ線ｄａｔａに電圧を印加することによりビット線選択回路２３により選択された１つのビット線ＢＬをプリチャージする。

半導体記憶装置１００の外部から入力された外部アドレス信号ＡＤＤは、入力バッファ回路１１２を介してロウデコーダ回路１１６及びカラムデコーダ回路１１８に入力される。

ロウデコーダ回路１１６は、入力された外部アドレス信号ＡＤＤに基づいて、ワード線信号ＷＬ〈０〉〜ＷＬ〈ｎ〉を生成し、各々ワード線ＷＬ〈０〉〜ＷＬ〈ｎ〉によりメモリセルアレイ１２０に出力する。ワード線信号ＷＬ〈０〉〜ＷＬ〈ｎ〉は、「Ｈ」レベルで非選択、「Ｌ」レベルで選択を示している。

ワード線ＷＬ〈０〉〜ＷＬ〈ｎ〉は、メモリセルアレイ１２０のＮＭＯＳトランジスタ１３０のゲートに接続されている。ソースとドレインがショートされているＮＭＯＳトランジスタ１３０では、ワード線信号ＷＬが「Ｌ」レベルの場合でも、電流がドレインからソースに流れる。一方、ソースとドレインがショートされていないＮＭＯＳトランジスタ１３０では、ワード線信号ＷＬが「Ｌ」レベルの場合は、電流が流れない。

カラムデコーダ回路１１８は、入力された外部アドレス信号ＡＤＤに基づいて、ビット線選択信号Ｖ〈０〉〜Ｖ〈ｍ〉を生成し、ビット線選択線Ｖ〈０〉〜Ｖ〈ｍ〉によりビット線選択回路２２の対応するビット線選択回路２３に出力する。

ビット線選択回路２２は、ビット線ＢＬ毎にビット線選択回路２３を備えており、入力されたビット線選択信号Ｖ〈０〉〜Ｖ〈ｍ〉に基づいて、アドレスに応じたいずれか１つのビット線ＢＬ〈０〉〜ＢＬ〈ｍ〉を選択し、ＡＭＰ回路１２４と接続する。

次に従来の半導体記憶装置１００の読み出し動作について説明する。図４は、半導体記憶装置１００における読み出し動作のタイミングチャートの一例である。なお、図４では具体的一例として、外部アドレス信号ＡＤＤがアドレス〈０，０〉を指示している場合（アドレス〈０，０〉を読み出す場合）を示している。

外部から外部コントロール信号／ＰＣが入力バッファ回路１１２に入力される。コントロール回路１１４は、入力バッファ回路１１２から外部コントロール信号／ＰＣが入力されると、ビット線プリチャージ制御信号ｐｒｅｂを生成する。ビット線プリチャージ制御信号ｐｒｅｂが「Ｌ」レベルの場合に、ＰＭＯＳトランジスタ４４のゲートがオン状態になり、プリチャージされてデータ線信号ｄａｔａが「Ｈ」レベルになる。また、プリチャージ用ＮＭＯＳトランジスタ１３１のゲートがオフ状態になる。

また、外部から入力バッファ回路１１２を介してカラムデコーダ回路１１８に入力された外部アドレス信号ＡＤＤによって選択されたいずれか１つのビット線ＢＬ〈０〉〜ＢＬ〈ｍ〉は、「Ｈ」レベルにプリチャージされる。図４では、ビット線選択信号Ｖ〈０〉が「Ｈ」レベル、ビット線選択信号Ｖ〈１〉〜Ｖ〈ｍ〉が「Ｌ」レベルであって、ビット線ＢＬ〈０〉が選択されている場合を示している。

また、外部アドレス信号ＡＤＤに従ってロウデコーダ回路１１６でワード線信号ＷＬ〈０〉〜ＷＬ〈ｎ〉のうちいずれか１つが選択される。図４では、ワード線信号ＷＬ〈０〉が「Ｌ」レベル、ワード線信号ＷＬ〈１〉〜ＷＬ〈ｎ〉が「Ｈ」レベルであって、ワード線信号ＷＬ〈０〉が選択されている場合を示している。外部コントロール信号／ＰＣが「Ｈ」レベルになると、プリチャージ動作が終了し、読み出し動作を開始する。

ＮＭＯＳトランジスタ１３０〈０，０〉のソースとドレインとは、ショートされていないので、ＮＭＯＳトランジスタ１３０〈０，０〉には電流が流れず、ビット線信号ＢＬ〈０〉は「Ｈ」レベルが保持される。従ってＡＭＰ回路１２４から出力される外部出力信号ＯＵＴＤは「Ｌ」レベルになる。

しかしながら、外部コントロール信号／ＰＣが「Ｈ」レベルである期間が長くなると、データ線信号ｄａｔａからビット線信号ＢＬに流れ込むリーク電流により、データ線信号ｄａｔａのプリチャージレベルを保持できず、外部出力信号ＯＵＴＤの出力レベルが反転し、誤動作するという問題があった。

ビット線選択信号Ｖ〈０〉が「Ｈ」レベル、ビット線選択信号Ｖ〈１〉〜Ｖ〈ｍ〉が「Ｌ」レベルの状態では、ビット線選択回路１２３〈０〉では、データ線ｄａｔａとビット線ＢＬ〈０〉と、に接続されたＮＭＯＳトランジスタ１３４〈０〉がオン状態、ＮＭＯＳトランジスタ１３６〈０〉がオフ状態になっている。一方、ビット線選択回路１２３〈１〉〜１２３〈ｍ〉では、ＮＭＯＳトランジスタ１３４〈１〉〜１３４〈ｍ〉がオフ状態、ＮＭＯＳトランジスタ１３６〈１〉〜１３６〈ｍ〉がオン状態になっている。

ビット線選択回路１２３〈１〉〜１２３〈ｍ〉のＮＭＯＳトランジスタ１３４〈１〉〜１３４〈ｍ〉では、データ線信号ｄａｔａが「Ｈ」レベル、ビット線信号ＢＬ〈１〉〜ＢＬ〈ｍ〉が「Ｌ」レベルであるため、両者の電位差により、リーク電流が発生する。すなわち、データ線ｄａｔａからビット線ＢＬ〈１〉〜〈ｍ〉にリーク電流が流れ込む。リーク電流の発生により、データ線信号ｄａｔａの電位が減少し、ビット線信号ＢＬ〈０〉はプリチャージレベル（「Ｈ」レベル）を保持できなくなり、データ線信号ｄａｔａの電圧がＡＭＰ回路１２４の閾値よりも低下すると、外部出力信号ＯＵＴＤのレベルが「Ｌ」レベルから「Ｈ」レベルに反転して、誤動作となる。図４では、タイミングｔになると、データ線信号ｄａｔａの電圧低下により、外部出力信号ＯＵＴＤの信号レベルが反転し、誤動作となる。

特に、行数ｍが大きくなると、リーク電流が発生するビット線選択回路１２３の数も大きくなるため、リーク電流が増加するので、データ線信号ｄａｔａの電圧がＡＭＰ回路１２４の閾値よりも低下しやすくなり、誤動作が起きやすくなる。

本発明は、上述した問題を解決するために提案されたものであり、取り出した信号を外部に出力するための信号線からビット線に流れ込むリーク電流を抑制することができる、半導体記憶装置を提供することを目的とする。

上記目的を達成するために、請求項１に記載の半導体記憶装置は、行列状に配置され、前記行列状の列毎に設けられたビット線によりデータが読み出される、複数のメモリセルと、前記ビット線毎に設けられたビット線選択ラインのうち、いずれか１つのビット線選択ラインに選択信号を出力し、その他のビット線選択ラインに非選択信号を出力する選択信号出力手段と、前記メモリセルに記憶されているデータに応じたレベルの信号を外部に出力するデータ線の電位をプリチャージする第１のプリチャージ手段と、（１）前記ビット線と前記データ線との間に設けられ、前記ビット線選択ラインが接続されており、前記選択信号が入力された場合は、前記ビット線と前記データ線とを導通させて、前記ビット線の電位を前記第１のプリチャージ手段によりプリチャージされた前記データ線の電位によりプリチャージし、前記非選択信号が入力された場合は、前記ビット線と前記データ線とを導通させない、第２のプリチャージ手段と、（２）前記ビット線及び前記ビット線選択ラインに接続されており、前記非選択信号が入力された場合は、前記ビット線の電位を前記第１のプリチャージ手段によりプリチャージされた前記データ線の電位よりも低くする電位降下手段と、（３）前記第２のプリチャージ手段と、前記電位降下手段が前記ビット線に接続されている接続点と、の間の前記ビット線及び前記ビット線選択ラインに接続されており、前記非選択信号が入力された場合は、前記第２のプリチャージ手段と前記電位降下手段が前記ビット線に接続されている接続点との間の前記ビット線をプリチャージする第３のプリチャージ手段と、を含むビット線選択部を、前記ビット線毎に備えたビット線選択手段と、を備える。

請求項２に記載の半導体記憶装置１０は、請求項１に記載の半導体記憶装置において、前記第３のプリチャージ手段は、非選択信号が入力された場合は、前記第２のプリチャージ手段と前記電位降下手段が前記ビット線に接続されている接続点との間の前記ビット線を、前記第１のプリチャージ手段によりプリチャージされた前記データ線の電位と同じレベルの電位にプリチャージする。

請求項３に記載の半導体記憶装置１０は、請求項１または請求項２に記載の半導体記憶装置において、前記第２のプリチャージ手段は、前記選択信号が入力された場合は電流を導通し、前記非選択信号が入力された場合は電流を導通させない第１のトランジスタであり、前記電位降下手段は、前記選択信号が入力された場合は電位を保持し、前記非選択信号が入力された場合は電位を降下させる第２のトランジスタであり、前記第３のプリチャージ手段は、前記第１のトランジスタと前記第２のトランジスタが前記ビット線に接続されている接続点との間をプリチャージする。

請求項４に記載の半導体記憶装置は、請求項３に記載の半導体記憶装置において、前記第３のプリチャージ手段は、（１）前記第１のトランジスタと直列に接続されるとともに、前記ビット線選択ラインが接続されており、前記選択信号が入力された場合は電流を導通し、前記非選択信号が入力された場合は電流を導通しない第３のトランジスタと、（２）前記第１のトランジスタと前記第３のトランジスタとの間に接続されるとともに、前記ビット線選択ラインが接続されており、前記選択信号が入力された場合は前記第１のトランジスタと前記第３のトランジスタとの間をプリチャージせず、前記非選択信号が入力された場合は前記第１トランジスタと前記トランジスタとの間をプリチャージする第４のトランジスタと、を備える。

請求項５に記載の半導体記憶装置は、請求項１から請求項４の何れか１項に記載の半導体記憶装置において、前記データ線の電位を増幅して、外部に出力する増幅手段を備える。

本発明によれば、取り出した信号を外部に出力するための信号線からビット線に流れ込むリーク電流を抑制することができる、という効果を奏する。

実施の形態に係る半導体記憶装置の概略構成の一例を示す概略構成図である。 実施の形態に係る半導体記憶装置におけるメモリセルに記憶されているデータを読み出す動作を説明するためのタイミングチャートである。 従来の半導体記憶装置の概略構成の一例を示す概略構成図である。 従来の半導体記憶装置におけるメモリセルに記憶されているデータを読み出す動作を説明するためのタイミングチャートである。

以下、図面を参照して本発明の実施の形態の半導体記憶装置について詳細に説明する。図１は、本実施の形態の半導体記憶装置の概略構成の一例を示す概略構成図である。本実施の形態の半導体記憶装置１０は、半導体記憶装置の具体的一例として、マスクＲＯＭである場合を示している。なお、以下の説明では、信号線の名称と当該信号線を流れる信号の名称とを同一としている。また、個々の回路や信号線、信号等を示す場合は、個々を識別するための符号を「〈〉」（例えば、「〈０〉」、「〈ｍ〉」等）として付して言い、総称する場合は当該符号を省略して言う。

半導体記憶装置１０は、入力バッファ回路１２、コントロール回路１４、ロウデコーダ回路１６、カラムデコーダ回路１８、メモリセルアレイ２０、ビット線選択回路２２、ＡＭＰ回路２４、及びＰＭＯＳトランジスタ４４を備えて構成されている。

メモリセルアレイ２０は、メモリセルを構成する、ｍ＋１行、ｎ＋１列に配置された（ｍ＋１）×（ｎ＋１）個のＮＭＯＳトランジスタ３０と、プリチャージ用ＮＭＯＳトランジスタ３１と、を含んでいる。なお、個々を区別せず、ＮＭＯＳトランジスタ３０を総称する場合は、単にＮＭＯＳトランジスタ３０と言い、ｉ行ｊ列目に配置されたＮＭＯＳトランジスタ３０を称する場合は、その位置を示した符号を付し、ＮＭＯＳトランジスタ３０〈ｉ，ｊ〉と言う。

本実施の形態の半導体記憶装置１０は、マスクＲＯＭであり、データが記憶されている（「１」が記憶されている）ＮＭＯＳトランジスタ３０はソースとドレインとがショートしており、データが記憶されていない（「０」が記憶されている）ＮＭＯＳトランジスタ３０はソースとドレインとがショートしていないように構成されている。

本実施の形態の半導体記憶装置１０では、半導体記憶装置１０の外部から入力された外部コントロール信号／ＰＣが、入力バッファ回路１２を介してコントロール回路１４に入力される。外部コントロール信号／ＰＣは、ビット線選択回路２２からＡＭＰ回路２４にｄａｔａ信号を出力するためのデータ線ｄａｔａをプリチャージするタイミングを制御する信号である。コントロール回路１４は、入力された外部コントロール信号／ＰＣに応じて、ビット線ＢＬをプリチャージするための制御信号であるビット線プリチャージ制御信号ｐｒｅｂを生成して、ビット線ＢＬをプリチャージするためのＰＭＯＳトランジスタ４４のゲート、及びプリチャージ用ＮＭＯＳトランジスタ３１のゲートに出力する。ビット線プリチャージ制御信号ｐｒｅｂは、「Ｌ」ベルの場合はプリチャージし、「Ｈ」レベルの場合はプリチャージしないように制御する制御信号である。

ＰＭＯＳトランジスタ４４は、ソースが電源に接続されており、ドレインがデータ線ｄａｔａに接続されている。ＰＭＯＳトランジスタ４４は、ビット線プリチャージ制御信号ｐｒｅｂが「Ｌ」レベルの場合にオン状態になり、データ線ｄａｔａに電圧を印加して「Ｈ」レベルにプリチャージする。

また、本実施の形態の半導体記憶装置１０では、半導体記憶装置１０の外部から入力された外部アドレス信号ＡＤＤが、入力バッファ回路１２を介してロウデコーダ回路１６及びカラムデコーダ回路１８に入力される。外部アドレス信号ＡＤＤは、選択する（本実施の形態では記憶されている情報を読み出すためにアクセスする）ＮＭＯＳトランジスタ３０のアドレス（行及び列）を示す信号である。

ロウデコーダ回路１６には、外部アドレス信号ＡＤＤが入力される。ロウデコーダ回路１６は、入力された外部アドレス信号ＡＤＤに基づいてワード線信号ＷＬ〈０〉〜ＷＬ〈ｎ〉を生成し、各々ワード線ＷＬ〈０〉〜ＷＬ〈ｎ〉によりメモリセルアレイ２０に出力する。ワード線信号ＷＬは、非選択の場合は「Ｈ」レベルの非選択信号であり、選択する場合は「Ｌ」レベルの選択信号である。従って、ｎ＋１本のワード線ＷＬ〈０〉〜ＷＬ〈ｎ〉のうち、選択する１本の信号レベルが「Ｌ」レベル、選択しないｎ本の信号レベルが「Ｈ」レベルとなる。

ワード線ＷＬは、メモリセルアレイ２０のＮＭＯＳトランジスタ３０のゲートに接続されている。ソースとドレインとがショートされているＮＭＯＳトランジスタ３０では、ワード線信号ＷＬが「Ｌ」レベルの場合でも、電流がドレインからソースに流れる。一方、ソースとドレインがショートされていないＮＭＯＳトランジスタ３０では、ワード線信号ＷＬが「Ｌ」レベルの場合は、電流が流れない。なお、図１では具体的一例として、ＮＭＯＳトランジスタ３０〈０，１〉及びＮＭＯＳトランジスタ３０〈１，０〉のソースとドレインとがショートされている場合を示している。

カラムデコーダ回路１８は、入力された外部アドレス信号ＡＤＤに基づいて、ビット線選択信号Ｖ〈０〉〜Ｖ〈ｍ〉を生成し、ビット線選択線Ｖ〈０〉〜Ｖ〈ｍ〉により各々対応するビット線選択回路２３〈０〉〜２３〈ｍ〉に出力する。ビット線選択信号Ｖは、選択する場合は「Ｈ」レベルの選択信号であり、非選択の場合は「Ｌ」レベルの非選択信号である。従って、ｍ＋１本のビット線選択線Ｖ〈０〉〜Ｖ〈ｍ〉のうち、選択する１本の信号レベルが「Ｈ」レベル、選択しないｍ本の信号レベルが「Ｌ」レベルとなる。

ビット線選択回路２２は、入力されたビット線選択信号Ｖ〈０〉〜Ｖ〈ｍ〉に基づいてビット線ＢＬ〈０〉〜ＢＬ〈ｍ〉のいずれかを選択するためのものであり、アドレスに応じた１つのビット線ＢＬを選択し、選択したビット線ＢＬとデータ線ｄａｔａとを導通させることにより、選択したビット線ＢＬとＡＭＰ回路２４とを接続する。ビット線選択回路２２は、ビット線ＢＬ毎にビット線選択回路２３を備えている。

ビット線選択回路２３は、インバータ３２、ＮＭＯＳトランジスタ３４、ＮＭＯＳトランジスタ３６、ＮＭＯＳトランジスタ３８、及びＰＭＯＳトランジスタ４０を含んで構成されている。

ＮＭＯＳトランジスタ３６は、ビット線ＢＬに接続されており、また、インバータ３２を介してゲートにビット線選択線Ｖが接続されている。ＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３８とは直列に接続されており、各々のゲートには、ビット線選択線Ｖが接続されている。ＮＭＯＳトランジスタ３４のＮＭＯＳトランジスタ３８に接続されていない側は、データ線ｄａｔａに接続されている。また、ＮＭＯＳトランジスタ３８のＮＭＯＳトランジスタ３４に接続されていない側は、ビット線ＢＬに接続されている。ＰＭＯＳトランジスタ４０は、ソースが電源に接続されており、ドレインがＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３８との間のノードＮに接続されている。また、ゲートがビット線選択線Ｖに接続されている。

ビット線選択信号Ｖが「Ｈ」レベルの選択信号の場合は、ＮＭＯＳトランジスタ３６及びＰＭＯＳトランジスタ４０はオフ状態になり、一方、ＮＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３８はオン状態になる。従って、ビット線ＢＬとデータ線ｄａｔａとが導通される。

ビット線選択信号Ｖが「Ｌ」レベルの非選択信号の場合は、ＮＭＯＳトランジスタ３６及びＰＭＯＳトランジスタ４０がオン状態になり、一方、ＮＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３８はオフ状態になる。従って、ビット線ＢＬとデータ線ｄａｔａとが導通されず、ＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３８との間のノードが、ＰＭＯＳトランジスタ４０の電源から供給される電圧により、「Ｈ」レベルにプリチャージされる。

半導体記憶装置１０のＡＭＰ回路２４は、センスアンプ等のアンプ４６を含んでおり、データ線ｄａｔａにより入力されたデータ線信号ｄａｔａを増幅した外部出力信号ＯＵＴＤを外部出力線ＯＵＴＤにより、半導体記憶装置１０の外部に出力する。

次に、本実施の形態の半導体記憶装置１０の読み出し動作について説明する。

本実施の形態の半導体記憶装置１０は、マスクＲＯＭであるため、読み出し動作の概略は、次のようになる。外部コントロール信号／ＰＣに基づいて生成されたビット線プリチャージ制御信号ｐｒｅｂによりデータ線ｄａｔａがプリチャージされる。次いで、外部アドレス信号ＡＤＤに基づいて生成されたビット線選択信号Ｖに応じて、ビット線選択回路２３により選択された１つのビット線ＢＬがプリチャージされる。外部アドレス信号ＡＤＤに基づいて生成されたワード線信号ＷＬが生成される。ビット線信号ＢＬ及びワード線信号ＷＬにより選択されたＮＭＯＳトランジスタ３０のドレインとソースとがショートされている場合は、ソース・ドレイン間に電流が流れ、メモリセルアレイ２０を電流が流れてグランドに落ちるため、入力されたビット線信号ＢＬの信号レベルが「Ｈ」レベルから「Ｌ」レベルになる。一方、選択されたＮＭＯＳトランジスタ３０のドレインとソースとがショートされていない場合は、電流が流れず、入力されたビット線信号ＢＬの信号レベル（「Ｈ」レベル）が保持される。

図２は、半導体記憶装置１０における読み出し動作のタイミングチャートの一例である。なお、図２では、具体的一例として、外部アドレス信号ＡＤＤがアドレス〈０，０〉を指示している場合、すなわちＮＭＯＳトランジスタ３０〈０，０〉に記憶されているデータを読み出す場合を示している。

外部コントロール信号／ＰＣが外部から入力バッファ回路１２に入力される。コントロール回路１４は、入力バッファ回路１２から外部コントロール信号／ＰＣが入力されると、ビット線プリチャージ制御信号ｐｒｅｂを生成する。図２では、入力される外部コントロール信号／ＰＣが「Ｈ」レベルから「Ｌ」レベルに変化したのに応じて、生成されるビット線プリチャージ制御信号ｐｒｅｂも「Ｈ」レベルから「Ｌ」レベルに変化する。なお、ビット線プリチャージ制御信号ｐｒｅｂが「Ｌ」レベルの期間が、データ線ｄａｔａ（ビット線信号ＢＬ）のプリチャージ期間に対応する。

ビット線プリチャージ制御信号ｐｒｅｂが「Ｌ」レベルに変化すると、ＰＭＯＳトランジスタ４４がオン状態に、また、プリチャージ用ＮＭＯＳトランジスタ３１がオフ状態になる。ソースに接続された電源からデータ線ｄａｔａに電圧を供給し、データ線ｄａｔａを「Ｈ」レベルにプリチャージする。これにより、データ線信号ｄａｔａは「Ｌ」レベルから「Ｈ」レベルに変化する。

一方、入力バッファ回路１２を介してロウデコーダ回路１６及びカラムデコーダ回路１８に外部アドレス信号ＡＤＤが入力される。カラムデコーダ回路１８は、外部アドレス信号ＡＤＤに基づいて、ビット線選択信号Ｖを生成し、ビット線選択回路２２に出力する。なお、本実施の形態では、ビット線選択信号Ｖ〈０〉は「Ｈ」レベルの選択信号、ビット線選択信号Ｖ〈１〉〜Ｖ〈ｍ〉は「Ｌ」レベルの非選択信号である。

ビット線選択信号Ｖ〈０〉が入力されるビット線選択回路２３〈０〉では、ＮＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３８がオン状態になると共に、ＮＭＯＳトランジスタ３６及びＰＭＯＳトランジスタ４０がオフ状態になる。これにより、データ線ｄａｔａとビット線信号ＢＬ〈０〉とが接続された状態になり、データ線ｄａｔａにプリチャージされていた電位が、ＮＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３８を介して、ビット線ＢＬ〈０〉に流れ込むため、ビット線ＢＬ〈０〉がプリチャージされ、「Ｈ」レベルになる。

一方、ビット線選択信号Ｖ〈１〉〜Ｖ〈ｍ〉が入力されるビット線選択回路２３〈１〉〜２３〈ｍ〉では、ＮＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３８がオフ状態になると共に、ＮＭＯＳトランジスタ３６及びＰＭＯＳトランジスタ４０がオフ状態になる。これにより、データ線ｄａｔａとビット線ＢＬ〈１〉〜ＢＬ〈ｍ〉とが非接続状態になり、データ線ｄａｔａにプリチャージされていた電位がビット線ＢＬ〈１〉〜ＢＬ〈ｍ〉に流れ込まないため、ビット線ＢＬ〈１〉〜ＢＬ〈ｍ〉はプリチャージされず、「Ｌ」レベルを保持する。

また、ビット線選択回路２３〈１〉〜２３〈ｍ〉では、ＰＭＯＳトランジスタ４０がオン状態になっているため、ノードＮ〈１〉〜Ｎ〈ｍ〉に電源から電位が供給される。本実施の形態では、データ線ｄａｔａにプリチャージされている電位と同電位になるように、ＰＭＯＳトランジスタ４０のソースに接続されている電源から電位が供給される。なお、ＮＭＯＳトランジスタ３８はオフ状態であるため、ノードＮ〈１〉〜Ｎ〈ｍ〉と、ビット線ＢＬ〈１〉〜ＢＬ〈ｍ〉と、は非接続の状態であるが、電位差によりノードＮ〈１〉〜Ｎ〈ｍ〉から、ビット線ＢＬ〈１〉〜ＢＬ〈ｍ〉へリーク電流が発生する場合がある。しかしながら、１つのビット線選択回路２３において発生する当該リーク電流の電流量はわずかであり、ノードＮ〈１〉〜Ｎ〈ｍ〉にはＰＭＯＳトランジスタ４０の電源から電位が常に供給されているため、リーク電流によるノードＮ〈１〉〜Ｎ〈ｍ〉の電位降下の問題は発生しない。このようにして、ノードＮ〈１〉〜Ｎ〈ｍ〉の電位は、データ線信号ｄａｔａと同じ、「Ｈ」レベルが保持される。

次に、入力される外部コントロール信号／ＰＣが「Ｌ」レベルから「Ｈ」レベルになると、これに伴い、コントロール回路１４で生成、出力されるビット線プリチャージ制御信号ｐｒｅｂが「Ｌ」レベルから「Ｈ」レベルになる。「Ｈ」レベルのビット線プリチャージ制御信号ｐｒｅｂが入力されると、ＰＭＯＳトランジスタ４４はオフ状態、プリチャージ用ＮＭＯＳトランジスタ３１はオン状態になり、データ線ｄａｔａのプリチャージ動作が終了する。

一方、ロウデコーダ回路１６は、入力された外部アドレス信号ＡＤＤに基づいてワード線信号ＷＬを生成し、メモリセルアレイ２０に出力する。なお、本実施の形態では、ワード線信号ＷＬ〈０〉は「Ｌ」レベルの選択信号、ビット線選択信号ＷＬ〈１〉〜ＷＬ〈ｎ〉は「Ｈ」レベルの非選択信号である。

これにより、メモリセルアレイ２０のＮＭＯＳトランジスタ３０〈０，０〉〜３０〈０，ｍ〉はオフ状態になると共に、ＮＭＯＳトランジスタ３０〈１，０〉〜３０〈ｎ，ｍ〉はオン状態になる。ＮＭＯＳトランジスタ３０〈０，０〉は、ソースとドレインとがショートされていないため、ソースからドレインに電流が流れず、メモリセルアレイ２０には電流が流れない。従って、ビット線信号ＢＬ〈０〉は、「Ｈ」レベルが保持される。なお、この際、ビット線ＢＬ〈１〉〜ＢＬ〈ｍ〉では、「Ｌ」レベルが保持されている。

ビット線信号ＢＬ〈０〉が「Ｈ」レベルに保持されることにより、データ線信号ｄａｔａも「Ｈ」レベルが保持される。「Ｈ」レベルのデータ線信号ｄａｔａはＡＭＰ回路２４により信号レベルが反転し、増幅され、「Ｌ」レベルの外部出力信号ＯＵＴＤが半導体記憶装置１０の外部に出力される。

本実施の形態では、ビット線選択回路２３〈１〉〜２３〈ｍ〉では、データ線信号ｄａｔａと、ノードＮ〈１〉〜Ｎ〈ｍ〉と、が「Ｈ」レベル同士、同電位になっているため、ＮＭＯＳトランジスタ３４〈１〉〜３４〈ｍ〉のソースとドレインとの電位差が０、もしくは、０とみなせる程度のわずかな差であるので、データ線ｄａｔａから、ノードＮ〈１〉〜Ｎ〈ｍ〉（ビット線ＢＬ〈１〉〜〈ｍ〉）へ流れ込むリーク電流が発生しない。また、ビット線選択回路２３〈０〉では、データ線信号ｄａｔａ、ノードＮ〈０〉、及びビット線信号〈０〉が全て「Ｈ」レベルとなっており、ＮＭＯＳトランジスタ３４〈０〉のソースとドレインとの電位差が０、もしくは、０とみなせる程度のわずかな差であるので、データ線ｄａｔａから、ノードＮ〈０〉（ビット線ＢＬ〈０〉）へ流れ込むリーク電流が発生しない。

半導体記憶装置１０では、データ線ｄａｔａからビット線ＢＬへリーク電流が発生せず、データ線信号ｄａｔａの電圧が降下しないため、図３及び４に示した従来の半導体記憶装置１００の場合では、外部アドレス信号ＡＤＤが変化してから、誤動作となった時刻ｔを経過しても、外部出力信号ＯＵＴＤは反転せず、誤動作が防止される。外部コントロール信号／ＰＣが「Ｈ」レベルである期間が長い、すなわち、読み出し動作期間が長い場合でも、当該リーク電流が発生しない。従って、データ線信号ｄａｔａの電圧が降下しないので、誤動作が防止される。

以上説明したように、本実施の形態の半導体記憶装置１０では、ＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６との間に、当該間のノードをプリチャージする手段としてビット線選択信号Ｖが入力されるＮＭＯＳトランジスタ３８及びＰＭＯＳトランジスタ４０を設けた。具体的には、ＮＭＯＳトランジスタ３８をＮＭＯＳトランジスタ３４と直列に接続し、ＰＭＯＳトランジスタ４０のソースを電源に、ドレインをＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３８との間のノードＮに接続した。これにより、データ線信号ｄａｔａが「Ｈ」レベルにプリチャージされている場合に、非選択信号である「Ｌ」レベルのビット線選択信号Ｖが入力されるビット線選択回路２３では、ノードＮが「Ｈ」レベルにプリチャージされ、ＮＭＯＳトランジスタ３４のソースとドレインとの電位差がなくなるため、データ線ｄａｔａからノードＮを介してビット線ＢＬへ流れ込むリーク電流が防止される。従って、データ線ｄａｔａの電圧が降下しないため、外部出力信号ＯＵＴＤの信号レベルが「Ｌ」レベルから「Ｈ」レベルに反転し、誤動作を起こすことを防止することができる。特に、メモリセルアレイ２０から情報を読み出す読み出しサイクル（読み出し期間）が長い場合でも、メモリセルアレイ２０の列数（ｍ）にかかわらず、リーク電流によるデータ線ｄａｔａの電圧降下が防止されるため、外部出力信号ＯＵＴＤの誤動作を防止することができる。

なお、本実施の形態では、半導体記憶装置１０がマスクＲＯＭである場合について詳細に説明したが、メモリセルのアクセス時にビット線プリチャージするビット線プリチャージ方式の半導体記憶装置であればこれに限らず、例えば、ＳＲＡＭ、ＤＲＡＭ、プログラマブルＲＯＭ、フラッシュメモリ等であってもよい。

また、本実施の形態では、ＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６との間に、プリチャージ手段として、ＮＭＯＳトランジスタ３８及びＰＭＯＳトランジスタ４０を設けたがこれに限らず、ビット線選択回路２３に非選択信号であるビット線選択信号Ｖが入力された場合に、ＮＭＯＳトランジスタ３４のｄａｔａ線と接続されていない側のノードをｄａｔａ線と同電位（「Ｈ」レベル）にプリチャージすることができる構成であれば、限定されず、適宜変更可能である。

また、ビット線プリチャージ制御信号ｐｒｅｂ、ワード線信号ＷＬ、ビット線信号ＢＬ、及びビット線選択信号Ｖは本実施の形態で説明した信号構成や信号数に限定されるものではなく、本発明を逸脱しない範囲で適宜変更可能である。また、入力バッファ回路１２、コントロール回路１４、ロウデコーダ回路１６、メモリセルアレイ２０、ビット線選択回路２２、ビット線選択回路２３、ＡＭＰ回路２４、及びＰＭＯＳトランジスタ４４の回路構成は一例であり、本発明を逸脱しない範囲で適宜変更可能である。

１０ 半導体記憶装置
１４ コントロール回路 （第１のプリチャージ手段）
１６ ロウデコーダ回路
１８ カラムデコーダ回路 （選択信号出力手段）
２０ メモリセルアレイ
２２、２３〈０〉〜２３〈ｍ〉 ビット線選択回路 （ビット線選択手段）
２４ ＡＭＰ回路 （増幅手段）
３０〈０，０〉〜３０〈ｎ，ｍ〉 ＮＭＯＳトランジスタ（メモリセル）
３１〈０〉〜３１〈ｍ〉 プリチャージ用ＮＭＯＳトランジスタ
３４〈０〉〜３４〈ｍ〉 ＮＭＯＳトランジスタ（第２のプリチャージ手段、第１トランジスタ）
３６〈０〉〜３６〈ｍ〉 ＮＭＯＳトランジスタ（電位降下手段、第２トランジスタ）
３８〈０〉〜３８〈ｍ〉 ＮＭＯＳトランジスタ（第３のプリチャージ手段、第３トランジスタ）
４０〈０〉〜４０〈ｍ〉 ＰＭＯＳトランジスタ（第３のプリチャージ手段
第４トランジスタ）
４４ ＰＭＯＳトランジスタ （第１のプリチャージ手段）
ｐｒｅｂ ビット線プリチャージ制御信号
ＢＬ〈０〉〜ＢＬ〈ｍ〉 ビット線、ビット線信号
Ｖ〈０〉〜Ｖ〈ｍ〉 ビット線選択線、ビット線選択信号
ＷＬ〈０〉〜ＷＬ〈ｎ〉 ワード線、ワード線信号
ｄａｔａ データ線、データ線信号

Claims (5)

1. 行列状に配置され、前記行列状の列毎に設けられたビット線によりデータが読み出される、複数のメモリセルと、
   前記ビット線毎に設けられたビット線選択ラインのうち、いずれか１つのビット線選択ラインに選択信号を出力し、その他のビット線選択ラインに非選択信号を出力する選択信号出力手段と、
   前記メモリセルに記憶されているデータに応じたレベルの信号を外部に出力するデータ線の電位をプリチャージする第１のプリチャージ手段と、
   （１）前記ビット線と前記データ線との間に設けられ、前記ビット線選択ラインが接続されており、前記選択信号が入力された場合は、前記ビット線と前記データ線とを導通させて、前記ビット線の電位を前記第１のプリチャージ手段によりプリチャージされた前記データ線の電位によりプリチャージし、前記非選択信号が入力された場合は、前記ビット線と前記データ線とを導通させない、第２のプリチャージ手段と、（２）前記ビット線及び前記ビット線選択ラインに接続されており、前記非選択信号が入力された場合は、前記ビット線の電位を前記第１のプリチャージ手段によりプリチャージされた前記データ線の電位よりも低くする電位降下手段と、（３）前記第２のプリチャージ手段と、前記電位降下手段が前記ビット線に接続されている接続点と、の間の前記ビット線及び前記ビット線選択ラインに接続されており、前記非選択信号が入力された場合は、前記第２のプリチャージ手段と前記電位降下手段が前記ビット線に接続されている接続点との間の前記ビット線をプリチャージする第３のプリチャージ手段と、を含むビット線選択部を、前記ビット線毎に備えたビット線選択手段と、
   を備えた半導体記憶装置。
2. 前記第３のプリチャージ手段は、非選択信号が入力された場合は、前記第２のプリチャージ手段と前記電位降下手段が前記ビット線に接続されている接続点との間の前記ビット線を、前記第１のプリチャージ手段によりプリチャージされた前記データ線の電位と同じレベルの電位にプリチャージする請求項１に記載の半導体記憶装置。
3. 前記第２のプリチャージ手段は、前記選択信号が入力された場合は電流を導通し、前記非選択信号が入力された場合は電流を導通させない第１のトランジスタであり、前記電位降下手段は、前記選択信号が入力された場合は電位を保持し、前記非選択信号が入力された場合は電位を降下させる第２のトランジスタであり、前記第３のプリチャージ手段は、前記第１のトランジスタと前記第２のトランジスタが前記ビット線に接続されている接続点との間をプリチャージする、請求項１または請求項２に記載の半導体記憶装置。
4. 前記第３のプリチャージ手段は、（１）前記第１のトランジスタと直列に接続されるとともに、前記ビット線選択ラインが接続されており、前記選択信号が入力された場合は電流を導通し、前記非選択信号が入力された場合は電流を導通しない第３のトランジスタと、（２）前記第１のトランジスタと前記第３のトランジスタとの間に接続されるとともに、前記ビット線選択ラインが接続されており、前記選択信号が入力された場合は前記第１のトランジスタと前記第３のトランジスタとの間をプリチャージせず、前記非選択信号が入力された場合は前記第１トランジスタと前記トランジスタとの間をプリチャージする第４のトランジスタと、を備えた請求項３に記載の半導体記憶装置。
5. 前記データ線の電位を増幅して、外部に出力する増幅手段を備えた請求項１から請求項４の何れか１項に記載の半導体記憶装置。

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