JP4446720B2 - 半導体記憶装置の読出回路 - Google Patents

Description

この発明は半導体記憶装置の読出回路に関し、特に、複数のメモリセルのうちの選択されたメモリセルの記憶データを読出す半導体記憶装置の読出回路に関する。

半導体記憶装置の読出動作時においては、メモリセルの記憶データに応じて、入出力データ線対に微小電位差が生じる。センスアンプは、入出力データ線対に生じた微小電位差を増幅する。一般的に、この微小電位差は５０ｍＶ以上になるように設計される。

従来の半導体装置のデータ出力用の増幅回路では、電流入力増幅部における増幅初期の増幅率と増幅末期の増幅率とが異なるようにするとともに、電流入力増幅部から出力される電圧レベルを一定の水準に制限する方法が提案されている。この場合、出力データの安定度が改善され、半導体装置の誤動作を防止することができる（たとえば、特許文献１参照）。
特開２００２−１３５０８９号公報

しかし、従来の半導体記憶装置の読出回路では、トランジスタ製造工程おける製造ばらつきの影響を受け、読出動作時にセンスアンプが活性化される時刻における入出力データ線対の微小電位差が５０ｍＶまで到達しない場合（たとえば、２０ｍＶ以下）、センスアンプの正帰還がかかりにくいためにデータが正しく読出されないことがあった。また、データが正しく読出されても読出速度が遅くなることがあった。

それゆえに、この発明の主たる目的は、高速かつ信頼性の高い半導体記憶装置の読出回路を提供することである。

この発明に係る半導体記憶装置の読出回路は、複数のメモリセルのうちの選択されたメモリセルの記憶データを第１および第２の入出力データ線を介して読出し、第１および第２の読出データ線へ出力する半導体記憶装置の読出回路であって、活性化信号に応答して活性化され、選択されたメモリセルの記憶データに応じて第１および第２の入出力データ線間に生じた電位差を増幅して第１および第２の読出データ線へ出力するセンスアンプと、活性化信号を所定の時間だけ遅延させる遅延回路と、遅延回路の出力信号に応答して活性化され、第１および第２の入出力データ線間の電位差に応じたデータ信号を第１および第２の読出データ線へ出力する出力回路とを備え、センスアンプは、その入力ノードが第１の入出力データ線に接続され、その出力ノードが第２の入出力データ線に接続された第１のインバータ、およびその入力ノードが第２の入出力データ線に接続され、その出力ノードが第１の入出力データ線に接続された第２のインバータ、活性化信号に応答して、第１および第２のインバータに電源電圧を与える第１のトランジスタを含み、出力回路は、それらの入力ノードがそれぞれ第２および第１の入出力データ線に接続された第３および第４のインバータ、それらのゲートがそれぞれ第３および第４のインバータの出力ノードに接続され、それらの一方導通電極が第２の読出データ線および第１の読出データ線にそれぞれ接続された第２および第３のトランジスタ、および遅延回路の出力信号に応答して、第２のトランジスタの他方導通電極を基準電位のラインと接続するとともに、第３のトランジスタの他方導通電極を基準電位のラインと接続する切換回路を含むものである。

また、この発明に係る他の半導体記憶装置の読出回路は、複数のメモリセルのうちの選択されたメモリセルの記憶データを第１および第２の入出力データ線を介して読出し、第１および第２の読出データ線へ出力する半導体記憶装置の読出回路であって、活性化信号に応答して活性化され、選択されたメモリセルの記憶データに応じて第１および第２の入出力データ線間に生じた電位差を増幅して第１および第２の読出データ線へ出力するセンスアンプと、第１および第２の入出力データ線間の電位差に応じたデータ信号を第１および第２の読出データ線へ出力する出力回路とを備えたものである。ここで、センスアンプは、各々のソースがともに電源電位のラインに接続され、それらのゲートがそれぞれ第１および第２の入出力データ線に接続され、それらのドレインがそれぞれ第２および第１の入出力データ線に接続された第１の導電形式の第１および第２のトランジスタと、それらのゲートがそれぞれ第１および第２の入出力データ線に接続され、それらのドレインがそれぞれ第２および第１の入出力データ線に接続され、それらのソースが互いに接続された第２の導電形式の第３および第４のトランジスタと、第３および第４のトランジスタのソースと基準電位のラインとの間に接続され、活性化信号に応答して導通する第２の導電形式の第５のトランジスタとを含む。出力回路は、電源電位のラインと基準電位のラインとの間に直列接続され、各々のゲートがともに第２の入出力データ線に接続された第１の導電形式の第６のトランジスタおよび第２の導電形式の第７のトランジスタと、電源電位のラインと基準電位のラインとの間に直列接続され、各々のゲートがともに第１の入出力データ線に接続された第１の導電形式の第８のトランジスタおよび第２の導電形式の第９のトランジスタと、第２の読出データ線と基準電位のラインとの間に接続され、そのゲートが第６および第７のトランジスタの間の出力ノードに接続された第２の導電形式の第１０のトランジスタと、第１の読出データ線と基準電位のラインとの間に接続され、そのゲートが第８および第９のトランジスタの間の出力ノードに接続された第２の導電形式の第１１のトランジスタとを含む。第１から第９までのトランジスタのオン抵抗値をそれぞれＲ１〜Ｒ９とした場合、（２×Ｒ５＋Ｒ３）／（２×Ｒ５＋Ｒ３＋Ｒ１）＞Ｒ７／（Ｒ７＋Ｒ６）、および（２×Ｒ５＋Ｒ４）／（２×Ｒ５＋Ｒ４＋Ｒ２）＞Ｒ９／（Ｒ９＋Ｒ８）の関係式が成立する。

また、この発明に係るさらに他の半導体記憶装置の読出回路は、複数のメモリセルのうちの選択されたメモリセルの記憶データを第１および第２の入出力データ線を介して読出し、第１および第２の読出データ線へ出力する半導体記憶装置の読出回路であって、活性化信号に応答して活性化され、選択されたメモリセルの記憶データに応じて第１および第２の入出力データ線間に生じた電位差を増幅して第１および第２の読出データ線へ出力するセンスアンプと、第１および第２の入出力データ線間の電位差に応じたデータ信号を第１および第２の読出データ線へ出力する出力回路とを備えたものである。ここで、センスアンプは、各々のソースがともに電源電位のラインに接続され、それらのゲートがそれぞれ第１および第２の入出力データ線に接続され、それらのドレインがそれぞれ第２および第１の入出力データ線に接続された第１の導電形式の第１および第２のトランジスタと、それらのゲートがそれぞれ第１および第２の入出力データ線に接続され、それらのドレインがそれぞれ第２および第１の入出力データ線に接続され、それらのソースが互いに接続された第２の導電形式の第３および第４のトランジスタと、第３および第４のトランジスタのソースと基準電位のラインとの間に接続され、活性化信号に応答して導通する第２の導電形式の第５のトランジスタとを含む。出力回路は、電源電位のラインと基準電位のラインとの間に直列接続され、各々のゲートがともに第２の入出力データ線に接続された第１の導電形式の第６のトランジスタおよび第２の導電形式の第７のトランジスタと、電源電位のラインと基準電位のラインとの間に直列接続され、各々のゲートがともに第１の入出力データ線に接続された第１の導電形式の第８のトランジスタおよび第２の導電形式の第９のトランジスタと、第２の読出データ線と基準電位のラインとの間に接続され、そのゲートが第６および第７のトランジスタの間の出力ノードに接続された第２の導電形式の第１０のトランジスタと、第１の読出データ線と基準電位のラインとの間に接続され、そのゲートが第８および第９のトランジスタの間の出力ノードに接続された第２の導電形式の第１１のトランジスタとを含む。第１から第９までのトランジスタにおけるゲート長は等しく、第１から第９までのトランジスタにおけるゲート長のゲート幅に対する比をそれぞれＲａ１〜Ｒａ９とした場合、（２×Ｒａ５＋Ｒａ３）／（２×Ｒａ５＋Ｒａ３＋Ｒａ１）＞Ｒａ７／（Ｒａ７＋Ｒａ６）、および（２×Ｒａ５＋Ｒａ４）／（２×Ｒａ５＋Ｒａ４＋Ｒａ２）＞Ｒａ９／（Ｒａ９＋Ｒａ８）の関係式が成立する。

この発明に係る半導体記憶装置の読出回路では、複数のメモリセルのうちの選択されたメモリセルの記憶データを第１および第２の入出力データ線を介して読出し、第１および第２の読出データ線へ出力する半導体記憶装置の読出回路であって、活性化信号に応答して活性化され、選択されたメモリセルの記憶データに応じて第１および第２の入出力データ線間に生じた電位差を増幅して第１および第２の読出データ線へ出力するセンスアンプと、活性化信号を所定の時間だけ遅延させる遅延回路と、遅延回路の出力信号に応答して活性化され、第１および第２の入出力データ線間の電位差に応じたデータ信号を第１および第２の読出データ線へ出力する出力回路とが設けられる。したがって、遅延回路を設けたことによって、メモリセルから記憶データを読出す際、センスアンプが活性化される時刻における第１および第２の入出力データ線間の微小電位差が、製造ばらつきの影響を受けて２０ｍＶ以下になった場合でも、データが正しく読出される。また、読出速度が遅くなるという問題も解消される。これにより、高速かつ信頼性の高い半導体記憶装置の読出回路が実現できる。

また、この発明に係る他の半導体記憶装置の読出回路では、複数のメモリセルのうちの選択されたメモリセルの記憶データを第１および第２の入出力データ線を介して読出し、第１および第２の読出データ線へ出力する半導体記憶装置の読出回路であって、活性化信号に応答して活性化され、選択されたメモリセルの記憶データに応じて第１および第２の入出力データ線間に生じた電位差を増幅して第１および第２の読出データ線へ出力するセンスアンプと、第１および第２の入出力データ線間の電位差に応じたデータ信号を第１および第２の読出データ線へ出力する出力回路とが設けられる。ここで、センスアンプは、各々のソースがともに電源電位のラインに接続され、それらのゲートがそれぞれ第１および第２の入出力データ線に接続され、それらのドレインがそれぞれ第２および第１の入出力データ線に接続された第１の導電形式の第１および第２のトランジスタと、それらのゲートがそれぞれ第１および第２の入出力データ線に接続され、それらのドレインがそれぞれ第２および第１の入出力データ線に接続され、それらのソースが互いに接続された第２の導電形式の第３および第４のトランジスタと、第３および第４のトランジスタのソースと基準電位のラインとの間に接続され、活性化信号に応答して導通する第２の導電形式の第５のトランジスタとを含む。出力回路は、電源電位のラインと基準電位のラインとの間に直列接続され、各々のゲートがともに第２の入出力データ線に接続された第１の導電形式の第６のトランジスタおよび第２の導電形式の第７のトランジスタと、電源電位のラインと基準電位のラインとの間に直列接続され、各々のゲートがともに第１の入出力データ線に接続された第１の導電形式の第８のトランジスタおよび第２の導電形式の第９のトランジスタと、第２の読出データ線と基準電位のラインとの間に接続され、そのゲートが第６および第７のトランジスタの間の出力ノードに接続された第２の導電形式の第１０のトランジスタと、第１の読出データ線と基準電位のラインとの間に接続され、そのゲートが第８および第９のトランジスタの間の出力ノードに接続された第２の導電形式の第１１のトランジスタとを含む。第１から第９までのトランジスタのオン抵抗値をそれぞれＲ１〜Ｒ９とした場合、（２×Ｒ５＋Ｒ３）／（２×Ｒ５＋Ｒ３＋Ｒ１）＞Ｒ７／（Ｒ７＋Ｒ６）、および（２×Ｒ５＋Ｒ４）／（２×Ｒ５＋Ｒ４＋Ｒ２）＞Ｒ９／（Ｒ９＋Ｒ８）の関係式が成立する。この場合は、第１から第９までのトランジスタのオン抵抗値がそれぞれ適切な値になるように予め設定することによって、高速かつ信頼性の高い半導体記憶装置の読出回路が実現できる。

また、この発明に係るさらに他の半導体記憶装置の読出回路では、複数のメモリセルのうちの選択されたメモリセルの記憶データを第１および第２の入出力データ線を介して読出し、第１および第２の読出データ線へ出力する半導体記憶装置の読出回路であって、活性化信号に応答して活性化され、選択されたメモリセルの記憶データに応じて第１および第２の入出力データ線間に生じた電位差を増幅して第１および第２の読出データ線へ出力するセンスアンプと、第１および第２の入出力データ線間の電位差に応じたデータ信号を第１および第２の読出データ線へ出力する出力回路とが設けられる。ここで、センスアンプは、各々のソースがともに電源電位のラインに接続され、それらのゲートがそれぞれ第１および第２の入出力データ線に接続され、それらのドレインがそれぞれ第２および第１の入出力データ線に接続された第１の導電形式の第１および第２のトランジスタと、それらのゲートがそれぞれ第１および第２の入出力データ線に接続され、それらのドレインがそれぞれ第２および第１の入出力データ線に接続され、それらのソースが互いに接続された第２の導電形式の第３および第４のトランジスタと、第３および第４のトランジスタのソースと基準電位のラインとの間に接続され、活性化信号に応答して導通する第２の導電形式の第５のトランジスタとを含む。出力回路は、電源電位のラインと基準電位のラインとの間に直列接続され、各々のゲートがともに第２の入出力データ線に接続された第１の導電形式の第６のトランジスタおよび第２の導電形式の第７のトランジスタと、電源電位のラインと基準電位のラインとの間に直列接続され、各々のゲートがともに第１の入出力データ線に接続された第１の導電形式の第８のトランジスタおよび第２の導電形式の第９のトランジスタと、第２の読出データ線と基準電位のラインとの間に接続され、そのゲートが第６および第７のトランジスタの間の出力ノードに接続された第２の導電形式の第１０のトランジスタと、第１の読出データ線と基準電位のラインとの間に接続され、そのゲートが第８および第９のトランジスタの間の出力ノードに接続された第２の導電形式の第１１のトランジスタとを含む。第１から第９までのトランジスタにおけるゲート長のゲート幅に対する比をそれぞれＲａ１〜Ｒａ９とした場合、（２×Ｒａ５＋Ｒａ３）／（２×Ｒａ５＋Ｒａ３＋Ｒａ１）＞Ｒａ７／（Ｒａ７＋Ｒａ６）、および（２×Ｒａ５＋Ｒａ４）／（２×Ｒａ５＋Ｒａ４＋Ｒａ２）＞Ｒａ９／（Ｒａ９＋Ｒａ８）の関係式が成立する。この場合は、第１から第９までのトランジスタの（ゲート長／ゲート幅）がそれぞれ適切な値になるように予め設定することによって、高速かつ信頼性の高い半導体記憶装置の読出回路が実現できる。

実施の形態１．
図１は、この発明の実施の形態１によるＳＲＡＭの全体構成を示すブロック図である。図１において、このＳＲＡＭは、行列状に配列された複数（図面および説明の簡単化のため２行２列の４つとする）のメモリセル（ＭＣ）１と、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを備える。各メモリセル１は、対応のワード線ＷＬと対応のビット線対ＢＬ，／ＢＬに接続され、データ信号を記憶する。

また、このＳＲＡＭは、ビット線ＢＬ，／ＢＬの各々に対応して設けられ、対応のビット線ＢＬまたは／ＢＬを所定の電位に充電するためのプリチャージ回路２と、各ビット線対ＢＬ，／ＢＬに対応して設けられ、読出動作時に対応のビット線対ＢＬ，／ＢＬ間の電位をイコライズするためのイコライザ３と、各ビット線対ＢＬ，／ＢＬに対応して設けられ、対応のビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとを接続するための列選択ゲート４とを備える。

プリチャージ回路２は、電源電位ＶＤＤのラインと対応のビット線ＢＬまたは／ＢＬの一方端との間に接続され、そのゲートがビット線イコライズ信号／ＢＬＥＱを受けるＰチャネルＭＯＳトランジスタを含む。イコライザ３は、対応のビット線対ＢＬ，／ＢＬの間に接続され、そのゲートがビット線イコライズ信号／ＢＬＥＱを受けるＰチャネルＭＯＳトランジスタを含む。列選択ゲート４は、対応のビット線ＢＬの他方端とデータ入出力線ＩＯの一方端との間に接続されたＮチャネルＭＯＳトランジスタと、対応のビット線／ＢＬの他方端とデータ入出力線／ＩＯの一方端との間に接続されたＮチャネルＭＯＳトランジスタとを含み、２つのＮチャネルＭＯＳトランジスタのゲートは列選択線ＣＳＬの一方端に接続される。

さらに、このＳＲＡＭは、行デコーダ５、制御回路６、列デコーダ７、書込回路８および読出回路９を備える。行デコーダ５は、外部から与えられる行アドレス信号に従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。制御回路６は、外部から与えられる制御信号に従ってＳＲＡＭ全体を制御する。列デコーダ７は、外部から与えられる列アドレス信号に従って複数の列選択線ＣＳＬのうちのいずれかの列選択線ＣＳＬを選択レベルの「Ｈ」レベルに立上げる。

書込回路８および読出回路９は、ともにデータ入出力線対ＩＯ，／ＩＯの他方端に接続される。書込回路８は、活性化信号ＷＥが活性化レベルの「Ｈ」レベルにされたことに応じて活性化され、外部から与えられたデータ信号ＷＤ，／ＷＤを、行デコーダ５および列デコーダ７によって選択されたメモリセル１に書込む。読出回路９は、活性化信号ＳＥが活性化レベルの「Ｈ」レベルにされたことに応じて活性化され、行デコーダ５および列デコーダ７によって選択されたメモリセル１からのデータ信号ＲＤ，／ＲＤを外部に出力する。

次に、図１に示したＳＲＡＭの動作について説明する。書込動作時は、行アドレス信号によって指定された行のワード線ＷＬが行デコーダ５によって選択レベルの「Ｈ」レベルに立上げられ、その行の各メモリセル１が活性化される。次いで、列アドレス信号によって指定された列の列選択線ＣＳＬが列デコーダ７によって選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート４が導通し、活性化されたメモリセル１がビット線対ＢＬ，／ＢＬおよびデータ入出力線対ＩＯ，／ＩＯを介して書込回路８に接続される。

書込回路８は、外部から与えられたデータ信号ＷＤ，／ＷＤに従って、データ入出力線ＩＯ，／ＩＯを介してメモリセル１にデータを書込む。ワード線ＷＬおよび列選択線ＣＳＬが「Ｌ」レベルに立下げられると、メモリセル１にデータが記憶される。

読出動作時は、列アドレス信号によって指定された列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート４が導通してビット線対ＢＬ，／ＢＬがデータ入出力線対ＩＯ，／ＩＯを介して読出回路９に接続される。次いで、ビット線イコライズ信号／ＢＬＥＱが活性化レベルの「Ｌ」レベルになって各プリチャージ回路２および各イコライザ３が導通し、各ビット線対ＢＬ，／ＢＬの電位がイコライズされる。ビット線イコライズ信号／ＢＬＥＱが非活性化レベルの「Ｈ」レベルになり、各プリチャージ回路２および各イコライザ３が非導通になった後、行アドレス信号に応じた行のワード線ＷＬが行デコーダ５によって選択レベルの「Ｈ」レベルに立上げられて、その行の各メモリセル１が活性化される。これにより、メモリセル１が記憶しているデータに応じてビット線ＢＬ，／ＢＬおよびデータ入出力線ＩＯ，／ＩＯの電位が変化する。読出回路９は、データ入出力線ＩＯ，／ＩＯの電位を比較し、比較結果に応じた論理のデータ信号ＲＤ，／ＲＤを外部に出力する。

図２は、図１に示した読出回路９の要部を示す回路図である。図２において、この読出回路９は、ＰチャネルＭＯＳトランジスタ１１〜１４、ＮチャネルＭＯＳトランジスタ２１〜２９およびインバータ３１，３２を備える。

ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ２１は、電源電位ＶＤＤのラインとノードＮ１との間に直列接続される。ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ２２は、電源電位ＶＤＤのラインとノードＮ１との間に直列接続される。ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ２１のゲート電極は、ともにＰチャネルＭＯＳトランジスタ１２とＮチャネルＭＯＳトランジスタ２２との間の出力ノードＮ３に接続される。ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ２２のゲート電極は、ともにＰチャネルＭＯＳトランジスタ１１とＮチャネルＭＯＳトランジスタ２１との間の出力ノードＮ２に接続される。出力ノードＮ２，Ｎ３は、それぞれメモリセルからのデータ信号ＲＤ，／ＲＤを伝達する入出力データ線対／ＩＯ，ＩＯに接続される。ＮチャネルＭＯＳトランジスタ２５は、ノードＮ１と接地電位ＧＮＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ２５のゲート電極は、活性化信号ＳＥを受ける。ＰチャネルＭＯＳトランジスタ１１，１２およびＮチャネルＭＯＳトランジスタ２１，２２，２５はラッチ型センスアンプを構成し、ＮチャネルＭＯＳトランジスタ２５はラッチ型センスアンプの活性化／非活性化を切換えるスイッチ素子として機能する。

ＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ２３は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲート電極はともに出力ノードＮ２に接続される。ＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ２３は、ＣＭＯＳインバータを構成する。

ＰチャネルＭＯＳトランジスタ１４およびＮチャネルＭＯＳトランジスタ２４は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲート電極はともに出力ノードＮ３に接続される。ＰチャネルＭＯＳトランジスタ１４およびＮチャネルＭＯＳトランジスタ２４は、ＣＭＯＳインバータを構成する。

ＮチャネルＭＯＳトランジスタ２６，２８は、読出データ線／ＲＤＬと接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ２６のゲート電極は、ＰチャネルＭＯＳトランジスタ１３とＮチャネルＭＯＳトランジスタ２３との間の出力ノードＮ４に接続される。ＮチャネルＭＯＳトランジスタ２８のゲート電極は、活性化信号ＳＥがインバータ３１，３２によって所定の時間だけ遅延された信号ＤＳＥを受ける。なお、インバータ３１，３２は遅延回路を構成しており、遅延回路を構成するインバータの数は任意である。

ＮチャネルＭＯＳトランジスタ２７，２９は、読出データ線ＲＤＬと接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ２７のゲート電極は、ＰチャネルＭＯＳトランジスタ１４とＮチャネルＭＯＳトランジスタ２４との間の出力ノードＮ５に接続される。ＮチャネルＭＯＳトランジスタ２９のゲート電極は、活性化信号ＳＥがインバータ３１，３２によって所定の時間だけ遅延された信号ＤＳＥを受ける。

ここで、一般的にＰチャネルＭＯＳトランジスタのオン抵抗値（トランジスタの導通時における内部抵抗値）は、同一のゲート長およびゲート幅のＮチャネルＭＯＳトランジスタのオン抵抗値よりも２倍程度大きい。このため、ＣＭＯＳインバータでは、通常はＰチャネルＭＯＳトランジスタのゲート幅をＮチャネルＭＯＳトランジスタのゲート幅の２倍程度になるように設計することにより、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのオン抵抗値が等しくされる。したがって、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタ１３，１４のオン抵抗値をＲＰ１３，ＲＰ１４とし、ＮチャネルＭＯＳトランジスタ２３，２４のオン抵抗値をＲＮ２３，ＲＮ２４とした場合、数式（１）が成立する。

ＲＰ１３＝ＲＰ１４＝ＲＮ２３＝ＲＮ２４ ・・・（１）
この場合、ＣＭＯＳインバータの出力信号が「Ｈ」レベルから「Ｌ」レベルに切換わる時の動作特性と、「Ｌ」レベルから「Ｈ」レベルに切換わる時の動作特性は同じになる。

一方、ラッチ型センスアンプを構成するＰチャネルＭＯＳトランジスタ１１，１２およびＮチャネルＭＯＳトランジスタ２１，２２は、製造ばらつきの影響を受けにくくするため、他のトランジスタに比べてゲート長およびゲート幅が大きくなるように設計される。このため、ＰチャネルＭＯＳトランジスタ１１，１２およびＮチャネルＭＯＳトランジスタ２１，２２が半導体基板上で占める面積は大きくなる。装置の小型化を図るため、これらのＰチャネルＭＯＳトランジスタ１１，１２およびＮチャネルＭＯＳトランジスタ２１，２２のゲート長およびゲート幅は、同じサイズになるように設計される。したがって、ＰチャネルＭＯＳトランジスタ１１，１２のオン抵抗値をＲＰ１１，ＲＰ１２とし、ＮチャネルＭＯＳトランジスタ２１，２２のオン抵抗値をＲＮ２１，ＲＮ２２とした場合、数式（２）が成立する。

ＲＰ１１＝ＲＰ１２＝２×ＲＮ２１＝２×ＲＮ２２ ・・・（２）
また、ＮチャネルＭＯＳトランジスタ２５は、ラッチ型センスアンプの活性化／非活性化を切換えるスイッチ素子として機能するため、一般に低抵抗のトランジスタである。このため、ＮチャネルＭＯＳトランジスタ２５のオン抵抗値をＲＮ２５とした場合、ＲＮ２５はＲＮ２１，ＲＮ２２よりも十分に小さくなる。したがって、以下の数式（３）（４）が成立する。

（２×ＲＮ２５＋ＲＮ２１）／（２×ＲＮ２５＋ＲＮ２１＋ＲＰ１１）
＜ ＲＮ２３／（ＲＮ２３＋ＲＰ１３） ・・・（３）
（２×ＲＮ２５＋ＲＮ２２）／（２×ＲＮ２５＋ＲＮ２２＋ＲＰ１２）
＜ ＲＮ２４／（ＲＮ２４＋ＲＰ１４） ・・・（４）
ＲＮ２５はＲＮ２１，ＲＮ２２よりも十分に小さいため、ＲＮ２５を０とみなして数式（１）（２）を用いると、数式（３）（４）の左辺はともに１／３になり、右辺はともに１／２になる。これにより、数式（３）（４）で示される大小関係が成立することがわかる。ここで、２×ＲＮ２５としているのは、ＮチャネルＭＯＳトランジスタ２５には、ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ２１で構成されるＣＭＯＳインバータと、ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ２２で構成されるＣＭＯＳインバータの両方からほぼ同じ大きさの電流が流れるためである。

なお、この読出回路９は左右対称となっている。すなわち、入出力線対ＩＯ，／ＩＯに生じた微小電位差を増幅し、読出データ線対ＲＤＬ，／ＲＤＬに相補なデータ信号ＲＤ，／ＲＤを出力する増幅方式は、左右同じである。

図３は、図２に示した読出回路９の動作を説明するためのタイムチャートである。図３において、メモリセルからデータ“０”を読出す際、ラッチ型センスアンプが活性化される時刻ｔ２における入出力データ線対ＩＯ，／ＩＯの微小電位差が２０ｍＶ以下である場合を示す。

一般的に、メモリセルからのデータ“０”の読出時において、ラッチ型センスアンプが活性化される時刻ｔ２における入出力データ線対ＩＯ，／ＩＯの微小電位差は５０ｍＶ以上になるように設計される。しかし、製造ばらつきの影響を受け、時刻ｔ２における入出力データ線対ＩＯ，／ＩＯの微小電位差が２０ｍＶ以下になる場合がある。

時刻ｔ１において、メモリセルからのデータ読出動作が開始され、入出力データ線ＩＯの電位が少しずつ低下し始める。一方、入出力データ線／ＩＯは「Ｈ」レベルを保持する。このため、入出力データ線対ＩＯ，／ＩＯに微小電位差が生じる。

時刻ｔ２において、活性化信号ＳＥが「Ｈ」レベルにされる。これに応じて、ＮチャネルＭＯＳトランジスタ２５が導通してラッチ型センスアンプが活性化される。このとき、入出力データ線対ＩＯ，／ＩＯの微小電位差は２０ｍＶ以下である。入出力データ線対ＩＯ，／ＩＯの電位がともに「Ｈ」レベルであることに応じてＮチャネルＭＯＳトランジスタ２１，２２は導通しているため、入出力データ線対ＩＯ，／ＩＯの電位は、接地電位ＧＮＤを受けて緩やかに低下する。

時刻ｔ３において、入出力データ線ＩＯの電位がオン抵抗値ＲＰ１４，ＲＮ２４によって定められる所定レベルＶ１（＝ＶＤＤ×ＲＮ２４／（ＲＮ２４＋ＲＰ１４）＝ＶＤＤ／２）まで低下したことに応じて、ＰチャネルＭＯＳトランジスタ１４が導通し、ＮチャネルＭＯＳトランジスタ２４が非導通になる。これに応じて、出力ノードＮ５の電位が上昇する。出力ノードＮ５の電位が「Ｈ」レベルにされるとＮチャネルＭＯＳトランジスタ２７が導通するが、ＮチャネルＭＯＳトランジスタ２９は「Ｌ」レベルの信号ＤＳＥを受けて非導通になっているため、読出データ線ＲＤＬの電位は「Ｈ」レベルを保持する。

次いで、時刻ｔ４において、入出力データ線／ＩＯの電位がオン抵抗値ＲＰ１３，ＲＮ２３によって定められる所定レベルＶ２（＝ＶＤＤ×ＲＮ２３／（ＲＮ２３＋ＲＰ１３）＝ＶＤＤ／２）まで低下したことに応じて、ＰチャネルＭＯＳトランジスタ１３が導通し、ＮチャネルＭＯＳトランジスタ２３が非導通になる。これに応じて、出力ノードＮ４の電位が上昇する。出力ノードＮ４の電位が「Ｈ」レベルにされるとＮチャネルＭＯＳトランジスタ２６が導通するが、ＮチャネルＭＯＳトランジスタ２８は「Ｌ」レベルの信号ＤＳＥを受けて非導通になっているため、読出データ線／ＲＤＬの電位は「Ｈ」レベルを保持する。

時刻ｔ５において、ラッチ型センスアンプの正帰還がかかって入出力データ線対ＩＯ，／ＩＯの微小電位差が増幅され、入出力データ線ＩＯの電位がさらに低下し始め、入出力データ線／ＩＯの電位が上昇し始める。このとき、入出力データ線対ＩＯ，／ＩＯの微小電位差が小さい（２０ｍＶ以下）ため正帰還がかかりにくく、入出力データ線対ＩＯ，／ＩＯの電位は、ＶＤＤ×（２×ＲＮ２５＋ＲＮ２１）／（２×ＲＮ２５＋ＲＮ２１＋ＲＰ１１）近傍まで低下してしまう。

時刻ｔ６において、入出力データ線／ＩＯの電位が所定レベルＶ２まで上昇したことに応じて、ＰチャネルＭＯＳトランジスタ１３が非導通になり、ＮチャネルＭＯＳトランジスタ２３が導通し、出力ノードＮ４の電位が低下する。出力ノードＮ４の電位が「Ｌ」レベルにされるとＮチャネルＭＯＳトランジスタ２６が非導通になる。このとき、読出データ線／ＲＤＬの電位は、「Ｈ」レベルを保持する。

時刻ｔ７において、活性化信号ＳＥがインバータ３１，３２によって所定の時間（ｔ７−ｔ２）だけ遅延された信号ＤＳＥが「Ｈ」レベルにされる。これに応じて、ＮチャネルＭＯＳトランジスタ２８，２９が導通する。このとき、出力ノードＮ４の電位が「Ｌ」レベルであるためＮチャネルＭＯＳトランジスタ２６は非導通になっており、読出データ線／ＲＤＬは「Ｈ」レベルを保持する。一方、出力ノードＮ５の電位は「Ｈ」レベルであるためＮチャネルＭＯＳトランジスタ２７は導通しており、読出データ線ＲＤＬの電位は接地電位ＧＮＤを受けて「Ｌ」レベルに立下げられる。時刻ｔ８に入出力データ線ＩＯの電位が「Ｌ」レベルにされ、時刻ｔ９に入出力データ線／ＩＯの電位が「Ｈ」レベルにされる。また、図示しないが、読出動作終了後のある時刻において、読出データ線対ＲＤＬ，／ＲＤＬの電位は「Ｈ」レベルにリセットされる。

このように、メモリセルからのデータ“０”の読出動作終了時において、読出データ線ＲＤＬの電位が「Ｌ」レベルにされ、読出データ線／ＲＤＬが「Ｈ」レベルにされるため、メモリセルからのデータ“０”は正しく読出される。

なお、図示しないが、メモリセルからデータ“１”を読出す場合は、入出力データ線ＩＯ，／ＩＯの電位波形が入替わり、出力ノードＮ４，Ｎ５の電位波形が入替わり、読出データ線ＲＤＬ，／ＲＤＬの電位波形が入替わる。この場合も、同様の効果が得られる。

ここで、従来の読出回路には、図２に示したＮチャネルＭＯＳトランジスタ２８，２９およびインバータ３１，３２が設けられていなかった。図４は、従来の読出回路の動作を説明するためのタイムチャートである。図４において、メモリセルからデータ“０”を読出す際、ラッチ型センスアンプが活性化される時刻ｔ１２における入出力データ線対ＩＯ，／ＩＯの微小電位差が５０ｍＶ以上である場合を示す。

時刻ｔ１１において、メモリセルからのデータ読出動作が開始され、入出力データ線ＩＯの電位が少しずつ低下し始める。時刻ｔ１２において、活性化信号ＳＥが「Ｈ」レベルにされる。これに応じて、ＮチャネルＭＯＳトランジスタ２５が導通してラッチ型センスアンプが活性化される。このとき、入出力データ線対ＩＯ，／ＩＯの微小電位差は５０ｍＶ以上である。入出力データ線対ＩＯ，／ＩＯの電位がともに「Ｈ」レベルであることに応じてＮチャネルＭＯＳトランジスタ２１，２２は導通しているため、入出力データ線対ＩＯ，／ＩＯの電位は、接地電位ＧＮＤを受けて緩やかに低下する。

時刻ｔ１３において、ラッチ型センスアンプの正帰還がかかって入出力データ線対ＩＯ，／ＩＯの微小電位差が増幅され、入出力データ線ＩＯの電位がさらに低下し始め、入出力データ線／ＩＯの電位が上昇し始める。このとき、入出力データ線対ＩＯ，／ＩＯの微小電位差が大きい（５０ｍＶ以上）ため正帰還がかかりやすく、図３に示した時刻ｔ５よりも早い時刻ｔ１３に正帰還がかかり始める。

時刻ｔ１４において、入出力データ線ＩＯの電位が所定レベルＶ１まで低下したことに応じて、ＰチャネルＭＯＳトランジスタ１４が導通し、ＮチャネルＭＯＳトランジスタ２４が非導通になる。これに応じて、出力ノードＮ５の電位が上昇する。時刻ｔ１５に入出力データ線ＩＯの電位が「Ｌ」レベルにされ、入出力データ線／ＩＯの電位が「Ｈ」レベルにされる。

時刻ｔ１６において、出力ノードＮ５の電位が「Ｈ」レベルにされたことに応じて、ＮチャネルＭＯＳトランジスタ２７が導通する。このため、読出データ線ＲＤＬの電位は接地電位ＧＮＤを受けて「Ｌ」レベルに立下げられる。また、図示しないが、読出動作終了後のある時刻において、読出データ線対ＲＤＬ，／ＲＤＬの電位は「Ｈ」レベルにリセットされる。

このように、時刻ｔ１２における入出力データ線対ＩＯ，／ＩＯの微小電位差が大きい場合（５０ｍＶ以上）、ラッチ型センスアンプの正帰還がかかりやすいため、入出力データ線／ＩＯの電位が所定レベルＶ２まで低下しない。したがって、メモリセルからのデータ“０”の読出動作終了時において、読出データ線ＲＤＬの電位が「Ｌ」レベルにされ、読出データ線／ＲＤＬが「Ｈ」レベルにされるため、メモリセルからのデータ“０”は正しく読出される。しかし、従来の読出回路では、メモリセルから記憶データを読出す際、ラッチ型センスアンプが活性化される時刻ｔ１２における入出力データ線対ＩＯ，／ＩＯの微小電位差が、製造ばらつきの影響を受けて２０ｍＶ以下になる場合、データが正しく読出されないことがあった。

図５は、従来の読出回路の動作を説明するための他のタイムチャートである。図５において、メモリセルからデータ“０”を読出す際、ラッチ型センスアンプが活性化される時刻ｔ２２における入出力データ線対ＩＯ，／ＩＯの微小電位差が２０ｍＶ以下である場合を示す。

時刻ｔ２１から時刻ｔ２４までの動作は、図３に示した時刻ｔ１から時刻ｔ４までの動作と同様である。時刻ｔ２５において、出力ノードＮ５の電位が「Ｈ」レベルにされたことに応じて、ＮチャネルＭＯＳトランジスタ２７が導通する。このため、読出データ線ＲＤＬの電位は接地電位ＧＮＤを受けて「Ｌ」レベルに立下げられる。

時刻ｔ２６において、ラッチ型センスアンプの正帰還がかかって入出力データ線対ＩＯ，／ＩＯの微小電位差が増幅され、入出力データ線ＩＯの電位がさらに低下し始め、入出力データ線／ＩＯの電位が上昇し始める。このとき、入出力データ線対ＩＯ，／ＩＯの微小電位差が小さい（２０ｍＶ以下）ため正帰還がかかりにくく、入出力データ線対ＩＯ，／ＩＯの電位は、ＶＤＤ×（２×ＲＮ２５＋ＲＮ２１）／（２×ＲＮ２５＋ＲＮ２１＋ＲＰ１１）近傍まで低下してしまう。

時刻ｔ２７の直前のある時刻において、出力ノードＮ４の電位は「Ｈ」レベルにされてＮチャネルＭＯＳトランジスタ２６が導通する。これに応じて、読出データ線／ＲＤＬの電位が接地電位ＧＮＤを受けて「Ｌ」レベルに立下げられる。時刻ｔ２７において、入出力データ線／ＩＯの電位が所定レベルＶ２まで上昇したことに応じて、ＰチャネルＭＯＳトランジスタ１３が非導通になり、ＮチャネルＭＯＳトランジスタ２３が導通し、出力ノードＮ４の電位が低下する。出力ノードＮ４の電位が「Ｌ」レベルにされるとＮチャネルＭＯＳトランジスタ２６が非導通になる。このため、読出データ線／ＲＤＬの電位は「Ｌ」レベルを保持する。時刻ｔ２８に入出力データ線ＩＯの電位が「Ｌ」レベルにされ、時刻ｔ２９に入出力データ線／ＩＯの電位が「Ｈ」レベルにされる。また、図示しないが、読出動作終了後のある時刻において、読出データ線対ＲＤＬ，／ＲＤＬの電位は「Ｈ」レベルにリセットされる。

なお、図示しないが、メモリセルからデータ“１”を読出す場合は、入出力データ線ＩＯ，／ＩＯの電位波形が入替わり、出力ノードＮ４，Ｎ５の電位波形が入替わり、読出データ線ＲＤＬ，／ＲＤＬの電位波形が入替わる。

このように、従来の読出回路では、メモリセルからのデータ読出動作終了時において、読出データ線対ＲＤＬ，／ＲＤＬの電位がともに「Ｌ」レベルにされてしまい、メモリセルの記憶データが正しく読出されないことがあった。

また、図示しないが、入出力データ線／ＩＯの電位が所定レベルＶ２よりも低くなる時間が非常に短い場合、すなわち、時刻ｔ２４から時刻ｔ２７までの時間が非常に短い場合、出力ノードＮ４の電位が完全に「Ｈ」レベルまで上昇しないことがある。この場合、読出データ線／ＲＤＬの電位は完全に「Ｌ」レベルまで低下せず、「Ｈ」レベルと「Ｌ」レベルの間の電位にされる。このため、データが正しく読出されるが、読出速度が遅くなることがあった。

しかし、この実施の形態１では、ＮチャネルＭＯＳトランジスタ２８，２９およびインバータ３１，３２が設けられる。このため、メモリセルから記憶データを読出す際、ラッチ型センスアンプが活性化される時刻における入出力データ線対ＩＯ，／ＩＯの微小電位差が、製造ばらつきの影響を受けて２０ｍＶ以下になる場合でも、データが正しく読出される。また、読出速度が遅くなるという問題も解消される。したがって、高速かつ信頼性の高い半導体記憶装置の読出回路が実現できる。

実施の形態２．
図６は、この発明の実施の形態２による読出回路４０の要部の構成を示す回路図であって、図２と対比される図である。図６の読出回路４０を参照して、図２の読出回路９と異なる点は、ＰチャネルＭＯＳトランジスタ１１〜１４がＰチャネルＭＯＳトランジスタ４１〜４４で置換され、ＮチャネルＭＯＳトランジスタ２１〜２７がＮチャネルＭＯＳトランジスタ５１〜５７で置換され、ＮチャネルＭＯＳトランジスタ２８，２９およびインバータ３１，３２が削除されている点である。ここで、ＰチャネルＭＯＳトランジスタ４１〜４４のオン抵抗値をＲＰ４１〜ＲＰ４４とし、ＮチャネルＭＯＳトランジスタ５１〜５５のオン抵抗値をＲＮ５１〜ＲＮ５５とする。

従来の読出回路では、ラッチ型センスアンプおよびＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタ１１〜１４およびＮチャネルＭＯＳトランジスタ２１〜２５に関して、一般的に前述の数式（３）（４）で示される大小関係が成立していた（図２参照）。しかし、この実施の形態２では、ラッチ型センスアンプおよびＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタ４１〜４４およびＮチャネルＭＯＳトランジスタ５１〜５５に関して、以下の数式（５）（６）が成立するような構成にする。

（２×ＲＮ５５＋ＲＮ５１）／（２×ＲＮ５５＋ＲＮ５１＋ＲＰ４１）
＞ ＲＮ５３／（ＲＮ５３＋ＲＰ４３） ・・・（５）
（２×ＲＮ５５＋ＲＮ５２）／（２×ＲＮ５５＋ＲＮ５２＋ＲＰ４２）
＞ ＲＮ５４／（ＲＮ５４＋ＲＰ４４） ・・・（６）
これは、数式（３）（４）に対して、以下の数式（７）〜（１０）のうちのいずれか、または複数の数式が成立するように、ＲＰ４１〜４４およびＲＮ５１〜５４を予め設定すればよい。

ＲＰ４１＜ＲＰ１１，ＲＰ４２＜ＲＰ１２ ・・・（７）
ＲＮ５１＞ＲＮ２１，ＲＮ５２＞ＲＮ２２ ・・・（８）
ＲＰ４３＞ＲＰ１３，ＲＰ４４＞ＲＰ１４ ・・・（９）
ＲＮ５３＜ＲＮ２３，ＲＮ５４＜ＲＮ２４ ・・・（１０）
なお、各トランジスタのオン抵抗値は、各々のゲート長のゲート幅に対する比によって定められる。すなわち、（オン抵抗値）∝（ゲート長／ゲート幅）の比例関係式が成立する。たとえば、各トランジスタのゲート長が等しい場合、各々のトランジスタのオン抵抗値はゲート幅によって決定される。ＰチャネルＭＯＳトランジスタ４１〜４４の各々の（ゲート長／ゲート幅）をＲａ４１〜４４とし、ＮチャネルＭＯＳトランジスタ５１〜５５の各々の（ゲート長／ゲート幅）をＲａ５１〜５５とすると、数式（５）（６）に代わって以下の数式（１１）（１２）が成立する。

（２×Ｒａ５５＋Ｒａ５１）／（２×Ｒａ５５＋Ｒａ５１＋Ｒａ４１）
＞ Ｒａ５３／（Ｒａ５３＋Ｒａ４３） ・・・（１１）
（２×Ｒａ５５＋Ｒａ５２）／（２×Ｒａ５５＋Ｒａ５２＋Ｒａ４２）
＞ Ｒａ５４／（Ｒａ５４＋Ｒａ４４） ・・・（１２）
図７は、図６に示した読出回路４０の動作を説明するためのタイムチャートである。図７において、メモリセルからデータ“０”を読出す際、ラッチ型センスアンプが活性化される時刻ｔ３２における入出力データ線対ＩＯ，／ＩＯの微小電位差が２０ｍＶ以下である場合を示す。

時刻ｔ３１において、メモリセルからのデータ読出動作が開始され、入出力データ線ＩＯの電位が少しずつ低下し始める。入出力データ線／ＩＯは「Ｈ」レベルを保持する。このため、入出力データ線対ＩＯ，／ＩＯに微小電位差が生じる。

時刻ｔ３２において、活性化信号ＳＥが「Ｈ」レベルにされる。これに応じて、ＮチャネルＭＯＳトランジスタ５５が導通してラッチ型センスアンプが活性化される。このとき、入出力データ線対ＩＯ，／ＩＯの微小電位差は２０ｍＶ以下である。入出力データ線対ＩＯ，／ＩＯの電位がともに「Ｈ」レベルであることに応じてＮチャネルＭＯＳトランジスタ５１，５２は導通しているため、入出力データ線対ＩＯ，／ＩＯの電位は、接地電位ＧＮＤを受けて緩やかに低下する。

時刻ｔ３３において、ラッチ型センスアンプの正帰還がかかって入出力データ線対ＩＯ，／ＩＯの微小電位差が増幅され、入出力データ線ＩＯの電位がさらに低下し始め、入出力データ線／ＩＯの電位が上昇し始める。このとき、入出力データ線対ＩＯ，／ＩＯの微小電位差が小さい（２０ｍＶ以下）ため正帰還がかかりにくく、入出力データ線／ＩＯの電位は、ＶＤＤ×（２×ＲＮ５５＋ＲＮ５１）／（２×ＲＮ５５＋ＲＮ５１＋ＲＰ４１）近傍まで低下する。しかし、数式（５）が成立しているため、入出力データ線／ＩＯの電位はオン抵抗値ＲＰ４３，ＲＮ５３によって定められる所定レベルＶ１２（＝ＶＤＤ×ＲＮ５３／（ＲＮ５３＋ＲＰ４３））よりも高い。同様に、入出力データ線ＩＯの電位は、ＶＤＤ×（２×ＲＮ５５＋ＲＮ５２）／（２×ＲＮ５５＋ＲＮ５２＋ＲＰ４２）近傍まで低下する。しかし、数式（６）が成立しているため、入出力データ線ＩＯの電位はオン抵抗値ＲＰ４４，ＲＮ５４によって定められる所定レベルＶ１１（＝ＶＤＤ×ＲＮ５４／（ＲＮ５４＋ＲＰ４４））よりも高い。

時刻ｔ３４において、入出力データ線ＩＯの電位が所定レベルＶ１１まで低下したことに応じて、ＰチャネルＭＯＳトランジスタ４４が導通し、ＮチャネルＭＯＳトランジスタ５４が非導通になる。これに応じて、出力ノードＮ５の電位が上昇する。

時刻ｔ３５において、出力ノードＮ５の電位が「Ｈ」レベルにされたことに応じて、ＮチャネルＭＯＳトランジスタ５７が導通する。このため、読出データ線ＲＤＬの電位は接地電位ＧＮＤを受けて「Ｌ」レベルに立下げられる。時刻ｔ３６に入出力データ線ＩＯの電位が「Ｌ」レベルにされ、時刻ｔ３７に入出力データ線／ＩＯの電位が「Ｈ」レベルにされる。また、図示しないが、読出動作終了後のある時刻において、読出データ線対ＲＤＬ，／ＲＤＬの電位は「Ｈ」レベルにリセットされる。

このように、時刻ｔ３２における入出力データ線対ＩＯ，／ＩＯの微小電位差が小さい場合（２０ｍＶ以下）、ラッチ型センスアンプの正帰還がかかりにくいが、入出力データ線／ＩＯの電位が所定レベルＶ１２まで低下しない。しがたって、メモリセルからのデータ“０”の読出動作終了時において、読出データ線ＲＤＬの電位が「Ｌ」レベルにされ、読出データ線／ＲＤＬが「Ｈ」レベルにされるため、メモリセルからのデータ“０”は正しく読出される。

なお、図示しないが、メモリセルからデータ“１”を読出す場合は、入出力データ線ＩＯ，／ＩＯの電位波形が入替わり、出力ノードＮ４，Ｎ５の電位波形が入替わり、読出データ線ＲＤＬ，／ＲＤＬの電位波形が入替わる。この場合も、同様の効果が得られる。

以上のように、この実施の形態２では、ラッチ型センスアンプおよびＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタ４１〜４４およびＮチャネルＭＯＳトランジスタ５１〜５５に関して、数式（５）（６）が成立するような構成にする。すなわち、ＰチャネルＭＯＳトランジスタ４１〜４４およびＮチャネルＭＯＳトランジスタ５１〜５５のオン抵抗値がそれぞれ適切な値になるように予め設定する。このため、メモリセルから記憶データを読出す際、ラッチ型センスアンプが活性化される時刻における入出力データ線対ＩＯ，／ＩＯの微小電位差が、製造ばらつきの影響を受けて２０ｍＶ以下になる場合でも、データが正しく読出される。また、読出速度が遅くなるという問題も解消される。したがって、高速かつ信頼性の高い半導体記憶装置の読出回路が実現できる。

なお、ＰチャネルＭＯＳトランジスタ４１〜４４およびＮチャネルＭＯＳトランジスタ５１〜５５のＲａ＝（ゲート長／ゲート幅）に関して、数式（１１）（１２）が成立するような構成にした場合も、同様の効果が得られる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるＳＲＡＭの全体構成を示すブロック図である。 図１に示した読出回路９の要部を示す回路図である。 図２に示した読出回路９の動作を説明するためのタイムチャートである。 従来の読出回路の動作を説明するためのタイムチャートである。 従来の読出回路の動作を説明するための他のタイムチャートである。 この発明の実施の形態２による読出回路４０の要部の構成を示す回路図である。 図６に示した読出回路４０の動作を説明するためのタイムチャートである。

符号の説明

１ メモリセル、２ プリチャージ回路、３ イコライザ、４ 列選択ゲート、５ 行デコーダ、６ 制御回路、７ 列デコーダ、８ 書込回路、９ 読出回路、１１〜１４，４１〜４４ ＰチャネルＭＯＳトランジスタ、２１〜２９，５１〜５７ ＮチャネルＭＯＳトランジスタ、３１，３２ インバータ。

Claims (3)

1. 複数のメモリセルのうちの選択されたメモリセルの記憶データを第１および第２の入出力データ線を介して読出し、第１および第２の読出データ線へ出力する半導体記憶装置の読出回路であって、
   活性化信号に応答して活性化され、前記選択されたメモリセルの記憶データに応じて前記第１および第２の入出力データ線間に生じた電位差を増幅して前記第１および第２の読出データ線へ出力するセンスアンプ、
   前記活性化信号を所定の時間だけ遅延させる遅延回路、および
   前記遅延回路の出力信号に応答して活性化され、前記第１および第２の入出力データ線間の電位差に応じたデータ信号を前記第１および第２の読出データ線へ出力する出力回路を備え、
   前記センスアンプは、
   その入力ノードが前記第１の入出力データ線に接続され、その出力ノードが前記第２の入出力データ線に接続された第１のインバータ、および
   その入力ノードが前記第２の入出力データ線に接続され、その出力ノードが前記第１の入出力データ線に接続された第２のインバータ、
   前記活性化信号に応答して、前記第１および第２のインバータに電源電圧を与える第１のトランジスタを含み、
   前記出力回路は、
   それらの入力ノードがそれぞれ前記第２および第１の入出力データ線に接続された第３および第４のインバータ、
   それらのゲートがそれぞれ前記第３および第４のインバータの出力ノードに接続され、それらの一方導通電極が前記第２の読出データ線および前記第１の読出データ線にそれぞれ接続された第２および第３のトランジスタ、および
   前記遅延回路の出力信号に応答して、前記第２のトランジスタの他方導通電極を基準電位のラインと接続するとともに、前記第３のトランジスタの他方導通電極を前記基準電位のラインと接続する切換回路を含む、半導体記憶装置の読出回路。
2. 複数のメモリセルのうちの選択されたメモリセルの記憶データを第１および第２の入出力データ線を介して読出し、第１および第２の読出データ線へ出力する半導体記憶装置の読出回路であって、
   活性化信号に応答して活性化され、前記選択されたメモリセルの記憶データに応じて前記第１および第２の入出力データ線間に生じた電位差を増幅して前記第１および第２の読出データ線へ出力するセンスアンプ、および
   前記第１および第２の入出力データ線間の電位差に応じたデータ信号を前記第１および第２の読出データ線へ出力する出力回路を備え、
   前記センスアンプは、
   各々のソースがともに電源電位のラインに接続され、それらのゲートがそれぞれ前記第１および第２の入出力データ線に接続され、それらのドレインがそれぞれ前記第２および第１の入出力データ線に接続された第１の導電形式の第１および第２のトランジスタ、
   それらのゲートがそれぞれ前記第１および第２の入出力データ線に接続され、それらのドレインがそれぞれ前記第２および第１の入出力データ線に接続され、それらのソースが互いに接続された第２の導電形式の第３および第４のトランジスタ、および
   前記第３および第４のトランジスタのソースと基準電位のラインとの間に接続され、前記活性化信号に応答して導通する第２の導電形式の第５のトランジスタを含み、
   前記出力回路は、
   前記電源電位のラインと前記基準電位のラインとの間に直列接続され、各々のゲートがともに前記第２の入出力データ線に接続された第１の導電形式の第６のトランジスタおよび前記第２の導電形式の第７のトランジスタ、
   前記電源電位のラインと前記基準電位のラインとの間に直列接続され、各々のゲートがともに前記第１の入出力データ線に接続された第１の導電形式の第８のトランジスタおよび前記第２の導電形式の第９のトランジスタ、
   前記第２の読出データ線と前記基準電位のラインとの間に接続され、そのゲートが前記第６および第７のトランジスタの間の出力ノードに接続された前記第２の導電形式の第１０のトランジスタ、および
   前記第１の読出データ線と前記基準電位のラインとの間に接続され、そのゲートが前記第８および第９のトランジスタの間の出力ノードに接続された前記第２の導電形式の第１１のトランジスタを含み、
   前記第１から第９までのトランジスタのオン抵抗値をそれぞれＲ１〜Ｒ９とした場合、
   （２×Ｒ５＋Ｒ３）／（２×Ｒ５＋Ｒ３＋Ｒ１）＞Ｒ７／（Ｒ７＋Ｒ６）、および
   （２×Ｒ５＋Ｒ４）／（２×Ｒ５＋Ｒ４＋Ｒ２）＞Ｒ９／（Ｒ９＋Ｒ８）の関係式が成立する、半導体記憶装置の読出回路。
3. 複数のメモリセルのうちの選択されたメモリセルの記憶データを第１および第２の入出力データ線を介して読出し、第１および第２の読出データ線へ出力する半導体記憶装置の読出回路であって、
   活性化信号に応答して活性化され、前記選択されたメモリセルの記憶データに応じて前記第１および第２の入出力データ線間に生じた電位差を増幅して前記第１および第２の読出データ線へ出力するセンスアンプ、および
   前記第１および第２の入出力データ線間の電位差に応じたデータ信号を前記第１および第２の読出データ線へ出力する出力回路を備え、
   前記センスアンプは、
   各々のソースがともに電源電位のラインに接続され、それらのゲートがそれぞれ前記第１および第２の入出力データ線に接続され、それらのドレインがそれぞれ前記第２および第１の入出力データ線に接続された第１の導電形式の第１および第２のトランジスタ、
   それらのゲートがそれぞれ前記第１および第２の入出力データ線に接続され、それらのドレインがそれぞれ前記第２および第１の入出力データ線に接続され、それらのソースが互いに接続された第２の導電形式の第３および第４のトランジスタ、および
   前記第３および第４のトランジスタのソースと基準電位のラインとの間に接続され、前記活性化信号に応答して導通する第２の導電形式の第５のトランジスタを含み、
   前記出力回路は、
   前記電源電位のラインと前記基準電位のラインとの間に直列接続され、各々のゲートがともに前記第２の入出力データ線に接続された第１の導電形式の第６のトランジスタおよび前記第２の導電形式の第７のトランジスタ、
   前記電源電位のラインと前記基準電位のラインとの間に直列接続され、各々のゲートがともに前記第１の入出力データ線に接続された第１の導電形式の第８のトランジスタおよび前記第２の導電形式の第９のトランジスタ、
   前記第２の読出データ線と前記基準電位のラインとの間に接続され、そのゲートが前記第６および第７のトランジスタの間の出力ノードに接続された前記第２の導電形式の第１０のトランジスタ、および
   前記第１の読出データ線と前記基準電位のラインとの間に接続され、そのゲートが前記第８および第９のトランジスタの間の出力ノードに接続された前記第２の導電形式の第１１のトランジスタを含み、
   前記第１から第９までのトランジスタにおけるゲート長は等しく、
   前記第１から第９までのトランジスタにおけるゲート長のゲート幅に対する比をそれぞれＲａ１〜Ｒａ９とした場合、
   （２×Ｒａ５＋Ｒａ３）／（２×Ｒａ５＋Ｒａ３＋Ｒａ１）＞Ｒａ７／（Ｒａ７＋Ｒａ６）、および
   （２×Ｒａ５＋Ｒａ４）／（２×Ｒａ５＋Ｒａ４＋Ｒａ２）＞Ｒａ９／（Ｒａ９＋Ｒａ８）の関係式が成立する、半導体記憶装置の読出回路。

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