JP2009003974A - 半導体記憶装置 - Google Patents

Abstract

【課題】回路規模を殆ど増加させずに、誤動作を防止できるＮＡＮＤ型のマスクＲＯＭを提供する。
【解決手段】制御回路３０Ａ内に遅延素子とＡＮＤゲートからなるタイミング回路を設け、プリチャージ信号ＰＣが“Ｈ”になったときには一定の遅延時間が経過した後で“Ｈ”になり、このプリチャージ信号ＰＣが“Ｌ”になったときには直ちに“Ｌ”になる遅延プリチャージ信号ＰＣＤを生成する。そして、遅延プリチャージ信号ＰＣＤが“Ｌ”の期間に、デコーダ８０Ａによりビット線ＢＬを強制的に接地電位ＧＮＤに接続させ、遅延プリチャージ信号ＰＣＤが“Ｈ”となったときに、データ読み出し回路２０からプリビット線ＰＢＬにプリチャージ電圧ＶＤＤを印加する。これにより、プリチャージの直前にビット線ＢＬとプリビット線ＰＢＬ上の電荷が放電され、読み出し誤りが防止できる。
【選択図】図１

Description

本発明は、半導体記憶装置、特にマスクＲＯＭ(Read Only Memory)の読み出し誤り防止技術に関するものである。

図２は、下記特許文献１に記載された従来のマスクＲＯＭの構成図である。
このマスクＲＯＭは、１２８ブロックのメモリセルアレイ１０からなるメモリセル群を有している（但し、図２には、１ブロックのみ記載）。各メモリセルアレイ１０は、８個のメモリセルトランジスタＴＲからなる各２列のＮＡＮＤ型セルのアレイ状の配列を有し、そのドレイン側のセレクタトランジスタＴＲＤを介して、ビット線ＢＬ１〜ＢＬ８に接続され、ソース側のセレクタトランジスタＴＲＳを介して接地されている。

ビット線ＢＬ１〜ＢＬ８は、それぞれカラムライントランジスタＴＲＣを介して共通のプリビット線ＰＢＬに接続されている。プリビット線ＰＢＬは、プリチャージトランジスタ２２を介してプリチャージ電圧ＶＤＤに接続され、このプリチャージトランジスタ２２によるプリチャージ動作は、そのゲートに接続された２入力ＮＡＮＤゲート２１によって制御されるようになっている。

このマスクＲＯＭのデータ読み出し回路２０は、前記ＮＡＮＤゲート２１及びプリチャージトランジスタ２２と、前記ビット線ＢＬ１〜ＢＬ８に読み出されてプリビット線ＰＢＬに出力されたデータを入力するクロックドインバータ２３と、このクロックドインバータ２３の出力をラッチするデータラッチ回路２４と、このデータラッチ２４の出力を読み出しデータＤＴとしてメモリバスに出力するクロックドバッファ２５で構成されている。

なお、この図２において一点鎖線枠で示したメモリセルアレイ１０、セレクタトランジスタＴＲＤ，ＴＲＳ、ビット線ＢＬ、カラムライントランジスタＴＲＣ、及びデータ読み出し回路２０は、メモリバスのビット数に対応する数だけ並列に設けられている。

更に、このマスクＲＯＭは、データ読み出し部回路２０を制御する制御回路３０と、読み出し対象のメモリセルトランジスタＴＲを選択するためのデコーダ４０〜８０を有している。

制御回路３０は、このマスクＲＯＭを活性化されるチップ選択信号ＣＳ、読み出し制御信号ＲＤ、第１と第２のクロック信号ＰＨ１，ＰＨ２、システムクロック信号ＴＥ、及びプリチャージ信号ＰＣに基づいて、クロックドバッファ２５用のタイミング信号ＣＳＲ、データラッチ２４用の活性化信号ＡＣＴ、及びドライブ用のプリチャージ信号ＰＣＥを生成するものである。即ち、チップ選択信号ＣＳ、読み出し制御信号ＲＤ及びクロック信号ＰＨ１の論理積によってタイミング信号ＣＳＲが生成され、クロック信号ＰＨ２とシステムクロック信号ＴＥの論理積によって活性化信号ＡＣＴが生成され、プリチャージ信号ＰＣがバッファを介してプリチャージ信号ＰＣＥとして出力されるようになっている。

デコーダ４０は、チップ選択信号ＣＳが与えられたときに、アドレス信号ＡＬ１，ＡＬ２をデコードして、データの読み出し部を選択する内部アドレス信号ＨＡ０〜ＨＡ３を出力するものである。デコーダ５０は、チップ選択信号ＣＳが与えられたときに、アドレス信号ＡＬ３〜ＡＬ５をデコードして、ビット線ＢＬ１〜ＢＬ８を選択するカラムライントランジスタＴＲＣのゲートに内部アドレス信号ＡＤ０〜ＡＤ７を与えるものである。

デコーダ６０は、チップ選択信号ＣＳが与えられたときに、アドレス信号ＡＬ１０〜ＡＬ１６をデコードして、１２８ブロックからなるメモリセル群（図２には、メモリセル群の１番目のブロックのみが示されている）をブロック選択するための選択信号ＬＳ０〜ＬＳ１２７を生成し、対応するメモリセル群のブロックにおけるＮＡＮＤ型セルのドレイン側のセレクタトランジスタＴＲＤを駆動するものである。

デコーダ７０は、チップ選択信号ＣＳが与えられたときに、アドレス信号ＡＬ７〜ＡＬ９をデコードして、８個のメモリセルトランジスタＴＲからなるＮＡＮＤ型セルのゲートに、対応するワード線を通して選択信号ＬＡＤ０〜ＬＡＤ７を与えるものである。なお、これら選択信号ＬＡＤ０〜ＬＡＤ７は、アドレス信号ＡＬ７〜ＡＬ９で指定された１つだけが接地電位ＧＮＤに対応するレベル“Ｌ”となり、指定されていないものはすべて電源電位ＶＤＤに対応するレベル“Ｈ”となるように設定されている。

即ち、デコーダ４０から出力される内部アドレス信号ＨＡ０〜ＨＡ３、デコーダ５０から出力される内部アドレス信号ＡＤ０〜ＡＤ７、及びデコーダ６０から出力され選択信号ＬＳ０〜ＬＳ１２７は、選択された１つだけが“Ｈ”となり、非選択のものが“Ｌ”となるが、このデコーダ７０から出力される選択信号ＬＡＤ０〜ＬＡＤ７は、その出力レベルが逆となっている。

デコーダ８０は、チップ選択信号ＣＳが与えられ、かつプリチャージ信号ＰＣが与えられていないときに、アドレス信号ＡＬ６をデコードして選択信号ＬＬ，ＬＨを生成するものである。選択信号ＬＬ，ＬＨは、各ビット線ＢＬ１〜ＢＬ８に接続された２個のＮＡＮＤ型セルのいずれか一方を選択するための信号で、ＮＡＮＤ型セルのソース側に接続されたセレクタトランジスタＴＲＳのゲートに与えられるようになっている。

次に動作を説明する。
このＮＡＮＤ型のマスクＲＯＭでは、メモリセルを構成するメモリセルトランジスタ（ＭＯＳトランジスタ）ＴＲのソース・ドレイン間をアルミ配線で接続することによりデータ“０”を、ソース・ドレイン間を開放することによりデータ“１”を記憶する。ソース・ドレイン間のアルミ配線は、通常、第１層のアルミ配線パターンを用いて製造段階で行うようにしている。

データ読み出し時、クロック信号ＰＨ１，ＰＨ２を入力し、チップ選択信号ＣＳを“Ｈ”にすると共に、デコーダ４０〜８０にアドレス信号ＡＬ１〜ＡＬ１６を入力する。各読み出しサイクルにおいて、初めにプリチャージ信号ＰＣを用いてプリビット線ＰＢＬをプリチャージ電圧ＶＤＤまでプリチャージした後、このプリチャージ信号ＰＣを停止し、読み出し制御信号ＲＤによる読み出し動作が行われる。

ここで、内部アドレス信号ＡＤ０により、ビット線ＢＬ１が選択され、ブロック選択信号ＬＳ０が“Ｈ”となって、１番目のメモリセルアレイ１０が選択されるものとする。更に、アドレス信号ＡＬ７〜ＡＬ９によって選択信号ＬＡＤ０が選択され、第１行の行選択線（選択ワード線）にゲートが接続されたメモリセルトランジスタＴＲのデータを読み出すものとする。

選択信号ＬＬ，ＬＨにより、各ビット線に接続された２つのＮＡＮＤ型セルの内、一方のセレクタトランジスタＴＲＳがオンとなり、そのＮＡＮＤ型セルのソース側が接地される。

選択信号ＬＡＤ０が選択されることにより、この選択信号ＬＡＤ０は“Ｌ”となり、他の選択信号ＬＡＤ１〜ＬＡＤ７はすべて“Ｈ”となる。従って、ＮＡＮＤ型セルの非選択ワード線につながるメモリセルトランジスタＴＲは、その書き込み状態の如何によらず、すべてオン状態となる。

このとき、選択ワード線につながるメモリセルトランジスタＴＲに“０”のデータが書き込まれていれば（ソース・ドレイン間がアルミ配線で接続されているので）、このメモリセルトランジスタＴＲもオンである。これにより、ビット線ＢＬ１に直列接続される８個のメモリセルトランジスタＴＲはすべてオンとなり、プリビット線ＰＢＬはこのビット線ＢＬ１を介して接地され、その電位は接地電位まで低下する。

これとは逆に、選択ワード線につながるメモリセルトランジスタＴＲに“１”のデータが書き込まれていれば（ソース・ドレイン間が開放されているので）、このメモリセルトランジスタＴＲはオフとなり、プリビット線ＰＢＬは接地されない。従って、プリビット線ＰＢＬの電位は、プリチャージ電圧ＶＤＤに保持される。

プリビット線ＰＢＬの電位は、データ読み出し回路２０クロックドインバータ２３を介してデータラッチ２４に保持され、更にクロックドバッファ２５から読み出しデータＤＴとしてメモリバスに出力される。

このようなＮＡＮＤ型のマスクＲＯＭは、複数の隣り合うメモリセルトランジスタのソース・ドレイン拡散層を共通にして直列に接続することができるので集積度が高く、大容量のＲＯＭとして広く使用されている。

特開２００１−２６６５８５号公報

しかしながら、前記マスクＲＯＭでは、次のような特定の読み出し条件において誤動作を生じるという問題があった。

例えば、図２中の選択信号ＬＡＤ０で共通に選択されるメモリセルトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６，…の内、メモリセルトランジスタＴＲ１，ＴＲ４，ＴＲ５を順番に読み出す場合、これらのメモリセルトランジスタＴＲ１，ＴＲ４，ＴＲ５のデータがすべて“１”で、メモリセルトランジスタＴＲ２，ＴＲ６の少なくとも一方のデータが“０”（図２では、共に“０”の場合が示されている）であるとする。

メモリセルトランジスタＴＲ４のデータ“１”を読み出す際、メモリセルトランジスタＴＲ２，ＴＲ６のデータが“０”であるため、選択信号ＬＨが“Ｌ”から“Ｈ”へ変化するときに、選択されていないビット線ＢＬ１，ＢＬ３の少なくとも１つが（図２の例では、両方共に）接地電位ＧＮＤに遷移する。ビット線ＢＬ２には、隣接するビット線ＢＬ１，ＢＬ３との間の寄生容量Ｃ１，Ｃ２の他、接地電位ＧＮＤに対する寄生容量Ｃ３が存在する。このため、ビット線ＢＬ２に印加されたプリチャージ電圧ＶＤＤが、これらの寄生容量Ｃ１〜Ｃ３によってレベル低下を生じ、プリビット線ＰＢＬの読み出しレベルが低下する。このとき、クロックドインバータ２３の閾値が高い場合には、入力レベルの微小な低下でも読み出しデータ“１”を“０”と感知してしまい、読み出し誤りが発生する。

特許文献１では、このような誤動作を防止するために、非選択のビット線を常時“Ｌ”に固定化し、更にプリビット線に読み出されたデータ“１”を、プリチャージ期間以外はスタティックなデータ“１”として保持する保持回路を設けている。

しかしながら、特許文献１では非選択のビット線を常時“Ｌ”に固定化するためのトランジスタやそのための制御回路が必要になると共に、プリビット線に読み出されたデータ“１”を、プリチャージ期間以外はスタティックなデータ“１”として保持する保持回路が必要になり、回路規模が増加する。

本発明は、回路規模を殆ど増加させずに、誤動作を防止できるマスクＲＯＭを提供することを目的としている。

本発明の半導体記憶装置は、選択トランジスタを介してビット線に接続されたメモリセル群と、前記ビット線をプリチャージするプリチャージ回路と、アドレス信号をデコードするデコード回路と、前記ビット線のプリチャージ及び前記メモリセル群からの読み出し動作を制御する制御回路とを備え、前記ビット線のプリチャージの開始よりも、アドレス信号及びそのデコード信号を早く切り替えることにより、非選択のビット線をディスチャージするタイミング回路を設けたことを特徴としている。

本発明では、タイミング回路を設けることにより、ビット線のプリチャージの開始よりも、アドレス信号及びそのデコード信号を早く切り替え、非選択のビット線をディスチャージするようにしている。これにより、非選択のビット線の寄生容量の電荷が放電された後、選択されたビット線がプリチャージされるので、隣接する非選択のビット線の電荷による読み出し誤りを防止することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例を示すマスクＲＯＭの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

このマスクＲＯＭは、例えば、１２８ブロックのメモリセルアレイ１０からなるメモリセル群を有している（但し、図１には、１ブロックのみ記載）。メモリセルアレイは、平行配置された複数のビット線ＢＬと、これに交差して平行配置された複数のワード線ＷＬの各交差箇所にメモリセルトランジスタＴＲを配置したものである。

メモリセルトランジスタＴＲは、対応するビット線ＢＬに従って直列に接続されると共に、対応するワード線ＷＬによってゲート制御されるようになっており、これらのメモリセルトランジスタＴＲの内で第１の論理値（例えば、“０”）を記憶するメモリセルトランジスタは対応するワード線ＷＬによる選択の有無に拘らず常にオン状態となるように設定され、第２の論理値（例えば、“１”）を記憶するメモリセルトランジスタは対応するワード線ＷＬで選択されたときにのみオフ状態となるように設定されている。

このメモリセルアレイ１０は、８個のメモリセルトランジスタＴＲからなる各２列のＮＡＮＤ型セルのアレイ状の配列を有し、そのドレイン側のセレクタトランジスタＴＲＤを介して、ビット線ＢＬ１〜ＢＬ８に接続され、ソース側のセレクタトランジスタＴＲＳを介して接地電位ＧＮＤに接続されている。ビット線ＢＬ１〜ＢＬ８は、それぞれカラムライントランジスタＴＲＣを介して共通のプリビット線ＰＢＬに接続され、このプリビット線ＰＢＬがデータ読み出し回路２０に接続されている。

プリビット線ＰＢＬは、データ読み出し回路２０のプリチャージトランジスタ２２を介してプリチャージ電圧ＶＤＤに接続され、このプリチャージトランジスタ２２によるプリチャージ動作は、そのゲートに接続された２入力ＮＡＮＤゲート２１の出力で制御されるようになっている。

データ読み出し回路２０は、ＮＡＮＤゲート２１及びプリチャージトランジスタ２２に加え、ビット線ＢＬ１〜ＢＬ８に読み出されてプリビット線ＰＢＬに出力されたデータを入力するクロックドインバータ２３と、このクロックドインバータ２３の出力をラッチするデータラッチ２４と、このデータラッチ２４の出力を読み出しデータＤＴとしてメモリバスに出力するクロックドバッファ２５で構成されている。

なお、この図１では１組だけを示しているが、実際には一点鎖線枠で示したメモリセルアレイ１０、セレクタトランジスタＴＲＤ，ＴＲＳ、ビット線ＢＬ、カラムライントランジスタＴＲＣ、及びデータ読み出し回路２０は、メモリバスのビット数（例えば、８）だけ並列に設けられている。更に、このマスクＲＯＭは、データ読み出し回路２０を制御する制御回路３０Ａと、読み出し対象のメモリセルトランジスタＴＲを選択するためのデコーダ４０〜７０，８０Ａを有している。

制御回路３０Ａは、このマスクＲＯＭを活性化されるチップ選択信号ＣＳ、読み出し制御信号ＲＤ、第１と第２のクロック信号ＰＨ１，ＰＨ２、システムクロック信号ＴＥ、及びプリチャージ信号ＰＣに基づいて、クロックドバッファ２５用のタイミング信号ＣＳＲ、データラッチ２４用の活性化信号ＡＣＴ、及び駆動用の遅延プリチャージ信号ＰＣＤを生成するものである。

即ち、タイミング信号ＣＳＲは、ＡＮＤゲート３１によって、チップ選択信号ＣＳ、読み出し制御信号ＲＤ及びクロック信号ＰＨ１の論理積をとって生成されるようになっている。活性化信号ＡＣＴは、ＡＮＤゲート３２によって、クロック信号ＰＨ２とシステムクロック信号ＴＥの論理積をとって生成されるようになっている。また、遅延プリチャージ信号ＰＣＤは、プリチャージ信号ＰＣが“Ｈ”になったときに一定時間遅延して“Ｈ”となり、このプリチャージ信号ＰＣが“Ｌ”になったときには直ちに“Ｌ”となる信号である。

遅延プリチャージ信号ＰＣＤは、プリチャージ信号ＰＣを一定時間遅延させる遅延素子３３と、この遅延素子３３の出力とプリチャージ信号ＰＣの否定的論理積をとるＮＡＮＤゲート３４と、このＮＡＮＤゲート３４の出力を反転するインバータ３５によるタイミング回路で生成されるようになっている。なお、遅延素子３３は、例えば、偶数個のインバータを縦続接続して構成すことができる。

デコーダ４０は、チップ選択信号ＣＳが与えられたときに、アドレス信号ＡＬ１，ＡＬ２をデコードして、データの読み出し部を選択する内部アドレス信号ＨＡ０〜ＨＡ３を出力するものである。デコーダ５０は、チップ選択信号ＣＳが与えられたときに、アドレス信号ＡＬ３〜ＡＬ５をデコードして、ビット線ＢＬ１〜ＢＬ８を選択するカラムライントランジスタＴＲＣのゲートに内部アドレス信号ＡＤ０〜ＡＤ７を与えるものである。

デコーダ６０は、チップ選択信号ＣＳが与えられたときに、アドレス信号ＡＬ１０〜ＡＬ１６をデコードして、１２８ブロックからなるメモリセル群（図２には、メモリセル群の１番目のブロックのみが示されている）をブロック選択するための選択信号ＬＳ０〜ＬＳ１２７を生成し、対応するメモリセル群のブロックにおけるＮＡＮＤ型セルのドレイン側のセレクタトランジスタＴＲＤを駆動するものである。

デコーダ７０は、チップ選択信号ＣＳが与えられたときに、アドレス信号ＡＬ７〜ＡＬ９をデコードして、８個のメモリセルトランジスタＴＲからなるＮＡＮＤ型セルのゲートに、対応するワード線を通して選択信号ＬＡＤ０〜ＬＡＤ７を与えるものである。なお、これら選択信号ＬＡＤ０〜ＬＡＤ７は、アドレス信号ＡＬ７〜ＡＬ９で指定された１つだけが“Ｌ”となり、指定されていないものはすべて“Ｈ”となるように設定されている。

即ち、デコーダ４０から出力される内部アドレス信号ＨＡ０〜ＨＡ３、デコーダ５０から出力される内部アドレス信号ＡＤ０〜ＡＤ７、及びデコーダ６０から出力され選択信号ＬＳ０〜ＬＳ１２７等は、選択された１つだけが“Ｈ”となり、非選択のものが“Ｌ”となるが、このデコーダ７０から出力される選択信号ＬＡＤ０〜ＬＡＤ７は、その出力レベルが逆になっている。

デコーダ８０Ａは、チップ選択信号ＣＳが与えられ、かつ遅延プリチャージ信号ＰＣＤが与えられていないときに、アドレス信号ＡＬ６をデコードして選択信号ＬＬ，ＬＨを生成するものである。選択信号ＬＬ，ＬＨは、各ビット線ＢＬ１〜ＢＬ８に接続された２個のＮＡＮＤ型セルのいずれか一方を選択するための信号で、ＮＡＮＤ型セルのソース側に接続されたセレクタトランジスタＴＲＳのゲートに与えられるようになっている。

このデコーダ８０Ａは、例えば、アドレス信号ＡＬ６と遅延プリチャージ信号ＰＣＤをそれぞれ反転させるインバータ８１，８２と、チップ選択信号ＣＳ及びインバータ８１，８２の出力の論理積を選択信号ＬＬとして出力するＡＮＤゲート８３と、チップ選択信号ＣＳ、アドレス信号ＡＬ６及びインバータ８２の出力の論理積を選択信号ＬＨとして出力するＡＮＤゲート８４で構成されている。

図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。

図３の時刻ｔ１において、アドレス信号ＡＬ１〜ＡＬ１６に、図１中のメモリセルトランジスタＴＲ１を読み出すためのアドレスＡＤＲ１が与えられると共に、クロック信号ＰＨ１とプリチャージ信号ＰＣに“Ｈ”の信号が与えられる。なお、チップ選択信号ＣＳは既に“Ｈ”となっており、読み出し制御信号ＲＤはまだ“Ｌ”となっている。これにより、内部アドレス信号ＨＡ０，ＡＤ０、及び選択信号ＬＳ０は“Ｈ”となり、選択信号ＬＡＤ０は“Ｌ”となる。また、選択信号ＬＡＤ１〜ＬＡＤ７は、すべて“Ｈ”である。

このとき、遅延プリチャージ信号ＰＣＤはまだ“Ｌ”であるので、デコーダ８０Ａではアドレス信号ＡＬ６がデコードされ、“Ｈ”の選択信号ＬＬと“Ｌ”の選択信号ＬＨが出力される。これにより、各ビット線ＢＬ１，ＢＬ２，ＢＬ３，…は、選択信号ＬＬで駆動されるセレクタトランジスタＴＲＳを介して、接地電位ＧＮＤに接続される。一方、データ読み出し回路２０のＮＡＮＤゲート２１の出力は“Ｈ”で、プリチャージトランジスタ２２はオフ状態となっている。これにより、ディスチャージ動作が開始され、プリビット線ＰＢＬは接地電位ＧＮＤに接続されたビット線ＢＬを介して接地電位に接続され、そのレベルＰＣＢは“Ｌ”となる。

時刻ｔ２において、プリチャージ信号ＰＣが“Ｈ”になってから一定時間が経過すると、遅延プリチャージ信号ＰＣＤが“Ｈ”になる。これにより、デコーダ８０Ａから出力される選択信号ＬＬ，ＬＨは共に“Ｌ”となり、セレクタトランジスタＴＲＳはすべてオフ状態となってディスチャージ動作が終了する。また、データ読み出し回路２０のＮＡＮＤゲート２１の出力は“Ｌ”となり、プリチャージトランジスタ２２はオン状態となる。これにより、プリチャージ動作が開始され、プリビット線ＰＢＬのレベルＰＣＢは、プリチャージ電圧ＶＤＤまで上昇し、内部アドレス信号ＡＤ０で選択されたビット線ＢＬ１のレベルもプリチャージ電圧ＶＤＤまで上昇する。

時刻ｔ３においてクロック信号ＰＨ１，ＰＨ２が、それぞれ“Ｌ”，“Ｈ”となる。
時刻ｔ４においてクロック信号ＰＨ１，ＰＨ２が、それぞれ“Ｈ”，“Ｌ”になると共に、プリチャージ信号ＰＣが“Ｌ”になる。これにより、遅延プリチャージ信号ＰＣＤも直ちに“Ｌ”となってプリチャージ動作が終了し、選択信号ＬＬが再び“Ｈ”となって読み出し動作が開始される。

読み出し対象のメモリセルトランジスタＴＲ１に“１”のデータが書き込まれていれば（ソース・ドレイン間が開放されているので）、このメモリセルトランジスタＴＲ１はオフである。従って、ビット線ＢＬ１は接地電位ＧＮＤに接続されず、プリビット線ＰＢＬは放電されない。これにより、プリビット線ＰＢＬのレベルＰＣＢは、プリチャージ電圧ＶＤＤに保持される。これとは逆に、メモリセルトランジスタＴＲ１に“０”のデータが書き込まれていれば（ソース・ドレイン間が接続されているので）、このメモリセルトランジスタＴＲ１はオンである。従って、ビット線ＢＬ１は接地電位ＧＮＤに接続され、プリビット線ＰＢＬは放電される。これにより、プリビット線ＰＢＬのレベルＰＣＢは、接地電位ＧＮＤまで低下する。

時刻ｔ５において、クロック信号ＰＨ１，ＰＨ２がそれぞれ“Ｌ”，“Ｈ”になると共に、読み出し制御信号ＲＤが“Ｈ”となる。これにより、活性化信号ＡＣＴが“Ｈ”となり、プリビット線ＰＢＬのレベルＰＣＢがクロックドインバータ２３を介してデータラッチ２４へ入力され、更にデータＤ０として出力される。

時刻ｔ６において、クロック信号ＰＨ１，ＰＨ２が、それぞれ“Ｈ”，“Ｌ”になる。また、アドレス信号ＡＬ１〜ＡＬ１６は、例えば、図１中のメモリセルトランジスタＴＲ４を読み出すためのアドレスＡＤＲ２に変更され、プリチャージ信号ＰＣに“Ｈ”の信号が与えられる。なお、読み出し制御信号ＲＤは“Ｈ”のままである。

“Ｌ”のクロック信号ＰＨ２により、活性化信号ＡＣＴが“Ｌ”となり、前の期間のアドレスＡＤＲ１で読み出されたメモリセルトランジスタＴＲ１のデータＤ０が、データラッチ２４に保持される。そして、“Ｈ”の読み出し制御信号ＲＤとクロック信号ＰＨ１により、タイミング信号ＣＳＲが“Ｈ”となり、データラッチ２４に保持されたデータＤ０が、クロックドバッファ２５から読み出しデータＤＴ０としてメモリバスに出力される。一方、アドレスＡＤＲ２に従って、内部アドレス信号ＨＡ０，ＡＤ１、及び選択信号ＬＳ０は“Ｈ”となり、選択信号ＬＡＤ０は“Ｌ”となる。

このとき、遅延プリチャージ信号ＰＣＤはまだ“Ｌ”であるので、デコーダ８０Ａではアドレス信号ＡＬ６がデコードされ、“Ｌ”の選択信号ＬＬと“Ｈ”の選択信号ＬＨが出力される。これにより、各ビット線ＢＬ１，ＢＬ２，ＢＬ３，…は、選択信号ＬＨで駆動されるセレクタトランジスタＴＲＳを介して、接地電位ＧＮＤに接続される。一方、データ読み出し回路２０のＮＡＮＤゲート２１の出力は“Ｈ”で、プリチャージトランジスタ２２はオフ状態となっている。これにより、ディスチャージ動作が開始され、プリビット線ＰＢＬは接地電位ＧＮＤに接続されたビット線ＢＬを介して接地電位に接続され、そのレベルＰＣＢは“Ｌ”となる。

時刻ｔ７では、プリチャージ信号ＰＣが“Ｈ”になってから一定時間が経過することにより、時刻ｔ２と同様に、遅延プリチャージ信号ＰＣＤが“Ｈ”になる。これにより、ディスチャージ動作が終了し、デコーダ８０Ａから出力される選択信号ＬＬ，ＬＨは共に“Ｌ”となる。また、データ読み出し回路２０のＮＡＮＤゲート２１の出力は“Ｌ”となり、プリチャージ動作が開始され、プリビット線ＰＢＬのレベルＰＣＢは、プリチャージ電圧ＶＤＤまで上昇し、内部アドレス信号ＡＤ１で選択されたビット線ＢＬ２のレベルもプリチャージ電圧ＶＤＤまで上昇する。

時刻ｔ８においてクロック信号ＰＨ１，ＰＨ２が、それぞれ“Ｌ”，“Ｈ”となる。これにより、タイミング信号ＣＳＲが“Ｌ”となり、クロックドバッファ２５からメモリバスへの読み出しデータＤＴ０の出力は停止される。

時刻ｔ９においてクロック信号ＰＨ１，ＰＨ２が、それぞれ“Ｈ”，“Ｌ”になると共に、プリチャージ信号ＰＣが“Ｌ”になる。これにより、遅延プリチャージ信号ＰＣＤも直ちに“Ｌ”となってプリチャージ動作が終了し、選択信号ＬＨが再び“Ｈ”となって読み出し動作が開始される。

時刻ｔ１０において、クロック信号ＰＨ１，ＰＨ２がそれぞれ“Ｌ”，“Ｈ”になると共に、読み出し制御信号ＲＤが“Ｈ”となる。これにより、活性化信号ＡＣＴが“Ｈ”となり、プリビット線ＰＢＬのレベルＰＣＢがクロックドインバータ２３を介してデータラッチ２４へ入力され、更にデータＤ０として出力される。

時刻ｔ１１において、クロック信号ＰＨ１，ＰＨ２が、それぞれ“Ｈ”，“Ｌ”になる。また、アドレス信号ＡＬ１〜ＡＬ１６は、次のメモリセルトランジスタ（例えば、ＴＲ５）を読み出すためのアドレスに変更され、プリチャージ信号ＰＣに“Ｈ”の信号が与えられる。

以上のように、本実施例のマスクＲＯＭは、プリチャージ信号ＰＣが“Ｈ”になったときに、一定時間遅延させて遅延プリチャージ信号ＰＣＤを“Ｈ”にし、このプリチャージ信号ＰＣが“Ｌ”になったときには、直ちに遅延プリチャージ信号ＰＣＤを“Ｌ”にするタイミング回路を設け、プリチャージ信号ＰＣが“Ｈ”になった後、遅延プリチャージ信号ＰＣＤが“Ｈ”になるまでの間、ビット線を接地電位ＧＮＤに接続してディスチャージするようにしている。このディスチャージ動作により、読み出し対象のビット線やそれに隣接するビット線の寄生容量の電荷が放電されるので、簡単な回路構成で、寄生容量に充電された電荷に起因する読み出し誤りを防止することができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 図１のマスクＲＯＭは、１６ビットのアドレス空間を有しているが、アドレスのサイズはこれに限定するものではない。また、各デコーダ４０〜８０Ａでデコードするアドレス信号ＡＬは、例示したものに限定されない。
（ｂ） 各メモリセルトランジスタＴＲは、ソース・ドレイン間をアルミ配線で接続することによって論理値“０”を記憶するようになっているが、ゲート領域にイオンを注入してゲート電圧が０Ｖでもオン状態を呈するように閾値電圧を変化させても良い。
（ｃ） 制御回路３０Ａで例示した制御信号や回路構成は一例であり、他の制御信号や回路構成を用いることもできる。

本発明の実施例を示すマスクＲＯＭの構成図である。 従来のマスクＲＯＭの構成図である。 図１の動作を示す信号波形図である。

符号の説明

１０ メモリセルアレイ
２０ データ読み出し回路
３０Ａ 制御回路
３３ 遅延素子
３４ ＮＡＮＤゲート
３５ インバータ
４０，５０，６０，７０，８０Ａ デコーダ
ＢＬ ビット線
ＰＢＬ プリビット線
ＴＲ メモリセルトランジスタ
ＴＲＣ カラムライントランジスタ
ＴＲＤ，ＴＲＳ セレクタトランジスタ

Claims (3)

1. 選択トランジスタを介してビット線に接続されたメモリセル群と、前記ビット線をプリチャージするプリチャージ回路と、アドレス信号をデコードするデコード回路と、前記ビット線のプリチャージ及び前記メモリセル群からの読み出し動作を制御する制御回路とを備え、
   前記ビット線のプリチャージの開始よりも、アドレス信号及びそのデコード信号を早く切り替えることにより、非選択のビット線をディスチャージするタイミング回路を設けたことを特徴とする半導体記憶装置。
2. 平行配置された複数のビット線及びこれに交差して平行配置された複数のワード線の各交差箇所に配置され、対応するビット線に従って直列に接続されると共に対応するワード線によってゲート制御される複数のメモリセルトランジスタを有し、これらのメモリセルトランジスタの内で第１の論理値を記憶するメモリセルトランジスタは対応するワード線による選択の有無に拘らず常にオン状態となるように設定され、第２の論理値を記憶するメモリセルトランジスタは対応するワード線で選択されたときにのみオフ状態となるように設定されたメモリセルアレイと、
   前記複数のビット線の一端に設けられ、第１の選択信号に従って該複数のビット線の内の１本をプリビット線に接続する複数のカラム選択トランジスタと、
   プリチャージ信号が与えられたときには一定時間遅延して遅延プリチャージ信号を前記プリビット線に出力し、該プリチャージ信号が停止したときには直ちに該遅延プリチャージ信号を停止するタイミング回路と、
   前記プリチャージ信号が停止した後、前記選択されたメモリセルトランジスタの記憶内容を前記プリビット線のレベルに基づいて判定し、読み出しデータを出力するデータ読み出し回路と、
   前記複数のビット線の他端に設けられ、前記プリチャージ信号が与えられてから前記遅延プリチャージ信号が出力されるまでの一定時間と、該プリチャージ信号が停止してから前記データ読み出し回路による前記プリビット線のレベル判定が終了するまでの間、第２の選択信号に従って該ビット線を接地電位に接続する複数の選択トランジスタを有するデコード回路とを、
   備えたことを特徴とする半導体記憶装置。
3. 前記メモリセルアレイの各ビット線は、それぞれ隣接して設けられた第１及び第２のビット線で構成され、前記デコード回路は、前記各ビット線の第１及び第２のビット線に対応する選択トランジスタを有し、前記第２の選択信号に従って該第１または第２のビット線を選択して接地電位に接続するように構成したことを特徴とする請求項２記載の半導体記憶装置。

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