JPWO2003085676A1 - 不揮発性記憶装置 - Google Patents

Abstract

不揮発性記憶装置（１）は、不揮発性メモリ部（ＭＡＲＹ０〜ＭＡＲＹ３）、バッファ部（ＢＭＲＹ０〜ＢＭＲＹ３）、及び制御部（ＣＮＴ）を有し、前記制御部は、外部と前記バッファ部との間の第１アクセス処理と、前記不揮発性メモリ部と前記バッファ部との間の第２アクセス処理とを、それぞれ別々に外部から指示を受けて制御可能である。前記制御部は、前記不揮発性メモリ部及びバッファ部をそれぞれ外部からの指示に従って独立にアクセス制御可能であるから、不揮発性メモリ部の消去動作に並行してバッファ部に次の書き込みデータをセットアップしたり、バッファ部に一旦読み出された記憶情報を外部からの指示に従ってキャッシュメモリ動作の如く高速に出力させたりすることが可能になる。これによって、不揮発性記憶装置に対するデータ読み出しや書き込みのためのデータ転送のオーバーヘッドが低減する。

Description

技術分野
本発明は不揮発性メモリ部とそのバッファ部を有する不揮発性記憶装置に関し、例えばマルチバンクを有するフラッシュメモリに適用して有効な技術に関する。
背景技術
特開平１１−８５６０９号公報には、不揮発性メモリ部とそのバッファ部を有するフラッシュメモリについて記載がある。これによれば、メモリ部は８ビット又は１６ビット単位でしかリード・ライトできないのに対し、ホスト装置とは５１２バイトのような単数もしくは複数セクタ単位でデータのやり取りを行なう必要があるため、バッファ部を設け、これをキャッシュメモリとして利用する、とある。キャッシュメモリとして利用される前記バッファ部は、フラッシュメモリに対する消去、書き込み、読み出し等のコマンドを実行するときに暗黙的に内部で利用されているに過ぎない。要するに、前記バッファ部は、フラッシュメモリの外部から直接操作の対象とはされていない。これについて本発明者が検討したところ以下の点を見出した。第１に、不揮発性メモリ部に対する消去動作ではバッファ部の利用は本来必要ないが、他用途への流用もできない為、消去動作中にオンチップバッファ部を有効に活用できない。また、一旦バッファ部に格納された記憶情報を、不揮発性メモリ部の動作とは独立させて外部に高速に読み出すように、動作させることはできない。これに関連し、特開平６−２５９３２０号公報及び特開平１１−１４９７８８号公報には不揮発性メモリ部と外部からのデータを保持するバッファ部を備え、バッファ部をキャッシュメモリとして利用できるように制御する不揮発性記憶装置が記載される。しかしながら、マルチバンクを有する不揮発性記憶装置に対しては、アクセス動作の高速化のために、外部とフラッシュメモリとの間のデータ転送のオーバーヘッドを更に低減する余地の残されていることが本発明者によって見出された。
本発明の目的は、不揮発性メモリ部に対する消去動作中にバッファ部を有効に活用できる不揮発性記憶装置を提供することにある。
本発明の別の目的は、不揮発性メモリ部から読み出されてバッファ部が保有する記憶情報を、不揮発性メモリ部の動作とは独立させて外部に高速に読み出すことができる不揮発性記憶装置を提供することにある。
本発明の更に別の目的は、外部と不揮発性メモリ部との間のデータ転送のオーバーヘッドを低減することができる不揮発性記憶装置を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
発明の開示
〔１〕《独立アクセス制御》本発明に係る不揮発性記憶装置は、複数のバンク（ＢＮＫ０〜ＢＮＫ３）と制御部（ＣＮＴ）を有し、前記バンク（ＢＮＫ０〜ＢＮＫ３）は不揮発性メモリ部（ＭＡＲＹ０〜ＦＡＲＹ３）とこれに対応するバッファ部（ＢＭＲＹ０〜ＢＭＲＹ３）を有する。各バンクの不揮発性メモリ部は相互に独立してアクセス動作可能とされる。前記制御部は、外部と前記バッファ部との間の第１アクセス処理の指示（２２，２３）と、前記不揮発性メモリ部と前記バッファ部との間の第２アクセス処理の指示（２１，２４）とを、それぞれ別々に外部から受けて制御可能である。前記第１アクセス処理は１のバッファ部へのアクセスを含み、前記第２アクセス処理は１の不揮発性メモリ部へのアクセスと複数の不揮発性メモリ部へのアクセスを含み、どちらのアクセスを行なうかが選択可能とされる。
上記より、前記制御部は、マルチバンクを有する前記不揮発性メモリ部及びバッファ部をそれぞれ外部からの指示に従って独立にアクセス制御可能であるから、不揮発性メモリ部とバッファ部を並列動作させたり、バッファ部に一旦読み出された記憶情報を外部からの指示に従ってキャッシュメモリ動作の如く高速に出力させたりすることが可能になる。これによって、マルチバンクを有する不揮発性記憶装置に対するデータ読み出しや書き込みのためのデータ転送のオーバーヘッドが低減する。
《第１アクセス処理》本発明の具体的な態様では、前記第１アクセス処理の指示は、外部から入力されるデータを前記バッファ部に書き込む指示又は前記バッファ部から外部にデータを読み出す指示である。前記書き込む指示又は読み出す指示は、例えば外部から入力される単数又は複数の制御信号（ＣＬＥ，ＡＬＥ，ＷＥｂ，ＲＥｂ）の変化によって与えられる。具体的にはコマンドラッチディスエーブル及びアドレスラッチディスエーブルにおけるライトイネーブル状態で前記書き込む指示を与える。また、コマンドラッチディスエーブル及びアドレスラッチディスエーブルにおけるリードイネーブル状態で前記読み出す指示を与える。前記単数又は複数のストローブ信号のような制御信号の状態をコマンドコードとみなすことも可能である。第１アクセス処理の指示にストローブ信号とは異なるコマンドコードを採用することも可能である。
本発明の具体的な態様では、前記第２アクセス処理を行っていることを示すための状態指示情報（Ｒ／Ｂｂ）を外部に出力する。外部からのリードイネーブル又はライトイネーブルの指示タイミングの制御が容易になる。
《第２アクセス処理》本発明の具体的な態様では、前記第２アクセス処理の指示はアクセスコマンドにより与えられる。前記アクセスコマンドとして、バッファ部からデータを読み出して不揮発性メモリ部に書き込む指示を与える第１アクセスコマンド、不揮発性メモリ部からデータを読み出してバッファ部に書き込む指示を与える第２アクセスコマンド、又は不揮発性メモリ部のデータを消去する指示を与える第３アクセスコマンドを有する。
《複数メモリバンク》本発明の具体的な態様では、前記不揮発性メモリ部とバッファ部を相互に対応させて、それぞれの対応をメモリバンクとして複数組有する。
《アドレスコマンド》このときのアクセスアドレスの指定に、例えばアドレスコマンド（２０）を採用する。前記制御部は、外部から供給されるアドレスコマンドを認識可能であり、前記アドレスコマンドは、バッファ部の記憶領域及び不揮発性メモリ部の記憶領域の指定を可能にする。
具体例として、前記アドレスコマンドは、第１指定情報、第２指定情報及び第３指定情報を持つことが可能である。前記第１指定情報は、不揮発性メモリ部を指定すると共に指定された不揮発性メモリ部に対応するバッファ部を暗黙的に指定する。前記第２指定情報は、指定された不揮発性メモリ部におけるアクセス対象アドレスを指定する。前記第３指定情報は、指定されたバッファ部におけるアクセス対象アドレスを指定する。
バッファ部の利用効率という点に着目する。第１アクセス処理ではバッファ部を自由に指定できるが、第２アクセス処理では、不揮発性メモリ部に対応するバッファ部が暗黙的に指定される。この指定を広げるには、前記制御部は、特定の第２アクセス処理の指示に応答するとき、前記第１指定情報によるバッファ部の指定を、不揮発性メモリ部とは対応しない別のバッファ部の指定とみなすようにすればよい。
《第１アクセス処理と第２アクセス処理の並列化》本発明の具体的な態様では、前記制御部は、前記第１及び第２アクセス処理の指示状態に応じて、不揮発性メモリ部の第２アクセス処理と当該不揮発性メモリ部に対応されない別のバッファ部の第１アクセス処理とを並行可能である。また、前記制御部は、不揮発性メモリ部の消去処理とバッファ部の第１アクセス処理とを並行可能である。例えば、不揮発性メモリ部の消去動作中に、当該不揮発性メモリ部に対応するバッファ部に、書込みデータの入力を行なう。要するに、不揮発性メモリ部のアクセス動作中、そのバックグラウンドでバッファ部に次に用いるデータ入力を行なう。
《バッファ部の記憶データ維持》アクセス処理の並列化に対する見方を変えれば、前記制御部は、前記バッファ部からデータを読み出して不揮発性メモリ部に書き込む第２アクセス処理の指示に応答する処理を行なった後に、別の第１アクセス処理又は第２アクセス処理の指示を待つ状態において、前記バッファ部の記憶情報を維持する。これにより、バッファ部が保持する記憶情報を不揮発性メモリ部の別の場所にコピーしたり、書き込みエラーに対するリトライ等を行なう場合に、便利である。また、前記制御部は、前記バッファ部からデータを読み出して外部に出力する第１アクセス処理の指示に応答する処理を行なった後に、別の第１アクセス処理又は第２アクセス処理の指示を待つ状態において、前記バッファ部の記憶情報を維持する。これにより、バッファ部に一旦読み出された記憶情報を外部からの指示に従ってキャッシュメモリ動作の如く高速に出力させたりすることが可能になる。
バッファ部に記憶情報を維持させる場合に、不要なデータ削除が可能なように、前記制御部は、バッファクリアコマンドに応答してバッファ部の記憶情報を初期化する。また、書き込みに際してバッファ部に残っている不要データが誤って書き込みされないようにする為に、前記制御部は、前記第１アクセス処理に応答して、外部からの入力データをバッファ部に書き込むとき、書き込み前に前記バッファ部の記憶情報を初期化する。
《バッファ部のリードキャッシュ動作》本発明の具体的な態様では、前記制御部は、第２アクセス処理により前記不揮発性メモリ部から読み出されてバッファ部に書き込まれたデータを、外部から指示される複数回の第１アクセス処理によりバッファ部から外部へ異なるタイミングで複数回データ転送可能とする。これにより、外部からの制御によりバッファ部をリードキャッシュ動作させることができる。
また、前記制御部は、不揮発性メモリ部からバッファ部にデータを書き込む第２アクセス処理が指示されたとき、バッファ部が保有するデータの不揮発性メモリ部上でのアドレスと同じアドレスをアクセス処理対象とする当該第２アクセス処理を省略する。これにより、不揮発性記憶装置みずからがアドレス比較を行なってバッファ部をリードキャッシュ動作させることができる。このアドレス比較動作のために、例えば、バッファ部が保有するデータの不揮発性メモリ部上におけるアドレスのアドレス情報を保持するアドレス保持手段と、アドレス保持手段が保持するアドレス情報と第２アクセス処理においてデータ読み出し対象とされる不揮発性メモリ部のアドレスのアドレス情報とを比較する比較手段とを有する。
前記制御部による前記バッファ部のリードキャッシュ動作制御は、第２アクセス処理で前記不揮発性メモリ部からバッファ部に書き込まれたデータを第１アクセス処理によりバッファ部から外部へ出力する指示が与えられたとき、前記第２アクセス処理の省略の有無により、第２アクセス処理中であることをビジー状態によって示す信号によるビジー状態の期間を相違させる制御と等価である。
《バッファ部利用のコピー、リライト》本発明の具体的な態様では、前記制御部は、第１アクセス処理により外部からバッファ部に書き込まれたデータを、複数回の第２アクセス処理によりバッファ部から不揮発性メモリ部へ複数回書き込み可能とする。これにより、コピーや書き込みリトライ処理を効率化することができる。
《書き込みデータのバッファ部上での確定》本発明の具体的な態様では、前記制御部は、複数回の第１アクセス処理により外部からバッファ部上で書き換えられたデータを、第２アクセス処理によりバッファ部から不揮発性メモリ部へ書き込み可能とする。例えば同一セクタデータ等に対してリード・モディファイ・ライト動作を何回か繰返したりするときに処理効率を向上させる。
《２値モード》本発明の具体的な態様では、前記不揮発性メモリ部は１個の記憶素子に２ビット以上の多値情報記憶が可能にされ、前記バッファ部は１個の記憶素子に１ビットの２値情報記憶が可能にされる。このとき前記制御部は、前記不揮発性メモリ部の記憶情報を２値情報とみなし、多値から２値への変換動作を省略する第３アクセス処理を制御可能である。これにより、データを外部に読み出すまでの時間が短縮されるので、第３アクセス処理による対象を、例えばファイルデータのセクタに対する管理領域データ等とすれば、セクタの有効性や代替の有無等を速く判定することができ、ファイルアクセス等の高速化に寄与する。
《自立クロック生成》本発明の具体的な態様では、第１アクセス処理に用いる信号経路に、外部からのアドレス情報をラッチするアドレスバッファ、アドレスバッファの出力を入力してメモリバッファ部に供給するバッファ部アドレスバッファ、バッファ部から出力されるデータをラッチするバッファ部データバッファ、バッファ部データバッファの出力データをラッチして外部に出力するデータバッファが設けられ、アドレス入力からデータ出力までのパイプライン段数が比較的多く配置された構成に着目する。このとき、前記制御部は、アドレスコマンドを第１ストローブ信号に同期して認識した後、第１アクセス処理において外部へのデータ読み出しを指示する第２ストローブ信号が変化されるまでの間に、自立的にクロックを生成して、バッファ部アドレスバッファのラッチタイミングと、バッファ部データバッファのラッチタイミングを生成する。アドレス入力からデータ出力までのパイプライン段数が比較的多くても対処することができる。
《書換え動作》本発明の具体的な態様では、前記不揮発性メモリ部とバッファ部をそれぞれ対応させて複数組有し、前記不揮発性メモリ部の消去単位は書き込み単位の複数倍であり、それぞれのバッファ部は前記書き込み単位の記憶容量を有するとき、前記制御部は、前記消去単位による記憶情報の書換え動作の指示に対して、書換え対象の不揮発性メモリ部と異なる不揮発性メモリ部のバッファ部を併せて、書換え対象記憶情報の退避領域に用いる。これによって不揮発性メモリ部に対する消去単位が書き込み単位よりも大きい場合であっても書換えを行なう事ができる。
《ＬＳＩ》本発明の具体的な態様では、不揮発性記憶装置は、１個の半導体チップに形成された、メモリＬＳＩ、或は、ＣＰＵ等のその他の回路モジュールと共に１個の半導体チップに形成されたマイクロコンピュータＬＳＩ或はシステムＬＳＩとして構成される。
〔２〕《独立アクセス制御》別の観点による本発明に係る不揮発性記憶装置は、複数のメモリバンク（ＢＮＫ０〜ＢＮＫ３）と制御部（ＣＮＴ）を有し、前記メモリバンクは不揮発性メモリ部（ＦＡＲＹ０〜ＦＡＲＹ３）とバッファ部（ＢＭＲＹ０〜ＢＭＲＹ３）を有する。前記バッファ部及び前記不揮発性メモリ部のアクセス対象領域はアドレスコマンド（２０）に基づいて指定される。前記制御部は、外部と前記バッファ部との間の第１アクセス処理の指示（２２，２３）と、前記不揮発性メモリ部と前記バッファ部との間の第２アクセス処理の指示（２１，２４）とを、それぞれ別々に外部から受けて制御可能にされる。更に制御部は、１の前記第２アクセス処理に対応して１の前記第１アクセス処理を制御することと、１の前記第２アクセス処理に対応して複数の前記第１アクセス処理を制御することが可能である
上記より、前記制御部は、前記不揮発性メモリ部及びバッファ部をそれぞれ外部からの指示に従って独立にアクセス制御可能であるから、不揮発性メモリ部とバッファ部を並列動作させたり、バッファ部に一旦読み出された記憶情報を外部からの指示に従ってキャッシュメモリ動作の如く高速に出力させたりすることが可能になる。
前記制御部は、前記第１アクセス処理では、前記アドレスコマンドが指定するメモリバンクのバッファ部を利用させ、第１アクセス処理ではバッファ部を自由に指定できるようにする。前記第２アクセス処理では、その指示内容に応じて、前記アドレスコマンドが指定するメモリバンクのバッファ部又はそれと異なるメモリバンクのバッファ部を利用させる。
《マルチバンク・リード》本発明の具体的な態様では、前記制御部は、メモリバンク数に応ずる回数を限度にアドレスコマンドが入力される毎にアドレスコマンドで指定される不揮発性メモリ部のアクセス対象領域に対する読み出しセットアップ動作を制御し、第２アクセス処理としてリード動作を指示するリードアクセスコマンドが入力されたとき、前記読み出しセットアップされた不揮発性メモリ部から記憶情報を読み出してバッファ部に書き込む制御を行なう。これにより、マルチバンクに対するリード動作を行なうことができる。
《マルチバンク・ライト》本発明の具体的な態様では、前記制御部は、メモリバンク数に応ずる回数を限度に連続してアドレスコマンド入力と第１アクセス処理の指示による書き込みデータ入力が行われる毎に、アドレスコマンドで指定されるメモリバンクのバッファ部に前記書き込みデータの書き込み動作を制御し、第２アクセス処理として書き込み動作を指示するライトアクセスコマンドが入力されたとき、前記バッファ部が有する書き込みデータを対応するメモリバンクの不揮発性メモリ部に書き込む制御を行なう。これにより、マルチバンクに対するライト動作を行なうことができる。
《マルチバンク・イレーズ》本発明の具体的な態様では、前記制御部は、メモリバンク数に応ずる回数を限度に連続してアドレスコマンドを入力した後にイレーズコマンドを入力することにより、アドレスコマンドで指定されるメモリバンクの不揮発性メモリ部に対して記憶領域の消去動作を制御する。これにより、マルチバンクに対するイレーズ動作を行なうことができる。
〔３〕《独立アクセス制御》更に別の観点による本発明に係る不揮発性記憶装置は、制御部と不揮発性記憶部とバッファ回路とを有し、前記不揮発性記憶部は複数の不揮発性記憶領域に分割され、前記バッファ回路は前記不揮発性記憶領域に対応する複数のバッファ領域に分割される。前記制御部は外部から複数の動作指示コマンドを受け付ける。前記動作指示コマンドには、前記バッファ回路と外部との間でのアクセス動作を指示する第１の動作指示コマンド（２２，２３）と、前記バッファ回路と不揮発性記憶部との間でのアクセス動作を指示する第２の動作指示コマンド（２１，２４）とがある。前記第１の動作指示コマンドは１の前記バッファ領域へのアクセス動作を指示し、前記第２の動作指示コマンドは１の前記不揮発性記憶領域へのアクセス動作と、複数の前記不揮発性記憶領域へのアクセス動作との何れかを選択して指示することが可能である。
前記制御部は前記動作指示コマンドを受け付けることが可能なコマンド受付状態を有し、前記動作指示コマンドを受け付けてそれぞれの動作指示コマンドに応じた処理を行った後、前記コマンド受付状態となる。
《アドレスコマンド》本発明の具体的な一つの態様では、前記不揮発性記憶部は複数の記憶領域に分割され、前記動作指示コマンドには、前記不揮発性記憶部の一の記憶領域を選択するためのアドレスを指定する第３の動作指示コマンド（２０）があり、前記第２の動作指示コマンドは、前記第３の動作指示コマンドで選択された前記不揮発性記憶部の記憶領域と前記バッファ回路との間でアクセス動作を行なう指示を与える。
《マルチバンク》前記複数の記憶領域に対応して、前記バッファ回路は複数の領域に分割される。このとき、前記制御部は、前記第３の動作指示コマンドで前記不揮発性記憶部の記憶領域を選択すると共に、選択された前記不揮発性記憶部の記憶領域に対応する前記バッファ回路の領域をも選択する。前記第１の動作指示コマンドは、前記第３の動作指示コマンドで選択されたバッファ回路の領域と外部との間でアクセス動作を行なう指示を与える。前記第２の動作指示コマンドは、前記第３の動作指示コマンドで選択されたバッファ回路の領域と前記不揮発性記憶部の記憶領域との間でアクセス動作を行なう指示を与える。
《マルチバンクの並列処理》前記制御部は、前記第２の動作指示コマンドによる前記不揮発性記憶部の一の記憶領域へのアクセス処理のうち一部の処理完了に応じて前記コマンド受付状態となり、前記一の記憶領域への全てのアクセス処理が完了する前に、前記第３の動作指示コマンドの受付と、前記第３の動作指示コマンドで選択されたバッファ回路の領域及び不揮発性記憶部の記憶領域が前記アクセス処理を行っている領域とは異なる領域である場合の前記第１又は前記第２の動作指示コマンドの受付を可能とする。
《書き込み・読み出し動作指示コマンド》前記第１の動作指示コマンドは、例えば、前記バッファ回路へのデータの書き込みを指示する第１書き込み動作コマンドと、前記バッファ回路からデータの読み出しを指示する第１読み出し動作コマンドとを含む。前記第２の動作指示コマンドは、例えば、前記バッファ回路から前記不揮発性記憶部へのデータの書き込みを指示する第２書き込み動作コマンドと、前記不揮発性記憶部から前記バッファ回路へデータの読み出しを指示する第２読み出し動作コマンドとを含む。
《消去動作指示コマンド》前記第１の動作指示コマンドには、更に前記バッファ回路に書き込まれているデータの消去を指示する第１消去動作コマンドを含む。前記第２の動作指示コマンドには、更に前記不揮発性記憶部に書き込まれているデータの消去を指示する第２消去動作コマンドを含む。
《消去に並行するコマンド受付け》前記不揮発性記憶部の第１記憶領域を指定する前記第３の動作指示コマンドの受付後、前記第２消去動作コマンドを受け付け、前記第１記憶領域に書き込まれているデータの消去を開始しデータの消去が完了する前において、前記不揮発性記憶部の第２記憶領域を指定する前記第３の動作指示コマンドと、前記第１の動作指示コマンド又は前記第２の動作指示コマンドの受付を可能とする。
《書き込みデータのバッファ回路上での確定》前記不揮発性記憶部の第１記憶領域を指定する前記第３の動作指示コマンドの受付後、前記第２読み出しコマンドを受け付け、前記不揮発性記憶部から前記バッファ回路へデータの読み出しが完了した後において、少なくとも１回以上の前記第１の動作指示コマンドを受け付け、更に前記第２書き込みコマンドの受付動作が可能である。
《並列処理》前記第２読み出しコマンドを受け付けた後、前記第２書き込みコマンドの受付前において、前記不揮発性記憶部の第２記憶領域を指定する前記第３の動作指示コマンドの受付と少なくとも１回以上の前記第１の動作指示コマンドまたは前記第２の動作指示コマンドの受付けを行った後、前記第１記憶領域を指定する前記第３の動作指示コマンドの受付動作が可能である。
《書き込みデータのバッファ回路上での確定》前記不揮発性記憶部の第１記憶領域を指定する前記第３の動作指示コマンドの受付後、少なくとも１回以上の前記第１書き込みコマンドを受け付けた後、前記第２書き込みコマンドの受付動作が可能である。少なくとも１回の前記第１書き込みコマンドを受け付けた後、１回以上の前記第１の動作指示コマンドの受付動作が可能である。少なくとも１回の前記書き込みコマンドを受け付けた後、１回以上の前記第２書き込みコマンドの受付動作が可能である。
《バッファ回路のキャッシュ動作》前記不揮発性記憶部の第１記憶領域に含まれる第１アドレスを指定する前記第３の動作指示コマンドの受付後、前記第２読み出しコマンドを受け付け、前記第２読み出しコマンドでは前記不揮発性記憶部から前記バッファ回路へ、前記第３の動作指示コマンドで指定されたアドレスから第１データ量のデータの読み出しを行った後、前記不揮発性記憶部の第１記憶領域に含まれかつ前記第１アドレスから第１データ量の範囲に含まれるアドレスを指定する前記第３の動作指示コマンドと前記第１の動作指示コマンドとを１回以上受け付けることが可能である。
《バッファ回路のキャッシュ動作》前記不揮発性記憶部の第１記憶領域に含まれる第１アドレスを指定する前記第３の動作指示コマンドの受付後、前記第２読み出しコマンドを受け付け、前記第２読み出しコマンドでは前記不揮発性記憶部から前記バッファ回路へ、前記第３の動作指示コマンドで指定されたアドレスから第１データ量のデータの読み出しを行い、さらに、前記不揮発性記憶部の第１記憶領域に含まれかつ前記第１アドレスから第１データ量の範囲に含まれる第２アドレスを指定する前記第３の動作指示コマンドの受付けと前記第２の読み出しコマンドを受け付けた場合、前記第２の読み出しコマンドの処理では前記不揮発性記憶部から前記バッファ回路への読み出し動作は行わない。
《バッファ回路の記憶情報保持》前記第２の書き込みコマンドの完了では前記バッファ回路に書き込まれているデータの消去は行わず、前記第１消去動作コマンドにより前記バッファ回路に書き込まれているデータの消去を行なう。
《非優先対応バッファ回路の利用》前記複数の記憶領域に対応して、前記バッファ回路は複数の領域に分割され、第１の記憶領域に優先的に対応するバッファ回路の第１の領域と、第２の記憶領域に優先的に対応するバッファ回路の第２の領域とを有する。前記バッファ回路の第１の領域は前記第２の記憶領域との間でもアクセス動作可能とされる。前記バッファ回路の第２の領域は前記第１の記憶領域との間でもアクセス動作可能とされる。
《非優先対応バッファ回路の利用》前記第１の動作指示コマンドは、前記バッファ回路の第１の領域と外部との間でアクセス動作させて、前記バッファ回路へのデータの書き込みを指示する第１書き込み動作コマンドと、前記バッファ回路からデータの読み出しを指示する第１読み出し動作コマンドと、前記バッファ回路に書き込まれているデータの消去を指示する第１消去動作コマンドとを含む。前記第２の動作指示コマンドは、前記第３の動作指示コマンドで選択されたバッファ回路の領域と前記不揮発性記憶部の記憶領域との間でアクセス動作させて、前記バッファ回路から前記不揮発性記憶部へのデータの書き込みを指示する第２書き込み動作コマンドと、前記不揮発性記憶部から前記バッファ回路へのデータの読み出しを指示する第２読み出し動作コマンドと、前記不揮発性記憶部に書き込まれているデータの消去を指示する第２消去動作コマンドとを含む。前記第２書き込み動作コマンドは、前記選択されたバッファ回路の領域に優先的に対応する記憶領域へのデータの書き込みを指示する主第２書き込み動作コマンドと、前記選択されたバッファ回路の領域に優先的に対応する記憶領域でない記憶領域へのデータの書き込みを指示する従第２書き込み動作コマンドとを有する。前記第２読み出し動作コマンドは、前記選択されたバッファ回路の領域に優先的に対応する記憶領域からのデータの読み出しを指示する主第２読み出し動作コマンドと、前記選択されたバッファ回路の領域に優先的に対応する記憶領域でない記憶領域からのデータの読み出しを指示する従第２読み出し動作コマンドとを有する。
《書換え動作》前記第２読み出しコマンド又は前記第２書き込みコマンドでは第１データ量単位に一度にデータの読み出し又は書き込みが行われる。記第２消去コマンドでは第１データ量よりも多い第２データ量単位に一度にデータの消去が行われる。前記第３の動作指示コマンドで第１アドレスを指定し、前記第２消去コマンドを指示する場合、前記第１アドレスから前記第１データ量のアドレス範囲に含まれる第１データと、前記第１アドレスから前記第１データ量のアドレス範囲に含まれない第２アドレスからの第２データとのうち、前記第１データは前記選択されたバッファ回路の領域に優先的に対応する記憶領域への書き込みと、前記第２データは前記選択されたバッファ回路の領域に優先的に対応する記憶領域でない記憶領域への書き込みとの少なくとも一方が行われる。
〔４〕《独立アクセス制御》更に別の観点による本発明に係る不揮発性記憶装置は、制御部と不揮発性記憶部とを有する。前記不揮発性記憶部は複数の記憶領域を有する。前記記憶領域の数と同数のバッファ回路を有し、それぞれのバッファ回路は外部に接続され、また前記複数の記憶領域のそれぞれと対応付けられ、前記複数のバッファ回路は前記制御部による制御に基づいてそれぞれ独立して外部との間でアクセス可能にされる。１又は複数の前記記憶領域は前記制御部による制御に基づいて、対応付けられたバッファ回路との間でそれぞれ独立してアクセス動作可能にされる。
発明を実施するための最良の形態
第１図には本発明に係る半導体記憶装置の一例であるフラッシュメモリの平面的なレイアウト構成が示される。同図に示されるフラッシュメモリ１は、特に制限されないが、公知のＭＯＳ集積回路製造方法によって単結晶シリコンのような１個の半導体基板（チップ）に形成される。
フラッシュメモリ１は、例えば４個のメモリバンクＢＮＫ０〜ＢＮＫ３と制御部ＣＮＴを有する。前記メモリバンクＢＮＫ０〜ＢＮＫ３は、不揮発性メモリ部としてのフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３と、バッファ部としてのバッファメモリＢＭＲＹ０〜ＢＭＲＹ３とを有する。一つのフラッシュメモリアレイに対応してバッファメモリは左右に２分割されて配置される。便宜上右側のバッファメモリにはサフィックス（Ｒ）を付し、左側のバッファメモリにはサフィックス（Ｌ）を付す。
フラッシュメモリ１の外部入出力端子ｉ／ｏ０〜ｉ／ｏ７は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。フラッシュメモリ１は外部制御信号例えばストローブ信号として、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、チップイネーブル信号ＣＥｂ、リードイネーブル信号ＲＥｂ、ライトイネーブル信号ＷＥｂを入力し、レディー・ビジー信号Ｒ／Ｂｂを出力する。前記チップイネーブル信号ＣＥｂはフラッシュメモリ１にチップ選択状態を示し、リードイネーブル信号ＲＥｂは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７からのリード動作を指示し、ライトイネーブル信号ＷＥｂは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７からのライト動作を指示する。コマンドラッチイネーブル信号ＣＬＥは外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７にコマンドが供給されることを意味し、アドレスラッチイネーブル信号ＡＬＥは外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７にアドレス信号が供給されることを意味する。前記レディー・ビジー信号Ｒ／ＢｂはフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３の何れかに対して消去、書き込み、または読み出し動作中であること（ビジー状態）をローレベル（Ｌ）によって示す。フラッシュメモリアレイ（ＦＡＲＹ０〜ＦＡＲＹ３）毎に対するビジー状態またはレディー状態は後述のステータス情報を読み出すことによって外部から認識可能にされている。
前記制御部ＣＮＴは、前記ストローブ信号の状態に応じて外部との信号インタフェース機能などを制御し、また、入力されたコマンドに従って内部動作を制御する。
前記それぞれのフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３は、マトリクス配置された多数の不揮発性メモリセルを有する。この不揮発性メモリセルは、特に制限されないが、公知のフローティングゲート型トランジスタ１個で１個のメモリセルを構成する。例えば不揮発性メモリセルは、ウェル領域に形成されたソース及びドレインと、ソースとドレインとの間のチャンネル領域にトンネル酸化膜を介して形成されたフローティングゲート、そしてフローティングゲートに層間絶縁膜を介して重ねられたコントロールゲートによって構成される。コントロールゲートはワード線に、ドレインはビット線に、ソースはソース線に接続される。第１図では１個の不揮発性メモリセルＭＣと１本のビット線Ｇ−ＢＬが代表的に図示され、ビット線Ｇ−ＢＬの一端にはスタティックラッチ回路で構成されるセンスランチＳＬが接続される。
第１図のフラッシュメモリ１では記憶情報の５１２バイトを１セクタと呼ぶ。書き込みおよび読み出しの情報記憶単位は２０４８バイト（＝４セクタ）であり、この単位を１ページと呼ぶ。１０２４バイトを１キロバイトとも記す。１ページはページアドレスで指定される。フラッシュメモリはフィールド素子分離のため、消去の情報記憶単位は書き込み単位の２倍（＝４０９６バイト）とされ、これを１ブロックと呼ぶ。消去モードにおける偶数ページアドレスの指定がブロックの指定とされる。
特に制限されないが、フラッシュメモリ１において不揮発性メモリセルは１個で２ビットの情報記憶を行なう。これに従って、各フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３において、ワード線１本に２０４８バイト個の不揮発性メモリセルが接続され、ページアドレス情報は対応するワード線１本に接続する偶数番目または奇数番目の１０２４個のメモリセルを指定し、ページアドレス情報で指定された１０２４個のメモリセルに一対一対応するように１０２４バイト個のセンスラッチＳＬが並設される。ページアドレス情報はメモリバンク全体の中でページアドレスを指定し、その最下位ビットはページアドレスの偶数または奇数を指定し、その上位側はワード線を指定し、最上位２ビットはメモリバンクを指定する。ワード線の選択は図示を省略するワード線選択デコーダが行い、偶数ページまたは奇数ページ単位によるビット線の選択は図示を省略する偶奇ビット線セレクタが行い、この偶奇ビット線セレクタで選択された１０２４バイト本のビット線が１０２４バイト個のセンスラッチＳＬに接続される。消去モードでは偶数ページアドレスがブロックアドレス（１ワード線２ページ分アドレス）とみなされる。
前不揮発性メモリセルの記憶データは浮遊ゲートに蓄えられた電荷量に応じてメモリセルの閾値電圧が変化することを利用する。このとき、メモリセルの閾値電圧は記憶データの値に応じて所望の範囲に制限され、その閾値電圧分布をメモリ閾値分布と呼ぶ。例えば、この例でが不揮発性メモリセルは１個で２ビットの情報記憶を行い、記憶情報の“０１，００，１０，１１”データに対応する４種類のメモリ閾値電圧分布が決められている。すなわち、一つのメモリセルの情報記憶状態は、第４閾値電圧（Ｖｔｈ４）状態としての消去状態（“１１”）、第１閾値電圧（Ｖｔｈ１）状態としての第１の書き込み状態（“１０”）、第２閾値電圧（Ｖｔｈ２）状態としての第２の書き込み状態（“００”）、第３閾値電圧（Ｖｔｈ３）状態としての第３の書き込み状態（“０１”）の中から選ばれる。特に制限されないが、閾値電圧は、Ｖｔｈ４＜Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３の関係を有する。全部で４通りの情報記憶状態は、２ビットのデータによって決定される状態とされる。上記メモリ閾値分布を得るには、消去の後の書き込み動作時にワード線に印加する書き込みベリファイ電圧を相互に異なる３種類の電圧に設定し、これらの３種類の電圧を順次切り替えて、３回に分けて書き込み動作を行なう。それら３回に分けた個々の書き込み動作において、書き込み選択のビット線には０Ｖ、非選択のビット線には１Ｖを印加する。特に制限されないが、ワード線は例えば１７Ｖとされる。前記書き込み高電圧印加時間を長くするにしたがってメモリセルの閾値電圧が上昇される。３種類の書き込み閾値電圧制御は、そのような高電圧状態の時間制御、更にはワード線に印加する高電圧のレベル制御によって行なうことができる。ビット線に０Ｖを印加するか、１Ｖを印加するかは、センスラッチ回路ＳＬにラッチさせる書き込み制御情報の論理値で決定される。例えばセンスラッチ回路ＳＬのラッチデータが論理値“１”で書き込み非選択、論理値“０”で書き込み選択となるように制御される。書き込み動作時にセンスラッチＳＬに“１”または“０”の何れをセットするかは、書き込みを行なうべき書き込み閾値電圧状態に応じて制御部ＣＮＴがバッファメモリ上の書き込みデータに従って決定する。ブロック一括消去時には、選択ワード線が−１６Ｖとされ、非選択ワード線が０Ｖとされ、選択ビット線は２Ｖとされる。記憶情報の読み出しは、ワード線に印加するワード線選択レベルとしての電圧を、３種類設定し、３種類のワード線選択レベルを順次変更しながら最大３回の読出し動作を行い、個々の読み出し動作でメモリセルから読み出される２値（１ビット）の値に基づいて２ビットの記憶情報を判定する。
前記フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に対する消去、書き込み及び読み出しの制御は前記制御部ＣＮＴが行なう。
バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）によって構成され、外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７に２値で入力される書き込みデータ及び外部入出力端子ｉ／ｏ０〜ｉ／ｏ７から出力する２値の読み出しデータを一時的に保存する。メモリバンク毎にバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は２分割されており、メモリバンク毎のバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は、対応するそれぞれのフラッシュメモリアレイにおける書き込み単位および読み出し単位に等しい最低限の記憶容量を備える。例えば、フラッシュメモリ１の場合、書き込み情報単位および読み出し情報単位が１ページ（＝２Ｋバイト）であるから、オンチップバッファとしてのそれぞれのバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は２Ｋバイトの記憶容量を有する。前述の如く、バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は各メモリバンクに１組配置され、同一メモリバンクに配置されたバッファメモリは同一フラッシュメモリアレイに優先的に対応されて利用される。動作モードによっては優先的に対応されないバッファメモリを利用する場合もある。その制御はコマンドとアドレス信号に従って前記制御部ＣＮＴが制御する。
フラッシュメモリアレイとバッファメモリとの間のデータ入出力は８ビット単位で行われる。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３において８ビット単位のセンスラッチＳＬの選択は図示を省略するセンスラッチ選択回路で行なう。バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は８ビット単位でアクセス可能にされる。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３とバッファメモリＢＭＲＹ０〜ＢＭＲＹ３との間のデータ転送、並びにバッファメモリＢＭＲＹ０〜ＢＭＲＹ３に対するアクセス制御は、外部から与えられるコマンド及びアクセスアドレス情報などに基づいて制御部ＣＮＴが行なう。
第２図にはフラッシュメモリ１におけるアドレス、データ及びコマンドコードの伝達経路の詳細が例示される。外部入出力端子ｉ／ｏ０〜ｉ／ｏ７に供給されたコマンドコードは制御部ＣＮＴに入力される。
外部入出力端子ｉ／ｏ０〜ｉ／ｏ７に与えられた外部アドレス情報はアドレスバッファ（ＡＢＵＦ）１０に供給される。アドレスバッファ１０に入力されたアドレス情報は、メモリバンクＢＮＫ０〜ＢＮＫ３全体の中でフラッシュメモリアレイのページアドレスを指定するページアドレス情報、バッファメモリのアクセス先頭アドレス情報（バッファ先頭カラムアドレス情報）などを含み、それらのアドレス情報は図示を省略するアドレスラッチ回路にラッチされる。アドレスバッファはフラッシュアドレスカウンタ（ＦＡＣ）１１、バッファアドレスカウンタ（ＢＡＣ）１２を有する。フラッシュアドレスカウンタ１１は１ページ分のセンスラッチを順次バイト単位で選択するためのアドレス信号を生成するアドレスカウンタである。バッファアドレスカウンタ１２はバッファ先頭カラムアドレス情報（単にカラムアドレスとも称する）などがプリセットされ、プリセット値又はカウンタリセット値を初期値として順次８ビット単位でバッファメモリのアクセスアドレス信号を生成するアドレスカウンタである。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３には前記ページアドレス情報及びフラッシュアドレスカウンタ１１の出力が供給される。バッファアドレスカウンタ１２の出力はバッファメモリＢＭＲＹ０〜ＢＭＲＹ３のアドレスバッファ（バッファ部アドレスバッファ＝ＢＡＢＵＦ）１３ａ〜１３ｄに供給される。そこからバッファメモリＢＭＲＹ０〜ＢＭＲＹ３に供給される。
外部入出力端子ｉ／ｏ０〜ｉ／ｏ７に与えられた書き込みデータはバッファメモリＢＭＲＹ０〜ＢＭＲＹ３の内の１つのバッファメモリＢＭＲＹｉ（Ｉ＝０〜３）に与えられる。バッファメモリＢＭＲＹｉから読み出されるデータは対応するバッファメモリＢＭＲＹｉのデータバッファ（バッファ部データバッファ＝ＢＤＢＵＦ）１４ａ〜１４ｄ、データマルチプレクサ（ＭＰＸ）１５、データバッファ（ＤＢＵＦ）１６を経由して外部入出力端子ｉ／ｏ０〜ｉ／ｏ７から外部に出力される。
バッファメモリＢＭＲＹ〜ＢＭＲＹ３とフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３との間では８ビット単位でデータの入出力が行われる。
第３図には外部入出力端子ｉ／ｏ０〜ｉ／ｏ７とバッファメモリＢＭＲＹ（ｉ＝０〜３）間におけるデータ転送形態が例示される。フラッシュメモリ１に対する読み出し動作において、ページアドレス情報に基づいて選択されたフラッシュメモリアレイＦＡＲＹｉの記憶情報を一時的に保持するバッファメモリＢＭＲＹｉは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７とインタフェースされ、特に、ページアドレス情報等に基づいて選択された一つのバッファメモリＢＭＲＹｉのうちの左側のバッファメモリＢＭＲＹｉ（Ｌ）は外部入出力端子ｉ／ｏ０〜ｉ／ｏ３とインタフェースされ、ページアドレス情報等に基づいて選択された一つのバッファメモリＢＭＲＹｉのうち右側のバッファメモリＢＭＲＹｉ（Ｒ）は外部入出力端子ｉ／ｏ４〜ｉ／ｏ７とインタフェースされて、記憶情報が外部に読み出される。また、フラッシュメモリ１に対する書き込み動作において、外部入出力端子ｉ／ｏ０〜ｉ／ｏ３に与えられる書き込みデータはページアドレス情報等に基づいて選択された一つのバッファメモリＢＭＲＹｉのうちの左側のバッファメモリＢＭＲＹｉ（Ｌ）に一時的に保持され、外部入出力端子ｉ／ｏ４〜ｉ／ｏ７に与えられる書き込みデータはページアドレス情報等に基づいて選択された一つのバッファメモリＢＭＲＹｉのうちの右側のバッファメモリＢＭＲＹｉ（Ｒ）に一時的に保持される。
第４図にはバッファメモリＢＭＲＹｉとフラッシュＦＡＲＹｉとの間におけるデータ転送形態が例示される。フラッシュメモリ１に対するアクセス動作において、メモリバンクＢＮＫｉを指定した書き込み動作において、ページアドレス情報等に基づいて指定されたバッファメモリＢＭＲＹｉが一時的に保持する書き込み情報がページアドレス情報等に基づいて指定されたフラッシュメモリアレイＦＡＲＹｉに書き込まれる。また、フラッシュメモリ１に対するアクセス動作において、メモリバンクＢＮＫｉを指定した読み出し動作において、ページアドレス情報等に基づいて指定されたフラッシュメモリアレイＦＡＲＹｉからの記憶情報がページアドレス情報に基づいて指定されたバッファメモリＢＭＲＹｉに一時的に保持される。
第５図にはフラッシュメモリ１におけるアクセス処理の種別が例示される。ＦＡＲＹはフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３を総称する。ＢＭＲＹはバッファメモリＢＭＲＹ０〜ＢＭＲＹ３を総称する。ＭＣＮＴはフラッシュメモリ１の外部に配置されるフラッシュメモリコントローラを意味する。前記制御部ＣＮＴは、外部と前記バッファメモリＢＭＲＹとの間の第１アクセス処理と、前記フラッシュメモリアレイＦＡＲＹと前記バッファメモリＢＭＲＹとの間の第２アクセス処理とを、それぞれ別々に外部から指示を受けて制御可能である。第１アクセス処理は、外部からバッファメモリＢＭＲＹにデータを書き込むバッファプログラム処理ＢＰＧＭと、バッファメモリＢＭＲＹから外部にデータを読み出すバッファリード処理ＢＲＤとに大別される。第２アクセス処理はバッファメモリＢＭＲＹの記憶情報をフラッシュメモリアレイＦＡＲＹの所定エリアに書き込むフラッシュプログラム処理ＦＰＧＭと、フラッシュメモリアレイＦＡＲＹの所定エリアを消去するフラッシュイレーズ処理ＦＥＲＳと、フラッシュメモリアレイＦＡＲＹの所定エリアの記憶情報を読み出してバッファメモリＢＭＲＹに保持させるフラッシュリード処理ＦＲＤとに大別される。その他に、制御部ＣＮＴは第３アクセス処理として、フラッシュメモリアレイの所定エリアの記憶情報を２値情報として外部に直接読み出すダイレクトフラッシュアクセス処理ＤＦＡを制御する。ここで、直接とは、記憶情報に対する２値と４値との間の変換処理を経ないことを意味する。
第６図には第１アクセス処理及び第２アクセス処理の指示形態の概略が例示される。
同図において２０はアドレスコマンドを総称し、Ｃｏｍ１はアドレスコマンドコード等の第１コマンドコードを総称し、ＣＡは前記バッファ先頭カラムアドレス情報を意味し、ＰＡはページアドレス情報を意味する。２１は前記第２アクセス処理としての前記フラッシュリード処理を指示するアクセスコマンドを総称する。Ｃｏｍ２はアクセスコマンド等を構成する第２コマンドコードを意味する。第６図のＡ欄において２２は第１アクセス処理としての前記バッファリード処理ＢＲＤの指示を示す。バッファリード処理ＢＲＤの指示は、例えばコマンドラッチディスエーブル（ＣＬＥ＝Ｌ）及びアドレスラッチディスエーブル（ＡＬＥ＝Ｌ）状態におけるリードイネーブル状態（ＲＥｂ＝Ｌ）で与えられる。前記アクセスコマンド２１で指示されるフラッシュリード処理ＦＲＤの対象とされる記憶情報がページアドレス情報で指定されてフラッシュメモリアレイＦＡＲＹｉからバッファメモリＢＭＲＹｉに転送完了される状態は、フラッシュメモリ１の外部にレディー・ビジー信号Ｒ／Ｂｂの第１状態であるレディー状態（Ｒ／Ｂｂ＝Ｌ）で指示される。バッファリード処理ＢＲＤの指示２２はレディー・ビジー信号Ｒ／Ｂｂのレディー状態を待って外部から与えられる。バッファリード処理ＢＲＤの指示２２が与えられると、前記バッファ先頭カラムアドレス情報に基づいて指定されたデータがリードイネーブル信号ＲＥｂのクロック変化に同期してバッファメモリＢＭＲＹｉから外部に出力される。出力データはＤｏｕｔとして図示される。
第６図のＢ欄において２３は、第１アクセス処理としての前記バッファプログラム処理ＢＰＧＭの指示を示す。バッファプログラム処理ＢＰＧＭの指示２３は、例えばコマンドラッチディスエーブル（ＣＬＥ＝Ｌ）及びアドレスラッチディスエーブル（ＡＬＥ＝Ｌ）状態におけるライトイネーブル状態（ＷＥｂ＝Ｌ）で与えられる。バッファプログラム処理ＢＰＧＭの指示２３が与えられると、ページアドレス情報で特定されるメモリバンクＢＮＫｉのバッファメモリＢＭＲＹｉに前記バッファ先頭カラムアドレス情報を先頭アドレスとして順次ライトイネーブル信号ＷＥｂのクロック変化に同期して入力データＤｉｎが格納される。２４は前記第２アクセス処理としての前記フラッシュプログラム処理ＦＰＧＭを指示するアクセスコマンドを総称する。フラッシュプログラム処理ＦＰＧＭが指示されると、バッファメモリＢＭＲＹｉの記憶情報がページアドレス情報で指定されたフラッシュメモリアレイＦＡＲＹｉのページアドレスに書き込まれる。この書き込み動作が完了されるまで、前記レディー・ビジー信号Ｒ／Ｂｂがビジー状態にされる。
第６図のＣ欄は第６図のＡ欄における第２アクセス処理としての前記フラッシュリード処理ＦＲＤを指示するアクセスコマンド２１が省略され、アドレスコマンド２０の直後に第１アクセス処理としての前記バッファリード処理ＢＲＤが指示される（２２）。このアクセス処理の指示形態においては、アドレスコマンド２０のページアドレス情報にしたがって決定されたメモリバンクＢＮＫｉにおけるバッファメモリＢＭＲＹｉから、前記バッファ先頭カラムアドレス情報を先頭アドレスとして順次リードイネーブル信号ＲＥｂのクロック変化に同期してデータＤｏｕｔが出力される。このときには、第２アクセス処理２１が指示されていないから、フラッシュメモリアレイＦＡＲＹｉに対するアクセスは行われない。既にバッファメモリＢＭＲＹｉが保持しているデータを読み出す場合にはＡ欄のようにフラッシュメモリアレイＦＡＲＹｉからバッファメモリＢＭＲＹｉへのデータ転送が完了するまでのビジー状態を生じないので、リードすべきデータの外部出力動作タイミングが早くなる。
第６図のＤ欄は第６図のＢ欄における第１アクセス処理としての前記バッファプログラム処理ＢＰＧＭの指示２３が省略され、アドレスコマンドの直後に第２アクセス処理としての前記フラッシュプログラム処理ＦＰＧＭの指示２４が与えられる。このアクセス処理の指示形態においては、アドレスコマンド２０のページアドレス情報にしたがって決定されたメモリバンクＢＮＫｉにおけるバッファメモリＢＭＲＹｉの記憶情報が、ページアドレス情報で指定されるフラッシュメモリアレイＦＡＲＹｉのページに書き込まれる。このときには、第１アクセス処理２３が指示されていないから、外部からバッファメモリＢＭＲＹｉへ書き込みデータの供給を受ける必要はない。既にバッファメモリＢＭＲＹｉが保持しているデータをフラッシュメモリアレイＦＡＲＹｉに書き込む場合、Ｂ欄のような外部からの書き込みデータの転送を受ける必要がないので、フラッシュメモリアレイＦＡＲＹｉに対する書き込み完了までの期間を短縮することができる。
第７図にはフラッシュメモリ１におけるコマンド体系の具体例が示される。Ｃｏｍ１の欄にはアドレスコマンドコード等が例示され、Ｃｏｍ２の欄にはアクセスコマンドコード等が例示される。フラッシュメモリ１ではバッファメモリＢＭＲＹｉに対するクリアは明示的に行なう。第６図のＣ欄及びＤ欄で説明した処理を可能にするには有意のデータがバッファメモリＢＭＲＹｉに残っていなければならない。これを保証するためである。例えば、Ｎｏ．２２のバッファクリアコマンドを実行することにより、全てのバッファメモリＢＭＲＹ０〜ＢＭＲＹ３の記憶情報をクリアする。このバッファクリアコマンドにおけるＣｏｍ１のコマンドコード“ＦＥＨ”がバッファクリアの動作指示を与える。第８図には前記バッファクリアコマンドによるクリア処理の内容が模式的に示される。
第７図においてＣｏｍ１にアドレスコマンドコード“８０Ｈ”を伴うときはページアドレス情報ＰＡに基づいて決定されるバッファメモリに対して予めクリアを処理を行なってからデータ転送処理に移る。但し、８０Ｈを先頭とするアドレスコマンドが連続するときは第１回目だけクリア処理を伴う。アドレスコマンドコードの“００Ｈ”を伴うときはクリア処理は行われない。
第７図において、フラッシュメモリアレイに対する基本的な書き込みのコマンドコードは“１０Ｈ”、“１６Ｈ”とされ、フラッシュメモリアレイに対する基本的な読み出しのコマンドコードは“３０Ｈ”とされる。それらコマンドコードによる書き込み又は読み出しは１〜４ページの範囲で任意とされる。複数ページの書き込み又は読み出しに必要なページアドレス情報などは“００Ｈ”や“８０Ｈ”を先頭とするアドレスコマンドを複数回繰り返せばよい。複数ページの書き込みに必要な書き込みデータは例えばページアドレス情報を入力する毎に第１アクセス処理の指示に従って入力すればよい。フラッシュメモリアレイＦＡＲＹｉからバッファメモリＢＭＲＹｉに転送された記憶情報の外部読み出しは前述の第１アクセス処理の指示に従って行なえばよいが、複数ページの記憶情報を複数のバッファメモリＢＭＲＹｉから順次読み出しするときには、第７図のコマンドＮｏ．２及び３に例示されるランダムアクセスコマンドを利用して、バッファメモリの任意カラムアドレスを起点にデータの外部読み出しを行なうことも可能である。起点となる任意カラムアドレスは前記ＣＡで指定され、指定されたバッファ先頭カラムアドレス情報は第２図のバッファアドレスカウンタ１２にプリセットされて順次更新される。第９図には前記１〜４ページの任意ページに対する書き込み又は読み出し処理の内容が模式的に示される。
書き込みや読み出し処理において、バッファメモリは同一バンクのフラッシュメモリアレイと優先的に対応される。即ち、優先的な対応関係では、ページアドレス情報でメモリバンクＢＮＫｉが指定されると、その指定は同一バンクのフラッシュメモリアレイＦＡＲＹｉとバッファメモリＢＭＲＹｉの指定とみなされる。この優先的な対応関係か否かは、特に制限されないが、アクセスコマンドのコマンドコードで決定される。第７図において、Ｃｏｍ２のアクセスコマンドコード“３１Ｈ”、“１２Ｈ”、“１７Ｈ”の場合に非優先的な対応関係が選ばれ、その他では優先的な対応関係が選ばれる。非優先的な対応関係においてもフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３とバッファメモリＢＭＲＹ０〜ＢＭＲＹ３との対応関係は予め決められている。すなわち、フラッシュメモリアレイＦＡＲＹ０，ＦＡＲＹ１，ＦＡＲＹ２，ＦＡＲＹ３は、バッファメモリＢＭＲＹ２，ＢＭＲＹ３，ＢＭＲＹ０，ＢＭＲＹ１に非優先対応される。第１０図にはフラッシュメモリアレイに対するバッファメモリの優先的な対応関係と非優先的な対応関係が例示される。
尚、特に図示はしないが、フラッシュメモリアアレイに対する優先対応関係にあるバッファメモリの接続と、非優先対応関係にあるバッファメモリの接続とは、相互の接続を排他的に切換える切換えスイッチにより選択可能になっている。
フラッシュメモリアレイに対する書き込み又は読み出し動作では特に４ページ指定の動作に対して専用のアクセスコマンドが用意される。４ページ書き込みのアクセスコマンドコードは“１３Ｈ”、“１８Ｈ”であり、４ページ読み出しのアクセスコマンドコードは“３０Ｈ”である。第１１図には前記４ページ書き込み又は読み出し処理の内容が模式的に示される。
第７図において、フラッシュメモリアレイに対する消去の基本的なコマンドコードは“Ｄ０Ｈ”とされる。２ページ単位で最大８ページまで並列消去を指示することができる。そのコマンドコードによる消去は２〜８ページの範囲で任意とされる。複数ページの消去に必要なページアドレス情報などは“６０Ｈ”を先頭とするアドレスコマンドを複数回繰り返せばよい。第１２図には前記２〜８ページの任意ページに対する消去処理の内容が模式的に示される。
フラッシュメモリアレイに対する消去動作では特に８ページ指定の動作に対して専用のアクセスコマンドが用意される。８ページ消去のアクセスコマンドコードは“Ｄ１Ｈ”である。第１３図には前記８ページ消去処理の内容が模式的に示される。
第７図においてコマンドＮｏ．２０はダイレクトフラッシュアクセスコマンド（２値読み出しコマンド）であり、１個のメモリセルに記憶されている２ビットの記憶情報を１ビットの記憶情報として読み出す。第１４図にはダイレクトフラッシュアクセス処理の内容が模式的に示される。
フラッシュメモリ１はフラッシュメモリアレイＦＡＲＹｉ毎のステータス情報をステータスレジスタに有し、第７図のＣｏｍ１のコマンドコード７＊Ｈ（７０Ｈ〜７６Ｈ）によってステータス情報を外部に読み出すことができ得る。要するに、フラッシュメモリアレイＦＡＲＹｉ毎のレディー状態とビジー状態、更に、書き込みパス／フェイルなどの状態を外部で把握することができる。これにより、フラッシュメモリ１において、動作されていないメモリバンクに対するアクセス処理の指示、或は消去動作中のメモリバンクＢＮＫｉに対する第１処理の指示等を容易に行なうことが可能になる。
第１５図にはアドレスコマンドと第１及び第２のアクセス処理の指示に応答する制御の状態遷移図が例示される。その状態遷移制御は前記制御部ＣＮＴの制御内容とされる。第１５図においてハッチングが付された制御状態はビジー状態になる。
読み出し動作制御を説明する（４Ｐａｇｅ Ｒｅａｄ［３０Ｈ］）。アドレスコマンド（アドレス指定コマンド）コード“００Ｈ”を用いて読み出しページのアドレスを指定する。アドレスはＣＡとＰＡの順に指定される。次にフラッシュ系読み出しコマンド３０Ｈ（３１Ｈ，３ＡＨ）を用いて、アドレスコマンドで指定されたメモリセルのデータを選択ページに対応するオンチップバッファとしてのバッファメモリＢＭＲＹｉに転送する。転送中のステータスはビジーとされる。フラッシュ系読み出しコマンドの実行が完了された後、リードイネーブル信号ＲＥｂの変化に同期して、バッファメモリＢＭＲＹｉの記憶情報を外部に出力する。複数ページを読み出し対象にする場合にはアドレスコマンド“００Ｈ”を繰返せばよい。フラッシュメモリアレイから記憶情報をバッファメモリＢＭＲＹｉに読み出す動作（Ｆｌａｓｈ→Ｂｕｆｆｅｒ）を完了した後、リードイネーブル信号ＲＥｂをクロック変化させると、これに同期して、バッファメモリＢＭＲＹｉの記憶情報が先頭から外部に出力される。このリードイネーブル信号ＲＥｂのクロック変化の前に、第７図のＮｏ．２又はＮｏ．３のコマンドコードが投入されると、そのＣＡによって指定されるカラムアドレスを先頭とするデータ出力が可能にされる。
書き込み動作制御について説明する（Ｐａｇｅ Ｐｒｏｇｒａｍ［１０Ｈ］）。アドレス指定コマンド“８０Ｈ”又は“００Ｈ”を用いて書き込むページのアドレスを指定する。アドレスはＣＡ、ＰＡの順に入力される。そして、ライトイネーブル信号ＷＥｂのクロック変化に同期して外部より書き込みデータを選択ページに対応するバッファメモリＢＭＲＹｉに入力する。外部より書き込みデータの入力が完了したら、フラッシュ系書き込みコマンド１０Ｈ又は１２Ｈ等を用いて、前記アドレスコマンドで指定されたページにバッファメモリＢＭＲＹｉ上の書き込みデータを転送する。転送中のステータスはビジーとされる。書き込み終了後、７０Ｈ等のコマンドを用いてステータスコードを確認可能である。
書換え動作制御について説明する（Ｒｅａｄ−Ｐｒｏｇｒａｍ Ｂａｃｋ［３５Ｈ−１５Ｈ（１０Ｈ）］）。アドレスコマンド“００Ｈ”とアクセスコマンド“３５Ｈ”によりページアドレスのデータがフラッシュメモリアレイＦＡＲＹｉからバッファメモリＢＭＲＹｉに読み出され、この後、バッファメモリＢＭＲＹｉ上で書き換えるデータのカラムアドレスがアドレスコマンド“８５Ｈ”に付随するＣＡによるバッファ先頭カラムアドレス情報に従って指定され、指定されたカラムアドレスのデータがバッファメモリＢＭＲＹｉに入力される。この後、アクセスコマンド“１５Ｈ”によりバッファメモリＢＭＲＹｉのデータがフラッシュメモリアレイＦＡＲＹｉのページアドレスに書き戻される。これによってフラッシュメモリアレイＦＡＲＹｉの任意領域に対する書換えが可能にされる。
消去動作制御について説明する（Ｂｌｏｃｋ Ｅｒａｓｅ［Ｄ０Ｈ］，４Ｂｌｏｃｋ Ｅｒａｓｅ［Ｄ１Ｈ］）。アドレス指定コマンド６０Ｈを用いて消去するブロックのアドレスを指定する。複数ブロック消去を行なう場合にはその処理を繰返す。アドレスはＰＡを指定し、チップ内部でブロックアドレスに変換される。次に、フラッシュ系消去コマンドＤ０Ｈ又はＤ１Ｈを用いて、前記アドレスコマンドで指定されたブロックの消去を行なう。消去中のステータスはビジーとされる。消去が終了したら７０Ｈ等のコマンドを用いてステータスコードを確認する。またＤ０Ｈ等のフラッシュ系消去コマンドの実行中はこれに並行して、利用されていないバッファメモリに対して外部との間でデータの入出力が可能にされる（バックグラウンド・データ・アクセス）。
２値読み出し動作（ダイレクトフラッシュアクセス）について説明する（Ｄｉｒｅｃｔ Ｆｌａｓｈ Ａｃｃｅｓｓ［３ＡＨ］）。バッファメモリのアクセスコマンドコード“３ＡＨ”が指定された場合、１個のメモリセルに記憶されている２ビットの記憶情報を１ビットの記憶情報として読み出す。即ち、ダイレクトフラッシュアクセス対象のメモリセルに対する情報記憶は、読み出しの動作マージンを大きく採ることを考慮して、消去状態又は閾値電圧の最も高い第３の書き込み状態の２通りの状態から選択する。読み出し動作では消去状態と第３の書き込み状態との間の閾値電圧を読み出しワード線電圧とし、それによって読み出された記憶情報を２値の記憶情報に対する読み出しデータとしてそのまま用いる。
クリアコマンドについて説明する（Ｂｕｆｆｅｒ Ｃｌｅａｒ）。クリアコマンドコード“ＦＥＨ”では、全てのバッファメモリＢＭＲＹ０〜ＢＭＲＹ３を一括でクリアする。特に制限されないが、ここでは、全記憶情報を論理値“０”とすることをクリアと言う。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３において論理値“０”の書き込みデータは書き込み阻止の論理値とされる。バッファメモリＢＭＲＹ０〜ＢＭＲＹ３のクリアコマンドを用意することにより、１ページ中の任意小領域の書き込み（＝追加書き込み）が高速化できる。追加書き込みを行なう場合、バッファメモリＢＭＲＹ０〜ＢＭＲＹ３のクリアコマンドがないと、書き込みを行わない領域に書き込み禁止を意味するダミーデータ（論理値“０”のパターン）を入力する必要がある。そしてライトイネーブル信号ＷＥｂを書き込み単位だけクロック変化させる必要がある。これに対してバッファメモリＢＭＲＹ０〜ＢＭＲＹ３のクリアコマンドがあると、バッファメモリＢＭＲＹ０〜ＢＭＲＹ３をクリアした時点で、バッファメモリＢＭＲＹ０〜ＢＭＲＹ３上には書き込み禁止を意味するダミーデータがセットされるため、書き込み単位のデータサイズに応じてライトイネーブル信号ＷＥｂをクロックさせてよい。
次ぎ、前記フラッシュメモリ１のアクセス動作について全体的な説明を行なう。
第１６図にはフラッシュメモリに対する書換え動作が示される。右側にデータの流れが示され、左側に動作手順が示される。ここでは消去単位（２ページ＝４Ｋバイト）による書換えを想定し、消去単位に相当する２個のバッファメモリＢＭＲＹをオンチップバッファ（４Ｋ）と称する。処理▲１▼では、メモリセルデータを読み出しコマンド（フラッシュ系）でオンチップバッファ（４Ｋ）に転送する。処理▲２▼では、メモリセルを消去コマンド（フラッシュ系）で消去する。処理▲３▼では、上記処理▲２▼の動作と並列して書き込みデータをオンチップバッファ（４Ｋ）に上書きする（バッファ系）。処理▲４▼では上記処理▲２▼及び▲３▼が終了した後、引き続きオンチップバッファのデータを書き込みコマンド（フラッシュ系）でメモリセルに転送する。
前記オンチップバッファ（４Ｋ）は図１のバッファメモリＢＭＲＹ０〜ＢＭＲＹ３の内の２個のバッファメモリＢＭＲＹｉ，ＢＭＲＹｊに相当する。第１７図ではその点を明確化して、フラッシュメモリに対する書換え動作が示される。
第１７図において、処理▲１▼では、メモリセルデータ（＝４Ｋバイト）を読み出しコマンド（フラッシュ系）でオンチップバッファＢＭＲＹｉ，ＢＭＲＹｊに転送する。この時、選択メモリバンクの対応バッファメモリ（＝２Ｋバイト）ＢＭＲＹｉと併せて、非選択メモリバンクのバッファメモリ（＝２Ｋバイト）ＢＭＲＹｊにもデータを退避する。処理▲２▼では、メモリセルを消去コマンド（フラッシュ系）で消去する。処理▲３▼では、前記処理▲２▼の動作と並列して書き込みデータをオンチップバッファメモリＢＭＲＹｉ，ＢＭＲＹｊに上書きする（バッファ系）。処理▲４▼では前記処理▲２▼及び▲３▼が終了した後、引き続きオンチップバッファメモリＢＭＲＹｉ，ＢＭＲＹｊのデータを書き込みコマンド（フラッシュ系）でメモリセルに転送する。
第１８図にはフラッシュメモリに対する別の書換え動作が示される。右側にデータの流れが示され、左側に動作手順が示される。ここでは消去単位（２ページ＝４Ｋバイト）による書換えを想定し、消去単位に相当するバッファメモリＢＭＲＹをオンチップバッファ（４Ｋ）と称する。ここでは、バッファメモリ上で必要回数データを書き換えてフラッシュメモリアレイへの書き込みを行なう（＝Ｒｅａｄ−Ｐｒｏｇｒａｍ Ｂａｃｋモード）。即ち、処理▲１▼では、メモリセルデータを読み出しコマンド（フラッシュ系）でオンチップバッファＢＭＲＹに転送する。処理▲２▼では、メモリセルを消去コマンド（フラッシュ系）で消去する。処理▲３▼では、前記▲２▼の動作と並列して書き込みデータをオンチップバッファＢＭＲＹに上書きする（バッファ系）。処理▲４▼では、変更された書き込みデータを再度オンチップバッファメモリＢＭＲＹで上書きする。バッファ系コマンドはフラッシュ系コマンドに対して１０倍近くコマンド実行が高速になるので、バッファ系コマンドの実行だけで済む動作は積極的にバッファ系コマンドだけを利用する。処理▲４▼による書き込みは必要な回数だけ何回行なってよい。処理▲５▼では、チップの電源を落とす、あるい次のアドレス指定コマンドが入力される前にオンチップバッファＢＭＲＹのデータを書き込みコマンド（フラッシュ系）でメモリセルに転送する。前記▲１▼〜▲５▼の動作の間に行なうバッファデータの変更（＝バッファデータ書き込み）に対し、回数制限は無い。必要に応じてバッファデータの変更を実施することができる。
第１９図にはフラッシュメモリに対するキャッシュ読み出し動作が示される。右側にデータの流れが示され、左側に動作手順が示される。ここでは読み出しはページ単位（＝２Ｋバイト）で行われ、バッファメモリＢＭＲＹｉとしてのオンチップバッファはページ単位で読み出しデータを受ける。処理▲１▼では、メモリセルデータを読み出しコマンド（フラッシュ系）でオンチップバッファＢＭＲＹｉに転送する。処理▲２▼では、引き続き、リードイネーブル信号ＲＥｂのクロック変化に同期させてオンチップバッファのデータをｉ／ｏから外部に読み出す。処理▲３▼では、同じページを連続して読み出す場合、フラッシュ系読み出しコマンドを使用せず、リードイネーブル信号ＲＥｂのクロック変化に同期させてオンチップバッファＢＭＲＹｉ上のデータをそのままｉ／ｏから外部に出力する。この処理はオンチップバッファＢＭＲＹｉ上のデータが書き換えられない限り、何度でも実行できる。この時、アドレスコマンドで指定されるページアドレスが、オンチップバッファＢＭＲＹｉ上のデータのページアドレスに一致（ページアドレスヒット）するか不一致（ページアドレスミスヒット）かの判定は、フラッシュッメモリ外部のフラッシュメモリコントローラＭＣＮＴ側で行なえば、そのような判定結果を得る為のステータスポーリングは不要である。要するに、アクセス要求元であるメモリコントローラそれ自体がページアドレスヒット又はページアドレスミスヒットの状態を認識してアクセス要求を行なうから、フラッシュメモリのデータ出力タイミングがページアドレスヒット又はページアドレスミスヒットに応じて相違する状態をポーリングなどによってメモリメモリコントローラが認識するのを待つまでもない。
第２０図にはフラッシュメモリに対するキャッシュ読み出し動作のためのページアドレスヒット及びページアドレスミスヒットの判定をフラッシュメモリが行なう場合の例を示す。右側にはそのためのハードウェア構成が例示され、左側にはその制御手順が例示される。
第２図のアドレスバッファ（ＡＢＵＦ）１０に、前後２回のアクセスにおけるそれぞれのページアドレス情報を保持するアドレスラッチ回路３０，３１を用意する。第１のアドレスラッチ回路３１は現在動作中のページアドレス情報を保存し、第２のアドレスラッチ回路３１には一つ前に動作したアクセスのページアドレス情報を保存する。処理▲１▼では、メモリセルデータを読み出すコマンド（フラッシュ系）が入力されたら、第１のアドレスラッチ回路３０の値と第２のアドレスラッチ回路３１の値を比較回路３２で比較する。比較結果は制御部ＣＮＴに与えられる。制御回路ＣＮＴはアドレスラッチ回路３０，３１の値が一致したらフラッシュメモリアレイＦＡＲＹｉに対するデータ読み出し動作を行なわずに、レディー・ビジー信号Ｒ／Ｂｂ（もしくはステータス）をレディー状態に戻して（▲３▼）、バッファメモリＢＭＲＹｉのデータを出力可能になる。引き続き第１アドレスラッチ回路３０の値を第２アドレスラッチ回路３１にコピーする。
ドレスラッチ回路３０，３１の値が一致しない場合、フラッシュメモリアレイＦＡＲＹｉのメモリセルデータをオンチップバッファＢＭＲＹｉに転送する（処理▲２▼）。この転送中はビジー状態にされる。引き続き第１アドレスラッチ回路３０の値を第２アドレスラッチ回路３１にコピーする。
上記比較判定動作中において、外部のフラッシュメモリコントローラＦＣＮＴはステータスポーリングを行なう。レディー・ビジー信号Ｒ／Ｂｂでレディー状態を確認したら、リードイネーブル信号ＲＥｂをクロック変化させて、オンチップのバッファメモリＢＭＲＹｉからｉ／ｏにデータを出力させる。
第２１図にはコピー書き込み動作が例示される。右側にデータの流れが示され、左側に動作手順が示される。ここでは書き込みはページ単位（＝２Ｋバイト）で行われ、バッファメモリＢＭＲＹｉとしてのオンチップバッファはページ単位で書き込みデータをフラッシュメモリアレイＦＡＲＹｉに与える。同図に示される動作は書き込みエラー処理やデータ書込の多重化等で使用される。処理▲１▼では、書き込みデータをオンチップバッファＢＭＲＹｉに書込む（バッファ系コマンド）。処理▲２▼では、引き続きオンチップバッファＢＭＲＹｉのデータを書き込みコマンド（フラッシュ系コマンド）でフラッシュメモリアレイＦＡＲＹｉに転送する。処理▲３▼では、処理▲２▼で選択したページとは異なるページに、同じデータを書き込む場合（要するにコピーする場合）、アドレス指定コマンドでコピー先のページアドレスを指定し、再度オンチップバッファＢＭＲＹｉのデータを書き込みコマンド（フラッシュ系）でメモリセルに転送する。この処理はオンチップバッファＢＭＲＹｉ上のデータが書き換えられない限り、何度でも実行することができる。
次ぎ、前記フラッシュメモリ１のアクセス動作タイミングについて全体的な説明を行なう。
第２２図には読み出し動作タイミングが例示される。これは第６図のＡ欄のコマンド形態の場合に対応され、また、第１９図の処理▲１▼及び処理▲２▼を経る読み出し動作に対応される。第２２図においてＣｏｌ．Ａｄｄ１及びＣｏｌ．Ａｄｄ２はＣＡに相当し、Ｒａｗ．Ａｄｄ１及びＲａｗ．Ａｄｄ２はＰＡに相当する。第２２図における時間Ｔ１はフラッシュメモリアレイＦＡＲＹｉからデータを読み出してバッファメモリＢＭＲＹｉに伝達するまでの動作時間に相当する。
第２３図にはキャッシュ読み出し動作タイミングが例示される。これは第６図のＣ欄のコマンド形態の場合に対応され、また、第１９図の処理▲３▼による読み出し動作に対応される。アドレスコマンドが入力された後、フラッシュメモリアレイＦＡＲＹｉの動作を待つ必要がないから、Ｒ／Ｂｂはビジー状態にされず、即座に、外部へのデータ出力が可能にされる。
第２４図には書き込み動作タイミングが例示される。これは第６図のＢ欄のコマンド形態の場合に対応され、また、第２１図の処理▲１▼及び処理▲２▼による書き込み動作に対応される。第２４図においてＣｏｌ．Ａｄｄ１及びＣｏｌ．Ａｄｄ２はＣＡに相当し、Ｒａｗ．Ａｄｄ１及びＲａｗ．Ａｄｄ２はＰＡに相当する。第２４図における時間Ｔ２は、バッファメモリＢＭＲＹｉが保持するデータをフラッシュメモリアレイＦＡＲＹｉに書き込む動作時間に相当する。
第２５図にはコピー書き込み動作タイミングが例示される。これは第６図のＤ欄のコマンド形態の場合に対応され、また、第２１図の処理▲３▼による書き込み動作に対応される。アドレスコマンドが入力された後、外部からバッファメモリＢＭＲＹｉに書き込みデータが転送されるのを待つ必要がないから、書き込み動作全体で要する時間が短縮される。
第２６図にはキャッシュ読み出し動作のためのページアドレス比較をフラッシュメモリコントローラＭＣＮＴが行なう場合のタイミングチャートが示され、これは、第１９図の処理による動作に対応される。第２６図においてＣＡ１，ＣＡ２は前記ＣＡに相当する。フラッシュメモリコントローラＭＣＮＴは連続してフラッシュリードアクセスを行なうとき、これからリードアクセスしようとするページアドレスと直前にリードアクセスしたページアドレスとを比較し（Ｓ１ａ）、その後に、アドレスコマンドを出力する（Ｓ２ａ）。前記Ｓ１比較結果が不一致である場合には、その後フラッシュメモリコントローラＭＣＮＴはフラッシュリードアクセスのためのアクセスコマンド（例えば“３０Ｈ”）を出力し、レディー・ビジー信号Ｒ／Ｂｂによるステータスポーリングでレディー状態への変化を待つ（Ｓ３ａ）。この間、フラッシュメモリコントローラＭＣＮＴは指定されたページアドレスから記憶情報を読み出して対応バッファメモリＢＭＲＹｉに読み出しデータを転送する。フラッシュメモリコントローラＭＣＮＴはレディー状態を検出すると、リードイネーブル信号ＲＥｂのクロック変化に同期させてバッファメモリＢＭＲＹｉから前記読み出しデータを外部に出力させる（Ｓ４ａ）。前記Ｓ１ａ比較結果が一致である場合には、前記処理Ｓ３ａを省略し、直ちに、フラッシュメモリコントローラＭＣＮＴはリードイネーブル信号ＲＥｂのクロック変化に同期させてバッファメモリＢＭＲＹｉから前記読み出しデータを外部に出力させる（Ｓ４ａ）。直前にフラッシュリードアクセス処理でアクセス対象ページアドレスの記憶情報が既に対応バッファメモリＢＭＲＹｉに保持されているからである。このキャッシュリード処理を行なうときのコマンドは第７図のＮｏ．２，Ｎｏ．３のアクセスコマンド等であってもよい。
第２７図にはキャッシュ読み出し動作のためのページアドレス比較をフラッシュメモリが行なう場合のタイミングチャートが示され、これは第２０図の処理による動作に対応される。第２７図においてＣＡ１，ＣＡ２は前記ＣＡに相当する。フラッシュメモリコントローラＭＣＮＴはフラッシュリードアクセスを行なうとき、アドレス比較を行わず直ちにアドレスコマンドを出力する（Ｓ１ｂ）。その後フラッシュメモリコントローラＭＣＮＴはフラッシュリードアクセスのためのアクセスコマンド（例えば“３０Ｈ”）を出力し、レディー・ビジー信号Ｒ／Ｂｂによるステータスポーリングでレディー状態への変化を待つ（Ｓ２ｂ）。この間、フラッシュメモリは、指定されたリードアクセス対象ページアドレスと直前にリードアクセスしたページアドレスとを比較する。比較結果が不一致の場合には、フラッシュメモリは、指定されたページアドレスから記憶情報を読み出して対応バッファメモリＢＭＲＹｉに読み出しデータを転送してから、レディー・ビジー信号Ｒ／Ｂｂでレディー状態を通知する。比較結果が一致の場合には、フラッシュメモリは、直ちにレディー・ビジー信号Ｒ／Ｂｂでレディー状態を通知する。すなわち、比較結果の一致により、時間ＩＴだけステータスポーリングの期間が短縮される。フラッシュメモリコントローラＭＣＮＴはレディー状態を検出すると、リードイネーブル信号ＲＥｂのクロック変化に同期させてバッファメモリＢＭＲＹｉが保有するデータを外部に出力させる（Ｓ３ｂ）。このキャッシュリード処理を行なうときのコマンドは第７図のＮｏ．２，Ｎｏ．３のアクセスコマンド等であってもよい。
第２８図にはフラッシュメモリ１におけるデータ出力系のパイプラインが示される。第１アクセス処理に用いる信号経路に、外部からのアドレス情報をラッチするアドレスバッファ（ＡＢＵＦ）１０、アドレスバッファの出力を入力してバッファメモリＢＭＲＹｉに供給するバッファ部アドレスバッファ（ＢＡＢＵＦ）１３ｍ（ｍ＝ａ〜ｄ）、バッファメモリＢＭＲＹｉから出力されるデータをラッチするバッファ部データバッファ（ＢＤＢＵＦ）１４ｍ、バッファ部データバッファ１４ｍの出力データをラッチして外部に出力するデータバッファ（ＤＢＵＦ）１６が配置され、アドレス入力からデータ出力までのパイプライン段数は４段である。特に制限されないが、前記アドレスバッファ１０はイネーブル信号ＥＮのクロック変化に同期してラッチ動作を行なう。前記バッファ部アドレスバッファ１３ｍ、バッファ部データバッファ１４ｍ、及びデータバッファ１６は、クロック信号ＣＬＫのクロック変化に同期してラッチ動作を行なう。前記イネーブル信号ＥＮ及びクロック信号ＣＬＫは制御部ＣＮＴが生成する。
第２９図には第２８図のパイプラインにおける各出力信号波形が例示される。前記制御部ＣＮＴは、アドレスコマンドＣＡ１，ＣＡ２をアドレスラッチイネーブル状態（ＡＬＥ＝Ｈ）においてライトイネーブル信号（ＷＥｂ）のクロック変化に同期して認識すると、ライトイネーブル信号（ＷＥｂ）のクロック変化に同期してイネーブル信号ＥＮをクロック変化させる（Ｔｍ１）。また、第１アクセス処理においてコマンドラッチディスエーブル状態（ＣＬＥ＝Ｌ）及びアドレスラッチディスエーブル状態（ＡＬＥ＝Ｌ）で外部へのデータ読み出しを指示するリードイネーブル信号ＲＥｂのクロック変化に同期してクロック信号ＣＬＫをクロック変化させる（Ｔｍ２）。
前記Ｔｍ１のクロック変化はアドレスバッファ１０の最初のラッチ動作を制御して、内部アドレス情報ＡＤＤ１を確定させる。前記Ｔｍ２のクロック変化はデータバッファ１６の最初のデータ出力等を確定させる。このとき、前記制御部ＣＮＴは、バッファ部アドレスバッファ１３ｍ及びバッファ部データバッファ１４ｍの最初のラッチ動作を制御するためにクロック信号ＣＬＫを自立的に変化させる（Ｔｍ３）。すなわち、前記制御部ＣＮＴは、アドレスコマンドＣＡ１，ＣＡ２をアドレスラッチイネーブル状態（ＡＬＥ＝Ｈ）においてライトイネーブル信号（ＷＥｂ）のクロック変化に同期して認識した後、第１アクセス処理において外部へのデータ読み出しを指示するリードイネーブル信号ＲＥｂが変化されるまでの間に、ダミークロックとして、バッファ部アドレスバッファ１３ｍのラッチタイミングと、バッファ部データバッファ１４ｍのラッチタイミングを生成する。
これにより、アドレスコマンドによるアクセス対象アドレスがＡ１，Ａ２，Ａ３…が続くとき、それによりリードデータがＤ１，Ｄ２，Ｄ３…のように連続する場合を考えると、最初のアドレス入力においてＴｍ１のクロック変化でアドレスバッファ１０の出力ＡＤＤ１がＡ１に確定し、次のＴｍ３の最初にクロック変化でバッファ部アドレスバッファ１３ｍの出力ＡＤＤ２がＡ１確定すると共に当該確定アドレスａ１でバッファメモリＢＭＲＹｉから読み出されるデータｄａｔａ１がＤ１に確定する。Ｔｍ３の次のクロック変化でバッファ部データバッファ１４ｍの出力データｄａｔａ２がＤ１に確定する。そして、Ｔｍ２の最初のクロック変化でデータバッファ１６から最初のデータＤ１が外部に出力される。以下パイプラインで順次後続データが出力されていく。
上記自立的にクロックを生成することにより、アドレス入力からデータ出力までのパイプライン段数が比較的多くても、最初の部分のパイプライン動作に対処することが可能になる。
次に、バックグラウンドデータインプット動作について説明する。
第３０図にはバックグラウンドデータインプット動作の概略が例示される。バックグラウンドデータインプット動作は、フラッシュメモリアレイＦＡＲＹｉにおいて選択アドレスのメモリデータを消去している間、次に書き込むデータを外部入出力端子ｉ／ｏ０〜ｉ／ｏ７からバッファメモリＢＭＲＹｉに入力し、消去後の書込み時間を短縮する高速書込みのためのデータ入力動作とされる。
第３１図にはバックグラウンドデータインプットを利用した書込み動作とそれを利用しない書込み動作の相違を例示するタイミングチャートが示される。メモリセルの消去と外部入出力端子ｉ／ｏ０〜ｉ／ｏ７からバッファメモリＢＭＲＹｉへの書込みデータ入力とが並列化されるので、その分、フラッシュメモリアレイＦＡＲＹｉに対する書込み時間を短縮することができる。
第３２図にはバックグラウンドデータインプットの更に詳細な概念が例示される。ここでは、４個のメモリバンクＢＮＫ０〜ＢＮＫ３のフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に対する一括消去中に、例えば２個のバッファメモリＢＭＲＹ０、ＢＭＲＹ２に書込みデータを入力する動作が例示される。先ず、マルチバンク消去コマンドが投入されることにより、フォアグラウンドにおいて各フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３の選択ブロックに対する消去が行なわれる。これに並行してバックグラウンドでは、アドレスコマンドで指定されたバッファメモリＢＭＲＹ０，ＢＭＲＹ２に、順次８ビット単位でシリアルに書込みデータが格納される。消去終了後、フォアグラウンドで、フラッシュメモリアレイＦＡＲＹ０，ＦＡＲＹ２の選択ページに、バッファメモリＢＭＲＹ０，ＢＭＲＹ２の書込みデータが書き込まれる。
第３３図にはバックグラウンドデータインプット動作を適用した消去及び書き込み動作のタイミングチャートが例示される。ここでは、各メモリバンクＢＮＫ０〜ＢＮＫ３にわたる連続４ブロックに対して、４バンク一括ブロック消去を行っている間に、次に書き込むデータをバックグラウンドデータインプットする場合を例示する。
先ず、第１コマンドコード（Ｃｏｍ１）例えば６０Ｈのような消去コマンド（消去１ｓｔ Ｃｏｍ．）、ページアドレス（Ｐａｇｅ Ｍ）、第２コマンドコード（Ｃｏｍ２）例えばＤ１Ｈのような連続４ブロック消去開始コマンド（消去２ｎｄ Ｃｏｍ．）を投入すると、各メモリバンクＢＮＫ０〜ＢＮＫ３にわたる選択ページを含む連続４ブロック消去が開始される。消去開始後、レディー／ビジー信号Ｒ／Ｂｂはローレベル（Ｌ）になり、ビジー状態を示す。
このビジー状態の間に、バッファメモリへのデータインプットを指示するために、第１コマンドコード（Ｃｏｍ１）例えば８０Ｈのようなアドレスコマンドコード、必要なカラムアドレス（ＣＡ１、ＣＡ２）、ページアドレス（ＲＡ１、ＲＡ２）、書き込みデータ（ＤｉｎＮ…）という順に外部からコマンド入力を行う。これによってカラムアドレス（ＣＡ１、ＣＡ２）、ページアドレス（ＲＡ１、ＲＡ２）に対応するバッファメモリに書込みデータが格納される。上記コマンド入力を必要回数繰り返すことによって複数のバッファメモリにバックグラウンドデータインプット動作を行なうことができる。
レディー／ビジー信号Ｒ／Ｂｂによって外部に前記消去終了が通知された後、第２コマンド（Ｃｏｍ２）例えば１３Ｈのような書き込みコマンド（書き込み２ｎｄ Ｃｏｍ．）が投入されることにより、例えばバッファメモリから対応するフラッシュメモリアレイに対する書き込みが開始される。この時の書き込みページは前記第１コマンドコード（Ｃｏｍ１）例えば８０Ｈのようなアドレスコマンドコードに続くページアドレス（ＲＡ１、ＲＡ２）で指定されたページとされる。フラッシュメモリアレイに対する書き込みページを変える場合には、第３３図に示されるように、１３Ｈのような書き込みコマンド（書き込み２ｎｄ Ｃｏｍ．）の前に、例えば８０Ｈのようなアドレスコマンドコード（書き込み１ｓｔ Ｃｏｍ．）、必要なカラムアドレス（ＣＡ１、ＣＡ２）、ページアドレス（ＲＡ１、ＲＡ２）を、必要回数挿入すればよい。
第３４図には第３３図のバックグラウンドデータインプット動作におけるバッファメモリのデータ入力動作が例示される。同図より明らかなように、連続４ブロック消去開始コマンド（消去２ｎｄ Ｃｏｍ．）投入後の消去動作に並行して、メモリバンクＢＮＫ０〜ＢＮＫ３に書込みデータ（Ｄａｔａ Ｉｎ）がシリアルに入力される。
第３５図には第３３図のバックグラウンドデータインプット動作におけるバッファメモリとフラッシュメモリアレイの動作状態が例示される。第３５図のＡ欄には各メモリバンクにおいて選択ページを含むブロックに対し連続４ブロック消去を開始する状態が示される。第３５図のＢ欄には消去中に、フラッシュメモリアレイへの書込みデータをバッファメモリにバックグラウンドデータインプットする状態が示される。▲２▼〜▲５▼の動作の順序は任意でよい。第３５図のＣ欄には消去動作終了後、書込み動作開始コマンドを投入することにより書き込みが開始される状態が例示される。この例は、消去選択ページと同じページアドレスに書き込みが行なわれる場合を示す。フラッシュメモリアレイに対する書き込みページアドレスは第３５図のＤ欄に示されるように任意とすることも可能である。書込み動作開始コマンドを投入する前に、再度アドレスコマンドコードを投入してアドレス指定を行なえばよい。また、第３５図のＥ欄に例示されるように、フラッシュメモリアレイに対して非優先関係のバッファメモリを用いる書込み動作を行なってもよい。これは１２Ｈ又は１７Ｈの書き込み開始コマンドを利用すればよい。
第３６図にはマルチバンク消去に並行するバックグラウンドデータインプット動作が例示される。マルチバンク消去は、各バンクで異なるページを選択して消去を行なう動作である。第１コマンドコード（Ｃｏｍ１）例えば６０Ｈのような消去コマンド（消去１ｓｔ Ｃｏｍ．）とページアドレスの指定を４回繰返した後に、第２コマンドコード（Ｃｏｍ２）例えばＤ０Ｈのような消去開始コマンドを投入すると、各メモリバンクＢＮＫ０〜ＢＮＫ３で夫々指定されたページアドレスに対する一括消去が開始される。この消去動作動作に並行して第３３図で説明したのと同様のバックグラウンドデータインプット動作が可能にされる。
第３７には第３６図のマルチバンク消去とその後のバックグラウンドデータインプット動作におけるバッファメモリのデータ入力動作が例示される。マルチバンク消去においてメモリバンクＢＮＫ０の消去ページアドレスはｐａｇｅＬ、メモリバンクＢＮＫ１の消去ページアドレスはｐａｇｅＭ、メモリバンクＢＮＫ２の消去ページアドレスはｐａｇｅＮ、メモリバンクＢＮＫ３の消去ページアドレスはｐａｇｅＰとされる。同図より明かのように、４バンク一括ブロック消去開始コマンド（消去２ｎｄ Ｃｏｍ．）投入後の消去動作に並行して、メモリバンクＢＮＫ０〜ＢＮＫ３に書込みデータ（Ｄａｔａ Ｉｎ）がシリアルに入力される。
第３８図には第３７図のマルチバンク消去による各メモリバンクＢＮＫ０〜ＢＮＫ３における消去ブロックが示される。
第３９図には書き込み動作時、バッファメモリ内の書き込みデータをセンスラッチに転送した後、選択ページのメモリアレイにデータを書き込んでいる間に、書き込みバンクのバッファ内に次の書き込みデータを入力するバックグラウンドデータインプット動作の概要が例示される。先ず、第３９図の＜Ａ＞の如く書込みデータが外部データ入出力端子ｉ／ｏ０〜ｉ／ｏ７からバッファメモリＢＭＲＹｉに格納される。次に、＜Ｂ＞に示されるようにバッファメモリＢＭＲＹｉの書込みデータが対応するフラッシュメモリアレイＦＡＲＹｉのセンスラッチＳＬにラッチされる。センスラッチＳＬにラッチされたデータは＜Ｃ＞の如くメモリセルに書き込み開始される。この書き込みの最中に、＜Ｄ＞に示されるように、バッファメモリＢＭＲＹｉには外部から次の書込みデータの入力が行なわれる。
第４０図には第３９図の書き込み動作とバックグラウンドデータインプット動作のタイミングチャートが示される。第１コマンドコード（Ｃｏｍ１）例えば８０Ｈのようなアドレスコマンドコード、必要なカラムアドレス及びページアドレス、書き込みデータ（Ｄａｔａ Ｉｎ）という順に外部からコマンド入力を行う。これによってカラムアドレス及びページアドレスに対応するバッファメモリに書込みデータが格納される。この後、第２コマンド（Ｃｏｍ２）例えば１０Ｈのような書き込みコマンド（書き込み２ｎｄ Ｃｏｍ．）が投入されることにより、例えばバッファメモリから対応するフラッシュメモリアレイに対する書き込みが開始される。この時の書き込みページは前記第１コマンドコード（Ｃｏｍ１）例えば８０Ｈのようなアドレスコマンドコードに続くページアドレスで指定されたページとされる。この時、レディー／ビジー信号Ｒ／Ｂｂは最初ローレベルになり、ビジー状態を外部に通知する。フラッシュメモリアレイの内部では、まず書込みデータがメモリバッファからセンスラッチに取り込まれ、センスラッチに取り込まれた書き込みデータにしたがってメモリセルへの書き込み動作が開始される。このメモリアレイへの書き込み動作中に、第６図のＢ欄に示されたデータインプットのフローにしたがって書き込みデータが外部から入力されると（Ｄａｔａ Ｉｎ）、バッファメモリに当該次の書き込みデータが格納される。この後、前記同様に、第２コマンド（Ｃｏｍ２）例えば１０Ｈのような書き込みコマンド（書き込み２ｎｄ Ｃｏｍ．）が投入されることにより、例えばバッファメモリから対応するフラッシュメモリアレイに対する書き込みが開始される。第３９図及び第４０図の動作では、書込みデータがバッファメモリからセンスラッチに転送された後に、当該バッファメモリに次の書込みデータが格納開始されるが、そのタイミングは、外部のメモリコントローラがレディー／ビジー信号Ｒ／Ｂｂのビジー状態への変化を検出した後に所定時間経過するのを待つことによって実現することができる。或は、図４１に例示されるように、ＡＢＵＦ１０のＦＡＣ１１のカウントアップ信号ＣＮＴＵを制御部ＣＮＴが受けて、信号ＢＤＩをアサートする。信号ＢＤＩのアサートタイミングは、ビジー状態になって書込みデータがバッファメモリからセンスラッチに転送完了されたタイミングとなる。外部のメモリコントローラは信号ＢＤＩがアサートされた後、フラッシュメモリにデータインプットコマンドにしたがって次の書き込みデータ（Ｄａｔａ Ｉｎ）を供給すればよい。
以上説明したフラッシュメモリによれば以下の作用効果を得る。
〔１〕フラッシュメモリ１に対するアクセス処理の指示若しくはコマンドを、フラッシュ系（＝フラッシュメモリアレイ⇔オンチップバッファメモリ間転送）とバッファ系（オンチップバッファメモリ⇔ｉ／ｏ間転送）の２系統に分割する。そして両者を組み合わせて、あるいは単独で、フラッシュメモリ１に対するアクセスを可能にする。このようにコマンドを２系統に分割することで、消去動作の様にオンチップのバッファメモリＢＭＲＹｉを利用しない動作モードでは、外部から並列してオンチップのバッファメモリをアクセス可能になる。また、高速なオンチップバッファメモリ⇔ｉ／ｏ間転送を積極的に利用することで、キャッシュ読み出し等が可能となる。また、書き込み用シリアルクロック（ＷＥｂ信号）、読み出し様シリアルクロック（ＲＥｂ信号）端子を設け、更にアドレスバッファの値を外部から指定できるアドレス指定コマンド（例えば第７図のＮｏ．２及びＮｏ．３のコマン等）を用意することにより、スタンバイ中はコマンド入力が無くとも外部クロックに同期してアドレスバッファの指すオンチップバッファメモリとｉ／ｏ間でデータの入出力が可能になる。
〔２〕オンチップバッファメモリＢＭＲＹｉ上のデータは、バッファクリアコマンドが入力されるまで保持する。そのためオンチップバッファメモリＢＭＲＹｉ上のデータをユーザが管理することができる。
〔３〕フラッシュ系の動作モード時、使用されていないオンチップバッファメモリＢＭＲＹｉに対しては、バッファ系のコマンドを受け付け可能になる。
〔４〕バッファ系コマンドの動作単位をページ単位とするが、ページ内のアドレス（＝ＣＡ）を指定するコマンドを併用することで、ページ内の任意の領域を選択的に転送することもできる。
〔５〕フラッシュ系コマンドの動作単位もページ単位であるが、これによる動作ではページ内の任意の領域を選択的にバッファメモリＢＭＲＹ０〜ＢＭＲＹ３間で転送することは実現していない。制御を極端に複雑化しないためであり、バッファ系コマンドでページ内の任意選択が実現されていれば実質的に十分と考えられるからである。
〔６〕セクタ管理情報や記憶情報のＥＣＣデータ等を２値データとしてフラッシュメモリアレイＦＡＲＹｉに書込むことで、データを２値⇔４値変換を行わずにフラッシュメモリアレイＦＡＲＹｉから記憶情報をｉ／ｏに直接的に転送できるから（ダイレクフラッシュアクセスモード）、メモリコントローラＭＣＮＴによるセクタ管理情報やＥＣＣデータ等を用いる制御処理に即座に移ることができ、ファイルやデータに対するアクセス処理時間の全体的な短縮に寄与することができる。
〔７〕フラッシュメモリチップ１に搭載されているバッファメモリＢＭＲＹｉを外部より直接指定できる、アドレス指定コマンド（第７図のＮｏ．２、Ｎｏ．３、Ｎｏ．４のコマンド）を用意するから、バッファメモリＢＭＲＹｉのデータは信号ＲＥｂ、ＷＥｂに同期してｉ／ｏ⇔バッファメモリ間で転送することができる。
〔８〕書き込み、読み出しモードではアドレス指定コマンドにより選択ページ（＝動作させるページ）のページアドレスをアドレスバッファに入力し、それによってフラッシュメモリアレイのアクセスアドレスが定まると共に、オンチップのバッファメモリのアドレスも一意に定まるため、バッファメモリのアドレス指定を特別に行なう操作は不要である。
〔９〕２個のアドレスラッチ回路３０，３１とアドレス比較回路３２を用意すると、キャッシ読み出し動作の制御をフラッシュメモリ自体で行なうことができる。
〔１０〕フラッシュメモリアレイＦＡＲＹｉの消去動作中にバッファメモリ部に次の書込みデータを入力するような動作に代表されるバックグラウンドデータインプットにより、フラッシュメモリアレイＦＡＲＹｉに対するデータの書き換え動作等を更に高速化することができる。
〔１１〕以上より、高速書き換え、キャッシュ読み出し、及び高速コピー書き込み等を実現でき、フラッシュメモリチップの利便性を向上させることができる。そのようなフラッシュメモチップを用いるフラッシュメモリカードの性能を向上させることが可能になる。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
例えば、バッファメモリにはバイト単位アクセスを行なうＳＲＡＭを用いてページ単位のデータを直列的に転送するシリアル転送方式を採用しているが、フラッシュメモリアレイとの間ではページ単位のデータを内部転送可能なパラレル転送方式のデータラッチ回路を用いてもよい。
バッファメモリに対する書き込み及び読み出しのためのシリアルクロックを書き込み用（ＷＥｂ）と読み出し用（ＲＥｂ）に別々に用意したが、バッファ系制御コマンドを別途用意してもよい。その場合には、シリアルクロックは１つ共通化することができる。
バッファメモリのサイズは１バンク毎にｎページ以上（ｎ：１より大きな自然数）あってもよい。
本発明は４値など多値フラッシュメモリだけではなく、２値フラッシュメモリにも適用可能である。また、多値フラッシュメモリの記憶形式は記憶情報の値に応じて順次閾値電圧を相違させる場合に限定されず、メモリセルにおいて電荷を保持する場所を局所的に変更して多値で情報記憶を行なう電荷トラップ膜（窒化シリコン膜）を利用するメモリセル構造を採用してもよい。更に不揮発性メモリセルとして高誘電体メモリセル等のその他の記憶形式を採用する事も可能である。
また単数のメモリバンクを有する不揮発性記憶装置にも適用可能である。バッファ部の指定は暗黙的指定に限定されず、アドレスコマンドで積極的指定するようにしてもよい。但し、アドレスコマンドの情報量が増える。
また本発明はアドレス／データ両方がマルチプレクスされてＩ／Ｏ端子に入力されるものだけではなく、アドレスを入力するためのアドレス端子を有するものであっても良い。アドレス端子から入力されたアドレスに従ってバッファメモリへのアクセス又はフラッシュメモリアレイへのアクセスのいずれかを指定するコマンドを有するようにしても良い。この場合バッファメモリ又はフラッシュメモリの何れへのアクセスであるかを指定する制御信号によりアクセスする先を決定するようにしても良い。更にこの場合であってもフラッシュメモリからバッファメモリへのアクセスはページ単位に行い、バッファメモリへのアクセスはバイト単位に行なうようにすることが可能である。
産業上の利用可能性
本発明は、オンチップでバッファメモリを備えるフラッシュメモリチップ、そのフラッシュメモリチップを搭載し得たフラッシュメモリカード、バッファメモリを備えるフラッシュメモリをオンチップの不揮発メモリとして備えマイクロコンピュータ若しくはシステムＬＳＩなどの半導体集積回路などに広く適用することができる。
【図面の簡単な説明】
第１図は本発明に係る半導体記憶装置の一例であるフラッシュメモリの平面的なレイアウト構成図である。
第２図はフラッシュメモリ１におけるアドレス、データ及びコマンドコードの伝達経路の詳細を例示するブロック図である。
第３図は外部入出力端子ｉ／ｏ０〜ｉ／ｏ７とバッファメモリ間におけるデータ転送形態を例示する説明図である。
第４図はバッファメモリとフラッシュ間におけるデータ転送形態を例示する説明図である。
第５図はフラッシュメモリにおけるアクセス処理の種別を例示する説明図である。
第６図は第１アクセス処理及び第２アクセス処理の指示形態の概略を例示する説明図である。
第７図はフラッシュメモリにおけるコマンド体系の具体例を示す説明図である。
第８図はバッファクリアコマンドによるクリア処理の内容を模式的に示す動作説明図である。
第９図は１〜４ページの任意ページに対する書き込み又は読み出し処理の内容を模式的に示す動作説明図である。
第１０図はフラッシュメモリアレイに対するバッファメモリの優先的な対応関係と非優先的な対応関係を例示する説明図である。
第１１図は４ページ書き込み又は読み出し処理の内容を模式的に示す説明図である。
第１２図は２〜８ページの任意ページに対する消去処理の内容を模式的に示す説明図である。
第１３図は８ページ消去処理の内容を模式的に示す説明図である。
第１４図はダイレクトフラッシュアクセス処理の内容を模式的に示す説明図である。
第１５図はアドレスコマンドと第１及び第２のアクセス処理の指示に応答する制御状態を示す状態遷移図である。
第１６図はフラッシュメモリに対する書換え動作を示す説明図である。
第１７図はメモリバンクの対応バッファメモリ及び非対応メモリバッファをデータ退避に利用する書換え動作を示す説明図である。
第１８図はフラッシュメモリに対する別の書換え動作を示す説明図である。
第１９図はフラッシュメモリに対するキャッシュ読み出し動作を示す説明図である。
第２０図はフラッシュメモリに対するキャッシュ読み出し動作のためのページアドレスヒット及びページアドレスミスヒットの判定をフラッシュメモリが行なう場合の例を示す説明図である。
第２１図はコピー書き込み動作を例示する説明図である。
第２２図は読み出し動作のタイミングチャートである。
第２３図はキャッシュ読み出し動作のタイミングチャートである。
第２４図は書き込み動作のタイミングチャートである。
第２５図はコピー書き込み動作のタイミングチャートである。
第２６図はキャッシュ読み出し動作のためのページアドレス比較をメモリコントローラが行なう第１９図の処理に対応される動作のタイミングチャートである。
第２７図はキャッシュ読み出し動作のためのページアドレス比較をフラッシュメモリが行なう第２０図の処理に対応される動作場のタイミングチャートである。
第２８図はフラッシュメモリにおけるデータ出力系のパイプラインを示す説明図である。
第２９図は第２８図のパイプラインにおける各出力信号波形を例示するタイミングチャートである。
第３０図はバックグラウンドデータインプット動作の概略を例示する説明図である。
第３１図はバックグラウンドデータインプットを利用した書込み動作とそれを利用しない書込み動作の相違を例示するタイミングチャートである。
第３２図はバックグラウンドデータインプットの更に詳細な概念を例示する説明図である。
第３３図はバックグラウンドデータインプット動作を適用した消去及び書き込み動作のタイミングチャートである。
第３４図は第３３図のバックグラウンドデータインプット動作におけるバッファメモリのデータ入力動作を例示する説明図である。
第３５図は第３３図のバックグラウンドデータインプット動作におけるバッファメモリとフラッシュメモリアレイの動作状態を例示する説明図である。
第３６図はマルチバンク消去に並行するバックグラウンドデータインプット動作のタイミングチャートである。
第３７図は第３６図のマルチバンク消去とその後のバックグラウンドデータインプット動作におけるバッファメモリのデータ入力動作を例示する説明図である。
第３８図は第３７図のマルチバンク消去による各メモリバンクＢＮＫ０〜ＢＮＫ３における消去ブロックの状態を示す説明図である。
第３９図は書き込み動作時におけるバックグラウンドデータインプット動作の概要を例示する説明図である。
第４０図は第３９図の書き込み動作とバックグラウンドデータインプット動作のタイミングチャートである。
第４１図は書込みデータがバッファメモリからセンスラッチに転送された状態を外部で検出可能にする一例を示すブロック図である。

Claims (53)

1. 複数のバンクと制御部を有し、
   前記バンクは不揮発性メモリ部とこれに対応するバッファ部を有し、各バンクの不揮発性メモリ部は夫々独立してアクセス動作可能であり、
   前記制御部は、外部と前記バッファ部との間の第１アクセス処理と、前記不揮発性メモリ部と前記バッファ部との間の第２アクセス処理とを、それぞれ別々に外部から指示を受けて制御可能にされ、
   前記第１アクセス処理は１のバッファ部へのアクセスを含み、
   前記第２アクセス処理は１の不揮発性メモリ部へのアクセスと複数の不揮発性メモリ部へのアクセスを含み、どちらのアクセスを行なうかが選択可能とされることを特徴とする不揮発性記憶装置
2. 前記第１アクセス処理の指示は、外部から入力されるデータを前記バッファ部に書き込む指示又は前記バッファ部から外部にデータを読み出す指示であることを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
3. 前記書き込む指示又は読み出す指示は、外部から入力される単数又は複数の制御信号の変化によって与えられることを特徴とする請求の範囲第２項記載の不揮発性記憶装置。
4. 第２アクセス処理を行っていることを示すための状態指示情報を外部に出力可能であることを特徴とする請求の範囲第３項記載の不揮発性記憶装置。
5. 前記第２アクセス処理の指示はアクセスコマンドにより与えられ、前記アクセスコマンドとして、バッファ部からデータを読み出して不揮発性メモリ部に書き込む指示を与える第１アクセスコマンド、不揮発性メモリ部からデータを読み出してバッファ部に書き込む指示を与える第２アクセスコマンド、又は不揮発性メモリ部のデータを消去する指示を与える第３アクセスコマンドを有することを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
6. 前記制御部は、外部から供給されるアドレスコマンドを認識可能であり、
   前記アドレスコマンドは、バッファ部の記憶領域及び不揮発性メモリ部の記憶領域の指定を可能にすることを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
7. １又は複数の前記アドレスコマンドにより１又は複数の前記バッファ部を指定した後、
   前記第２アクセス処理により、前記アドレスコマンドにより指定された１又は複数の前記バッファ部に対応した１又は複数の不揮発性メモリ部へのアクセスを行うことを特徴とする請求の範囲第６項記載の不揮発性記憶装置。
8. 前記アドレスコマンドは第１指定情報、第２指定情報及び第３指定情報を持つことが可能であり、
   前記第１指定情報は、不揮発性メモリ部を指定すると共に指定された不揮発性メモリ部に対応するバッファ部を暗黙的に指定し、
   前記第２指定情報は、指定された不揮発性メモリ部のアクセス対象アドレスを指定し、
   前記第３指定情報は、指定されたバッファ部のアクセス対象アドレスを指定することを特徴とする請求の範囲第６項記載の不揮発性記憶装置。
9. 前記制御部は、特定の第２アクセス処理の指示に応答するとき、前記第１指定情報によるバッファ部の指定を、不揮発性メモリ部とは対応しない別のバッファ部の指定とみなすことを特徴とする請求の範囲第８項記載の不揮発性記憶装置。
10. 前記制御部は、不揮発性メモリ部の第２アクセス処理と当該不揮発性メモリ部に対応されない別のバッファ部の第１アクセス処理とを並行可能であることを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
11. 前記制御部は、不揮発性メモリ部の消去処理とバッファ部の第１アクセス処理とを並行可能であることを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
12. 前記制御部は、前記バッファ部からデータを読み出して不揮発性メモリ部に書き込む第２アクセス処理の指示に応答する処理を行なった後に、別の第１アクセス処理又は第２アクセス処理の指示を待つ状態において、前記バッファ部の記憶情報を維持することを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
13. 前記制御部は、前記バッファ部からデータを読み出して外部に出力する第１アクセス処理の指示に応答する処理を行なった後に、別の第１アクセス処理又は第２アクセス処理の指示を待つ状態において、前記バッファ部の記憶情報を維持することを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
14. 前記制御部は、バッファクリアコマンドに応答してバッファメモリ部の記憶情報を初期化することを特徴とする請求の範囲第１１項又は第１３項記載の不揮発性記憶装置。
15. 前記制御部は、前記第１アクセス処理に応答して、外部からの入力データをバッファ部に書き込むとき、書き込み前に前記バッファ部の記憶情報を初期化することを特徴とする請求の範囲第１２項又は第１３項記載の不揮発性記憶装置。
16. 前記制御部は、第２アクセス処理により前記不揮発性メモリ部から読み出されてバッファ部に書き込まれたデータを、複数回の第１アクセス処理によりバッファ部から外部へ異なるタイミングで複数回データ転送可能とすることを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
17. 前記制御部は、不揮発性メモリ部からバッファ部にデータを書き込む第２アクセス処理が指示されたとき、バッファ部が保有するデータの不揮発性メモリ部上でのアドレスと同じアドレスをアクセス処理対象とする当該第２アクセス処理を省略することを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
18. バッファ部が保有するデータの不揮発性メモリ部上におけるアドレスのアドレス情報を保持するアドレス保持手段と、アドレス保持手段が保持するアドレス情報と第２アクセス処理においてデータ読み出し対象とされる不揮発性メモリ部のアドレスのアドレス情報とを比較する比較手段とを有することを特徴とする請求の範囲第１７項記載の不揮発性記憶装置。
19. 前記制御部は、第２アクセス処理で前記不揮発性メモリ部からバッファ部に書き込まれたデータを第１アクセス処理によりバッファ部から外部へ出力する指示が与えられたとき、前記第２アクセス処理の省略の有無により、第２アクセス処理中であることをビジー状態によって示す信号によるビジー状態の期間を相違させることを特徴とする請求の範囲第１７項記載の不揮発性記憶装置。
20. 前記制御部は、第１アクセス処理により外部からバッファ部に書き込まれたデータを、複数回の第２アクセス処理によりバッファ部から不揮発性メモリ部へ複数回書き込み可能とすることを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
21. 前記制御部は、複数回の第１アクセス処理により外部からバッファ部上で書き換えられたデータを、第２アクセス処理によりバッファ部から不揮発性メモリ部へ書き込み可能とすることを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
22. 前記不揮発性メモリ部は１個の記憶素子に２ビット以上の多値情報記憶が可能にされ、前記バッファ部は１個の記憶素子に１ビットの２値情報記憶が可能にされることを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
23. 前記制御部は、前記不揮発性メモリ部の記憶情報を２値情報とみなし、多値から２値への変換動作を省略する第３アクセス処理を制御可能であることを特徴とする請求の範囲第２２項記載の不揮発性記憶装置。
24. 前記第１アクセス処理に用いる信号経路に、外部からのアドレス情報をラッチするアドレスバッファ、前記アドレスバッファの出力を入力してバッファ部に供給するバッファ部アドレスバッファ、前記バッファ部から出力されるデータをラッチするバッファ部データバッファ、前記バッファ部データバッファの出力データをラッチして外部に出力するデータバッファが配置され、
    前記制御部は、アドレスコマンドを第１ストローブ信号に同期して認識した後、第１アクセス処理において外部へのデータ読み出しを指示する第２ストローブ信号が変化されるまでの間に、ダミークロックとして、前記バッファ部アドレスバッファのラッチタイミングと、前記バッファ部データバッファのラッチタイミングを生成することを特徴とする請求の範囲第５項記載の不揮発性記憶装置。
25. 前記不揮発性メモリ部の消去単位は書き込み単位の複数倍であり、それぞれのバッファ部は前記書き込み単位の記憶容量を有し、
    前記制御部は、前記消去単位による記憶情報の書換え動作の指示に対して、書換え対象のバンクのバッファ部及び異なるバンクのバッファ部を併せて、書換え対象記憶情報の退避領域に用いることを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
26. １個の半導体チップに形成されて成ることを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
27. その他の回路モジュールと共に１個の半導体チップに形成されて成ることを特徴とする請求の範囲第１項記載の不揮発性記憶装置。
28. 複数のメモリバンクと制御部を有し、前記メモリバンクは不揮発性メモリ部とバッファ部を有し、
    前記バッファ部及び前記不揮発性メモリ部のアクセス対象領域はアドレスコマンドに基づいて指定され、
    前記制御部は、外部と前記バッファ部との間でアクセス動作を行なう第１アクセス処理と、前記不揮発性メモリ部と前記バッファ部との間でアクセス動作を行なう第２アクセス処理とを、それぞれ別々に外部から指示を受けて制御可能であり、１の前記第２アクセス処理に対応して１の前記第１アクセス処理を制御することと、１の前記第２アクセス処理に対応して複数の前記第１アクセス処理を制御することが可能であることを特徴とする不揮発性記憶装置。
29. 前記制御部は、前記第１アクセス処理では、前記アドレスコマンドが指定するメモリバンクのバッファ部を利用させ、
    前記第２アクセス処理では、その指示内容に応じて、前記アドレスコマンドが指定するメモリバンクのバッファ部又はそれと異なるメモリバンクのバッファ部を利用させることを特徴とする請求の範囲第２８項記載の不揮発性記憶装置。
30. 前記制御部は、メモリバンク数に応ずる回数を限度にアドレスコマンドが入力される毎にアドレスコマンドで指定される不揮発性メモリ部のアクセス対象領域に対する読み出しセットアップ動作を制御し、第２アクセス処理としてリード動作を指示するリードアクセスコマンドが入力されたとき、前記読み出しセットアップされた不揮発性メモリ部から記憶情報を読み出してバッファ部に書き込む制御を行なうことを特徴とする請求の範囲第２８項記載の不揮発性記憶装置。
31. 前記制御部は、メモリバンク数に応ずる回数を限度に連続してアドレスコマンド入力と第１アクセス処理の指示による書き込みデータ入力が行われる毎に、アドレスコマンドで指定されるメモリバンクのバッファ部に前記書き込みデータの書き込み動作を制御し、第２アクセス処理として書き込み動作を指示するライトアクセスコマンドが入力されたとき、前記バッファ部が有する書き込みデータを対応するメモリバンクの不揮発性メモリ部に書き込む制御を行なうことを特徴とする請求の範囲第２８項記載の不揮発性記憶装置。
32. 前記制御部は、メモリバンク数に応ずる回数を限度に連続してアドレスコマンドが入力された後にイレーズコマンドが入力されることにより、アドレスコマンドで指定されるメモリバンクの不揮発性メモリ部に対して記憶領域の消去動作を制御することを特徴とする請求の範囲第２８項記載の不揮発性記憶装置。
33. 制御部と不揮発性記憶部とバッファ回路とを有し、
    前記不揮発性記憶部は複数の不揮発性記憶領域に分割され、
    前記バッファ回路は前記不揮発性記憶領域に対応する複数のバッファ領域に分割され、
    前記制御部は外部から複数の動作指示コマンドを受け付け、前記動作指示コマンドには
    前記バッファ回路と外部との間でのアクセス動作を指示する第１の動作指示コマンドと、
    前記バッファ回路と不揮発性記憶部との間でのアクセス動作を指示する第２の動作指示コマンドとがあり、
    前記第１の動作指示コマンドは１の前記バッファ領域へのアクセス動作を指示し、
    前記第２の動作指示コマンドは１の前記不揮発性記憶領域へのアクセス動作と、複数の前記不揮発性記憶領域へのアクセス動作との何れかを選択可能であることを特徴とする不揮発性記憶装置。
34. 前記制御部は前記動作指示コマンドを受け付けることが可能なコマンド受付状態を有し、前記動作指示コマンドを受け付けてそれぞれの動作指示コマンドに応じた処理を行った後、前記コマンド受付状態となることを特徴とする請求の範囲第３３項記載の不揮発性記憶装置。
35. 前記動作指示コマンドには、前記一の不揮発性記憶領域を選択するためのアドレスを指定する第３の動作指示コマンドがあり、
    前記第２の動作指示コマンドは、前記第３の動作指示コマンドで選択された前記不揮発性記領域と前記バッファ回路との間でアクセス動作を行なう指示を与えることを特徴とする請求の範囲第３４項記載の不揮発性記憶装置。
36. 前記制御部は、前記第３の動作指示コマンドで前記不揮発性記憶領域を選択すると共に、選択された前記不揮発性記領域に対応する前記バッファ領域をも選択し、
    前記第１の動作指示コマンドは、前記第３の動作指示コマンドで選択されたバッファ領域と外部との間でアクセス動作を行なう指示を与え、
    前記第２の動作指示コマンドは、前記第３の動作指示コマンドで選択されたバッファ領域と前記不揮発性記領域との間でアクセス動作を行なう指示を与えることを特徴とする請求の範囲第３５項記載の不揮発性記憶装置。
37. 前記制御部は、前記第２の動作指示コマンドによる一の前記不揮発性記憶領域へのアクセス処理のうち一部の処理完了に応じて前記コマンド受付状態となり、
    前記一の不揮発性記憶領域への全てのアクセス処理が完了する前において、
    前記第３の動作指示コマンドの受付と、
    前記第３の動作指示コマンドで選択されたバッファ領域及び不揮発性記憶領域が前記アクセス処理を行っている領域とは異なる領域である場合の前記第１又は前記第２の動作指示コマンドの受付を可能とすることを特徴とする請求の範囲第３６項記載の不揮発性記憶装置。
38. 前記第１の動作指示コマンドには、前記バッファ回路へのデータの書き込みを指示する第１書き込み動作コマンドと、前記バッファ回路からデータの読み出しを指示する第１読み出し動作コマンドとを含み、
    前記第２の動作指示コマンドには、前記バッファ回路から前記不揮発性記憶部へのデータの書き込みを指示する第２書き込み動作コマンドと、前記不揮発性記憶部から前記バッファ回路へデータの読み出しを指示する第２読み出し動作コマンドとを含むことを特徴とする請求の範囲第３７項記載の不揮発性記憶装置。
39. 前記第１の動作指示コマンドには、更に前記バッファ回路に書き込まれているデータの消去を指示する第１消去動作コマンドを含み、
    前記第２の動作指示コマンドには、更に前記不揮発性記憶部に書き込まれているデータの消去を指示する第２消去動作コマンドを含むことを特徴とする請求の範囲第３８項記載の不揮発性記憶装置。
40. 前記不揮発性記憶部の第１の不揮発性記憶領域を指定する前記第３の動作指示コマンドの受付後、前記第２消去動作コマンドを受け付け、前記第１の不揮発性記憶領域に書き込まれているデータの消去を開始しデータの消去が完了する前において、
    前記不揮発性記憶部の第２の不揮発性記憶領域を指定する前記第３の動作指示コマンドと、前記第１の動作指示コマンド又は前記第２の動作指示コマンドとの受付を可能とすることを特徴とする請求の範囲第３９項記載の不揮発性記憶装置。
41. 前記不揮発性記憶部の第１の不揮発性記憶領域を指定する前記第３の動作指示コマンドの受付後、前記第２読み出しコマンドを受け付け、前記不揮発性記憶部から前記バッファ回路へデータの読み出しが完了した後において、少なくとも１回以上の前記第１の動作指示コマンドを受け付け、更に前記第２書き込みコマンドの受付動作が可能であることを特徴とする請求の範囲第３９項記載の不揮発性記憶装置。
42. 前記第２読み出しコマンドを受け付けた後、前記第２書込コマンドの受付前において、
    前記不揮発性記憶部の第２の不揮発性記憶領域を指定する前記第３の動作指示コマンドの受付と少なくとも１回以上の前記第１の動作指示コマンド又は前記第２の動作指示コマンドの受付けを行った後、
    前記第１の不揮発性記憶領域を指定する前記第３の動作指示コマンドの受付動作が可能であることを特徴とする請求の範囲第４１項記載の不揮発性記憶装置。
43. 前記不揮発性記憶部の第１の不揮発性記憶領域を指定する前記第３の動作指示コマンドの受付後、少なくとも１回以上の前記第１書き込みコマンドを受け付けた後、前記第２書き込みコマンドの受付動作が可能であることを特徴とする請求の範囲第３８項記載の不揮発性記憶装置。
44. 少なくとも１回の前記第１書き込みコマンドを受け付けた後、１回以上の前記第１の動作指示コマンドの受付動作が可能であることを特徴とする請求の範囲第４３項記載の不揮発性記憶装置。
45. 少なくとも１回の前記書き込みコマンドを受け付けた後、１回以上の前記第２書き込みコマンドの受付動作が可能であることを特徴とする請求の範囲第４３項記載の不揮発性記憶装置。
46. 前記不揮発性記憶部の第１の不揮発性記憶領域に含まれる第１アドレスを指定する前記第３の動作指示コマンドの受付後、前記第２読み出しコマンドを受け付け、
    前記第２読み出しコマンドでは前記不揮発性記憶部から前記バッファ回路へ、前記第３の動作指示コマンドで指定されたアドレスから第１データ量のデータの読み出しを行った後、
    前記不揮発性記憶部の第１の不揮発性記憶領域に含まれかつ前記第１アドレスから第１データ量の範囲に含まれるアドレスを指定する前記第３の動作指示コマンドと前記第１の動作指示コマンドとを１回以上受け付けることが可能であることを特徴とする請求の範囲第３９項記載の不揮発性記憶装置。
47. 前記不揮発性記憶部の第１の不揮発性記憶領域に含まれる第１アドレスを指定する前記第３の動作指示コマンドの受付後、前記第２読み出しコマンドを受け付け、
    前記第２読み出しコマンドでは前記不揮発性記憶部から前記バッファ回路へ、前記第３の動作指示コマンドで指定されたアドレスから第１データ量のデータの読み出しを行い、
    さらに、前記不揮発性記憶部の第１の不揮発性記憶領域に含まれかつ前記第１アドレスから第１データ量の範囲に含まれる第２アドレスを指定する前記第３の動作指示コマンドの受付けと前記第２の読み出しコマンドを受け付けた場合、
    前記第２の読み出しコマンドの処理では前記不揮発性記憶部から前記バッファ回路への読み出し動作は行わないことを特徴とする請求の範囲第３９項記載の不揮発性記憶装置。
48. 前記第２の書き込みコマンドの完了では前記バッファ回路に書き込まれているデータの消去は行わず、前記第１消去動作コマンドにより前記バッファ回路に書き込まれているデータの消去を行なうことを特徴とする請求の範囲第３９項記載の不揮発性記憶装置。
49. 第１の不揮発性記憶領域に優先的に対応するバッファ回路の第１のバッファ領域と、第２の不揮発性記憶領域に優先的に対応するバッファ回路の第２のバッファ領域とを有し、
    前記バッファ回路の第１のバッファ領域は前記第２の不揮発性記憶領域との間でもアクセス動作可能とされ、
    前記バッファ回路の第２のバッファ領域は前記第１の不揮発性記憶領域との間でもアクセス動作可能とされることを特徴とする請求の範囲第３５項記載の不揮発性記憶装置。
50. 前記第１の動作指示コマンドは、前記バッファ回路の第１のバッファ領域と外部との間でアクセス動作させて、前記バッファ回路へのデータの書き込みを指示する第１書き込み動作コマンドと、前記バッファ回路からデータの読み出しを指示する第１読み出し動作コマンドと、前記バッファ回路に書き込まれているデータの消去を指示する第１消去動作コマンドとを含み、
    前記第２の動作指示コマンドは、前記第３の動作指示コマンドで選択されたバッファ回路のバッファ領域と前記不揮発性記憶部の不揮発性記憶領域との間でアクセス動作させて、前記バッファ回路から前記不揮発性記憶部へのデータの書き込みを指示する第２書き込み動作コマンドと、前記不揮発性記憶部から前記バッファ回路へのデータの読み出しを指示する第２読み出し動作コマンドと、前記不揮発性記憶部に書き込まれているデータの消去を指示する第２消去動作コマンドとを含み、
    前記第２書き込み動作コマンドは、前記選択されたバッファ回路のバッファ領域に優先的に対応する不揮発性記憶領域へのデータの書き込みを指示する主第２書き込み動作コマンドと、前記選択されたバッファ回路のバッファ領域に優先的に対応する不揮発性記憶領域でない不揮発性記憶領域へのデータの書き込みを指示する従第２書き込み動作コマンドとを有し、
    前記第２読み出し動作コマンドは、前記選択されたバッファ回路のバッファ領域に優先的に対応する不揮発性記憶領域からのデータの読み出しを指示する主第２読み出し動作コマンドと、前記選択されたバッファ回路のバッファ領域に優先的に対応する不揮発性記憶領域でない不揮発性記憶領域からのデータの読み出しを指示する従第２読み出し動作コマンドとを有することを特徴とする請求の範囲第４９項記載の不揮発性記憶装置。
51. 前記第２読み出しコマンド又は前記第２書き込みコマンドでは第１データ量単位に一度にデータの読み出し又は書き込みが行われ、
    前記第２消去コマンドでは第１データ量よりも多い第２データ量単位に一度にデータの消去が行われ、
    前記第３の動作指示コマンドで第１アドレスを指定し、前記第２消去コマンドを指示する場合、前記第１アドレスから前記第１データ量のアドレス範囲に含まれる第１データと、前記第１アドレスから前記第１データ量のアドレス範囲に含まれない第２アドレスからの第２データとのうち、前記第１データは前記選択されたバッファ回路のバッファ領域に優先的に対応する不揮発性記憶領域への書き込みと、前記第２データは前記選択されたバッファ回路のバッファ領域に優先的に対応する不揮発性記憶領域でない不揮発性記憶領域への書き込みとの少なくとも一方が行われることを特徴とする請求の範囲第５０項記載の不揮発性半導体装置。
52. 制御部と不揮発性記憶部とを有し、
    前記不揮発性記憶部は複数の記憶領域を有し、
    前記記憶領域の数と同数のバッファ回路を有し、
    それぞれのバッファ回路は外部に接続され、また前記複数の記憶領域のそれぞれと対応付けられ、
    前記複数のバッファ回路は前記制御部による制御に基づいてそれぞれ独立して外部との間でアクセス可能にされ、
    １又は複数の前記記憶領域は前記制御部による制御に基づいて、対応付けられたバッファ回路との間でそれぞれ独立してアクセス動作可能にされることを特徴とする不揮発性記憶装置。
53. 不揮発性メモリ部、バッファ部、及び制御部を有し、
    前記不揮発性メモリ部はそれぞれ独立してアクセス動作可能な複数のメモリバンクに分割され、
    前記バッファ部は前記夫々のメモリバンクに対応した複数の領域に分割され、
    前記制御部は前記不揮発性メモリ部及びバッファ部に対してそれぞれ外部からの指示に従って独立にアクセス制御可能とされ、
    外部からの指示に従って１又は複数の前記バッファ部の領域に対しアクセス指示を行った後、前記１又は複数の領域に対応付けられた１又は複数の前記メモリバンクに対して前記不揮発性メモリ部とバッファ部との間のアクセス制御可能とされることを特徴とする不揮発性記憶装置。

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