CN1625781A - 非易失性存储装置 - Google Patents

Abstract

非易失性存储装置(1)具有非易失性存储单元(FARY0－FARY3)、缓冲单元(BMRY0－BMRY3)和一个控制单元(CNT)，并且控制单元能够根据所接收的指令控制外部与缓冲单元之间的第一存取操作和非易失性存储单元与缓冲单元之间的第二存取处理，其中两个指令彼此分别地从外部发出。该控制单元能够根据从外部发送的指令独立地执行对非易失性存储单元和缓冲单元的存取控制。因此，有可能根据从外部发出的指令与非易失性存储单元的擦除操作同步地设置下一个对缓冲单元的写入数据，或者以高速向缓冲单元输出一次读出存储信息，该速度与高速缓冲存储器的操作相同。结果，有可能减少用于从/向非易失性存储单元读出/写入数据的数据转移的辅助操作。

Description

非易失性存储装置

相关专利申请参考

本发明要求获得如下专利申请的优先权，即PCT国际专利申请PCT/JP02/11953，其于2002年11月15日提出申请，这里引用其内容作为参考。

技术领域

本发明涉及非易失性存储装置，其具有非易失性存储单元及其缓冲单元，并涉及有效地应用于例如具有多个存储器体的快闪存储器的技术。

背景技术

JP-A-11-85609描述了一种快闪存储器，其具有非易失性存储单元及其缓冲单元。根据该公开，存储单元只能够以8位或者16位进行读出/写入，然而有时必需以例如512字节的单个或者多个扇区为单位与主机设备交换数据，因此，缓冲单元被提供并用作高速缓冲存储器(cache memory)。当对快闪存储器执行一个命令，例如擦除、程序(下文也称作写入)或者读取时，用作高速缓冲存储器的缓冲单元仅是在内部被默认地(tacitly)使用。简而言之，缓冲单元不趋向于从快闪存储器的外部直接操作。在这一方面，发明人通过考虑发现了如下的问题。首先，在非易失性存储单元的擦除操作中，缓冲单元的使用并不是最初即需要的，而且不能够用于其他的用途。出于这个原因，特别是在擦除操作期间，芯片上缓冲单元不能够有效地被使用。而且，该操作不能够以如下的方式执行，即曾经存储在缓冲单元内的存储信息独立于非易失性存储单元的操作以高速读出到外部。与此相关的，JP-A-6-259320和JP-A-11-149788描述了一种非易失性存储装置，其包括非易失性存储单元和缓冲单元，该缓冲单元用于保持来自外部的数据并用于执行以缓冲单元作为高速缓冲存储器的控制。然而，对于具有多个存储器体的非易失性存储装置，发明人发现仍然有一定的空间，用于进一步减少外部与快闪存储器之间数据转移的辅助操作(overhead)从而增加存取操作的速度。

本发明的一个目的是提供一种非易失性存储装置，其特别是在非易失性存储单元的擦除操作期间能够有效地使用缓冲单元。

本发明的另一个目的是提供一种非易失性存储装置，其能够快速地将从非易失性存储单元读出的并被保持在缓冲单元内的存储信息读出到外部，该操作独立于非易失性存储单元的操作。

本发明进一步的目的是提供一种非易失性存储装置，其能够减少外部与非易失性存储单元之间数据转移的辅助操作。

本发明上述的和其它的目的以及新奇特征，从下文的专利说明书和附图中将变得显而易见。

发明内容

[1]《独立存取控制》根据本发明的非易失性存储装置具有多个存储器体(BNK0-BNK3)和一个控制单元(CNT)，其中存储器体(BNK0-BNK3)具有非易失性存储单元(FARY0-FARY3)和相应的缓冲单元(BMRY0-BMRY3)。每个存储器体的非易失性存储单元都能够独立地执行存取操作。控制单元能够根据所接收的外部与缓冲单元之间第一存取处理的指令(22、23)以及非易失性存储单元与缓冲单元之间第二存取处理的指令(21、24)执行控制，两个指令彼此分别地从外部发出。第一存取处理包括对一个缓冲单元的存取，而第二存取处理包括对一个非易失性存储单元的存取和对多个非易失性存储单元的存取，并且能够选择两种存取中的任何一个。

如上所述，控制单元能够根据从外部发出的指令(directive)分别独立地对非易失性存储单元和缓冲单元执行存取控制，其中该非易失性存储单元具有多个存储器体。因此，非易失性存储单元和缓冲单元能够被平行地操作，并且曾经被读出到缓冲单元上的存储信息能够根据从外部发送的指令以高速输出，其速度与高速缓冲存储器的操作一样。因此，有可能减少数据转移的辅助操作，其中数据转移是指从/向具有多个存储器体的非易失性存储装置读出/写入数据。

《第一存取处理》在根据本发明的特定方案中，第一存取处理的指令用于将从外部输入的数据存储(下文也称为写入)到缓冲单元，或者将从缓冲单元读出的数据存储到外部。写入指令或者读出指令是通过例如从外部输入的一个或多个控制信号(CLE、ALE、WEb、REb)的改变给出的。更具体地讲，写入指令是在命令锁存禁止和地址锁存禁止下以写入允许状态给出的。而读出指令是在命令锁存禁止和地址锁存禁止下以读出允许状态给出的。控制信号，例如单个或多个选通信号，的状态也能够被看作命令模式。也有可能为第一存取处理的指令采用不同的来自选通信号的命令模式。

在根据本发明的特定方案中，将表示正在执行第二存取处理的状态指令信息(R/Bb)输出到外部。有可能容易地控制从外部发出的读出允许或者写入允许的指令时限。

《第二存取处理》在根据本发明的特定方案中，根据存取命令给出第二存取处理的指令。存取命令包括一个第一存取命令，用于给出从缓冲单元读出数据并将该数据写入到非易失性存储单元的指令，一个第二存取命令，用于给出从非易失性存储单元读出数据并将该数据写入到缓冲单元的指令，或者一个第三存取命令，用于给出擦除非易失性存储单元的数据的指令。在本发明中，当使易失性存储单元，例如缓冲单元，保持信息时，文字“写入”能够被替换为文字“存储”，此外，当使非易失性存储单元保持信息时，文字“写入”能够被替换为文字“程序”。

《多个存储器体》在根据本发明的特定方案中，使非易失性存储单元和缓冲单元彼此相对应，并且提供多个相应的装置作为存储器体。

《地址命令》此时，用例如地址命令(20)指定存取地址。控制单元能够识别从外部提供的地址命令，并且地址命令能够指定缓冲单元的存储区域和非易失性存储单元的存储区域。

作为一个特定的例子，地址命令能够具有第一指定信息，第二指定信息和第三指定信息。第一指定信息指定一个非易失性存储单元并默认一个相应于所指定非易失性存储单元的缓冲单元。第二指定信息指定一个位于所指定非易失性存储单元内的存取对象地址。第三指定信息指定一个位于所指定缓冲单元内的存取对象地址。

需要关注缓冲单元的使用效率。尽管缓冲单元能够在第一存取处理中被自由地指定，但是相应于非易失性存储单元的缓冲单元在第二存取处理中是默认的。为了扩展该指定，当响应第二存取处理的特定指令时，控制单元优选地将根据第一指定信息指定的缓冲单元看作指定的是不对应于该非易失性存储单元的另一个缓冲单元。

《第一存取处理与第二存取处理的平行化》在根据本发明的特定方案中，控制单元能够根据第一和第二存取处理的指令状态同时执行非易失性存储单元的第二存取处理和不对应于该非易失性存储单元的另一个缓冲单元的第一存取处理。而且，控制单元能够同时执行非易失性存储单元的擦除处理和缓冲单元的第一存取处理。例如，在非易失性存储单元的擦除处理期间，写入数据被输入到与该非易失性存储单元对应的缓冲单元。简而言之，在非易失性存储单元的存取操作期间，下一个要使用的数据在其背景下被输入到缓冲单元。

《缓冲单元存储数据的保持》当对存取处理的平行化采取不同的视点时，控制单元以如下的状态保持缓冲单元中的存储信息，即响应第二存取处理的指令进行处理，从缓冲单元读出数据并将该数据写入到非易失性存储单元，然后等待第一存取处理或者第二存取处理的另一个指令。在下面的例子中，其中由缓冲器保持的存储信息被复制到非易失性存储单元的另一个位置，或者执行写入错误的复审，结果，本发明很方便。此外，控制单元以如下的方式保持缓冲单元的存储信息，即响应第一存取处理的指令，从缓冲单元读出数据并将该数据输出到外部，然后等待第一存取处理或第二存取处理的另一个指令。从而，根据从外部发出的指令，曾经被读出到缓冲单元的存储信息能够被高速输出，其速度与高速缓冲存储器的操作相同。

当将要把存储信息保持在缓冲单元内时，控制单元根据缓冲器清除命令以把不必要的数据删除掉的方式使缓冲单元内的存储信息初始化。而且，为了防止在写入中错误地写入被保持在缓冲单元内的不必要数据，当响应第一存取处理而执行写入时，在把从外部输入的数据写入到缓冲单元之前，缓冲单元的存储数据被初始化。

《缓冲单元的读出高速缓冲操作》在根据本发明的特定方案中，控制单元能够通过从外部指定的并且多次执行的第一存取处理把数据从缓冲单元转移到外部，该数据是通过在不同定时多次执行的第二存取处理从非易失性存储单元读出并写入到缓冲单元的。因此，能够通过从外部发出的控制使缓冲单元执行读出高速缓冲操作。

此外，当给出第二存取处理的指令时，控制单元将省略把数据从非易失性存储单元写入到如下缓冲单元的第二存取处理，其中该缓冲单元的地址被设定为与即将作为存取处理的对象被保持在缓冲单元内的数据在非易失性存储单元上的地址相同。因此，非易失性存储装置能够自身执行地址比较，借此使缓冲单元执行读出高速缓冲操作。对于地址比较操作，例如，提供了地址保持装置，用于保持与被保持在缓冲单元内的数据在非易失性存储单元上的地址有关的信息，并提供了比较装置，用于比较保持在地址保持装置内的地址信息与和非易失性存储单元的地址有关的地址信息，后者被设定为第二存取处理的数据读出对象。

当通过第一存取处理给出如下指令，即把在第二存取处理中从非易失性存储单元写入到缓冲单元的数据从缓冲单元输出到外部时，由控制单元执行的缓冲单元读出高速缓冲操作控制，相当于根据表示忙碌状态的信号改变忙碌状态周期的控制，其中忙碌状态表示正在根据所存在的第二存取处理的省略执行第二存取处理。

《利用缓冲单元的复制和重写入》在根据本发明的特定方案中，控制单元能够通过多次执行的第二存取处理将数据从缓冲单元写入到非易失性存储单元，其中该数据是通过多次执行第一存取处理从外部写入到缓冲单元的。因此，有可能有效地执行复制和写入复审处理。

《确定缓冲单元上的写入数据》在根据本发明的特定方案中，控制单元能够通过第二存取处理将数据从缓冲器单元写入到非易失性存储单元，其中数据是通过多次执行的第一存取处理从外部重写到缓冲单元的。例如，当对同一个扇区的数据重复执行多次读出/修改/写入操作时，能够提高处理效率。

《二进制模式》在根据本发明的特定方案中，非易失性存储单元能够在一个存储元件中存储2比特(bit)的或更多的多值信息，且缓冲单元能够在一个存储元件中存储1比特的二进制信息。此时，控制单元能够将非易失性存储单元的存储信息看作二进制信息，并且能够控制第三存取处理，该处理省略了从多值到二进制的转换操作。从而，缩短了将数据读出到外部所需的时间。例如，如果第三存取处理的对象被设定为文件数据扇区的管理域数据，则有可能快速确定有效性的存在或者改变扇区，借此有利于提高文件存取的速度。

《独立时钟产生》在根据本发明的特定方案中，在第一存取处理的信号路径上，提供了一个地址缓冲器，用于锁存从外部发出的地址信息，一个缓冲单元地址缓冲器，用于输入地址缓冲器的输出并将该输出提供到缓冲单元，一个缓冲单元数据缓冲器，用于锁存从缓冲单元的输出，和一个数据缓冲器，用于锁存从缓冲单元数据缓冲器的输出并将该数据输出到外部。需要注意如下的结构，其中从地址输入到数据输出之间提供了相对大量的传递阶段(pipeline stage)。此时，控制单元独立地产生一个时钟，并产生一个缓冲单元地址缓冲器的锁存时限和一个缓冲单元数据缓冲器的锁存时限，同时第一选通信号同步地识别地址命令，随后改变第二选通信号，其中第二选通信号给出在第一存取处理中将数据读出到外部的指令。即使从地址输入到数据输出的传递阶段相对较大，也能够采取对策。

《重写入操作》在根据本发明特定方案中，当提供多个系列的彼此相对应的非易失性存储单元和缓冲单元时，非易失性存储单元的擦除单元的大小是写入单元的数倍，并且每个缓冲单元都在写入单元上具有一个存储容量，控制单元响应对擦除单元上的存储信息进行重写操作的指令，在重写入对象存储信息的保存区域内，同时使用作为重写入对象的非易失性存储单元和一个不同非易失性存储单元的缓冲单元。同样在非易失性存储单元的擦除单元大于写入单元的实例中，也能够执行重写入。

《LSI》在根据本发明的特定方案中，非易失性存储装置被构建作为一个半导体芯片上的存储器LSI，在一个半导体芯片上与其他电路模块，例如CPU或者系统LSI，一起形成的微型计算机LSI。

[2]《独立存取控制》根据本发明另一个方案的非易失性存储装置包括多个存储器体(BNK0-BNK3)和一个控制单元(CNT)，且存储器体具有非易失性存储单元(FARY0-FARY3)和缓冲单元(BMRY0-BMRY3)。缓冲单元和非易失性存储单元的存取对象区域根据地址命令(20)加以指定。控制单元能够根据所接收的外部与缓冲单元之间第一存取处理的指令(22，23)和非易失性存储单元与缓冲单元之间第二存取处理的指令(21，24)执行控制，其中两个指令彼此分别地从外部发出。而且，控制单元能够控制一个与第二存取处理相应的第一存取处理，并能够控制多个与第二存取处理相应的第一存取处理。

如上所述，控制单元能够根据从外部发出的指示分别独立地执行对非易失性存储单元和缓冲单元的存取控制。因此，非易失性存储单元和缓冲单元能够平行地加以操作，而曾经被读出到缓冲单元上的存储信息能够根据从外部发出的指令以高速输出，其速度与高速缓冲存储器的操作一样。

控制单元利用在第一存取处理中根据地址命令指定的存储器体的缓冲单元，并能够自由地指定第一存取处理的缓冲单元。在第二存取处理中，控制单元能够响应第二存取处理的指令内容，利用根据地址命令指定的存储器体的缓冲单元或者另一个存储器体的缓冲单元。

《多存储器体读出》在根据本发明的特定方案中，每当以有限的取决于存储器体数目的次数输入地址命令时，控制单元控制对根据地址命令指定的非易失性存储单元存取对象区域的读出设置操作，并且当输入一个用于给出一个读出操作指令作为第二存取处理的读出存取命令时，控制从经过了读出设置的非易失性存储单元读出存储信息，并将该存储信息写入到缓冲单元。因此，有可能对多个存储器体执行读出操作。

《多存储器体写入》在根据本发明的特定方案中，每当根据第一存取处理的指令以有限的取决于存储器体数目的次数连续输入地址命令和写入数据时，控制单元控制写入操作，将数据写入到根据地址命令指定的存储器体的缓冲单元，并且当输入一个用于给出一个写入操作指令作为第二存取处理的写入存取命令时，控制将把经过缓冲单元处理的写入数据写入到相应存储器体的非易失性存储单元。因此，有可能对多个存储器体执行写入操作。

《多存储器体擦除》在根据本发明的特定方案中，控制单元通过输入地址命令然后以有限的取决于存储器体数目的次数连续输入擦除命令，控制对根据地址命令指定的存储器体的非易失性存储单元存储区域的擦除操作。因此，有可能对多个存储器体执行擦除操作。

《独立存取控制》一个根据本发明进一步方案的非易失性存储装置，具有一个控制单元，一个非易失性存储单元，和一个缓冲单元，该非易失性存储单元被分成多个非易失性存储区域，而该缓冲单元被分成多个相应于非易失性存储区域的缓冲区域，该控制单元从外部接收多个操作指令。操作指令包括第一操作指令(22，23)，用于给出缓冲电路与外部之间存取操作的指示，和第二操作指令(21，24)，用于给出缓冲器电路与非易失性存储单元之间存取操作的指示。第一操作指令能够给出对缓冲区域进行存取操作的指示，而第二操作指令能够选择对其中一个非易失性存储区域进行存取操作或者对多个非易失性存储区域进行存取操作，借此给出指示。

控制单元具有能够接收操作指令的命令接收状态，并接收操作指令从而执行相应于每个操作指令的处理，然后返回到命令接收状态。

《地址命令》在根据本发明的特定方案中，非易失性存储单元被分成多个存储区域，操作指令具有一个第三操作指令(20)，用于指定一个地址从而选出非易失性存储单元的其中一个存储区域，而第二操作指令给出一个指令，从而在根据第三操作指令选出的非易失性存储单元存储区域与缓冲电路之间执行存取操作。

《多个存储器体》缓冲电路被分成与存储区域相对应的多个区域。此时，控制单元根据第三操作指令选择非易失性存储单元的存储区域，还选择相应于所选非易失性存储单元存储区域的缓冲电路区域。第一操作指令给出一个指示，在根据第三操作指令选出的缓冲电路区域与外部之间进行存取操作。第二操作指令给出一个指示，在缓冲电路区域与根据第三操作指令选出的非易失性存储单元存储区域之间进行存取操作。

《多个存储器体的平行化处理》根据第二操作指令，响应对非易失性存储单元其中一个存储区域进行存取处理的部分完成，控制单元进入命令接收状态，并能够在其中一个存储区域的存取处理全部完成之前，接收第三操作指令，并且当根据第三操作指令选择的缓冲电路区域和非易失性存储单元存储区域与执行存取处理的区域不同时，接收第一或第二操作指令。

《写入/读出操作指令》第一操作指令包括例如第一写入操作命令，给出将数据写入到缓冲电路的指令，和第一读出操作命令，给出从缓冲电路读出数据的指令。第二操作指令包括例如第二写入操作命令，给出将数据从缓冲电路写入到非易失性存储单元的指令，和第二读出操作命令，给出将数据从非易失性存储单元读出到缓冲电路的指令。

《擦除操作命令》第一操作命令进一步包括第一擦除操作命令，给出擦除被写入到缓冲电路的数据的指令。第二操作命令进一步包括第二擦除操作命令，给出擦除被写入到非易失性存储单元的数据的指令。

《与擦除平行的命令接收》在接收到用于指定非易失性存储单元第一存储区域的第二操作指令，然后接收到第二擦除操作命令，并开始擦除被写入到第一存储区域的数据之后，并且在数据擦除完成之前，有可能接收用于指定非易失性存储单元第二存储区域的第三操作指令，以及第一操作指令或者第二操作指令。

《确定缓冲电路上的写入数据》在接收到用于指定非易失性存储单元第一存储区域的第三操作指令，然后接收到第二读出命令，并完成将数据从非易失性存储单元读出到缓冲电路之后，有可能接收至少一次第一操作指令，而且执行用于接收第二写入命令的操作。

《平行化处理》在接收到第二读出命令之后，并且在接收到第二写入命令之前，有可能接收用于指定非易失性存储单元第二存储区域的第三操作指令，和接收至少一次第一操作指令或者第二操作指令，然后对用于指定第一存储区域的第三操作指令执行接收操作。

《确定缓冲电路上的写入数据》在接收到用于指定非易失性存储单元第一存储区域的第三操作指令，然后接收至少一次第一写入操作之后，有可能执行用于接收第二写入命令的操作。在接收到至少一次第一写入命令之后，有可能执行用于接收至少一次第一操作指令的操作。在接收到至少一次写入命令之后，有可能执行用于接收至少一次第二操作指令的操作。

《缓冲电路的高速缓冲操作》在接收到第三操作指令之后，其中第三操作指令用于指定包含在非易失性存储单元第一存储区域内的第一地址，有可能接收第二读出命令，并根据第二读出命令将第一数据容量(a first data volume)中的数据从非易失性存储单元读出到缓冲电路，其中第一数据容量来自由从非易失性存储单元发出的第三操作指令指定的地址，然后接收至少一次第三操作指令和第一操作指令，它们指定包含在非易失性存储单元第一存储区域内的并且被保持在来自第一地址的第一数据容量范围内的地址。

《缓冲电路的高速缓冲操作》在接收到第三操作指令之后，接收第二读出命令，其中第三操作指令用于指定包含在非易失性存储单元第一存储区域内的第一地址，根据第二读出命令将第一数据容量中的数据从非易失性存储单元读出到缓冲电路，其中第一数据容量来自根据第三操作指令指定的地址，进一步接收第三操作指令和接收第二操作指令，其中第三操作指令指定包含在非易失性存储单元第一存储区域内的并且被保留在来自第一地址的第一数据容量范围内的第二地址，期间，在第二读出命令的处理中不执行从非易失性存储单元到缓冲电路的读出操作。

《保持缓冲电路的存储信息》当完成第二写入命令时，不擦除写入到缓冲电路的数据，而是根据第一擦除操作命令擦除写入到缓冲电路的数据。

《利用优先的(preferential)相应缓冲电路》缓冲电路被分成多个与存储区域相对应的区域，并且具有缓冲电路第一区域，其优先地(preferentially)与第一存储区域相对应，和缓冲电路第二区域，其优先地与第二存储区域相对应。存取操作能够在缓冲电路的第一区域以及第二区域内执行。

《利用非优先(non-preferential)的相应缓冲电路》第一操作指令包括一个第一写入操作命令，用于执行缓冲电路第一区域与外部之间的存取操作从而给出将数据写入到缓冲电路的指令，一个第一读出操作命令，用于给出从缓冲电路读出数据的指令，和一个第一擦除操作命令，用于给出擦除写入到缓冲电路的数据的指令。第二操作指令包括一个第二写入操作命令，用于执行根据第三操作指令选定的缓冲器区域与非易失性存储单元存储区域之间的存取操作从而给出将来自缓冲电路的数据写入到非易失性存储单元的指令，一个第二读出操作命令，用于给出将数据从非易失性存储单元读出到缓冲电路的指令，和一个第二擦除操作命令，用于给出擦除写入到非易失性存储单元的数据的指令。第二写入操作命令具有一个主第二写入操作命令，用于给出将数据写入到存储区域的指令，该存储区域优先地相应于被选缓冲电路的区域，和一个次第二写入操作命令，用于给出将数据写入到存储区域的指令，该存储区域不是优先地相应于被选缓冲电路区域的存储区域。第二读出操作命令具有一个主第二读出操作命令，用于给出从存储区域读出数据的指令，该存储区域优先地相应于被选的缓冲电路的区域，和一个次第二读出操作命令，用于给出从存储区域读出数据的指令，该存储区域不是优先地相应于被选缓冲电路区域的存储区域。

《重写入操作》数据在某一时刻根据第二读出命令或者第二写入命令以第一数据容量单位读出或者写入。数据在某一时刻根据第二擦除命令以大于第一数据容量的第二数据容量单位被擦除。当根据第三操作指令指定第一地址并给出第二擦除命令的指令时，地址域内包含的第一数据被写入到优先地相应于被选缓冲电路区域的存储区域，其中地址域具有来自第一地址的第一数据容量，或者/并且由包含在地址域内的第二地址发出的第二数据被写入到存储区域内，其中地址域具有来自第一地址的第一数据容量，而存储区域不是优先地相应于被选缓冲电路区域的存储区域。

[3]《独立存取控制》根据本发明进一步方案的非易失性存储装置具有控制单元和非易失性存储单元。非易失性存储单元具有多个存储区域。提供与存储区域数目相同的缓冲电路，且各个缓冲电路都与外部相连，并相应于各个存储区域，而缓冲电路能够根据控制单元的控制分别独立地被存取到外部。至少一个存储区域能够根据控制单元的控制与相应的缓冲电路一起独立地执行存取操作。

附图说明

图1是显示根据本发明的半导体存储装置快闪存储器的平面布置结构简图。

图2是图解快闪存储器1中地址、数据和命令模式发送路径的细节的框图。

图3是图解外部输入/输出端i/o 0-i/o 7与缓冲存储器之间数据转移配置的示例图。

图4是图解缓冲存储器与快闪存储器之间数据转移配置的示例图。

图5是图解快闪存储器中存取处理类型的示例图。

图6示意性图解第一存取处理和第二存取处理指令配置的示例图。

图7是显示快闪存储器中命令结构特定实例的示例图。

图8是显示操作的示例图，其典型地图解了根据缓冲器清除命令清除处理的内容。

图9是显示操作的示例图，其典型地图解了写入或读出处理页1-4中任何一个的内容。

图10是图解快闪存储器阵列缓冲存储器的优先相对关系和非优先相对关系的示例图。

图11是典型地显示4-页写入或读出处理内容的示例图。

图12是典型地显示页2-8中任何一个的擦除处理内容的示例图。

图13是典型地显示8-页擦除处理内容的示例图。

图14是典型地显示直接快闪存取处理内容的示例图。

图15是显示与地址命令以及第一和第二存取处理指令相对应的控制状态的状态转换图。

图16是显示快闪存储器重写入操作的示例图。

图17是显示重写操作的示例图，该重写入操作利用存储器体中的相应缓冲存储器和非相应缓冲存储器保存数据。

图18是显示快闪存储器另一个重写入操作的示例图。

图19是显示快闪存储器高速缓冲读出操作的示例图。

图20是显示一种情况实例的示例图，其中通过快闪存储器对快闪存储器的高速缓冲读出操作执行页地址命中(hit)和页地址不命中(miss hit)的判定。

图21是图解复制写入操作的示例图。

图22是显示读出操作的时限表。

图23是显示高速缓冲读出操作的时限表。

图24是显示写入操作的时限表。

图25是显示复制写入操作的时限表。

图26是显示相应于图19中操作的时限表，其中存储器控制器执行高速缓冲读出操作的页地址比较。

图27是显示相应于图20中操作的时限表，其中快闪存储器执行高速缓冲读出操作的页地址比较。

图28是显示快闪存储器中数据输出系统传递的示例图。

图29是显示图解图28传递的每个输出信号波形的时限图。

图30是示意性图解后台数据输入操作的示例图。

图31是图解利用后台数据输入的写入操作与不利用后台数据输入的写入操作之间差异的时限图。

图32是图解后台数据输入更详细信息的示例图。

图33是显示应用后台数据输入操作的擦除和写入操作的时限图。

图34是图解在图33的后台数据输入操作中缓冲存储器数据输入操作的示例图。

图35是图解在图33的后台数据输入操作中缓冲存储器的操作状态以及快闪存储器阵列的示例图。

图36是显示与多体擦除平行执行的后台数据输入操作的时限图。

图37是图解图36中多体擦除和之后执行的后台数据输入操作中缓冲存储器数据输入操作的示例图。

图38是显示通过图37中的多体擦除的每个存储器体BNK0-BNK3中擦除块状态的示例图。

图39是图解写入操作中后台数据输入操作概要的示例图。

图40是显示图39中写入操作和后台数据输入操作的时限图。

图41是显示一个实例的框图，其中能够在外部检测从缓冲存储器转移到检测闩锁(sense latch)的写入数据的状态。

优选实施例说明

图1显示了根据本发明的半导体存储装置的一个例子，一种快闪存储器的平面布置结构。如图1所示的快闪存储器1是，但不仅限于，用众所周知的MOS集成电路制造方法在一个例如单晶硅的半导体基片(芯片)上形成的。

该快闪存储器1具有例如四个存储器体BNK0-BNK3和一个控制单元CNT。存储器体BNK0-BNK3具有快闪存储阵列FARY0-FARY3作为非易失性存储单元，和缓冲存储器BMRY0-BMRY3作为缓冲单元。对应于一个快闪存储阵列，缓冲存储器被横向分成两个部分。为方便起见，将一个尾标(R)附在缓冲存储器的右侧，并将一个尾标(L)附在缓冲存储器的左侧。

快闪存储器1的外部输入/输出端i/o 0-i/o 7也用作一个地址输入端、一个数据输入端、一个数据输出端和一个命令输入端。快闪存储器输入例如一个命令锁存允许信号CLE、一个地址锁存允许信号ALE、一个芯片允许信号CEb、一个读出允许信号REb和一个写入允许信号WEb作为外部控制信号，例如选通信号，并且输出一个就绪/忙碌信号R/Bb。芯片允许信号CEb表明快闪存储器1的芯片选择状态，读出允许信号REb给出从外部输入/输出端i/o 0-i/o 7进行读出操作的一个指令，而写入允许信号WEb给出从外部输入/输出端i/o0-i/o 7进行写入操作的一个指令。命令锁存允许信号CLE表示一个命令从外部提供到外部输入/输出端i/o 1-i/o 7，而地址锁存允许信号ALE表示一个地址信号被从外部提供到外部输入/输出端i/o 0-i/o7，就绪/忙碌信号R/Bb用一个低电平(L)表示正在对任意一个快闪存储阵列RARY0-RARY3进行擦除、写入或者读出操作(忙碌状态)。通过读出状态信号也可以从外部对每一个快闪存储阵列(FARY0-FARY3)确定处于忙碌状态还是就绪状态，这将在下面叙述。

控制单元CNT按照选通信号的状态控制与外部的信号接口功能，并根据输入命令控制内部操作。

各个快闪存储阵列FARY0-FARY3有大量排列成矩阵的非易失性存储单元。虽然这些非易失性存储单元没有特别的限制，但是一种存储单元是用众所周知的浮栅型晶体管构建的。例如，该非易失性存储单元是由在一个阱区内形成的一个源和一个漏，在源和漏之间的一个沟道区内通过一个隧道氧化膜形成的浮栅，以及一个通过中间层电介质膜叠加在该浮栅上的控制栅组成的。该控制栅被连接到一根字线，而漏被连接到位线，以及源被连接到源线。在图1中，典型地给出一个非易失性存储单元MC和一根位线G-BL，并且由一个静态锁存电路组成的检测闩锁SL被连接到位线G-BL的一个端点。

在图1的快闪存储器1中，存储信息的512个字节被称为一个区。写入和读出信息存储单位是2048个字节(等于4个区)并被称为一页。1024个字节也被称为一个k字节。每一页由一个页地址确定。因为快闪存储器具有一个字段元隔离(field element isolation)，所以擦除信息存储单元被设定为写入单元的两倍(＝4096字节)，它被称作一个字块(block)。擦除模式中，偶数页地址的指定(specification)被设定为字块的指定(specification)。

快闪存储器1中的一个非易失性存储单元存储2比特信息，但这一点并不必要。因而在每一个快闪存储阵列FARY0-FARY3中，2048字节非易失性存储单元被连接于一根字线，页地址信息指明1024个偶数或奇数页地址被连接于一根相应的字线，而1024字节检测闩锁SL被平行地布置，使由页地址信息确定的1024个存储单元一一对应。页地址信息给出整个存储器体中的页地址，最低位给出页地址是偶数还是奇数，其高位给出表示字线，而最高2位表示存储器体。一个未显示的字线选择译码器选择字线，一个未显示的偶/奇位线选择器在偶数或者奇数页单元上选择一位线，而由偶/奇数位线选择器选出的1024字节位线被连接到1024字节检测闩锁SL。在擦除模式下，一个偶数页地址被认为是一个块地址(一个地址对应于一根字线和2页)。

非易失性存储单元的存储数据利用存储单元的阈值电压根据浮栅上存储的电荷量而改变。此时，存储单元的阈值电压被限制在对应于存储数据值的一个合适的范围，且其阈值电压分布被称为存储器阈值分布。例如，在该实例中，一个非易失性存储单元存储2比特信息，因而要确定四种存储器阈值电压分布，分别对应于存储信息数据的“01、00、10、11”。更具体地讲，一个存储单元的信息存储状态从如下状态中选择，即擦除状态(“11”)，它是第四阈值电压(Vth4)；第一写入状态(“10”)，它是第一阈值电压(Vth1)；第二写入状态(“00”)，它是第二阈值电压(Vth2)；和第三写入状态(“01”)，它是第三阈值电压(Vth3)。这些阈值电压(Vth4)的关系为Vth4＜Vth1＜Vth2＜Vth3，但不必须为此。总共四个信息存储状态由2位数据确定。为了得到存储器阈值分布，在写入操作时，向字线施加一写入检验电压，而这是在擦除被设置为三种互不相同的电压以后进行的，且这三种电压在分成三段的时间内被顺序地改换，从而进行写入操作。在三个写入操作的每一个操作中，向写入选择位线施加0V，而向未选位线施加1V。例如，字线被设置为17V，但并非必须如此。当施加一个高写入电压所需的时间延长时，存储单元的阈值电压也被提高。三种写入阈值电压能够通过高电压状态下的时间控制加以控制，此外，也可以通过施加到字线的高电压电平控制来控制。加到位线上的电压是0V还是1V取决于锁存到检测闩锁电路SL的写入控制信息的逻辑值。例如，当逻辑值为“1”时，检测闩锁电路SL的锁存数据被控制为写入非选择，而逻辑值为“0”时，写入选择。在写入操作期间，是“1”还是“0”被设定到检测闩锁SL，要通过相应于执行写入的写入阈值电压状态的控制单元CNT根据缓冲存储器上的写入数据加以确定。在块批量擦除期间，选择字线被设定为-16V，非选择字线被设定为0V，而选择位线被设定为2V。参考存储信息的读出，设定加到字线上作0为字线选择电平的三种电压，读出操作最多可以进行三次，同时三种字线选择电平被顺序地变换，并且基于在每次读出操作中从存储单元读出的二进制(1位)值，决定2比特存储信息。

控制单元CNT控制对快闪存储器阵列FARY0-FARY3的擦除、写入和读出。

缓冲存储器如BMRY0-BMRY3是用例如SRAM(静态随机存取存储器)组成的，暂时保存从外部以二进制形式输入到外部输入/输出端i/o 1-i/o 7的写入数据和从外部输入/输出端i/o 0-i/o 7以二进制输出的读出数据。每个存储器体的缓冲存储器BMRY0-BMRY7被分成两个部分，且每个缓冲体缓冲存储器BMRY0-BMRY3有最小的存储容量，其等于在各个相应快闪存储器阵列中的写入单元和读出单元。例如，在快闪存储器1的实例中，写入信息单位和读出信息单位是1页(＝2k字节)。由于这个原因，作为芯片上缓冲器的各个缓冲存储器BMRY0-BMRY3有2k字节存储容量。如上所述，在每个存储器体中设置一组缓冲存储器BMRY0-BMRY3，而提供给同一存储器体的缓冲存储器优先地相应于同一快闪存储器阵列加以应用。在某些情况下，根据操作模式，缓冲存储器也可以非优先地加以应用。这时要由控制单元根据命令和地址信息加以控制。

快闪存储器阵列与缓冲存储器之间的数据输入/输出是在8位单位上进行的。在快闪存储器阵列FARY0-FARY3中，一个未显示的检测闩锁选择回路选择8位单位上的检测闩锁SL。快闪存储器阵列FARY0-FARY3与缓冲存储器BMRY0-BMRY3之间的数据转移，以及对于缓冲存储器BMRY0-BMRY3的存取控制由控制单元CNT根据来自外部的命令和存取地址信息加以执行。

图2画出了在快闪存储器1中，地址、数据以及命令代码传送路径的细节。提供给外部输入/输出端i/o 0-i/o 7的命令代码被输入至控制单元CNT。

给到外部输入/输出端i/o 0-i/o 7的外部地址信息被提供给地址缓冲器(ABUF)10。输入到地址缓冲器10的地址信息包括页地址信息和缓冲存储器的存取首地址信息(缓冲器首列地址信息)，并且这些地址信息被锁存到一个未显示的地址锁存电路中，其中输入页地址信息用于确定在所有存储器体BNK0-BNK3中快闪存储器阵列的页地址。该地址锁存器有一个快闪地址计数器(FAC)11和一个缓冲器地址计数器(BAC)12。地址计数器11是一个用于产生地址信号以顺序选择一个检测闩锁的地址计数器，该检测闩锁相应于某页上的一个字节单位。缓冲地址计数器12是一个预置缓冲器首列地址信息(其也被称作列地址)的地址寄存器，并且通过将预设值或者计数器预设值设定为初始值顺序产生缓冲存储器8位单位的寻访地址信号。页地址信息和快闪地址计数器11的输出被提供给快闪存储器阵列FARY0-FARY3。缓冲器地址计数器12的输出被提供到缓冲存储器BMRY0-BMRY3的地址缓冲器(缓冲单元地址缓冲器-BABUF)13a-13d。相同的输出被提供到缓冲存储器BMRY0-BMRY3。

给到外部输入/输出端i/o 0-i/o 7的写入数据被送至缓冲存储器BMRY0-BMRY3中的一个缓冲存储器BMRYi(i＝1-3)。从缓冲存储器BMRYi读出的数据通过相应缓冲存储器BMRYi的数据缓冲器(缓冲单元数据缓冲器＝BDBUF)14a-14d，数据复用器(MPX)15和数据缓冲器(DBUF)16从外部输入/输出端i/o 0-i/o 7输出到外部。

在缓冲存储器BMRY0-BMRY3和快闪存储器阵列FARY0-FARY3之间，数据以8位单元输入/输出。

图3画出了在外部输入/输出端i/o 0-i/o 7和缓冲存储器BMRYi(i＝0-3)之间的数据传送设置。在快闪存储器1的读出操作中，缓冲存储器BMRYi与外部输入/输出端i/o 0-i/o 7接口，其中缓冲存储器BMRYi用于暂时保持根据页地址信息选择的快闪存储器阵列FARYi的存储信息，更具体地讲，在根据页地址信息选择的缓冲存储器BMRY i左侧的缓冲存储器BMRYi(L)与外部输入/输出端i/o 0-i/o 3接口，而在根据页地址信息选择的缓冲存储器BMRY i右侧的缓冲存储器BMRYi(R)与外部输入/输出端i/o 4-i/o 7接口，从而将存储信息读出到外部。在快闪存储器1的写入操作中，提供到外部输入/输出端i/o 0-i/o 3的写入数据被暂时保持在数据页地址信息所选的一个缓冲存储器BMRYi的左侧缓冲存储器BMRYi(L)中，而提供到外部输入/输出端i/o 4-i/o 7的写入数据被暂时保持在数据页地址信息所选的一个缓冲存储器BMRYi的右侧缓冲存储器BMRYi(R)中。

图4画出了在缓冲存储器BMRYi和快闪存储器FARYi之间数据传送的设置。在快闪存储器1的一个存取操作中，被暂时保持在由数据页地址信息指定的缓冲存储器BMRYi中的写入信息在写入操作中被写入到根据页地址信息指定的快闪存储器阵列FARYi中，用于指定存储器体BNKi。另外，在快闪存储器1的一个存取操作中，从根据页地址信息指定的快闪存储器阵列FARYi中发出的存储信息在一个读出操作中被暂时保持在根据页地址信息指定的缓冲存储器BMRYi中，用于指定存储器体BNKi。

图5画出了快闪存储器1中的一个存取处理类型。FARY一般地指快闪存储阵列FARY0-FARY3。BMRY一般地指缓冲存储器BMRY0-BMRY3。MCNT表示快闪存储器的控制器，它被提供在快闪存储器1的外部。控制单元CNT能够在接收来自外部的相应指令时分别控制外部与缓冲存储器BMRY之间的第一存取处理和快闪存储器阵列FARY与缓冲存储器BMRY之间的第二存取处理。第一存取处理被粗略地分成用于把数据从外部写入到缓冲存储器BMRY的缓冲器程序处理BPGM和用于把数据从缓冲存储器读出到外部的缓冲器读出处理BRD。第二存取处理被粗略地分成用于把缓冲存储器BMRY的存储信息写入到快闪存储器阵列FARY预定区域的快闪程序处理FPGM，用于擦除快闪存储器阵列FARY预定区域的快闪擦除处理FERS，和用于读出快闪存储器阵列FARY预定区域的存储信息并使缓冲存储器BMRY保持相同存储信息的快闪读出处理。另外，对于第三存取处理，控制单元CNT控制一个直接快闪存取处理DFA，用于把快闪存储器阵列预定区域的存储信息直接作为二进制信息读出到外部。“直接”意指不执行用于存储信息的二进制与4-值(4-value)之间的转换处理。

图6示意地画出了第一存取处理和第二存取处理的指令配置。

在图6中，20总体表示一个地址命令，Com1总体表示一个第一命令代码，例如一个地址命令代码，CA表示缓冲器首列地址信息，而PA表示页地址信息。21总体表示一个存取命令，用于给出一个作为第二存取处理的快闪读出处理指令。Com2表示构成一个存取命令的第二命令代码。在图6的A列中，22表示作为第一存取处理的缓冲器读出处理BRD的指令。缓冲器读出处理BRD的指令在用命令锁存禁止(CLE＝L)和地址锁存禁止状态(ALE＝L)下用一个例如读出允许状态(REb＝L)给出。在就绪状态下(R/Bb＝L)，以如下的状态作为快闪存储器1外部的就绪/忙碌信号R/Bb的第一状态，即通过页地址信息指定作为由存取命令21指示的快闪读出处理FRD对象的存储信息，并且将其从快闪存储阵列FARYi完全转移到缓冲存储器BMRYi。在等到就绪/忙碌信号R/Bb的就绪状态之后，从外部给出缓冲读出处理BRD的指令22。当给出缓冲读出处理BRD的指令22时，根据缓冲器首列地址信息确定的数据从缓冲存储器BMRYi输出到外部，该过程与读出允许信号REb的时钟改变同步。输出数据被显示为Dout。

在图6的B列中，23表示作为第一存取处理的缓冲程序处理BPGM的指令。例如，缓冲程序处理BPGM的指令23在命令锁存禁止(CLE＝L)和地址锁存禁止(ALE＝L)状态下以写入允许状态(WEb＝L)给出。当给出缓冲程序处理BPGM的指令23时，通过将由页地址信息指定的存储器体BNKi缓冲存储器BMRYi的缓冲首列地址信息设定为首地址，输入数据Din被顺序地保存，并与写入允许信号WEb的时钟改变同步。24一般表示用于给出作为第二存取处理的快闪程序处理FPGM指令的存取命令。当给出快闪程序处理FPGM的指令时，缓冲存储器BMRYi的存储信息被写入到由页地址信息指定的快闪存储器阵列FARYi的页地址。就绪/忙碌信号R/Bb被进入到忙碌状态，直到写入操作完成为止。

在图6的C列中，省略用于给出快闪读出处理FRD的指令作为图6中A列第二存取处理的存取命令21，并且在地址命令20(22)之后，直接给出作为第一存取处理的缓冲读出处理BRD指令。在存取处理的指令配置中，通过设定缓冲首列地址信息作为来自根据地址命令20确定的存储器体BNKi缓冲存储器BMRYi的首地址，数据Dout被顺序地输出，并与读出允许信号REb的时钟改变同步。此时，不给出第二存取处理21的指令。出于这个原因，不执行对快闪存储器阵列FARYi的存取。在如下的实例中，其中读出被保持在缓冲存储器BMRYi中的数据，在数据从快闪存储器阵列FARYi到缓冲器BMRYi的转移完成之前，不象A列中那样进入忙碌状态。结果，加快了待读出数据的外部输出操作时限。

在图6的D列中，省略作为图6中B列第一存取处理的缓冲存储处理BPGM的指令23，并且在地址命令之后，直接给出作为第二存取处理的快闪程序处理FPGM的指令24。在存取处理的指令配置中，根据地址命令20的页地址信息确定的存储器体BNKi缓冲存储器BMRYi的存储信息被写入到由页地址信息指定的快闪存储器阵列FARYi的页。此时，不给出第一存取处理23的指令。出于这个原因，不需要接收从外部写入到缓冲存储器BMRYi的数据。在如下的实例中，其中将保持在缓冲存储器BMRYi中的数据写入到快闪存储器阵列FARYi中，不需要象B列中那样接收写入数据从外部的转移。因此，有可能缩短完成写入快闪存储器阵列FARYi所需的周期。

图7显示了快闪存储器1中命令结构的特定例子。Com1列画出了地址命令编码，Com2列画出了存取命令编码。在快闪存储器1中，特意地(expressly)执行缓冲存储器BMRYi的清除。为了执行在图6中C和D列说明的处理，重要的数据被保留在缓冲存储器BMRYi中。原因是需要保证前述操作。例如，执行缓冲器清除命令No.22从而清除所有缓冲存储器BMRY0-BMRY3中的存储信息。缓冲器清除命令中Com1的命令编码“FEH”给出缓冲器清除操作的指令。图8典型地显示了根据缓冲器清除命令的清除操作内容。

当Com1为图7中的地址命令编码“80H”时，预先为根据页地址信息PA确定的缓冲存储器进行清除处理，然后开始数据转移处理。当连续给出以80H为首(head)的地址命令时，仅对第一次执行清除处理。当Com1为命令编码“00H”时，不执行清除处理。

在图7中，对快闪存储器阵列进行基本写入的命令编码被设定为“10H”和“16H”，对快闪存储器阵列进行基本读出的命令编码被设定为“30H”。根据命令编码的写入或者读出在1-4页的范围内是任意的。对于写入或读出多个页所需的页地址信息，优选地，应当多次重复如下的地址命令，其设定“00H”和“80H”为首。优选地，例如，每当输入页地址信息时，应当根据第一存取处理的指令输入用于写入多页的必需写入数据。尽管从快闪存储器阵列FARYi转移到缓冲存储器BMRYi的存储信息的外部读出优选地根据第一存取处理的指令加以执行，但是当页存储信息被顺序地从缓冲存储器BMRYi读出时，也有可能通过利用图7中的命令No.2和3描述的随机存取命令对以缓冲存储器的任意列地址作为首的数据执行外部读出。作为首的任意列地址由CA指定，且如此指定的缓冲器首列地址信息被预先设定为图2中的缓冲器地址计数器12，并随后被更新。图9典型地显示了对1-4页中任何页的写入或者读出处理的内容。

在写入或者读出处理中，使缓冲存储器优先地相应于同一体的快闪存储器阵列。更明确地讲，当用处于优先对应关系的页地址信息指定存储器体BNKi时，该指定也被看作是对同一体中快闪存储器阵列FARYi和缓冲存储器BMRYi的指定。优先对应关系的存在不受特别的限制，而是根据存取处理的命令编码加以确定。在图7中，如果Com2的存取命令编码“31H”、“12H”和“17H”选择了非优先的对应关系，则在其他情况下选择优先的对应关系。参考非优先的对应关系，类似地，预先确定快闪存储器阵列FARY0-FARY3与缓冲存储器BMRY0-BMRY3之间的对应关系。更明确地讲，使快闪存储器阵列FARY0、FARY1、FARY2和FARY3非优先地对应于缓冲存储器BMRY2、BMRY3、BMRY0和BMRY1。图10画出了缓冲存储器与快闪存储器阵列的优先和非优先对应关系。

与快闪存储器阵列具有优先对应关系的缓冲存储器的连接和与快闪存储器阵列具有非优先对应关系的缓冲存储器的连接，能够通过用于专门改变相互连接的转换开关加以选择，该开关没有特别显示。

在快闪存储器阵列的写入或读出操作中，特别地，为4-页指定的操作准备专用的存取命令。用于4-页写入的存取命令是“13”和“18H”，对于4-页读出的存取命令编码是“30H”。图11典型地显示了4-页写入或读出处理的内容。

在图7中，擦除快闪存储器阵列的基本命令编码被设定为“D0H”。平行擦除的指令能够以2-页为单位给予最多达8页。根据该命令编码的擦除被设定为2-8页范围内的任意一个。对于擦除多个页所需的页地址信息，优选地应当多次重复以“60H”为首的地址命令。图12典型地显示了对2-8页中任何一页的擦除处理的内容。

在快闪存储器阵列的擦除操作中，特别地，为8-页指定操作准备专用的存取命令。8-页擦除的存取命令编码是“D1H”。图13典型地显示了8-页擦除处理的内容。

在图7中，命令No.20是一个直接快闪存取命令(二进制读出命令)，并且存储在一个存储元件(memory cell)内的2比特存储信息被读出作为1位存储信息。图14典型地显示了直接快闪存取处理的内容。

快闪存储器1在状态寄存器中具有每个快闪存储器阵列FARYi的状态信息，且该状态信息能够根据图7中Com1的命令编码7*H(70H-76H)被读出到外部。简而言之，有可能掌握每个快闪存储器阵列FARYi的读出状态和忙碌状态。因此，在快闪存储器1中，在擦除操作期间，有可能容易地向未工作的存储器体给出存取处理的指令，和向存储器体BNKi给出第一处理指令。

图15是状态转变图，其图解了对地址命令以及第一和第二存取处理指令的控制。该状态转变控制被设定为控制单元CNT的控制内容。在图15的锁存中显示的控制状态进入忙碌状态。

下面对读出操作控制(4页读出[30H])进行说明。读出页的地址通过地址命令(寻址命令)编码“00H”加以指定。按照CA和PA的顺序指定一个地址。接着，通过使用快闪系统读出命令30H(31H、3AH)，将根据地址命令指定的存储元件数据转移到缓冲存储器BMRYi，该缓冲存储器是相应于被选页的芯片上缓冲器。将转移期间的状态设定为忙碌。在执行完快闪系统读出命令之后，缓冲存储器BMRYi的存储信息被输出到外部，这与读出允许信号REb的改变同步。在预期读出多个页的情况下，优选地重复地址命令“00H”。在完成将存储信息从快闪存储器阵列读出到缓冲存储器BMRYi的操作(快闪-缓冲)之后，当改变读出允许信号REb的时钟时，缓冲存储器BMRYi的存储信息被同步地从首输出到外部。在读出允许信号REb的时钟改变之前，当输入图7中的命令编码No.2或者No.3时，能够输出以由CA指定的列地址作为首的数据。

下面给出写入操作控制(页程序[10H])的说明。写入页的地址由地址命令“80H”或者“00H”加以指定。该地址以CA和PA的顺序输入。然后，写入数据从外部输入到相应于被选页的缓冲存储器BMRYi，这与写入允许信号WEb时钟的改变同步。当完成从外部输入写入数据时，通过快闪系统写入命令10H或者12H，缓冲存储器BMRYi上的写入数据被转移到根据地址命令指定的页。转移期间的状态被设定为忙碌。在写入结束之后，能够通过命令，如70H，确认状态编码。

下面给出重写入操作控制(读出-程序回复(back)[35H-15H(10H)])的说明。页地址的数据根据地址命令“00H”和存取命令“35H”从快闪存储器阵列FARYi读出到缓冲存储器BMRYi，然后根据伴随地址命令“85H”的缓冲器首列地址信息CA指定即将重写到缓冲存储器BMRYi的数据的列地址，并且在这样指定的列地址上的数据被输入到缓冲存储器BMRYi。之后，根据存取命令“15H”将缓冲存储器BMRYi的数据写回到快闪存储器阵列FARYi的页地址。因此，有可能执行对快闪存储器阵列FARYi任意区域的重写入。

下面给出擦除操作控制(块擦除[D0H]，4块擦除[D1H])的说明。待擦除块的地址通过地址命令60H加以指定。在擦除多个块的实例中，重复该处理。该地址指定出PA并且被转变为芯片上的块地址。接着，通过快闪系统擦除命令D0H或者D1H，擦除根据该地址命令指定的块。擦除期间的状态被设定为忙碌。在擦除完成之后，通过命令，例如70H，确认状态编码。而且，能够在未被利用的缓冲存储器与外部之间输入/输出数据，这与快闪系统擦除命令例如D0H(后台数据存取)的执行同步。

下面给出二进制读出操作(直接快闪存储)(直接快闪存取[3AH])的说明。在指定缓冲存储器存取命令编码“3AH”的例子中，被保存在一个存储元件内的2-比特存储信息被读出作为1-位存储信息。更明确地讲，考虑到读出操作边际(margin)较大，从两种状态选择趋向于直接快闪存取的存储元件内的信息存储，该两种状态包括具有最高阈值电压的擦除状态和第三写入状态。在读出操作中，擦除状态和第三写入状态的阈值电压被设定为读出字线电压，且所读出的存储信息被完全地用作二进制存储信息的读出数据。

下面给出清除命令(缓冲器清除)的说明。在清除命令编码“FEH”中，所有的缓冲存储器BMRY0-BMRY3都成批地被清除。这里，“清除”是指所有的存储信息都被设定为具有逻辑值“0”，但并不一定如此。在快闪存储器阵列FARY0-FARY3中，具有逻辑值“0”的写入数据被假定具有写入禁止的逻辑值。通过准备缓冲存储器BMRY0-BMRY3的清除命令，有可能以高速在一个页内执行随机数据输入的写入。在执行附加写入的例子中，如果没有缓冲存储器BMRY0-BMRY3的清除命令，需要向不执行写入的区域输入表示写入禁止的假数据(具有逻辑值“0”的模式)。然后，需要改变写入单元上写入允许信号WEb的时钟。另一方面，如果存在缓冲存储器BMRY0-BMRY3的清除命令，当缓冲存储器BMRY0-BMRY3被清除时，代表写入禁止的假数据被设定到缓冲存储器BMRY0-BMRY3上。因此，写入允许信号WEb可以相应于写入单元上的数据大小被计时。

接着，将一般地说明快闪存储器1的存取操作。

图16显示了快闪存储器的重写入操作。右侧显示的是数据流，而左侧显示的是操作过程。这里，允许擦除单元(2页＝4k字节)上的重写入，而相应于擦除单元的两个缓冲存储器BMRY被看作芯片上缓冲器(4K)。在处理[1]中，存储元件数据根据读出命令(快闪系统)转移到芯片上缓冲器(4K)。在处理[2]中，根据擦除命令(快闪系统)擦除存储元件。在处理[3]中，写入数据覆盖到芯片上缓冲器(4K)，其与处理[2](缓冲系统)的操作同步。在处理[4]中，在处理[2]和[3]结束之后，芯片上缓冲器的数据随后根据写入命令(快闪系统)被转移到存储元件。

芯片上缓冲器(4K)相应于图1中缓冲存储器BMRY0-BMRY3的两个缓冲存储器BMRYi和BMRYj，。在图17中，该关系很清晰，并显示了快闪存储器的重写入操作。

在图17中，存储元件数据(＝4k字节)根据处理[1]中的读出命令(快闪系统)被转移到芯片上缓冲器BMRYi和BMRYj。此时，该数据还被保存在未选择存储器体的缓冲存储器BMRYj(＝2k字节)内，以及被选择存储器体的相应缓冲存储器BMRYi(＝2k字节)内。在处理[2]中，根据擦除命令(快闪系统)擦除存储元件。在处理[3]中，写入数据覆盖芯片上缓冲存储器BMRYi和BMRYj，这与处理[2]的操作(缓冲系统)同步。在处理[4]中，在处理[2]和[3]结束之后，芯片上缓冲器BMRYi和BMRYj的数据随后根据写入命令(快闪系统)被转移到存储元件。

图18显示了快闪存储器的另一个写入操作。右侧显示的是数据流，而左侧显示的是操作过程。这里，允许擦除单元(2页＝4k字节)上的重写入，而相应于擦除单元的缓冲存储器BMRY被看作芯片上缓冲器(4K)。这里，数据以需要的次数覆盖缓冲存储器，从而执行快闪存储器阵列的写入(＝读出-程序返回模式)。更明确地，在处理[1]中，存储元件数据根据读出命令(快闪系统)转移到芯片上缓冲器BMRY。在处理[2]中，根据擦除命令(快闪系统)擦除存储元件。在处理[3]中，写入数据覆盖芯片上缓冲器BMRY，其与处理[2](缓冲系统)的操作同步。在处理[4’]中，被改变的写入数据再次覆盖芯片上缓冲存储器。缓冲系统命令以几乎是快闪系统命令10倍的速度加以执行。出于这个原因，简单地执行缓冲系统命令的操作仅积极地利用缓冲系统命令。在任何需要的时刻，还有可能执行处理[4]中的写入。在处理[5]中，在输入下一个地址命令之前，根据写入命令(快闪系统)，芯片的电力供应被关闭，或者芯片上缓冲器BMRY的数据被转移到存储元件。在操作[1]-[5]期间，对所执行的缓冲器数据的改变(＝缓冲器数据写入)没有频率限制。如果需要，有可能执行缓冲器数据的改变。

图19显示了快闪存储器的高速缓冲读出操作。右侧显示的是数据流，而左侧显示的是操作过程。这里，以页单位(＝2k字节)执行读出，且缓冲存储器BMRYi的芯片上缓冲器以页单位接收读出数据。在处理[1]中，存储元件数据根据读出命令(快闪系统)转移到芯片上缓冲器BMRYi。随后在处理[2]中，芯片上缓冲器的数据被从i/o读出到外部，这与读出允许信号REb的改变同步。在处理[3]中，在连续读出同一页的例子中，芯片上缓冲器BMRYi的写入数据被完全从i/o输出到外部，其与读出允许信号REb时钟的改变同步，而不使用快闪系统读出命令。该处理能够被执行多次，直到芯片上缓冲器BMRYi的数据被覆盖为止。此时，当快闪存储器外部的快闪存储器控制器MCNT侧确定出，根据地址命令指定的页地址与芯片上缓冲器BMRYi上数据的页地址是否一致(页地址命中)或者不一致(页地址不命中)时，不需要执行用于获得确定结果的状态调查(polling)。简而言之，作为存取要求来源(access request source)的存储器控制器本身识别页地址命中或者页地址不命中的状态，借此给出存取要求。出于这个原因，不需要等待存储器控制器通过调查而识别如下的状态，即快闪存储器的数据输出时限根据页地址命中或者页地址不命中而改变。

图20显示了一个实例，其中通过快闪存储器为快闪存储器的高速缓冲操作判定页地址命中及页地址不命中。右侧显示的是硬件结构的确定，而左侧显示的是其控制过程。

为图2中的地址缓冲器(ABUF)10准备地址锁存电路30和31，其在之前和之后执行两次的存取中用于保持相应的页地址信息。第一地址锁存电路30存储正在操作的页地址信息，而第二地址锁存电路31存储关于最后被操作存取的页地址信息。在处理[1]中，当输入用于读出存储元件数据的命令(快闪系统)时，第一地址锁存电路30的值以及第二地址锁存电路31的值通过比较电路32彼此相互比较。比较结果被给出到控制单元CNT。当地址锁存电路30和31的值彼此一致(处理[3])时，控制电路CNT将就绪/忙碌信号R/Rb(或者状态)返回到就绪状态，而不对快闪存储器阵列FARYi的数据进行读出操作，从而能够输出缓冲存储器BMRYi的数据。随后，将第一地址锁存电路30的值复制到第二地址锁存电路31上。

在地址锁存电路30和31彼此不一致的情况下，快闪存储器阵列FARYi的存储元件数据被转移到芯片上缓冲器BMRYi(处理[2])。在转移期间，设定忙碌状态。随后，第一地址锁存电路30的值被复制到第二地址锁存电路31。

在比较与确定操作期间，外部快闪存储器控制器FCNT执行状态调查。当响应就绪/忙碌信号R/Rb确认就绪状态时，读出允许信号REb的时钟被改变，从而将数据从芯片上缓冲器BMRYi输出到i/o。

图21显示了复制写入操作。右侧显示的是数据流，而左侧显示的是操作过程。这里，以页单位(＝2k字节)执行写入，并且作为缓冲存储器BMRYi的芯片上缓冲器以页单位向快闪存储器阵列FARYi写入数据。图21所示的操作用于写入错误处理或者数据写入多路传输(multiplexing)。在处理[1]中，写入数据被写入到芯片上缓冲器BMRYi(缓冲系统命令)。随后在处理[2]中，芯片上缓冲器的数据根据写入命令(快闪系统命令)转移到快闪存储器阵列FARYi。在处理[3]中，在相同的数据被写入到与处理[2]所选页不同的页的例子中(简而言之，执行复制)，根据地址命令指定复制目的地的页地址，并根据写入命令(快闪系统)将芯片上缓冲器BMRYi的数据转移到存储元件。该处理能够被执行多次，直到芯片上缓冲器BMRYi的数据被覆盖为止。

接着，将一般地说明快闪存储器1的存取操作时限。

图22画出了读出操作时限。这对应于图6中A列的命令配置，此外还对应于图19中处理[1]和[2]的读出操作。在图22中，Col.Add1和Col.Add2对应于CA，而Raw.Add1和Raw.Add2对应于PA。图22中的时间T1相当于从快闪存储器阵列FARYi读出数据并发送到缓冲存储器BMRYi的操作时间。

图23画出了高速缓冲读出操作时限。这对应于图6中C列的命令配置，此外还对应于图19中处理[3]的读出操作。在输出地址命令之后，不需要等待快闪存储器阵列FARYi的操作。因此，R/Bb不进入到忙碌状态，而是数据能够被直接输出到外部。

图24画出了写入操作时限。这对应于图6中B列的命令配置，此外还对应于图21中处理[1]和[2]的写入操作。在图24中，Col.Add1和Col.Add2对应于CA，而Raw.Add1和Raw.Add2对应于PA。图24中的时间T2相当于将保持在缓冲存储器阵列BMRYi的数据写入到快闪存储器FARYi所需的操作时间。

图25画出了复制写入操作时限。这对应于图6中D列的命令配置，此外还对应于图21中处理[3]的写入操作。在输出地址命令之后，不需要等待从外部转移到缓冲存储器BMRYi的写入数据。因此，有可能缩短整个写入操作所需的时间。

图26是显示一个实例中的时限图表，其中通过快闪存储器控制器MCNT执行高速缓冲读出操作的页地址比较，且该操作对应于图19中的处理操作。图26中，CA1和CA2对应于CA。当连续执行快闪读出存取时，快闪存储器控制器MCNT比较被读出存取的页地址与先前被直接读出存取的页地址(Sla)，然后输出一个页地址命令(S2a)。在S1比较的结果彼此不一致的情况下，则快闪存储器控制器MCNT输出一个用于快闪读出存取的存取命令(例如“30H”)，并通过响应就绪/忙碌信号R/Bb的状态调查等待向就绪状态的转变(S3a)。在此期间，快闪存储器控制器MCNT从指定的页地址读出存储信息，并将该读出数据转移到相应的缓冲存储器BMRYi。在检测就绪状态时，快闪存储器控制器MCNT将读出数据从缓冲存储器BMRYi输出外部，这与读出允许信号REb时钟的改变同步(S4a)。在S1a比较的结果彼此一致的情况下，省略S3a的处理，且快闪存储器控制器MCNT将读出数据直接从缓冲存储器BMRYi输出到外部，这与读出允许信号REb时钟的改变同步(S4a)。其原因在于，就在快闪读出存取处理之前，将要存取的页地址的存储信息已经被保持在相应的缓冲存储器BMRYi中。用于执行高速读出处理的命令可以是图7中的存取命令No.2和No.3。

图27是显示一个实例中的时限图表，其中通过快闪存储器执行高速缓冲读出操作的页地址比较，且该操作对应于图20中处理的操作。图27中，CA1和CA2对应于CA。在执行快闪读出存取时，快闪存储器控制器MCNT直接输出地址命令，而不执行页地址比较(S1b)。然后快闪存储器控制器MCNT输出一个用于快闪读出存取的存取命令(例如“30H”)，并通过响应就绪/忙碌信号R/Bb的状态调查等待向就绪状态的转变(S2a)。在此期间，快闪存储器对被指定用于进行读出存取的页地址和之前刚刚经过读出存取的页地址进行比较。在比较结果彼此不一致的情况下，快闪存储器从所指定的页地址读出存储信息，并将该读出数据转移到相应的缓冲存储器BMRYi，然后通过就绪/忙碌信号R/Bb给出就绪状态的指示。在比较结果彼此一致的情况下，快闪存储器通过就绪/忙碌信号R/Bb直接给出就绪状态的指示。更明确地讲，当比较结果一致时，状态调查的周期缩短了时间IT。在检测就绪状态时，快闪存储器控制器MCNT将保持在缓冲存储器BMRYi的数据输出外部，这与读出允许信号REb时钟的改变同步(S3a)。用于执行高速读出处理的命令可以是图7中的存取命令No.2和No.3。

图28显示了快闪存储器1中数据输出系统的传递。在用于第一存取处理的信号路径上提供了一个地址缓冲器(ABUF)10，用于锁存从外部发送的地址信息，一个缓冲单元地址缓冲器(BABUF)13m(m＝a-d)，用于输入该地址缓冲器10的输出并将该输出提供给缓冲存储器BMRYi，一个缓冲单元数据缓冲器(BDBUF)14m，用于锁存来自缓冲器存储器BMRYi的数据输出，和一个数据缓冲器(DBUF)16，用于锁存缓冲单元数据缓冲器14m的输出数据并将该输出数据输出到外部。从地址输入到数据输出的传递阶段数目为4个。地址缓冲器10执行锁存操作，这与允许信号EN时钟的改变同步，但不必须如此。缓冲单元地址缓冲器13m、缓冲单元数据缓冲器14m和数据缓冲器16执行锁存操作，这与时钟信号CLK的时钟改变同步。控制单元CNT产生允许信号EN和时钟信号CLK。

图29画出了图28传递内的每一个输出信号波形。在识别地址命令CA1和CA2时，其与地址锁存允许状态(ALE＝H)中写入允许信号(WEb)时钟的改变同步，控制单元CNT改变允许信号EN的时钟，其与写入允许信号(WEb)的时钟(Tm1)的改变同步。而且，时钟信号CLK的时钟改变与读出允许信号REb的时钟改变同步，在第一存取处理的命令锁寸禁止状态(CLE＝L)和地址锁存禁止状态(ALE＝L)(Tm2)下，读出允许信号REb给出将数据读出到外部的指令。

Tm1时钟的改变控制地址缓冲器10的初始锁存操作，借此确定内部地址信息ADD1。Tm2时钟的改变决定数据缓冲器16的初始数据输出。此时，控制单元CNT独立地改变时钟信号CLK，以便控制缓冲单元地址缓冲器13m和缓冲单元数据缓冲器14m(Tm3)的初始锁存操作。更明确地讲，控制单元在地址锁存允许状态(ALE＝H)下写入识别地址命令CA1和CA2，其与写入允许信号(WEb)的时钟改变同步，并在读出允许信号REb改变之前，产生缓冲单元地址缓冲器13m和缓冲单元数据缓冲器14m的锁存时限作为假时钟，其中读出允许信号REb在第一处理中用于给出将数据读出到外部的指令。

考虑如下的情况，其中基于地址命令的存取目标地址以A1、A2、A3...的顺序连续地加以提供，从而读出数据以D1、D2、D3...的顺序连续地加以提供，因此，当初始地址输入中Tm1的时钟改变时，地址缓冲器10的输出ADD1被确定为A1，当时钟在下一个Tm3开始时改变时，缓冲单元地址缓冲器13m的输出ADD2被确定为A1，进一步，从已确定地址a1的缓冲存储器BMRYi读出的数据data1被确定为D1。在Tm3时钟的下一个改变中，缓冲单元缓冲器14m的输出数据data2被确定为D1。然后，在Tm2时钟的初始改变中，初始数据D1从数据缓冲器16输出到外部。在进行的过程中，后续的数据被顺序地输出。

通过独立地产生时钟，即使从地址输入到数据输出的传递阶段数目相对较大，也有可能对初始部分中的传递操作进行应对。

接着，将给出后台数据输入操作的说明。

图30示意性地画出了后台数据输入操作。后台数据输入操作被设定为用于高速写入的数据输入操作，在擦除快闪存储器阵列FARYi中所选地址的存储数据的同时，将下一个待写入的数据从终端输入/输出端i/o 0-i/o 7输入到缓冲存储器BMRY1以及在擦除之后缩短写入时间。

图31是图解利用了后台数据输入的写入操作与没有利用后台数据输入的写入操作之间差异的时限图表。存储元件的擦除和写入数据从外部输入/输出端i/o 0-i/o 7到缓冲存储器BMRYi的输入被平行化。相应地，能够缩短向快闪存储器阵列FARYi的写入时间。

图32画出了后台数据输入的更详细的内容。这里，图解了在对4个存储器体BNK0-BNK3的快闪存储器阵列FARY0-FARY3进行批擦除期间，向两个缓冲存储器例如BMRY0和BMRY2输入写入数据的操作。首先，当输入多存储器体擦除命令时，在前台对FARY0-FARY3的每个快闪存储器阵列的选择块进行擦除。与此同时，在后台，写入数据被顺序地以8-位单元存储在根据地址命令指定的缓冲存储器BMRYO和BMRY2中。擦除结束之后，缓冲存储器BMRY0和BMRY2的写入数据在前台被写入到快闪存储器阵列FARY0和FARY2的选择页。

图33是图解擦除和写入操作的时限图表，它们应用了后台数据输入操作。这里，图解了一个实例，其中在对存储器体BNK0-BNK3上4个连续的块进行4-体批块擦除的同时，对下一个要写入的数据进行后台数据输入。

首先，当输入一个第一命令编码(Com1)，一个页地址(M页)和一个第二命令编码(Com2)时，其中第一命令编码为例如擦除命令(第一擦除命令)如60H，第二命令编码为例如连续4-块擦除开始命令(第二擦除命令)如D1H，开始对存储器体BNK0-BNK3进行包括选择页的连续4-块擦除。擦除开始之后，就绪/忙碌信号R/Bb转变为低电平(L)，从而设定忙碌状态。

在忙碌状态期间，从外部输入命令，从而给出向缓冲存储器输入数据的指令，命令输入的顺序为第一命令编码(Com1)，必需列地址(CA1、CA2)，页地址(RA1、RA2)和写入数据(DinN...)，其中第一命令编码为例如地址命令编码如80H。结果，写入数据被存储在相应于列地址(CA1、CA2)和页地址(RA1、RA2)的缓冲存储器中。通过以需要的次数重复命令输入，有可能对多个缓冲存储器执行后台数据输入操作。

在通过就绪/忙碌信号R/Bb向外部给出擦除结束的指令之后，输入第二命令(Com2)，例如写入命令如13H(第二写入命令)，从而开始从例如缓冲存储器向相应的快闪存储器阵列进行写入。此时，写入页被设定为由遵循第一命令编码(Com1)，例如地址命令编码如80H，的页地址(RA1、RA2)指定的页。在快闪存储器阵列的写入页被改变的情况下，优选地，在写入命令(第二写入命令)例如13H之前，应当以必需的次数插入地址命令编码(第一写入命令)如80H、必需列地址(CA1、CA2)和页地址(RA1、RA2)，如图33所示。

图34图解了在图33的后台数据输入操作中缓冲存储器的数据输入操作。正如从图34可以显见的，写入数据(数据In)被顺序地输入到存储器体BNK0-BNK3，其与在输入连续4-块擦除开始命令(第二擦除命令)之后被执行的擦除操作同步。

图35图解了在图33的后台数据输入操作中缓冲存储器和快闪存储器阵列的操作状态。图35的A列显示了一种状态，其中对包括每个存储器体一个选择页的块开始连续的4-块擦除。图35的B列显示了一种状态，其中在擦除期间，快闪存储器阵列的写入数据被后台数据输入到缓冲存储器。操作[2]-[5]的顺序可以是任意的。图35的C列显示了一种状态，其中在擦除操作结束之后，通过输入写入操作开始命令开始写入。该实例表示了如下的情况，其中对与擦除选择页相同的页地址进行写入。快闪存储器阵列的写入页地址也可以任意的，如图35的D列所示。优选地，在输入写入操作开始命令之前，再次输入地址命令编码从而执行寻址。另外，如图35的E列所示，还有可能用与快闪存储器阵列不具有非优先关系的缓冲存储器执行写入操作。优选地，使用写入开始命令，例如12H或者17H。

图36图解了与多存储器体擦除同步执行的后台数据输入操作。多存储器体擦除是指用于选择和擦除每个存储器体中不同页的操作。当指定了第一命令编码(Com1)，例如擦除命令(第一擦除命令)如60H，并且一个页地址被重复4次，而后输入第二命令编码(Com2)，例如擦除开始命令如D0H时，开始对由每个存储器体BNK0-BNK3指定的页地址进行批擦除。与擦除操作同时地，执行与图33所说明的相同的后台数据输入操作。

图37图解了图36中的多存储器体擦除，以及在随后的后台数据输入操作中对缓冲存储器的数据输入操作。在多存储器体擦除中，存储器体BNK0的擦除页地址被表示为pageL，存储器体BNK1的擦除页地址被表示为pageM，存储器体BNK2的擦除页地址被表示为pageN，而存储器体BNK3的擦除页地址被表示为pageP。如从图37中显见的，写入数据(数据In)被顺序地输入到存储器体BNK0-BNK3，其与在输入4-块批块擦除开始命令(第二擦除命令)之后执行的擦除操作同步。

图38显示了基于图37中多存储器体擦除的每个存储器体BNK0-BNK3中的擦除块。

图39图解了后台数据输入操作的概要，其用于将下一个写入数据输入到写入体的缓冲器，同时转移缓冲存储器中的写入数据，然后在写入操作期间将该数据写入到选择页的存储器阵列。首先，写入数据从外部数据输入/输出端i/o 0-i/o 7存储到缓冲存储器BMRYi，如图39的<A>所示。接着，如<B>所示，缓冲存储器BMRYi的写入数据被锁存到相应快闪存储器阵列FARYi的检测闩锁SL中。被锁存到检测闩锁SL的数据开始写入到存储元件内，如<C>所示。在写入期间，下一个写入数据从外部写入到缓冲存储器BMRYi，如<D>所示。

图40是显示图39中写入操作和后台数据输入操作的时限图表。从外部输入一个命令，命令输入的顺序为第一命令编码(Com1)，必需列地址(CA1、CA2)，页地址(RA1、RA2)和写入数据(数据In)，其中第一命令编码为例如地址命令编码如80H。结果，写入数据被存储在相应于列地址和页地址的缓冲存储器中。然后，输入第二命令(Com2)，例如写入命令(第二写入命令)如10H，从而开始例如从缓冲存储器到相应快闪存储器阵列的写入。此时，写入页被设定为由遵循第一命令编码(Com1)，例如地址命令编码如80H，的页地址指定的页。在这种情况下，就绪忙碌信号R/Bb被首先设定为具有低电平，并向外部给出忙碌状态的指示。首先，将写入数据从存储缓冲器转移到快闪存储器阵列的检测闩锁中，并根据转移到检测闩锁的写入数据开始对存储元件进行写入操作。在向缓冲器阵列进行写入操作期间，当根据图6中B列显示的数据输入流程从外部输入写入数据(数据In)时，下一个写入数据被保存在缓冲存储器中。之后，如上所述地输入第二命令(Com2)，例如写入命令(第二写入命令)如10H，从而开始例如从缓冲存储器到相应快闪存储器阵列的写入。在图39和40的操作中，写入数据从缓冲存储器转移到检测闩锁，然后下一个写入数据开始存储在缓冲存储器中。在通过外部存储器控制器检测到就绪/忙碌信号R/Bb转变为忙碌状态之后，该时限能够通过等待预定时间的经过而完成。选择地，如图41所示，控制单元CNT根据ABUF10中FAC 11加法信号CNTU的接收而声明信号BDI。信号BDI的声明时限转变为忙碌状态，并被设定为写入数据完全从缓冲存储器转移到检测闩锁的时限。优选地，在声明了信号BDI之后，外部存储器控制器应当根据数据输入命令向快闪存储器提供下一个写入数据(数据In)。

根据上述的快闪存储器，能够获得如下的功能和优点。

[1]快闪存储器1的存取处理指令或命令被分成两个系统，包括快闪系统(快闪存储器阵列与芯片上缓冲存储器之间的转移)和缓冲系统(芯片上缓冲存储器与i/o之间的转移)。通过组合地或单独地使用它们，有可能给出对快闪存储器1的存取。通过这样将命令分成两个系统，有可能以如下的操作模式平行地给出从外部到芯片上缓冲存储器的存取，其中该模式与擦除操作不同，不使用芯片上的缓冲存储器BMRYi。而且，通过积极地利用高速芯片上缓冲存储器与i/o之间的转移，有可能执行高速缓冲读出。另外，如果在待命期间不存在命令输入的话，那通过提供写入系列时钟(WEb信号)和读出系列时钟(REb信号)的终端，并准备能够从外部指定地址缓冲器数值的地址命令(例如，图7中的命令No.2和No.3)，有可能与外部时钟同步地在由地址缓冲器指定的芯片上缓冲存储器和i/o之间输入/输出数据。

[2]芯片上缓冲存储器BMRYi的数据被保持到输入缓冲清除命令为止。因此，用户能够管理芯片上缓冲存储器BMRYi上的数据。

[3]在快闪系统的操作模式中，有可能接收未被使用的芯片上缓冲存储器BMRYi的缓冲系统命令。

[4]缓冲系统命令的操作单元被设定为页单位。然而，通过用一个命令指定一个页中的地址(＝CA)，有可能选择性地转移该页中的任意区域。

[5]快闪系统命令的操作单元也是页单位。然而，在该操作中，不执行缓冲存储器BMRY0与BMRY3之间页内任意区域的选择转移。原因是能够防止控制器过于复杂。此外，假定根据缓冲器系统命令执行页内的任意选择已经基本上足够。

[6]通过向快闪存储器阵列FARYi写入扇区管理信息或者ECC数据，例如作为二进制数据的存储信息，有可能直接将存储信息从快闪存储器阵列FARYi转移到i/o，而不对数据执行二进制<＝>4值转换(直接快闪存取模式)。结果，有可能通过存储器控制器MCNT用扇区管理信息或者ECC数据执行向控制处理的直接转换。这样，有可能利于整体减少文件或数据的存取处理时间。

[7]准备地址命令(图7中的命令No.2、No.3和No.4)，其能够从外部直接指定安装在快闪存储器芯片1上的缓冲存储器BMRYi。因此，缓冲存储器BMRYi的数据能够与信号REb和WEb同步地在i/o与缓冲存储器之间转移。

[8]在写入和读出模式下，选择页(＝将被操作的页)的页地址根据地址命令输入到地址缓冲器，从而确定快闪存储器阵列的存取地址，而且芯片上缓冲存储器的地址也唯一地被确定。因此，不需要特别执行寻址缓冲存储器的操作。

[9]通过准备两个地址锁存电路30和31以及地址比较电路32，有可能通过快闪存储器本身控制高速缓冲读出操作。

[10]通过后台数据输入，其表示为在快闪存储器阵列FARYi的擦除操作期间将下一个写入数据输入到缓冲单元的操作，有可能进一步提高向快闪存储器阵列FARYi的重写入操作速度。

[11]如上所述，有可能执行高速重写入、高速缓冲读出和高速复制写入，从而提高快闪存储器芯片的便利性。有可能用这种快闪存储器芯片改善快闪存储卡的性能。

尽管根据实例特别说明了发明人制造的本发明，但是本发明并不仅限于此，而是能够在不背离本发明的范围下进行各种改变。

例如，尽管采用了连续转移的方法，其中使用对缓冲存储器进行字节单位存取的SRAM以页单位连续地转移数据，但是也有可能利用数据锁存电路，采用平行转移的方法，其能够与快闪存储器阵列一起以页单位在内部转移的数据。

尽管分别为写入(WEb)和读出(REb)准备了用于向/从缓冲存储器写入/读出的连续时钟，但是也有可能分别地准备缓冲系统控制命令。在该实例中，连续时钟能够被锁定为一个。

每个体的缓冲存储器的大小可以是n页(n：大于1的自然数)或者更多。

除了多值例如4-值快闪存储器之外，本发明也能够应用于二进制快闪存储器。而且，多值快闪存储器的存储格式并不仅限于如下的情况，即阈值电压根据存储信息值被顺序地改变，而是可以采用一个存存储元件结构，其利用电荷捕获膜(氮化硅膜)用于局部改变保持有电荷的存储元件内的位置和以多值存储信息。此外，还有可能采用其它的存储格式，例如高电介质存储元件，如非易失性存储元件。

而且，本发明也能够用于具有单个存储器体的非易失性存储装置。缓冲单元的指定并不仅限于默认指定，而是可以根据地址命令执行主动指定。然而，地址命令的信息内容被增加。

此外，本发明可以利用一种结构，其中除了地址和数据被多值化并被输入到i/o终端的结构之外，还提供了用于输入地址的地址终端。还有可能具有一个命令，其用于根据来自地址终端的地址输入指定对缓冲存储器的存取或者对快闪存储器阵列的存取。此外，同样在这个实例中，有可能以页单位给出从快闪存储器到缓冲存储器的存取，和以字节单位给出对缓冲存储器的存取。

工业应用

本发明作为芯片上非易失性存储器的器件包括一个具有芯片上缓冲存储器的快闪存储器芯片，一个能够安装快闪存储器芯片的快闪存储卡和一个具有缓冲存储器的快闪存储器，且本发明能够被广泛地应用于半导体集成电路，例如微型计算机或者系统LSI。

Claims (53)

1.一种非易失性存储装置，包括：

多个存储器体，和

一个控制单元，

其中存储器体具有一个非易失性存储单元和相应的一个缓冲单元，

每个存储器体的非易失性存储单元都能够独立地进行存取操作，以及

能够使该控制单元当彼此分离地从外部接收到指令时控制外部与该缓冲单元之间的第一存取处理和非易失性存储单元与缓冲单元之间的第二存取处理，

该第一存取处理包括对一个缓冲单元的存取，而

该第二存取处理包括对一个非易失性存储单元的存取以及对多个非易失性存储单元的存取，并且能够选取这些存取中的任何一种。

2.根据权利要求1的非易失性存储装置，其中第一存取处理的指令用来把从外部输入的数据写入到缓冲单元或者把来自缓冲单元的数据读出到外部。

3.根据权利要求2的非易失性存储装置，其中用于写入的指令或者用于读出的指令是通过从外部输入的一个或多个控制信号的改变给出的。

4.根据权利要求3的非易失性存储装置，其中所述非易失性存储装置能够向外部输出状态指令信息以表明正在进行第二存取处理。

5.根据权利要求1的非易失性存储装置，其中所述第二存取处理指令是按照存取命令给出的，并且作为所述存取命令具有第一存取命令、第二存取命令或第三存取命令，其中第一存取命令用于给出从缓冲单元读出数据和把数据写入到非易失性存储单元的指令，第二存取命令用于给出从非易失性存储单元读出数据并把数据写入到缓冲单元的指令，第三存取命令用于给出擦除非易失性存储单元的数据的指令。

6.根据权利要求1的非易失性存储装置，其中控制单元能识别从外部提供的地址命令，并且

该控制单元按照地址命令识别缓冲单元存储区和非易失性存储单元存储区的指定。

7.根据权利要求6的非易失性存储装置，其中所述控制单元按照至少一个地址命令识别一个或多个缓冲单元的指定，并且

通过第二存取处理对一个或多个非易失性存储单元进行存取，而这些单元相应于根据地址命令给定的一个或多个缓冲单元。

8.根据权利要求6的非易失性存储装置，其中地址命令有第一指定信息、第二指定信息和第三指定信息，

该第一指定信息指定一个非易失性存储单元并默认一个缓冲单元，此单元相应于所指定的非易失性存储单元，

该第二指定信息指定一个在所指定的非易失性存储单元中的存取对象地址，而

该第三指定信息指定在一个在所指定的非易失性缓冲单元中的存取对象地址。

9.根据权利要求8的非易失性存储装置，其中当对第二存取处理的特定指令作出响应时，控制单元将缓冲单元基于第一指定信息的指定看作是不对应于该非易失性存储单元的另一个缓冲单元的指定。

10.根据权利要求1的非易失性存储装置，其中控制单元能够同时执行非易失性存储单元的第二存取处理和并不对应于该非易失性存储单元的另一个缓冲单元的第一存取处理。

11.根据权利要求1的非易失性存储装置，其中控制单元能够同时执行非易失性存储单元的一个擦除处理和缓冲单元的第一存取处理。

12.根据权利要求1的非易失性存储装置，其中控制单元以如下的状态保持缓冲单元的存储信息以执行响应第二存取处理指令的处理，即从缓冲单元读出数据，把数据写入到非易失性存储单元，并随后等待第一存取处理或第二存取处理的另一个指令。

13.根据权利要求1的非易失性存储装置，其中控制单元以如下的状态保持缓冲单元的存储信息以执行响应第一存取处理指令的处理，即从缓冲单元读出数据，把数据输出到外部，并随后等待第一存取处理或第二存取处理的另一个指令。

14.根据权利要求11的非易失性存储装置，其中控制单元按照一个缓冲器清除命令使缓冲存储单元的存储信息初始化。

15.根据权利要求12的非易失性存储装置，其中控制单元在写所述数据时在响应第一存取处理把从外部输入的数据写入到缓冲单元之前，使缓冲单元的存储信息初始化。

16.根据权利要求1的非易失性存储装置，其中控制单元能够通过多次执行的第一存取处理将数据从缓冲单元转移到外部，该数据是通过在不同的定时多次执行的第二存取处理从非易失性存储单元读出并写入到缓冲单元的。

17.根据权利要求1的非易失性存储装置，其中当给出第二存取处理的指令时，控制单元省略将数据从非易失性存储单元写入到缓冲单元的第二存取处理，该缓冲单元设置与保持在缓冲单元内作为存取处理对象的数据在非易失性存储单元上相同的地址。

18.根据权利要求17的非易失性存储装置，进一步包括地址保持装置，用于保持与被保持在缓冲单元内的数据在非易失性存储单元上的地址有关的地址信息，以及比较装置，用于比较保持在地址保持装置内的地址信息和与非易失性存储单元的地址有关的地址信息，后者被设定为第二存取处理中的数据读出对象。

19.根据权利要求17的非易失性存储装置，其中控制单元根据一个指示忙碌状态的信号改变忙碌状态的周期，忙碌状态即表示当通过第一存取处理给出将数据从缓冲单元输出到外部的指令时，第二存取处理正在根据第二存取处理的省略状态加以执行，其中该输出数据是在第二存取处理中从非易失性存储单元写入到缓冲单元的。

20.根据权利要求1的非易失性存储装置，其中控制单元能够通过多次执行的第二存取处理将数据从缓冲单元写入到非易失性存储单元，其中该写入数据是通过第一存取处理多次从外部写入到缓冲单元的。

21.根据权利要求1的非易失性存储装置，其中控制单元能够通过第二存取处理将数据从缓冲单元写入到非易失性存储单元，其中该写入数据是通过多次执行的第一存取处理从外部重写入到缓冲单元的。

22.根据权利要求1的非易失性存储装置，其中非易失性存储单元能够在一个存储元件上以2位或者更多位存储多值信息，而缓冲单元能够在一个存储元件上以1位存储二进制信息。

23.根据权利要求22的非易失性存储装置，其中控制单元能够将非易失性存储单元的存储信息看作二进制信息，并能够控制省略了从多值到二进制转换操作的第三存取处理。

24.根据权利要求5的非易失性存储装置，在用于第一存取处理的信号路径上进一步包括一个地址缓冲器，用于锁存从外部发送的地址信息，一个缓冲单元地址缓冲器，用于输入地址缓冲器的输出和将输出提供到缓冲单元，一个缓冲单元数据缓冲器，用于锁存从缓冲单元输出的数据，和一个数据缓冲器，用于锁存从缓冲单元数据缓冲器输出的数据并将该数据输出到外部。

控制单元产生一个缓冲单元地址缓冲器的锁存时限和一个缓冲单元数据缓冲器的锁存时限作为假时钟(dummy clock)，同时与第一选通信号同步地识别地址命令，然后改变第二选通信号，该第二选通信号用于给出在第一存取处理中将数据读出到外部的指令。

25.根据权利要求1的非易失性存储装置，其中非易失性存储单元具有擦除单元，其是写入单元的数倍大小，且每个缓冲单元都具有一个在写入单元上的存储容量，以及

控制单元相应于擦除单元上存储信息的重写操作指令，同时使用作为重写对象的存储器体的缓冲单元和位于重写对象的存储信息保存区域内的不同存储器体的缓冲单元。

26.根据权利要求1的非易失性存储装置，其中所述非易失性存储装置在一个半导体芯片上形成。

27.根据权利要求1的非易失性存储装置，进一步包括的另一个电路模块全部在一个半导体芯片上形成。

28.一种非易失性存储装置，包括：

多个存储器体；和

一个控制单元，

该存储器体有一个非易失性存储单元和一个缓冲单元，

缓冲单元和非易失性存储单元的存取对象区域根据地址命令加以指定，以及

该控制单元当从外部彼此分开地接收到指令时，能够控制执行外部与缓冲单元之间的存取操作的第一存取处理和执行非易失性存储单元与缓冲单元之间的存取操作的第二存取处理，并控制相应于其中一个第二存取处理的其中一个第一存取处理，和控制相应于其中一个第二存取处理的多个第一存取处理。

29.根据权利要求28的非易失性存储装置，其中使控制单元利用根据第一存取处理中的地址命令指定的存储器体的缓冲单元，并

使控制单元相应于第一存取处理的指令内容，利用根据地址命令指定的存储器体的缓冲单元或者另一个存储器体的缓冲单元。

30.根据权利要求28的非易失性存储装置，其中每当地址命令以有限的取决于存储器体数目的次数被输入时，控制单元控制读出设置操作，用于存取根据地址命令指定的非易失性存储单元的对象区域，并在输入用于给出读出操作指令作为第二存取处理的读出存取命令时，控制从经过读出设置的非易失性存储单元中读出存储信息并将存储信息写入到缓冲单元。

31.根据权利要求28的非易失性存储装置，其中每当根据第一存取处理的指令以有限的取决于存储器体数目的次数连续输入地址命令并输入写入数据时，控制单元控制将数据写入到根据地址命令指定的存储器体缓冲单元的写入操作，并在输入用于给出作为第二存取处理的写入操作指令的写入存取命令时，控制将缓冲单元处理过的写入数据写入到相应存储器体的非易失性存储单元。

32.根据权利要求28的非易失性存储装置，其中控制单元通过以有限的取决于存储器体数目的次数连续输入地址命令，然后输入擦除命令来控制对根据地址命令指定的存储器体非易失性存储单元进行存储区域的擦除操作。

33.一种非易失性存储装置，包括

一个控制单元；

一个非易失性存储单元；和

一个缓冲电路，

该非易失性存储单元被分成多个非易失性存储区域，

该缓冲单元被分成多个相应于各非易失性存储区域的缓冲区域，

该控制单元接收多个来自外部的操作指令，该操作指令具有：

第一操作指令，用于给出缓冲电路与外部之间存取操作的指令；和

第二操作指令，用于给出缓冲电路与非易失性存储单元之间存取操作的指令，

该第一操作指令给出对缓冲区域进行存取操作的指令，而

该第二操作指令能够选择对一个非易失性存储区域进行存取操作或者对多个非易失性存储区域进行存取操作。

34.根据权利要求33的非易失性存储装置，其中控制单元具有一个能够接收操作指令的命令接收状态，并接收该操作指令从而执行相应于每个操作指令的处理，然后返回到命令接收状态。

35.根据权利要求34的非易失性存储装置，其中操作指令是第三操作指令，用于指定一个地址从而选择非易失性存储区域，而

第二操作指令给出用于执行非易失性存储区域与缓冲区域之间存取操作的指令，该非易失性存储区域根据第三操作指令被选择。

36.根据权利要求35的非易失性存储装置，其中控制单元根据第三操作指令选择非易失性存储区域，还选择相应于所选非易失性存储区域的缓冲区域，

该第一操作指令给出用于执行缓冲区域与外部之间存取操作的指令，该缓冲区域根据第三操作指令被选择，以及

该第二操作指令给出用于执行缓冲区域与非易失性存储区域之间存取操作的指令，该非易失性存储区域根据第三操作指令被选择。

37.根据权利要求36的非易失性存储装置，其中根据第二操作的指令，相应于非易失性存储区域存取处理的部分完成，控制单元返回到命令接收状态，并且

在非易失性存储区域的存取处理全部完成之前，能够

执行第三操作指令的接收，和

当根据第三操作指令选择的缓冲区域和非易失性存储区域与执行存取处理的区域不同时，执行第一或者第二操作指令的接收。

38.根据权利要求37的非易失性存储装置，其中第一操作指令包括一个第一写入操作命令，用于给出将数据写入到缓冲电路的指令，和一个第一读出操作命令，用于给出从缓冲电路读出数据的指令，而

第二操作指令包括一个第二写入操作命令，用于给出将数据从缓冲电路写入到非易失性存储单元的指令，和一个第二读出操作命令，用于给出将数据从非易失性存储单元读出到缓冲电路的指令。

39.根据权利要求38的非易失性存储装置，其中第一操作指令进一步包括第一擦除操作命令，用于给出擦除已写入缓冲电路的数据的指令，而第二操作指令进一步包括第二擦除操作命令，用于给出擦除已写入非易失性存储单元的数据的指令。

40.根据权利要求39的非易失性存储装置，其中在接收到用于指定非易失性存储单元第一非易失性存储区域的第三操作指令，然后接收到第二擦除操作命令，并开始擦除已写入第一非易失性存储区域的数据之后，并在完成数据擦除之前，

控制单元能够接收第三操作指令，用于指定非易失性存储单元的第二非易失性存储区域，以及第一操作指令或者第二操作指令。

41.根据权利要求39的非易失性存储装置，其中在接收到用于指定非易失性存储单元第一非易失性存储区域的第三操作指令，然后接收到第二擦除操作命令，并完成将数据从非易失性存储单元读出到缓冲电路之后，

控制单元能够接收至少一次第一操作指令，而且能够执行用于接收第二写入命令的操作。

42.根据权利要求41的非易失性存储装置，其中在接收到第二读出命令之后，并在接收第二写入命令之前，

控制单元执行第三操作指令的接收，用于指定非易失性存储单元的第二非易失性存储区域，并接收至少一次第一操作指令或者第二操作指令，然后能够执行接收第三操作指令的操作，用于指定第一非易失性存储区域。

43.根据权利要求38的非易失性存储装置，其中在接收到第三操作指令，然后接收到至少一次第一写入命令之后，控制单元能够执行用于接收第二写入命令的操作，该第三操作指令指定非易失性存储单元的第一非易失性存储区域。

44.根据权利要求43的非易失性存储装置，其中在接收到至少一次第一写入命令之后，控制单元能够执行用于接收至少一次第一操作指令的操作。

45.根据权利要求43的非易失性存储装置，其中在接收到至少一次写入命令之后，控制单元能够执行用于接收至少一次第二写入命令的操作。

46.根据权利要求39的非易失性存储装置，其中控制单元在接收到第三操作指令之后，接收第二读出命令，用于指定包含在非易失性存储单元第一非易失性存储区域内的第一地址，

根据第二读出命令将第一数据容量中的数据从非易失性存储单元读出到缓冲电路，该第一数据容量来自根据第三操作指令指定的地址，并且

然后能够接收至少一次第三操作指令和第一操作指令，它们指定包含在非易失性存储单元第一非易失性存储区域内的并保持在来自第一地址的第一数据容量范围内的地址。

47.根据权利要求39的非易失性存储装置，其中在接收到用于指定非易失性存储单元第一非易失性存储区域内包含的第一地址的第三操作指令之后，在接收第二读出命令时，

根据第二读出命令将第一数据容量内的数据从非易失性存储单元读出缓冲器电路，该第一数据容量来自根据第三操作指令指定的地址，并

进一步接收第三操作指令，用于指定包含在非易失性存储单元第一非易失性存储区域内的并保持在来自第一地址的第一数据容量范围的第二地址，和接收第二读出命令，

在第二读出命令的处理中，该控制单元不执行从非易失性存储单元到缓冲电路的读出操作。

48.根据权利要求39的非易失性存储装置，其中在完成第二写入命令时，控制单元不擦除被写入到缓冲电路的数据，而是根据第一擦除操作命令擦除被写入到缓冲电路的数据。

49.根据权利要求35的非易失性存储装置，进一步包括优先地相应于非易失性存储单元第一非易失性存储区域的缓冲电路第一缓冲区域，和优先地相应于第二非易失性存储区域的缓冲电路第二缓冲区域，

缓冲电路的第一缓冲区域能够与第二非易失性存储区域一起执行存取操作，而

缓冲电路的第二缓冲区域能够与第一非易失性存储区域一起执行存取操作。

50.根据权利要求49的非易失性存储装置，其中第一操作指令包括一个第一写入操作命令，用于执行缓冲电路第一缓冲区域与外部之间的存取操作从而给出将输入写入到缓冲电路的指令，一个第一读出操作命令，用于给出从缓冲电路读出数据的指令，和一个第一擦除操作命令，用于给出擦除被写入到缓冲电路的数据指令，而

第二操作指令包括一个第二写入操作命令，用于执行根据第三操作指令选择的缓冲电路第一缓冲区域与非易失性存储单元非易失性存储区域之间的存取操作，从而给出将数据从缓冲电路写入到非易失性存储单元的指令，一个第二读出操作命令，用于给出将数据从非易失性存储单元读出到缓冲电路的指令，和一个第二擦除操作命令，用于给出擦除被写入到非易失性存储单元的数据的指令，

第二写入操作命令具有一个主第二写入操作命令，用于给出将数据写入到一个非易失性存储区域的指令，该非易失性存储区域优先地相应于被选缓冲电路的缓冲区域，和一个从第二写入操作命令，用于给出将数据写入到一个非易失性存储区域的指令，该非易失性存储区域不是优先地相应于被选缓冲电路缓冲区域的非易失性存储区域，而

第二读出操作命令具有一个主第二读出操作命令，用于给出将数据从非易失性存储区域读出的指令，该非易失性存储区域优先地相应于被选缓冲电路的缓冲区域，和一个从第二写入操作命令，用于给出将数据从一个非易失性存储区域读出的指令，该非易失性存储区域不是优先地相应于被选缓冲电路缓冲区域的非易失性存储区域。

51.根据权利要求50的非易失性存储装置，其中根据第二读出命令或者第二写入命令，在一个时间在第一数据容量单元上读出或者写入数据，

根据第二擦除命令在一个时间在大于第一数据容量的第二数据容量的单元上擦除数据，且

当根据第三操作指令指定第一地址，并给出第二擦除命令的指令时，包含在如下地址范围内的第一数据被写入到非易失性存储区域，其中该地址范围具有来自第一地址的第一数据容量，该非易失性存储区域优先地相应于被选缓冲电路的缓冲区域，或者/和从第二地址发送的第二数据被写入到一个非易失性存储区域，该第二地址不包含在具有来自第一地址的第一数据容量的地址范围内，该非易失性存储区域不是优先地相应于被选缓冲电路缓冲区域的非易失性存储区域。

52.一种非易失性存储装置，包括：

一个控制单元；

一个非易失性存储单元；

该非易失性存储单元具有多个存储区域，和

与存储区域数目相同的缓冲电路，

该缓冲电路与外部连接，并分别相应于存储区域，

该缓冲电路能够根据由控制单元的控制被分别独立地存取到外部，且

一个或多个存储区域能够根据控制单元的控制与相应缓冲电路一起独立地执行存取操作。

53.一种非易失性存储装置，包括：

一个非易失性存储单元；

一个缓冲单元；和

一个控制单元，

该非易失性存储单元被分成多个存储器体，其能够分别独立地执行存取操作，

该缓冲电路被分成多个相应于各个存储器体的区域，以及

控制单元能够根据相对于非易失性存储单元和缓冲单元从外部给出的指令独立地执行存取控制，并根据从外部给出的指令向一个或多个缓冲单元区域给出存取指令，然后相对于一个或多个存储器体在非易失性存储单元与缓冲单元之间进行存取控制，该一个或多个存储器体相应于一个或多个区域。

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