JPH05216775A

JPH05216775A - 半導体記憶装置

Info

Publication number: JPH05216775A
Application number: JP28990692A
Authority: JP
Inventors: Nobuyuki Sase; 信之佐瀬; Hirotake Yamagata; 博健山形; Toshiyuki Nakao; 敏之中尾; Kenji Fujita; 憲司藤田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-10-29
Filing date: 1992-10-28
Publication date: 1993-08-27

Abstract

(57)【要約】【目的】半導体記憶承知内の不揮発メモリに対する揮発
性メモリの使用効率を向上させることにより、データの
高速アクセスを可能とし、メモリ素子の寿命の向上を実
現した半導体記憶装置を提供することにある。【構成】フラッシュＥＥＰＲＯＭのメインフラッシュメ
モリ２とデータ制御回路４と交替フラッシュメモリ５と
バッテリ６と電源部７からなる半導体記憶装置で、電源
が投入されると電源部７は、半導体記憶装置の各部に電
源供給を行なうと同時にバッテリ６の充電を行なう。【効果】不揮発性メモリであるメインフラッシュメモリ
２の記憶容量と比べ、揮発性メモリであるライトキャッ
シュメモリ３の記憶容量を小さくできるので、メモリ全
体の使用効率が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に書替え可能な
不揮発メモリを使用した半導体記憶装置に関し、特に不
揮発メモリとしてフラッシュＥＥＰＲＯＭ（エレクトリ
カル・イレーザブル、プログラマブル・リード・オンリ
ー・メモリ）を用い、データの書替え時の高速化と書替
え寿命を改善する技術に関する。

【０００２】

【従来の技術】従来の半導体記憶装置は特開昭６３−１
００５５５号公報や、特開昭６３−１００５５５号公報
に記載のように、データの主記憶装置として揮発性メモ
リ（ＲＡＭ等）を用い、電源遮断時にデータが消失する
のを防止するために不揮発性メモリ（磁気ディスク等）
を設けている。通常動作ではデータの書き込み、読み出
しは揮発性メモリに対してを行なわれ、動作の高速化を
図っている。また、特開平２−８１３９８号公報では、
不揮発性メモリとしてＥＥＰＲＯＭを使用する例が開示
されている。

【０００３】

【発明が解決しようとする課題】上記従来技術では、デ
ータ退避用不揮発メモリが必須であるが、不揮発性メモ
リは、揮発性メモリと同等以上の記憶容量を持つことを
必要とするので、揮発性メモリと不揮発性メモリを合わ
せたメモリ総容量に対し、実際に使用できるメモリ容量
は、総容量の５０％以下となり、メモリの使用効率が非
常に低く、総メモリの価格も高価となる点に問題があっ
た。

【０００４】更に、不揮発の記憶装置を実現するため
に、不揮発性メモリとして磁気ディスクのみを使用した
記憶装置では、データの読みだし、書き込みに必要とす
る時間が数十ｍｓとなる。ＥＥＰＲＯＭのみを使用した
記憶装置では、データの読みだし時間が数ｍｓとＲＡＭ
に比べ長いため、データの高速アクセスという点で問題
となる。また、ＥＥＰＲＯＭは、データの書替え回数が
数万回しか補償されていないので、メモリ素子の寿命の
点でも問題となる。

【０００５】本発明の目的は、半導体記憶装置内の不揮
発性メモリとしてフラッシュＥＥＰＲＯＭを用いること
にある。

【０００６】本願発明の他の目的は、メモリの使用効率
を向上させることと、データの高速アクセスを可能と
し、メモリ素子の寿命を向上させることにある。

【０００７】本発明の他の目的は、複数のフラッシュメ
モリユニット間の寿命の違いに対応して、寿命の短いユ
ニットを検出してメモリ全体の動作寿命を延長した半導
体記憶装置を提供することである。

【０００８】本発明の他の目的は、消去のための時間と
書き込みのための時間の比が著しく大きいフラッシュメ
モリに対して、このフラッシュメモリの記憶容量よりも
小さい容量のメモリを付加して、見かけ上この比を小さ
くした半導体記憶装置を提供することである。

【０００９】本発明の他の目的は、上位装置から見た場
合、データの書き込み時間が読みだし時間と同一で行う
ことができる高速データ転送が可能な半導体記憶装置を
提供することである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、不揮発性メモリとして、電気的に消去、書き込みが
可能なフラッシュＥＥＰＲＯＭを使用して半導体記憶装
置を構成する。上位装置からフラッシュＥＥＰＲＯＭへ
のデータの書き込みは、一度高速書き込みが可能な揮発
メモリ、例えばＲＡＭもしくはライトキャッシュメモリ
へ行なう。この理由の一つはフラッシュＥＥＰＲＯＭは
データの書き込みを行う前に、予めデータの消去を行う
ことを必要とするので、データの書き込み時間は、ＲＡ
Ｍに比べて長いので、ライトキャッシュメモリへのデー
タの書き込みが終わった時点で、上位装置にデータの書
き込みが終了した旨を報告することによって見かけ上の
書きこみ時間を早くするためである。第２に、フラッシ
ュＥＥＰＲＯＭはその性質上、任意の単位でのデータの
書き込みが難しい。即ち、データの消去・書きこみはブ
ロック単位であることが必要になる。このため、上位装
置からこのブロックよりも小さい単位のデータの書き換
え命令が着たときには、書き換えるべきデータを含むブ
ロック全体をライトキャッシュメモリに読みだしておい
て、ライトキャッシュ上で必要な部分のデータを書き換
えて、その後ブロック全体を再びフラッシュＥＥＰＲＯ
Ｍに戻すという操作が必要になるためである。

【００１１】なお、ライトキャッシュメモリからフラッ
シュＥＥＰＲＯＭへのデータの書き込みは、上位装置か
らこの半導体記憶装置に対してアクセスが行われない時
間帯、あるいは必要に応じて任意の時に書き込むように
する。一度ライトキャッシュメモリからフラッシュメモ
リへ書き込んだ後の当該データの読み出しは、データが
キャッシュメモリに残っている場合はキャッシュメモリ
から、残っていない場合はフラッシュＥＥＰＲＯＭより
直接読みだす。

【００１２】また、電源遮断時や停電時は、ライトキャ
ッシュメモリ上のデータが消失してしまうため、ライト
キャッシュメモリ上のデータをフラッシュＥＥＰＲＯＭ
に退避させる。この待避のために、バッテリを設けて、
待避動作中の電源を供給する。

【００１３】さらに、フラッシュＥＥＰＲＯＭは、１ブ
ロックあたりのデータの書き込み回数が例えば１０⁴〜
１０⁵回程度と制限されているものがあり、その回数を
超えると、データのビット不良率が増加することがあり
うる。そこで、データに付加したデータの書替え回数、
又は、ＥＣＣによるビット不良の検出数を監視して、寿
命又は故障となったブロックが検出されたときは、この
不良ブロックへの記録を交代ブロックに切り替えること
により、データの高信頼性を確保する。

【００１４】

【作用】上記手段によれば、不揮発性メモリであるフラ
ッシュＥＥＰＲＯＭ内のデータは、電源遮断時も常時保
持されており、電源投入後ただちに、上位装置はデータ
制御回路を経由してフラッシュＥＥＰＲＯＭのデータを
直接読み出すことができる。また、データに付加したＥ
ＥＣの訂正情報から、フラッシュＥＥＰＲＯＭより読み
出したデータに誤りが発見されたときや、データに付加
したフラッシュＥＥＰＲＯＭのブロックデータの書替え
回数が制限値を超えたときは、データを交替フラッシュ
ＥＥＰＲＯＭに移し替えて記憶し、メモリの寿命や、故
障にたいして高いデータの信頼性を維持する。更に、本
記憶装置では電源断時や、停電時に電源を供給するバッ
テリを具備しているので、ライトキャッシュメモリのデ
ータをフラッシュＥＥＰＲＯＭに退避することができ、
ライトデータを消失することはない。

【００１５】

【実施例】以下、本発明の一実施例を図１により説明す
る。

【００１６】図１は半導体記憶装置１の概略機能ブロッ
ク図である。メインフラッシュメモリ２は不揮発性メモ
リとして用いられるもので、主にフラッシュＥＥＰＲＯ
Ｍが用いられる。メインフラッシュメモリ２は交換作業
の便宜上複数の基板上に、又は、分割したユニット単位
で配置するのが好ましい。さらに交替フラッシュメモリ
５を設ける。交替フラッシュ領域５はメインフラッシュ
メモリよりも少ない容量でも可能である。ライトキャッ
シュメモリ３は揮発性半導体メモリとしてデータの一事
的なストアや、キャッシュメモリとして働き、主にＲＡ
Ｍにより構成される。

【００１７】データ制御回路４は上位装置から送られる
データと上記メインフラッシュメモリ２とライトフラッ
シュメモリ３とのデータの送受の制御を行う。また、デ
ータ制御回路４はＥＣＣ回路を含み、送受信するデータ
に対するＥＣＣ（エラー・チェック・コード）を作成す
る。バッテリ６は電源断時や停電時に電源を供給するも
のである。電源部７は電源ＯＮ時に装置内の各部に電源
を供給しすると同時にバッテリ６の充電を行なう。

【００１８】上位装置からデータの書き込み命令がある
場合は、データはデータ制御回路４に送られ、ＥＣＣが
付加される。その後データとＥＣＣデータはライトキャ
ッシュメモリ３に書き込まれる。これで、上位装置にメ
モリへのデータのライト動作を完了として報告する。そ
して、ライトキャッシュメモリ３に書き込まれたデータ
は、上位装置からのメモリへのアクセスがない時間帯
に、また、ライトキャッシュメモリ３がオーバーフロー
することがないようにメインフラッシュメモリ２の所定
のエリアに書き込まれる。この動作はデータ制御回路４
によって制御され、データの不揮発化を図る事ができ
る。

【００１９】次に、上位装置からのアクセス命令が発生
した場合で、読みだされるべきデータがライトキャッシ
ュメモリ３上に存在するときは、データ制御装置４は当
該データに対して読み出しを行なう。また、ライトキャ
シュ上にないときは、データ制御回路４はメインフラッ
シュメモリ２から指定されたアドレスのデータを直接読
みだすとともにそれに対応して付加されたＥＣＣを読み
出す。データ制御回路４は読出されたデータから第２の
ＥＣＣデータを作成し、読みだされたＥＣＣデータと比
較し読みだしたデータにエラーがあるか否かチェックす
る。データに例えば２ビット以下の誤りがある場合は、
データの訂正が可能であるので、データの訂正を行なっ
た後、上位装置へデータを転送する。エラーの数が訂正
可能な数を越えた場合、例えば３ビット以上である場合
は上位装置に読みだしエラーが発生した旨をを報告す
る。

【００２０】交替フラッシュメモリ５は、メインフラッ
シュメモリ２から読み出したデータにＥＣＣ回路で検出
したデータの１ビット誤りが発見された時や、メインフ
ラッシュメモリ２の中のブロックの書替え回数が制限値
（１０⁵回）に達したのが検出されたときに、その検出
されたブロックのデータを交替フラッシュメモリの所定
の領域に転送する。この後、交替したメインフラッシュ
メモリ２の検出されたブロックのデータへのアクセスは
禁止される。この禁止に当たっては、メインフラッシュ
メモリ２の各ブロック単位に予めフラグエリアを設け
て、フラグを立てるようにすればよい。

【００２１】バッテリ６は、電源部７が電源断時や、停
電時に電源部７の代わりにメインフラッシュメモリ２、
ライトキャッシュメモリ３、交替フラッシュメモリ５、
データ制御回路４へ電源の供給を行なう。そしてこのバ
ッテリ６から電源の供給を行なっている間にライトキャ
ッシュメモリ３のデータをメインフラッシュメモリ２へ
書き込むことで、データの消失を防止する。電源断時
は、データをフラッシュメモリへ書き終えた時点で、バ
ッテリ６からの電源供給を終了する。また、再び電源部
７より電源の供給が可能となった場合は、本装置内の各
回路に電源が供給するとともに、バッテリ６を充電す
る。装置内での電源供給元の切り替えは図１に示すよう
にダイオードの論理的なオアー（ＯＲ）接続の回路で行
なう。この回路は、電源部７から出力される電圧とバッ
テリ６から出力される電圧の差を利用して動作するもの
であり、この装置の場合は、電源部７からの直流電圧よ
りもバッテリ６から出力される電圧の方を低い電圧に設
定する。

【００２２】次に図５を用いて図１のデータ制御回路４
の詳細を説明する。図５においてキャッシュメモリ管理
テーブル４０は、上位装置からの書きこみデータのアド
レスの管理を行なうものである。インターフェース制御
回路４５は、上位装置からの命令やコントロールデータ
を送受するためのインターフェースである。マイクロプ
ロセッサ４３はデータ制御回路部４全体の制御を行うも
のであり、インタフェース制御回路４５を経由してキャ
ッシュメモリ管理テーブル４０をアクセス可能である。
データバッファ４６は上位装置から送られてくるデータ
を一度的にストアするものである。

【００２３】アドレス交替テーブル４１は、メインフラ
ッシュメモリ２のアドレスを保持するためのもので、Ｅ
ＥＰＲＯＭで構成される。このテーブルは、メインフラ
ッシュメモリ２にメモリの交替処理が発生したとき、マ
イクロプロセッサ４３が、ブロックのビットマップテー
ブル４２を参照して交替フラッシュメモリ上のアドレス
値に更新する。このビットマップテーブル４２には、メ
インフラッシュメモリ２と、交替フラッシュメモリ５の
メモリアドレスの上位側バイトを記憶している。ブロッ
クのビットマップテーブル４２は、メインフラッシュメ
モリ２や、交替フラッシュメモリ５のブロックが使用可
か不可かを示すテーブルで、これもＥＥＰＲＯＭで構成
される。このテーブルは、データバッファ４６に読みだ
したブロックの書替え回数や、ＥＣＣ回路４４で検出し
たデータのビット不良をマイクロプロセッサ４３が参照
し、テーブルにフラグを立てる。

【００２４】図６は、メインフラッシュメモリ２と交替
フラッシュメモリ５、ライトキャッシュメモリ３のメモ
リマップの例を示した図である。

【００２５】図７は、フラッシュメモリ内のブロックの
データフォーマットを示した図である。各レコードのデ
ータにはＥＣＣが付加されている。ＥＣＣ７１は、１ブ
ロック分全体のＥＣＣである。各ブロックの最後にはブ
ロックの書替え回数７０が付加されている。図２は、メ
モリへのアクセス動作を示すフローチャートである。ラ
イトキャッシュにデータが存在する場合（ステップ２１
〜２３）は、まず、図５に示すキャッシュメモリ管理テ
ーブル４０のデータより、ライトキャッシュメモリ３上
のデータを書き込むエリアに相当するメインフラッシュ
メモリ２上の書替えエリアのブロックアドレスを認識し
て、そのブロックデータを図５に示すデータバッファ４
６へ読みだす（ステップ２１）。次に、メインフラッシ
ュメモリ２の当該ブロックのデータの消去とベリファイ
（ステップ２２）を行なう。そして、ライトキャッシュ
メモリ３のデータを、データバッファ４６の上で、前述
のメインフラッシュメモリ２から読み出したデータと合
併し、メインフラッシュメモリ２の書替えエリアへ書き
込む（ステップ２３）。

【００２６】図３、図４は、メモリをメインフラッシュ
メモリ２から交替フラッシュメモリへ交替するときの方
法を示したフローチャートである。図３は、データのビ
ット不良をパラメータとしてフラッシュメモリを交替さ
せる方法であり、図４はデータの書替え回数をパラメー
タとして交替させる方法である。図４に示す方法でメモ
リを交替させた場合は、図７に示すデータフォーマット
中のブロックの書替え回数７０を、”０”に初期化す
る。

【００２７】次に、本記憶装置におけるメモリデータの
アクセス単位について説明する。メインフラッシュメモ
リ２や、交替フラッシュメモリ５に対しては、図７に示
すような、複数のレコードを一つの単位としたフォーマ
ットで、フラッシュメモリの一つのブロックに書き込み
を行なう。また、フラッシュメモリからのデータの読み
出しについては、レコード単位や、ブロック単位で行な
う。

【００２８】これに対して、ライトキャッシュメモリ３
は、レコードを一つの単位として、データの書き込み、
読み出しを行なう。この方式により、上位装置からは、
データの記憶用のメインメモリとしてフラッシュメモリ
を使用した記憶装置であるにもかかわらず、フラッシュ
メモリのデータの書替え単位であるブロックを意識せず
に、レコード単位で、データの書替えを高速で行なうこ
とが可能である。

【００２９】本発明によれば、不揮発性メモリであるメ
インフラッシュメモリ２の記憶容量と比べ、揮発性メモ
リであるライトキャッシュメモリ３の記憶容量を小さく
できるので、メモリ全体の使用効率が向上する。なお、
交替フラッシュメモリ５の記憶容量は、メモリの交替率
をもとに適当な容量に設定することができる。また、ラ
イトキャッシュメモリ３のアドレスは、他のフラッシュ
メモリと連続したアドレスに設定しなくてもよいが、メ
インフラッシュメモリ２と交替フラッシュメモリ５は連
続したアドレスとすると、データ制御回路４におけるア
ドレスの交替処理が容易となる。さらに、交替フラッシ
ュメモリ５は、メインフラッシュメモリ２の中へ分散さ
せたアドレスの割付けを行なうことも可能である。

【００３０】以上の発明により、メモリの使用効率を改
善し、高速アクセスが可能な不揮発性メモリを用いた半
導体記憶装置を構成することができる。

【００３１】

【発明の効果】本発明によれば、従来技術で５０％以下
のメモリの使用効率が、９０％以上に改善できる。ま
た、書き込み時間が、数ｍｓと非常に遅い電気的に書替
えが可能な不揮発性半導体メモリを使用しているにもか
かわらず、高速にデータ転送が可能な半導体記憶装置を
提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体記憶装置の概略
機能ブロック図

【図２】メモリへのアクセス動作を示すフローチャート
図

【図３】フラッシュメモリのビット不良をパラメータに
して交替フラッシュメモリへ切り換える方法を示したフ
ローチャート図

【図４】メインフラッシュメモリの書替え回数をパラメ
ータにして、交替フラッシュメモリへ切り換える方法を
示したフローチャート図

【図５】データ制御回路の機能ブロック図

【図６】メインフラッシュメモリ、交替フラッシュメモ
リ、キャッシュメモリのメモリマップ図の一例

【図７】フラッシュメモリの１ブロックのデータフォー
マット図

【図８】キャッシュメモリ管理テーブルのメモリマップ
図

【図９】アドレス交替テーブルのメモリマップ図

【符号の説明】

１…半導体記憶装置、２…メインフラッシュメモリ、３
…ライトキャッシュメモリ、４…データ制御回路、５…
交替フラッシュメモリ、６…バッテリ、７…電源部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤田憲司神奈川県小田原市国府津2880番地株式会社日立製作所ストレージシステム事業部内

Claims

【特許請求の範囲】

【請求項１】交替メモリを有する不揮発性半導体メモリ
と、揮発性メモリと、前記不揮発性半導体メモリ及び前
記揮発性メモリに接続され、入力されるアクセス命令に
応答して前記不揮発性半導体メモリからデータを読んで
出力し、前記揮発性半導体メモリにデータを書くように
制御するデータ制御回路と、前記不揮発性半導体メモリ
及び前記揮発性メモリに電源を供給するための電源回路
と、前記電源回路は前記電源回路が電源を供給できない
期間中前記不揮発性半導体メモリ及び前記揮発性メモリ
にバッテリ電源を供給するためのバッテリを有し、前記データ制御回路は、前記アクセス命令に応答する読
み書き動作が行われない期間中前記揮発性半導体メモリ
に書かれたデータを前記不揮発性半導体メモリに書き込
むために、前記揮発性半導体メモリ上のデータを書き込
むエリアに相当する前記不揮発性半導体メモリ上の書替
えエリアのアドレスを認識し、前記不揮発性半導体メモ
リの当該エリアのデータの消去とベリファイを行ない、
前記不揮発性半導体メモリの書替えエリアへ前記データ
を書き込む、第１の書き込み手段を有し、前記不揮発性
半導体メモリ内の寿命又は故障を検出し、前記揮発性半
導体メモリに書かれたデータを前記交替メモリに書き替
える第２書き込み手段を有することを特徴とする半導体
記憶装置。
【請求項２】特許請求の範囲第１項に記載の半導体記憶
装置において、前記データ制御回路は、前記アクセス命
令に応答して前記不揮発性半導体メモリから読み出され
たデータを保持するバッファメモリと、前記アクセス命
令に応答して前記不揮発性半導体メモリから読み出され
たデータにエラーが含まれるか否かを検出するエラーチ
ェック手段と、データを書き込むアドレスを保持するテ
ーブルを含み、前記データ制御回路は前記テーブル内の前記エラー検出
されたデータを書くアドレスを前記交替メモリのアドレ
スに変更し前記エラー検出されたデータを前記交替メモ
リに書くことを特徴とする半導体記憶装置。
【請求項３】特許請求の範囲第２項に記載の半導体記憶
装置において、前記アクセス命令が書き込み命令である
とき、前記データ制御回路は受け取ったデータを前記バ
ッファメモリに書き終えたとき書き込み終了信号を発生
する手段を有することを特徴とする半導体記憶装置。
【請求項４】特許請求の範囲第３項に記載の半導体記憶
装置において、前記電源回路は、前記電源回路が供給す
る電源と前記バッテリの両電圧が与えられたときバッテ
リからの電流が前記電源回路の前記電源に流入しないよ
う前記電源回路が供給する電源と前記バッテリの間に直
列に接続されたダイオードを有することを特徴とする半
導体記憶装置。
【請求項５】特許請求の範囲第２項に記載の半導体記憶
装置において、データは複数バイトからなるレコード単
位で前記揮発性半導体メモリに書かれるのに対し、複数
レコードからなるブロック単位で前記不揮発性半導体メ
モリに書かれることを特徴とする半導体記憶装置。
【請求項６】特許請求の範囲第１項に記載の半導体記憶
装置において、前記電源回路は、前記電源回路が供給す
る電源と前記バッテリの両電圧が与えられたときバッテ
リからの電流が前記電源回路の前記電源に流入しないよ
うに前記電源回路が供給する電源と前記バッテリの間に
直列に接続されたダイオードを有することを特徴とする
半導体記憶装置。
【請求項７】特許請求の範囲第１項に記載の半導体記憶
装置において、データは複数バイトからなるレコード単
位で前記揮発性半導体メモリに書かれるのに対し、複数
レコードからなるブロック単位で前記不揮発性半導体メ
モリに書かれることを特徴とする半導体記憶装置。
【請求項８】特許請求の範囲第１項に記載の半導体記憶
装置において、前記データ制御回路は、前記アクセス命
令に応答して前記不揮発性半導体メモリから読み出され
たデータを保持するバッファメモリと、前記アクセス命
令に応答して書き込み命令の回数を計算保持する保持手
段と、データを書くアドレスを保持するテーブルを含
み、前記保持手段の内容が所定の値に達したとき、前記
データ制御回路が前記テーブル内の前記アドレスを前記
交替メモリのアドレスに変更しデータを前記交替メモリ
に書くことを特徴とする半導体記憶装置。
【請求項９】特許請求の範囲第８項に記載の半導体記憶
装置において、前記アクセス命令が書き込み命令である
とき、前記データ制御回路は受け取ったデータを前記バ
ッファメモリに書き終えたとき書き込み終了信号を発生
する手段を有することを特徴とする半導体記憶装置。
【請求項１０】特許請求の範囲第９項に記載の半導体記
憶装置において、前記電源回路は、前記電源回路が供給
する電源と前記バッテリの両電圧が与えられたときバッ
テリからの電流が前記電源回路の前記電源に流入しない
よう前記電源回路が供給する電源と前記バッテリの間に
直列に接続されたダイオードを有することを特徴とする
半導体記憶装置。
【請求項１１】特許請求の範囲第８項に記載の半導体記
憶装置において、データは複数バイトからなるレコード
単位で前記揮発性半導体メモリに書かれるのに対し、複
数レコードからなるブロック単位で前記不揮発性半導体
メモリに書かれることを特徴とする半導体記憶装置。
【請求項１２】特許請求の範囲第１項に記載の半導体記
憶装置において、前記不揮発性半導体メモリと前記揮発
性半導体メモリは、それぞれ、フラッシュメモリとキャ
ッシュメモリであることを特徴とする半導体記憶装置。
【請求項１３】電気的に書き替え可能な不揮発の半導体
メモリと、メモリへのデータの書き込み／読み出し制御
を行うＥＣＣ回路を含むデータ制御回路とで構成される
半導体記憶装置において、不揮発の半導体メモリへの書き込みデータを一時保持す
るための、上記不揮発の半導体メモリの容量以下の揮発
のキャッシュ用半導体メモリを備え、上位装置からのデ
ータの書き込みはキャッシュ用半導体メモリに対して、
データの読み出しは、不揮発の半導体メモリと揮発のキ
ャッシュ用半導体メモリに対して行い、揮発のキャッシ
ュ半導体メモリから不揮発の半導体メモリへのデータ転
送を行うデータ制御回路を備えたことを特徴とする半導
体記憶装置。
【請求項１４】特許請求の範囲第１３項に記載の半導体
記憶装置において、電源遮断時に揮発のキャッシュ用半
導体メモリのデータを保持するためのバッテリを備えた
ことを特徴とする半導体記憶装置。
【請求項１５】特許請求の範囲第１３項もしくは１４項
に記載の半導体記憶装置において、前記データ制御回路
にフラッシュＥＥＰＲＯＭ（エレクトリカル・イレーザ
ブル、プログラマブル・リード・オンリー・メモリ）の
ブロックに対応したブロックビットマップテーブルを記
憶するメモリと、前記メモリの不良時の交替アドレスを
記憶するメモリと、交替用のフラッシュＥＥＰＲＯＭを
備えたことを特徴とする半導体記憶装置。