KR20040097272A - 불휘발성 기억장치 - Google Patents
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Abstract
본 발명은 불휘방성 메모리 뱅크에 관한 것으로서,불휘발성 기억장치(1)는, 불휘발성 메모리부(MARY0~MARY3), 버퍼부(BMRY0~BMRY3) 및 제어부(CNT)를 갖고, 상기 제어부는 외부와 상기 버퍼부의 사이의 제 1 액세스 처리와 상기 불휘발성 메모리부와 상기 버퍼부의 사이의 제 2 액세스 처리를, 각각 따로 따로 외부로부터 지시를 받아 제어 가능하다. 상기 제어부는, 상기 불휘발성 메모리부 및 버퍼부를 각각 외부로부터의 지시에 따라서 독립하여 액세스 제어 가능하기 때문에, 불휘발성 메모리부의 소거 동작에 병행해 버퍼부에 다음의 기입 데이터를 셋업 하거나 버퍼부에 일단 독출된 기억 정보를 외부로부터의 지시에 따라서 캐시 기억 장치 동작과 같이 고속으로 출력 시키거나 하는 것이 가능해진다. 이것에 의해, 불휘발성 기억장치에 대한 데이터 독출이나 기입을 위한 데이터 전송의 오버헤드가 저감하는 기술을 제공한다.
Description
일본국 특개평 11－85609호 공보에는, 불휘발성 메모리부와 그 버퍼부를 가지는 플래쉬 메모리에 대해서 기재가 있다. 이것에 의하면, 메모리부는 8 비트 또는 16 비트 단위밖에 리드·라이트 할 수 없는데 대해 호스트 장치와는 512 바이트와 같은 단수 혹은 복수 섹터 단위로 데이터의 교환을 행할 필요가 있기 때문에 버퍼부를 마련해 이것을 캐시 기억 장치로서 이용한다로 되어 있다. 캐시 기억 장치로서 이용되는 상기 버퍼부는 플래쉬 메모리에 대한 소거, 기입, 독출 등의 커멘드를 실행 할 경우에 암묵적으로 내부에서 이용되고 있는것에 지나지 않는다. 요컨데, 상기 버퍼부는 플래쉬 메모리의 외부로부터 직접 조작의 대상으로는 되어 있지 않다. 이것에 대해서 본 발명자가 검토했더니 이하의 점을 찾아냈다. 제 1로 불휘발성 메모리부에 대한 소거 동작에서는 버퍼부의 이용은 본래 필요없지만 다른 용도로의 유용도 할 수 없기 때문에, 소거 동작중에 온 칩 버퍼부를 유효하게 활용할 수 없다. 또, 일단 버퍼부에 격납된 기억 정보를 불휘발성 메모리부의 동작과는 독립시켜 외부에 고속으로 독출하도록 동작시킬 수 없다. 이것에 관련해, 일본국 특개평 6－259320호 공보 및 일본국 특개평 11－149788호 공보에는 불휘발성 메모리부와 외부로부터의 데이터를 보관 유지하는 버퍼부를 갖추어 버퍼부를 캐시 기억 장치로서 이용할 수 있도록 제어하는 불휘발성 기억장치가 기재된다. 그렇지만, 멀티 뱅크를 가지는 불휘발성 기억장치에 대해서는 액세스 동작의 고속화를 위해서 외부와 플래쉬 메모리의 사이의 데이터 전송의 오버헤드를 더욱 저감 하는 여지가 남아 있는 것이 본 발명자에 의해 찾아내졌다.
본 발명의 목적은, 불휘발성 메모리부에 대한 소거 동작중에 버퍼부를 유효하게 활용할 수 있는 불휘발성 기억장치를 제공하는 것에 있다.
본 발명의 다른 목적은 불휘발성 메모리부로부터 독출되어 버퍼부가 보유하는 기억 정보를 불휘발성 메모리부의 동작과는 독립시켜 외부로 고속으로 읽어낼 수가 있는 불휘발성 기억장치를 제공하는 것에 있다.
본 발명의 더욱 다른 목적은 외부와 불휘발성 메모리부의 사이의 데이터 전송의 오버헤드를 저감 할 수가 있는 불휘발성 기억장치를 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 이하의 기술과 첨부 도면으로부터 밝혀질 것이다.
본 발명은 불휘발성 메모리부와 그 버퍼부를 가지는 불휘발성 기억장치에 관하여, 예를 들면 멀티 뱅크를 가지는 플래쉬 메모리에 적용하는 유효한 기술에 관한 것이다.
도 1은 본 발명과 관련되는 반도체 메모리 뱅크의 일례인 플래쉬 메모리의 평면적인 레이아웃 구성도이다.
도 2는 플래쉬 메모리(1)에 있어서의 어드레스, 데이터 및 커멘드 코드의 전달 경로의 상세를 예시하는 블럭도이다.
도 3은 외부 입출력 단자(i/o0~i/o7)와 버퍼 메모리간에 있어서의 데이터 전송 형태를 예시하는 설명도이다.
도 4는 버퍼 메모리와 플래쉬간에 있어서의 데이터 전송 형태를 예시하는 설명도이다.
도 5는 플래쉬 메모리에 있어서의 액세스 처리의 종류를 예시하는 설명도이다.
도 6은 제 1 액세스 처리 및 제 2 액세스 처리의 지시 형태의 개략을 예시하는 설명도이다.
도 7은 플래쉬 메모리에 있어서의 커멘드 체계의 구체적인 예를 나타내는 설명도이다.
도 8은 버퍼 클리어 커멘드에 의한 클리어 처리의 내용을 모식적으로 나타내는 동작 설명도이다.
도 9는 1~4 페이지의 임의 페이지에 대한 기입 또는 독출 처리의 내용을 모식적으로 나타내는 동작 설명도이다.
도 10은 플래쉬 메모리 어레이에 대한 버퍼 메모리의 우선적인 대응 관계와 비우선적인 대응 관계를 예시하는 설명도이다.
도 11은 4 페이지 기입 또는 독출 처리의 내용을 모식적으로 나타내는 설명도이다.
도 12는 2~8 페이지의 임의 페이지에 대한 소거 처리의 내용을 모식적으로 나타내는 설명도이다.
도 13은 8 페이지 소거 처리의 내용을 모식적으로 나타내는 설명도이다.
도 14는 다이렉트 플래쉬 액세스 처리의 내용을 모식적으로 나타내는 설명도이다.
도 15는 어드레스 커멘드와 제 1 및 제 2의 액세스 처리의 지시에 응답하는 제어 상태를 나타내는 상태 천이도이다.
도 16은 플래쉬 메모리에 대한 개서 동작을 나타내는 설명도이다.
도 17은 메모리 뱅크의 대응 버퍼 메모리 및 비대응 메모리버퍼를 데이터 퇴피(退避)에 이용하는 개서 동작을 나타내는 설명도이다.
도 18은 플래쉬 메모리에 대한 다른 개서 동작을 나타내는 설명도이다.
도 19는 플래쉬 메모리에 대한 캐쉬 독출 동작을 나타내는 설명도이다.
도 20은 플래쉬 메모리에 대한 캐쉬 독출 동작을 위한 페이지 어드레스 히트 및 페이지 어드레스 미스 히트의 판정을 플래쉬 메모리가 실행하는 경우의 예를 나타내는 설명도이다.
도 21은 카피 기입 동작을 예시하는 설명도이다.
도 22는 독출 동작의 타이밍 차트이다.
도 23은 캐쉬 독출 동작의 타이밍 차트이다.
도 24는 기입 동작의 타이밍 차트이다.
도 25는 카피 기입 동작의 타이밍 차트이다.
도 26은 캐쉬 독출 동작을 위한 페이지 어드레스 비교를 메모리콘트롤러가 행하는 도 19의 처리에 대응되는 동작의 타이밍 차트이다.
도 27은 캐쉬 독출 동작을 위한 페이지 어드레스 비교를 플래쉬 메모리가 행하는 도 20의 처리에 대응되는 동작의 타이밍 차트이다.
도 28은 플래쉬 메모리에 있어서의 데이터 출력계의 파이프라인을 나타내는 설명도이다.
도 29는 도 28의 파이프라인에 있어서의 각 출력 신호 파형을 예시하는 타이밍 차트이다.
도 30은 백그라운드 데이터 인풋 동작의 개략을 예시하는 설명도이다.
도 31은 백그라운드 데이터 인풋을 이용한 기입 동작과 그것을 이용하지 않는 기입 동작의 상위를 예시하는 타이밍 차트이다.
도 32는 백그라운드 데이터 인풋의 더욱 상세한 개념을 예시하는 설명도이다.
도 33은 백그라운드 데이터 인풋 동작을 적용한 소거 및 기입 동작의 타이밍차트이다.
도 34는 도 33의 백그라운드 데이터 인풋 동작에 있어서의 버퍼 메모리의 데이터 입력 동작을 예시하는 설명도이다.
도 35는 도 33의 백그라운드 데이터 인풋 동작에 있어서의 버퍼 메모리와 플래쉬 메모리 어레이의 동작 상태를 예시하는 설명도이다.
도 36은 멀티 뱅크 소거에 병행하는 백그라운드 데이터 인풋 동작의 타이밍 차트이다.
도 37은 도 36의 멀티 뱅크 소거와 그 후의 백그라운드 데이터 인풋 동작에 있어서의 버퍼 메모리의 데이터 입력 동작을 예시하는 설명도이다.
도 38은 도 37의 멀티 뱅크 소거에 의한 각 메모리 뱅크 BNK0 ~ BNK3에 있어서의 소거 블럭의 상태를 나타내는 설명도이다.
도 39는 기입 동작시에 있어서의 백그라운드 데이터 인풋 동작의 개요를 예시하는 설명도이다.
도 40은 도 39의 기입 동작과 백그라운드 데이터 인풋 동작의 타이밍 차트이다.
도 41은 기입 데이터가 버퍼 메모리로부터 센스 래치에 전송된 상태를 외부에서 검출 가능하게 하는 일례를 나타내는 블럭도이다.
〔1〕《독립 액세스 제어》본 발명과 관련되는 불휘발성 기억장치는, 복수의 뱅크(BNK0~BNK3)와 제어부(CNT)를 갖고, 상기 뱅크(BNK0~BNK3)는 불휘발성 메모리부(MARY0~FARY3)와 이것에 대응하는 버퍼부(BMRY0~BMRY3)를 가진다. 각 뱅크의 불휘발성 메모리부는 서로 독립해 액세스 동작 가능하게 된다. 상기 제어부는, 외부와 상기 버퍼부의 사이의 제 1 액세스 처리의 지시(22, 23), 상기 불휘발성 메모리부와 상기 버퍼부의 사이의 제 2 액세스 처리의 지시(21, 24)를, 각각 따로 따로 외부로부터 받아 제어 할 수 있다. 상기 제 1 액세스 처리는 1의 버퍼부로의 액세스를 포함하고 상기 제 2 액세스 처리는 1의 불휘발성 메모리부로의 액세스와 복수의 불휘발성 메모리부로의 액세스를 포함해, 어느 쪽의 액세스를 실행할지를 선택할 수 있다.
상기에서 상기 제어부는 멀티 뱅크를 가지는 상기 불휘발성 메모리부 및 버퍼부를 각각 외부로부터의 지시에 따라서 독립하여 액세스 제어 가능하기 때문에, 불휘발성 메모리부와 버퍼부를 병렬 동작시키거나 버퍼부에 일단 독출된 기억 정보를 외부로부터의 지시에 따라서 캐시 기억 장치 동작과 같이 고속으로 출력 시키거나 하는 것이 가능하게 된다. 이것에 의해, 멀티 뱅크를 가지는 불휘발성 기억장치 대한 데이터 독출이나 기입을 위한 데이터 전송의 오버헤드가 저감 한다.
《제 1 액세스 처리》 본 발명의 구체적인 양태로는 상기 제 1 액세스 처리의 지시는 외부로부터 입력되는 데이터를 상기 버퍼부에 기입하는 지시 또는 상기 버퍼부에서 외부로 데이터를 독출하는 지시이다. 상기 기입하는 지시 또는 독출하는 지시는, 예를 들면 외부로부터 입력되는 단수 또는 복수의 제어 신호(CLE, ALE, WEb, REb)의 변화에 의해 주어진다. 구체적으로는 커맨드 래치 디스에이불 및 어드레스 래치디스에이불에 있어서의 라이트 이네이블 상태로 상기 기입하는 지시를 준다. 또, 커맨드 래치 디스에이불 및 어드레스 래치 디스에이불에 있어서의 리드 이네이블 상태로 상기 독출하는 지시를 준다. 상기 단수 또는 복수의 스트로브 신호와 같은 제어 신호의 상태를 커멘드 코드로 간주하는 것도 가능하다. 제 1 액세스 처리의 지시에 스트로브 신호와는 다른 커멘드 코드를 채용하는 것도 가능하다.
본 발명의 구체적인 양태로는 상기 제 2 액세스 처리를 실행하고 있는 것을 나타내기 위한 상태 지시 정보(R/Bb)를 외부에 출력한다. 외부로부터의 리드 이네이블 또는 라이트 이네이블의 지시 타이밍의 제어가 용이하게 된다.
《제 2 액세스 처리》 본 발명의 구체적인 양태로는, 상기 제 2 액세스 처리의 지시는 액세스 커멘드에 의해 주어진다. 상기 액세스 커멘드로서 버퍼부로부터 데이터를 독출하여 불휘발성 메모리부에 기입하는 지시를 주는 제 1 액세스 커멘드, 불휘발성 메모리부로부터 데이터를 독출하여 버퍼부에 기입하는 지시를 주는 제 2 액세스 커멘드, 또는 불휘발성 메모리부의 데이터를 소거하는 지시를 주는 제 3 액세스 커멘드를 가진다.
《복수 메모리 뱅크》본 발명의 구체적인 양태로는 상기 불휘발성 메모리부와 버퍼부를 서로 대응시켜 각각의 대응을 메모리 뱅크로서 복수조 가진다.
《어드레스 커멘드》이 때의 액세스 어드레스의 지정에 예를 들면 어드레스 커멘드(20)를 채용한다. 상기 제어부는 외부로부터 공급되는 어드레스 커멘드를 인식 가능하고, 상기 어드레스 커멘드는 버퍼부의 기억 영역 및 불휘발성 메모리부의 기억 영역의 지정을 가능하다.
구체적인 예로서 상기 어드레스 커멘드는 제 1 지정 정보, 제 2 지정 정보 및 제 3 지정 정보를 가지는 것이 가능하다. 상기 제 1 지정 정보는, 불휘발성 메모리부를 지정함과 동시에 지정된 불휘발성 메모리부에 대응하는 버퍼부를 암묵적으로 지정한다. 상기 제 2 지정 정보는 지정된 불휘발성 메모리부에 있어서의 액세스 대상 어드레스를 지정한다. 상기 제 3 지정 정보는 지정된 버퍼부에 있어서의 액세스 대상 어드레스를 지정한다.
버퍼부의 이용 효율이라는 점에 주목한다. 제 1 액세스 처리에서는 버퍼부를 자유롭게 지정할 수 있지만 제 2 액세스 처리에서는 불휘발성 메모리부에 대응하는 버퍼부가 암묵적으로 지정된다. 이 지정을 넓히기에는, 상기 제어부는 특정의 제 2 액세스 처리의 지시에 응답할 때, 상기 제 1 지정 정보에 의한 버퍼부의 지정을 불휘발성 메모리부와는 대응하지 않는 다른 버퍼부의 지정으로 간주하도록 하면 좋다.
《제 1 액세스 처리와 제 2 액세스 처리의 병렬화》본 발명의 구체적인 양태로는, 상기 제어부는 상기 제 1 및 제 2 액세스 처리의 지시 상태에 따라 불휘발성 메모리부의 제 2 액세스 처리와 해당 불휘발성 메모리부에 대응되지 않는 다른 버퍼부의 제 1 액세스 처리를 병행 가능하다. 또, 상기 제어부는 불휘발성 메모리부의 소거 처리와 버퍼부의 제 1 액세스 처리를 병행 가능하다. 예를 들면, 불휘발성 메모리부의 소거 동작중에 해당 불휘발성 메모리부에 대응하는 버퍼부에 기입 데이터의 입력을 행한다. 요컨데, 불휘발성 메모리부의 액세스 동작중 그 백그라운드에서 버퍼부에 다음에 이용하는 데이터 입력을 행한다.
《버퍼부의 기억 데이터 유지》 액세스 처리의 병렬화에 대한 견해를 바꾸면, 상기 제어부는 상기 버퍼부로부터 데이터를 독출하여 불휘발성 메모리부에 기입하는 제 2 액세스 처리의 지시에 응답하는 처리를 행한 후에, 다른 제 1 액세스 처리 또는 제 2 액세스 처리의 지시를 기다리는 상태에 있어서 상기 버퍼부의 기억 정보를 유지한다. 이것에 의해, 버퍼부가 보관 유지하는 기억 정보를 불휘발성 메모리부의 다른 장소에 카피하거나 기입 에러에 대한 재실행등을 행하는 경우에 편리하다. 또, 상기 제어부는 상기 버퍼부로부터 데이터를 독출하여 외부에 출력하는 제 1 액세스 처리의 지시에 응답하는 처리를 행한 후에, 다른 제 1 액세스 처리 또는 제 2 액세스 처리의 지시를 대기하는 상태로 있어서 상기 버퍼부의 기억 정보를 유지한다. 이것에 의해 버퍼부에 일단 독출된 기억 정보를 외부로부터의 지시에 따라서 캐시 기억 장치 동작과 같이 고속으로 출력 시키거나 하는 것이 가능하게 된다.
버퍼부에 기억 정보를 유지시키는 경우에 불필요한 데이터 삭제가 가능하도록 상기 제어부는 버퍼 클리어 커멘드에 응답해 버퍼부의 기억 정보를 초기화한다. 또, 기입할 때 버퍼부에 남아 있는 불필요 데이터가 잘못되서 기입되지 않게 하기 위해, 상기 제어부는 상기 제 1 액세스 처리에 응답해 외부로부터의 입력 데이터를 버퍼부에 기입할 때 기입전에 상기 버퍼부의 기억 정보를 초기화한다.
《버퍼부의 리드 캐쉬 동작》 본 발명의 구체적인 양태로는, 상기 제어부는 제 2 액세스 처리에 의해 상기 불휘발성 메모리부로부터 독출되어 버퍼부에 기입된 데이터를 외부로부터 지시되는 복수의 제 1 액세스 처리에 의해 버퍼부로부터 외부에 다른 타이밍으로 복수 데이터 전송이 가능하게 된다. 이것에 의해, 외부로부터의 제어에 의해 버퍼부를 리드 캐쉬 동작시킬 수가 있다.
또, 상기 제어부는 불휘발성 메모리부로부터 버퍼부에 데이터를 기입하는 제 2 액세스 처리가 지시되었을 때 버퍼부가 보유하는 데이터의 불휘발성 메모리부상에서의 어드레스와 동일한 어드레스를 액세스 처리 대상으로 하는 해당 제 2 액세스 처리를 생략 한다. 이것에 의해, 불휘발성 기억장치 스스로가 어드레스 비교를 행해 버퍼부를 리드 캐쉬 동작시킬 수가 있다. 이 어드레스 비교 동작을 위해서 예를 들면, 버퍼부가 보유하는 데이터의 불휘발성 메모리부상에 있어서의 어드레스의 어드레스 정보를 보관 유지하는 어드레스 보관 유지 수단과 어드레스 보관 유지 수단이 보관 유지하는 어드레스 정보와 제 2 액세스 처리에 있어서 데이터 독출대상이 되는 불휘발성 메모리부의 어드레스의 어드레스 정보를 비교하는 비교 수단을 가진다.
상기 제어부에 의한 상기 버퍼부의 리드 캐쉬 동작 제어는 제 2 액세스 처리로 상기 불휘발성 메모리부로부터 버퍼부에 기입된 데이터를 제 1 액세스 처리에 의해 버퍼부로부터 외부에 출력하는 지시가 주어졌을 때, 상기 제 2 액세스 처리의 생략의 유무에 의해 제 2 액세스 처리중인 것을 비지(busy) 상태로 나타나는 신호에 의한 비지 상태의 기간을 상위 시키는 제어와 등가이다.
《버퍼부이용의 카피, 리라이트》본 발명의 구체적인 양태로는 상기 제어부는 제 1 액세스 처리에 의해 외부로부터 버퍼부에 기입된 데이터를 복수의 제 2 액세스 처리에 의해 버퍼부로부터 불휘발성 메모리부에 복수 기입 가능하다. 이것에 의해, 카피나 기입 재실행 처리를 효율화할 수가 있다.
《기입 데이터의 버퍼부상에서의 확정》본 발명의 구체적인 양태로는, 상기제어부는 복수의 제 1 액세스 처리에 의해 외부로부터 버퍼부상에서 개서된 데이터를 제 2 액세스 처리에 의해 버퍼부로부터 불휘발성 메모리부에 기입 가능하다. 예를 들면 동일 섹터 데이터등에 대해서 리드·수정·라이트 동작을 몇회인가 반복 하고자 할 경우에 처리 효율을 향상시킨다.
《2치 모드》본 발명의 구체적인 양태로는, 상기 불휘발성 메모리부는 1개의 기억소자에 2 비트 이상의 다치 정보 기억이 가능하게 되어 상기 버퍼부는 1개의 기억소자에 1 비트의 2치정보 기억이 가능하게 된다. 이 때 상기 제어부는, 상기 불휘발성 메모리부의 기억 정보를 2치 정보로 간주해, 다치로부터 2치로의 변환 동작을 생략하는 제 3 액세스 처리를 제어 가능하다. 이것에 의해, 데이터를 외부에 독출하기까지의 시간이 단축되므로, 제 3 액세스 처리에 의한 대상을 예를 들면 파일 데이터의 섹터에 대한 관리 영역 데이터으로 하면 섹터의 유효성이나 대체의 유무등을 빠르게 판정 할 수가 있어서 파일 액세스등의 고속화에 기여한다.
《자립 클럭 생성》 본 발명의 구체적인 양태로는, 제 1 액세스 처리에 이용하는 신호 경로에 외부로부터의 어드레스 정보를 래치하는 어드레스 버퍼, 어드레스 버퍼의 출력을 입력해 메모리버퍼부에 공급하는 버퍼부어드레스 버퍼, 버퍼부로부터 출력되는 데이터를 래치하는 버퍼부데이터 버퍼, 버퍼부데이터 버퍼의 출력 데이터를 래치 해 외부에 출력하는 데이터 버퍼가 설치되어 어드레스 입력으로부터 데이터 출력까지의 파이프라인 단수가 비교적 많이 배치된 구성에 주목한다. 이 때상기 제어부는, 어드레스 커멘드를 제 1 스트로브 신호에 동기 해 인식한 후, 제 1 액세스 처리에 있어서 외부로 데이터 독출을 지시하는 제 2 스트로브 신호가 변화될 때까지의 사이에 자립적으로 클럭을 생성해, 버퍼부어드레스 버퍼의 래치 타이밍과 버퍼부데이터 버퍼의 래치 타이밍을 생성한다. 어드레스 입력으로부터 데이터 출력까지의 파이프라인 단수가 비교적 많아도 대처할 수가 있다.
《개서 동작》본 발명의 구체적인 양태로는, 상기 불휘발성 메모리부와 버퍼부를 각각 대응시켜 복수조 갖고, 상기 불휘발성 메모리부의 소거 단위는 기입 단위의 복수배이고, 각각의 버퍼부는 상기 기입 단위의 기억용량을 가질 때, 상기 제어부는 상기 소거 단위에 의한 기억 정보의 개서 동작의 지시에 대해서 개서 대상의 불휘발성 메모리부와 다른 불휘발성 메모리부의 버퍼부를 병용하여 개서 대상 기억 정보의 퇴피(退避) 영역에 이용한다. 이것에 의해 불휘발성 메모리부에 대한 소거 단위가 기입 단위보다 큰 경우에 있어서도 개서를 행할 수가 있다.
《LSI》본 발명의 구체적인 양태로는 불휘발성 기억장치는 1개의 반도체 칩에 형성된 메모리 LSI 혹은 CPU 등의 그 외의 회로 모듈과 함께 1개의 반도체 칩에 형성된 마이크로 컴퓨터 LSI 혹은 시스템 LSI로서 구성된다.
〔2〕《독립 액세스 제어》별개 관점에 의한 본 발명과 관련되는 불휘발성 기억장치는 복수의 메모리 뱅크(BNK0~BNK3)와 제어부(CNT)를 갖고 상기 메모리 뱅크는 불휘발성 메모리부(FARY0~FARY3)와 버퍼부(BMRY0~BMRY3)를 가진다. 상기 버퍼부 및 상기 불휘발성 메모리부의 액세스 대상 영역은 어드레스 커멘드(20)에 근거해 지정된다. 상기 제어부는 외부와 상기 버퍼부의 사이의 제 1 액세스 처리의 지시(22, 23)와, 상기 불휘발성 메모리부와 상기 버퍼부의 사이의 제 2 액세스 처리의 지시(21, 24)를, 각각 따로 따로 외부로부터 받아 제어 가능하게 된다. 더욱 제어부는 1의 상기 제 2 액세스 처리에 대응해 1의 상기 제 1 액세스 처리를 제어하는 것으로, 1의 상기 제 2 액세스 처리에 대응해 복수의 상기 제 1 액세스 처리를 제어하는 것이 가능하다
상기에서, 상기 제어부는 상기 불휘발성 메모리부 및 버퍼부를 각각 외부로부터의 지시에 따라서 독립하여 액세스 제어 가능하기 때문에 불휘발성 메모리부와 버퍼부를 병렬 동작시키거나 버퍼부에 일단 독출된 기억 정보를 외부로부터의 지시에 따라서 캐시 기억 장치 동작과 같이 고속으로 출력 시키거나 하는 것이 가능하게 된다.
상기 제어부는 상기 제 1 액세스 처리에서는 상기 어드레스 커멘드가 지정하는 메모리 뱅크의 버퍼부를 이용하고 제 1 액세스 처리에서는 버퍼부를 자유롭게 지정할 수 있도록 한다. 상기 제 2 액세스 처리에서는 그 지시 내용에 따라 상기 어드레스 커멘드가 지정하는 메모리 뱅크의 버퍼부 또는 그것과 다른 메모리 뱅크의 버퍼부를 이용한다.
《멀티 뱅크·리드》본 발명의 구체적인 양태로는, 상기 제어부는 메모리 뱅크수에 응하는 회수를 제한하여 어드레스 커멘드가 입력될 때마다 어드레스 커멘드로 지정되는 불휘발성 메모리부의 액세스 대상 영역에 대한 독출 셋업 동작을 제어해 제 2 액세스 처리로서 리드 동작을 지시하는 리드 액세스 커멘드가 입력되었을 때, 상기 독출 셋업된 불휘발성 메모리부로부터 기억 정보를 독출하여 버퍼부에 기입하는 제어를 행한다. 이것에 의해, 멀티 뱅크에 대한 리드 동작을 행할 수가 있다.
《멀티 뱅크·라이트》본 발명의 구체적인 양태로는, 상기 제어부는 메모리 뱅크수에 응하는 회수를 제한하여 연속하여 어드레스 커멘드 입력과 제 1 액세스 처리의 지시에 의한 기입 데이터 입력이 실행될 때마다, 어드레스 커멘드로 지정되는 메모리 뱅크의 버퍼부에 상기 기입 데이터의 기입 동작을 제어하고, 제 2 액세스 처리로서 기입 동작을 지시하는 라이트 액세스 커멘드가 입력되었을 때, 상기 버퍼부가 가지는 기입 데이터를 대응하는 메모리 뱅크의 불휘발성 메모리부에 기입하는 제어를 행한다. 이것에 의해, 멀티 뱅크에 대한 라이트 동작을 행할 수가 있다.
《멀티 뱅크·일레이즈》본 발명의 구체적인 양태로는, 상기 제어부는 메모리 뱅크수에 응하는 회수를 제한하여 연속해 어드레스 커멘드를 입력한 후에 일레이즈 커멘드를 입력함으로써, 어드레스 커멘드로 지정되는 메모리 뱅크의 불휘발성 메모리부에 대해서 기억 영역의 소거 동작을 제어한다. 이것에 의해, 멀티 뱅크에 대한 일레이즈 동작을 행할 수가 있다.
〔3〕《독립 액세스 제어》더욱 다른 관점에 의한 본 발명과 관련되는 불휘발성 기억장치는 제어부와 불휘발성 기억부와 버퍼 회로를 갖고, 상기 불휘발성 기억부는 복수의 불휘발성 기억 영역에 분할되어 상기 버퍼 회로는 상기 불휘발성 기억 영역에 대응하는 복수의 버퍼 영역에 분할된다. 상기 제어부는 외부로부터 복수의 동작 지시 커멘드를 접수한다. 상기 동작 지시 커멘드에는 상기 버퍼 회로와 외부의 사이에서의 액세스 동작을 지시하는 제 1의 동작 지시 커멘드(22, 23)와, 상기 버퍼 회로와 불휘발성 기억부의 사이에서의 액세스 동작을 지시하는 제 2의 동작 지시 커멘드(21, 24)가 있다. 상기 제 1의 동작 지시 커멘드는 1의 상기 버퍼 영역으로의 액세스 동작을 지시 하고, 상기 제 2의 동작 지시 커멘드는 1의 상기 불휘발성 기억 영역으로의 액세스 동작과 복수의 상기 불휘발성 기억 영역으로의 액세스 동작의 어느하나를 선택해 지시하는 것이 가능하다.
상기 제어부는 상기 동작 지시 커멘드를 접수하는 것이 가능한 커멘드 접수 상태를 갖고, 상기 동작 지시 커멘드를 접수하여 각각의 동작 지시 커멘드에 따른 처리를 실시한 후, 상기 커멘드 접수 상태가 된다.
《어드레스 커멘드》본 발명의 구체적인 하나의 양태로는, 상기 불휘발성 기억부는 복수의 기억 영역에 분할되고 상기 동작 지시 커멘드에는 상기 불휘발성 기억부의 1의 기억 영역을 선택하기 위한 어드레스를 지정하는 제 3의 동작 지시 커멘드(20)가 있고 상기 제 2의 동작 지시 커멘드는 상기 제 3의 동작 지시 커멘드로 선택된 상기 불휘발성 기억부의 기억 영역과 상기 버퍼 회로의 사이에 액세스 동작을 행하는 지시를 준다.
《멀티 뱅크》상기 복수의 기억 영역에 대응해 상기 버퍼 회로는 복수의 영역으로 분할된다. 이 때, 상기 제어부는, 상기 제 3의 동작 지시 커멘드로 상기 불휘발성 기억부의 기억 영역을 선택함과 동시에 선택된 상기 불휘발성 기억부의 기억 영역에 대응하는 상기 버퍼 회로의 영역도 선택한다. 상기 제 1의 동작 지시 커멘드는, 상기 제 3의 동작 지시 커멘드로 선택된 버퍼 회로의 영역과 외부의 사이에 액세스 동작을 행하는 지시를 준다. 상기 제 2의 동작 지시 커멘드는 상기 제 3의 동작 지시 커멘드로 선택된 버퍼 회로의 영역과 상기 불휘발성 기억부의 기억영역의 사이에 액세스 동작을 행하는 지시를 준다.
《멀티 뱅크의 병렬처리》상기 제어부는 상기 제 2의 동작 지시 커멘드에 의한 상기 불휘발성 기억부의 1의 기억 영역으로의 액세스 처리중 일부의 처리 완료에 따라 상기 커멘드 접수 상태가 되어, 상기 1의 기억 영역으로의 모든 액세스 처리가 완료하기 전에, 상기 제 3의 동작 지시 커멘드의 접수와 상기 제 3의 동작 지시 커멘드로 선택된 버퍼 회로의 영역 및 불휘발성 기억부의 기억 영역이 상기 액세스 처리를 실시하고 있는 영역과는 다른 영역인 경우의 상기 제 1 또는 상기 제 2의 동작 지시 커멘드의 접수를 가능하게 한다.
《기입·독출 동작 지시 커멘드》상기 제 1의 동작 지시 커멘드는, 예를 들면, 상기 버퍼 회로로 데이터의 기입을 지시하는 제 1 기입 동작 커멘드와 상기 버퍼 회로로부터 데이터의 독출을 지시하는 제 1독출 동작 커멘드를 포함한다. 상기 제 2의 동작 지시 커멘드는, 예를 들면 상기 버퍼 회로로부터 상기 불휘발성 기억부로의 데이터의 기입을 지시하는 제 2 기입 동작 커멘드와 상기 불휘발성 기억부로부터 상기 버퍼 회로에 데이터의 독출을 지시하는 제 2독출 동작 커멘드를 포함한다.
《소거 동작 지시 커멘드》상기 제 1의 동작 지시 커멘드에는, 또한 상기 버퍼 회로에 기입되어 있는 데이터의 소거를 지시하는 제 1 소거 동작 커멘드를 포함한다. 상기 제 2의 동작 지시 커멘드에는 또한 상기 불휘발성 기억부에 기입되어 있는 데이터의 소거를 지시하는 제 2 소거 동작 커멘드를 포함한다.
《소거에 병행하는 커멘드 접수》상기 불휘발성 기억부의 제 1 기억 영역을지정하는 상기 제 3의 동작 지시 커멘드의 접수 후, 상기 제 2 소거 동작 커멘드를 접수하여 상기 제 1 기억 영역에 기입되어 있는 데이터의 소거를 개시하여 데이터의 소거가 완료하기 전에 있어서, 상기 불휘발성 기억부의 제 2 기억 영역을 지정하는 상기 제 3의 동작 지시 커멘드와 상기 제 1의 동작 지시 커멘드 또는 상기 제 2의 동작 지시 커멘드의 접수를 가능하게 한다.
《기입 데이터의 버퍼 회로상에서의 확정》상기 불휘발성 기억부의 제 1 기억 영역을 지정하는 상기 제 3의 동작 지시 커멘드의 접수 후, 상기 제 2 독출커멘드를 접수하고, 상기 불휘발성 기억부로부터 상기 버퍼 회로에 데이터의 독출이 완료한 후에 있어서 적어도 1회 이상의 상기 제 1의 동작 지시 커멘드를 접수하고 더욱이 상기 제 2 기입 커멘드의 접수 동작이 가능하다.
《병렬처리》상기 제 2독출 커멘드를 접수한 후, 상기 제 2 기입 커멘드의 접수전에 있어서 상기 불휘발성 기억부의 제 2 기억 영역을 지정하는 상기 제 3의 동작 지시 커멘드의 접수와 적어도 1회 이상의 상기 제 1의 동작 지시 커멘드 또는 상기 제 2의 동작 지시 커멘드의 접수를 실시한 후, 상기 제 1 기억 영역을 지정하는 상기 제 3의 동작 지시 커멘드의 접수 동작이 가능하다.
《기입 데이터의 버퍼 회로상에서의 확정》상기 불휘발성 기억부의 제 1 기억 영역을 지정하는 상기 제 3의 동작 지시 커멘드의 접수 후, 적어도 1회 이상의 상기 제 1 기입 커멘드를 접수한 후, 상기 제 2 기입 커멘드의 접수 동작이 가능하다. 적어도 1회의 상기 제 1 기입 커멘드를 접수한 후, 1회 이상의 상기 제 1의 동작 지시 커멘드의 접수 동작이 가능하다. 적어도 1회의 상기 기입 커멘드를 접수한후, 1회 이상의 상기 제 2 기입 커멘드의 접수 동작이 가능하다.
《버퍼 회로의 캐쉬 동작》상기 불휘발성 기억부의 제 1 기억 영역에 포함되는 제 1 어드레스를 지정하는 상기 제 3의 동작 지시 커멘드의 접수 후, 상기 제 2독출 커멘드를 접수하여 상기 제 2독출 커멘드에서는 상기 불휘발성 기억부로부터 상기 버퍼 회로에, 상기 제 3의 동작 지시 커멘드로 지정된 어드레스로부터 제 1 데이터양의 데이터의 독출을 실시한 후, 상기 불휘발성 기억부의 제 1 기억 영역에 포함되고 또한 상기 제 1 어드레스로부터 제 1 데이터양의 범위에 포함되는 어드레스를 지정하는 상기 제 3의 동작 지시 커멘드와 상기 제 1의 동작 지시 커멘드를 1회이상 접수하는 것이 가능하다.
《버퍼 회로의 캐쉬 동작》상기 불휘발성 기억부의 제 1 기억 영역에 포함되는 제 1 어드레스를 지정하는 상기 제 3의 동작 지시 커멘드의 접수 후, 상기 제 2독출 커멘드를 접수하고, 상기 제 2독출 커멘드에서는 상기 불휘발성 기억부로부터 상기 버퍼 회로에 상기 제 3의 동작 지시 커멘드로 지정된 어드레스로부터 제 1 데이터양의 데이터의 독출을 실시하고, 또한 상기 불휘발성 기억부의 제 1 기억 영역에 포함되며 한편 상기 제 1 어드레스로부터 제 1 데이터양의 범위에 포함되는 제 2 어드레스를 지정하는 상기 제 3의 동작 지시 커멘드의 접수와 상기 제 2의 독출 커멘드를 접수한 경우, 상기 제 2의 독출 커멘드의 처리에서는 상기 불휘발성 기억부로부터 상기 버퍼 회로로 독출 동작은 실시하지 않는다.
《버퍼 회로의 기억 정보 보관 유지》상기 제 2의 기입 커멘드의 완료에서는 상기 버퍼 회로에 기입되어 있는 데이터의 소거는 실시하지 않고, 상기 제 1 소거동작 커멘드에 의해 상기 버퍼 회로에 기입되어 있는 데이터의 소거를 행한다.
《비우선 대응 버퍼 회로의 이용》상기 복수의 기억 영역에 대응해, 상기 버퍼 회로는 복수의 영역으로 분할되어 제 1의 기억 영역에 우선적으로 대응하는 버퍼 회로의 제 1의 영역과 제 2의 기억 영역에 우선적으로 대응하는 버퍼 회로의 제 2의 영역을 가진다. 상기 버퍼 회로의 제 1의 영역은 상기 제 2의 기억 영역의 사이라도 액세스 동작 가능하게 된다. 상기 버퍼 회로의 제 2의 영역은 상기 제 1의 기억 영역의 사이라도 액세스 동작 가능하게 된다.
《비우선 대응 버퍼 회로의 이용》상기 제 1의 동작 지시 커멘드는, 상기 버퍼 회로의 제 1의 영역과 외부의 사이에 액세스 동작시켜서 상기 버퍼 회로로 데이터의 기입을 지시하는 제 1 기입 동작 커멘드와 상기 버퍼 회로로부터 데이터의 독출을 지시하는 제 1독출 동작 커멘드와 상기 버퍼 회로에 기입되어 있는 데이터의 소거를 지시하는 제 1 소거 동작 커멘드를 포함한다. 상기 제 2의 동작 지시 커멘드는 상기 제 3의 동작 지시 커멘드로 선택된 버퍼 회로의 영역과 상기 불휘발성 기억부의 기억 영역의 사이에 액세스 동작시켜 상기 버퍼 회로로부터 상기 불휘발성 기억부로의 데이터의 기입을 지시하는 제 2 기입 동작 커멘드와 상기 불휘발성 기억부로부터 상기 버퍼 회로로 데이터의 독출을 지시하는 제 2독출 동작 커멘드와 상기 불휘발성 기억부에 기입되어 있는 데이터의 소거를 지시하는 제 2 소거 동작 커멘드를 포함한다. 상기 제 2 기입 동작 커멘드는, 상기 선택된 버퍼 회로의 영역에 우선적으로 대응하는 기억 영역으로의 데이터의 기입을 지시하는 주(主)제 2 기입 동작 커멘드와 상기 선택된 버퍼 회로의 영역에 우선적으로 대응하는 기억 영역이 아닌 기억 영역으로의 데이터의 기입을 지시하는 종(從) 제 2 기입 동작 커멘드를 가진다. 상기 제 2독출 동작 커멘드는, 상기 선택된 버퍼 회로의 영역에 우선적으로 대응하는 기억 영역으로부터의 데이터의 독출을 지시하는 주 제 2독출 동작 커멘드와 상기 선택된 버퍼 회로의 영역에 우선적으로 대응하는 기억 영역이 아닌 기억 영역으로부터 데이터의 독출을 지시하는 종 제 2독출 동작 커멘드를 가진다.
《개서 동작》상기 제 2독출 커멘드 또는 상기 제 2 기입 커멘드에서는 제 1 데이터양 단위로 한 번에 데이터 독출 또는 기입을 한다. 상기 제 2 소거 커멘드에서는 제 1 데이터양보다 많은 제 2 데이터양 단위로 한 번에 데이터의 소거를 행한다. 상기 제 3의 동작 지시 커멘드로 제 1 어드레스를 지정하고 상기 제 2 소거 커멘드를 지시하는 경우, 상기 제 1 어드레스로부터 상기 제 1 데이터양의 어드레스 범위에 포함되는 제 1 데이터와 상기 제 1 어드레스로부터 상기 제 1 데이터양의 어드레스 범위에 포함되지 않는 제 2 어드레스로부터의 제 2 데이터 중 상기 제 1 데이터는 상기 선택된 버퍼 회로의 영역에 우선적으로 대응하는 기억 영역으로의 기입과 상기 제 2 데이터는 상기 선택된 버퍼 회로의 영역에 우선적으로 대응하는 기억 영역이 아닌 기억 영역으로의 기입과 적어도 한쪽이 실행된다.
〔4〕《독립 액세스 제어》더욱 다른 관점에 의한 본 발명과 관련되는 불휘발성 기억장치는, 제어부와 불휘발성 기억부를 가진다. 상기 불휘발성 기억부는 복수의 기억 영역을 가진다. 상기 기억 영역의 수와 동수의 버퍼 회로를 갖고, 각각의 버퍼 회로는 외부에 접속되어 또 상기 복수의 기억 영역의 각각과 대응 지을수 있어서 상기 복수의 버퍼 회로는 상기 제어부에 의한 제어에 근거해 각각 독립해외부와의 사이에 액세스 가능하게 된다. 1 또는 복수의 상기 기억 영역은 상기 제어부에 의한 제어에 근거해, 대응된 버퍼 회로와의 사이에서 각각 독립해 액세스 동작 가능하게 된다.
도 1에는 본 발명과 관련되는 반도체 메모리 뱅크의 일례인 플래쉬 메모리의 평면적인 레이아웃 구성이 나타난다. 동 도에 나타나는 플래쉬 메모리(1)는 특별히제한되지 않지만, 공지의 MOS 집적회로 제조 방법에 의해 단결정 실리콘과 같은 1개의 반도체 기판(칩)에 형성된다.
플래쉬 메모리(1)는, 예를 들면 4개의 메모리 뱅크(BNK0~BNK3)와 제어부(CNT)를 가진다. 상기 메모리 뱅크(BNK0~BNK3)는, 불휘발성 메모리부로서의 플래쉬 메모리 어레이(FARY0~FARY3)와 버퍼부로서의 버퍼 메모리(BMRY0~BMRY3)를 가진다. 하나의 플래쉬 메모리 어레이에 대응하여 버퍼 메모리는 좌우에 2 분할되어 배치된다. 편의상 우측의 버퍼 메모리에는 첨자 R을 부여하고, 좌측의 버퍼 메모리에는 첨자 L을 붙인다.
플래쉬 메모리(1)의 외부 입출력 단자(i/o0~i/o7)는 어드레스 입력 단자, 데이터 입력 단자, 데이터 출력 단자, 커멘드 입력 단자에 겸용된다. 플래쉬 메모리(1)는 외부 제어 신호 예를 들면 스트로브 신호로서 커멘드 래치 이네이블 신호 (CLE), 어드레스 래치이네이블 신호(ALE), 칩 이네이블 신호(CEb), 리드 이네이블 신호(REb), 라이트 이네이블 신호(WEb)를 입력하고, 준비·비지 신호(R/Bb)를 출력한다. 상기 칩이네이블 신호(CEb)는 플래쉬 메모리(1)에 칩 선택 상태를 나타내고, 리드 이네이블 신호(REb)는 외부 입출력 단자(i/o0~i/o7)로부터의 리드 동작을 지시 해, 라이트 이네이블 신호(WEb)는 외부 입출력 단자(i/o0~i/o7)로부터의 라이트 동작을 지시 한다. 커멘드 래치 이네이블 신호(CLE)는 외부에서 외부 입출력 단자(i/o0~i/o7)에 커멘드가 공급되는 것을 의미하고 어드레스 래치 이네이블 신호(ALE)는 외부에서 외부 입출력 단자(i/o0~i/o7)에 어드레스 신호가 공급되는 것을 의미한다. 상기 준비·비지 신호(R/Bb)는 플래쉬 메모리 어레이(FARY0~FARY3)의 어느 한쪽에 대해서 소거, 기입, 또는 독출 동작중인 것(비지 상태)을 로 레벨(L)에 의해 나타낸다. 플래쉬 메모리 어레이(FARY0~FARY3)에 대한 비지 상태 또는 준비 상태는 후술의 스테이터스 정보를 독출하는 것에 의해 외부로부터 인식 가능하게 이루어져 있다.
상기 제어부(CNT)는, 상기 스트로브 신호의 상태에 따라 외부와의 신호 인터페이스 기능등을 제어하고 또, 입력된 커멘드에 따라서 내부 동작을 제어한다.
상기 각각의 플래쉬 메모리 어레이(FARY0~FARY3)는, 매트릭스 배치된 다수의 불휘발성 메모리 셀을 가진다. 이 불휘발성 메모리 셀은, 특별히 제한되지 않지만, 공지의 플로팅 게이트형 트랜지스터 1개로 1개의 메모리 셀을 구성한다. 예를 들면 불휘발성 메모리 셀은, 웰 영역에 형성된 소스 및 드레인과 소스와 드레인의 사이의 채널 영역에 터널 산화막을 개입시켜 형성된 플로팅 게이트, 그리고 플로팅 게이트에 층간 절연막을 개입시켜 겹쳐진 콘트롤 게이트에 의해 구성된다. 콘트롤 게이트는 워드 라인에, 드레인은 비트선에, 소스는 소스선에 접속된다. 도 1에서는 1개의 불휘발성 메모리 셀(MC)과 1개의 비트선(G－BL)이 대표적으로 도시되어 비트선(G－BL)의 일단에는 스태틱 래치 회로로 구성되는 센스 래치(SL)가 접속된다.
도 1의 플래쉬 메모리(1)에서는 기억 정보의 512 바이트를 1 섹터로 부른다. 기입 및 독출의 정보 기억 단위는 2048 바이트(=4 섹터)이고, 이 단위를 1 페이지로 부른다. 1024 바이트를 1킬로바이트로도 적는다. 1 페이지는 페이지 어드레스로 지정된다. 플래쉬 메모리는 필드 소자 분리 때문에, 소거의 정보 기억 단위는 기입 단위의 2배(=4096 바이트)로 되고 이것을 1 블럭으로 부른다. 소거 모드에 있어서의 짝수 페이지 어드레스의 지정이 블럭의 지정이 된다.
특별히 제한되지 않지만, 플래쉬 메모리(1)에 있어서 불휘발성 메모리 셀은 1개로 2 비트의 정보 기억을 행한다. 이것에 따라서, 각 플래쉬 메모리 어레이(FARY0~FARY3)에 있어서, 워드 라인 1개에 2048 바이트개의 불휘발성 메모리 셀이 접속되고 페이지 어드레스 정보는 대응하는 워드 라인 1개에 접속하는 짝수 번째 또는 홀수 번째의 1024개의 메모리 셀을 지정하고 페이지 어드레스 정보로 지정된 1024개의 메모리 셀에 일대일 대응하도록 1024 바이트개의 센스 래치(SL)가 배열된다. 페이지 어드레스 정보는 메모리 뱅크 전체 중 페이지 어드레스를 지정하고, 그 최하위비트는 페이지 어드레스의 짝수 또는 홀수를 지정하고, 그 상위측은 워드 라인을 지정하고, 최상위 2 비트는 메모리 뱅크를 지정한다. 워드 라인의 선택은 도시를 생략 하는 워드 라인 선택 디코더가 실시하고, 짝수 페이지 또는 홀수 페이지 단위에 의한 비트선의 선택은 도시를 생략하는 우기(偶奇)비트선 셀렉터가 실시되고, 이 우기비트선 셀렉터로 선택된 1024 바이트개의 비트선이 1024 바이트개의 센스 래치(SL)에 접속된다. 소거 모드에서는 짝수 페이지 어드레스가 블럭 어드레스(1 워드 라인 2 페이지분 어드레스)로 간주된다.
앞 불휘발성 메모리 셀의 기억 데이터는 부유 게이트에 축적된 전하량에 따라 메모리 셀의 한계치전압이 변화하는 것을 이용한다. 이 때, 메모리 셀의 한계치전압은 기억 데이터의 값에 따라 소망한 범위에 제한되어 그 반응을 일으키는 최소의 한계치전압 분포를 메모리 한계치분포라 부른다. 예를 들면, 이 예로 불휘발성 메모리 셀은 1개로 2 비트의 정보 기억을 실시하고, 기억 정보의 “01, 00, 10, 11”데이터에 대응하는 4 종류의 메모리 한계치 전압분포가 결정되어 있다. 즉, 하나의 메모리 셀의 정보 기억 상태는, 제 4 반응을 일으키는 최소의 한계치 전압(Vth4) 상태로서의 소거 상태(“11”), 제 1 한계치전압(Vth1) 상태로서의 제 1의 기입 상태(“10”), 제 2 한계치전압(Vth2) 상태로서의 제 2의 기입 상태(“00”), 제 3 한계치전압(Vth3) 상태로서의 제 3의 기입 상태(“01”)중에서 선택된다. 특별히 제한되지 않지만, 한계치전압은, Vth4＜Vth1＜Vth2＜Vth3의 관계를 가진다. 모두 4 방법의 정보 기억 상태는, 2 비트의 데이터에 의해 결정되는 상태가 된다. 상기 메모리 한계치 분포를 구하는 것은, 소거 후의 기입 동작시에 워드 라인에 인가하는 기입 베리파이 전압을 서로 다른 3 종류의 전압으로 설정해, 이들의 3 종류의 전압을 차례차례 바꾸어 3회로 나누어 기입 동작을 행한다. 그들 3회로 나눈 개개의 기입 동작에 있어서 기입 선택의 비트선에는 0 V, 비선택의 비트선에는 1 V를 인가한다. 특별히 제한되지 않지만, 워드 라인은 예를 들면 17 V가 된다. 상기 기입 고전압 인가 시간을 길게함에 따라 메모리 셀의 한계치전압이 상승된다. 3 종류의 기입 한계치전압 제어는 그러한 고전압 상태의 시간 제어, 게다가 워드 라인에 인가하는 고전압의 레벨 제어에 의해 행할 수가 있다. 비트선에 0 V를 인가할지, 1 V를 인가할지는, 센스 래치 회로(SL)에 래치 시키는 기입 제어 정보의 논리치로 결정된다. 예를 들면 센스 래치 회로(SL)의 래치 데이터가 논리치 “1”으로 기입비선택, 논리치 “0”으로 기입 선택이 되도록 제어된다. 기입 동작시에 센스 래치(SL)에 “1”또는 “0”의 어느 쪽을 세트 할지는 기입을 행해야 할 기입 한계치전압 상태에 따라 제어부(CNT)가 버퍼 메모리상의 기입 데이터에 따라서 결정한다.블럭 일괄 소거시에는, 선택 워드 라인이 -16 V로 되고, 비선택 워드 라인이 0 V로 되고 선택 비트선은 2 V가 된다. 기억 정보의 독출은, 워드 라인에 인가하는 워드 라인 선택 레벨로서의 전압을 3 종류 설정하고 3 종류의 워드 라인 선택 레벨을 차례차례 변경하면서 최대 3회의 독출동작을 실시해, 개개의 독출 동작으로 메모리 셀로부터 독출되는 2치(1 비트)의 치에 근거해 2 비트의 기억 정보를 판정한다.
상기 플래쉬 메모리 어레이(FARY0~FARY3)에 대한 소거, 기입 및 독출의 제어는 상기 제어부(CNT)가 행한다.
버퍼 메모리(BMRY0~BMRY3)는, 예를 들면 SRAM(Static Random Access Memory)에 의해 구성되어 외부에서 외부 입출력 단자(i/o0~i/o7)에 2치로 입력되는 기입 데이터 및 외부 입출력 단자(i/o0~i/o7)로부터 출력하는 2치의 독출데이터를 일시적으로 보존한다. 메모리 뱅크마다 버퍼 메모리(BMRY0~BMRY3)는 2 분할되고 있어서 메모리 뱅크마다 버퍼 메모리(BMRY0~BMRY3)는 대응하는 각각의 플래쉬 메모리 어레이에 있어서의 기입 단위 및 독출 단위에 동일한 최저한의 기억용량을 갖춘다. 예를 들면, 플래쉬 메모리(1)의 경우, 기입 정보 단위 및 독출 정보 단위가 1 페이지(=2 K바이트)이기 때문에, 온-칩버퍼로서의 각각의 버퍼 메모리(BMRY0~BMRY3)는 2 K바이트의 기억용량을 가진다. 전술한 바와 같이, 버퍼 메모리(BMRY0~BMRY3)는 각 메모리 뱅크에 1조 배치되어 동일 메모리 뱅크에 배치된 버퍼 메모리는 동일 플래쉬 메모리 어레이에 우선적으로 대응되어 이용된다. 동작 모드에 따라서는 우선적으로 대응되지 않는 버퍼 메모리를 이용하는 경우도 있다. 그 제어는 커멘드와 어드레스 신호에 따라서 상기 제어부(CNT)가 제어한다.
플래쉬 메모리 어레이와 버퍼 메모리의 사이의 데이터 입출력은 8 비트 단위로 행해진다. 플래쉬 메모리 어레이(FARY0~FARY3)에 있어서 8 비트 단위의 센스 래치(SL)의 선택은 도시를 생략하는 센스 래치 선택 회로로 행한다. 버퍼 메모리(BMRY0~BMRY3)는 8 비트 단위로 액세스 가능하게 된다. 플래쉬 메모리 어레이(FARY0~FARY3)와 버퍼 메모리(BMRY0~BMRY3)의 사이의 데이터 전송, 및 버퍼 메모리(BMRY0~BMRY3)에 대한 액세스 제어는, 외부로부터 주어지는 커멘드 및 액세스 어드레스 정보 등에 기초를 있어서 제어부(CNT)가 행한다.
도 2에는 플래쉬 메모리(1)에 있어서의 어드레스, 데이터 및 커멘드 코드의 전달 경로의 상세가 예시된다. 외부 입출력 단자(i/o0~i/o7)에 공급된 커멘드 코드는 제어부(CNT)에 입력된다.
외부 입출력 단자(i/o0~i/o7)에 주어진 외부 어드레스 정보는 어드레스 버퍼(ABUF, 10)에 공급된다. 어드레스 버퍼(10)에 입력된 어드레스 정보는, 메모리 뱅크(BNK0~BNK3) 전체 중에서 플래쉬 메모리 어레이의 페이지 어드레스를 지정하는 페이지 어드레스 정보, 버퍼 메모리의 액세스 선두 어드레스 정보(버퍼 선두 컬럼 어드레스 정보) 등을 포함하고, 그러한 어드레스 정보는 도시를 생략 하는 어드레스 래치 회로에 래치된다. 어드레스 버퍼는 플래쉬 어드레스 카운터(FAC, 11), 버퍼 어드레스 카운터(BAC, 12)를 가진다. 플래쉬 어드레스 카운터(11)는 1 페이지 분의 센스 래치을차례차례 바이트 단위로 선택하기 위한 어드레스 신호를 생성하는 어드레스 카운터이다. 버퍼 어드레스 카운터(12)는 버퍼 선두 컬럼 어드레스 정보(단순히 컬럼 어드레스로도 칭한다) 등이 프리 세트되어 프리 세트치 또는 카운터리셋트값을초기치으로서 차례차례 8 비트 단위로 버퍼 메모리의 액세스 어드레스 신호를 생성하는 어드레스 카운터이다. 플래쉬 메모리 어레이(FARY0~FARY3)에는 상기 페이지 어드레스 정보 및 플래쉬 어드레스 카운터(11)의 출력이 공급된다. 버퍼 어드레스 카운터(12)의 출력은 버퍼 메모리(BMRY0~BMRY3)의 어드레스 버퍼(버퍼부어드레스 버퍼=BABUF, 13a~13d)에 공급된다. 그곳으로부터 버퍼 메모리(BMRY0~BMRY3)에 공급된다.
외부 입출력 단자(i/o0~i/o7)에 주어진 기입 데이터는 버퍼 메모리(BMRY0~BMRY3) 중 1개의 버퍼 메모리(BMRYi)(I=0~3)에게 전해진다. 버퍼 메모리(BMRYi)로부터 독출되는 데이터는 대응하는 버퍼 메모리(BMRYi)의 데이터 버퍼(버퍼부데이터 버퍼=BDBUF, 14a~14d), 데이터 멀티플렉서(MPX, 15), 데이터 버퍼(DBUF, 16)을 경유해 외부 입출력 단자(i/o0~i/o7)로부터 외부로 출력된다.
버퍼 메모리(BMRY~BMRY3)와 플래쉬 메모리 어레이(FARY0~FARY3)의 사이에는 8 비트 단위로 데이터의 입출력을 실행한다.
도 3에는 외부 입출력 단자(i/o0~i/o7)와 버퍼 메모리(BMRY)(i=0~3) 간에 있어서의 데이터 전송 형태가 예시된다. 플래쉬 메모리(1)에 대한 독출 동작에 있어서, 페이지 어드레스 정보에 근거해 선택된 플래쉬 메모리 어레이(FARYi)의 기억 정보를 일시적으로 보관 유지하는 버퍼 메모리(BMRYi)는 외부 입출력 단자(i/o0~i/o7)와 인터페이스되어 특별히, 페이지 어드레스 정보등에 근거해 선택된 하나의 버퍼 메모리(BMRYi) 중 좌측의 버퍼 메모리(BMRYi,L)는 외부 입출력 단자 (i/o0~i/o3)와 인터페이스 되고, 페이지 어드레스 정보등에 근거해 선택된 하나의버퍼 메모리(BMRYi)중 우측의 버퍼 메모리(BMRYi,R)는 외부 입출력 단자(i/o4~i/o7)와 인터페이스 되어 기억 정보가 외부에 독출된다. 또, 플래쉬 메모리(1)에 대한 기입 동작에 있어서, 외부 입출력 단자(i/o0~i/o3)에게 전하는 기입 데이터는 페이지 어드레스 정보등에 근거해 선택된 하나의 버퍼 메모리(BMRYi) 중 좌측의 버퍼 메모리(BMRYi,L)에 일시적으로 보관 유지되고, 외부 입출력 단자(i/o4~i/o7)에 전해지는 기입 데이터는 페이지 어드레스 정보등에 근거해 선택된 하나의 버퍼 메모리(BMRYi) 가운데 우측의 버퍼 메모리(BMRYi)(R)에 일시적으로 보관 유지된다.
도 4에는 버퍼 메모리(BMRYi)와 플래쉬(FARYi)의 사이에 있어서의 데이터 전송 형태가 예시된다. 플래쉬 메모리(1)에 대한 액세스 동작에 있어서, 메모리 뱅크(BNKi)를 지정한 기입 동작에 있어서, 페이지 어드레스 정보등에 근거해 지정된 버퍼 메모리(BMRYi)가 일시적으로 보관 유지하는 기입 정보가 페이지 어드레스 정보등에 근거해 지정된 플래쉬 메모리 어레이(FARYi)에 기입된다. 또, 플래쉬 메모리(1)에 대한 액세스 동작에 있어서, 메모리 뱅크(BNKi)를 지정한 독출 동작에 있어서, 페이지 어드레스 정보등에 근거해 지정된 플래쉬 메모리 어레이(FARYi)로부터의 기억 정보가 페이지 어드레스 정보에 근거해 지정된 버퍼 메모리(BMRYi)에 일시적으로 보관 유지된다.
도 5에는 플래쉬 메모리(1)에 있어서의 액세스 처리의 종별이 예시된다. FARY는 플래쉬 메모리 어레이(FARY0~FARY3)를 총칭한다. BMRY는 버퍼 메모리(BMRY0~BMRY3)를 총칭한다. MCNT는 플래쉬 메모리(1)의 외부에 배치되는 플래쉬 메모리 콘트롤러를 의미한다. 상기 제어부(CNT)는, 외부와 상기 버퍼 메모리(BMRY)와의 사이의 제 1 액세스 처리와 상기 플래쉬 메모리 어레이(FARY)와 상기 버퍼 메모리(BMRY)의 사이의 제 2 액세스 처리를 각각 따로 따로 외부로부터 지시를 받아 제어 가능하다. 제 1 액세스 처리는 외부로부터 버퍼 메모리(BMRY)에 데이터를 기입하는 버퍼 프로그램 처리(BPGM)와 버퍼 메모리(BMRY)로부터 외부로 데이터를 독출하는 버퍼 리드 처리(BRD)로 크게 구분된다. 제 2 액세스 처리는 버퍼 메모리(BMRY)의 기억 정보를 플래쉬 메모리 어레이(FARY)의 소정 에리어에 기입하는 플래쉬 프로그램 처리(FPGM)와 플래쉬 메모리 어레이(FARY)의 소정 에리어를 소거하는 플래쉬 일레이즈 처리(FERS)와 플래쉬 메모리 어레이(FARY)의 소정 에리어의 기억 정보를 독출하여 버퍼 메모리(BMRY)에 보관 유지시키는 플래쉬 리드 처리(FRD)로 크게 구별된다. 그 외에, 제어부(CNT)는 제 3 액세스 처리로서 플래쉬 메모리 어레이의 소정 에리어의 기억 정보를 2치정보로서 외부에 직접 독출하여 다이렉트 플래쉬 액세스 처리(DFA)를 제어한다. 여기서, 직접이라는 것은 기억 정보에 대한 2치와 4치의 사이의 변환 처리를 거치지 않는 것을 의미한다.
도 6에는 제 1 액세스 처리 및 제 2 액세스 처리의 지시 형태의 개략이 예시된다.
동 도에 있어서 20은 어드레스 커멘드를 총칭하고, Com1는 어드레스 커멘드 코드 등의 제 1 커멘드 코드를 총칭하고, CA는 상기 버퍼 선두 컬럼 어드레스 정보를 의미하고, PA는 페이지 어드레스 정보를 의미한다. 21은 상기 제 2 액세스 처리로서의 상기 플래쉬 리드 처리를 지시하는 액세스 커멘드를 총칭한다. Com2는 액세스 커멘드등을 구성하는 제 2 커멘드 코드를 의미한다. 도 6의 A란에 있어서 22는 제 1 액세스 처리로서의 상기 버퍼 리드 처리(BRD)의 지시를 나타낸다. 버퍼 리드 처리(BRD)의 지시는, 예를 들면 커맨드 래치 디스에이불(CLE=L) 및 어드레스 래치 디스에이불(ALE=L) 상태에 있어서의 리드 이네이블 상태(REb=L)로 전한다. 상기 액세스 커멘드(21)로 지시되는 플래쉬 리드 처리(FRD)의 대상이 되는 기억 정보가 페이지 어드레스 정보로 지정되어 플래쉬 메모리 어레이(FARYi)로부터 버퍼 메모리(BMRYi)에 전송 완료되는 상태는, 플래쉬 메모리(1)의 외부에 준비·비지 신호(R/Bb)의 제 1 상태인 준비 상태(R/Bb=L)로 지시된다. 버퍼 리드 처리(BRD)의 지시 (22)는 준비·비지 신호(R/Bb)의 준비 상태를 기다려 외부로부터 주어진다. 버퍼 리드 처리(BRD)의 지시(22)가 주어지면 상기 버퍼 선두 컬럼 어드레스 정보에 근거해 지정된 데이터가 리드 이네이블 신호(REb)의 클럭 변화에 동기 해 버퍼 메모리(BMRYi)로부터 외부로 출력된다. 출력 데이터는 Dout로서 도시된다.
도 6의 B란에 있어서 23은, 제 1 액세스 처리로서의 상기 버퍼 프로그램 처리(BPGM)의 지시를 나타낸다. 버퍼 프로그램 처리(BPGM)의 지시 23은, 예를 들면 커맨드 래치 디스에이불(CLE=L) 및 어드레스 래치 디스에이불(ALE=L) 상태에 있어서의 라이트 이네이블 상태(WEb=L)로 주어진다. 버퍼 프로그램 처리(BPGM)의 지시 23이 주어지면 페이지 어드레스 정보로 특정되는 메모리 뱅크(BNKi)의 버퍼 메모리(BMRYi)에 상기 버퍼 선두 컬럼 어드레스 정보를 선두 어드레스로서 차례차례 라이트 이네이블 신호(WEb)의 클럭 변화에 동기 해 입력 데이터(Din)가 격납된다. 24는 상기 제 2 액세스 처리로서의 상기 플래쉬 프로그램 처리(FPGM)를 지시하는 액세스커멘드를 총칭한다. 플래쉬 프로그램 처리(FPGM)를 지시받으면 버퍼 메모리(BMRYi)의 기억 정보가 페이지 어드레스 정보로 지정된 플래쉬 메모리 어레이(FARYi)의 페이지 어드레스에 기입된다. 이 기입 동작이 완료될 때까지, 상기 준비·비지 신호(R/Bb)가 비지 상태가 된다.
도 6의 C란은 도 6의 A란에 있어서의 제 2 액세스 처리로서의 상기 플래쉬 리드 처리(FRD)를 지시하는 액세스 커멘드(21)가 생략되고 어드레스 커멘드(20) 직후에 제 1 액세스 처리로서의 상기 버퍼 리드 처리(BRD)가 지시된다(22). 이 액세스 처리의 지시 형태에 대해서는, 어드레스 커멘드(20)의 페이지 어드레스 정보에 따라 결정된 메모리 뱅크(BNKi)에 있어서의 버퍼 메모리(BMRYi)로부터 상기 버퍼 선두 컬럼 어드레스 정보를 선두 어드레스로서 차례차례 리드 이네이블 신호(REb)의 클럭 변화에 동기 해 데이터(Dou)t가 출력된다. 이 때에는, 제 2 액세스 처리 (21)를 지시받고 있지 않기 때문에, 플래쉬 메모리 어레이(FARYi)에 대한 액세스는 행해지지 않는다. 이미 버퍼 메모리(BMRYi)가 보관 유지하고 있는 데이터를 독출하는 경우에는 A란과 같이 플래쉬 메모리 어레이(FARYi)로부터 버퍼 메모리(BMRYi)로의 데이터 전송이 완료할 때까지의 비지 상태를 일으키지 않기 때문에, 리드해야 할 데이터의 외부 출력 동작 타이밍이 빨리 이루어진다.
도 6의 D란은 도 6의 B란에 있어서의 제 1 액세스 처리로서의 상기 버퍼 프로그램 처리(BPGM)의 지시 23이 생략되고 어드레스 커멘드 직후에 제 2 액세스 처리로서의 상기 플래쉬 프로그램 처리(FPGM)의 지시 24가 주어진다. 이 액세스 처리의 지시 형태에 대해서는, 어드레스 커멘드(20)의 페이지 어드레스 정보에 따라 결정된 메모리 뱅크(BNKi)에 있어서의 버퍼 메모리(BMRYi)의 기억 정보가, 페이지 어드레스 정보로 지정되는 플래쉬 메모리 어레이(FARYi)의 페이지에 기입된다. 이 때에는, 제 1 액세스 처리(23)를 지시받고 있지 않기 때문에, 외부로부터 버퍼 메모리(BMRYi)에 기입 데이터의 공급 받을 필요는 없다. 이미 버퍼 메모리(BMRYi)가 보관 유지하고 있는 데이터를 플래쉬 메모리 어레이(FARYi)에 기입하는 경우, B란과 같은 외부로부터의 기입 데이터의 전송을 받을 필요가 없기 때문에, 플래쉬 메모리 어레이(FARYi)에 대한 기입 완료까지의 기간을 단축할 수가 있다.
도 7에는 플래쉬 메모리(1)에 있어서의 커멘드 체계의 구체적인 예가 나타난다. Com1의 란에는 어드레스 커멘드 코드 등이 예시되고 Com2의 란에는 액세스 커멘드 코드 등이 예시된다. 플래쉬 메모리(1)에서는 버퍼 메모리(BMRYi)에 대한 클리어는 명시적으로 행한다. 도 6의 C란 및 D란에서 설명한 처리를 가능하게 하기에는 유의의 데이터가 버퍼 메모리(BMRYi)에 남아 있지 않으면 안된다. 이것을 보증하기 위함이다. 예를 들면, No. 22의 버퍼 클리어 커멘드를 실행함으로써, 모든 버퍼 메모리(BMRY0~BMRY3)의 기억 정보를 클리어한다. 이 버퍼 클리어 커멘드에 있어서의 Com1의 커멘드 코드 “FEH”가 버퍼 클리어의 동작 지시를 준다. 도 8에는 상기 버퍼 클리어 커멘드에 의한 클리어 처리의 내용이 모식적으로 나타난다.
도 7에 있어서 Com1에 어드레스 커멘드 코드 “80 H”를 수반할 때는 페이지 어드레스 정보(PA)에 근거해 결정되는 버퍼 메모리에 대해서 미리 클리어 처리를 행하고 나서 데이터 전송 처리로 옮긴다. 단, 80 H를 선두로 하는 어드레스 커멘드가 연속할 때는 제 1회째만 클리어 처리를 수반한다. 어드레스 커멘드 코드의 “00H”를 따를 때는 클리어 처리는 실행되지 않는다.
도 7에 있어서, 플래쉬 메모리 어레이에 대한 기본적인 기입의 커멘드 코드는 “10 H”, “16 H”로 되고 플래쉬 메모리 어레이에 대한 기본적인 독출의 커멘드 코드는 “30 H”가 된다. 그들 커멘드 코드에 의한 기입 또는 독출은 1~4 페이지의 범위에서 임의로 된다. 복수 페이지의 기입 또는 독출에 필요한 페이지 어드레스 정보 등은 “00 H”나“80 H”를 선두로 하는 어드레스 커멘드를 복수 반복하면 좋다. 복수 페이지의 기입에 필요한 기입 데이터는 예를 들면 페이지 어드레스 정보를 입력할 때마다 제 1 액세스 처리의 지시에 따라서 입력하면 좋다. 플래쉬 메모리 어레이(FARYi)로부터 버퍼 메모리(BMRYi)에 전송된 기억 정보의 외부 독출은 전술한 제 1 액세스 처리의 지시에 따라서 행하면 좋지만, 복수 페이지의 기억 정보를 복수의 버퍼 메모리(BMRYi)로부터 차례차례 독출 할 경우에는, 도 7의 커멘드 No. 2 및 3에 예시되는 랜덤 엑세스 커멘드를 이용하고, 버퍼 메모리의 임의 컬럼 어드레스를 기점으로 데이터의 외부 독출을 행하는 것도 가능하다. 기점이 되는 임의 컬럼 어드레스는 상기 CA로 지정되고 지정된 버퍼 선두 컬럼 어드레스 정보는 도 2의 버퍼 어드레스 카운터(12)에 프리 세트되어 차례차례 갱신된다. 도 9에는 상기 1~4 페이지의 임의 페이지에 대한 기입 또는 독출 처리의 내용이 모식적으로 나타난다.
기입이나 독출 처리에 있어서, 버퍼 메모리는 동일 뱅크의 플래쉬 메모리 어레이와 우선적으로 대응된다. 즉, 우선적인 대응 관계에서는 페이지 어드레스 정보로 메모리 뱅크(BNKi)가 지정되면, 그 지정은 동일 뱅크의 플래쉬 메모리 어레이(FARYi)와 버퍼 메모리(BMRYi)의 지정으로 간주된다. 이 우선적인 대응 관계인가 아닌가는 특별히 제한되지 않지만 액세스 커멘드의 커멘드 코드로 결정된다. 도 7에 있어서, Com2의 액세스 커멘드 코드 “31 H”, “12 H”, “17 H”의 경우에 비우선적인 대응 관계가 선택되고 그 외로는 우선적인 대응 관계가 선택된다. 비우선적인 대응 관계에 있어서도 플래쉬 메모리 어레이(FARY0~FARY3)와 버퍼 메모리(BMRY0~BMRY3)의 대응 관계는 미리 결정되어 있다. 즉, 플래쉬 메모리 어레이(FARY0, FARY1, FARY2, FARY3)는, 버퍼 메모리(BMRY2, BMRY3, BMRY0, BMRY1)에 비우선 대응된다. 도 10에는 플래쉬 메모리 어레이에 대한 버퍼 메모리의 우선적인 대응 관계와 비우선적인 대응 관계가 예시된다.
또한, 특별히 도시는 하지 않지만, 플래쉬메모리어레이에 대한 우선 대응 관계에 있는 버퍼 메모리의 접속과 비우선 대응 관계에 있는 버퍼 메모리의 접속이라는 것은, 상호의 접속을 배타적으로 전환변환 스위치에 의해 선택 가능하게 이루어져 있다.
플래쉬 메모리 어레이에 대한 기입 또는 독출 동작에서는 특별히 4 페이지 지정의 동작에 대해서 전용의 액세스 커멘드가 준비된다. 4 페이지 기입의 액세스 커멘드 코드는 “13 H”, “18 H”이고, 4 페이지 독출의 액세스 커멘드 코드는 “30 H”이다. 도 11에는 상기 4 페이지 기입 또는 독출 처리의 내용이 모식적으로 나타난다.
도 7에 있어서, 플래쉬 메모리 어레이에 대한 소거의 기본적인 커멘드 코드는 “D0H”가 된다. 2 페이지 단위로 최대 8 페이지까지 병렬 소거를 지시 할 수가있다. 그 커멘드 코드에 의한 소거는 2~8 페이지의 범위에서 임의가 된다. 복수 페이지의 소거에 필요한 페이지 어드레스 정보 등은 “60 H”를 선두로 하는 어드레스 커멘드를 복수 반복하면 좋다. 도 12에는 상기 2~8 페이지의 임의 페이지에 대한 소거 처리의 내용이 모식적으로 나타난다.
플래쉬 메모리 어레이에 대한 소거 동작에서는 특별히 8 페이지 지정의 동작에 대해서 전용의 액세스 커멘드가 용의된다. 8 페이지 소거의 액세스 커멘드 코드는 “D1H”이다. 도 13에는 상기 8 페이지 소거 처리의 내용이 모식적으로 나타난다.
도 7에 있어서 커멘드 No. 20은 다이렉트 플래쉬 액세스 커멘드(2치 독출 커멘드)이고, 1개의 메모리 셀에 기억되고 있는 2 비트의 기억 정보를 1 비트의 기억 정보로서 독출한다. 도 14에는 다이렉트 플래쉬 액세스 처리의 내용이 모식적으로 나타난다.
플래쉬 메모리(1)는 플래쉬 메모리 어레이(FARYi) 마다 스테이터스 정보를 스테이터스 레지스터로 갖고, 도 7의 Com1의 커멘드 코드 7*H(70 H~76 H)에 의해 스테이터스 정보를 외부에 독출할 수 있다. 요컨데, 플래쉬 메모리 어레이(FARYi) 마다 준비 상태와 비지 상태, 더욱, 기입 패스/페일 등의 상태를 외부에서 파악할 수가 있다. 이것에 의해, 플래쉬 메모리(1)에 있어서 동작되고 있지 않는 메모리 뱅크에 대한 액세스 처리의 지시, 혹은 소거 동작중의 메모리 뱅크(BNKi)에 대한 제 1 처리의 지시등을 용이하게 행하는 것이 가능하게 된다.
도 15에는 어드레스 커멘드와 제 1 및 제 2의 액세스 처리의 지시에 응답하는 제어의 상태 천이도가 예시된다. 그 상태 천이 제어는 상기 제어부(CNT)의 제어 내용이 된다. 도 15에 있어서 해칭된 제어 상태는 비지 상태가 된다.
독출 동작 제어를 설명한다(4 Page Read［30H］). 어드레스 커멘드(어드레스 지정 커멘드) 코드 “00 H”를 이용해 독출 페이지의 어드레스를 지정한다. 어드레스는 CA와 PA의 순서로 지정된다. 다음에 플래쉬계 독출 커멘드 30 H(31 H, 3 AH)를 이용해, 어드레스 커멘드로 지정된 메모리 셀의 데이터를 선택페이지에 대응하는 온-칩버퍼로서의 버퍼 메모리(BMRYi)에 전송한다. 전송중의 스테이터스는 비지가 된다. 플래쉬계 독출 커멘드의 실행이 완료된 후, 리드 이네이블 신호(REb)의 변화에 동기 해, 버퍼 메모리(BMRYi)의 기억 정보를 외부에 출력한다. 복수 페이지를 독출 대상으로 하는 경우에는 어드레스 커멘드 “00 H”를 반복하면 좋다. 플래쉬 메모리 어레이로부터 기억 정보를 버퍼 메모리(BMRYi)에 독출 동작(Flash→Buffer)을 완료한 후, 리드 이네이블 신호(REb)를 클럭 변화시키면 이것에 동기 해, 버퍼 메모리(BMRYi)의 기억 정보가 선두에서 외부로 출력된다. 이 리드 이네이블 신호(REb)의 클럭 변화전에, 도 7의 No. 2 또는 No. 3의 커멘드 코드가 투입되면 그 CA에 의해 지정되는 컬럼 어드레스를 선두로 하는 데이터 출력이 가능하게 된다.
기입 동작 제어에 대해서 설명한다(Page Program［10H］). 어드레스 지정 커멘드 “80 H”또는“00 H”를 이용해 기입하는 페이지의 어드레스를 지정한다. 어드레스는 CA, PA의 순서로 입력된다. 그리고, 라이트 이네이블 신호(WEb)의 클럭 변화에 동기 해 외부에서 기입 데이터를 선택페이지에 대응하는 버퍼 메모리(BMRYi)에 입력한다. 외부에서 기입 데이터의 입력이 완료하면, 플래쉬계 기입 커멘드(10 H 또는 12 H) 등을 이용해, 상기 어드레스 커멘드로 지정된 페이지에 버퍼 메모리(BMRYi) 상의 기입 데이터를 전송한다. 전송중의 스테이터스는 비지가 된다. 기입 종료후, 70 H 등의 커멘드를 이용해 스테이터스 코드를 확인 가능하다.
개서 동작 제어에 대해서 설명한다(Read-Program Back［35H-15H(10H)］). 어드레스 커멘드 “00 H”와 액세스 커멘드 “35 H”에 의해 페이지 어드레스의 데이터가 플래쉬 메모리 어레이(FARYi)로부터 버퍼 메모리(BMRYi)에 독출되고 이 후, 버퍼 메모리(BMRYi) 상에서 개서하는 데이터의 컬럼 어드레스가 어드레스 커멘드 “85 H”에 부수하는 CA에 의한 버퍼 선두 컬럼 어드레스 정보에 따라서 지정되고, 지정된 컬럼 어드레스의 데이터가 버퍼 메모리(BMRYi)에 입력된다. 이 후, 액세스 커멘드 “15 H”에 의해 버퍼 메모리(BMRYi)의 데이터가 플래쉬 메모리 어레이(FARYi)의 페이지 어드레스에 다시 쓴다. 이것에 의해 플래쉬 메모리 어레이(FARYi)의 임의 영역에 대한 개서가 가능하게 된다.
소거 동작 제어에 대해서 설명한다(Block Erase［D0H］, 4 Block Erase［D1H］). 어드레스 지정 커멘드 60 H를 이용해 소거하는 블럭의 어드레스를 지정한다. 복수 블럭 소거를 행하는 경우에는 그 처리를 반복한다. 어드레스는 PA를 지정하고, 칩 내부에서 블럭 어드레스로 변환된다. 다음에, 플래쉬계 소거 커멘드(D0H 또는 D1H)를 이용해, 상기 어드레스 커멘드로 지정된 블럭의 소거를 행한다. 소거중의 스테이터스는 비지가 된다. 소거가 종료하면 70 H등의 커멘드를 이용해 스테이터스 코드를 확인한다. 또 D0H 등의 플래쉬계 소거 커멘드의 실행중은 여기에 병행하여, 이용되지 않는 버퍼 메모리에 대해서 외부와의 사이에 데이터의 입출력이 가능하게 된다 (백그라운드·데이터·액세스).
2치 독출 동작(다이렉트 플래쉬 액세스)에 대해서 설명한다(Direct Flash Access［3AH］). 버퍼 메모리의 액세스 커멘드 코드 “3 AH”가 지정되었을 경우, 1개의 메모리 셀에 기억되고 있는 2 비트의 기억 정보를 1 비트의 기억 정보로서 독출한다. 즉, 다이렉트 플래쉬 액세스 대상의 메모리 셀에 대한 정보 기억은, 독출 동작 마진을 크게 취하는 것을 고려해, 소거 상태 또는 한계치전압의 가장 높은 제 3의 기입 상태의 2방법의 상태에서 선택한다. 독출 동작에서는 소거 상태와 제 3의 기입 상태의 사이의 한계치전압을 독출하여 워드 라인 전압으로 하여, 그에 따라 독출된 기억 정보를 2치의 기억 정보에 대한 독출 데이터로서 그대로 이용한다.
클리어 커멘드에 대해서 설명한다(Buffer Clear). 클리어 커멘드 코드 “FEH”에서는, 모든 버퍼 메모리(BMRY0~BMRY3)를 일괄로 클리어 한다. 특별히 제한되지 않지만, 여기에서는 전체 기억 정보를 논리치 “0”으로 하는 것을 클리어라 한다. 플래쉬 메모리 어레이(FARY0~FARY3)에 있어서 논리치 “0”의 기입 데이터는 기입 저지의 논리치가 된다. 버퍼 메모리(BMRY0~BMRY3)의 클리어 커멘드를 준비함으로써, 1 페이지중의 임의 소영역의 기입(=추가 기입)을 고속화할 수 있다. 추가 기입을 행하는 경우, 버퍼 메모리(BMRY0~BMRY3)의 클리어 커멘드가 없으면 기입을 실시하지 않는 영역에 기입 금지를 의미하는 더미 데이터(논리치“0”의 패턴)를 입력할 필요가 있다. 그리고 라이트 이네이블 신호(WEb)를 기입 단위만 클럭 변화시킬 필요가 있다. 이것에 대해서 버퍼 메모리(BMRY0~BMRY3)의 클리어 커멘드가 있으면(자), 버퍼 메모리(BMRY0~BMRY3)를 클리어 한 시점에서, 버퍼 메모리(BMRY0~BMRY3)상에는 기입 금지를 의미하는 더미 데이터가 세트되기 때문에 기입 단위의 데이터 사이즈에 따라 라이트 이네이블 신호(WEb)를 클럭 시켜도 좋다.
뒤이어, 상기 플래쉬 메모리(1)의 액세스 동작에 대해서 전체적인 설명을 행한다.
도 16에는 플래쉬 메모리에 대한 개서 동작이 나타난다. 우측으로 데이터의 흐름이 나타나고, 좌측으로 동작 순서가 나타난다. 여기에서는 소거 단위(2 페이지=4 K바이트)에 의한 개서를 상정하고, 소거 단위에 상당하는 2개의 버퍼 메모리(BMRY)를 온-칩버퍼(4 K) 로 칭한다. 처리①에서는, 메모리 셀 데이터를 독출 커멘드(플래쉬계)로 온-칩버퍼(4 K)에 전송한다. 처리②에서는, 메모리 셀을 소거 커멘드(플래쉬계)로 소거한다. 처리③에서는, 상기 처리②의 동작과 병렬해 기입 데이터를 온-칩버퍼(4 K)에 덧쓰기한다(버퍼계). 처리④에서는 상기 처리② 및 ③이 종료된 후, 계속 온-칩버퍼의 데이터를 기입 커멘드(플래쉬계)로 메모리 셀에 전송한다.
상기 온-칩버퍼(4 K)는 도 1의 버퍼 메모리(BMRY0~BMRY3) 중 2개의 버퍼 메모리(BMRYi, BMRYj)에 상당한다. 도 17에서는 그 점을 명확히 하여 플래쉬 메모리에 대한 개서 동작이 나타난다.
도 17에 있어서, 처리①에서는, 메모리 셀 데이터(=4 K바이트)를 독출 커멘드(플래쉬계)로 온-칩버퍼(BMRYi, BMRYj)에 전송한다. 이 때, 선택 메모리 뱅크의 대응 버퍼 메모리(=2 K바이트, BMRYi)와 병용하여, 비선택 메모리 뱅크의 버퍼 메모리(=2 K바이트, BMRYj)에도 데이터를 퇴피한다. 처리②에서는, 메모리 셀을 소거 커멘드(플래쉬계)로 소거한다. 처리③에서는, 상기 처리②의 동작과 병렬해 기입 데이터를 온칩버퍼 메모리(BMRYi, BMRYj)에 덧쓰기한다(버퍼계). 처리④에서는 상기 처리② 및③이 종료된 후, 계속 온칩버퍼 메모리(BMRYi, BMRYj)의 데이터를 기입 커멘드(플래쉬계)로 메모리 셀에 전송한다.
도 18에는 플래쉬 메모리에 대한 다른 개서 동작이 나타난다. 우측으로 데이터의 흐름이 나타나고 좌측으로 동작 순서가 나타난다. 여기에서는 소거 단위(2 페이지=4 K바이트)에 의한 개서를 상정해, 소거 단위에 상당하는 버퍼 메모리(BMRY)를 온-칩버퍼(4 K) 로 칭한다. 여기에서는, 버퍼 메모리상에서 필요 회수 데이터를 개서하여 플래쉬 메모리 어레이로의 기입을 행한다(=Read-Program Back 모드). 즉, 처리①에서는, 메모리 셀 데이터를 독출 커멘드(플래쉬계)로 온-칩버퍼 BMRY에 전송한다. 처리②에서는, 메모리 셀을 소거 커멘드(플래쉬계)로 소거한다. 처리③에서는, 상기②의 동작과 병렬해 기입 데이터를 온-칩버퍼 BMRY에 덧쓰기한다(버퍼계). 처리④에서는, 변경된 기입 데이터를 재차 온칩버퍼 메모리(BMRY)로 덧쓰기 한다. 버퍼계 커멘드는 플래쉬계 커멘드에 대해서 10배 가깝게 커멘드 실행이 고속으로 되므로, 버퍼계 커멘드의 실행만으로 끝나는 동작은 적극적으로 버퍼계 커멘드만을 이용한다. 처리④에 의한 기입은 필요한 회수만 몇회 행해도 좋다. 처리⑤에서는, 칩의 전원을 끄고 혹은 다음의 어드레스 지정 커멘드가 입력되기 전에 온-칩버퍼(BMRY)의 데이터를 기입 커멘드(플래쉬계)로 메모리 셀에 전송한다. 상기①~⑤의 동작의 사이에 행하는 버퍼 데이터의 변경(=버퍼 데이터 기입)에 대해, 회수제한은 없다. 필요에 따라서 버퍼 데이터의 변경을 실시할 수가 있다.
도 19에는 플래쉬 메모리에 대한 캐쉬 독출 동작이 나타난다. 우측으로 데이터의 흐름이 나타나고 좌측으로 동작 순서가 나타난다. 여기에서는 독출은 페이지 단위(=2 K바이트)로 행해져 버퍼 메모리(BMRYi)로서의 온-칩버퍼는 페이지 단위로 독출 데이터를 받는다. 처리①에서는, 메모리 셀 데이터를 독출 커멘드(플래쉬계)로 온-칩버퍼(BMRYi)에 전송한다. 처리②에서는, 이어서 리드 이네이블 신호(REb)의 클럭 변화에 동기시켜 온-칩버퍼의 데이터를 i/o로부터 외부로 독출한다. 처리③에서는, 같은 페이지를 연속해 독출하는 경우 플래쉬계 독출 커멘드를 사용하지 않고, 리드 이네이블 신호(REb)의 클럭 변화에 동기시켜 온-칩버퍼(BMRYi)상의 데이터를 그대로 i/o로부터 외부로 출력한다. 이 처리는 온-칩버퍼(BMRYi)상의 데이터를 개서할 수 없는 한, 몇 번이라도 실행할 수 있다. 이 때, 어드레스 커멘드로 지정되는 페이지 어드레스가, 온-칩버퍼(BMRYi) 상의 데이터의 페이지 어드레스에 일치(페이지 어드레스 히트)할지, 불일치(페이지 어드레스 미스 히트)할지의 판정은, 플래쉬메모리 외부의 플래쉬 메모리 콘트롤러(MCNT)측에서 행하면, 그러한 판정 결과를 얻기 위한 스테이터스 폴링은 불필요하다. 요컨데, 액세스 요구원인 메모리콘트롤러 그 자체가 페이지 어드레스 히트 또는 페이지 어드레스 미스 히트의 상태를 인식해 액세스 요구를 행하기 때문에, 플래쉬 메모리의 데이터 출력 타이밍이 페이지 어드레스 히트 또는 페이지 어드레스 미스 히트에 따라 상위한 상태를 폴링등에 의해 메모리메모리콘트롤러가 인식하는 것을 기다릴 것도 없다.
도 20에는 플래쉬 메모리에 대한 캐쉬 독출 동작을 위한 페이지 어드레스 히트 및 페이지 어드레스 미스 히트의 판정을 플래쉬 메모리가 행하는 경우의 예를 나타낸다. 우측에는 그를 위한 하드웨어 구성이 예시되고 좌측에는 그 제어 순서가 예시된다.
도 2의 어드레스 버퍼(ABUF, 10)에, 전후 2회의 액세스에 있어서의 각각의 페이지 어드레스 정보를 보관 유지하는 어드레스 래치 회로(30, 31)를 준비한다. 제 1의 어드레스 래치 회로(31)는 현재 동작중의 페이지 어드레스 정보를 보존하고, 제 2의 어드레스 래치 회로(31)에는 하나 전에 동작한 액세스의 페이지 어드레스 정보를 보존한다. 처리①에서는, 메모리 셀 데이터를 독출 커멘드(플래쉬계)가 입력되면, 제 1의 어드레스 래치 회로(30)의 값과 제 2의 어드레스 래치 회로(31)의 값을 비교 회로(32)로 비교한다. 비교 결과는 제어부(CNT)에게 줄 수 있다. 제어 회로(CNT)는 어드레스 래치 회로(30, 31)의 값이 일치하면 플래쉬 메모리 어레이(FARYi)에 대한 데이터 독출 동작을 행하지 않고 , 준비·비지 신호(R/Bb)(혹은 스테이터스)를 준비 상태에 되돌려(③), 버퍼 메모리(BMRYi)의 데이터를 출력 가능하게 이룬다. 계속 제 1 어드레스 래치 회로(30)의 값을 제 2 어드레스 래치 회로(31)에 카피한다.
어드레스 래치 회로(30, 31)의 값이 일치하지 않는 경우, 플래쉬 메모리 어레이(FARYi)의 메모리 셀 데이터를 온-칩버퍼(BMRYi)에 전송한다(처리②). 이 전송중은 비지 상태가 된다. 계속 제 1 어드레스 래치 회로(30)의 값을 제 2 어드레스 래치 회로(31)에 카피한다.
상기 비교 판정 동작중에 있어서, 외부의 플래쉬 메모리 콘트롤러(FCNT)는스테이터스 폴링을 행한다. 준비·비지 신호(R/Bb)로 준비 상태를 확인하면, 리드 이네이블 신호(REb)를 클럭 변화시켜 온-칩의 버퍼 메모리(BMRYi)로부터 i/o에 데이터를 출력시킨다.
도 21에는 카피 기입 동작이 예시된다. 우측으로 데이터의 흐름이 나타나고, 좌측으로 동작 순서가 나타난다. 여기에서는 기입은 페이지 단위(=2 K바이트)로 행해져 버퍼 메모리(BMRYi)로서의 온-칩버퍼는 페이지 단위로 기입 데이터를 플래쉬 메모리 어레이(FARYi)에게 전한다. 동 도에 나타나는 동작은 기입 에러 처리나 데이터 쓰기의 다중화등으로 사용된다. 처리①에서는, 기입 데이터를 온-칩버퍼(BMRYi)에 쓰기 (버퍼계 커멘드). 처리②에서는, 계속 온-칩버퍼(BMRYi)의 데이터를 기입 커멘드(플래쉬계 커멘드)로 플래쉬 메모리 어레이(FARYi)에 전송한다. 처리③에서는, 처리②로 선택한 페이지와는 다른 페이지에, 같은 데이터를 기입하는 경우(요컨데 카피하는 경우), 어드레스 지정 커멘드로 카피하는 곳의 페이지 어드레스를 지정해, 재차 온-칩버퍼(BMRYi)의 데이터를 기입 커멘드(플래쉬계)로 메모리 셀에 전송한다. 이 처리는 온-칩버퍼(BMRYi) 상의 데이터를 개서할 수 없는 한 몇 번이라도 실행할 수가 있다.
뒤이어, 상기 플래쉬 메모리(1)의 액세스 동작 타이밍에 대해서 전체적인 설명을 행한다.
도 22에는 독출 동작 타이밍이 예시된다. 이것은 도 6의 A란의 커멘드 형태의 경우에 대응되고 또, 도 19의 처리① 및 처리②를 경유하는 독출 동작에 대응된다. 도 22에 있어서 Col.Add1 및 Col.Add2는 CA에 상당하고, Raw.Add1 및 Raw.Add2는 PA에 상당한다. 도 22에 있어서의 시간(T1)은 플래쉬 메모리 어레이(FARYi)로부터 데이터를 독출하여 버퍼 메모리(BMRYi)에 전달할 때까지의 동작시간에 상당한다.
도 23에는 캐쉬 독출 동작 타이밍이 예시된다. 이것은 도 6의 C란의 커멘드 형태의 경우에 대응되고 또, 도 19의 처리③에 의한 독출 동작에 대응된다. 어드레스 커멘드가 입력된 후, 플래쉬 메모리 어레이(FARYi)의 동작을 기다릴 필요가 없기 때문에, R/Bb는 비지 상태로 되지 않고, 즉석에서, 외부로의 데이터 출력이 가능하게 된다.
도 24에는 기입 동작 타이밍이 예시된다. 이것은 도 6의 B란의 커멘드 형태의 경우에 대응되고 또, 도 21의 처리① 및 처리②에 의한 기입 동작에 대응된다. 도 24에 있어서 Col.Add1 및 Col.Add2는 CA에 상당하고, Raw.Add1 및 Raw.Add2는 PA에 상당한다. 도 24에 있어서의 시간(T2)는, 버퍼 메모리(BMRYi)가 보관 유지하는 데이터를 플래쉬 메모리 어레이(FARYi)에 기입하는 동작시간에 상당한다.
도 25에는 카피 기입 동작 타이밍이 예시된다. 이것은 도 6의 D란의 커멘드 형태의 경우에 대응되고 또, 도 21의 처리③에 의한 기입 동작에 대응된다. 어드레스 커멘드가 입력된 후, 외부로부터 버퍼 메모리(BMRYi)에 기입 데이터가 전송되는 것을 기다릴 필요가 없기 때문에, 기입 동작 전체에서 필요로 하는 시간이 단축된다.
도 26에는 캐쉬 독출 동작을 위한 페이지 어드레스 비교를 플래쉬 메모리 콘트롤러(MCNT)가 행하는 경우의 타이밍 차트가 나타나고 이것은, 도 19의 처리에 의한 동작에 대응된다. 도 26에 있어서 CA1, CA2는 상기 CA에 상당한다. 플래쉬 메모리 콘트롤러(MCNT)는 연속해 플래쉬 리드 액세스를 행할 때, 이제 리드 액세스 하려고 하는 페이지 어드레스와 직전에 리드 액세스 한 페이지 어드레스를 비교해(S1a), 그 후에, 어드레스 커멘드를 출력한다(S2a). 상기 S1 비교 결과가 불일치한 경우에는, 그 후 플래쉬 메모리 콘트롤러(MCNT)는 플래쉬 리드 액세스를 위한 액세스 커멘드(예를 들면“30 H”)를 출력 하고, 준비·비지 신호(R/Bb)에 의한 스테이터스 폴링으로 준비 상태로의 변화를 기다린다(S3a). 앞서, 플래쉬 메모리 콘트롤러(MCNT)는 지정된 페이지 어드레스로부터 기억 정보를 독출하여 대응 버퍼 메모리(BMRYi)에 독출 데이터를 전송한다. 플래쉬 메모리 콘트롤러(MCNT)는 준비 상태를 검출하면, 리드 이네이블 신호(REb)의 클럭 변화에 동기시켜 버퍼 메모리(BMRYi)로부터 상기 독출 데이터를 외부에 출력시킨다(S4a). 상기 S1a 비교 결과가 일치한 경우에는, 상기 처리 S3a를 생략하고, 즉시, 플래쉬 메모리 콘트롤러(MCNT)는 리드 이네이블 신호(REb)의 클럭 변화에 동기시켜 버퍼 메모리(BMRYi)로부터 상기 독출 데이터를 외부에 출력시킨다(S4a). 직전에 플래쉬 리드 액세스 처리로 액세스 대상 페이지 어드레스의 기억 정보가 이미 대응 버퍼 메모리(BMRYi)에 보관 유지되고 있기 때문이다. 이 캐쉬 리드 처리를 행할 때의 커멘드는 도 7의 No. 2, No. 3의 액세스 커멘드등이어도 괜찮다.
도 27에는 캐쉬 독출 동작을 위한 페이지 어드레스 비교를 플래쉬 메모리가 행하는 경우의 타이밍 차트가 나타나고 이것은 도 20의 처리에 의한 동작에 대응된다. 도 27에 있어서 CA1, CA2는 상기 CA에 상당한다. 플래쉬 메모리 콘트롤러(MCNT)는 플래쉬 리드 액세스를 행할 때, 어드레스 비교를 실시하지 않고 즉시 어드레스 커멘드를 출력한다(S1b). 그 후 플래쉬 메모리 콘트롤러(MCNT)는 플래쉬 리드 액세스를 위한 액세스 커멘드(예를 들면“30 H”)를 출력 하고, 준비·비지 신호(R/Bb)에 의한 스테이터스 폴링으로 준비 상태로의 변화를 기다린다(S2b). 앞서 플래쉬 메모리는, 지정된 리드 액세스 대상 페이지 어드레스와 직전에 리드 액세스 한 페이지 어드레스를 비교한다. 비교 결과가 불일치의 경우에는 플래쉬 메모리는 지정된 페이지 어드레스로부터 기억 정보를 독출하여 대응 버퍼 메모리(BMRYi)에 독출 데이터를 전송하고 나서, 준비·비지 신호(R/Bb)로 준비 상태를 통지한다. 비교 결과가 일치의 경우에는, 플래쉬 메모리는 즉시 준비·비지 신호(R/Bb)로 준비 상태를 통지한다. 즉, 비교 결과의 일치에 의해, 시간(IT)만큼 스테이터스 폴링의 기간이 단축된다. 플래쉬 메모리 콘트롤러(MCNT)는 준비 상태를 검출하면 리드 이네이블 신호(REb)의 클럭 변화에 동기시켜 버퍼 메모리(BMRYi)가 보유하는 데이터를 외부에 출력시킨다(S3b). 이 캐쉬 리드 처리를 행할 때의 커멘드는 도 7의 No. 2, No. 3의 액세스 커멘드등이어도 괜찮다.
도 28에는 플래쉬 메모리(1)에 있어서의 데이터 출력계의 파이프라인이 나타난다. 제 1 액세스 처리에 이용하는 신호 경로에, 외부로부터의 어드레스 정보를 래치하는 어드레스 버퍼(ABUF, 10), 어드레스 버퍼의 출력을 입력해 버퍼 메모리(BMRYi)에 공급하는 버퍼부어드레스 버퍼(BABUF, 13 m(m=a~d)), 버퍼 메모리(BMRYi)로부터 출력되는 데이터를 래치하는 버퍼부데이터 버퍼(BDBUF, 14 m), 버퍼부데이터 버퍼(14 m)의 출력 데이터를 래치 해 외부에 출력하는 데이터 버퍼(DBUF,16)가 배치되고 어드레스 입력으로부터 데이터 출력까지의 파이프라인 단수는 4단이다. 특별히 제한되지 않지만, 상기 어드레스 버퍼(10)는 이네이블 신호(EN)의 클럭 변화에 동기 해 래치 동작을 행한다. 상기 버퍼부어드레스 버퍼(13 m), 버퍼부데이터 버퍼(14 m) 및 데이터 버퍼(16)은, 클록 신호(CLK)의 클럭 변화에 동기 해 래치 동작을 행한다. 상기 이네이블 신호(EN) 및 클록 신호(CLK)는 제어부(CNT)가 생성한다.
도 29에는 도 28의 파이프라인에 있어서의 각 출력 신호 파형이 예시된다. 상기 제어부(CNT)는, 어드레스 커멘드(CA1, CA2)를 어드레스 래치 이네이블 상태(ALE=H)에 있어서 라이트 이네이블 신호(WEb)의 클럭 변화에 동기 해 인식하면 라이트 이네이블 신호(WEb)의 클럭 변화에 동기 해 이네이블 신호(EN)를 클럭 변화시킨다(Tm1). 또, 제 1 액세스 처리에 있어서 커맨드 래치 디스에이불 상태(CLE=L) 및 어드레스 래치 디스에이불 상태(ALE=L)로 외부로의 데이터 독출을 지시하는 리드 이네이블 신호(REb)의 클럭 변화에 동기 해 클록 신호(CLK)를 클럭 변화시킨다(Tm2).
상기 Tm1의 클럭 변화는 어드레스 버퍼(10)의 최초의 래치 동작을 제어해, 내부 어드레스 정보(ADD1)를 확정시킨다. 상기 Tm2의 클럭 변화는 데이터 버퍼(16)의 최초의 데이터 출력등을 확정시킨다. 이 때, 상기 제어부(CNT)는 버퍼부어드레스 버퍼(13 m) 및 버퍼부데이터 버퍼(14 m)의 최초의 래치 동작을 제어하기 위해서 클록 신호(CLK)를 더미 클럭으로서 자립적으로 변화시킨다(Tm3). 즉, 상기 제어부(CNT)는 어드레스 커멘드(CA1, CA2)를 어드레스 래치이네이블 상태(ALE=H)에 있어서 라이트 이네이블 신호(WEb)의 클럭 변화에 동기 해 인식한 후, 제 1 액세스 처리에 있어서 외부로의 데이터 독출을 지시하는 리드 이네이블 신호(REb)가 변화될 때까지의 사이에, 더미 클럭으로서 버퍼부어드레스 버퍼(13 m)의 래치 타이밍과 버퍼부데이터 버퍼(14 m)의 래치 타이밍을 생성한다.
이것에 의해, 어드레스 커멘드에 의한 액세스 대상 어드레스가 A1, A2, A3…가 계속될 때, 그에 따라 리드 데이터가 D1, D2, D3…과 같이 연속하는 경우를 고려하면 최초의 어드레스 입력에 있어서 Tm1의 클럭 변화로 어드레스 버퍼(10)의 출 력 ADD1가 A1에 확정하고, 다음의 Tm3의 최초로 클럭 변화로 버퍼부어드레스 버퍼(13 m)의 출력 ADD2가 A1에 확정 함과 동시에 해당 확정 어드레스(a1)로 버퍼 메모리(BMRYi)로부터 독출되는 데이터 data1이 D1에 확정한다. Tm3의 다음의 클럭 변화로 버퍼부데이터 버퍼(14 m)의 출력 데이터 data2가 D1에 확정한다. 그리고, Tm2의 최초의 클럭 변화로 데이터 버퍼(16)로부터 최초의 데이터(D1) 외부에 출력된다. 이하 파이프라인으로 차례차례 후속 데이터가 출력되어 간다.
상기 자립적으로 클럭을 생성하는 것으로써, 어드레스 입력으로부터 데이터 출력까지의 파이프라인단수가 비교적 많아도, 최초 부분의 파이프라인 동작에 대처하는 것이 가능하게 된다.
다음에, 백그라운드 데이터 인풋 동작에 대해서 설명한다.
도 30에는 백그라운드 데이터 인풋 동작의 개략이 예시된다. 백그라운드 데이터 인풋 동작은, 플래쉬 메모리 어레이(FARYi)에 있어서 선택 어드레스의 메모리데이타를 소거하고 있는 동안, 다음에 기입하는 데이터를 외부 입출력 단자(i/o0~i/o7)로부터 버퍼 메모리(BMRYi)에 입력하고 소거 후의 기입 시간을 단축하는 고속 기입을 위한 데이터 입력 동작이 된다.
도 31에는 백그라운드 데이터 인풋을 이용한 기입 동작과 그것을 이용하지 않는 기입 동작의 차이를 예시하는 타이밍 차트가 나타난다. 메모리 셀의 소거와 외부 입출력 단자(i/o0~i/o7)로부터 버퍼 메모리(BMRYi)로의 기입 데이터 입력이 병렬화되므로, 그 만큼, 플래쉬 메모리 어레이(FARYi)에 대한 기입 시간을 단축할 수가 있다.
도 32에는 백그라운드 데이터 인풋의 더욱 상세한 개념이 예시된다. 여기에서는, 4개의 메모리 뱅크(BNK0~BNK3)의 플래쉬 메모리 어레이(FARY0~FARY3)에 대한 일괄 소거중에, 예를 들면 2개의 버퍼 메모리(BMRY0, BMRY2)에 기입 데이터를 입력하는 동작이 예시된다. 먼저, 멀티 뱅크 소거 커멘드가 지정 투입되는 것으로, 포어 그라운드(foreground)에 있어서 각 플래쉬 메모리 어레이(FARY0~FARY3)의 선택페이지 블럭에 대한 소거가 행해진다. 이것에 병행해 백그라운드에서는, 어드레스 커멘드로 지정된 버퍼 메모리(BMRY0, BMRY2)에, 차례차례 8 비트 단위로 시리얼에 기입 데이터가 격납된다. 소거 종료후, 포어 그라운드로, 플래쉬 메모리 어레이(FARY0, FARY2)의 선택페이지에 버퍼 메모리(BMRY0, BMRY2)의 기입 데이터가 기입된다.
도 33에는 백그라운드 데이터 인풋 동작을 적용한 소거 및 기입 동작의 타이밍 차트가 예시된다. 여기에서는, 각 메모리 뱅크(BNK0~BNK3)의 동일 페이지 어드레스에 걸치는 연속 4 블럭에 대해서 4 뱅크 일괄 블럭 소거를 실시하고 있는 동안에 다음에 기입하는 데이터를 백그라운드 데이터 인풋하는 경우를 예시한다.
먼저, 제 1 커멘드 코드(Com1) 예를 들면 60 H와 같은 소거 커멘드(소거 1 st Com. ), 페이지 어드레스(Page M), 제 2 커멘드 코드(Com2) 예를 들면 D1H와 같은 동일 어드레스 4 뱅크 일괄 연속 4 블럭 소거 개시 커멘드(소거 2 nd Com. )(을)를 투입하면 각 메모리 뱅크(BNK0~BNK3)에 걸치는 선택페이지를 포함하는 연속 4블럭 소거가 개시된다. 소거 개시 후, 준비/비지 신호(R/Bb)는 로 레벨(L)이 되어 비지 상태를 나타낸다.
이 비지 상태 동안에 버퍼 메모리로의 데이터 인풋을 지시 하기 위해서, 제 1 커멘드 코드(Com1) 예를 들면 80 H와 같은 어드레스 커멘드 코드, 필요한 컬럼 어드레스(CA1, CA2), 페이지 어드레스(RA1, RA2), 기입 데이터(DinN…)의 수순으로 외부로부터 커멘드 입력을 실시한다. 이것에 의해 컬럼 어드레스(CA1, CA2), 페이지 어드레스(RA1, RA2)에 대응하는 버퍼 메모리에 기입 데이터가 격납된다. 상기 커멘드 입력을 필요 회수 반복하는 것에 의해 복수의 버퍼 메모리에 백그라운드 데이터 인풋 동작을 행할 수가 있다.
준비/비지 신호(R/Bb)에 의해 외부에 상기 소거 종료가 통지된 후, 제 2 커멘드(Com2) 예를 들면 13 H와 같은 기입 커멘드(기입 2nd Com. )가 투입되는 것으로, 예를 들면 버퍼 메모리로부터 대응하는 플래쉬 메모리 어레이에 대한 기입이 개시된다. 이 때의 기입 페이지는 상기 제 1 커멘드 코드(Com1) 예를 들면 80 H와 같은 어드레스 커멘드 코드에 이어지는 페이지 어드레스(RA1, RA2)로 지정된 페이지가 된다. 플래쉬 메모리 어레이에 대한 기입 페이지를 바꾸는 경우에는, 도 33에나타나는 바와 같이 13 H와 같은 기입 커멘드(기입 2nd Com. ) 전에, 예를 들면 80 H와 같은 어드레스 커멘드 코드((기입 1st Com. ), 필요한 컬럼 어드레스(CA1, CA2), 페이지 어드레스(RA1, RA2)를 필요 회수 삽입하면 좋다.
도 34에는 도 33의 백그라운드 데이터 인풋 동작에 있어서의 버퍼 메모리의 데이터 입력 동작이 예시된다. 동 도에서 확실하듯이 동일 어드레스 일괄 연속 4 블럭 소거 개시 커멘드(소거 2 nd Com. ) 투입 후의 소거 동작에 병행하여, 메모리 뱅크(BNK0~BNK3)에 기입 데이터(Data In)가 시리얼에 입력된다.
도 35에는 도 33의 백그라운드 데이터 인풋 동작에 있어서의 버퍼 메모리와 플래쉬 메모리 어레이의 동작 상태가 예시된다. 도 35의 A란에는 각 메모리 뱅크에 있어서 선택페이지 M을 포함한 블럭에 대해 4 뱅크 일괄 연속 4 블럭 소거를 개시하는 상태가 나타난다. 도 35의 B란에는 소거중에, 플래쉬 메모리 어레이로의 기입 데이터를 버퍼 메모리에 백그라운드 데이터 인풋하는 상태가 나타난다. ②~⑤의 동작의 순서는 임의라도 좋다. 도 35의 C란에는 소거 동작 종료후, 기입 동작 개시 커멘드를 투입하는 것으로써 기입이 개시되는 상태가 예시된다. 이 예는, 소거 선택페이지와 같은 페이지 어드레스(M)에 기입이 행해지는 경우를 나타낸다. 플래쉬 메모리 어레이에 대한 기입 페이지 어드레스는 도 35의 D란에 나타나는 바와 같이 임의로 하는 것도 가능하다. 기입 동작 개시 커멘드를 투입하기 전에, 재차 어드레스 커멘드 코드를 투입해 어드레스 지정을 행하면 좋다. 또, 도 35의 E란에 예시되는 바와 같이 플래쉬 메모리 어레이에 대해서 비우선 관계의 버퍼 메모리를 이용하는 기입 동작을 행해도 괜찮다. 이것은 12 H 또는 17 H의 기입 개시 커멘드를 이용하면 좋다.
도 36에는 멀티 뱅크 소거에 병행하는 백그라운드 데이터 인풋 동작이 예시된다. 멀티 뱅크 소거는, 각 뱅크에서 다른 페이지를 선택해 소거를 행하는 동작이다. 제 1 커멘드 코드(Com1) 예를 들면 60 H와 같은 소거 커멘드(소거 1 st Com. )와 페이지 어드레스의 지정을 4회 반복후에, 제 2 커멘드 코드(Com2) 예를 들면 D0H와 같은 소거 개시 커멘드를 투입하면, 각 메모리 뱅크(BNK0~BNK3)로 각각 지정된 페이지 어드레스에 대한 일괄 소거가 개시된다. 이 소거 동작 동작에 병행해 도 33에서 설명한 것과 같은 백그라운드 데이터 인풋 동작이 가능하게 된다.
도 37에는 도 36의 멀티 뱅크 소거와 그 후의 백그라운드 데이터 인풋 동작에 있어서의 버퍼 메모리의 데이터 입력 동작이 예시된다. 멀티 뱅크 소거에 있어서 메모리 뱅크(BNK0)의 소거 페이지 어드레스는 pageL, 메모리 뱅크 BNK1의 소거 페이지 어드레스는 pageM, 메모리 뱅크 BNK2의 소거 페이지 어드레스는 pageN, 메모리 뱅크 BNK3의 소거 페이지 어드레스는 pageP가 된다. 동 도에서 알수 있듯이, 4 뱅크 일괄 블럭 소거 개시 커멘드(소거 2 nd Com. ) 투입 후의 소거 동작에 병행해, 메모리 뱅크(BNK0~BNK3)에 기입 데이터(Data In)가 시리얼에 입력된다.
도 38에는 도 37의 멀티 뱅크 소거에 의한 각 메모리 뱅크(BNK0~BNK3)에 있어서의 소거 블럭이 나타난다.
도 39에는 기입 동작시, 버퍼 메모리내의 기입 데이터를 센스 래치에 전송 한 후, 선택페이지의 메모리어레이에 데이터를 기입하고 있는 동안에, 기입 뱅크의 버퍼내에 다음의 기입 데이터를 입력하는 백그라운드 데이터 인풋 동작의 개요가예시된다. 먼저, 도 39의 ＜A＞와 같이 기입 데이터가 외부 데이터 입출력 단자(i/o0~i/o7)로부터 버퍼 메모리(BMRYi)에 격납된다. 다음에,＜B＞에 나타나는 바와 같이 버퍼 메모리(BMRYi)의 기입 데이터가 대응하는 플래쉬 메모리 어레이(FARYi)의 센스 래치(SL)에 래치된다. 센스 래치(SL)에 래치된 데이터는＜C＞와 같이 메모리 셀에 기입 개시된다. 이 기입 제일 중간에,＜D＞에 나타나는 바와 같이, 버퍼 메모리(BMRYi)에는 외부로부터 다음 기입 데이터의 입력이 행해진다.
도 40에는 도 39의 기입 동작과 백그라운드 데이터 인풋 동작의 타이밍 차트가 나타난다. 제 1 커멘드 코드(Com1) 예를 들면 80 H와 같은 어드레스 커멘드 코드, 필요한 컬럼 어드레스 및 페이지 어드레스, 기입 데이터(Data In)의 수순으로 외부로부터 커멘드 입력을 실시한다. 이것에 의해 컬럼 어드레스 및 페이지 어드레스에 대응하는 버퍼 메모리에 기입 데이터가 격납된다. 이 후, 제 2 커멘드(Com2) 예를 들면 10 H와 같은 기입 커멘드(기입 2nd Com. )가 투입되는 것으로, 예를 들면 버퍼 메모리로부터 대응하는 플래쉬 메모리 어레이에 대한 기입이 개시된다. 이 때의 기입 페이지는 상기 제 1 커멘드 코드(Com1) 예를 들면 80 H와 같은 어드레스 커멘드 코드에 이어지는 페이지 어드레스로 지정된 페이지가 된다. 이 때, 준비/비지 신호(R/Bb)는 최초 로 레벨이 되어, 비지 상태를 외부에 통지한다. 플래쉬 메모리 어레이의 내부에서는, 우선 기입 데이터가 데이타버퍼 메모리버퍼로부터 센스 래치에 취입하여 센스 래치에 취입된 기입 데이터에 따라 메모리 셀으로의 기입 동작이 개시된다. 이 메모리어레이로의 기입 동작중에, 도 6의 B란에 있어서의 23에 나타난 데이터 인풋 커멘드의 플로우에 따라 기입 데이터가 외부로부터 입력되면(자)(Data In), 버퍼 메모리에 해당 다음의 기입 데이터가 격납된다. 이 후, 상기 같이 제 2 커멘드(Com2) 예를 들면 10 H와 같은 기입 커멘드(기입 2nd Com. )가 투입되는 것으로, 예를 들면 버퍼 메모리로부터 대응하는 플래쉬 메모리 어레이에 대한 기입이 개시된다. 도 39 및 도 40의 동작에서는, 기입 데이터가 버퍼 메모리로부터 센스 래치에 전송된 후에, 해당 버퍼 메모리에 다음의 기입 데이터가 격납 개시되지만, 그 타이밍은 외부의 메모리콘트롤러가 준비/비지 신호(R/Bb)의 비지 상태로의 변화를 검출한 후에 소정 시간 경과하는 것을 기다리는 것에 의해 실현될 수가 있다. 혹은, 도 41에 예시되는 바와 같이 ABUF10의 FAC11의 카운트업 신호 (CNTU)를 제어부(CNT)가 받아, 신호(BDI)를 어서트(assert)한다. 신호(BDI)의 어서트타이밍은, 비지 상태가 되어 기입 데이터가 버퍼 메모리로부터 센스 래치에 전송 완료된 타이밍이 된다. 외부의 메모리콘트롤러는 신호(BDI)가 어서트된 후, 플래쉬 메모리에 데이터 인풋 커멘드에 따라 다음의 기입 데이터(Data In)를 공급하면 좋다.
이상 설명한 플래쉬 메모리에 의하면 이하의 작용 효과를 얻는다.
〔1〕플래쉬 메모리(1)에 대한 액세스 처리의 지시 혹은 커멘드를, 플래쉬계(=플래쉬 메모리 어레이⇔온칩버퍼 메모리간 전송)와 버퍼계(온칩버퍼 메모리⇔i/o간 전송)의 2 계통으로 분할한다. 그리고 양자를 조합해, 혹은 단독으로, 플래쉬 메모리(1)에 대한 액세스를 가능하게 한다. 이와 같이 커멘드를 2 계통으로 분할하는 것으로, 소거 동작과 같이 온-칩의 버퍼 메모리(BMRYi)를 이용하지 않는 동작 모드에서는 외부로부터 병렬하여 온-칩의 버퍼 메모리를 액세스 가능하게 된다. 또고속의 온칩버퍼 메모리⇔i/o간 전송을 적극적으로 이용하는 것으로 캐쉬 독출 등이 가능해진다. 또, 기입용 시리얼 클럭(WEb 신호) 독출 모양 시리얼 클럭(REb 신호) 단자를 마련하고 또한 어드레스 버퍼의 값을 외부로부터 지정할 수 있는 어드레스 지정 커멘드(예를 들면 도 7의 No. 2 및 No. 3의 코만(command) 등 )을 준비하는 것으로써, 스탠바이 중은 커멘드 입력이 없어도 외부클럭에 동기 해 어드레스 버퍼가 가리키는 온칩버퍼 메모리와 i/o간에 데이터의 입출력이 가능하게 된다.
〔2〕온칩버퍼 메모리(BMRYi) 상의 데이터는, 버퍼 클리어 커멘드가 입력될 때까지 보관 유지한다. 그로 인하여 온칩버퍼 메모리(BMRYi) 상의 데이터를 유저가 관리할 수가 있다.
〔3〕플래쉬계의 동작 모드시, 사용되고 있지 않은 온칩버퍼 메모리(BMRYi)에 대해서는 버퍼계의 커멘드를 접수 가능해 진다.
〔4〕버퍼계 커멘드의 동작 단위를 페이지 단위로 하지만, 페이지내의 어드레스(=CA)를 지정하는 커멘드를 병용하는 것으로 페이지내의 임의의 영역을 선택적으로 전송 할 수도 있다.
〔5〕플래쉬계 커멘드의 동작 단위도 페이지 단위이지만, 여기에 따른 동작에서는 페이지내의 임의의 영역을 선택적으로 버퍼 메모리(BMRY0~BMRY3)간에 전송 하는 것은 실현되지 않았다. 제어를 극단적으로 복잡화 하지 않기 때문이고, 버퍼계 커멘드로 페이지내의 임의 선택이 실현되어 있으면 실질적으로 충분하다고 생각되기 때문이다.
〔6〕섹터 관리 정보나 기억 정보의 ECC 데이터 등을 2치데이터로서 플래쉬메모리 어레이(FARYi)에 기입하는 것으로, 데이터를 2치⇔4치 변환을 실시하지 않고 플래쉬 메모리 어레이(FARYi)로부터 기억 정보를 i/o에 직접적으로 전송 할 수 있기 때문에(다이렉트 플래쉬 엑세스 모드), 메모리콘트롤러(MCNT)에 의한 섹터 관리 정보나 ECC 데이터등을 이용하는 제어 처리로 즉석에서 이동하는 것이 가능하고, 파일이나 데이터에 대한 액세스 처리 시간의 전체적인 단축에 기여할 수가 있다.
〔7〕플래쉬 메모리 칩(1) 에 탑재되고 있는 버퍼 메모리(BMRYi)를 외부에서 직접 지정할 수 있는, 어드레스 지정 커멘드( 도 7의 No. 2, No. 3, No. 4의 커멘드)를 준비하기 때문에, 버퍼 메모리(BMRYi)의 데이터는 신호(REb, WEb)에 동기 해 i/o⇔버퍼 메모리간에 전송 할 수가 있다.
〔8〕기입, 독출 모드에서는 어드레스 지정 커멘드에 의해 선택페이지(=동작시키는 페이지)의 페이지 어드레스를 어드레스 버퍼에 입력해, 그에 따라 플래쉬 메모리 어레이의 액세스 어드레스가 정해짐과 동시에, 온-칩의 버퍼 메모리의 어드레스도 한번에 정해지기 때문에, 버퍼 메모리의 어드레스 지정을 특별히 행하는 조작은 불필요하다.
〔9〕2개의 어드레스 래치 회로(30, 31)와 어드레스 비교 회로(32)를 준비하면 캐시 독출 동작의 제어를 플래쉬 메모리 자체로 행할 수가 있다.
〔10〕플래쉬 메모리 어레이(FARYi)의 소거 동작중에 버퍼 메모리부에 다음의 기입 데이터를 입력하도록 하는 동작으로 대표되는 백그라운드 데이터 인풋에 의해, 플래쉬 메모리 어레이(FARYi)에 대한 데이터의 개서 동작등을 더욱 고속화할수가 있다.
〔11〕이상으로, 고속 개서, 캐쉬 독출 및 고속 카피 기입등을 실현할 수 있어서 플래쉬 메모리 칩의 편리성을 향상시킬 수가 있다. 그와 같은 플래쉬 메모 칩을 이용하는 플래쉬 메모리 카드의 성능을 향상시키는 것이 가능하게 된다.
이상 본 발명자에 의해 된 발명을 실시예에 근거해 구체적으로 설명했지만 본 발명은 그에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에 있어서 여러 가지 변경 가능하다.
예를 들면, 버퍼 메모리에는 바이트 단위 액세스를 행하는 SRAM을 이용해 페이지 단위의 데이터를 직렬적으로 전송하는 시리얼 전송 방식을 채용하고 있지만, 플래쉬 메모리 어레이와의 사이에서는 페이지 단위의 데이터를 내부 전송 가능한 패러렐 전송 방식의 데이터 래치 회로를 이용해도 괜찮다.
버퍼 메모리에 대한 기입 및 독출을 위한 시리얼 클럭을 기입용(WEb)과 독출용(REb)으로 따로 따로 용의하였지만, 버퍼계 제어 커멘드를 별도 준비해도 괜찮다. 그 경우에는, 시리얼 클럭은 1개 공통화할 수가 있다.
버퍼 메모리의 사이즈는 1 뱅크마다 n페이지 이상(n：1보다 큰 자연수) 이라도 괜찮다.
본 발명은 4치 등 다치 플래쉬 메모리 만이 아니고, 2치 플래쉬 메모리에도 적용 가능하다. 또, 다치 플래쉬 메모리의 기억 형식은 기억 정보의 값에 따라 차례차례 한계치전압을 차이주는 경우에 한정되지 않고, 메모리 셀에 있어서 전하를 보관 유지하는 장소를 국소적으로 변경해 다치로 정보 기억을 행하는 전하 트랩막(질화 실리콘막)을 이용하는 메모리 셀 구조를 채용하여도 좋다. 더욱이,불휘발성 메모리 셀로서 고유전체 메모리 셀등 그 외의 기억 형식을 채용하는 것도 가능하다.
또 단수의 메모리 뱅크를 가지는 불휘발성 기억장치에도 적용 가능하다. 버퍼부의 지정은 암묵적 지정에 한정되지 않고, 어드레스 커멘드로 적극적으로 지정하도록 하여도 좋다. 단, 어드레스 커멘드의 정보량이 증가한다.
또 본 발명은 어드레스/데이터 양쪽 모두가 멀티플렉스되어 I/O단자에 입력되는 것 만이 아니고, 어드레스를 입력하기 위한 어드레스 단자를 가지는 것에 있어서도 좋다. 어드레스 단자로부터 입력된 어드레스에 따라서 버퍼 메모리로의 액세스 또는 플래쉬 메모리 어레이로의 액세스의 어느쪽을 지정하는 커멘드를 가지도록 하여도 좋다. 이 경우 버퍼 메모리 또는 플래쉬 메모리의 어느 쪽으로의 액세스일지를 지정하는 제어 신호에 의해 액세스 하는 앞을 결정하도록 하여도 좋다. 더욱 이 경우에 있어서도 플래쉬 메모리로부터 버퍼 메모리로의 액세스는 페이지 단위로 실시하고 버퍼 메모리로의 액세스는 바이트 단위에 행하도록 하는 것이 가능하다.
본 발명은, 온-칩으로 버퍼 메모리를 구비하는 플래쉬 메모리 칩, 그 플래쉬 메모리 칩을 탑재 가능한 플래쉬 메모리 카드, 버퍼 메모리를 갖추는 플래쉬 메모리를 온-칩의 비휘발성 메모리로서 구비하여 마이크로 컴퓨터 혹은 시스템 LSI등의 반도체 집적회로 등에 넓게 적용할 수가 있다.
Claims (53)
- 복수의 뱅크와 제어부를 갖고,상기 뱅크는 불휘발성 메모리부와 이것에 대응하는 버퍼부를 갖고, 각 뱅크의 불휘발성 메모리부는 각각 독립하여 액세스 동작 가능하고,상기 제어부는 외부와 상기 버퍼부의 사이의 제 1 액세스 처리와, 상기 불휘발성 메모리부와 상기 버퍼부의 사이의 제 2 액세스 처리를, 각각 따로 따로 외부로부터 지시를 받아 제어 가능하게 되고,상기 제 1 액세스 처리는 1의 버퍼부로의 액세스를 포함해,상기 제 2 액세스 처리는 1의 불휘발성 메모리부로의 액세스와 복수의 불휘발성 메모리부로의 액세스를 포함하고 어느 쪽의 액세스를 실시할지가 선택 가능하게 되어 있는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,상기 제 1 액세스 처리의 지시는, 외부로부터 입력되는 데이터를 상기 버퍼부에 기입하는 지시 또는 상기 버퍼부에서 외부로 데이터를 독출하는 지시인 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 2에 있어서,상기 기입하는 지시 또는 독출하는 지시는 외부로부터 입력되는 단수 또는복수의 제어 신호의 변화에 의해 주어지는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 3에 있어서,제 2 액세스 처리를 실시하고 있는 것을 나타내기 위한 상태 지시 정보를 외부에 출력 가능한 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,상기 제 2 액세스 처리의 지시는 액세스 커멘드에 의해 주어지고, 상기 액세스 커멘드로서 버퍼부로부터 데이터를 독출하여 불휘발성 메모리부에 기입하는 지시를 주는 제 1 액세스 커멘드, 불휘발성 메모리부로부터 데이터를 독출하여 버퍼부에 기입하는 지시를 주는 제 2 액세스 커멘드, 또는 불휘발성 메모리부의 데이터를 소거하는 지시를 주는 제 3 액세스 커멘드를 가지는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,상기 제어부는, 외부로부터 공급되는 어드레스 커멘드를 인식 가능하고,상기 어드레스 커멘드는, 버퍼부의 기억 영역 및 불휘발성 메모리부의 기억 영역의 지정을 가능하게 하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 6에 있어서,1 또는 복수의 상기 어드레스 커멘드에 의해 1 또는 복수의 상기 버퍼부를 지정한 후,상기 제 2 액세스 처리에 의해, 상기 어드레스 커멘드에 의해 지정된 1 또는 복수의 상기 버퍼부에 대응한 1 또는 복수의 불휘발성 메모리부로의 액세스를 실시하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 6에 있어서,상기 어드레스 커멘드는 제 1 지정 정보, 제 2 지정 정보 및 제 3 지정정보를 가지는 것이 가능하고,상기 제 1 지정 정보는 불휘발성 메모리부를 지정 함과 동시에 지정된 불휘발성 메모리부에 대응하는 버퍼부를 암묵적으로 지정하고,상기 제 2 지정 정보는 지정된 불휘발성 메모리부의 액세스 대상 어드레스를 지정하고,상기 제 3 지정 정보는 지정된 버퍼부의 액세스 대상 어드레스를 지정하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 8에 있어서,상기 제어부는, 특정의 제 2 액세스 처리의 지시에 응답할 때, 상기 제 1 지정 정보에 의한 버퍼부의 지정을, 불휘발성 메모리부와는 대응하지 않는 다른 버퍼부의 지정으로 간주하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,상기 제어부는, 불휘발성 메모리부의 제 2 액세스 처리와 해당 불휘발성 메모리부에 대응되지 않는 다른 버퍼부의 제 1 액세스 처리를 병행 가능한 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,상기 제어부는, 불휘발성 메모리부의 소거 처리와 버퍼부의 제 1액세스 처리를 병행 가능한 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,상기 제어부는, 상기 버퍼부로부터 데이터를 독출하여 불휘발성메모리부에 기입하는 제 2 액세스 처리의 지시에 응답하는 처리를 행한 후에, 다른 제 1 액세스 처리 또는 제 2 액세스 처리의 지시를 기다리는 상태에 있어서, 상기 버퍼부의 기억 정보를 유지하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,상기 제어부는, 상기 버퍼부로부터 데이터를 독출하여 외부에 출력하는 제 1 액세스 처리의 지시에 응답하는 처리를 행한 후에, 다른 제 1 액세스 처리 또는 제 2 액세스 처리의 지시를 기다리는 상태에 있어서, 상기 버퍼부의 기억 정보를 유지하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 11 또는 13에 있어서,상기 제어부는, 버퍼 클리어 커멘드에 응답해 버퍼 메모리부의 기억 정보를 초기화하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 12 또는 13에 있어서,상기 제어부는, 상기 제 1 액세스 처리에 응답해, 외부로부터의 입력데이터를 버퍼부에 기입할 때, 기입전에 상기 버퍼부의 기억 정보를 초기화하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,상기 제어부는, 제 2 액세스 처리에 의해 상기 불휘발성 메모리부로부터 독출되어 버퍼부에 기입된 데이터를, 복수의 제 1 액세스 처리에 의해 버퍼부에서 외부로 다른 타이밍으로 복수회 데이터전송이 가능하게 하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,상기 제어부는, 불휘발성 메모리부로부터 버퍼부에 데이터를 기입하는 제 2 액세스 처리가 지시되었을 때, 버퍼부가 보유하는 데이터의 불휘발성 메모리부상에서의 어드레스와 동일한 어드레스를 액세스 처리 대상으로 하는 해당 제 2 액세스 처리를 생략하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 17에 있어서,버퍼부가 보유하는 데이터의 불휘발성 메모리부상에 있어서의 어드레스의 어드레스 정보를 보관 유지하는 어드레스 보관 유지 수단과 어드레스 보관 유지 수단이 보관 유지하는 어드레스 정보와 제 2 액세스 처리에 있어서 데이터 독출 대상이 되는 불휘발성 메모리부의 어드레스의 어드레스 정보를 비교하는 비교 수단을 가지는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 17에 있어서,상기 제어부는, 제 2 액세스 처리로 상기 불휘발성 메모리부로부터 버퍼부에 기입된 데이터를 제 1 액세스 처리에 의해 버퍼부에서 외부에 출력하는 지시가 주어졌을 때, 상기 제 2 액세스 처리의 생략의 유무에 의해, 제 2 액세스 처리중인 것을 비지 상태에 의해 나타내는 신호에 의한 비지 상태의 기간을 상위시키는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,상기 제어부는, 제 1 액세스 처리에 의해 외부로부터 버퍼부에 기입된 데이터를, 복수의 제 2 액세스 처리에 의해 버퍼부로부터 불휘발성 메모리부에 복수 기입 가능하게 하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,상기 제어부는, 복수의 제 1 액세스 처리에 의해 외부로부터 버퍼부상에서 개서된 데이터를, 제 2 액세스 처리에 의해 버퍼부로부터 불휘발성 메모리부에 기입 가능하게 하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,상기 불휘발성 메모리부는 1개의 기억소자에 2 비트 이상의 다치정보기억이 가능하게 되고, 상기 버퍼부는 1개의 기억소자에 1 비트의 2치 정보 기억이 가능하게 되는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 22에 있어서,상기 제어부는, 상기 불휘발성 메모리부의 기억 정보를 2치 정보로 보고 다치에서 2치로의 변환 동작을 생략하는 제 3 액세스 처리를 제어 가능한 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 5에 있어서,상기 제 1 액세스 처리에 이용하는 신호 경로에 외부로부터의 어드레스정보를 래치하는 어드레스 버퍼, 상기 어드레스 버퍼의 출력을 입력해 버퍼부에 공급하는 버퍼부 어드레스 버퍼, 상기 버퍼부로부터 출력되는 데이터를 래치하는 버퍼부데이터 버퍼, 상기 버퍼부데이터 버퍼의 출력 데이터를 래치 해 외부에 출력하는 데이터 버퍼가 배치되고,상기 제어부는 어드레스 커멘드를 제 1 스트로브 신호에 동기 해 인식한 후, 제 1 액세스 처리에 있어서 외부로의 데이터 독출을 지시하는 제 2 스트로브 신호가 변화될 때까지의 사이에, 더미 클럭으로서 상기 버퍼부 어드레스 버퍼의 래치 타이밍과 상기 버퍼부데이터 버퍼의 래치 타이밍을 생성하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,상기 불휘발성 메모리부의 소거 단위는 기입 단위의 복수배이고, 각각의 버퍼부는 상기 기입 단위의 기억용량을 갖고,상기 제어부는, 상기 소거 단위에 의한 기억 정보의 개서 동작의 지시에 대해서, 개서 대상의 뱅크의 버퍼부 및 다른 뱅크의 버퍼부를 병용하여, 개서 대상 기억 정보의 퇴피 영역에 이용하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,1개의 반도체 칩에 형성되어 완성되는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 1에 있어서,그 외의 회로 모듈과 함께 1개의 반도체 칩에 형성되어 이루어지는 것을 특징으로 하는 불휘발성 기억장치.
- 복수의 메모리 뱅크와 제어부를 갖고, 상기 메모리 뱅크는 불휘발성 메모리부와 버퍼부를 갖고,상기 버퍼부 및 상기 불휘발성 메모리부의 액세스 대상 영역은 어드레스 커멘드에 근거해 지정되고,상기 제어부는, 외부와 상기 버퍼부의 사이에 액세스 동작을 행하는 제 1 액세스 처리와 상기 불휘발성 메모리부와 상기 버퍼부의 사이에 액세스 동작을 행하는 제 2 액세스 처리를, 각각 따로 따로 외부로부터 지시를 받아 제어 가능하고, 1의 상기 제 2 액세스 처리에 대응해 1의 상기 제 1 액세스 처리를 제어하는 것으로, 1의 상기 제 2 액세스 처리에 대응해 복수의 상기 제 1 액세스 처리를 제어하는 것이 가능한 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 28에 있어서,상기 제어부는 상기 제 1 액세스 처리에서는 상기 어드레스커맨드가 지정하는 메모리 뱅크의 버퍼부를 이용하고,상기 제 2 액세스 처리에서는, 그 지시 내용에 따라 상기 어드레스 커멘드가 지정하는 메모리 뱅크의 버퍼부 또는 그것과 다른 메모리 뱅크의 버퍼부를 이용하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 28에 있어서,상기 제어부는, 메모리 뱅크수에 따른 회수를 한도로 어드레스커맨드가 입력될 때마다 어드레스 커멘드로 지정되는 불휘발성 메모리부의 액세스 대상 영역에 대한 독출 셋업 동작을 제어해, 제 2 액세스 처리로서 리드 동작을 지시하는 리드 액세스 커멘드가 입력되었을 때, 상기 독출 셋업된 불휘발성 메모리부로부터 기억 정보를 독출하여 버퍼부에 기입하는 제어를 행하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 28에 있어서,상기 제어부는, 메모리 뱅크수에 따른 회수를 한도로 연속하여 어드레스 커멘드 입력과 제 1 액세스 처리의 지시에 의한 기입 데이터 입력을 할 때마다, 어드레스 커멘드로 지정되는 메모리 뱅크의 버퍼부에 상기 기입 데이터의 기입 동작을 제어하고, 제 2 액세스 처리로서 기입 동작을 지시하는 라이트 액세스 커멘드가 입력되었을 때, 상기 버퍼부가 가지는 기입 데이터를 대응하는 메모리 뱅크의 불휘발성 메모리부에 기입하는 제어를 행하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 28에 있어서,상기 제어부는, 메모리 뱅크수에 따른 회수를 한도로 연속하여 어드레스 커멘드가 입력된 후에 일레이즈 커멘드가 입력되는 것으로, 어드레스 커멘드로 지정되는 메모리 뱅크의 불휘발성 메모리부에 대해서 기억 영역의 소거 동작을 제어하는 것을 특징으로 하는 불휘발성 기억장치.
- 제어부와 불휘발성 기억부와 버퍼 회로를 갖고,상기 불휘발성 기억부는 복수의 불휘발성 기억 영역에 분할되고,상기 버퍼 회로는 상기 불휘발성 기억 영역에 대응하는 복수의 버퍼 영역에 분할되고,상기 제어부는 외부로부터 복수의 동작 지시 커멘드를 접수하고, 상기 동작 지시 커멘드에는 상기 버퍼 회로와 외부의 사이에서의 액세스 동작을 지시하는 제 1의 동작 지시 커멘드와,상기 버퍼 회로와 불휘발성 기억부의 사이에서의 액세스 동작을 지시하는 제 2의 동작 지시 커멘드가 있고,상기 제 1의 동작 지시 커멘드는 1의 상기 버퍼 영역으로의 액세스 동작을 지시 하고,상기 제 2의 동작 지시 커멘드는 1의 상기 불휘발성 기억 영역으로의 액세스 동작과 복수의 상기 불휘발성 기억 영역으로의 액세스 동작의 어느 한쪽을 선택해 지시하는 것이 가능한 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 33에 있어서,상기 제어부는 상기 동작 지시 커멘드를 접수 가능한 커맨드 접수 상태를 갖고, 상기 동작 지시 커멘드를 접수하여 각각의 동작 지시 커멘드에 따른 처리를 실시한 후, 상기 커멘드 접수 상태가 되는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 34에 있어서,상기 동작 지시 커멘드에는, 상기 1의 불휘발성 기억 영역을 선택하기 위한 어드레스를 지정하는 제 3의 동작 지시 커멘드가 있고,상기 제 2의 동작 지시 커멘드는, 상기 제 3의 동작 지시 커멘드로 선택된 상기 불휘발성기억영역과 상기 버퍼 회로의 사이에 액세스 동작을 행하는 지시를 주는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 35에 있어서,상기 제어부는, 상기 제 3의 동작 지시 커멘드로 상기 불휘발성 기억영역을 선택 함과 동시에, 선택된 상기 불휘발성기억영역에 대응하는 상기 버퍼 영역도 선택하고,상기 제 1의 동작 지시 커멘드는, 상기 제 3의 동작 지시 커멘드로 선택된 버퍼 영역과 외부의 사이에 액세스 동작을 행하는 지시를 주고,상기 제 2의 동작 지시 커멘드는, 상기 제 3의 동작 지시 커멘드로 선택된 버퍼 영역과 상기 불휘발성기억영역의 사이에 액세스 동작을 행하는 지시를 주는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 36에 있어서,상기 제어부는, 상기 제 2의 동작 지시 커멘드에 의한 1의 상기 불휘발성 기억 영역으로의 액세스 처리중 일부의 처리 완료에 따라 상기 커멘드 접수 상태가 되고,상기 1의 불휘발성 기억 영역으로의 모든 액세스 처리가 완료하기 전에 있어서,상기 제 3의 동작 지시 커멘드의 접수와,상기 제 3의 동작 지시 커멘드로 선택된 버퍼 영역 및 불휘발성 기억 영역이 상기 액세스 처리를 실시하고 있는 영역과는 다른 영역인 경우 상기 제 1 또는 상기 제 2의 동작 지시 커멘드의 접수를 가능하게 하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 37에 있어서,상기 제 1의 동작 지시 커멘드에는, 상기 버퍼 회로로 데이터의 기입을 지시하는 제 1 기입 동작 커멘드와 상기 버퍼 회로로부터 데이터의 독출을 지시하는 제 1 독출 동작 커멘드를 포함하고,상기 제 2의 동작 지시 커멘드에는, 상기 버퍼 회로로부터 상기 불휘발성 기억부로의 데이터의 기입을 지시하는 제 2 기입 동작 커멘드와 상기 불휘발성 기억부로부터 상기 버퍼 회로에 데이터의 독출을 지시하는 제 2 독출 동작 커멘드를 포함하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 38에 있어서,상기 제 1의 동작 지시 커멘드에는 또한 상기 버퍼 회로에 기입되어 있는 데이터의 소거를 지시하는 제 1 소거 동작 커멘드를 포함하고,상기 제 2의 동작 지시 커멘드에는 또한, 상기 불휘발성 기억부에 기입되어 있는 데이터의 소거를 지시하는 제 2 소거 동작 커멘드를 포함하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 39에 있어서,상기 불휘발성 기억부의 제 1의 불휘발성 기억 영역을 지정하는 상기 제 3의 동작 지시 커멘드의 접수 후, 상기 제 2 소거 동작 커멘드를 접수하여 상기 제 1의 불휘발성 기억 영역에 기입되어 있는 데이터의 소거를 개시해 데이터의 소거가 완료하기 전에 있어서,상기 불휘발성 기억부의 제 2의 불휘발성 기억 영역을 지정하는 상기 제 3의 동작 지시 커멘드와 상기 제 1의 동작 지시 커멘드 또는 상기 제 2의 동작 지시 커멘드의 접수를 가능하게 하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 39에 있어서,상기 불휘발성 기억부의 제 1의 불휘발성 기억 영역을 지정하는 상기 제 3의동작 지시 커멘드의 접수 후, 상기 제 2 독출 커멘드를 접수하여 상기 불휘발성 기억부로부터 상기 버퍼 회로에 데이터의 독출이 완료한 후에 있어서,적어도 1회 이상의 상기 제 1의 동작 지시 커멘드를 접수하고 또한 상기 제 2 기입 커멘드의 접수 동작이 가능한 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 41에 있어서,상기 제 2독출 커멘드를 접수한 후, 상기 제 2 기입 커맨드의 접수 전에 있어서,상기 불휘발성 기억부의 제 2의 불휘발성 기억 영역을 지정하는 상기 제 3의 동작 지시 커멘드의 접수와 적어도 1회 이상의 상기 제 1의 동작 지시 커멘드 또는 상기 제 2의 동작 지시 커멘드의 접수를 실시한 후, 상기 제 1의 불휘발성 기억 영역을 지정하는 상기 제 3의 동작 지시 커멘드의 접수 동작이 가능한 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 38에 있어서,상기 불휘발성 기억부의 제 1의 불휘발성 기억 영역을 지정하는 상기 제 3의 동작 지시 커멘드의 접수 후, 적어도 1회 이상의 상기 제 1 기입 커멘드를 접수한 후, 상기 제 2 기입 커멘드의 접수 동작이 가능한 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 43에 있어서,적어도 1회의 상기 제 1 기입 커멘드를 접수한 후, 1회 이상의 상기 제 1의 동작 지시 커멘드의 접수 동작이 가능한 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 43에 있어서,적어도 1회의 상기 기입 커멘드를 접수한 후, 1회 이상의 상기 제 2 기입 커멘드의 접수 동작이 가능한 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 39에 있어서,상기 불휘발성 기억부의 제 1의 불휘발성 기억 영역에 포함되는 제 1어드레스를 지정하는 상기 제 3의 동작 지시 커멘드의 접수 후, 상기 제 2독출 커멘드를 접수하고,상기 제 2독출 커멘드에서는 상기 불휘발성 기억부로부터 상기 버퍼 회로에, 상기 제 3의 동작 지시 커멘드로 지정된 어드레스로부터 제 1 데이터양의 데이터의 독출을 실시한 후,상기 불휘발성 기억부의 제 1의 불휘발성 기억 영역에 포함되고 또한, 상기 제 1 어드레스로부터 제 1 데이터양의 범위에 포함되는 어드레스를 지정하는 상기 제 3의 동작 지시 커멘드와 상기 제 1의 동작 지시 커멘드를 1회 이상 접수하는 것이 가능한 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 39에 있어서,상기 불휘발성 기억부의 제 1의 불휘발성 기억 영역에 포함되는 제 1어드레스를 지정하는 상기 제 3의 동작 지시 커멘드의 접수 후, 상기 제 2독출 커멘드를 접수하고,상기 제 2독출 커멘드에서는 상기 불휘발성 기억부로부터 상기 버퍼 회로에, 상기 제 3의 동작 지시 커멘드로 지정된 어드레스로부터 제 1 데이터양의 데이터의 독출을 실시하고,더욱이, 상기 불휘발성 기억부의 제 1의 불휘발성 기억 영역에 포함되고 또한, 상기 제 1 어드레스로부터 제 1 데이터양의 범위에 포함되는 제 2 어드레스를 지정하는 상기 제 3의 동작 지시 커멘드의 접수와 상기 제 2의 독출 커멘드를 접수한 경우,상기 제 2의 독출 커멘드의 처리에서는 상기 불휘발성 기억부로부터 상기 버퍼 회로로 독출 동작은 실시하지 않는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 39에 있어서,상기 제 2의 기입 커멘드의 완료는 상기 버퍼 회로에 기입되어 있는 데이터의 소거는 실시하지 않고, 상기 제 1 소거 동작 커멘드에 의해 상기 버퍼 회로에 기입되어 있는 데이터의 소거를 행하는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 35에 있어서,제 1의 불휘발성 기억 영역에 우선적으로 대응하는 버퍼 회로의 제 1의 버퍼 영역과 제 2의 불휘발성 기억 영역에 우선적으로 대응하는 버퍼 회로의 제 2의 버퍼 영역을 갖고,상기 버퍼 회로의 제 1의 버퍼 영역은 상기 제 2의 불휘발성 기억 영역의 사사이라도 액세스 동작 가능하게 되고,상기 버퍼 회로의 제 2의 버퍼 영역은 상기 제 1의 불휘발성 기억 영역의 사이라도 액세스 동작 가능하게 되는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 49에 있어서,상기 제 1의 동작 지시 커멘드는, 상기 버퍼 회로의 제 1의 버퍼 영역과 외부의 사이에 액세스 동작시키고 상기 버퍼 회로로 데이터의 기입을 지시하는 제 1 기입 동작 커멘드와 상기 버퍼 회로로부터 데이터의 독출을 지시하는 제 1독출 동작 커멘드와 상기 버퍼 회로에 기입되어 있는 데이터의 소거를 지시하는 제 1 소거 동작 커멘드를 포함하고,상기 제 2의 동작 지시 커멘드는, 상기 제 3의 동작 지시 커멘드로 선택된 버퍼 회로의 버퍼 영역과 상기 불휘발성 기억부의 불휘발성 기억 영역의 사이에 액세스 동작시키고, 상기 버퍼 회로로부터 상기 불휘발성 기억부로의 데이터의 기입을 지시하는 제 2 기입 동작 커멘드와 상기 불휘발성 기억부로부터 상기 버퍼 회로로 데이터의 독출을 지시하는 제 2독출 동작 커멘드와 상기 불휘발성 기억부에 기입되어 있는 데이터의 소거를 지시하는 제 2 소거 동작 커멘드를 포함하고,상기 제 2 기입 동작 커멘드는, 상기 선택된 버퍼 회로의 버퍼 영역에 우선적으로 대응하는 불휘발성 기억 영역으로의 데이터의 기입을 지시하는 주 제 2 기입 동작 커멘드와 상기 선택된 버퍼 회로의 버퍼 영역에 우선적으로 대응하는 불휘발성 기억 영역이 아닌 불휘발성 기억 영역으로의 데이터의 기입을 지시하는 종 제 2 기입 동작 커멘드를 갖고,상기 제 2독출 동작 커멘드는, 상기 선택된 버퍼 회로의 버퍼 영역에 우선적으로 대응하는 불휘발성 기억 영역으로부터의 데이터의 독출을 지시하는 주 제 2독출 동작 커멘드와 상기 선택된 버퍼 회로의 버퍼 영역에 우선적으로 대응하는 불휘발성 기억 영역이 아닌 불휘발성 기억 영역으로부터의 데이터의 독출을 지시하는 종 제 2독출 동작 커멘드를 가지는 것을 특징으로 하는 불휘발성 기억장치.
- 청구항 50에 있어서,상기 제 2독출 커멘드 또는 상기 제 2 기입 커멘드에서는 제 1 데이터양 단위로 한 번에 데이터의 독출 또는 기입을 하고,상기 제 2 소거 커멘드에서는 제 1 데이터양보다 많은 제 2 데이터양 단위로 한 번에 데이터의 소거를 하고,상기 제 3의 동작 지시 커멘드로 제 1 어드레스를 지정하고 상기 제 2 소거 커멘드를 지시하는 경우, 상기 제 1 어드레스로부터 상기 제 1 데이터양의 어드레스 범위에 포함되는 제 1 데이터와 상기 제 1 어드레스로부터 상기 제 1 데이터양의 어드레스 범위에 포함되지 않는 제 2 어드레스로부터의 제 2 데이터 가운데 상기 제 1 데이터는 상기 선택된 버퍼 회로의 버퍼 영역에 우선적으로 대응하는 불휘발성 기억 영역으로의 기입과 상기 제 2 데이터는 상기 선택된 버퍼 회로의 버퍼 영역에 우선적으로 대응하는 불휘발성 기억 영역이 아닌 불휘발성 기억 영역으로의 기입이 적어도 한쪽이 실행되는 것을 특징으로 하는 불휘발성 기억장치.
- 제어부와 불휘발성 기억부를 갖고,상기 불휘발성 기억부는 복수의 기억 영역을 갖고,상기 기억 영역의 수와 동수의 버퍼 회로를 갖고, 각각의 버퍼 회로는 외부에 접속되어 또 상기 복수의 기억 영역의 각각과 대응 지을 수있어서상기 복수의 버퍼 회로는 상기 제어부에 의한 제어에 근거해 각각 독립해 외부와의 사이에 액세스 가능하게 되어 1 또는 복수의 상기 기억 영역은 상기 제어부에 의한 제어에 근거해, 대응 된 버퍼 회로와의 사이에 각각 독립해 액세스 동작 가능하게 되는 것을 특징으로 하는 불휘발성 기억장치.
- 불휘발성 메모리부, 버퍼부, 및 제어부를 갖고,상기 불휘발성 메모리부는 각각 독립해 액세스 동작 가능한 복수의 메모리 뱅크로 분할되고,상기 버퍼부는 상기 각각의 메모리 뱅크에 대응한 복수의 영역으로 분할되고,상기 제어부는 상기 불휘발성 메모리부 및 버퍼부에 대해서 각각 외부로부터의 지시에 따라서 독립하여 액세스 제어 가능하게 되고,외부로부터의 지시에 따라서 1 또는 복수의 상기 버퍼부의 영역에 대해 액세스 지시를 실시한 후, 상기 1 또는 복수의 영역에 대응된 1 또는 복수의 상기 메모리 뱅크에 대해서 상기 불휘발성 메모리부와 버퍼부의 사이의 액세스 제어 가능하게 되는 것을 특징으로 하는 불휘발성 기억장치.
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