KR100636346B1 - 전자파 장애 감소용 클럭 발생기 - Google Patents

전자파 장애 감소용 클럭 발생기 Download PDF

Info

Publication number
KR100636346B1
KR100636346B1 KR1020040026838A KR20040026838A KR100636346B1 KR 100636346 B1 KR100636346 B1 KR 100636346B1 KR 1020040026838 A KR1020040026838 A KR 1020040026838A KR 20040026838 A KR20040026838 A KR 20040026838A KR 100636346 B1 KR100636346 B1 KR 100636346B1
Authority
KR
South Korea
Prior art keywords
frequency
value
divider
random number
clock generator
Prior art date
Application number
KR1020040026838A
Other languages
English (en)
Other versions
KR20050101470A (ko
Inventor
오태영
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020040026838A priority Critical patent/KR100636346B1/ko
Publication of KR20050101470A publication Critical patent/KR20050101470A/ko
Application granted granted Critical
Publication of KR100636346B1 publication Critical patent/KR100636346B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 전자파 장애 감소용 클럭 발생기에 관한 것으로, 기준 주파수를 입력받아 랜덤넘버를 발생시켜 디지털 전압제어 발진기와 분주기에 전송하는 제어기, 상기 전송 받은 랜덤넘버의 크기에 따라 다른 주파수를 출력하는 디지털 전류제어 발진기, 과거의 랜덤넘버 발생기록을 분석하여 출력 주파수의 분주율을 결정하는 분주기, 기준주파수와 분주기를 통하여 나뉘어 들어온 출력주파수를 비교하여 그 차이에 해당하는 펄스열을 내보내는 위상 검출기, 상기 펄스열폭에 비례하는 전류를 펄스 부호에 따라 유입/유출하는 전하펌프, 및 축적된 전하량 변화를 통하여 상기 디지털 전압제어 발진기 조절단자의 전류를 가변하는 루프필터를 포함한다.
주파수 발생기, 분주기, 전자파

Description

전자파 장애 감소용 클럭 발생기{Clock Generator for Reduction of Electromagnetic Waves Obstacle}
도 1은 종래 클럭발생기 블록도이다.
도 2는 본 발명의 일 실시예에 따른 클럭 발생기의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 출력 주파수의 파워 스펙트럼이다.
도 4는 본 발명의 일 실시예에 따른 분주기의 분주율을 결정하는 방법을 나타낸 순서도이다.
도 5는 본 발명의 일 실시예에 따른 클럭을 조절하는 과정을 나타낸 것이다.
{도면의 주요부호에 대한 설명}
101, 201 : 위상 검출기 102, 202 : 전하 펌프
103, 203 : 루프필터 104 : 전압제어발진기
204 : 디지털 전압제어발진기 105, 205 : 분주기
106, 206 : 제어기
본 발명은 전자파 장애 감소용 클럭 발생기에 관한 것으로, 좀 더 자세하게 말하면 출력 주파수를 미세 변화시켜 전자파 장애를 줄이는 클럭 발생기에 관한 것이다.
도 1은 종래의 주파수를 미세 변화시켜 전자파 장애를 줄이는 확산-스펙트럼 클럭 발생기의 블록도이다.
상기 실시예에서, 클럭-발생기는 위상 검출기(101), 전하펌프(102), 루프필터(103), 전압제어발진기(104), 분주기(105) 및 제어기(106)를 포함한다.
상기 실시예는, 발생되는 클럭을 고정하고 제어하는 방법을 개략적으로 나타낸 것이다.
도 1을 참조하면, 전압제어발진기(104)는 입력전압에 따라 특정한 주파수를 내보내는 클럭발생기의 가장 중요한 구성요소이다. 제공되는 전압에 의해서 해당 전압에 비례하는 주파수를 발생시킨다. 그런데, 온도나 주변전자파환경 등 주변영향에 민감한 하기 때문에 위상고정루프 같은 복잡한 구조를 필요로 한다.
분주기(105)는 상기 전압제어발진기(104)에서 발생하는 출력주파수를 가변한다. 전압제어발진기(104)의 출력주파수를 가져와서 비교시켜야 하는데, 주파수가 너무 높아서 비교하기 어려우므로 적절한 비율로 나누어 비교하기 좋은 주파수로 만든다. 디지털 카운터 같은 구조로 되어 있으며, 이 분주비를 변동하여 출력주파수 가변을 할 수 있도록 한다.
제어기(106)는 상기 분주기의 분주율을 가변하는 역할로 소프트웨어적으로 분주비를 변동시킬 수 있다.
위상 검출기(101)는 기준주파수와 분주기(105)를 통해 나뉘어져 들어온 출력주파수를 비교하여 그 차이에 해당하는 펄스열을 내보낸다.
전하펌프(102)는 상기 위상 검출기(101)에서 나온 펄스폭에 비례하는 전류를 펄스 부호에 따라 유일 또는 유출한다. 펄스를 전류로 변환해주는 과정에서 전류이득이 존재하고, 이 양은 고정 시간을 비롯한 위상 고정루프의 성능에도 큰 영향을 준다.
루프필터(103)는 저역통과여파기구조로 구성되고, 루프 동작 중에 발생하는 각종 필요 없는 주파수들을 걸러내며, 캐패시터를 이용하여 축적된 전하량 변화를 통해 전압제어발진기(104) 조절단자의 전압을 가변하는 역할을 한다.
상기와 같은 클럭 발생기는 크리스탈 발진기에서 발생하는 주파수를 기준 주파수로 입력받는다. 상기 크리스탈 발진기는 온도변화에 대해 흔들림 없이 매우 안정적인 주파수를 뽑아낼 수 있다. 이 변하지 않는 주파수를 기준주파수로 입력시키고 출력주파수가 맞는지 비교한다.
도 1a의 경우 출력 주파수의 미세 조정을 위하여 제어기(106)가 분주기(105)의 분주율을 변화시킨다. 그러나, 이러한 구조에서 출력 주파수의 미세 조정을 위해서는 분주기(105)의 N값을 매우 높여야 하므로, 이로 인하여 루프필터(103)에 들어가는 캐패시턴스의 크기가 매우 커지며, 또한 출력되는 주파수의 지터 또한 크게 늘어난다.
도 1b의 경우는 제어기(106)가 제어 전압을 발생시키고 이를 전압제어발진기(104)의 입력 전압에 더하여서 출력 주파수를 미세조정하게 된다. 전압제어발진기(104)의 입력대비 출력 주파수의 변화율인 KVCO는 씨모스공정 변화에 따라 크게 달라지므로, 이 구조에서는 공정변화에 따라 출력 주파수의 변화량이 달라진다. 또한 전압을 더하는 회로가 추가로 요구되며, 피드백되어 들어오는 주파수에 의해 위상 검출기(101)가 신호를 발생하여 전압제어발진기(104)의 입력 전압을 다시 변화시키게 되므로, 제어기에 의해 변화시킨 출력주파수를 계속 유지 시켜줄 수 없는 단점이 있다.
본 발명의 목적은 상기와 같은 문제점을 해결하고자 작은 크기를 갖으며 씨모스공정변화에 관계없이 원하는 폭으로 출력 주파수를 미세 조정하여 전자파 장애를 줄이는 클럭 발생기를 제공하는 데 있다.
상기의 목적을 달성하기 위하여 본 발명의 전자파 장애 감소용 클럭 발생기는 기준 주파수를 입력받아 랜덤넘버를 발생시켜 디지털 전압제어 발진기와 분주기에 전송하는 제어기, 상기 전송 받은 랜덤넘버의 크기에 따라 다른 주파수를 출력하는 디지털 전압제어 발진기, 과거의 랜덤넘버 발생기록을 분석하여 출력 주파수의 분주율을 결정하는 분주기, 기준주파수와 분주기를 통하여 나뉘어 들어온 출력주파수를 비교하여 그 차이에 해당하는 펄스열을 내보내는 위상 검출기, 상기 펄스열폭에 비례하는 전류를 펄스 부호에 따라 유입/유출하는 전하펌프, 및 축적된 전하량 변화를 통하여 상기 디지털 전압제어 발진기 조절단자의 전압를 가변하는 루프필터를 포함한다.
본 발명에서 상기 분주기의 분주율은 N-1과 N 및 N+1 중에서 선택되는 하나인 것이 바람직하다.
본 발명에서 상기 분주율은 결과값 S가 미리 정해진 소정의 값보다 크다면 N+1로 변동되어 출력주파수의 피드백을 방지하고, 이후에 상기 결과값 S는 상기 미리 정해진 소정의 값과 동일해지는 것이 바람직하다.
본 발명에서 상기 분주율은 결과값 S가 미리 정해진 소정의 값보다 작으면 N-1로 변동되어 출력주파수의 피드백을 방지하고, 이후에 상기 결과값 S는 상기 미리 정해진 소정의 값과 동일해지는 것이 바람직하다.
본 발명에서 결과값 S는 랜덤넘버에 의한 가중함수값을 구하고, n-1번째 결과값 S를 더한 값과 동일한 것이 바람직하다.
이하 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 클럭 발생기의 블록도이다.
상기 실시예에서, 클럭 발생기는 위상 검출기(201), 전하펌프(202), 루프필터(203), 디지털 전압제어발진기(204), 분주기(205) 및 제어기(206)를 포함한다.
상기 실시예는, 제어기(206)가 상기 분주기(205)의 분주율을 변화시키는 과정을 개략적으로 나타낸 것이다.
도 2를 참조하면, 위상 검출기(201)와 전하펌프(202) 및 루프필터(203)는 기존의 클럭 발생기와 유사하다. 즉, 위상 검출기(201)는 입력되는 기준 주파수와 출력주파수의 차이에 따른 펄스파를 발생하고, 전하펌프(202)는 전압를 유입/유출시켜서 루프필터(203)의 캐패시턴스에 충전시킴으로써 상기 펄스파를 전압으로 변경한다.
상기 제어기(206)는 기준 주파수를 입력받아 랜덤 넘버를 발생시켜 디지털 전압제어발진기(204)와 분주기(205)로 전송한다.
상기 디지털 전압제어발진기(204)는 받은 랜덤 넘버의 크기에 따라서 출력 주파수를 높이거나 낮추어 준다.
상기 분주기(205)는 과거의 랜덤 넘버 발생 기록을 분석하여 분주율을 N,N-1,N+1 중에서 선택한다. 이는 출력 주파수의 변경 후 그 결과가 피드백되어 다시 돌아와 출력 주파수가 재변경 되는 것을 막기 위함이다. 주파수를 랜덤 넘버에 맞추어 미세 조정하므로 특정 주파수 성분이 생기지 않고, 도 3과 같이 정해진 폭으로 주파수의 파워가 나누어지게 되어 전자파 장애를 줄인다.
상기 분주율의 선택방법에 대해서는 이하 도 4와 함께 자세하게 설명하고자 한다.
도 4는 본 발명의 일 실시예에 따른 미세 조정된 출력 주파수를 유지시켜주는 분주기의 알고리즘이다.
상기 실시예는, 분주기(205)의 분주율을 N-1, N, N+1 중에서 하나를 선택하는 과정을 개략적으로 나타낸 것이다.
도 4를 참조하여 상기 과정을 설명하면 다음과 같다.
분주기(205)는 소정의 시간을 대기한 후(S401) 클럭 발생기의 입력 주파수의 매 주기에 1번씩 제어기(206)에서 발생한 랜덤 넘버 X를 가져온다(S402). 그 후 미리 주어진 가중함수에 맞추어 결과값 Y=W(X)를 계산하고(S403), 기존의 결과 값에 더한다( S(n)=S(n-1)+Y )(S404).
결과 값 S 가 미리 정해진 허용치(Stot_H)보다 크다면 이는 현재 출력 주파수를 상향조정한 상태에서 피드백이 들어와 상향조정된 주파수가 다시 줄어들게 되는 상황임을 의미하므로 분주기(205)의 분주율을 N+1로 높여주어 피드백을 막는다(S407a). 이후 결과값 S는 허용치의 절대값만큼 감소되고 다음 주기까지 기다린다(S407b).
반대로 결과 값 S 가 미리 정해진 허용치(Stot_ㅣ)보다 작다면 이는 현재 출력 주파수를 하향 조정 한 상태에서 피드백이 들어와 하향 조정된 주파수가 다시 올라가게 되는 상황임을 의미하므로 분주기의 분주율을 N-1로 높여주어 피드백을 막는다(408a). 이후 허용치의 절대값 만큼 S를 늘이고 다음 주기까지 기다린다(408b).
상기 결과값 S가 하양 허용치와 상향 허용치 사이이면 분주율은 변하지 않는다(S409)
여기서 가중함수와 허용치를 변경하면 기본 주파수보다 낮은 주파수로만, 또는 높은 주파수로만 주파수를 퍼트려 전자파 장애 감소를 일으키는 것도 가능하다. 이 가중 함수는 랜덤 넘버 발생기가 최대 4비트로 구성되어 있으므로, 롬 테이블로 간단히 구현 가능하다.
도 5는 본 발명의 일 실시예에 따른 전자파 장애 감소용 클럭 발생기의 타이밍 다이어그램 예이다.
상기 실시예는, 출력주파수가 증가한 경우 이를 고정시키는 과정을 개략적으로 나타낸 것이다. 제어기에서 랜덤 넘버를 발생시켜 디지털 전압 제어 주파수발생기로 보내주면, 이에 따라 출력 주파수가 변화하게 된다.
도 5의 예는 출력 주파수가 증가하는 상황이다. 단계 1 및 단계 2에서는 입력 주파수와 출력 주파수가 동일하였으나, 단계 3에서 출력주파수가 입력주파수보다 증가함을 알 수 있다. 따라서 피드백 신호가 입력신호보다 빠르게 되고, 위상 검출기(201)에서는 피드백 신호를 입력신호와 동기시키기 위해 다운신호를 발생시킨다. 이 다운신호는 출력 주파수를 떨어뜨리게 되고, 따라서 상향조정된 출력 주파수를 유지하기 어렵게 된다. 따라서, 단계 4에서와 같이 다운신호의 크기가 허용치를 넘을 경우 분주기의 분주율이 N+1로 상승되어 다시 피드백 주파수와 입력주파수는 동기가 되고, 출력 주파수가 유지된다.
상기와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 작은 크기를 갖으면서 전자파 장애를 줄일 수 있는 클럭을 발생시킬 수 있는 특성을 갖는다.
그리고, 씨모스 공정 변화에 관계없이 정해진 폭만큼 주파수를 분산시킬 수 있으며, 분주기를 통해 주파수를 고르게 분산시킨다.
또한, 각종 디지털 데이터 전송회로의 입력 클럭으로 이용하면 추가의 비용 없이 전자파 장애를 줄이는 효과를 볼 수 있다.

Claims (5)

  1. 기준 주파수를 입력받아 랜덤넘버를 발생시켜 디지털 전압제어 발진기와 분주기에 전송하는 제어기;
    상기 전송 받은 랜덤넘버의 크기에 따라 다른 주파수를 출력하는 디지털 전압제어 발진기;
    상기 발생한 랜덤 넘버를 가중함수에 맞추어 결과값을 계산하고 기존의 값에 더한 다음 미리 정해진 허용치와 비교하여 출력 주파수의 분주율을 결정하는 분주기;
    기준주파수와 분주기를 통하여 나뉘어 들어온 출력주파수를 비교하여 그 차이에 해당하는 펄스열을 내보내는 위상 검출기;
    상기 펄스열폭에 비례하는 전류를 펄스 부호에 따라 유입/유출하는 전하펌프; 및
    축적된 전하량 변화를 통하여 상기 디지털 전압제어 발진기 조절단자의 전류를 가변하는 루프필터를 포함하는 전자파 장애 감소용 클럭 발생기.
  2. 제 1항에 있어서, 상기 분주기의 분주율은 N-1과 N 및 N+1 중에서 선택되는 하나인 것을 특징으로 하는 전자파 장애 감소용 클럭 발생기.
  3. 제 2항에 있어서, 상기 분주율은 결과값 S가 미리 정해진 소정의 값보다 크다면 N+1로 변동되어 출력주파수의 피드백을 방지하고, 이후에 상기 결과값 S는 상기 미리 정해진 소정의 값과 동일해지는 것을 특징으로 하는 전자파 장애 감소용 클럭 발생기.
  4. 제 2항에 있어서, 상기 분주율은 결과값 S가 미리 정해진 소정의 값보다 작 으면 N-1로 변동되어 출력주파수의 피드백을 방지하고, 이후에 상기 결과값 S는 상기 미리 정해진 소정의 값과 동일해지는 것을 특징으로 하는 전자파 장애 감소용 클럭 발생기.
  5. 제 3항 또는 제 4항에 있어서, 결과값 S는 랜덤넘버에 의한 가중함수값을 구하고, n-1번째 결과값 S를 더한 값과 동일한 것을 특징으로 하는 전자파 장애 감소용 클럭 발생기.
KR1020040026838A 2004-04-19 2004-04-19 전자파 장애 감소용 클럭 발생기 KR100636346B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040026838A KR100636346B1 (ko) 2004-04-19 2004-04-19 전자파 장애 감소용 클럭 발생기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040026838A KR100636346B1 (ko) 2004-04-19 2004-04-19 전자파 장애 감소용 클럭 발생기

Publications (2)

Publication Number Publication Date
KR20050101470A KR20050101470A (ko) 2005-10-24
KR100636346B1 true KR100636346B1 (ko) 2006-10-19

Family

ID=37279926

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040026838A KR100636346B1 (ko) 2004-04-19 2004-04-19 전자파 장애 감소용 클럭 발생기

Country Status (1)

Country Link
KR (1) KR100636346B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101328372B1 (ko) 2012-02-27 2013-11-11 삼성전기주식회사 전폭 디지털 위상 제어기 및 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000228658A (ja) 1999-02-05 2000-08-15 Nec Eng Ltd スペクトル拡散方式
JP2003152536A (ja) 2001-11-14 2003-05-23 Seiko Epson Corp 周波数拡散されたクロックを発生するクロックジェネレータ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000228658A (ja) 1999-02-05 2000-08-15 Nec Eng Ltd スペクトル拡散方式
JP2003152536A (ja) 2001-11-14 2003-05-23 Seiko Epson Corp 周波数拡散されたクロックを発生するクロックジェネレータ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
15152536 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101328372B1 (ko) 2012-02-27 2013-11-11 삼성전기주식회사 전폭 디지털 위상 제어기 및 방법

Also Published As

Publication number Publication date
KR20050101470A (ko) 2005-10-24

Similar Documents

Publication Publication Date Title
KR100629285B1 (ko) 고정밀도의 주파수 변조가 가능한 스펙트럼 확산 방식을이용한 클럭 발생 회로
US7791415B2 (en) Fractional-N synthesized chirp generator
US5610955A (en) Circuit for generating a spread spectrum clock
US6703902B2 (en) Phase locked loop for reducing electromagnetic interference
KR100847687B1 (ko) 주파수합성기 및 주파수조절방법
US6870411B2 (en) Phase synchronizing circuit
US7406144B2 (en) Clock generator circuit using phase modulation technology and method thereof
US6147561A (en) Phase/frequency detector with time-delayed inputs in a charge pump based phase locked loop and a method for enhancing the phase locked loop gain
US7276944B2 (en) Clock generation circuit and clock generation method
EP3136604B1 (en) Frequency synthesizers with adjustable delays
US11327523B2 (en) Method and apparatus to utilize a digital-time-conversion (DTC) based clocking in computing systems
KR100629046B1 (ko) 발진기
CN111416616B (zh) 具有宽频率覆盖的pll
JP2010021686A (ja) デジタル位相検出器及びデジタル位相同期回路
KR100351692B1 (ko) Ｐｌｌ회로 및 이를 이용한 주파수변조방법
KR100434501B1 (ko) 듀티 정정을 기반으로 하는 주파수 체배기
US8000406B2 (en) Timing of ultra wideband pulse generator
US6614318B1 (en) Voltage controlled oscillator with jitter correction
KR100636346B1 (ko) 전자파 장애 감소용 클럭 발생기
US20180091161A1 (en) Frequency synthesizer
US5168360A (en) Sampling clock generating circuit for a-d conversion of a variety of video signals
KR100531457B1 (ko) 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프
US7113014B1 (en) Pulse width modulator
WO2021166176A1 (ja) 位相同期回路、送受信回路及び半導体集積回路
JP2008227613A (ja) スペクトラム拡散クロックジェネレータ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee