JPH0897715A - ディジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】ロックレンジに影響することなくジッタを低減
するとともに、クロックツリーの遅延値の制限を大幅に
緩和する。 【構成】可変遅延回路１００が遅延選択信号Ｚの上位ビ
ットの信号Ｘ対応ステップで遅延調整する可変遅延回路
１０１と、信号Ｚの下位ビットの信号Ｙ対応ステップで
遅延微調整する遅延微調整回路１０２と、信号ＴＧＯの
供給に応答して信号Ｚを取込み信号Ｘ，Ｙを発生するラ
ッチ１０５と、信号ＴＧＯを発生するタイミング調整回
路１０６とを備える。アップダウンカウンタ２００がカ
ウンタ１０７と、信号ＲＣＫ，ＣＶ，ＵＤＢの供給を受
けアップダウンカウンタ１０４のカウント動作を許可す
るイネーブル信号ＥＮと位相比較信号ＵＤＢ対応の信号
ＭＵＤＢとシーケンスＳＥ１〜ＳＥ５を指定するシーケ
ンス信号Ｓ１〜Ｓ５とカウント動作信号ＣＴを発生する
シーケンス制御回路１０８とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルＰＬＬ回路に
関し、特に大規模特定用途向けＩＣ（ＡＳＩＣ）の正確
なデータ伝送に必要なクロックの位相同期を行うデジタ
ルＰＬＬ回路に関する。

【０００２】

【従来の技術】ユーザが特定の用途を対象に各種の論理
回路やメモリなどを組込んで構成したＡＳＩＣは、近年
製品の差別化のキーコンポネントとして益々高機能化、
高集積化の趨勢にあり、その結果大規模化が進んできて
いる。これら大規模化されたＡＳＩＣにおいては、外部
回路や構成回路相互間のデータ量が増大するのに伴ない
これらデータの伝送の高速化が望まれ、このためデータ
伝送のための同期用のクロックも高速化されてきてい
る。しかしながら、一般にＡＳＩＣを含むＬＳＩの内部
回路に供給されたクロックは上記内部回路内における伝
搬過程で遅延を発生し、このため、ＬＳＩの内部外部回
路相互間でクロックの位相のずれが生じ、正確なデータ
伝送が困難となる。この問題点を解決し、正確なデータ
伝送を行うため、ＰＬＬ回路が用いられる。

【０００３】ＰＬＬ回路は、周知のように、２つの周波
数の位相差に応じた出力で発振器の周波数を制御するこ
とにより、容易に上記２つの周波数および位相を等しく
維持することを可能とする技術である。

【０００４】従来、この種のＰＬＬ回路としては、アナ
ログ方式のものが良く知られている。公知の一般的なア
ナログ方式のＰＬＬ回路は、基準クロックと出力クロッ
クのサンプル（以下帰還クロック）との位相を比較し位
相差信号を出力する位相比較器と、上記位相差信号を直
流電圧信号に変換するチャージポンプ回路と、上記直流
電圧信号の高周波成分を除去し電圧制御信号を生成する
ループフィルタと、上記電圧制御信号により周波数が制
御される電圧制御発振器（ＶＣＯ）と、ＶＣＯ出力から
帰還クロックを含む所望のクロックを生成・分配するク
ロックツリーとを備えて構成されており、上記基準クロ
ックおよび帰還クロックの周波数および位相を等しく保
持するように動作する。この状態をロック状態という。
ロック状態となったＰＬＬ回路は外的要因が変化するま
でその状態を維持し続ける。この外的要因とは、基準ク
ロックの周波数の変化、使用環境温度の変化、電源電圧
の変化、ノイズの影響などである。

【０００５】このアナログＰＬＬ回路は、ＶＣＯの電圧
制御信号の電圧変化に対する発振周波数の変化であるＶ
ＣＯ制御感度を低下させることにより、容易に出力クロ
ックのタイミング揺れ（ジッタ）を低減すること、すな
わち高いジッタ性能を実現できる。ただし、この高いジ
ッタ性能を得るためにはアナログ回路であるループフィ
ルタおよびＶＣＯがＬＳＩチップ内の他のデジタル回路
からのノイズ信号の影響を受けないように配置に工夫を
要する。また、アナログ回路専用電源も必要となる。し
かし、ゲートアレイなどのＡＣＩＣにおいては、一品種
毎にアナログ回路の配置とそのための専用電源の配置を
考慮することは困難なためこの種のアナログＰＬＬ回路
の適用は不向である。

【０００６】鈴木宏明，ＣＭＯＳ型ゲートアレイ，月刊
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ，１９９４
年，第３号，第５５〜５６頁記載の全ての回路をデジタ
ル回路で構成することにより上記の問題点を解決した従
来のデジタルＰＬＬ回路をブロックで示す図２５を参照
すると、この従来のデジタルＰＬＬ回路は、基準クロッ
クＲＣＫと帰還クロックＢＣＫとの立上りエッジを比較
し位相比較信号ＵＤＢを出力する１個のフリップフロッ
プから成る位相比較器５０２と、位相比較信号ＵＤＢの
供給に応答して基準クロックＲＣＫの立上りエッジのタ
イミングでアップまたはダウンカウントしそのカウント
値をバイナリの遅延選択信号Ｘとして出力するアップダ
ウンカウンタ５０１と、供給を受けた基準クロックＲＣ
Ｋを遅延選択信号Ｘに対応の分の遅延時間遅延し遅延信
号ＭＣＫとして出力する可変遅延回路１０１と、遅延信
号ＭＣＫの供給を受けＬＳＩチップ内部のフリップフロ
ップへ分配すると共に帰還クロックＢＣＫとして位相比
較器１０３へ帰還するクロックＣＫ１／ＢＣＫを生成す
るクロックツリー１０９とを備える。

【０００７】次に、図２５と従来のデジタルＰＬＬ回路
の動作タイムチャートを示す図２６を参照して動作を説
明すると、図２６（Ａ）の時刻ｔ７０では基準クロック
ＲＣＫの前縁の位相（以下位相）に対し帰還クロックＢ
ＣＫの位相が遅れているので、位相比較器５０２は位相
比較信号ＵＤＢをロウレベルに立下げる。アップダウン
カウンタ５０１はこの信号ＵＤＢがロウレベルになった
次Ｇ基準クロックの前縁、すなわち時刻ｔ７１で現在の
カウント値Ｐから１カウント減じたＰ−１を遅延選択信
号Ｘとして出力する。可変遅延回路１０１は遅延選択信
号Ｘの１カウントの低減に応答してその分遅延時間を短
縮する。すると、基準クロックＲＣＫは可変遅延回路１
０１およびクロックツリー１０９を経由し、帰還クロッ
クＢＣＫとして上記遅延時間の短縮分だけ位相が進んで
帰還される。次に、時刻ｔ７２では基準クロックＲＣＫ
の位相に対し帰還クロックＢＣＫの位相が進んでいるの
で、位相比較器５０２は位相比較信号ＵＤＢをハイレベ
ルに立上げる。アップダウンカウンタ５０１はこの位相
比較信号ＵＤＢのハイレベルとなった次の基準クロック
ＲＣＫの前縁、すなわち時刻ｔ７３で現在のカウント値
Ｑから１カウント増加したＱ＋１を遅延選択信号Ｘとし
て出力する。この結果可変遅延回路１０１は遅延選択信
号Ｘの１カウント増加に応答してその分遅延時間を延長
する。すると、基準クロックＲＣＫは同様に可変遅延回
路１０１およびクロックツリー１０９を経由し、帰還ク
ロックＢＣＫとして上記遅延時間の延長分だけ位相が遅
れて帰還される。以上の動作が連続的に繰返され、次第
に基準クロックＲＣＫＲＣＫと帰還クロックＢＣＫの各
々の位相が近づく。

【０００８】時刻ｔ７５では、位相比較器５０２は帰還
クロックＢＣＫの位相が基準クロックＲＣＫの位相より
も進んでいると判断し、位相比較信号ＵＤＢをハイレベ
ルに遷移させるが、アップダウンカウンタ５０１はこの
時刻ｔ７５において位相比較信号ＵＤＢの上記遷移タイ
ミングがフリップフロップ等の遅延のため基準クロック
ＲＣＫの前縁（位相）より遅れているので、この位相比
較信号ＵＤＢをロウレベルとみなし１カウントダウン動
作をする。よって遅延選択信号Ｘの値Ｒは時刻ｔ７５で
１カウントダウンしてＲ−１となるが、この値Ｒ−１に
対応した遅延時間のクロックＣＢＫを可変遅延回路１０
１が出力するのは時刻ｔ７６になる。次に、時刻ｔ７６
でアップダウンカウンタ５０１は、時刻ｔ７５で遷移し
た位相比較信号ＵＤＢのハイレベルに応答して１カウン
トアップ動作し、時刻ｔ７７の帰還クロックＢＣＫの位
相を遅らせる。また、時刻ｔ７８では、位相比較器５０
２は帰還クロックＢＣＫの位相が基準クロックＲＣＫの
位相よりも遅れていると判断し、時刻ｔ７５と逆に、位
相比較信号ＵＤＢをロウレベルに遷移させるが、アップ
ダウンカウンタ５０１は位相比較信号ＵＤＢをハイレベ
ルとみなし、１カウントアップ動作をする。このよう
に、ロック状態では時刻ｔ７５から時刻ｔ８０に示すよ
うに、各々３カウントのアップおよびダウン動作を繰返
す。この反復動作はジッタとなり、ジッタ量をクロック
ＢＣＫの最進および最遅位相の差と規定し可変遅延回路
１０１の１カウント変化に対する遅延信号ＭＣＫの遅延
変化量をΔｔｐｄ１とすると、上記ジッタ量は｛（Ｒ＋
２）−（Ｒ−１）｝×Δｔｐｄ１＝３×Δｔｐｄ１とな
る。

【０００９】また、図２６（Ｂ）に示すように、基準ク
ロックＲＣＫから帰還クロックＢＣＫまでの遅延量が基
準クロックＲＣＫの１周期以上になると、時刻ｔ８３で
遅延選択信号Ｘの値Ｒが１カウントアップされＲ＋１と
なり、そのＲ＋１に対応した帰還クロックＢＣＫの位相
は時刻ｔ８４の帰還クロックＢＣＫの位相である。この
ように、クロックツリーの遅延値が大きくなると、位相
比較器５０２の追従が遅れ、その分ジッタが大きくな
る。この場合、上記ジッタ量は、｛（Ｒ＋４）−（Ｒ−
１）｝×Δｔｐｄ１＝５×Δｔｐｄ１となる。

【００１０】以上説明したように、この従来のデジタル
ＰＬＬ回路は上述のアナログＰＬＬ回路のようなノイズ
の影響によるジッタ量の増大はないが、ロック状態にお
いてもアップダウンカウンタ５０１は各々３カウントの
アップ／ダウン動作を反復するためその対応分だけ可変
遅延回路１０１の遅延量が変化し、ジッタの要因とな
る。また、基準クロックＲＣＫから帰還クロックまでの
遅延量が基準クロックＲＣＫの１周期以上になると、位
相比較器１０３から出力される位相比較信号ＵＤＢの基
準クロックＲＣＫへの追従が更に遅れるために、ロック
状態でのアップ／ダウン動作の反復が各々５カウントと
なり、ジッタ量はΔｔｐｄ１×５と増大する。このよう
に、ジッタ量が大きくなると、データ伝送対象のＬＳＩ
相互間のクロックスキューが大きくなり、これらＬＳＩ
間の正常なデータ伝送が不可能となることから、本来の
デジタルＰＬＬの使用目的から逸脱することになる。こ
のため、デジタルＰＬＬ回路のジッタ量を一定値以下に
制限する必要があり、このジッタ量の制限に対し、基準
クロックから帰還クロックまでの固定遅延量であるクロ
ックツリーの遅延量が、このデジタルＰＬＬ回路のロッ
ク可能な周波数範囲であるロックレンジに影響を与える
ことになる。従来のデジタルＰＬＬ回路においては、ジ
ッタ量を一定値以下に制限した場合、クロックツリーの
許容遅延値は基準クロックの周波数に反比例する。

【００１１】基準クロックＲＣＫの周期をＴ，デジタル
ＰＬＬ回路内部遅延をｔｐｄｉ２とすると、上記許容遅
延値ｔｃｔ２はｔｃｔ２≦Ｔ−ｔｐｄｉ２となる。

【００１２】

【発明が解決しようとする課題】上述した従来のディジ
タルＰＬＬ回路は、可変遅延回路の遅延変化量でジッタ
量が決まるためジッタが大きく、また上記ジッタ量を一
定値に制限するとクロックツリーの遅延量でロックレン
ジの上限が制約されるという欠点があった。

【００１３】

【課題を解決するための手段】本発明のディジタルＰＬ
Ｌ回路は、予め定めた周波数の基準クロック信号を遅延
選択信号対応の量子化ステップ毎の遅延時間で遅延し遅
延信号を発生する可変遅延回路と、前記遅延信号の供給
に応答して所定の出力信号対応の帰還クロック信号を発
生するクロックツリー回路と、前記基準信号と前記帰還
信号とを位相比較して位相比較信号を発生する位相比較
器と、前記位相比較信号の第１および第２の各々のレベ
ルに対応してそれぞれアップおよびダウン計数を行い前
記第１の遅延選択信号を発生するアップダウンカウンタ
とを備えるディジタルＰＬＬ回路において、前記可変遅
延回路が前記遅延選択信号の上位ビットから成る第１の
遅延選択信号対応の第１の量子化ステップ毎の遅延時間
で遅延し第１の遅延信号を発生する粗可変遅延回路と、
前記第１の遅延信号の供給を受け前記遅延選択信号の下
位ビットから成る第２の遅延選択信号対応の前記第１の
量子化ステップより小さい第２の量子化ステップで遅延
時間を微調整して第２の遅延信号を発生する遅延微調整
回路と、遅延切替タイミング信号の供給に応答して前記
遅延選択信号を取込み前記第１および第２の遅延選択信
号を発生するラッチ回路と、前記アップダウンカウンタ
のカウント動作対応のカウント動作信号の供給に応答し
て前記遅延信号に同期して前記遅延切替タイミング信号
を発生するタイミング調整回路とを備え、前記アップダ
ウンカウンタが前記アップダウン計数を実行するアップ
ダウンカウンタ回路と、リセット信号と前記基準クロッ
ク信号との供給を受けカウント信号を発生する第１のカ
ウンタと、前記基準クロック信号と前記カウント信号と
前記位相比較信号との供給を受け前記アップダウンカウ
ンタ回路のカウント動作を許可する動作イネーブル信号
と前記位相比較信号対応のアップダウン信号と予め定め
た前記カウント動作のシーケンスを指定するシーケンス
信号とを発生して前記アップダウンカウンタ回路に供給
するとともに前記カウント動作信号を発生するシーケン
ス制御回路とを備えて構成されている。

【００１４】

【実施例】次に、本発明の実施例を図２５と共通の構成
要素には共通の参照文字／数字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施例のディ
ジタルＰＬＬ回路は、従来と共通のクロックツリー１０
９に加えて、基準のクロックＲＣＫを遅延選択信号Ｚ対
応の遅延時間分遅延し遅延信号ＣＫ０を発生する可変遅
延回路１００と、クロックＲＣＫおよび帰還のクロック
ＣＫ１の各々の供給を受けこれらクロックＲＣＫ，ＣＫ
１の位相比較を行い位相比較信号ＵＤＢを出力する位相
比較器１０３と、位相比較信号ＵＤＢのレベルに対応し
てアップダウンカウントし遅延選択信号Ｚを発生するア
ップダウンカウンタ２００とを備える。

【００１５】可変遅延回路１００は、従来と共通の可変
遅延回路１０１と、遅延信号ＭＬＫおよび遅延選択信号
Ｙのそれぞれの供給を受け遅延信号ＣＫ０を出力する遅
延微調整回路１０２と、カウント動作信号ＣＴと遅延信
号ＭＣＫとの供給を受け遅延切替タイミング信号ＴＧＯ
を出力するタイミング調整回路１０６と、遅延選択信号
Ｚと遅延切替タイミング信号ＴＧＯとの供給を受け遅延
選択信号Ｘと遅延選択信号Ｙとを出力するラッチ１０５
とを備える。

【００１６】アップダウンカウンタ２００は、リセット
信号ＲＳＴとクロックＲＣＫの供給を受けカウント信号
ＣＶを出力するカウンタ１０７と、カウント信号ＣＶと
位相比較信号ＵＤＢとオーバフローフラグ信号ＯＶＦと
基準クロックＲＣＫとリセット信号ＲＳＴとの供給を受
けアップダウン信号ＭＵＤＢとカウント動作イネーブル
信号ＥＮとカウント動作信号ＣＴとシーケンス信号Ｓ１
とを出力しＰＬＬ全体の動作を制御するシーケンス制御
回路１０８と、基準クロックＲＣＫとシーケンス信号Ｓ
１とアップダウン信号ＭＵＤＢとカンウント動作イネー
ブル信号ＥＮとの供給を受け遅延選択信号Ｚとオーバフ
ローフラグ信号ＯＶＦとを出力するアップダウンカウン
タ１０４とを備える。

【００１７】次に、図１および動作のフローを示す図２
を参照して本実施例の基本動作について説明すると、リ
セット信号ＲＳＴの活性化に応答して、カウンタ１０
７，シーケンス制御回路１０８は初期状態にリセットさ
れ、シーケンス制御回路１０８のリセットに応答してシ
ーケンス信号Ｓ１が活性化しアップダウンカウンタ１０
４も初期状態にリセットされる（ステップ１）。次に、
リセット信号ＲＳＴが非活性化されると、シーケンス制
御回路１０８はカウント信号ＣＶを観測し、カウント動
作イネーブル信号ＥＮを非活性状態にすることにより、
クロックツリー１０９が安定状態になるまでの一定時間
待ち状態になる（ステップ２）。上記一定時間経過後シ
ーケンス制御回路１０８は、シーケンス信号Ｓ１を非活
性化し、位相比較信号ＵＤＢの値によりアップダウン信
号ＭＵＤＢを、カウント信号ＣＶによりカウント動作イ
ネーブル信号ＥＮをそれぞれ生成しアップダウンカウン
タ１０４を位相比較信号ＵＤＢに対応し動作させる（ス
テップ３）。また、シーケンス制御回路１０８は、カウ
ント信号ＣＶの供給に応答してカウント動作信号ＣＴを
生成し、タイミング調整回路１０６へ供給する。タイミ
ング調整回路１０６は、カウント動作信号ＣＴの供給に
応答し遅延信号ＭＣＫに同期して遅延切替タイミング信
号ＴＧＯを活性化する。遅延切替タイミング信号ＴＧＯ
が活性化すると、ラッチ１０５は、遅延選択信号Ｚを取
り込み、その上位ビット，下位ビットの各々を遅延選択
信号Ｘ，Ｙとしてそれぞれ出力する（ステップ４）。可
変遅延回路１０１は遅延選択信号Ｘ対応の遅延値に、ま
た、遅延微調整回路１０２は遅延選択信号Ｙ対応の遅延
値にそれぞれ切替わる（ステップ５）。この結果、位相
比較器１０３の基準クロックＲＣＫと帰還クロックＣＫ
１の各々の位相の比較結果である位相比較信号ＵＤＢ
は、可変遅延回路１０１の入力端子ＲＣＬＫからクロッ
クツリー１０９の出力端子ＣＬＫＩまでの総遅延量に対
応することになる。すなわち位相補正動作（ステップ３
〜５）は、カウント信号ＣＶにより制御されるため、こ
のカウント信号ＣＶの一巡毎に一回行われる。ステップ
３〜５を反復することにより、クロックＲＣＫ，ＣＫ１
の各々の位相は徐々に一致していく。これらクロックＲ
ＣＫ，ＣＫ１の位相の一致状態では、アップダウンカウ
ンタ１０４は、アップおよびダウン動作を交互に行い、
このアップ／ダウン動作に対応する上記総遅延量の遅延
変化量がジッタ量となる。

【００１８】次に、図１の各ブロックについて詳細回路
を説明する。

【００１９】可変遅延回路１０１の回路をブロックで示
す図３を参照すると、この可変遅延回路１０１は、直列
に接続され各々８段の直列遅延素子から成り３ビットの
遅延選択信号により遅延時間が制御される１６個の遅延
回路２０４〜２１９と、８入力の選択回路２２０，２２
１と、２入力の選択回路２２２とを備える。

【００２０】遅延回路２０４〜２１９の各々の入力端子
ＭＳ２，ＭＳ１，およびＭＳ０の各々には遅延選択信号
Ｘの第３，第２，および最下位ビット目であるＸ２，Ｘ
１，Ｘ０の各々がそれぞれ供給される。

【００２１】選択回路２２０は遅延信号ＤＬ２９〜ＤＬ
３６および遅延選択信号Ｘの第６，第５，および第４ビ
ット目であるＸ５，Ｘ４，Ｘ３の各々の供給を受け遅延
信号ＤＬ４５を出力する。選択回路２２１は遅延信号Ｄ
Ｌ３７〜ＤＬ４４および遅延選択信号ＸのＸ５，Ｘ４，
Ｘ３の各々の供給を受け遅延信号ＤＬ４６を出力する。
選択回路２２２は遅延信号ＤＬ４５，ＤＬ４６および遅
延選択信号Ｘの最上位ビットであるＸ６を受け、遅延信
号ＤＬ４５，ＤＬ４６のいずれか一方を出力する。

【００２２】遅延回路２０４〜２１９の各々の回路を示
す図４を参照すると、この遅延回路２０４は、直列接続
され入力信号の供給に応答してそれぞれ遅延信号ＤＬ０
０〜ＤＬ０７を発生する８個の遅延素子２０〜２７と、
端子ＭＳ２，ＭＳ１，およびＭＳ０の各々を経由して供
給される信号Ｘ０〜Ｘ２に応答してこれら遅延信号ＤＬ
００〜ＤＬ０７のうちの一つを選択して出力する選択回
路２２０と同様の選択回路２２３とを備える。

【００２３】次に図４を参照して遅延回路２０４〜２１
９の各々の動作を説明すると、選択回路２２３は、端子
ＭＳ２，ＭＳ１，ＭＳ０の各々を介して供給される入力
選択信号Ｘ２〜Ｘ０にそれぞれ応答して遅延信号ＤＬ０
０〜ＤＬ０７のうちの対応の遅延値を有する１つを選択
し遅延信号ＭＹを出力端子ＤＯ１に出力する。

【００２４】選択回路２２０の回路を示す図５（Ａ）を
参照すると、この選択回路２２０は、入力選択回路群２
２５〜２２７を備える。

【００２５】入力選択回路群２２５は端子ＭＳ０を経由
して供給される選択信号Ｘ０に応答して端子Ｄ０〜Ｄ７
に入力される８信号のうちの４信号を選択した信号ＭＹ
０〜ＭＹ３を出力する。入力選択回路群２２６は端子Ｍ
Ｓ１を経由して供給される選択信号Ｘ１に応答して信号
ＭＹ０〜ＭＹ３の４信号のうちの２信号を選択した信号
ＭＹ４，信号ＭＳ５を出力する。入力選択回路２２７は
端子ＭＳ２を経由して供給される選択信号Ｘ２に応答し
て信号ＭＹ４，信号ＭＹ５の２信号のうちの１信号を選
択した信号ＭＹを端子ＭＹに出力する。

【００２６】図５（Ａ）およびこの回路の真理値表であ
る図５（Ｂ）を参照して選択回路２２０の動作を説明す
ると、入力選択回路群２２５は、選択信号Ｘ０がロウレ
ベルのとき‘０’側を選択する。すなわち、端子Ｄ０，
Ｄ３，Ｄ４，およびＤ７の各信号を信号ＭＹ０，ＭＹ
１，ＭＹ２，およびＭＹ３としてそれぞれ出力する。ま
た、選択信号Ｘ０がハイレベルのとき‘１’側を選択
し、端子Ｄ１，Ｄ２，Ｄ５，およびＤ６の各信号を信号
ＭＹ０，ＭＹ１，ＭＹ２，およびＭＹ３としてそれぞれ
出力する。同様に入力選択回路群２２６は、選択信号Ｘ
１がロウレベルのとき‘０’側を選択し、信号ＭＹ０，
ＭＹ３の各々を信号ＭＹ４，ＭＹ５としてそれぞれ出力
する。また、選択信号Ｘ１がハイレベルのとき‘１’側
を選択し、信号ＭＹ１，ＭＹ２の各々を信号ＭＹ４，Ｍ
Ｙ５としてそれぞれ出力する。入力選択回路２２７は、
選択信号Ｘ２がロウレベルのとき‘０’側を選択し、信
号ＭＹ４を信号ＭＹとして出力する。また、選択信号Ｘ
２がハイレベルのとき‘１’側を選択し、信号ＭＹ５を
信号ＭＹとして出力する。このように端子ＭＳ２〜ＭＳ
０にそれぞれ供給される選択信号Ｘ２〜Ｘ０に応答して
（Ｂ）に示す真理値表にしたがい端子Ｄ０〜Ｄ７のうち
の１つの端子の入力信号が選択され、信号ＭＹとして出
力される。図５の例では、入力選択信号Ｘ０〜Ｘ２が全
てロウレベルの状態を示し、入力選択回路２２７は信号
ＭＹとして選択回路群２２６の出力信号ＭＹ４を選択
し、入力選択回路群２２６は信号ＭＹ４として入力選択
回路群２２５の出力信号ＭＹ０を選択し、入力選択回路
群２２５は信号ＭＹ０として入力端子Ｄ０の入力信号を
選択している。すなわち、選択回路２２０の出力信号Ｍ
Ｙとして入力端子Ｄ０の信号が選択され、この値が出力
される。

【００２７】選択回路２２０と同様の構成の選択回路２
２１は、端子ＭＳ０〜ＭＳ２の各々に選択信号Ｘ３〜Ｘ
５の各々がそれぞれ供給され真理値が図５（Ｃ）で示さ
れるほかは選択回路２２０と同様の動作を行う。

【００２８】次に図３，図４を再度参照して可変遅延回
路１０１の動作を説明すると、遅延回路２０４〜２１９
の各々は出力端子ＤＯ２が次段の入力端子ＤＩにそれぞ
れ接続されることによりこれら遅延回路２０４〜２１９
を構成する遅延素子の全てが直列接続されている。入力
選択回路２２２は、供給された遅延選択信号Ｘの最上位
ビット信号Ｘ６がロウレベルのときは、‘０’側の信
号、すなわち遅延信号ＤＬ４５を選択し出力端子ＭＣＬ
Ｋに遅延信号ＭＣＫとして出力する。また、逆に、信号
Ｘ６がハイレベルのときは、‘１’側の信号である遅延
信号ＤＬ４６を選択し遅延信号ＭＣＫとして出力する。
上述のように、遅延信号ＤＬ４５は、選択回路２２０で
遅延選択信号Ｘの信号Ｘ５〜Ｘ３により選択され、か
つ、遅延回路２０４〜２１１で遅延選択信号Ｘのビット
Ｘ２、Ｘ１、Ｘ０により選択された信号であり、遅延信
号ＤＬ４６は、選択回路２２１で遅延選択信号Ｘの信号
Ｘ５〜Ｘ３により選択され、かつ、遅延回路２１２〜２
１９で遅延選択信号ＸのビットＸ２、Ｘ１、Ｘ０により
選択された信号である。したがって、遅延選択信号Ｘに
より直列に接続された遅延回路２０４〜２１９の全遅延
素子うちの１つの遅延素子の出力信号が選択され、出力
端子ＭＣＬＫへ遅延信号ＭＣＫとして出力される。すな
わち、基準クロックＲＣＫから遅延信号ＭＣＫまでの遅
延値（以下粗遅延値）は、遅延選択信号Ｘに対応した値
となる。

【００２９】また、遅延選択信号Ｘを遅延素子２０，２
１の順序で選択するように制御する場合、これら遅延素
子２０，２１の各々の選択時の粗遅延値の差は、遅延素
子２１の遅延値分に相当する。すなわち、遅延素子１つ
分の遅延値をΔｔｐｄ１とすると、隣合う遅延素子を順
番に選択するように遅延選択信号Ｘを制御する場合は、
上記粗遅延値は、Δｔｐｄ１の間隔で変化する。一方、
可変遅延回路１０１における粗遅延値の可変量ＤＶは、
遅延素子の数が本実施例の場合１６×８＝１２８個であ
るので、１番目の遅延素子すなわち遅延回路２０４の遅
延素子２０を選択したときと１２８番目の遅延素子すな
わち遅延回路２１９の遅延素子２７を選択したときの遅
延差、すなわちＤＶ＝（１２８−１）×Δｔｐｄ１とな
る。基準クロックＲＣＫと帰還クロックＣＫ１の各々の
位相を一致させる場合、最悪の場合で帰還クロックＣＫ
１の位相を１周期分変化させる必要があるため、この可
変量ＤＶは基準クロックＲＣＫの周期以上の時間が必要
となる。すなわち、ロックレンジの最低周波数が最長周
期であるので一般に遅延素子の数をＮ個とした場合、可
変量ＤＶは（Ｎ−１）×Δｔｐｄ１となり、この遅延量
がロックレンジの最低周波数の周期となる。

【００３０】次に遅延微調整回路１０２の構成を示す図
６を参照すると、この遅延微調整回路１０２は、縦続接
続された基本構成要素である微調整回路３１０〜３１６
から成る。

【００３１】微調整回路３１０は、縦続接続され端子Ｍ
ＣＬＫにクロックＭＣＫが入力されるインバータ４０，
４２とインバータ４０，４２の各々に並列接続され制御
信号として遅延選択信号Ｙの最上位ビットＹ２の供給を
受けるクロックドインバータであるインバータ４１，４
３とから成る。

【００３２】同様に微調整回路３１１〜３１３のクロッ
クドインバータに信号Ｙ２が、微調整回路３１４，３１
５のクロックドインバータに信号Ｙ１が、微調整回路３
１６のクロックドインバータに信号Ｙ１がそれぞれ供給
される。

【００３３】図６を参照して遅延微調整回路１０２の動
作を説明すると、微調整回路３１０のインバータ４１，
４３は供給を受けた制御信号がロウレベルのときは導通
状態、ハイレベルのときはハイインピーダンス（遮断）
状態となる。したがって、遅延選択信号Ｙ２がロウレベ
ル（’０’）であると、インバータ４１，４３は導通状
態となり、ノードＤＬ５０をインバータ４０，４１で、
ノードＤＬ５１をインバータ４２，４３でそれぞれ駆動
する。逆に、遅延選択信号Ｙ２がハイレベル（’１’）
であると、インバータ４１，４３は遮断状態となり、ノ
ードＤＬ５０をインバータ４０のみで、ノードＤＬ５１
をインバータ４２のみでそれぞれ駆動する。これらイン
バータ４０，４１および４２，４３の並列動作時の遅延
時間はインバータ４０，４２の単独動作時の遅延時間に
比較して小さい。したがって、遅延選択信号Ｙ２の値’
０’，’１’に依存して入力端子ＭＣＬＫからノードＤ
Ｌ５１までの遅延値、すなわち微調整回路３１０の入出
力間の遅延値に差が生じることになる。また、遅延選択
信号Ｙ２は、微調整回路３１０〜３１３の４ビット分に
供給されているため、この信号Ｙ２の値の変化に対応す
る遅延微調整回路１０２全体の遅延値（以下精遅延値）
の変化量は、微調整回路１段分の４倍＝２²倍の遅延変
化量となる。同様に、遅延選択信号Ｙ１は、微調整回路
３１４，３１５の２ビット分に供給されており、したが
って、信号Ｙ１の値の変化対応の上記精遅延値変化量
は、微調整回路１段分の２倍＝２¹ 倍の遅延変化量とな
る。すなわち、遅延選択信号Ｙの各ビット毎に遅延変化
量の重み付けされる。遅延選択信号Ｙの値に対する精遅
延値の関係を示す図７を参照すると、遅延選択信号Ｙの
全ビットが’０’、すなわち８進数で００の時の精遅延
値をｔｐｄ２とし、各微調整回路の遅延変化量をΔｔｐ
ｄ３とすると、遅延選択信号Ｙが１０のときの精遅延値
は、ｔｐｄ２＋Δｔｐｄ３となり、遅延選択信号Ｙが７
０のときの精遅延値は、ｔｐｄ２＋Δｔｐｄ３×７とな
る。すなわち、精遅延値の最大変化量はΔｔｐｄ３×７
となる。本実施例では遅延選択信号Ｙのビット数が３ビ
ットとしたが、一般に信号ＹをＭビットとした場合、精
遅延値の最大変化量はΔｔｐｄ３×（２^M −１）とな
る。

【００３４】次に位相比較器１０３の回路を示す図８を
参照すると、この位相比較器１０３は、フリップフロッ
プ３２０，３２１とから構成される。

【００３５】フリップフロップ３２０は、データ入力端
子Ｄに帰還クロックＣＫ１がクロック入力端子Ｃに基準
クロックＲＣＫがそれぞれ供給され、データ出力端子が
ノードＵＤ１に接続され、基準クロック信号ＲＣＫの供
給に応答して帰還クロックＣＫ１をサンプリングしノー
ドＵＤ１へ出力する。フリップフロップ３２１は、デー
タ入力端子ＤがノードＵＤ１に接続され、クロック入力
端子ＣにクロックＲＣＬＫが供給され、基準クロック信
号ＲＣＫの供給に応答してフリップフロップ３２０の出
力データをサンプリングし、データ出力端子Ｄから比較
信号ＵＤＢを出力する。

【００３６】次に図８および動作タイムチャートである
図９を参照して位相比較器１０３の動作を説明すると、
まず、フリップフロップ３２０は帰還クロックＣＫ１を
基準クロックＲＣＫの前縁でサンプリングし、次の基準
クロックＲＣＫの前縁でフリップフロップ３２１にシフ
トし、位相比較信号ＵＤＢを出力する。時刻ｔ３では、
帰還クロックＣＫ１の位相が基準クロックＲＣＫより遅
れており、基準クロックＲＣＫの前縁でフリップフロッ
プ３２０は帰還クロックＣＫ１の上記位相遅れ対応のロ
ウレベルをサンプリングしノードＵＤ１にこのロウレベ
ルを出力する。また、フリップフロップ３２１は時刻ｔ
３でのノードＵＤ１の値、すなわちハイレベルをサンプ
リングし、位相比較信号ＵＤＢとしてハイレベルを出力
する。次に時刻ｔ４の基準クロックＲＣＫの前縁ではフ
リップフロップ３２０は帰還クロック信号のロウレベル
をサンプリングし、ノードＵＤ１にロウレベルを出力す
る。フリップフロップ３２１は、このノードＵＤ１のロ
ウレベルをサンプリングし、位相比較信号ＵＤＢとして
ロウレベルを出力する。よって、時刻ｔ３でフリップフ
ロップ３２０がサンプリングした帰還クロックＣＫ１の
位相遅れ対応のロウレベルに応答して、時刻ｔ４でフリ
ップフロップ３２１が位相比較信号ＵＤＢとしてこのロ
ウレベルを出力する。逆に、時刻ｔ５では、帰還クロッ
クＣＫ１の位相が基準クロックＲＣＫの位相よりも進ん
でおり、フリップフロップ３２０が時刻ｔ５でサンプリ
ングした帰還クロックＲＣＫの位相の進み対応のハイレ
ベルに応答して、時刻ｔ６でフリップフロップ３２１が
位相比較信号ＵＤＢとしてこのハイレベルを出力する。
すなわち、ある時刻の基準クロックＲＣＫにおける位相
比較信号ＵＤＢのロウおよびハイレベルは、この時刻の
１つ前の時刻の基準クロックＲＣＫによりサンプリング
された帰還クロックＣＫ１の位相の遅れおよび進みをそ
れぞれ示す。

【００３７】次にカウンタ１０７をブロックで示す図１
０（Ａ）を参照すると、このカウンタ１０７は３ビット
のバイナリカウンタであり、基準クロックＲＣＫおよび
リセット信号ＲＳＴの供給を受け３ビットの値ＣＶ０，
ＣＶ１，ＣＶ２から成るカウント信号ＣＶを出力する。

【００３８】次にカウンタ１０７の動作タイムチャート
を示す図１０（Ｂ）を参照して動作を説明すると、カウ
ント信号ＣＶは、ＣＶ０〜ＣＶ２で表される８進数で示
す。時刻ｔ７〜ｔ８の期間は、リセット信号ＲＳＴの活
性化状態を示すハイレベルであるため、カウント信号Ｃ
Ｖの値は初期値の００（８進数以下同様）となる。次の
時刻ｔ９ではリセット信号ＲＳＴは非活性化状態のロウ
レベルとなり、基準クロックＲＣＫの前縁でカウントア
ップ動作を行い、信号ＣＶのカウント値は１０となる。
このようにリセット信号ＲＳＴがロウレベルの間は、基
準クロックＲＣＫの前縁で、カウントアップ動作を行
い、時刻ｔ１０では信号ＣＶのカウント値は７０とな
る。次の時刻ｔ１１では、カウント値は００に戻り、こ
の後リセット信号ＲＳＴがハイレベルに活性化されるま
で以上の動作を反復する。

【００３９】次にシーケンス制御回路１０８の回路を示
す図１１を参照すると、この図に示すシーケンス制御回
路１０８は、非同期セット（以下セット）端子付きのフ
リップフロップ３４０と、非同期リセット（以下リセッ
ト）端子付きフリップフロップ３４１〜３４４と、デー
タ入力端子Ｄにデコード信号ＤＣのクロック入力端子Ｃ
に基準クロックＲＣＫのそれぞれの供給を受けデータ出
力端子Ｑからカウント動作信号ＣＴを出力するフリップ
フロップ３５１と、インバータ３３０，３３１，３５２
と、アンド回路３３３，３３５，３３７，３３８，３４
６〜３４９，３５３と、オア回路３３２，３３４，３３
６，３３９，３４５と、カウント信号ＣＶの供給を受け
デコード信号ＤＣを発生するデコーダ３５０とを備え
る。

【００４０】フリップフロップ３４０は、セット端子Ｓ
にリセット信号ＲＳＴが、データ入力端子Ｄにオーバフ
ローフラグ信号ＯＶＦが、クロック入力端子Ｃにカウン
ト動作信号ＣＴがそれぞれ供給され、データ出力端子Ｑ
からシーケンス信号Ｓ１を出力する。フリップフロップ
３４１〜３４４の各々は、リセット端子Ｒにリセット信
号ＲＳＴが、データ入力端子Ｄにアンド回路３３３，３
３５，３３７，およびオア回路３３９の各々の出力信号
が、クロック入力端子Ｃに信号ＣＴがそれぞれ接続さ
れ、データ出力端子Ｑからシーケンス信号Ｓ２〜Ｓ５の
各々を出力する。

【００４１】次に、図１１を参照してシーケンス制御回
路１０８の動作を説明すると、デコーダ３５０は、カウ
ント信号ＣＶが８進数で６０のときデコード信号ＤＣを
ハイレベルにする。このハイレベルへの遷移イミング
は、カウント信号ＣＶと同期しているため基準クロック
ＲＣＫの前縁の時刻となる。このため、デコーダ３５０
の後段のフリップフロップ３５１は、デコード信号ＤＣ
のハイレベル遷移対応の基準クロックＲＣＫの前縁で
は、まだロウレベルをサンプリングする。次の基準クロ
ックＲＣＫ、すなわちカウント信号ＣＶが７０に変化し
デコード信号ＤＣがロウレベルに遷移する基準クロック
ＲＣＫの前縁で、フリップフロップ３５１はハイレベル
をサンプリングし、カウント動作信号ＣＴをハイレベル
にする。また、次の基準クロック、すなわちカウント信
号ＣＶが００に変化する基準クロック信号の前縁では、
デコード信号ＤＣがロウレベルであるため、このフリッ
プフロップ３５１はロウレベルをサンプリングし、カウ
ント動作信号ＣＴをロウレベルにする。上述のように、
このカウント動作信号ＣＴは、他のシーケンス信号Ｓ１
〜Ｓ５を生成するフリップフロップ３４１〜３４４のク
ロック端子Ｃに供給されるため、シーケンス信号Ｓ１〜
Ｓ５はカウント動作信号ＣＴの前縁で変化する。これら
のシーケンス信号Ｓ１〜Ｓ５のうちの１つの信号がハイ
レベルになった状態をそれぞれシーケンスＳＥ１〜ＳＥ
５とする。

【００４２】シーケンス制御回路１０８の状態遷移図お
よびタイムチャートをそれぞれ示す図１２，図１３を併
せて参照すると、シーケンスＳＥ１〜ＳＥ５の各々は、
カウント動作信号ＣＴの前縁で遷移する。まず、リセッ
ト信号ＲＳＴが活性化状態、すなわちハイレベルのと
き、シーケンス制御回路１０８の状態は初期状態である
シーケンスＳＥ１となる。シーケンスＳＥ１は、オーバ
フローフラグ信号ＯＶＦがロウレベルとなるまで継続す
る。オーバフローフラグ信号ＯＶＦがロウレベルとなる
と、カウント動作信号ＣＴの前縁、すなわちカウント信
号ＣＶが７０のとき、位相比較信号ＵＤＦのハイ，ロウ
の各々のレベルに対応して次のシーケンスＳＥ２，ＳＥ
３にそれぞれ遷移する。上述したように、位相比較信号
ＵＤＦのハイ，ロウの各レベルはそれぞれ帰還クロック
ＣＫ１の位相の基準クロックＲＣＫの位相に対する進
み，遅れに対応する。

【００４３】このシーケンスＳＥ１は、リセット信号Ｒ
ＳＴによるリセット後における可変遅延回路１０１、遅
延微調整回路１０２、およびクロックツリー１０９から
成るループ内の基準クロックＲＣＫの伝搬の一巡を待つ
シーケンスである。シーケンスＳＥ１が設定されていな
い場合は、リセット後の、ＰＬＬのロック前、すなわち
帰還クロックＣＫ１が安定化するまでの位相比較信号Ｕ
ＤＢは、本来の正しい比較信号ではなく過渡状態の誤差
を含み、その過渡誤差を含む位相比較信号ＵＤＢにより
動作してしまうと、この後のシーケンス遷移が乱れてし
まう。

【００４４】図１１を再度参照すると、供給を受けたリ
セット信号ＲＳＴのハイレベルへの反転に応答してフリ
ップフロップ３４０はセット、他のフリップフロップ３
４１〜３４４はリセットされ、シーケンス信号Ｓ１のみ
がハイレベルとなり、シーケンス信号Ｓ２〜Ｓ５はロウ
レベルとなる（時刻ｔ１２）。

【００４５】次に、リセット信号ＲＳＴがロウレベルに
反転し、供給を受けたオーバフローフラグ信号ＯＶＦが
ロウレベルのときは、フリップフロップ３４０のデータ
入力Ｄがロウレベル、インバータ３３０の出力がハイレ
ベル、シーケンス信号Ｓ１がハイレベルであるためオア
回路３３２，３３４の各々の出力は共にハイレベルとな
る。ここで、供給を受けた位相比較信号ＵＤＢがハイレ
ベルのときはアンド回路３３３の出力はハイレベル、イ
ンバータ３３１の出力はロウレベルとなり、したがって
アンド回路３３５の出力はロウレベルとなるためフリッ
プフロップ３４１，３４２の各々のデータ入力Ｄはそれ
ぞれハイ，ロウの各レベルとなる。この後のカウント動
作信号ＣＴの前縁でシーケンス信号Ｓ１，Ｓ２，および
Ｓ３はそれぞれはロウ，ハイ，およびロウの各レベルと
なりシーケンスＳＥ１からシーケンスＳＥ２へ遷移する
（時刻ｔ１３）。

【００４６】また、逆に位相比較信号ＵＤＢがロウレベ
ルのときはアンド回路３３３，インバータ３３１の各々
の出力はそれぞれロウ，ハイの各レベルとなり、アンド
回路３３５の出力はハイレベルとなるためフリップフロ
ップ３４１，３４２の各々のデータ入力Ｄはそれぞれロ
ウ，ハイの各レベルとなる。この後のカウント動作信号
ＣＴ前縁でシーケンス信号Ｓ１，Ｓ２，およびＳ３はそ
れぞれはロウ，ロウ，およびハイの各レベルとなり、シ
ーケンスＳＥ１からシーケンスＳＥ３へ遷移する。

【００４７】次に、シーケンスＳＥ２は、位相比較信号
ＵＤＢがハイレベルの間続き、帰還クロックＣＫ１の位
相が基準クロックＲＣＫよりも遅れ位相比較信号ＵＤＢ
がロウレベルに変化するとシーケンスＳＥ３に遷移す
る。また、オーバフローフラグ信号ＯＶＦがハイレベル
になるとシーケンス信号Ｓ１がハイレベルを示すシーケ
ンスに戻る。

【００４８】図１１を再度参照してこのシーケンスＳＥ
２からＳＥ３への遷移動作について説明すると、シーケ
ンス信号Ｓ２およびオーバフローフラグ信号ＯＶＦがそ
れぞれハイおよびロウの各レベルであれば、オア回路３
３２，３３４の各々の出力はハイレベル、位相比較信号
ＵＤＢがハイレベルであればアンド回路３３３の出力が
ハイレベル、インバータ回路３３１，アンド回路３３５
の各々の出力がロウレベルとなり、フリップフロップ３
４１，３４２の各々のデータ入力はそれぞれハイ，ロウ
の各レベルとなる。この後のカウント動作信号ＣＴの前
縁では、フリップフロップ３４１，３４２のデータ入力
のレベル変化が無いため、シーケンス信号Ｓ２のハイレ
ベル状態が続く。また、位相比較信号ＵＤＢがロウレベ
ルであればアンド回路３３３の出力はロウレベル、フリ
ップフロップ３４１，３４２の各々のデータ入力はそれ
ぞれロウ，ハイの各レベルとなる。この後のカウント動
作信号ＣＴの前縁でシーケンス信号Ｓ１，Ｓ２，および
Ｓ３の各々はロウ，ロウ，およびハイの各レベルとな
り、シーケンスＳＥ２からシーケンスＳＥ３へ遷移する
（時刻ｔ１４）。

【００４９】リセット後の初期状態では、基準クロック
ＲＣＫから遅延信号Ｘまでの遅延時間が最大値の近傍に
設定されているため、位相比較器１０３が帰還クロック
ＣＫ１が基準クロックＲＣＫに比較して位相が進んでい
ると判断し、帰還クロックＣＫ１の位相を遅らせる方
向、すなわち上記遅延時間を増加する方向に動作するの
で、アップダウンカウンタ１０４がオーバフローし、帰
還クロックＣＫ１と基準クロックＲＣＫの各々の位相を
一致させることが不可能となる。シーケンスＳＥ２は、
上記初期状態で位相比較信号ＵＤＢの値と無関係に、帰
還クロックＣＫ１の位相を進める方向に強制的に動作さ
せるためのものである。

【００５０】シーケンス信号Ｓ２がハイレベル（シーケ
ンスＳＥ２）になると、インバータ回路３５２の出力が
ロウレベルとなり、アンド回路３４７の出力であるアッ
プダウン信号ＭＵＤＢがロウレベルになる。一方、シー
ケンス信号Ｓ２がロウレベルの間はインバータ回路３５
２の出力がハイレベルであるため、アップダウン信号Ｍ
ＵＤＢは位相比較信号ＵＤＢと同一値となり、アップダ
ウン信号ＭＵＤＢとして位相比較信号ＵＤＢが出力され
る。

【００５１】シーケンスＳＥ３は、位相比較信号ＵＤＢ
がロウレベルの間続き、位相比較信号ＵＤＢがハイレベ
ルになると、シーケンスＳＥ４に遷移する。また、オー
バフローフラグ信号ＯＶＦがハイレベルになると、シー
ケンスＳＥ１に戻る。

【００５２】このシーケンスＳＥ３からＳＥ４への遷移
動作について説明すると、シーケンス信号Ｓ３がハイレ
ベルのときは、オア回路３３４，３３６の各々の出力は
共にハイレベルであり、位相比較信号ＵＤＢがロウレベ
ルのときは、インバータ回路３３１，アンド回路３３
５，３３７の各々の出力はそれぞれハイ，ハイ，ロウの
各レベルとなり、フリップフロップ３４２，３４３の各
々のデータ入力はそれぞれハイ，ロウの各レベルとな
る。この後のカウント動作信号ＣＴの前縁では、フリッ
プフロップ３４２、３４３のデータ入力に変化がないた
めシーケンス信号Ｓ３のハイレベル状態が継続する。一
方、位相比較信号ＵＤＢがハイレベルになると、逆に、
フリップフロップ３４２，３４３の各々のデータ入力は
それぞれロウ，ハイの各レベルとなる。この後のカウン
ト動作信号の前縁でシーケンス信号Ｓ３，Ｓ４の各々は
ロウ，ハイの各レベルとなり、シーケンスＳＥ３からシ
ーケンスＳＥ４へ遷移する（時刻ｔ１５）。

【００５３】シーケンスＳＥ２またはＳＥ３では、オア
回路３４５の出力がハイレベルとなり、デコード信号Ｄ
Ｃのハイレベルの間アンド回路３４６の出力であるカウ
ント動作イネーブル信号ＥＮの最上位ビットＥＮ２がハ
イレベルとなる。

【００５４】シーケンスＳＥ４は、位相比較信号ＵＤＢ
がハイレベルの間続き、位相比較信号ＵＤＢがロウレベ
ルになると、シーケンスＳＥ５に遷移する。また、オー
バフローフラグ信号がハイレベルになると、シーケンス
ＳＥ１に戻る。

【００５５】このシーケンスＳＥ４からＳＥ５への遷移
動作について説明すると、シーケンス信号Ｓ４がハイレ
ベルの状態では、オア回路３３６，アンド回路３５３の
各々の出力がハイ，ロウの各レベルであり、かつ、位相
比較信号ＵＤＢがハイレベルであれば、アンド回路３３
７，インバータ回路３３１，３３８，およびオア回路３
３９の各々の出力がそれぞれハイ，ロウ，ロウ，および
ロウの各レベルとなり、フリップフロップ３４３，３４
４の各々のデータ入力はそれぞれハイ，ロウの各レベル
になる。この後のカウント動作信号ＣＴの前縁ではフリ
ップフロップ３４３，３４４のデータ入力に変化がない
ので、シーケンス信号Ｓ４はハイレベル状態を継続す
る。また、オーバフローフラグ信号ＯＶＦがロウレベ
ル、すなわちインバータ回路３３０の出力がハイレベル
の状態では、位相比較信号ＵＤＢがロウレベルになる
と、逆に、フリップフロップ３４３，３４４の各々のデ
ータ入力はそれぞれハイ，ロウの各レベルになる。この
後のカウント動作信号ＣＴの前縁でシーケンス信号Ｓ
４，Ｓ５の各々はロウ，ハイの各レベルになり、シーケ
ンスＳＥ４からシーケンスＳＥ５へ遷移する（時刻ｔ１
６）。

【００５６】また、シーケンス信号Ｓ４のハイレベルの
とき、デコード信号ＤＣのハイレベルの間、アンド回路
３４８の出力のカウント動作イネーブル信号ＥＮの２ビ
ット目ＥＮ１はハイレベルとなる。このシーケンスＳＥ
５は、オーバフローフラグ信号ＯＶＦがハイレベルにな
るまで継続し、この信号ＯＶＦがハイレベルになるとシ
ーケンスＳＥ１に遷移する。

【００５７】このシーケンスＳＥ５からＳＥ１への遷移
動作について説明すると、シーケンス信号Ｓ５がハイレ
ベルのとき、シーケンス信号Ｓ４はロウレベルであるの
でアンド回路３３８の出力はロウレベルとなり、オーバ
フローフラグ信号ＯＶＦがロウレベルならば、インバー
タ回路３３０，アンド回路３５３，オア回路３３９の各
々の出力がそれぞれハイ，ハイ，およびハイの各レベル
となり、フリップフロップ３４４，．ＳＧ入力はハイレ
ベル、フリップフロップ３４０のデータ入力はロウレベ
ルとなる。この後のカウント動作信号の立上りでは、フ
リップフロップ３４０、３４４のデータ入力に変化がな
いので、シーケンス信号Ｓ５がハイレベルのままであ
る。また、オーバフローフラグ信号ＯＶＦがハイレベル
ならば、インバータ回路３３０の出力はロウレベル、ア
ンド回路３５３の出力はロウレベル、オア回路３３９の
出力はロウレベルとなり、フリップフロップ３４４，３
４０の各々のデータ入力はそれぞれロウ，ハイの各レベ
ルとなる。この後のカウント動作信号ＣＴの立上りでシ
ーケンス信号Ｓ５，Ｓ１の各々はそれぞれロウ，ハイの
各レベルになり、シーケンスＳＥ５からシーケンスＳＥ
１へ遷移する（時刻ｔ１７）。

【００５８】シーケンス信号Ｓ５がハイレベルのとき、
デコード信号ＤＣのがハイレベルの間、アンド回路３４
９の出力のカウント動作イネーブル信号ＥＮの最下位ビ
ットＥＮ０はハイレベルとなる。このように、シーケン
ス信号Ｓ２〜Ｓ５のうちの１つがハイレベルのとき、デ
コード信号ＤＣがハイレベル、すなわちカウント信号Ｃ
Ｖの値が６０の間、３ビットのカウント動作イネーブル
信号ＥＮの内の１ビットがハイレベルとなる。

【００５９】次にアップダウンカウンタ１０４の構成を
ブロックで示す図１４を参照すると、このアップダウン
カウンタ１０４は、カウンタ３６０〜３６２と、オア回
路３６３，３６４と、アンド回路３７２と、イクスクル
シブオア（ＥＸＯＲ）回路３６６〜３７１とを備える。

【００６０】カウンタ３６０は、基準クロックＲＣＫ，
アップダウン信号ＭＵＤＢ，カウント動作イネーブル信
号ＥＮの最下位ビットＥＮ０（以下信号ＥＮ０）および
シーケンス信号Ｓ１の供給を受け、カウント信号Ｑ０〜
Ｑ２の各々すなわち対応の遅延選択信号Ｚの最下位，第
２，および第３ビットのＺ０，Ｚ１，Ｚ２と次段への桁
上げ用のキャリーボロー信号ＣＢ１とを出力する。

【００６１】カウンタ３６１は、基準クロックＲＣＫ，
アップダウン信号ＭＵＤＢ，カウント動作イネーブル信
号ＥＮ１およびキャリーボロー信号ＣＢ１とのオア回路
３６３によるオア信号Ｅ１，およびシーケンス信号Ｓ１
の供給を受け、発生したカウントＱ３，Ｑ４からＥＸＯ
Ｒ３６６，３６７を介して遅延選択信号Ｚの第４，第５
ビットのＺ３，Ｚ４とキャリーボロー信号ＣＢ２とを出
力する。

【００６２】カウンタ３６２は、基準クロックＲＣＫ，
アップダウン信号ＭＵＤＢ，カウント動作イネーブル信
号ＥＮ２およびキャリーボロー信号ＣＢ２とのオア回路
３６４によるオア信号Ｅ２，およびシーケンス信号Ｓ１
の供給を受け、発生したカウント信号Ｑ５〜Ｑ９からＥ
ＸＯＲ３６８〜３７１を介して遅延選択信号Ｚの第５〜
第１０ビットのＺ３〜Ｚ９と発生した信号ＣＢ３からア
ンド回路３７２を介してオーバフローフラグ信号ＯＶＦ
とを出力する。

【００６３】次に図１４および動作タイムチャートを示
す図１５を参照してカウンタ３６０の動作を説明する
と、このカウンタ３６０は、時刻ｔ１８においてシーケ
ンス信号Ｓ１のハイレベルへの変化に応答してリセット
され、端子Ｑ２〜Ｑ０の出力信号Ｚ２〜Ｚ０は全てロウ
レベルとなる。次に、シーケンス信号Ｓ１がロウレベル
に反転したとき基準クロックＲＣＫの前縁でカウント動
作イネーブル信号ＥＮ０がハイレベルならば、アップダ
ウン信号ＭＵＤＢのハイ，ロウの各値に対応してそれぞ
れカウントアップ，ダウン動作を行う。時刻ｔ１９で
は、カウント動作イネーブル信号ＥＮ０の立上りが基準
クロックＲＣＫの前縁からシーケンス制御回路１０８の
フリップフロップ等内部回路の遅延分遅れるためロウレ
ベルとみなされ、アップダウン動作を行わない。また、
時刻ｔ２０の基準クロックＲＣＫの前縁（以下時刻ｔｍ
と省略）では、カウント動作イネーブル信号ＥＮ０の立
下りが上記遅延分遅れるためハイレベルとみなされ、ア
ップダウン動作を継続する。この時刻ｔ２０では、アッ
プダウン信号ＭＵＤＢがハイレベルであるのでカウント
アップ動作を行い、信号Ｑ０（Ｚ０）はハイレベルに反
転し、信号Ｑ１，Ｑ２（Ｚ１，Ｚ２）はロウレベルのま
まにとどまる。

【００６４】次に、時刻ｔ２１でも、同様にカウント動
作イネーブル信号ＥＮ０の立下りが上記遅延分遅れるた
め、カウント動作イネーブル信号ＥＮ０をハイレベルと
みなしたアップダウン動作を行う。この時刻ｔ２１で
は、アップダウン信号ＭＵＤＢがハイレベルであるので
カウントアップ動作を行い、信号Ｑ０はハイレベルに反
転するとともに、信号Ｑ１，Ｑ２はハイレベルのままに
とどまる。したがって、出力信号Ｑ２〜Ｑ０対応の信号
Ｚ２〜Ｚ０が全てハイレベルとなるので、キャリーボロ
ー信号ＣＢ１はキャリー信号としてハイレベルとなる。

【００６５】このキャリーボロー信号ＣＢのハイレベル
のときは、アップダウン信号ＭＵＤＢのハイ，ロウの各
レベルにそれぞれ対応してキャリーまたはボロー信号と
判断される。ここで、キャリー信号およびボロー信号の
各々は、カウンタのカウント動作時における次のカウン
ト動作の桁上げおよび桁下げの各動作の発生をそれぞれ
意味する信号である。

【００６６】出力信号Ｚ０〜Ｚ２はラッチ１０５を経由
して遅延選択信号ＹのビットＹ２〜Ｙ０として遅延微調
整回路１０２に供給される。したがって、カウンタ３６
０のキャリー信号発生時には、遅延選択信号Ｙの値は７
０、すなわち遅延信号ＭＣＫから遅延信号ＣＫ０までの
遅延変化量は最大値となる。また、キャリーボロー信号
ＣＢ１がハイレベルになることによりオア信号Ｅ１がハ
イレベルとなる。したがって、時刻ｔ２２では基準クロ
ックＲＣＫの前縁でカウンタ３６０，３６１はカウント
アップ動作し、信号Ｑ２〜Ｑ０は全てロウレベル、すな
わち値００となる。

【００６７】また、時刻ｔ２３では、基準クロックＲＣ
Ｋの前縁でアップダウン信号ＭＵＤＢがロウレベル、カ
ウント動作イネーブル信号ＥＮ０がハイレベルのため、
カウンタ３６０はカウントダウン動作となり、信号Ｑ２
〜Ｑ０のは全てロウレベル、すなわち１０から００に変
化する。時刻ｔ２３で、信号Ｑ２〜Ｑ０が全てロウレベ
ルに変化すると、キャリーボロー信号ＣＢ１は、ボロー
信号としてハイレベルとなる。このカウンタ３６０のボ
ロー信号発生時には、遅延選択信号Ｙの値は００とな
り、遅延信号ＭＣＫから信号ＣＫ０までの遅延変化量は
最小値となる。また、キャリーボロー信号ＣＢ１がハイ
レベルになることによりオア信号Ｅ１がハイレベルとな
る。したがって、時刻ｔ２４では基準クロックＲＣＫの
前縁でカウンタ３６０，３６１はカウントダウン動作
し、信号Ｑ０〜Ｑ２対応のＺ２〜Ｚ０は全てハイレベ
ル、すなわち値７０となる。

【００６８】次に、図１６に示す動作タイムチャートを
併せて参照してカウンタ３６１の動作を説明すると、時
刻ｔ２５においてシーケンス信号Ｓ１のハイレベル変化
に応答してリセットされ、出力信号Ｑ４，Ｑ３は共にロ
ウレベルとなる。次に、シーケンス信号Ｓ１がロウレベ
ルになると、基準クロックＲＣＫの前縁でカウント動作
イネーブル信号ＥＮ１またはキャリーボロー信号ＣＢ１
がハイレベルならばこのカウンタ３６１の動作イネーブ
ル入力であるオア信号Ｅ１がハイレベルとなり、カウン
タ３６０と同様に、供給を受けるアップダウン信号ＭＵ
ＤＢのハイ，ロウの各値に対応してそれぞれカウントア
ップ，ダウン動作を行う。

【００６９】まず、時刻ｔ２６では信号Ｅ１をロウレベ
ルとみなしアップダウン動作を行わない。時刻ｔ２７で
は信号Ｅ１をハイレベルとみなし、アップダウン信号Ｍ
ＵＤＢのハイレベルに応答してカウントアップ動作を行
い、信号Ｑ３，Ｑ４はハイ，ロウレベルの各値となる。
次に、時刻ｔ２８では、信号Ｅ１がハイレベルであり、
アップダウン信号ＭＵＤＢのハイレベルに応答してさら
にカウントアップ動作を行い、信号Ｑ３，Ｑ４の各々は
共にハイレベルとなり、キャリーボロー信号ＣＢ２はキ
ャリー信号としてハイレベルとなる。このキャリーボロ
ー信号ＣＢ２のハイレベルに応答してオア信号Ｅ２がハ
イレベルとなる。次の時刻ｔ２９ではカウンタ３６１，
３６２の各々はカウントアップ動作し、信号Ｑ４，Ｑ３
は共にロウレベルになる。

【００７０】次に、時刻ｔ３０ではアップダウン信号Ｍ
ＵＤＢがロウレベル、信号Ｑ４，Ｑ３が共にロウレベ
ル、オア信号Ｅ１がハイレベルの条件がそろい、キャリ
ーボロー信号ＣＢ２はボロー信号としてハイレベルとな
る。これにより、オア信号Ｅ２がハイレベルとなり、次
の時刻ｔ３１ではカウンタ３６１，３６２はカウントダ
ウン動作し、信号Ｑ４、Ｑ３は共にハイレベルとなる。
時刻ｔ３２では、アップダウン信号ＭＵＤＢがロウレベ
ル、オア信号Ｅ１がハイレベルのため、カウントダウン
動作となり、信号Ｑ３，Ｑ４の各々はそれぞれロウ，ハ
イの各レベルとなる。

【００７１】次に、図１７に示す動作タイムチャートを
併せて参照してカウンタ３６２の動作を説明すると、時
刻ｔ３３でシーケンス信号Ｓ１のハイレベルに応答して
セットされ、信号Ｑ９〜Ｑ５の各々は全てハイレベルと
なる。シーケンス信号Ｓ１がロウレベルになると、基準
クロックＲＣＫの前縁でカウント動作イネーブル信号Ｅ
Ｎ２またはキャリーボロー信号ＣＢ２がハイレベルなら
ばオア信号Ｅ２がハイレベルとなり、アップダウン信号
ＭＵＤＢのハイ，ロウ各レベルに対応してそれぞれカウ
ントアップ，ダウン動作を行う。

【００７２】まず、時刻ｔ３４では、オア信号Ｅ２をロ
ウレベルとみなしアップダウン動作を行わない。時刻ｔ
３５ではオア信号Ｅ２がハイレベル、アップダウン信号
ＭＵＤＢがロウレベルであるのでカウントダウン動作を
行い、信号Ｑ５はロウレベルに変化し、信号Ｑ６〜Ｑ９
はハイレベルのままとなる。時刻ｔ３６では、オア信号
Ｅ２がハイレベル、アップダウン信号ＭＵＤＢがロウレ
ベルであるのでカウントダウン動作を行い、信号Ｑ５が
ロウレベルに変化し、ロウレベルのままの信号Ｑ６〜Ｑ
９を含めて全てロウレベルとなるので、キャリーボロー
信号ＣＢ３はボロー信号としてハイレベルとなる。時刻
ｔ３７ではこのカウンタ３６２はカウントダウン動作し
出力信号Ｑ５〜Ｑ９は全てハイレベルになる。

【００７３】時刻ｔ３８では、アップダウン信号ＭＵＤ
Ｂ，オア信号Ｅ２の各々が共にハイレベルのため、カウ
ントアップ動作し、信号Ｑ５〜Ｑ９は全てハイレベル、
すなわち１６進数で１Ｅ（以下１ＥＨ）から１ＦＨに変
化する。これら信号Ｑ５〜Ｑ９が全てハイレベルになる
と、キャリーボロー信号ＣＢ３はキャリー信号としてハ
イレベルとなる。次の時刻ｔ３９ではカウントアップ動
作し、信号Ｑ５〜Ｑ９は全てロウレベル、すなわち００
Ｈとなる。

【００７４】キャリーボロー信号ＣＢ１〜ＣＢ３が全て
ハイレベルになると、アンド回路３７２の出力であるオ
ーバフローフラグ信号ＯＶＦがハイレベルとなる。この
オーバフローフラグ信号ＯＶＦのハイレベルは、これ以
上の位相補正が不可能であることを示し、シーケンス制
御回路１０８は、初期シーケンスのシーケンスＳＥ１に
戻り、アップダウンカウンタ１０４もリセットされる。

【００７５】次に図１４，図１，図３を再度参照してカ
ウンタ３６１，３６２による可変遅延回路１０１に対す
る制御について説明すると、これらカウンタ３６１，３
６２の出力信号Ｑ３〜Ｑ９は、ＥＸＯＲ回路３６６〜３
７１を介して遅延選択信号Ｚとして出力される。遅延選
択信号Ｚはラッチ１０５を介して可変遅延回路１０１の
遅延選択信号Ｘに出力される。遅延選択信号Ｚと遅延選
択信号Ｘのビット対応は、信号Ｚ３，Ｚ４，Ｚ５，Ｚ
６，Ｚ７，Ｚ８，Ｚ９の各々がそれぞれ信号Ｘ０，Ｘ
２，Ｘ３，Ｘ４，Ｘ５，Ｘ６の各々に対応する。信号Ｑ
３〜Ｑ９が、０１Ｈから０２Ｈにカウントアップ動作し
た場合、ＥＸＯＲ回路３６８〜３７１の出力は全てロウ
レベル、ＥＸＯＲ回路３６７の出力はロウレベルからハ
イレベルに、ＥＸＯＲ回路３６６の出力はハイレベルに
なる。したがって、遅延選択信号Ｚの上位７ビットＺ３
〜Ｚ９は０１Ｈから０３Ｈに変化し、遅延選択信号Ｘは
０１Ｈから０３Ｈに変化する。前述のように、可変遅延
回路１０１は、遅延選択信号Ｘの値の０１Ｈ，０３Ｈの
各々にそれぞれ対応して遅延回路２０４の遅延素子２
１，２２の各々を選択する。このように、信号Ｑ３〜Ｑ
９の値が０１Ｈ〜０５Ｈと連続して変化すると、同様に
連続して対応する遅延素子２１〜２５が選択される。上
述のように、可変遅延回路１０１の１つの遅延素子の遅
延値はΔｔｐｄ１であるので、これらカウンタ３６１，
３６２の１カウントアップまたはカウントダウンの各々
の動作に対応して可変遅延回路１０１の遅延値すなわち
基準クロックＲＣＫから遅延信号ＭＣＫまでの粗遅延値
はΔｔｐｄ１の間隔で変化する。

【００７６】次に図１１，図１２を再度参照して各シー
ケンス毎のシーケンス制御回路１０８とアップダウンカ
ウンタ１０４との関係を説明すると、まず、シーケンス
ＳＥ２またはＳＥ３では、デコード信号ＤＣのハイレベ
ル期間にカウント動作イネーブル信号ＥＮ２のみがハイ
レベルとなる。したがって、アップダウンカウンタ１０
４は、カウンタ３６２のみがアップダウン動作をし、カ
ウンタ３６１，３６０はリセット状態のままであり、信
号Ｑ０〜Ｑ６は全てロウレベルを保持する。したがっ
て、アップダウンカウンタ１０４のリセット時のカウン
ト値は、３Ｅ０Ｈであり、カウンタ３６２のみ１カウン
トダウンすると、カウント値は３Ｃ０Ｈとなる。すなわ
ち、遅延微調整回路１０２の遅延選択信号Ｙに対応する
カウンタ３６０のカウント値は変化しないので遅延値の
変化はなく、可変遅延回路１０１の遅延選択信号Ｘに対
応するカウンタ３６１，３６２のカウント値は４カウン
トダウンすることになる。この結果、上記粗遅延値はΔ
ｔｐｄ１×４ステップで変化し、Δｔｐｄ１ステップの
場合の１／４の時間で位相補正が行える。

【００７７】上述のように、シーケンスＳＥ３からＳＥ
４に遷移するのは、位相比較信号ＵＤＢがハイレベルに
なった場合である。これは、位相比較器１０３が帰還ク
ロックＣＫ１の基準クロックＲＣＫに対する位相比較結
果遅れと判断し位相比較信号ＵＤＢをロウレベルとして
いたのを、逆に進みと判断し位相比較信号ＵＤＢをハイ
レベルに変化させたことを示し、Δｔｐｄ１×４ステッ
プの遅延値での位相補正が終了したことを示す。

【００７８】次に、シーケンスＳＥ４では、デコード信
号ＤＣのハイレベル期間にカウント動作イネーブル信号
ＥＮ１のみがハイレベルとなる。したがって、アップダ
ウンカウンタ１０４は、カウンタ３６１，３６２がアッ
プダウン動作をし、カウンタ３６０はリセット状態のま
まであり、信号Ｑ０〜Ｑ２は全てロウレベルを保持す
る。ただし、カウンタ３６２はキャリーボロー信号ＣＢ
２がハイレベルになったときのみ動作する。このため、
遅延微調整回路１０２の遅延値はシーケンスＳＥ３の場
合と同様に変化しないが、可変遅延回路１０１の遅延値
すなわち粗遅延値はΔｔｐｄ１ステップで変化する。こ
のシーケンスＳＥ４の初期状態では帰還クロックＣＫ１
と基準クロックＲＣＫとの位相差は前述のようにΔｔｐ
ｄ１×４であり、この位相差をΔｔｐｄ１ステップで補
正する。次にシーケンスＳＥ４からＳＥ５に遷移するの
は、位相比較信号ＵＤＢがロウレベルになったときであ
り、Δｔｐｄ１ステップの遅延値での位相補正が終了し
たことを示す。

【００７９】次に、シーケンスＳＥ５では、デコード信
号ＤＣのハイレベル期間にカウント動作イネーブル信号
ＥＮ０のみがハイレベルとなる。したがって、アップダ
ウンカウンタ１０４は、カウンタ３６０〜３６２の全て
がアップダウン動作をする。ただし、カウンタ３６１は
キャリーボロー信号ＣＢ１がハイレベルになったときの
み動作し、カウンタ３６２はキャリーボロー信号ＣＢ
１，ＣＢ２が共にハイレベルになったときのみ動作す
る。これにより、遅延微調整回路１０２の遅延値すなわ
ち精遅延値はΔｔｐｄ３ステップで変化し、キャリーボ
ロー信号ＣＢ１がハイレベルになり、カウンタ３６１が
１カウントアップまたはダウン動作に対応して基準クロ
ックＲＣＫから遅延信号ＣＫ０までの遅延値すなわち全
可変遅延値はΔｔｐｄ１−Δｔｐｄ３×７だけ変化す
る。この遅延変化量はジッタとなるので、この値がΔｔ
ｐｄ３以下になるように、Δｔｐｄ１，Δｔｐｄ３を設
定する。これにより、シーケンスＳＥ５では、帰還クロ
ックＣＫ１と基準クロックＲＣＫとの位相差すなわち全
遅延量はΔｔｐｄ１以下であり、この位相差をΔｔｐｄ
３ステップで位相補正を行うことになる。

【００８０】ジッタ量について従来と本実施例とを比較
すると、可変遅延回路１０１の１遅延素子の遅延値を７
２０ｐｓ、遅延微調整回路の遅延変化幅を１５０ｐｓと
した場合、本実施例のジッタ量は３００ｐｓ、従来のジ
ッタ量は２１６０ｐｓとなる。すなわち本実施例のジッ
タ量は従来のジッタの約７分の１となる。

【００８１】カウンタ１０７を用いることにより、リセ
ットから基準クロックＲＣＫと帰還クロックＣＫ１の位
相の一致、すなわち同期までの時間（以下同期時間）は
長くなるが、アップダウンカウンタ１０４の動作、すな
わちΔｔｐｄ１×４，Δｔｐｄ１，Δｔｐｄ３というよ
うに徐々に位相補正を行う遅延値のステップを小さくし
ていくことにより、同期時間を短縮できる。ただし、位
相比較器１０３でのエッジ検出のため、遅延値Δｔｐｄ
１×４を基準クロックＲＣＫの最小パルス幅以下とする
必要がある。

【００８２】また、位相同期時間は、製造ばらつきや環
境変動等により、可変遅延回路の遅延値が最小となる条
件のとき、最大の位相差である基準クロックＲＣＫの１
周期分Ｔの位相差を補正する場合が最も長くなる。本実
施例の可変遅延回路１０１の１遅延素子の遅延値をΔｔ
ｐｄ１＝０．１８ｎｓ、基準クロックＲＣＫの周期をＴ
＝２０ｎｓとするとき、Δｔｐｄ１×４ステップで最大
位相差Ｔの位相補正時間は、８×Ｔ／（Δｔｐｄ１×
４）クロック＝２２４クロック、すなわち４４８０ｎｓ
となる。次にΔｔｐｄ１×４の位相差をΔｔｐｄ１ステ
ップで位相補正する時間は、８×４クロック＝３２クロ
ック、すなわち６４０ｎｓとなり、Δｔｐｄ１の位相差
を遅延微調整回路１０２の遅延可変幅Δｔｐｄ３で位相
補正する時間は、Δｔｐｄ３×７≦Δｔｐｄ１≦Δｔｐ
ｄ３×８の関係から、８×８クロック＝６４クロック、
すなわち１２８０ｎｓとなり、全体の位相同期時間は、
２２４＋３２＋６４クロック＝３２０クロック、すなわ
ち６４００ｎｓとなる。

【００８３】また、本実施例では、最初の位相補正で４
カウントステップのΔｔｐｄ１×４単位の遅延値で位相
補正を行ったが、４カウントステップに限ることなくＲ
カウントステップとすれば、遅延値Δｔｐｄ１×Ｒが基
準クロックＲＣＫの最小パルス幅以下になるようにＲを
設定すればよく、Ｒが大きいほど同期時間を短縮でき
る。

【００８４】次に、タイミング調整回路１０６の構成を
ブロックで示す図１８を参照すると、このタイミング調
整回路１０６は、３段の縦続接続され各々のクロック端
子に遅延信号ＭＣＫが供給されるフリップフロップ３８
３〜３８５と、ノア回路３８０，３８１と、アンド回路
３８６と、インバータ回路３８２とを備える。

【００８５】次に、図１８およびタイムチャートを示す
図１９を参照してタイミング調整回路１０６の動作を説
明すると、時刻ｔ４０でカウント動作信号ＣＴがハイレ
ベルになると、ノア回路３８１，インバータ回路３８
２，フリップフロップ３８５の出力Ｑの各々の出力はそ
れぞれロウ，ハイ，ロウの各レベルのため、ノア回路３
８０の出力はハイレベルとなる。ここでカウント動作信
号ＣＴがロウレベルになっても、フリップフロップ３８
５の出力Ｑがハイレベルになるまでノア回路３８１，３
８０の各々の出力はそれぞれロウ，ハイの各レベルを保
持し続ける。上述のように、カウント動作信号ＣＴがハ
イレベルになるタイミングは、アップダウンカウンタ１
０４の動作するタイミングである。時刻ｔ４１で遅延信
号ＭＣＫの立上りに応答して、フリップフロップ３８３
〜３８５はそれぞれのデータ入力を取込み、フリップフ
ロップ３８３，３８４，３８５の各々の出力Ｑはハイ，
ロウ，ロウの各レベルとなる。また、時刻ｔ４２では、
遅延信号ＭＣＫの立上りに応答して、フリップフロップ
３８３，３８４，３８５の各々の出力Ｑはハイ，ハイ，
ロウの各レベルとなる。フリップフロップ３８５の逆相
出力Ｑバーはハイレベルのためアンド回路３８６の出力
である遅延切替タイミング信号ＴＧＯはハイレベルとな
る。さらに、時刻ｔ４３では、遅延信号ＭＣＫの立上り
に応答して、フリップフロップ３８３，３８４，３８５
の各々の出力Ｑはハイ，ハイ，ハイの各レベルとなる。
この結果、ノア回路３８０の出力はロウレベルとなり、
カウント動作信号ＣＴもロウレベルであるため、ノア回
路３８１，インバータ回路３８２の各々の出力はハイ，
ロウの各レベルとなる。また、フリップフロップ３８５
の逆相出力Ｑバーはロウレベルになるため遅延切替タイ
ミング信号ＴＧＯはロウレベルとなる。この後、遅延信
号ＭＣＫの立上り毎にフリップフロップ３８３，３８
４，３８５の出力Ｑは順にロウレベルに変化していく。

【００８６】この遅延切替タイミング信号ＴＧＯは、上
述のように、ラッチ１０５に供給されており、ラッチ１
０５は遅延切替タイミング信号ＴＧＯのロウおよびハイ
の各レベルに応答して保持状態および遅延選択信号Ｚの
遅延選択信号Ｘ，Ｙへの出力のそれぞれの動作を行う。
遅延信号ＭＣＫは基準クロックＲＣＫに対し位相がずれ
ているため、遅延選択信号Ｘ，Ｙ，Ｚの変化に対応する
遅延時間の切替動作を安定化するために、このタイミン
グ調整回路１０６が必要となる。

【００８７】次に、シーケンスＳＥ５における本実施例
のタイムチャートである図２０を併せて参照して本実施
例のデジタルＰＬＬ全体の位相補正動作について説明す
ると、時刻ｔ４４では、カウント信号ＣＶは８進数で３
０、遅延選択信号Ｚはカウント値Ｐとする。時刻ｔ４５
になると、基準クロックＲＣＫの立上りでカウント信号
ＣＶは７０となり、カウント動作イネーブル信号ＥＮ０
ハイレベル、位相比較信号ＵＤＢがロウレベルであるの
で、アップダウンカウンタ１０４はカウントダウン動作
をし遅延選択信号Ｚは値Ｐ−１となる。この遅延選択信
号Ｚの値Ｐ−１は時刻ｔ４６における遅延信号ＭＣＫの
立上りで遅延選択信号Ｘ，Ｙに反映され、これら遅延選
択信号Ｘ，Ｙの値はＰ−１となる。次のアップダウンカ
ウンタ１０４のアップダウン動作はカウント信号ＣＶが
７０となる時刻ｔ４９であり、このときの位相比較信号
ＵＤＢの値は、時刻ｔ４８の基準クロックＲＣＫの立上
りでの位相比較結果に相当する。また、時刻ｔ４６にお
ける遅延選択信号Ｘ，Ｙの変化後のこの遅延選択信号
Ｘ，Ｙ対応の遅延値の遅延信号ＭＣＫの前縁は時刻ｔ４
７に示される。よって、クロックツリー１０９の伝搬待
ち時間は時刻ｔ４７からｔ４８までとなる。

【００８８】しかし、基準クロックＲＣＫと遅延信号Ｍ
ＣＫの位相は特定できないので、遅延選択信号Ｚの値が
遅延選択信号Ｘ，Ｙに反映されるまでの時間、すなわち
時刻ｔ４５からｔ４６までの時間が最長となる条件は次
のようになる。時刻ｔ４５で遅延信号Ｚが立上がるが、
タイミング調整回路１０６のフリップフロップ３８３が
ぎりぎりインバータ回路３８２の出力ハイレベルを取込
めず出力Ｑをロウレベルとし、次の遅延信号ＭＣＫの立
上りでインバータ回路３８２の出力ハイレベルを取込み
出力Ｑをハイレベルとする場合で、この場合の時刻ｔ４
５とｔ４６の間隔は基準クロックＲＣＫの２周期分とな
る。よって、時刻ｔ４７と時刻ｔ４８の間隔は、最短の
場合で基準クロックＲＣＫの３周期分となる。詳細に
は、時刻ｔ４７から遅延信号ＭＣＫとして遅延微調整回
路１０２を通過し遅延信号ＣＫ０としてクロックツリー
１０９に供給されるので、クロックツリー１０９の許容
遅延値をｔｃｔ、基準クロックＲＣＫの周期をＴ、遅延
微調整回路１０２の最大遅延値をｔｐｄｉとすると、許
容遅延値ｔｃｔは、ｔｃｔ≦３×Ｔ−ｔｐｄｉとなり、
この制限範囲内ではクロックツリー１０９の遅延値は、
本実施例のデジタルＰＬＬのロックレンジに対して影響
しない。

【００８９】本実施例および従来のデジタルＰＬＬ回路
の基準クロックＲＣＫの周期Ｔを２０ｎｓ、従来のクロ
ックツリー１０９の遅延時間ｔｃｔ２が最も大きくなる
ように従来の内部遅延をｔｐｄｉ２＝０ｎｓ、本実施例
の内部遅延ｔｐｄｉ１を６ｎｓとすると、それぞれｔｃ
ｔ２≦２０ｎｓ，ｔｃｔ１≦５６ｎｓとなり、明らかに
本実施例の方がクロックツリー１０９の許容遅延値範囲
を広くできる。

【００９０】本来、クロックツリーの伝搬待ち時間（時
刻ｔ４７〜ｔ４８）は、クロックツリー１０９の遅延値
ｔｃｔだけでよく、この遅延値ｔｃｔが上記伝搬待ち時
間よりも小さい場合は残りは無駄時間となり、同期時間
は遅延値ｔｃｔに対する最適化時間ではない。また、上
記同期時間はカウンタ１０７の最大カウント値に比例し
て大きくなる。

【００９１】次に、同期時間をクロックツリーの伝播遅
延時間に対し最適化する本発明の第２の実施例を特徴ず
けるカウンタ１０７Ａをブロックで示す図２１を参照す
ると、このカウンタ１０７Ａの第１の実施例のカウンタ
１０７との相違点は、３ビットバイナリカウンタの代り
に４ビットのアップカウンタを備え、基準クロックＲＣ
Ｋとリセット信号ＲＳＴとに加えて予め定めたロード信
号Ｄとの供給を受け、Ｑ０〜Ｑ３から成る４ビットのカ
ウント信号ＣＶを出力するとともにキャリー信号ＣＲＹ
をＬＯＡＤ入力として帰還することである。

【００９２】動作について説明すると、キャリー信号Ｃ
ＲＹがハイレベル、すなわち出力のカウント信号ＣＶの
カウント値がＦＨの状態になると、入力ＬＯＡＤにハイ
レベルが帰還され、供給されるロード信号Ｄを設定す
る。これにより、リセット直後は１６進カウンタとして
動作するが、一度キャリー信号ＣＲＹが発生するとその
後は（１６−Ｄ）進カウンタとして動作する。したがっ
て、クロックツリー１０９の遅延値ｔｃｔに対応し、ロ
ード信号Ｄを可変することにより、同期時間を最適化で
きる。

【００９３】クロックツリー１０９の遅延値ｔｃｔとロ
ード信号Ｄとの関係を示す図２８を参照すると、第１の
実施例と同様に８進カウンタとなるようにロード信号Ｄ
を８Ｈに設定し、基準クロックＲＣＫの周期をＴ、遅延
微調整回路１０２の最大遅延値をｔｐｄｉとすると、遅
延値ｔｃｔは、ｔｃｔ≦３×Ｔ−ｔｐｄｉとなる。ま
た、遅延値ｔｃｔの最大値はロード信号Ｄを０Ｈに設定
したときでｔｃｔ≦１１×Ｔ−ｔｐｄｉとなる。このよ
うに、飛躍的にクロックツリー１０９の遅延値の範囲を
広くするとともに、同期時間を上記遅延値に対し最適化
できる。

【００９４】上述のように、第１の実施例では可変遅延
回路１０１の１遅延素子の遅延値をΔｔｐｄ１、遅延微
調整回路１０２の１可変遅延値をΔｔｐｄ３とすると、
Δｔｐｄ１−Δｔｐｄ３×７≦Δｔｐｄ３の条件を守る
必要がある。すなわち、Δｔｐｄ１の取得る数値範囲は
Δｔｐｄ３×７≦Δｔｐｄ１≦Δｔｐｄ３×８となり、
設計に負担がかかることになる。そこで、アップダウン
カウンタ１０４の第１段目のカウンタにキャリー信号ま
たはボロー信号が発生したときに、特定値のロード動作
を行う機能を持たせることにより、Δｔｐｄ１とΔｔｐ
ｄ３の関係を気にすることなく容易に設計できるように
なる。

【００９５】本発明の第３の実施例を特徴ずけるキャリ
ー信号またはボロー信号の発生時における特定値のロー
ド動作を行う初段カウンタを含むアップダウンカウンタ
１０４Ａをブロックで示す図２３を参照すると、このア
ップダウンカウンタ１０４Ａの第１の実施例のアップダ
ウンカウンタ１０４との相違点は、カウンタ３６０の代
りに基準クロックＲＣＫ，アップダンウン信号ＭＵＤ
Ｂ，カウント動作イネーブル信号ＥＮ０に加えて入力Ｌ
ＯＡＤにキャリーボロー信号ＣＢ１の供給を受け信号Ｑ
０〜Ｑ２，キャリー信号ＣＲＹ，ボロー信号ＢＲＷを出
力するカウンタ４６０と、キャリー信号ＣＲＹ，ボロー
信号ＢＲＷの論理和演算しキャリーボロー信号ＣＢ１を
出力するオア回路３６５とを備えることである。

【００９６】次に図２４を参照してカウンタ４６０の動
作を説明すると、時刻ｔ５０でシーケンス信号Ｓ１がハ
イレベルになるとリセットされ、出力Ｑ２，Ｑ１，Ｑ０
は全てロウレベルとなる。シーケンス信号Ｓ１がロウレ
ベルになると、基準クロックＲＣＫの前縁でカウント動
作イネーブル信号ＥＮ０がハイレベル、入力ＬＯＡＤに
接続されるオア回路３６５の出力オア信号すなわちキャ
リーボロー信号ＢＣ１の出力端子がロウレベルならば、
第１の実施例のカウンタ３６０と同様、アップダウン信
号ＭＵＤＢのハイ，ロウの各レベルに対応しアップおよ
びダウン動作を行う。同様に、時刻ｔ５１では、アップ
ダウン動作を行わない。時刻ｔ５２では、カウントアッ
プ動作を行い、信号Ｑ０はハイレベルに変化し、信号Ｑ
１，Ｑ２はロウ，ロウの各レベルを保持する。時刻ｔ５
３では、信号Ｑ０、Ｑ１、Ｑ２の全てがハイレベル、カ
ウント動作イネーブル信号ＥＮ０がハイレベル、アップ
ダウン信号ＭＵＤＢがハイレベル、すなわちカウントア
ップ動作の場合、キャリー信号ＣＲＹ１はハイレベル、
その他の条件ではロウレベルとなる。

【００９７】前述のように、信号Ｑ０〜Ｑ２は遅延選択
信号Ｙ１〜Ｙ０として遅延微調整回路１０２に供給され
る。よって、カウンタ４６０のキャリー信号ＣＲＹの発
生時には、遅延選択信号Ｙは７０を示し、遅延微調整回
路１０２の、すなわち遅延信号ＭＣＫからＣＫ０までの
遅延変化量は最大値となる。

【００９８】また、キャリー信号ＣＲＹ１がハイレベル
になることにより、キャリーボロー信号ＢＣ１がハイレ
ベルとなり、オア信号Ｅ１がハイレベルとなる。第１の
実施例と同様に、時刻ｔ５４ではカウンタ４６０とカウ
ンタ３６１はカウントアップ動作する。

【００９９】また、この時刻ｔ５４においてキャリーボ
ロー信号ＢＣ１がハイレベルであるため入力ＬＯＡＤが
ハイレベルとなる。このため、カウンタ４６０は、予め
定めた特定のロード値、ここでは信号Ｑ２，Ｑ１，Ｑ０
の各々をロウ，ハイ，ロウの各レベルとしたときのロー
ド動作を行う。

【０１００】時刻ｔ５４でカウンタ３６１のカウントア
ップ動作により、可変遅延回路１０１の粗遅延変化量が
＋Δｔｐｄ１になったとすると、カウンタ４６０のロー
ド動作前後での基準クロックＲＣＫから遅延信号ＣＫ１
までの遅延値、すなわち全可変遅延値の遅延差は、遅延
微調整回路１０２の最大遅延変化量を前述のようにΔｔ
ｐｄ３×７とし、キャリー信号発生時のロード値をＬ１
とすると、Ｌ１×Δｔｐｄ３＋Δｔｐｄ１−Δｔｐｄ３
×７＝Δｔｐｄ１−（７−Ｌ１）×Δｔｐｄ３となる。
上記遅延差はジッタとなるが、この遅延差をΔｔｐｄ３
以下、すなわちΔｔｐｄ１−（７−Ｌ１）×Δｔｐｄ３
≦Δｔｐｄ３となるようにＬ１を設定すれば、ジッタ量
はΔｔｐｄ３より大きくならない。また、カウンタ４６
０にロード機能を有することにより、Δｔｐｄ１とΔｔ
ｐｄ３の関係を重視する必要がなくなり、設計の自由度
が増える。すなわち、Δｔｐｄ１はロックレンジの最低
周波数から、一方、Δｔｐｄ３はジッタ特性から決定
し、Δｔｐｄ１とΔｔｐｄ３の値からＬ１を決定すれば
よい。

【０１０１】時刻ｔ５５では、アップダウン信号ＭＵＤ
Ｂがロウレベル、カウント動作イネーブル信号ＥＮ０が
ハイレベルのため、カウンタ４６０はカウントダウン動
作となり、信号Ｑ２，Ｑ１，Ｑ０の各々がロウ，ロウ，
ハイの各レベル、すなわち２０から１０に変化する。時
刻ｔ５６では、信号Ｑ２，Ｑ１，Ｑ０の各々が全部ロウ
レベル，アップダウン信号ＭＵＤＢがロウレベル、カウ
ント動作イネーブル信号ＥＮ０がハイレベルのため、カ
ウンタ４６０はカウントダウン動作となり、ボロー信号
ＢＲＷ１がハイレベルとなり、その他の条件ではロウレ
ベルとなる。カウンタ４６０がボロー信号ＢＲＷの発生
時には、遅延選択信号Ｙは００となり、遅延信号ＭＣＫ
からＣＫ０までの遅延変化量は最小値となる。

【０１０２】また、ボロー信号ＢＲＷ１のハイレベルへ
の変化に応答してキャリーボロー信号ＢＣ１信号，オア
信号Ｅ１の各々がハイレベルとなる。よって、時刻ｔ５
７ではカウンタ４６０，３６１はカウントダウン動作
し、前述と同様に、カウンタ４６０の入力ＬＯＡＤがハ
イレベルとなる。このため、カウンタ４６０は、キャリ
ー信号発生時と異なる特定のロード値、ここでは信号Ｑ
２，Ｑ１，Ｑ０の各々をハイ，ロウ，ハイの各レベルと
したときのロード動作を行う。

【０１０３】時刻ｔ５７でカウンタ３６１のカウントダ
ウン動作により、可変遅延回路１０１の粗遅延変化量が
−Δｔｐｄ１になったとすると、カウンタ４６０の上記
ロード動作前後での全可変遅延値の遅延差は、ボロー信
号発生時のロード値をＬ２とすると、Δｔｐｄ１−Ｌ２
×Δｔｐｄ３となる。キャリー信号発生の場合と同様
に、この遅延差Δｔｐｄ１−Ｌ２×Δｔｐｄ３≦Δｔｐ
ｄ３となるようにＬ２を設定すれば、ジッタ量はΔｔｐ
ｄ３より大きくならない。

【０１０４】

【発明の効果】以上説明したように、本発明のディジタ
ルＰＬＬ回路は、可変遅延回路が粗可変遅延回路と遅延
微調整回路とから成ることと、アップダウンカウンタが
位相同期の状態に対応して動作シーケンスを制御するシ
ーケンス制御回路を備え、位相同期状態に対応する最適
の量子化ステップで遅延量を可変することにより、ＰＬ
Ｌの同期時間を短縮するとともにジッタを小さくできる
という効果がある。

【０１０５】また、位相比較結果を基準クロックから帰
還クロックまでの遅延値すなわち総遅延時間に反映する
動作を複数クロック毎に１回としたため、クロックツリ
ーの伝搬待ち所要時間を余裕を持って設定でき、ロック
レンジに影響しない上記クロックツリーの許容遅延値範
囲を飛躍的に大きくできるという効果がある。

【図面の簡単な説明】

【図１】本発明のディジタルＰＬＬ回路の第１の実施例
を示すブロック図である。

【図２】本実施例のディジタルＰＬＬ回路における動作
の一例を示すフローチャートである。

【図３】図１の可変遅延回路の構成を示す回路図であ
る。

【図４】図３の遅延回路の構成を示す回路図である。

【図５】図３の選択回路の細部を示す回路図および動作
の真理値を示す図である。

【図６】図１の遅延微調整回路を示す回路図である。

【図７】遅延選択信号Ｙと精遅延時間との関係を示す図
である。

【図８】図１の位相比較器の構成を示す回路図である。

【図９】図８の位相比較器の各部の動作を示すタイムチ
ャートである。

【図１０】図１のカウンタの構成を示す回路図およびそ
の動作を示すタイムチャートである。

【図１１】図１のシーケンス制御回路の構成を示す回路
図である。

【図１２】図１１のシーケンス制御回路の状態遷移図で
ある。

【図１３】図１１のシーケンス制御回路の各部の動作を
示すタイムチャートである。

【図１４】図１のアップダウンカウンタの構成を示す回
路図である。

【図１５】図１４のカウンタ３６０の各部の動作を示す
タイムチャートである。

【図１６】図１４のカウンタ３６１の各部の動作を示す
タイムチャートである。

【図１７】図１４のカウンタ３６２の各部の動作を示す
タイムチャートである。

【図１８】図１のタイミング調整回路の構成を示す回路
図である。

【図１９】図１８のタイミング調整回路の各部の動作を
示すタイムチャートである。

【図２０】本実施例のデジタルＰＬＬ回路の動作の一例
を示すタイムチャートである。

【図２１】本発明の第２の実施例のカウンタの回路図で
ある。

【図２２】図２１のカウンタに供給されるロード値とク
ロックツリーの遅延値との関係を示す図である。

【図２３】本発明の第３の実施例のアップダウンカウン
タの回路図である。

【図２４】図２３のアップダウンカウンタの各部の動作
を示すタイムチャートである。

【図２５】従来のデジタルＰＬＬ回路の一例を示すブロ
ック図である。

【図２６】図２５のデジタルＰＬＬ回路の各部の動作を
示すタイムチャートである。

【符号の説明】

１００，１０１ 可変遅延回路 １０２ 遅延微調整回路 １０３，５０２ 位相比較器 １０４，１０４Ａ，２００，５０１ アップダウンカ
ウンタ １０５ ラッチ １０６ タイミング調整回路 １０７，１０７Ａ，３６０，３６１，３６２，４００，
４６０ カウンタ １０８ シーケンス制御回路 １０９ クロックツリー ２０〜２７，２０４〜２１９ 遅延回路 ２２０〜２２３ 選択回路 ２２５〜２２７ 入力選択回路群 ３１０〜３１６ 微調整回路 ４０〜４３，３３０，３３１，３５２，３８２ イン
バータ ３２０，３２１，３４０〜３４４，３５１，３８３〜３
８５ フリップフロップ ３３２，３３４，３３６，３３９，３５６，３６３〜３
６５ オア回路 ３３３，３３５，３３７，３３８，３５３，３４６〜３
４９，３７２，３８６アンド回路 ３５０ デコーダ ３６６〜３７１ ＥＸＯＲ回路 ３８０，３８１ ノア回路 ５００ 従来技術２のデジタルＰＬＬ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 周治 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 (72)発明者 谷吉 逸郎 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 (72)発明者 北村 公一 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 予め定めた周波数の基準クロック信号を
   遅延選択信号対応の量子化ステップ毎の遅延時間で遅延
   し遅延信号を発生する可変遅延回路と、前記遅延信号の
   供給に応答して所定の出力信号対応の帰還クロック信号
   を発生するクロックツリー回路と、前記基準信号と前記
   帰還信号とを位相比較して位相比較信号を発生する位相
   比較器と、前記位相比較信号の第１および第２の各々の
   レベルに対応してそれぞれアップおよびダウン計数を行
   い前記第１の遅延選択信号を発生するアップダウンカウ
   ンタとを備えるディジタルＰＬＬ回路において、 前記可変遅延回路が前記遅延選択信号の上位ビットから
   成る第１の遅延選択信号対応の第１の量子化ステップ毎
   の遅延時間で遅延し第１の遅延信号を発生する粗可変遅
   延回路と、 前記第１の遅延信号の供給を受け前記遅延選択信号の下
   位ビットから成る第２の遅延選択信号対応の前記第１の
   量子化ステップより小さい第２の量子化ステップで遅延
   時間を微調整して第２の遅延信号を発生する遅延微調整
   回路と、 遅延切替タイミング信号の供給に応答して前記遅延選択
   信号を取込み前記第１および第２の遅延選択信号を発生
   するラッチ回路と、 前記アップダウンカウンタのカウント動作対応のカウン
   ト動作信号の供給に応答して前記遅延信号に同期して前
   記遅延切替タイミング信号を発生するタイミング調整回
   路とを備え、 前記アップダウンカウンタが前記アップダウン計数を実
   行するアップダウンカウンタ回路と、 リセット信号と前記基準クロック信号との供給を受けカ
   ウント信号を発生する第１のカウンタと、 前記基準クロック信号と前記カウント信号と前記位相比
   較信号との供給を受け前記アップダウンカウンタ回路の
   カウント動作を許可する動作イネーブル信号と前記位相
   比較信号対応のアップダウン信号と予め定めた前記カウ
   ント動作のシーケンスを指定するシーケンス信号とを発
   生して前記アップダウンカウンタ回路に供給するととも
   に前記カウント動作信号を発生するシーケンス制御回路
   とを備えることを特徴とするディジタルＰＬＬ回路。
2. 【請求項２】 前記粗可変遅延回路が直列に接続され各
   々Ｎ（１以上の整数）個の直列遅延素子から成り前記第
   １の遅延選択信号の下位ビットにより前記Ｎ個の直列遅
   延素子の出力の一つを第１の遅延値として選択されるＭ
   （１以上の整数）個の遅延回路と、 前記第１の遅延選択信号の上位ビットにより前記Ｍ個の
   遅延回路の前記第１の遅延値のうちの一つを前記第１の
   遅延信号として選択する遅延選択回路とを備えることを
   特徴とする請求項１記載のディジタルＰＬＬ回路。
3. 【請求項３】 前記遅延微調整回路が縦続接続された第
   １および第２のインバータ回路と、 前記第１および第２のインバータ回路の各々に並列接続
   され供給を受けた前記第２の遅延選択信号の第１のビッ
   トの第１のレベルに応答して導通する第１および第２の
   クロックドインバータ回路とを備えることを特徴とする
   請求項１記載のディジタルＰＬＬ回路。
4. 【請求項４】 前記シーケンス制御回路が、予め定めた
   第１〜第５のシーケンス対応の第１〜第５のシーケンス
   信号を発生し、 リセット信号と前記カウント動作信号と前記アップダウ
   ンカウンタ回路の最大計数値のとき出力されるオーバフ
   ローフラグ信号とのそれぞれの供給を受け前記第１のシ
   ーケンス信号を発生する第１のフリップフロップと、 供給を受けた前記カウント信号の予め定めた数値のとき
   デコード信号を発生するデコーダと、 前記リセット信号と前記デコード信号と前記位相比較信
   号との供給を受け前記第２〜第５のシーケンス信号をそ
   れぞれ発生する第２〜第５のフリップフロップとを備え
   ることを特徴とする請求項１記載のディジタルＰＬＬ回
   路。
5. 【請求項５】 前記第１のシーケンスが、前記リセット
   信号の供給に応答したリセット後における前記基準クロ
   ック信号の前記可変遅延回路および前記クロックツリー
   回路の一巡結果前記帰還クロック信号として発生するま
   での過渡期間対応のシーケンスであり、 前記第２のシーケンスが、前記リセット後の初期状態に
   おいて前記位相比較信号の値と無関係に前記帰還クロッ
   クの位相を進める方向に強制的に動作させるシーケンス
   であり、 前記第３のシーケンスが、前記アップダンウン計数によ
   る遅延調整を前記第１の量子化ステップの４ステップ分
   ずつ実行するシーケンスであり、 前記第４のシーケンスが、前記遅延調整を前記第１の量
   子化ステップの１ステップ分ずつ実行するシーケンスで
   あり、 前記第５のシーケンスが、前記遅延調整を前記第２の量
   子化ステップの１ステップ分ずつ実行するシーケンスで
   あることを特徴とする請求項４記載のディジタルＰＬＬ
   回路。
6. 【請求項６】 前記第１のカウンタが前記基準クロック
   信号と前記リセット信号と予め定めた第１の値のロード
   信号との供給を受け前記カウント信号を発生するととも
   にキャリー信号をロード制御信号として帰還し前記第１
   の値を設定しこの第１の値対応の計数値のアップカウン
   タとして動作するカウンタを備えることを特徴とする請
   求項１記載のディジタルＰＬＬ回路。
7. 【請求項７】 前記アップダウンカウンタ回路が、 前記基準クロック信号と前記アップダウン信号と前記動
   作イネーブル信号の最下位ビットと前記シーケンス信号
   との供給を受け前記遅延選択信号の下位ビットを含む第
   １の選択信号と次段への桁上げ桁下げ用の第１のキャリ
   ーボロー信号とを出力する第１のアップダウンカウンタ
   と、 前記基準クロック信号と前記アップダウン信号と前記動
   作イネーブル信号の第２位ビットおよび前記第１のキャ
   リーボロー信号との論理和である第１のオア信号と前記
   シーケンス信号との供給を受け前記遅延選択信号の中位
   ビットを含む第２の選択信号と次段への桁上げ桁下げ用
   の第２のキャリーボロー信号とを出力する第２のアップ
   ダウンカウンタと、 前記基準クロック信号と前記アップダウン信号と前記動
   作イネーブル信号の第３位ビットおよび前記第２のキャ
   リーボロー信号との論理和である第２のオア信号と前記
   シーケンス信号との供給を受け前記遅延選択信号の最上
   位ビットを含む第３の選択信号と次段への桁上げ桁下げ
   用の第３のキャリーボロー信号対応のオーバフロー信号
   とを出力する第３のアップダウンカウンタとを備えるこ
   とを特徴とする請求項１記載のディジタルＰＬＬ回路。
8. 【請求項８】 前記アップダウンカウンタ回路が前記第
   １のアップダウンカウンタの代りに、前記基準クロック
   信号と前記アップダウン信号と前記動作イネーブル信号
   の最下位ビットと前記シーケンス信号との供給を受け前
   記遅延選択信号の下位ビットを含む第１の選択信号と次
   段への桁上げ動作および桁下げ動作対応の第１のキャリ
   ーおよびボロー信号とを出力し前記桁上げおよび桁下げ
   動作時の各々のとき予め定めた第２および第３の値をそ
   れぞれロードする第４のアップダウンカウンタ回路を備
   えることを特徴とする請求項７記載のデジタルＰＬＬ回
   路。